TWI765080B - 藉由阻隔分子的交聯來增進選擇性沉積之方法 - Google Patents

藉由阻隔分子的交聯來增進選擇性沉積之方法 Download PDF

Info

Publication number
TWI765080B
TWI765080B TW107126626A TW107126626A TWI765080B TW I765080 B TWI765080 B TW I765080B TW 107126626 A TW107126626 A TW 107126626A TW 107126626 A TW107126626 A TW 107126626A TW I765080 B TWI765080 B TW I765080B
Authority
TW
Taiwan
Prior art keywords
layer
blocking
barrier layer
substrate
group
Prior art date
Application number
TW107126626A
Other languages
English (en)
Other versions
TW201921591A (zh
Inventor
馬克 薩利
巴斯卡爾喬帝 布洋
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW201921591A publication Critical patent/TW201921591A/zh
Application granted granted Critical
Publication of TWI765080B publication Critical patent/TWI765080B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical Vapour Deposition (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

本案描述在第一基板表面上相對於第二基板表面選擇性地沉積膜之方法。該等方法包括使基板暴露於阻隔分子以在該第一表面上選擇性地沉積阻隔層。該阻隔層暴露於聚合物起始劑以形成網狀阻隔層。在該第二表面上選擇性地形成一層。該阻隔層抑制在該第一表面上之沉積。該網狀層可隨後視情況予以移除。

Description

藉由阻隔分子的交聯來增進選擇性沉積之方法
本揭示內容之實施例大體上係關於使用自組裝單層增進膜之選擇性沉積之方法。更特地而言，本揭示內容之實施例係針對使用藉由處理反應物交聯的自組裝單層增進膜之選擇性沉積之方法。
用於選擇性沉積之另一潛在應用為間隙填充。在間隙填充中，填充膜係自溝槽之底部朝向頂部選擇性地生長。選擇性沉積可用於其他應用，諸如其中膜在鰭片之側面上生長的選擇性側壁沉積。此將賦能側壁間隔物之沉積而無需複雜的圖案化步驟。
半導體行業在追求裝置小型化方面面臨許多挑戰，包括奈米尺度特徵之快速縮放。此種挑戰包括複雜裝置之製造，其常常使用多個微影術步驟及蝕刻。此外，半導體工業需要對用於圖案化複雜構架之高成本EUV的低成本替代方式。為維持裝置小型化之步調並保持晶片製造成本低，選擇性沉積具有已經證實的前景。其具有藉由簡單化整合方案來移除成本高微影步驟之潛力。
材料之選擇性沉積可以各種方式完成。例如，一些製程可基於其表面化學性質而對表面具有固有選擇性。該些製程十分罕見且通常需要具有帶顯著不同表面能量之表面，諸如金屬及介電質。
在其中表面為類似的情況中(SiO2 相對Si-H項或SiN)，表面需要藉由使用表面處理選擇性地阻隔，該等表面處理與一個表面而非另一個表面選擇性地反應，從而有效地阻隔在稍後ALD或CVD製程期間的任何表面反應。
SiO2 之選擇性阻隔為關鍵問題論點之一，因為賦能該選擇性阻隔將允許膜在矽或金屬上之生長而不經歷任何微影或蝕刻步驟。雖然已知諸如烷基矽基醯胺、烷基矽基鹵化物、及烷基矽基烷氧化物之分子之少數類別選擇性地阻隔SiO2 ，但ALD製程在幾個循環之後歸因於典型地烷基/芳基鏈之不良堆砌而喪失選擇性。該些非極性尾部基團之不良堆砌導致ALD製程反應物及產物之成核，從而導致選擇性之喪失。
因此，此項技術中需要選擇性地阻隔表面並交聯尾部基團以形成阻隔分子之緻密網狀物以便相較於當前阻隔方法消除或顯著地延遲ALD前驅物之成核的方法。
本揭示內容之一或多個實施例係針對選擇性沉積之方法。該等方法包含提供基板，其具有帶第一表面之第一材料及帶第二表面之第二材料。該基板暴露於包含至少一種阻隔分子之阻隔化合物以在該第一表面上相對於該第二表面選擇性地沉積阻隔層。該阻隔分子具有通式A-L-Z，其中A為反應性頭部基團，L為連接基團且Z為反應性尾部基團。該阻隔層暴露於聚合物起始劑以在該第一表面上形成網狀阻隔層。層係相對於該第一表面選擇性地形成在該第二表面上。該網狀阻隔層抑制該層在該第一表面上之沉積。
本揭示內容之其他實施例係針對選擇性沉積之方法。該等方法包含提供基板，其具有帶第一表面之包含氧化矽的第一材料及帶第二表面之包含矽金屬的第二材料。該基板暴露於包含至少一種阻隔分子之阻隔化合物以在該第一表面上相對於該第二表面選擇性地沉積阻隔層。該阻隔分子具有通式((CH3 )2 N)3 SiC6 H12 COOH。該阻隔層暴露於包含伸乙基二胺之聚合物起始劑以在該第一表面上形成網狀阻隔層。層係相對於該第一表面選擇性地形成在該第二表面上。該網狀阻隔層抑制該層在該第一表面上之沉積。
本揭示內容之其他實施例係針對選擇性沉積之方法。該等方法包含提供基板，其具有帶第一表面之包含鈷的第一材料及帶第二表面之包含氧化矽的第二材料。該基板暴露於包含至少一種阻隔分子之阻隔化合物以在該第一表面上相對於該第二表面選擇性地沉積阻隔層。該阻隔分子具有化合物II之結構。該阻隔層暴露於包含AIBN之聚合物起始劑以在該第一表面上形成網狀阻隔層。層係相對於該第一表面選擇性地形成在該第二表面上。該網狀阻隔層抑制該層在該第一表面上之沉積。
如本說明書及隨附申請專利範圍中所使用，術語「基板」及「晶圓」可互換地使用，兩者指代製程作用於其上的表面、或表面之部分。熟習此項技術者亦將理解的是，對基板之提及亦可指代基板之僅一部分，除非上下文另外清楚地指示。另外，提及在基板上沉積可意味著裸露基板及一或多個膜或特徵沉積或形成在其上的基板。
如本文所使用的「基板」係指任何基板或形成在基板上之材料表面，在製造製程期間在該基板上執行膜處理。例如，可在其上執行處理的基板表面包括諸如矽、氧化矽、應變矽、絕緣體上矽(silicon on insulator; SOI)、碳摻雜氧化矽、氮化矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石之材料，及諸如金屬、金屬氮化物、金屬合金、及其他導電材料之任何其他材料，此取決於應用。基板包括而不限於半導體晶圓。基板可暴露於預處理製程以拋光、蝕刻、減少、氧化、羥基化(或以其他方式產生或接枝目標化學部分以賦予化學官能性)、退火及/或烘焙基板表面。在本揭示內容中，除直接地在基板自身之表面上的膜處理之外，任何所揭示的膜處理步驟亦可如下文更詳細所揭示在形成於基板上的底層上執行，且術語「基板表面」意欲在上下文指示時包括此種底層。因此，例如，在膜/層或部分膜/層已沉積在基板表面上的情況下，新的沉積膜/層之暴露表面變成基板表面。給定基板表面包含什麼將取決於將要沉積什麼膜，以及所使用的特定化學物質。在一或多個實施例中，第一基板表面可包含金屬、金屬氧化物、或H-封端的Six Ge1-x ，且第二基板表面可包含含Si介電質，或反之亦然。在一些實施例中，基板表面可包含某些官能性(例如，-OH、-NH、等等)。
如本說明書及隨附申請專利範圍中所使用，術語「反應性氣體」、「前驅物」、「反應物」、及類似物可互換地使用來意指包括與基板表面有反應性之物種的氣體。例如，第一「反應性氣體」可簡單地吸附在基板之表面上且可用於與第二反應性氣體之進一步化學反應。
在近十年來，半導體團體已嘗試藉由以替代方法置換微影術步驟來改良積體電路(integrated circuit; IC)處理，該等替代方法係指較低成本、縮短的處理時間、及較小特徵大小。該些替代方法中許多者屬於「選擇性沉積」之毯覆種類。大體而言，選擇性沉積係指淨沉積速率在靶基板材料上相對於其他基板材料更高以使得在靶基板材料上達成所要薄膜厚度而在另一基板材料上達成較少或可忽略沉積(其中「可忽略」係由製程約束條件限定)的製程。
本揭示內容之實施例提供在一個表面上相對第二表面選擇性地沉積膜之方法。如本說明書及隨附申請專利範圍中所使用，術語「在一個表面上相對另一表面選擇性地沉積膜」及類似物意指在第一表面上沉積第一量之膜且在第二表面上沉積第二量之膜，其中膜之第二量小於膜之第一量，或在第二表面上不沉積膜。就此而言使用的術語「相對」不暗示一個表面在另一表面之頂部上的實體定向，而非與一個表面相對於另一表面的化學反應之熱力學或動力學性質之關係。例如，在銅表面上相對介電表面選擇性地沉積鈷膜意指鈷膜沉積在銅表面上且較少或沒有鈷膜沉積在介電表面上；或鈷膜在銅表面上之形成相對於鈷膜在介電表面上之形成為熱力學或動力學上有利的。
一種達成選擇性沉積之策略利用阻隔層之使用。理想地，此策略涉及(1)在基板材料上形成阻隔層，在基板材料上之沉積將得以避免而對靶基板材料之影響可忽略；(2)在靶基板材料上之沉積(其中在其他基板材料上之沉積藉由阻隔層「阻隔」)；及(3)阻隔層之之可選移除而無對沉積膜的淨不利效應。
本揭示內容之實施例併入了典型地稱為自組裝單層(self-assembled monolayer; SAM)的阻隔層。自組裝單層(self-assembled monolayer; SAM)由吸附在表面上的自發組裝有機分子之有序排列組成。該些分子典型地由對基板具有親和力之一或多個部分(頭部基團)及相對長的、惰性、直鏈烴部分(尾部基團)組成。
在此情況下，SAM形成經由在表面處分子頭部基團之快速吸附及分子尾部基團經由凡得瓦相互作用彼此之緩慢締合而發生。SAM前驅物經選擇以使得在沉積期間頭部基團與基板材料選擇性地反應以受阻隔。隨後執行沉積，且SAM可經由熱分解(與任何副產物之脫附)或整合相容灰化製程移除。經由此理想化形成及使用SAM的成功選擇性沉積已對許多系統而言得到證明；然而，成功係本質上限於用於SAM形成(亦即，濕式官能化)之基於溶液的方法。濕式官能化方法不僅與基於真空之整合方案不相容，而且常常需要SAM形成後的音波振動處理以消除物理吸附SAM前驅物。此暗示成功的選擇性的SAM形成(在一個基板上對比另一者而言)不可單單依賴於官能化製程來產生總體選擇性化學吸附結果而無物理吸附。
參考第1圖，本揭示內容之一或多個實施例針對用於選擇性沉積之處理方法100。基板105具備第一材料110及第二材料120。第一材料110具有第一表面112且第二材料120具有第二表面122。
在一些實施例中，第一材料包含金屬氧化物或介電材料且第二材料包含金屬或矽。在一些實施例中，第一材料主要由氧化矽組成。
在一些實施例中，第二材料包含金屬氧化物或介電材料且第一材料包含金屬或矽。在一些實施例中，第二材料主要由氧化矽組成。
如本說明書及隨附申請專利範圍中所使用，術語「主要由...組成」意指指定材料之大於或等於約95%、98%或99%為所述材料。
第一表面112暴露於阻隔化合物以在第一表面112上相對第二表面122選擇性地沉積阻隔層130。阻隔層暴露於聚合物起始劑以形成網狀阻隔層135。阻隔化合物包含至少一種阻隔分子。阻隔分子具有通式A-L-Z，其中A為反應性頭部基團，L為連接基團且Z為反應性尾部基團。
如以此方式所使用的，「頭部基團」為與第一表面112締合的化學部分且「尾部基團」為延伸遠離第一表面112的化學部分。
在一些實施例中，第一材料包含金屬氧化物或介電材料且A係選自由以下各項組成之群：(R2 N)(3 -a )R’a Si-、X3 Si-及(RO)3 Si-，其中每一R及R’係獨立地選自C1-C6烷基、C1-C6環烷基及C1-C6芳基，a為0至2之整數，且每一X係獨立地選自鹵素。
在一些實施例中，第一材料包含金屬或矽且A係選自由以下各項組成之群：(HO)2 OP-、HS-及H3 Si-。
上文所列的反應性頭部基團中的一些在連接至連接基團L的單一反應性頭部基團中包含多於一個反應性部分(例如，H3 Si-可與表面鍵結多至三次)。在一些實施例中，A係選自反應性基團，其中其少於上文所列的反應性部分之數量且係連接至多於一個連接基團L。在該些實施例中，連接基團可為相同或不同的。在該些實施例中，尾部基團可為相同或不同的。
阻隔化合物可作為單一化合物或多種化合物之順序暴露遞送至基板以形成阻隔層130。在一些實施例中，第一表面112係暴露於單一化合物，其以有序或半有序方式在表面上組裝。
在一些實施例中，L為-(CH2 )n -且n為4至18之整數。在一些實施例中，連接基團可為支鏈的。在一些實施例中，連接基團可為經取代的。在一些實施例中，連接基團可為不飽和的。在一些實施例中，連接基團可包含環烷基或芳基。
在一些實施例中，連接基團L包含小於18個碳原子。在一些實施例中，連接基團包含小於17、16、15、14、13、12、11、10、9、8、7、6、或5個碳原子。
在一些實施例中，Z為包含選自以下各項之一或多個反應性部分的基團：烯烴、炔烴、醇、羧酸、醛、醯基鹵化物、胺、醯胺、氰酸酯、異氰酸酯、硫氰酸酯、異硫氰酸酯、或腈。
在一些實施例中，阻隔分子包含多於一個反應性部分。在一些實施例中，A係連接至多於一個連接基團，每一者以反應性尾部基團封端，以使得阻隔分子包含多於一個反應性部分。在一些實施例中，L為支鏈，以使得阻隔分子包含多於一個反應性部分。
在一些實施例中，阻隔分子包含多於一個反應性部分且反應性部分係以直鏈方式定位。在一些實施例中，Z包含多於一個反應性部分且反應性部分係以支鏈方式定位。
如以此方式所使用的，以直鏈方式定位的反應性部分係定位在阻隔分子內以使得其定位在相同碳鏈內。換言之，其係端對端定位的。如以此方式所使用的，以支鏈方式定位的反應性部分係定位在阻隔分子內以使得其定位在不同碳鏈上。換言之，其並非端對端定位的。在一些實施例中，反應性部分可藉由中介原子分離但仍係視為端對端的。
例如，化合物I含有一個反應性部分。化合物II及III含有兩個反應性部分。化合物II具有以直鏈方式定位的反應性部分。化合物III具有以支鏈方式定位的反應性部分。
Figure 02_image001
在一些實施例中，尾部基團與經由相對慢的凡得瓦相互作用彼此締合。在一些實施例中，尾部基團可為相同或不同的以便可形成均質或異質SAM。在一些實施例中，阻隔化合物包含至少兩個不同的阻隔分子以便形成異質SAM。
一旦形成，阻隔層130即暴露於聚合物起始劑以形成網狀阻隔層135。聚合物起始劑可為任何適合的製程，包括但不限於化學反應、UV光暴露、電子束暴露及/或熱。
在一些實施例中，聚合物起始劑包含輻射處理、熱處理、電漿處理或化學處理中之一或多者。在一些實施例中，輻射處理包含使阻隔層暴露於在約150 nm至約900 nm範圍內之UV-可見光輻射。在一些實施例中，熱處理包含使基板退火以反應阻隔分子。在一些實施例中，電漿處理包含自遠端電漿源、直接電漿源、微波電漿或該些來源之組合產生的電漿。在一些實施例中，化學處理包含使阻隔層暴露於一或多種化學反應物。
在一些實施例中，聚合物起始劑主要由輻射處理或熱處理組成。在該些實施例中，網狀阻隔層不藉由使阻隔層暴露於化學反應物形成。
在一些實施例中，聚合物起始劑包含化學處理，包含選自過氧化物、有機金屬錯合物、或偶氮二異丁腈(azobisisobutyronitrile; AIBN)之自由基起始劑。在不受理論約束的情況下，在該些實施例中，阻隔層經由自由基聚合形成網狀阻隔層。
在一些實施例中，化學處理包含使阻隔層暴露於化學反應物。在一些實施例中，化學反應物包含多個官能基。在一些實施例中，化學處理包含使阻隔層暴露於胺或醇。在一些實施例中，胺或醇包含多個官能基。
在一些實施例中，化學反應物包含具有碳鏈之胺(例如，烷基胺)。在一些實施例中，烷基胺包含多於一個胺基且胺基係以直鏈方式定位。在一些實施例中，烷基胺包含多於一個胺基且胺基係以支鏈方式定位。術語「直鏈方式」及「支鏈方式」係上文關於阻隔化合物之反應性部分所述。
用作化學反應物之示範性胺包括但不限於一級胺及二級胺。在一些實施例中，胺包含在胺基之間具有中介碳鏈之二胺。例如，在一些實施例中，胺包含伸乙基二胺。在一些實施例中，胺包含具有側接碳鏈之胺。例如，在一些實施例中，胺包含十八基胺(C18 H37 NH2 )。
在一些實施例中，化學反應物包含具有碳鏈之醇。在一些實施例中，醇包含多於一個羥基且羥基係以直鏈方式定位。在一些實施例中，醇包含多於一個羥基且羥基係以支鏈方式定位。術語「直鏈方式」及「支鏈方式」係上文關於阻隔化合物之反應性部分所述。
用作化學反應物之示範性醇包括但不限於一級醇、二級醇及三級醇。在一些實施例中，醇包含在羥基之間具有中介碳鏈之兩個羥基。例如，在一些實施例中，醇包含乙二醇、丙二醇、或甘油中之一或多者。在一些實施例中，醇包含具有側接碳鏈之醇。例如，在一些實施例中，醇包含十八醇(C18 H37 OH)。
另外，在一些實施例中，化學反應物可包含一化學物質，其包含胺基及羥基。該些不同取代基可以任何組合佈置(例如，直鏈、支鏈，具有中介或側接碳鏈)。
在不受理論約束的情況下，反應性基團與聚合物起始劑之反應可形成網狀阻隔層。例如，烯烴或炔烴與UV、熱、化學反應物或電漿之反應可產生基於碳之聚合物。羧酸、醛或醯基鹵化物與多官能胺之反應可產生聚醯胺。異氰酸酯基與醇之反應可產生聚胺甲酸酯。羧酸、醛或醯基鹵化物與醇之反應可產生聚酯。
在網狀阻隔層135之形成之後，層125係在第二材料120之第二表面122上相對網狀阻隔層135選擇性地形成。網狀阻隔層135提供保護基來防止或最小化層125在第一表面112上之沉積。在一些實施例中，層125為與第二材料120不同的材料。在一些實施例中，層125為與第二材料120相同的材料。
在不受理論約束的情況下，阻隔化合物與基板之氣相反應係藉由具有較高揮發性或更高蒸氣壓之阻隔分子來促進。在一些實施例中，阻隔化合物具有以下蒸氣壓：大於或等於在25℃下約0.1 mm Hg、在25℃下約0.2 mm Hg、在25℃下約0.3 mm Hg、在25℃下約0.4 mm Hg、在25℃下約0.5 mm Hg、在25℃下約0.6 mm Hg、在25℃下約0.7 mm Hg、在25℃下約0.8 mm Hg、在25℃下約0.9 mm Hg、在25℃下約1 mm Hg、在25℃下約5 mm Hg、在25℃下約10 mm Hg、在25℃下約50 mm Hg、在25℃下約100 mm Hg、在25℃下約200 mm Hg、在25℃下約300 mm Hg、在25℃下約400 mm Hg或在25℃下約500 mm Hg。
在一些實施例中，網狀阻隔層抑制該層在該第一表面上之沉積。在不受理論約束的情況下，咸信網狀阻隔層在阻隔層之沉積方面比暴露於聚合物起始劑之前的阻隔層更為有效。在一些實施例中，網狀阻隔層具有大於或等於約80°之水接觸角。
在一些實施例中，在層125在第二材料120上的選擇性沉積之後，網狀阻隔層135係自第一表面移除。在一些實施例中，網狀阻隔層135係藉由氧化自表面移除。在一些實施例中，網狀阻隔層135係自表面蝕刻。在一些實施例中，網狀阻隔層135係溶於適合的溶劑(例如，乙醇)中。
雖然本文中已參考特定實施例描述本發明，但應理解該些實施例僅僅說明本發明之原理及應用。熟習此項技術者將明白，在不脫離本發明之精神及範疇的情況下，可對本發明之方法及設備做出各種修改及變化。因此，本發明意欲包括在隨附申請專利範圍及其等效物之範疇內的修飾及變化。
100‧‧‧處理方法105‧‧‧基板110‧‧‧第一材料112‧‧‧第一表面120‧‧‧第二材料122‧‧‧第二表面125‧‧‧層130‧‧‧阻隔層135‧‧‧網狀阻隔層
因此，以其中本發明之上述特徵可得以詳細理解之方式，上文簡要概述的本發明之更特定描述可參考實施例來獲得，該等實施例中的一些係在隨附圖式中說明。然而，應注意，隨附圖式僅說明本發明之典型實施例且因此不視為限制其範疇，且本發明可承認其他同等有效的實施例。
第1圖說明根據本揭示內容之一或多個實施例的處理方法。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
100‧‧‧處理方法
105‧‧‧基板
110‧‧‧第一材料
112‧‧‧第一表面
120‧‧‧第二材料
122‧‧‧第二表面
125‧‧‧層
130‧‧‧阻隔層
135‧‧‧網狀阻隔層

Claims (17)

  1. 一種選擇性沉積之方法，其包含以下步驟：提供一基板，其具有帶一第一表面之一第一材料及帶一第二表面之一第二材料；使該基板暴露於包含至少一種阻隔分子之一阻隔化合物以在該第一表面上相對於該第二表面選擇性地沉積一阻隔層，該阻隔分子具有通式A-L-Z，其中A為一反應性頭部基團，L為一連接基團且Z為一反應性尾部基團；使該阻隔層暴露於一聚合物起始劑以在該第一表面上形成一網狀阻隔層；及在該第二表面上相對於該第一表面選擇性地形成一層，其中該網狀阻隔層抑制該層在該第一表面上之沉積，其中該第一材料包含一金屬氧化物或一介電材料且該第二材料包含一金屬或矽，以及其中A係選自由以下各項組成之群：(R2N)(3-a)R’aSi-、X3Si-及(RO)3Si-，其中每一R係獨立地選自C1-C6環烷基及C1-C6芳基，a為0至2之整數，且每一X係獨立地選自鹵素。
  2. 如請求項1所述之方法，其中該第一材料主 要由氧化矽組成。
  3. 一種選擇性沉積之方法，其包含以下步驟：提供一基板，其具有帶一第一表面之一第一材料及帶一第二表面之一第二材料；使該基板暴露於包含至少一種阻隔分子之一阻隔化合物以在該第一表面上相對於該第二表面選擇性地沉積一阻隔層，該阻隔分子具有通式A-L-Z，其中A為一反應性頭部基團，L為一連接基團且Z為一反應性尾部基團；使該阻隔層暴露於一聚合物起始劑以在該第一表面上形成一網狀阻隔層；及在該第二表面上相對於該第一表面選擇性地形成一層，其中該網狀阻隔層抑制該層在該第一表面上之沉積，其中該第二材料包含一金屬氧化物或一介電材料且該第一材料包含一金屬或矽，以及其中A係選自由以下各項組成之群：(HO)2OP-、HS-及H3Si-。
  4. 如請求項3所述之方法，其中該第二表面主要由氧化矽組成。
  5. 如請求項1或3所述之方法，其中L為 -(CH2)n-且n為4至18之一整數。
  6. 如請求項5所述之方法，其中n為4至8。
  7. 如請求項1或3所述之方法，其中Z為包含選自以下各項之一或多個反應性部分的一基團：烯烴、炔烴、醇、羧酸、醛、醯基鹵化物、胺、醯胺、氰酸酯、異氰酸酯、硫氰酸酯、異硫氰酸酯、或腈。
  8. 如請求項7所述之方法，其中該阻隔分子包含多於一個反應性部分。
  9. 如請求項8所述之方法，其中該反應性部分係以一直鏈方式定位。
  10. 如請求項8所述之方法，其中該反應性部分係以一支鏈方式定位。
  11. 如請求項1或3所述之方法，其中該阻隔化合物包含至少兩個不同的阻隔分子。
  12. 如請求項1或3所述之方法，其中該聚合物起始劑包含輻射處理、熱處理、電漿處理或化學處理中之一或多者。
  13. 如請求項12所述之方法，其中該聚合物起始劑主要由輻射處理或熱處理組成。
  14. 如請求項12所述之方法，其中該化學處理包含選自過氧化物、有機金屬錯合物、或偶氮二異丁腈(AIBN)之一自由基起始劑。
  15. 如請求項12所述之方法，其中該化學處理包含使該阻隔層暴露於具有多個官能基之一胺或醇。
  16. 一種選擇性沉積之方法，其包含以下步驟：提供一基板，其具有帶一第一表面之包含氧化矽的一第一材料及帶一第二表面之包含矽金屬的一第二材料；使該基板暴露於包含至少一種阻隔分子之一阻隔化合物以在該第一表面上相對於該第二表面選擇性地沉積一阻隔層，該阻隔分子具有通式((CH3)2N)3SiC6H12COOH；使該阻隔層暴露於包含伸乙基二胺之一聚合物起始劑以在該第一表面上形成一網狀阻隔層；及在該第二表面上相對於該第一表面選擇性地形成一層，其中該網狀阻隔層抑制該層在該第一表面上之沉積。
  17. 一種選擇性沉積之方法，其包含以下步驟：提供一基板，其具有帶一第一表面之包含鈷的一第一材料及帶一第二表面之包含氧化矽的一第二材料；使該基板暴露於包含至少一種阻隔分子之一阻隔化 合物以在該第一表面上相對於該第二表面選擇性地沉積一阻隔層，該阻隔分子具有化合物II之結構
    Figure 107126626-A0305-02-0022-2
     使該阻隔層暴露於包含AIBN之一聚合物起始劑以在該第一表面上形成一網狀阻隔層；及在該第二表面上相對於該第一表面選擇性地形成一層，其中該網狀阻隔層抑制該層在該第一表面上之沉積。
TW107126626A 2017-08-13 2018-08-01 藉由阻隔分子的交聯來增進選擇性沉積之方法 TWI765080B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762544893P 2017-08-13 2017-08-13
US62/544,893 2017-08-13
US201762546899P 2017-08-17 2017-08-17
US62/546,899 2017-08-17

Publications (2)

Publication Number Publication Date
TW201921591A TW201921591A (zh) 2019-06-01
TWI765080B true TWI765080B (zh) 2022-05-21

Family

ID=65362358

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107126626A TWI765080B (zh) 2017-08-13 2018-08-01 藉由阻隔分子的交聯來增進選擇性沉積之方法

Country Status (4)

Country Link
US (1) US11164745B2 (zh)
KR (1) KR102391351B1 (zh)
TW (1) TWI765080B (zh)
WO (1) WO2019036188A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210087691A1 (en) * 2019-09-24 2021-03-25 Tokyo Electron Limited Film forming method
US20220064784A1 (en) * 2020-09-03 2022-03-03 Applied Materials, Inc. Methods of selective deposition
JP7204718B2 (ja) * 2020-09-29 2023-01-16 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム
US20220127717A1 (en) 2020-10-27 2022-04-28 Applied Materials, Inc. Selective Deposition Of A Heterocyclic Passivation Film On A Metal Surface
US11569088B2 (en) 2020-10-27 2023-01-31 Applied Materials, Inc. Area-selective atomic layer deposition of passivation layers
US11621161B2 (en) 2020-10-27 2023-04-04 Applied Materials, Inc. Selective deposition of a passivation film on a metal surface
US11515154B2 (en) 2020-10-27 2022-11-29 Applied Materials, Inc. Selective deposition of a passivation film
CN115458698A (zh) * 2021-06-08 2022-12-09 华为技术有限公司 显示面板及其制作方法和显示装置
JP7329021B2 (ja) * 2021-09-14 2023-08-17 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理システム、およびプログラム
US11967523B2 (en) 2021-10-11 2024-04-23 Applied Materials, Inc. Self-assembled monolayer for selective deposition
WO2023076115A1 (en) * 2021-10-27 2023-05-04 Applied Materials, Inc. Selective blocking of metal surfaces using bifunctional self-assembled monolayers

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040203192A1 (en) * 2003-04-14 2004-10-14 Gracias David H. Method to increase electromigration resistance of copper using self-assembled organic thiolate monolayers
TW200644108A (en) * 2005-05-27 2006-12-16 Freescale Semiconductor Inc Method and composition for preparing a semiconductor surface for deposition of a barrier material
US20070166989A1 (en) * 2005-05-18 2007-07-19 Intermolecular, Inc. Substrate processing including a masking layer
TW200950975A (en) * 2007-06-14 2009-12-16 Massachusetts Inst Technology Method and apparatus for controlling film deposition
US20110198736A1 (en) * 2010-02-17 2011-08-18 Asm America, Inc. Reactive site deactivation against vapor deposition
TW201130129A (en) * 2010-01-14 2011-09-01 Samsung Mobile Display Co Ltd Thin film deposition apparatus, method of manufacturing organic light-emitting display device by using the apparatus, and organic light-emitting display device manufactured by using the method
US20130217238A1 (en) * 2004-11-22 2013-08-22 Intermolecular, Inc. Substrate Processing Including A Masking Layer
US20140273476A1 (en) * 2013-03-15 2014-09-18 International Business Machines Corporation Methods of reducing defects in directed self-assembled structures
TW201715609A (zh) * 2015-07-28 2017-05-01 蘭姆研究公司 敏感材料上之含鹵化物原子層沉積膜的整合方法
TW201721749A (zh) * 2015-09-29 2017-06-16 應用材料股份有限公司 利用膦酸自組裝單層作為成核抑制劑的選擇性二氧化矽沉積

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413587B1 (en) * 1999-03-02 2002-07-02 International Business Machines Corporation Method for forming polymer brush pattern on a substrate surface
US6641899B1 (en) * 2002-11-05 2003-11-04 International Business Machines Corporation Nonlithographic method to produce masks by selective reaction, articles produced, and composition for same
US7141844B1 (en) 2004-12-01 2006-11-28 Spansion, Llc Selective polymer growth for memory cell fabrication
EP3549963B1 (en) 2010-04-15 2022-01-12 Kodiak Sciences Inc. High molecular weight zwitterion-containing polymers
US10782613B2 (en) * 2018-04-19 2020-09-22 International Business Machines Corporation Polymerizable self-assembled monolayers for use in atomic layer deposition

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040203192A1 (en) * 2003-04-14 2004-10-14 Gracias David H. Method to increase electromigration resistance of copper using self-assembled organic thiolate monolayers
US20130217238A1 (en) * 2004-11-22 2013-08-22 Intermolecular, Inc. Substrate Processing Including A Masking Layer
US20070166989A1 (en) * 2005-05-18 2007-07-19 Intermolecular, Inc. Substrate processing including a masking layer
TW200644108A (en) * 2005-05-27 2006-12-16 Freescale Semiconductor Inc Method and composition for preparing a semiconductor surface for deposition of a barrier material
TW200950975A (en) * 2007-06-14 2009-12-16 Massachusetts Inst Technology Method and apparatus for controlling film deposition
TW201130129A (en) * 2010-01-14 2011-09-01 Samsung Mobile Display Co Ltd Thin film deposition apparatus, method of manufacturing organic light-emitting display device by using the apparatus, and organic light-emitting display device manufactured by using the method
US20110198736A1 (en) * 2010-02-17 2011-08-18 Asm America, Inc. Reactive site deactivation against vapor deposition
US20140273476A1 (en) * 2013-03-15 2014-09-18 International Business Machines Corporation Methods of reducing defects in directed self-assembled structures
TW201715609A (zh) * 2015-07-28 2017-05-01 蘭姆研究公司 敏感材料上之含鹵化物原子層沉積膜的整合方法
TW201721749A (zh) * 2015-09-29 2017-06-16 應用材料股份有限公司 利用膦酸自組裝單層作為成核抑制劑的選擇性二氧化矽沉積

Also Published As

Publication number Publication date
US20200168453A1 (en) 2020-05-28
TW201921591A (zh) 2019-06-01
KR20200026326A (ko) 2020-03-10
KR102391351B1 (ko) 2022-04-28
US11164745B2 (en) 2021-11-02
WO2019036188A1 (en) 2019-02-21

Similar Documents

Publication Publication Date Title
TWI765080B (zh) 藉由阻隔分子的交聯來增進選擇性沉積之方法
TWI772516B (zh) 藉由化學蝕刻去除選擇性沉積缺陷
US10347495B2 (en) Schemes for selective deposition for patterning applications
JP6955090B2 (ja) 酸化ケイ素上における誘電体の選択的堆積のための方法
TWI759747B (zh) 形成氮碳氧化矽薄膜的方法
JP7290760B2 (ja) 選択的原子層堆積方法
US10366878B2 (en) Selective deposition through formation of self-assembled monolayers
JP2023516857A (ja) 選択的堆積の方法
WO2023278859A1 (en) Multiple surface and fluorinated blocking compounds