TW201715609A - 敏感材料上之含鹵化物原子層沉積膜的整合方法 - Google Patents

敏感材料上之含鹵化物原子層沉積膜的整合方法 Download PDF

Info

Publication number
TW201715609A
TW201715609A TW105123513A TW105123513A TW201715609A TW 201715609 A TW201715609 A TW 201715609A TW 105123513 A TW105123513 A TW 105123513A TW 105123513 A TW105123513 A TW 105123513A TW 201715609 A TW201715609 A TW 201715609A
Authority
TW
Taiwan
Prior art keywords
layer
sub
barrier layer
depositing
halide
Prior art date
Application number
TW105123513A
Other languages
English (en)
Other versions
TWI720001B (zh
Inventor
強 亨利
Original Assignee
蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 蘭姆研究公司 filed Critical 蘭姆研究公司
Publication of TW201715609A publication Critical patent/TW201715609A/zh
Application granted granted Critical
Publication of TWI720001B publication Critical patent/TWI720001B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/26—Deposition of carbon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)

Abstract

本文各種實施例關於在基板上沉積雙層阻障層的方法及設備。該雙層阻障層可包含第一子層及第二子層，該第一子層係設計成保護下方鹵化物敏感層免於損壞性的含鹵化物化學品，該第二子層係設計成保護下方材料免受由於氧化造成的損壞。在若干實施例中，第一子層係具有高碳含量的層，而第二子層係氮化矽。該氮化矽第二子層可使用原本在若非存在第一子層的情況下將損壞鹵化物敏感材料的含鹵化物化學品加以沉積。所得到的雙層阻障層針對下方材料提供高品質的保護。

Description

敏感材料上之含鹵化物原子層沉積膜的整合方法
本發明係關於在部分製造的半導體元件上沉積雙層阻障層的方法及設備。
各種半導體元件係製造成包含阻障層。阻障層可加以提供以保護在元件之內的材料，以例如在製造期間防止因曝露於大氣及/或曝露於其他層或製程引起的損壞。此等阻障層可延遲或防止半導體元件的劣化。
本文各種實施例關於在部分製造的半導體元件上沉積雙層阻障層的方法及設備。該雙層阻障層通常包含至少兩個子層。第一子層可保護下方材料免於關於曝露於鹵化物或用以沉積第二子層之其他有害化學品的損害。第二子層可保護下方材料免於氧化。此雙層方法有助於確保下方材料在整個製造過程中係充分受保護。
在所揭示實施例的一個實施態樣中，提供一種在部分製造的半導體元件上沉積雙層阻障層的方法，該方法包含：（a）提供包含一第一層鹵化物敏感材料的一基板，該第一層鹵化物敏感材料當在（a）中加以提供時係至少部分地加以曝露；（b）藉由下列步驟沉積該雙層阻障層：（i）在該基板上沉積該雙層阻障層的一第一子層，該第一子層包含至少約40重量%的碳，該雙層阻障層的該第一子層係在該第一層鹵化物敏感材料的曝露部分上加以沉積，以及（ii）在該雙層阻障層的該第一子層上沉積該雙層阻障層的一第二子層，該雙層阻障層的該第二子層包含氮化矽，其中該雙層阻障層的該第二子層係使用含鹵化物化學品加以沉積，其中在該雙層阻障層的該第二子層的沉積期間，該雙層阻障層的該第一子層針對含鹵化物化學品保護該第一層鹵化物敏感材料。
在一些情況下，該方法可在形成相變化隨機存取記憶體（PCRAM）元件的背景下加以執行。在某些實施例中，該第一層鹵化物敏感材料包含一硫屬化物材料。該硫屬化物材料可夾在碳層之間。
在這些或其他實施例中，該雙層阻障層的該第一子層可包含藉由一化學氣相沉積製程沉積的非晶形碳。在一些其他實施例中，該雙層阻障層的該第一子層可包含藉由包含熱解及聚合作用之一製程沉積的一聚對二甲苯材料。該聚對二甲苯材料的一個例子係聚對二甲苯AF-4。
各種技術可用以沉積該雙層阻障層的該第二子層。在一例子中，（b）（ii）包含藉由一原子層沉積製程沉積該雙層阻障層的該第二子層。在另一例子中，（b）（ii）包含藉由一化學氣相沉積製程沉積該雙層阻障層的該第二子層。在一特定示例中，該基板包含配置在該第一層鹵化物敏感材料之下的一第二層鹵化物敏感材料，且該方法進一步包含：（c）在（b）（ii）之後，以使部分該第二層鹵化物敏感材料曝露但不曝露該第一層鹵化物敏感材料的方式蝕刻該基板，該第一層鹵化物敏感材料保持至少部分地由該雙層阻障層加以覆蓋；（d）藉由下列步驟在該基板上沉積一第二雙層阻障層：（i）在該基板上沉積該第二雙層阻障層的一第一子層，該第二雙層阻障層的該第一子層包含至少約40重量%的碳，該第二雙層阻障層的該第一子層係在該第二層鹵化物敏感材料的曝露部分上加以沉積，以及（ii）在該第二雙層阻障層的該第一子層上沉積該第二雙層阻障層的一第二子層，該第二雙層阻障層的該第二子層包含氮化矽，其中該第二雙層阻障層的該第二子層係在一原子層沉積製程中使用含鹵化物化學品加以沉積，其中在該第二雙層阻障層的該第二子層的沉積期間，該第二雙層阻障層的該第一子層針對含鹵化物化學品保護該第二層鹵化物敏感材料。
在一些實施例中，該雙層阻障層的該第一子層可沉積至介於約15-100 Å之間的厚度，且該雙層阻障層的該第二子層可沉積至至少約20 Å的厚度。
該含鹵化物化學品在一些情況下可包含氯。例如：該含鹵化物化學品可包含氯矽烷。在一例子中，該氯矽烷係二氯矽烷。該二氯矽烷可結合一含氮反應物加以使用。一示例含氮反應物係氨。
在某些實施例中，該雙層阻障層的該第一子層係藉由包含使該基板曝露於一電漿的一電漿加強化學氣相沉積製程加以形成，該電漿係使用一單一RF頻率加以產生。用以產生該電漿的該RF頻率可為一高頻（HF）RF頻率。該第一及第二子層可在相同的反應腔室或在不同的反應腔室內加以沉積。在一實施方式中，該雙層阻障層的該第一子層係在一反應腔室內加以沉積，且其中該雙層阻障層的該第二子層係在相同的反應腔室內加以沉積。在另一實施方式中，該雙層阻障層的該第一子層係在一第一反應腔室內加以沉積，且該雙層阻障層的該第二子層係在一第二反應腔室內加以沉積，該第一及第二反應腔室係在一多腔室工具上一起提供。在此情況下，該方法可進一步包含在真空條件下將該基板自該第一反應腔室轉移至該第二反應腔室。
在若干情況下，該雙層阻障層的該第一及第二子層係保形地加以沉積。在一些情況下，針對該第一及第二子層的每一者，該子層的最薄部分係該子層的最厚部分之厚度的至少約60%。
在所揭示的實施例之另一實施態樣中，提供一種用於在部分製造的半導體元件上沉積雙層阻障層的設備，該設備包含：一個以上反應腔室，該（等）反應腔室的其中至少一者係配置成沉積該雙層阻障層的一第一子層，且該（等）反應腔室的其中至少一者係配置成沉積該雙層阻障層的一第二子層，該（等）反應腔室包含：用於供應處理氣體的一入口，及用於移除處理氣體及副產物的一出口；及一控制器，配置成藉由下列步驟沉積該雙層阻障層：（i）在該基板上沉積該雙層阻障層的該第一子層，該第一子層包含至少約40重量%的碳，該雙層阻障層的該第一子層係在第一層鹵化物敏感材料的曝露部分上加以沉積，以及（ii）在該雙層阻障層的該第一子層上沉積該雙層阻障層的該第二子層，該雙層阻障層的該第二子層包含氮化矽，其中該雙層阻障層的該第二子層係使用含鹵化物化學品加以沉積，其中在該雙層阻障層的該第二子層的沉積期間，該雙層阻障層的該第一子層針對該含鹵化物化學品保護該第一層鹵化物敏感材料。
在一示例中，配置成沉積該雙層阻障層的該第一子層之反應腔室係與配置成沉積該雙層阻障層的該第二子層的反應腔室相同。在此情況下，該設備可進一步包含一真空轉移腔室，該真空轉移腔室用於在真空條件下將該基板在一第一反應腔室與一第二反應腔室之間轉移，其中該第一反應腔室係配置成沉積該雙層阻障層的該第一子層，且該第二反應腔室係配置成沉積該雙層阻障層的該第二子層。
在所揭示實施例的又一進一步實施態樣中，提供一種在具有凹陷特徵部於其上的基板上沉積雙層阻障層的方法，該方法包含：（i）在該基板上沉積該雙層阻障層的一第一子層，該雙層阻障層的該第一子層包含非晶形碳或一含碳聚合物，該雙層阻障層的該第一子層包含至少約40重量%的碳，其中該第一子層係保形地加以沉積以襯裡該等凹陷特徵部；以及（ii）在該雙層阻障層的該第一子層上沉積該雙層阻障層的一第二子層，該雙層阻障層的該第二子層包含氮化矽，其中該雙層阻障層的該第二子層係使用含鹵化物化學品保形地加以沉積，且其中在該雙層阻障層的該第二子層的沉積期間，該雙層阻障層的該第一子層針對該含鹵化物化學品保護在該雙層阻障層之該第一子層下方的材料。
這些及其他特徵將參照相關圖示描述於下。
在此申請案中，術語「半導體晶圓」、「晶圓」、「基板」、及「半導體基板」係可互換地加以使用。亦參照成「部分製造的半導體元件」。在此技術領域具有通常技術者將理解術語「部分製造的半導體元件」可意指在其上製造之許多階段之任一者期間的半導體元件晶圓。在半導體元件工業中使用的晶圓或基板一般具有200 mm、或300 mm、或450 mm的直徑。下列詳細的敘述假定實施例係在半導體晶圓的工件上加以實現。然而，該等實施例係非如此限制性的。工件可為各種形狀、大小、及材料。除了半導體晶圓之外，可利用所揭示的實施例之其他工件包含各種物件，諸如印刷電路板、磁記錄媒體、磁記錄感測器、鏡子、光學元件、微機械元件等。類似地，雖然下列描述主要參照相變化隨機存取記憶體（PCRAM）裝置，但該等實施例係非如此限制性的。其他裝置可利用所揭示的實施例，包含易於受含鹵化物化學品損壞之任何部分製造的裝置。
為了透徹理解本發明的實施例，在以下的敘述中說明眾多具體細節。所揭示的實施例可以不具有某些或全部這些具體細節而加以實施。另一方面，未詳細說明眾所周知的製程操作，以不要不必要地模糊所揭示的實施例。雖然所揭示的實施例將結合具體的實施例加以描述，但可理解其係非意圖限制所揭示的實施例。
許多半導體元件包含對氧化敏感的材料。此等材料若曝露於含氧或含水蒸氣的氛圍中可能迅速地劣化。為了防止此劣化，這些材料係通常以阻障層加以覆蓋。該阻障層阻擋氧化劑的通過，使得下方的氧化敏感材料不被氧化。
已被用作阻障層的一種材料係氮化矽（SiN）。如本文所使用，術語氮化矽係被理解為包含摻雜及未摻雜形式兩者的氮化矽，以及化學計量及非化學計量形式的氮化矽。例如，膜在一些情況下可為碳氮化矽膜、氮氧化矽膜等。在各種情況下，SiN係期望作為阻障層材料，因為其係非導電的且因為其非常適合用作阻擋氧化劑的通過。此外，SiN可藉由原子層沉積（ALD）反應（包含電漿加強原子層沉積反應（PEALD））加以沉積。因此，其可在高深寬比的特徵部（例如：具有至少約10之深度/寬度深寬比的特徵部）中高度保形地加以沉積。在形成相變化隨機存取記憶體（PCRAM元件）的背景下執行之此處各種實施例中，該等凹陷特徵部可具有至少約10的深寬比。在許多情況下，凹陷特徵部的深寬比係在約15的等級。此等特徵部的示例臨界尺寸（例如寬度）可為約300 Å的等級，例如在約200-400 Å之間。
然而，SiN（尤其是ALD沉積的SiN）係通常使用含鹵化物化學品加以沉積。在許多情況下，SiN係使用二氯矽烷（DCS，H2 SiCl2 ）作為反應物之一加以沉積。例如，DCS可與氨（NH3 ）反應以形成SiN層。不巧的是，此含鹵化物化學品可能侵蝕並劣化存在於部分製造之半導體元件中的某些鹵化物敏感材料。如本文所使用，鹵化物敏感材料係當曝露於含鹵化物化學品時劣化（例如不期望地反應）的一種材料。
硫屬化物材料提供一類對鹵化物敏感的材料之一個例子。硫屬化物材料（例如：硫屬玻璃，例如GeSbTe及AgInSbTe）可用以製造相變化記憶體元件。當SiN阻障層係使用上述化學品在硫屬化物材料上加以沉積時，自在DCS和NH3 之間的反應形成的HCl可能侵蝕並劣化曝露的硫屬化物材料。
圖1A-1E呈現在各種製造步驟期間部分製造的PCRAM半導體元件的橫剖面圖。如圖1A所示，材料堆疊係在底層上加以沉積，在此示例中的底層係氧化物層101。在此示例中的材料堆疊包含金屬層102（例如鎢或另一金屬）、第一碳層103、第一硫屬化物層104、第二碳層105、第二硫屬化物層106、第三碳層107、及氮化物覆蓋層108。金屬層102作為電接觸層。硫屬化物層104及106係在元件的操作期間經歷相變化的層。碳層103、105及107防止硫屬化物層104及106彼此干擾，且亦提供用以造成硫屬化物層104及106改變相位的電路徑。
在處理期間，凹陷特徵部係部分地蝕刻進入堆疊，如圖1B所示。此蝕刻製程可蝕刻穿過一部分的堆疊，包含穿過第二硫屬化物層106。接著，如圖1C所示，第一氮化矽阻障層109係加以沉積。此第一氮化矽阻障層109可當堆疊係進一步加以蝕刻時有助於保護第二硫屬化物層106。例如，如圖1D所示，製程繼續進行第二蝕刻製程，以進一步將堆疊往下蝕刻至氧化物層101。若第一氮化矽阻障層109係未沉積，則來自一硫屬化物層（例如硫屬化物層104）的蝕刻副產物可能在另一硫屬化物層（例如硫屬化物層106）上再次沉積，造成污染/缺陷。在堆疊係如圖1D所示加以蝕刻之後，第二氮化矽阻障層110可如圖1E所示加以沉積。絕緣膜（未顯示）可在被蝕刻的凹部內加以沉積。絕緣膜可為諸如氧化矽、旋塗玻璃等的氧化物。
第一及第二SiN阻障層109及110有助於保護底層免於污染及氧化。尤其，SiN阻障層在後續整合步驟期間（例如當凹部係使用氧化物材料加以填充時）針對防止氧化提供非常好的保護。為了在PCRAM的背景下作為好的阻障層，以下情況是有利的：使阻障層材料（a）在低溫（例如約250℃或更低）下加以沉積，（b）展現良好的階梯覆蓋率/保形性，使得材料係在高深寬比的特徵部中相對均勻地加以沉積，（c）提供良好的抗氧化性，（d）將硫屬化物層的交叉污染最小化，（e）提供對凹陷特徵部的臨界尺寸之良好控制，（f）為不導電，及（g）提供對底層的良好附著性。一般而言，SiN阻障層展現這些性質。然而，如上所述，第一及/或第二氮化矽阻障層109及110係通常使用含鹵化物化學品加以沉積。該鹵化物通常是氯（例如，以二氯矽烷（亦稱作為DCS）加以提供），雖然其他鹵化物在一些情況下可加以使用。鹵化物化學品係與其他反應物（例如氨）反應而形成不期望地侵蝕及劣化硫屬化物層104及106的物種（例如HCl）。   雙層阻障層
在本文各種實施例中，阻障層可沉積成兩個子層。該兩個子層可一起被稱作為雙層。阻障層的第一子層可加以最佳化，使得（a）第一子層可加以沉積而沒有侵蝕/劣化堆疊中的層，及（b）第一子層保護堆疊中的層（特別是第一及/或第二硫屬化物層104及106）免於當沉積第二子層時存在的鹵化物化學品。阻障層的第二子層可加以最佳化，使得其提供高品質之抗氧化的阻障。以此方式，堆疊材料可受保護免於自氧化及用以沉積氧化阻障（例如SiN）的化學品兩者產生的劣化。
圖2A-2E呈現根據某些實施例在各種製造步驟期間部分製造的PCRAM結構的橫剖面圖。圖2F呈現圖2E之部分的近視圖。在此實施例中，材料堆疊係在底層上加以沉積，在此示例中的底層係氧化物層101。該堆疊包含金屬層102（例如鎢或另一金屬）、第一碳層103、第一硫屬化物層104、第二碳層105、第二硫屬化物層106、第三碳層107、及氮化物覆蓋層108。圖2A中的堆疊係與圖1A顯示的堆疊相同。如圖2B所示，堆疊係在第一蝕刻操作中部分地加以蝕刻。第一阻障層可接著加以沉積，如圖2C所示。在此，第一阻障層包含兩個子層109a及109b。第一阻障層的第一子層109a可為第一材料（例如：碳材料，諸如非晶形碳、聚對二甲苯、或其他非導電/高碳含量材料），而第一阻障層的第二子層109b可為第二材料（例如：SiN或針對第一子層提供良好附著性及良好抗氧化保護的另一材料）。
接著，凹陷特徵部可如圖2D所示進一步加以蝕刻。在堆疊係被蝕刻且下方氧化物層101係被曝露之後，第二阻障層可加以沉積，如圖2E所示。如同第一阻障層，第二阻障層可由兩個子層構成。第二阻障層的第一子層110a可為第一材料（例如：碳材料，諸如非晶形碳、聚對二甲苯、或其他非導電/高碳含量材料），而第二阻障層的第二子層110b可為第二材料（例如：SiN或針對第一子層提供良好附著性及良好抗氧化保護的另一材料）。第一阻障層的第一子層109a可為與第二阻障層之第一子層110a相同或不同的材料。同樣地，第一阻障層的第二子層109b可為與第二阻障層的第二子層110b相同或不同的材料。
圖2E的上角顯示一虛線框。此部分的圖係在圖2F的近視圖中加以顯示。在圖2A-2F顯示的例子中，第一及第二阻障層之每一者係被實施為兩個子層。該兩個子層亦可被稱作為雙層。在一些實施例中，只有單一阻障層可被實施為兩個子層。參考圖1E，在一些實施例中，第一阻障層109可為單層，而第二阻障層110係雙層。在其他實施例中，第一阻障層109可為雙層，而第二阻障層110係單層。被製造成包含ALD沉積之SiN的阻障層可能特別適合用於使用此處揭示之雙層技術的製造，尤其在阻障層係在對含鹵化物化學品敏感的材料上加以沉積之情況下。然而，本文所描述的技術係不限於此背景。
雖然圖1A-1E及2A-2F係在形成PCRAM元件的背景下呈現，但實施例係非限於此。本文描述的技術在幾個不同的背景下係有用的。一般而言，實施例在期望保護底層免受由於曝露於含鹵化物化學品（例如：含氯化學品，其導致基板曝露於有害物種，諸如HCl）而損壞的應用中係有用的。除了上述硫屬化物材料之外，鹵化物敏感材料的其他示例包含但不限於銅膜及鋁膜。雙層的第一子層針對免於來自含鹵化物化學品（例如HCl）的損壞提供保護。此第一子層係有時被稱作為鹵化物阻隔層，或更具體地稱作為HCl阻隔層。雙層的第二子層針對抗氧化提供保護，使得下方材料不被氧化。這些子層一起作業以對底層提供高品質/多用途的保護。
雖然本文許多實施例係在包含被實施為雙層之兩個子層的阻障層的背景下加以呈現，但應理解在一些情況下額外的子層可能存在。一個額外的阻障層子層可在此處描述的兩個子層之間、或此等層之外（例如，在此處描述的兩個子層之下或之上）加以提供。本文描述的兩個子層係通常但不必然彼此直接物理接觸。   雙層阻障層中之子層的材料
如上所述，此處描述的子層係針對不同的目的加以提供。為了實現這些不同的目的，子層可由不同的材料製成。通常，第一子層（其可在對來自HCl或其他含鹵化物化學品之損壞敏感的材料上直接沉積）係由對HCl及/或其他有害的含鹵化物化學品提供高品質阻障的材料製成。第二子層（其可在第一子層上方加以沉積）係通常由對氧化提供高品質阻障的材料製成。選擇用於第一及/或第二子層的材料可呈現某些額外的性質，諸如：低沉積溫度（例如約250℃或更低），及用於覆蓋高深寬比溝槽的高品質階梯覆蓋率及保形性。關於保形性，在若干情況下，子層的最薄部分可為子層最厚部分之厚度的至少約60%，如在凹陷特徵部的側壁上所測量。第一及/或第二子層係通常由電絕緣材料製成。
關於第一子層，具有高碳含量的材料已顯示為對鹵化物化學品（諸如HCl）提供高品質阻障。因此，在許多實施例中，阻障層的第一子層係由具有高碳含量的材料製成。在一些情況下，第一阻障層的材料可為至少約40 wt%的碳，例如至少約99 wt%的碳。可能適合用作第一子層的一類材料係可灰化硬遮罩（AHM）材料。示例的AHM材料包含主要由碳組成的非晶形碳材料，其餘通常係氫，且在一些情況下包含微量的其他元素（諸如氮）。
在一些其他情況下，第一子層的材料可為聚對二甲苯材料。聚對二甲苯意指各種有機聚合物，其係通常藉由氣相沉積技術加以沉積。存在若干不同種類的聚對二甲苯，其作為第一子層的材料可為有用的，包含但不限於聚對二甲苯AF-4及聚對二甲苯N。可在各種實施例中用於第一子層的其他高碳材料包含但不限於聚萘-N、聚萘-F、氟化非晶形碳、氟化烴、鐵氟龍-AF、及熱沉積的氟碳化物（例如：CVD氟碳化物）。高碳含量的膜（諸如那些本文所列者）已顯示為提供針對有害的鹵化物化學品（諸如HCl）的高品質阻障。
在某些實施方式中，第一子層可為有機或有機金屬聚合物材料。各種聚合物材料已顯示為提供高品質的HCl阻障。在許多情況下，第一子層係在沒有使用含鹵化物化學品的情況下加以沉積。類似地，第一子層可使用不氧化下方材料的反應物/條件加以沉積。在各種實施例中，第一子層可在沒有將基板曝露於氧化或基於氫之電漿的情況下加以沉積。
第二子層的材料應針對防止下方材料的氧化提供良好的保護。已顯示為提供高品質氧化保護的一種材料係SiN。SiN亦係有用的，因為其可保形地且在相對低的溫度下加以沉積。SiN係特別相關於作為第二子層的材料，因為其可能使用可損壞在第一子層下方之材料的含鹵化物化學品加以沉積。
雖然本文的許多實施例係在具有SiN作為第二子層之雙層阻障層的背景下加以提供，但不必然是這種情況。第二子層的材料可為針對防止氧化提供良好保護的任何非導電材料。通常，第二子層係使用含鹵化物（例如含氯）化學品沉積的材料。在各種情況下，第二子層可使用導致基板曝露於有害的化學品（例如HCl）之化學品加以沉積。在SiN的情況下（例如：在許多情況下為ALD沉積的SiN），SiN材料的沉積可包含將基板曝露於二氯矽烷及氨，其可彼此反應以形成HCl。可用於第二子層之材料的其他示例包含但不限於SiCN及SiC。這些材料可使用對在第一子層下方的材料為損害性的化學品（例如氫電漿）加以沉積。然而，第一子層可在第二子層的沉積期間保護下方的材料。   雙層阻障層中之第一子層的形成
雙層阻障層中的第一子層通常是高碳材料，如上所述。第一子層係通常使用氣相沉積技術加以沉積。一些不同的方法將加以描述。
本文所列之製程參數的許多者對應於具有四個工作站的VectorTM 模組（由Lam Research Corporation of Fremont, CA市售），該四個工作站用於在300 mm晶圓上沉積材料。以下進一步描述的圖5-7呈現用於執行圖3A顯示的方法之適合設備的例子。在本技術領域具有通常技術者將容易理解製程參數可基於沉積腔室容積、晶圓尺寸、及其他因素加以縮放。例如，LF及HF產生器的功率輸出係通常與晶圓的沉積表面積直接成正比。在300 mm晶圓上使用的功率係通常比用於200 mm晶圓的功率高2.25倍。類似地，流率取決於沉積腔室的自由容積，對於四個Novellus VectorTM 沉積腔室之每一者為195 L。
圖3A根據某些實施例說明用於形成高碳含量材料之一般製程流程中的複數階段。該高碳含量材料可為常用作可灰化硬遮罩材料的一種材料。此高碳含量材料可形成如本文揭示之雙層阻障層的第一子層。可灰化硬遮罩材料係通常用作蝕刻遮罩的碳基膜。在各種實施例中，硬遮罩材料係基於非晶形碳的膜。在所描繪的實施例中，方法300始於在沉積腔室內設置半導體基板（方塊302）。例如：半導體基板可為適合用於VectorTM 模組的300 mm半導體晶圓。前驅物處理氣體係接著引入腔室（方塊304）。在某些示例中，前驅物處理氣體至少包含乙炔。前驅物氣體的其他示例包含甲烷、丙烯、及其他烴（例如：Cx Hy ，其中2＜x＜4及2＜y＜10）。
取決於沉積腔室尺寸及其他製程參數，乙炔的流率在沉積製程期間可為約3,000-10,000 sccm。在一實施例中，乙炔的流率可為約5,000-8,000 sccm。如上所述，處理氣體亦可包含其他含碳前軀物，諸如甲烷、乙烯、丙烯、丁烷、環己烷、苯及甲苯、及其他。
載體氣體可用以稀釋前軀物。載體氣體可包含半導體處理中採用之任何適合的載體氣體，諸如氦、氬、氮、氫、或此等之組合。整體載體氣體流率可取決於沉積腔室尺寸及其他製程參數，且範圍可從約500-10,000 sccm。在一特定的實施例中，氮及氦係用作載體氣體，其具有約500-5,000 sccm及約300-3,000 sccm之相對應的流率範圍。
在所描繪的實施例中，高碳含量材料係接著在半導體基板上藉由電漿加強的化學氣相沉積（PECVD）或其他沉積製程加以沉積（方塊306）。例如，在單頻電漿產生製程中，高頻產生器可在沉積製程期間以約2-60 MHz（例如在一些情況下在約7-13.56 MHz之間）提供介於約1000-3000 W之間、或介於約1500-2500 W之間、在一示例中約2000 W的功率。此功率係在四個工作站/基板之間加以遞送。此功率可對應於在約3500-11000 W/m2 之間的功率密度（考慮設定點功率及基板的面積）。此可對應於所接收之在約500-4400 W/m2 之間的功率密度（在考慮功率效率/對基板的遞送之後）。一個示例頻率係13.56 MHz。功率效率相對於設定點功率係通常在約70-80%之間。在一示例中，約70-80%的輸入功率係藉由離子轟擊傳送至噴淋頭/底座，而其餘係被消耗以維持電漿及加熱氣體。當基板溫度係在約50-400℃之間時，沉積製程可加以執行。沉積腔室的壓力可維持在約2-8托。用於高碳含量材料沉積的製程條件之一個例子係概述於表1。沉積係繼續進行直到沉積期望的膜厚度。根據各種實施例，第一子層可沉積至在約15-100 Å之間（例如在約20-50 Å之間）的厚度。在一些情況下的示例沉積速率可為在約20 Å/分鐘的等級。 表1
所有上述製程條件可能變化到表1顯示的示例範圍之外，只要所得的膜係不導電的高碳膜，其針對HCl（或其他有害的含鹵化物化學品）提供高品質阻障。儘管流率的示例係在上方表1中加以描述，但在某些實施例中，本發明的方法係使用低流率製程，例如：100-1000 sccm以下的乙炔流率。於這些低流率的稀釋可能特別不利於重複性，因此使用低蒸氣壓穩定劑係有利的。用於形成高碳含量之可灰化硬遮罩材料的方法係在下列專利及專利申請案中進一步加以討論，其中每一者的全部內容於此藉由參照納入本案揭示內容：美國專利第7,820,556號；美國專利第7,955,990號；於2014年5月5日申請之美國專利申請案第14/270,001號，該美國專利申請案的標題為“SULFUR DOPED CARBON HARD MASKS”；及於2014年4月8日申請之美國專利申請案第14/248,046號，該美國專利申請案的標題為“HIGH SELECTIVITY AND LOW STRESS CARBON HARDMASK BY PULSED LOW FREQUENCY RF POWER”。
圖3B呈現用於形成聚對二甲苯膜之方法的流程圖，該聚對二甲苯膜可用作雙層阻障層的第一子層。該方法係在形成聚對二甲苯AF-4的背景下加以說明，但其他類型的聚對二甲苯膜可在一些情況下可以使用。圖3C呈現可用以執行圖3B顯示之方法的設備之簡化圖。圖3D說明可用以使用圖3B顯示的方法及圖3C顯示的設備形成聚對二甲苯AF-4膜的反應。圖3B的方法係參照圖3C及3D加以說明。
如圖3B所示，方法310始於將基板326提供至反應腔室322（方塊312）。方法310繼續進行將二聚體（例如固態二聚體AF-4）昇華以形成氣態二聚體（例如氣態二聚體AF-4），且在熱解器320內將該氣態二聚體熱解以形成氣態單體（方塊314）。熱解包含在升高溫度下在沒有氧（及/或任何鹵素）的情況下有機材料的熱化學分解。用於熱解的示例溫度可大於約400℃。用於熱解的示例壓力可在約10 mT-100 T之間。該氣態單體係接著饋入反應腔室322且加以聚合以在基板上（包含在凹陷特徵部的側壁上）形成一層聚合物膜，例如：聚對二甲苯AF-4膜（方塊316）。
反應腔室322可容納在基板支撐底座324上的基板326。基板支撐底座可將基板保持在特定溫度，例如大於約400℃。反應腔室可保持在約10 mT-100 T之間的壓力下。在形成聚合物膜之前，基板326可具有對HCl或其他有害之含鹵化物化學品敏感之曝露的材料（例如：硫屬化物層、銅層、鋁層等）。在形成聚對二甲苯AF-4膜之後，雙層阻障層之第一子層的沉積係完成，且第二子層可加以沉積。如同上述方法，第一子層可沉積至在約15-100 Å之間（例如在約20-50 Å之間）的厚度。在許多情況下，第一子層係至少約20 Å厚。第一子層厚度的上限可取決於基板上特徵部的深寬比（若存在此等特徵部），及取決於此等特徵部是否係使用第二子層（例如SiN）完全填充，或僅使用第二子層襯裡且稍後使用另一材料（諸如氧化物）加以填充。
在第一子層係除了聚對二甲苯AF-4以外之聚對二甲苯膜的情況下，其他二聚體可加以使用。類似地，其他反應參數（溫度、壓力等）可適當地用於形成相關的聚對二甲苯膜。
圖3E呈現使用分子層沉積（MLD）方法形成有機聚合物膜之方法的流程圖。在一些實施例中，此方法可用以形成雙層阻障層的第一子層。MLD方法可使用包含兩個半反應的類ALD循環沉積有機聚合物的薄膜。在一些情況下，MLD方法可以比習知ALD方法較少吸附限制的方式加以驅動。例如：某些MLD方法可利用未飽和或過飽和的反應物。ALD及MLD方法係特別適合用於形成保形膜，該等保形膜在某些實施例中襯裡特徵部的側壁。MLD方法係在下列美國專利申請案中進一步加以討論，其中每一者的全部內容於此藉由參照納入本案揭示內容：於2014年7月30日申請之美國專利申請案第14/446,427號，該美國專利申請案的標題為“METHOD OF CONDITIONING VACUUM CHAMBER OF SEMICONDUCTOR SUBSTRATE”；及於2015年5月25日申請之美國專利申請案第14/724,574號，該美國專利申請案的標題為“TECHNIQUE TO DEPOSIT SIDEWALL PASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH”。
方法330始於操作331，其中第一反應物係流入反應腔室且吸附在基板表面之上。反應物可深穿進入部分蝕刻的特徵部且吸附在特徵部的側壁之上。第一反應物形成吸附層。在一些實施方式中，第一反應物係有機金屬材料。在某些實施例中，有機金屬材料包含鋁。可用作第一反應物之含鋁有機金屬材料的一個示例係三甲基鋁（TMA）。在一些其他情況下，有機金屬材料可為含鎢材料，例如：WCN。許多其他有機金屬材料亦可加以使用。在一些實施方式中，第一反應物可為酸酐。適合的酸酐之一個例子係順丁烯二酐。第一反應物可與惰性載體氣體（例如：氮、氬、氦、氖等）一起提供。第一反應物流動的持續時間可在約0.1-20秒之間。
接著，在操作333，反應腔室可選用性地加以沖洗，以從反應腔室移除過量的第一反應物。接著，在操作335，第二反應物係遞送至反應腔室。操作335的示例持續時間可在約0.1-20秒之間。在一些實施例中，第二反應物可為二胺、二醇、硫醇、或三官能基化合物。在特定的實施例中，第二反應物可為乙二醇及/或乙醇胺。第二反應物與第一反應物反應以在基板上形成保護膜。在一特定實例中，第一反應物係金屬有機材料（例如：TMA或其他），且第二反應物係乙二醇。在另一特定實例中，第一反應物係酸酐（例如：順丁烯二酐或其他），且第二反應物係乙醇胺。此等反應物組合已顯示形成對HCl提供高品質阻障的膜。聚合物膜可藉由熱反應加以形成，而沒有依賴任何電漿。在一些實施例中，基板可在形成聚合物膜期間維持在約25-250℃之間的溫度。在形成聚合物膜期間，用以沉積膜的反應腔室可維持在約0.5-10托之間的壓力。
接著，在操作337，反應腔室可選用性地加以沖洗。在操作333及337中的沖洗可藉由使用非反應性的氣體清掃反應腔室、抽空反應腔室、或其一些組合加以進行。該等沖洗的目的係自反應腔室移除任何未被吸附的反應物及副產物。雖然沖洗操作333及337皆係選用性的，但其可幫助防止不想要的氣相反應，且可造成改善的沉積結果。
接著，在操作339，判定聚合物膜是否足夠厚。此一判定可根據每循環沉積的厚度及所執行之循環的數目加以達成。在各種實施例中，每個循環沉積在約0.1-1 nm之間的膜，其中該厚度取決於將反應物流進反應腔室之時間的長度及所得之反應物飽和的位準。若膜係尚未足夠厚，則方法330從操作331重複以藉由沉積額外的層建立額外的膜厚度。否則，方法330係完成。在後續的重複操作中，操作331可包含將額外的第一反應物吸附在基板之上的操作、及第一反應物與第二反應物的反應兩者，該第二反應物可由於先前重複操作之操作335而存在。換句話說，在第一循環之後，操作331及335兩者可包含在第一及第二反應物之間的反應。
如上所述，雙層阻障層的第一子層通常係高碳膜。用以形成高碳膜的方法係不限於關於圖3A-3E描述的方法。   雙層阻障層中之第二子層的形成
雙層阻障層的第二子層在第一子層上加以形成。第二子層針對防止下方材料的氧化提供保護。在各種實施例中，第二子層係藉由氣相沉積方法（諸如化學氣相沉積（CVD）或原子層沉積（ALD））加以沉積，該ALD及CVD的其中任一者可使用熱能及/或電漿加以實施以驅動沉積反應。在若干情況下，第二子層係SiN，雖然其他材料可適當地加以使用。
圖4A呈現方法400的流程圖，該方法400使用電漿輔助的原子層沉積沉積材料。方法400係在形成SiN的背景下加以描述，雖然其他材料可在提供適合的反應物及反應條件的情況下加以形成。在一些情況下，方法400可在來自由Lam Research Corporation of Fremont, CA市售之Vector®產品家族的反應腔室內加以執行。可用以執行方法400的設備之例子係在圖5-7中加以呈現。
方法400始於將一基板提供至反應腔室（方塊401）。該基板可維持在約50-400℃之間的溫度。該反應腔室可維持在約0.1-100 T之間的壓力。接著，第一反應物係流入反應腔室且被允許吸附在基板的表面之上（方塊403）。在各種實施方式中，第一反應物可為含鹵化物的反應物，例如：含氯反應物。第一反應物在許多情況下亦可為含矽反應物。在一特定示例中，第一反應物係二氯矽烷（DCS）。第一反應物的示例流率可為在約0.25-5 L/分鐘（至單一工作站/基板的流率）之間。第一反應物可與惰性載體氣體一起提供。提供第一反應物的持續時間可在約0.1-20秒之間。反應腔室可接著選用性地加以沖洗（方塊405）。該沖洗可藉由抽空腔室、使用惰性氣體清掃腔室、或其一些組合加以進行。
在第一反應物的流動已停止之後，且在反應腔室已選用性地加以沖洗之後，第二反應物係流入反應腔室且與第一反應物反應以形成膜（方塊407）。在若干實施例中，第二反應物係含氮反應物。第二反應物在許多情況下亦可為含氫反應物。一示例第二反應物係氨。用於第二反應物的示例流率可在約0.25-20 L/分鐘（至單一工作站/基板的流率）之間。第二反應物可與惰性載體氣體一起提供。第二反應物流動的持續時間可在約0.1-20秒之間。在一些實施方式中，第二反應物可連續地流到基板。
反應腔室可曝露於電漿，以驅動在第一及第二反應物之間的反應（方塊409）以形成期望的膜。此膜係雙層阻障層的第二子層。方塊407中之第二反應物的遞送可在方塊409的電漿曝露之前、或與方塊409中的電漿曝露同時發生。在許多實施例中，電漿係電容式耦合電漿。然而，其他類型的電漿（例如感應式耦合電漿）亦可加以使用。各種類型的電漿產生器（包含RF、DC、及微波電漿產生器）可加以使用。單頻電漿及雙頻電漿兩者可加以使用。在一些情況下，電漿可使用以在約50-400 Hz之間的頻率提供之在約25-1000 W之間（至單一工作站/基板的功率）的低頻（LF）分量加以產生，該頻率可對應於在約350-14,500 W/m2 之間的功率密度（考慮設定點功率及基板的面積，且不考慮效率/遞送的損失）。在這些或其他情況下，電漿可使用以在約2-60 Hz之間的頻率（例如約13.56Hz、或在一些情況下約27Hz）提供之在約25-5000 W之間（至單一工作站/基板的功率）的高頻（HF）分量加以產生，該頻率可對應於在約350-70,000 W/m2 之間的功率密度（考慮設定點功率及基板的面積，且不考慮效率/遞送的損失）。
在若干情況下，第一反應物及第二反應物彼此反應而（在除了期望的膜之外）形成不期望的含鹵化物物種。例如：在第一反應物係DCS且第二反應物係氨的情況下，來自DCS的氯可與來自氨的氫結合以形成HCl。在沒有存在第一子層作為鹵化物阻隔層的情況下，此HCl可損壞在部分製造的元件上的各種材料。
在遞送第二反應物之後，反應腔室可選用性加以沖洗（方塊411）。此沖洗可藉由抽空反應腔室、清掃反應腔室、或其組合加以進行。膜厚度可接著與最終期望的膜厚度相比較（方塊413）。方塊403-413構成一單一的ALD循環。若膜在方塊413係尚未足夠厚，則方法繼續從方塊403開始重複ALD循環。此循環可加以重複直到所沉積的膜達到期望的厚度，此時該方法係完成的。用於形成保形膜的ALD及相關的方法係在美國專利第8,728,956號中進一步加以描述，其全部內容於此藉由參照納入本案揭示內容。
圖4B呈現方法420的流程圖，該方法420使用電漿輔助的化學氣相沉積沉積材料。方法420係在形成SiN的背景下加以呈現，雖然其他材料在一些情況下可加以使用。方法420始於將基板引導入反應腔室（方塊421）。接著，第一及第二反應物係同時流進反應腔室（方塊423）。在此示例中，第一反應物可為二氯矽烷且第二反應物可為氨。該第一及/或第二反應物可具有上述關於圖4A所描述的特性，且可能導致HCl或其他有害的含鹵化物物種之形成。許多不同的反應物（包含一個以上催化劑）可加以使用。第一子層（其係在第二子層下方）保護下方材料以免曝露於有害的含鹵化物物種。當反應物係加以流動時，反應腔室係曝露於電漿以驅動在第一及第二反應物之間的反應（方塊423）。該反應可為將反應產物沉積在基板之表面上的氣相反應（方塊425）。在方塊423和425中顯示的操作可實質上同時發生。
不論子層係如何加以沉積，第二子層的示例厚度可在約15-10,000 Å之間（由線寬度加以限制），在一些情況下在約15-50 Å之間。在各種情況下，第二子層係至少約15 Å厚，例如至少約20 Å厚。第二子層厚度的上限可取決於基板上任何凹陷特徵部的深寬比，以及此等特徵部是否係使用氮化物完全填充，或僅使用氮化物襯裡且稍後使用另一材料（諸如氧化物）加以填充。在一些實施例中，第一及第二子層可具有在約30-10,000 Å之間的組合厚度。
第一及第二子層可在一些情況下在相同的反應腔室內加以沉積。此在第一及第二子層係藉由化學氣相沉積及/或原子層沉積技術加以沉積的情況下可能特別有用。使用單一反應腔室以沉積兩個子層可為有利的，這是因為不需要在沉積操作之間轉移基板，降低不期望地氧化下方材料的可能性。使用兩個不同的反應腔室以沉積子層可為有利的，這是因為每個腔室可加以最佳化以沉積該等子層的其中一者。此亦可減少污染、形成具有較佳附著性及顆粒性能之更高品質的膜。在一些實施方式中，本文描述的方法可在包含多個反應腔室的群組工具上加以執行。一反應腔室可用以沉積第一子層，而第二反應腔室可用以沉積第二子層。真空轉移腔室可加以提供，使得基板可在沒有破壞真空的情況下在反應腔室之間轉移（且因此，沒有將基板曝露於大氣）。在一些實施例中，群組工具可進一步配備建構成執行蝕刻的反應腔室。建構成執行蝕刻的反應腔室可用以完成關於圖1A-1E及2A-2F所述的各種蝕刻操作。設備
本文描述的方法可藉由任何適合的設備加以執行。適合的設備包含用於完成製程操作的硬體及具有用於根據本發明控制製程操作之指令的系統控制器。例如，在一些實施例中，硬體可包括包含在一處理工具內的一個以上處理工作站。
圖5示意性地顯示處理工作站500的一實施例，該處理工作站500可用以使用原子層沉積（ALD）及/或化學氣相沉積（CVD）沉積材料，該ALD和CVD的其中任一者可為電漿加強的。為了簡單起見，將處理工作站500描繪成獨立的處理工作站，其具有用於維持低壓環境的處理腔體502。然而，應理解複數個處理工作站500可被包含在共同的處理工具環境中。此外，應理解在一些實施例中，處理工作站500的一個以上硬體參數（包含以下詳細探討者）可由一個以上電腦控制器以編程方式加以調整。
處理工作站500與反應物遞送系統501呈流體連通，用於將處理氣體遞送至分配噴淋頭506。反應物遞送系統501包含混合容器504，該混合容器504用於混合及/或調整處理氣體以遞送至噴淋頭506。一個以上混合容器入口閥520可控制處理氣體導入混合容器504。類似地，噴淋頭入口閥505可控制處理氣體導入噴淋頭506。
一些反應物（如BTBAS）可在氣化及隨後遞送至處理工作站之前以液體的形式加以儲存。例如，圖5的實施例包含一氣化點503，用於將待供應至混合容器504之液體反應物氣化。在一些實施例中，氣化點503可為加熱的氣化器。從此等氣化器產生的反應物蒸氣可在下游遞送管路內凝結。不相容的氣體曝露於凝結的反應物可能產生小顆粒。這些小顆粒可能堵塞管路、妨礙閥操作、污染基板等。解決這些問題的一些方法包含清掃及/或排空遞送管路以移除殘留的反應物。然而，清掃遞送管路可能增加處理工作站循環時間、降低處理工作站生產率。因此，在一些實施例中，氣化點503下游的遞送管路可為伴熱的（heat traced）。在一些實例中，混合容器504亦可為伴熱的。在一非限制性的示例中，氣化點503下游的管路具有從約100℃延伸至在混合容器504處約150℃的漸增溫度分布。
在一些實施例中，反應物液體可在液體注射器加以氣化。例如，液體注射器可將液體反應物的脈衝注入至混合容器上游的載體氣流內。在一情況下，液體注射器可藉由將液體自一較高壓力至較低壓力驟沸而氣化反應物。在另一情況下，液體注射器可將液體霧化成分散的微滴，其隨後在加熱的遞送管內加以氣化。應理解較小的液滴可比較大的液滴更快氣化，縮短液體注入和完全氣化之間的延遲。較快的氣化可降低自氣化點503下游之管路的長度。在一情況下，液體注射器可直接安裝至混合容器504。在另一情況下，液體注射器可直接安裝至噴淋頭506。
在一些實施例中，氣化點503上游的液體流量控制器可加以設置，以控制用於氣化及遞送至處理工作站500之液體的質量流量。例如，液體流量控制器（LFC）可包含位在LFC下游的熱質量流量計（MFM）。LFC的柱塞閥可接著響應回授控制訊號而加以調整，該回授控制訊號係由與MFM電連通之一比例-積分-微分作用（PID, proportional-integral-derivative）控制器加以提供。然而，使用回授控制可能耗用一秒以上以穩定液體流量。此可能延長供給液體反應物的時間。因此，在一些實施例中，LFC可在回授控制模式和直接控制模式之間動態地切換。在一些實施例中，LFC可藉由將PID控制器和LFC的感測管去能而從回授控制模式動態切換至直接控制模式。
噴淋頭506將處理氣體朝基板512散佈。在圖5顯示的實施例中，基板512係位於噴淋頭506下方，且係顯示配置在底座508上。應理解噴淋頭506可具有任何適合的形狀，且可具有任何適合數量及排列的埠，該等埠用於將處理氣體散佈至基板512。
在一些實施例中，微容積507係位在噴淋頭506下方。在微容積而非在處理工作站的整個容積中執行ALD及/或CVD製程，可減少反應物曝露及清掃時間、可減少修改製程條件（例如：壓力、溫度等）的時間，可限制處理工作站機器人對處理氣體的曝露等。示例的微容積尺寸包含但不限制於在0.1升和2升之間的容積。此微容積亦影響生產生產率。每循環的沉積速率下降，而循環時間亦同時減少。在某些情況下，後者的影響係相當足以改善用於給定之膜目標厚度之模組的整體生產率。
在一些實施例中，底座508可加以升高或降低，以將基板512曝露於微容積507及/或改變微容積507的容積。例如，在基板傳送階段中，底座508可加以降低以允許基板512被裝載至底座508之上。在沉積製程階段期間，底座508可加以升高以將基板512置放於微容積507之內。在一些實施例中，微容積507可完全包圍基板512及底座508的一部分，以建立在沉積製程期間之高流量阻抗的區域。
選用性地，底座508可在部分的沉積製程期間加以降低及/或升高，以調節在微容積507之內的製程壓力、反應物濃度等。在處理腔體502於沉積製程期間保持在基礎壓力的一個情況下，降低底座508可允許微容積507被排空。微容積對處理腔室容積的示例比例包含但不限於在1：500和1：10之間的容積比例。應理解在一些實施例中，底座高度可藉由適合的電腦控制器以編程方式加以調整。
在另一情況下，調整底座508的高度可能允許電漿密度在包含於沉積製程的電漿活化及/或處理循環期間加以改變。在沉積製程階段結束時，底座508在另一基板傳送階段期間可加以降低，以允許自底座508移除基板512。
雖然此處描述的示例微容積變化係關於一高度可調整的底座，應理解在一些實施例中，噴淋頭506的位置可相對於底座508加以調整，以改變微容積507的容積。此外，應理解底座508及/或噴淋頭506的垂直位置可藉由在本揭示內容範圍內之任何適合的機構加以變化。在一些實施例中，底座508可包含用於旋轉基板512之方向的旋轉軸。應理解在一些實施例中，這些示例調整的其中一者以上可藉由一個以上適合的電腦控制器以編程方式加以執行。
返回圖5所示的實施例，噴淋頭506及底座508係與用於對電漿供電的RF電源供應器514及匹配網路516電連通。在一些實施例中，電漿能量可藉由控制處理工作站壓力、氣體濃度、RF來源功率、RF來源頻率、及電漿功率脈衝時序的其中一者以上加以控制。例如，RF電源供應器514及匹配網路516可在任何適合的功率下加以操作，以形成具有期望之自由基物種成分的電漿。適合功率的例子係包含於前面敘述。同樣地，RF電源供應器514可提供任何適合頻率的RF功率。在一些實施例中，RF電源供應器514可配置成彼此獨立地控制高頻及低頻RF功率源。示例的低頻RF頻率可包含但不限於在50 kHz和500 kHz之間的頻率。示例的高頻RF頻率可包含但不限於在1.8 MHz和2.45 GHz之間的頻率。應理解任何適合的參數可不連續地或連續地加以調整，以提供用於表面反應的電漿能量。在一非限制性的例子中，電漿功率可間歇地脈衝輸送以相對於連續供電的電漿降低對基板表面的離子轟擊。
在一些實施例中，電漿可藉由一個以上電漿監視器原位監控。在一情況下，電漿功率可藉由一個以上電壓、電流感測器（例如VI探針）加以監控。在另一情況下，電漿密度及/或處理氣體濃度可藉由一個以上光學發射光譜感測器（OES）加以量測。在一些實施例中，一個以上電漿參數可基於來自此等原位電漿監視器的量測以編程方式加以調整。例如，OES感測器可在回授迴路中加以使用，該回授迴路用於提供電漿功率的編程控制。應理解在一些實施例中，其他監視器可用以監控電漿及其他製程特性。此等監視器可包含但不限於紅外線（IR）監視器、聲學監視器、及壓力轉換器。
在一些實施例中，電漿可透過輸入/輸出控制（IOC）序列指令加以控制。在一示例中，用於設定電漿製程階段之電漿條件的指令，可被包含於沉積製程配方之對應的電漿活化配方階段中。在某些情況下，製程配方階段可依序地加以排列，使得沉積製程階段的所有指令係與該製程階段同時執行。在一些實施例中，用於設定一個以上電漿參數的指令可包含於在電漿製程階段之前的一配方階段中。例如，第一配方階段可包含用於設定惰性及/或反應氣體之流率的指令、用於將電漿產生器設定至一功率設定點的指令、及該第一配方階段之時間延遲的指令。第二、後續的配方階段可包含賦能電漿產生器的指令及第二配方階段之時間延遲的指令。第三配方階段可包含去能電漿產生器的指令及第三配方階段之時間延遲的指令。應理解這些配方階段可在本揭示內容的範圍內以任何適合的方式進一步再分割及/或重複。
在一些沉積製程中，電漿點燃持續幾秒以上等級的持續時間。在某些實施方式中，更加短暫的電漿點燃可加以使用。上述電漿點燃操作可在10 ms至1秒的等級，通常約20至80 ms，在一具體示例中為50 ms。此等非常短暫的RF電漿點燃需要極快的電漿穩定化。為達成此要求，電漿產生器可建構成對於一特定電壓設定預置阻抗匹配且容許頻率浮動。傳統上，高頻電漿係在約13.56 MHz的RF頻率下加以產生。在此處揭示的各種實施例中，允許頻率浮動至不同於此標準值的一數值。藉由容許頻率浮動且對於一預定電壓固定阻抗匹配，電漿可更加快速地穩定化，此結果在使用與一些沉積循環類型相關聯之非常短暫的電漿點燃時可為重要的。
在一些實施例中，底座508可透過加熱器510加以溫度控制。此外，在一些實施例中，沉積處理工作站500的壓力控制可透過蝶形閥518加以提供。如圖5的實施例所示，蝶形閥518調節由下游真空泵（未顯示）提供的真空。然而，在一些實施例中，處理工作站500的壓力控制亦可藉由改變被導入處理工作站500之一個以上氣體的流率而加以調整。
圖6顯示多工作站式處理工具600之實施例的示意圖，該多工作站式處理工具600具有入站裝載鎖定部602及出站裝載鎖定部604，其中的一者或兩者可包含遠程電漿源。處於大氣壓力下的機器人606係配置以將晶圓從卡匣（經由晶圓傳送盒（pod）608裝載）通過大氣埠610而移動到入站裝載鎖定部602中。晶圓係由機器人606放置在入站裝載鎖定部602中的底座612上，將大氣埠610關閉，並將裝載鎖定部抽真空。若入站裝載鎖定部602包含遠端電漿源，則晶圓在被引入處理腔室614之前，可在裝載鎖定部中曝露於遠程電漿處理。此外，基板亦可同樣在入站裝載鎖定部602中被加熱，以例如將水分及吸附的氣體移除。接著，開啟通往處理腔室614的腔室傳送埠616，且另一機器人（未顯示）將晶圓放進反應器中，於顯示於反應器中的第一工作站之底座上進行處理。雖然圖4中描繪的實施例包含裝載鎖定部，但可理解在一些實施例中，晶圓進入處理工作站的直接通道可加以設置。
在圖6顯示的實施例中，描繪的處理腔室614包含四個處理工作站（編號從1到4）。各個工作站具有加熱的底座（對於工作站1顯示為618）及氣體管線入口。可理解在一些實施例中，各個處理工作站可具有不同或多個用途。雖然描繪的處理腔室614包含四個工作站，但應理解根據本揭示內容的處理腔室可具有任何適當數量的工作站。例如：在一些實施例中，處理腔室可具有五個或更多的工作站，而在其他的實施例中，處理腔室可具有三個或更少的工作站。
圖6亦描繪晶圓搬運系統690的實施例，其在處理腔室614之內傳送晶圓。在一些實施例中，晶圓搬運系統690可在各種處理工作站之間、及/或在處理工作站與裝載鎖定部之間傳送晶圓。可理解任何適當的晶圓搬運系統可加以使用。非限制性的例子包含晶圓旋轉料架及晶圓搬運機器人。圖6亦描繪系統控制器650的一個實施例，該系統控制器650用於控制處理工具600的製程條件及硬體狀態。系統控制器650可包含一個以上記憶體裝置656、一個以上大量儲存裝置654、及一個以上處理器652。處理器652可包含CPU或電腦、類比及/或數位輸入/輸出連接件、步進馬達控制器板等。
在一些實施例中，系統控制器650控制處理工具600的所有活動。系統控制器650執行系統控制軟體658，該系統控制軟體658在大量儲存裝置654內加以儲存，加載至記憶體裝置656，並在處理器652上加以執行。系統控制軟體658可包含用於控制下述的指令：時序、氣體的混合、腔室及/或工作站壓力、腔室及/或工作站溫度、沖洗條件及時序、晶圓溫度、RF功率位準、RF頻率、基板、底座、夾盤、及/或基座的位置、及由處理工具600執行之特殊製程的其他參數。系統控制軟體658可以任何適合的方式加以配置。例如：各種處理工具元件的副程式或控制物件可被撰寫，以根據所揭示的方法控制執行各種處理工具製程必須之處理工具元件的操作。系統控制軟體658可以任何適合的電腦可讀程式語言加以編碼。
在一些實施例中，系統控制軟體658可包含輸入/輸出控制（IOC）順序指令，用於控制上述各種參數。例如：PEALD製程的各個階段可包含由系統控制器650執行的一個以上指令。對於PEALD製程階段用於設定製程條件的指令可被包含在相對應的PEALD配方階段內。在一些實施例中，PEALD配方階段可依序排列，使得用於PEALD製程階段的所有指令係與該製程階段同時執行。
儲存在與系統控制器650相關聯之大量儲存裝置654及/或記憶體裝置656中的其他電腦軟體及/或程式，可在一些實施例中加以使用。用於此目的之程式或程式區段的例子包含基板定位程式、處理氣體控制程式、壓力控制程式、加熱器控制程式、及電漿控制程式。
基板定位程式可包含用於處理工具元件的程式碼，該處理工具元件係用以將基板裝載到底座618之上，及控制在基板與處理工具600的其他部分之間的間距。
處理氣體控制程式可包含程式碼，用於控制氣體成分及流率，及選用性地在沉積之前用於將氣體流進一個以上處理工作站，以使處理工作站內的氣壓穩定。該處理氣體控制程式可包含程式碼，用於將氣體成分及流率控制在任何所揭示的範圍之內。壓力控制程式可包含程式碼，用於藉由調節例如在處理工作站之排氣系統內的節流閥、進入處理工作站的氣流等而控制處理工作站內的壓力。該壓力控制程式可包含程式碼，用於將處理工作站內的壓力維持在任何所揭示的壓力範圍之內。
加熱器控制程式可包含程式碼，用於控制電流流至用以加熱基板的加熱單元。或者，該加熱器控制程式可控制熱轉移氣體（諸如氦氣）至基板的遞送。該加熱器控制程式可包含將基板的溫度維持在任何所揭示的範圍之內的指令。
電漿控制程式可包含程式碼，用於在一個以上處理工作站內設定施加至處理電極的RF功率位準及頻率，例如使用本文所揭示的任何RF功率位準。該電漿控制程式亦可包含用於控制各電漿曝露的持續時間之程式碼。
在一些實施例中，可能有與系統控制器650相關聯的使用者介面。該使用者介面可包含顯示螢幕、設備及/或製程條件的圖形軟體顯示器、及使用者輸入裝置（諸如指向裝置、鍵盤、觸控螢幕、麥克風等）。
在一些實施例中，由系統控制器650調整的參數可能與製程條件有關。非限制性的例子包含處理氣體成分及流率、溫度、壓力、電漿條件（諸如RF功率位準、頻率、及曝露時間）等。這些參數可以配方的形式提供給使用者，其可利用使用者界面加以輸入。
用於監控製程的訊號可由系統控制器650的類比及/或數位輸入連接件自各種處理工具感測器加以提供。控制製程的訊號可在處理工具600的類比及數位輸出連接件上加以輸出。可加以監控之處理工具感測器之非限制性的例子包含質流控制器、壓力感測器（諸如壓力計）、熱電偶等。適當編程的回饋及控制演算法可與來自這些感測器的數據一起使用以維持製程條件。
任何適合的腔室可用以實現所揭示的實施例。示例的沉積設備包含但不限於來自ALTUS® 產品家族、VECTOR® 產品家族、及/或SPEED® 產品家族的設備，各者皆由Lam Research Corp., of Fremont, California市售，或任何各種其他市售的處理系統。兩個以上的工作站可執行相同的功能。類似地，兩個以上的工作站可執行不同的功能。每個工作站可設計/配置成執行依期望的特定功能/方法。
圖7係適合用於根據某些實施例執行薄膜沉積製程之處理系統的方塊圖。系統700包含傳送模組703。該傳送模組703提供乾淨的加壓環境，以當被處理的基板移動於各種反應器模組之間時，使被處理基板之污染的風險最小化。兩個多工作站式反應器709及710安裝在傳送模組703上，每一者能夠根據某些實施例執行原子層沉積（ALD）及/或化學氣相沉積（CVD）。反應器709及710可包含多個工作站711、713、715、及717，其可根據所揭示的實施例順序式地或非順序式執行這些操作。該等工作站可包含加熱的底座或基板支座、一個以上氣體入口或噴淋頭或分散板。
在傳送模組703上亦可安裝一個以上單一或多工作站式模組707，其可執行電漿或化學（非電漿）之預清潔、或關於所揭示的方法描述之任何其他製程。模組707在一些情況下可用於各種處理，以例如預備用於沉積製程的基板。模組707亦可被設計/配置成執行諸如蝕刻或拋光的各種其他製程。在某些實施方式中，雙層阻障層的第一子層可在反應器709內加以沉積，雙層阻障層的第二子層可在反應器710內加以沉積，且模組707可用於蝕刻。在此示例中，關於圖1A-1E及2A-2F所描述的所有製程可在處理系統700內加以達成。此多功能/多工具式的系統對於在受控制的氛圍下製造PCRAM及其他元件可能特別有用。
系統700亦包含一個以上晶圓來源模組701，其中晶圓係在處理之前及之後加以儲存。常壓傳送腔室719內的常壓機器人（atmospheric robot）（未顯示）可首先從來源模組701調動晶圓至裝載鎖定部（loadlock）721。傳送模組703內的晶圓傳送裝置（通常為機械手臂單元）從裝載鎖定部721移動晶圓至安裝於傳送模組703上的多個模組及移動於該多個模組之間。
在各種實施例中，系統控制器729係用以在沉積期間控制製程條件。控制器729通常包含一個以上記憶體裝置及一個以上處理器。處理器可包含CPU或電腦、類比及/或數位輸入/輸出連接件、步進馬達控制器板等。
控制器729可控制沉積設備的所有活動。系統控制器729執行系統控制軟體，該系統控制軟體包含用於控制下述的指令集：時序、氣體混合、腔室壓力、腔室溫度、晶圓溫度、射頻（RF, radio frequency）功率位準、晶圓夾盤或底座位置、及其他特定製程的參數。在關於控制器729之記憶體裝置內所儲存的其他電腦程式可在一些實施例中加以使用。
通常有關於控制器729的使用者介面。該使用者介面可包含設備及/或製程條件的顯示螢幕、圖形軟體顯示器、及使用者輸入裝置（諸如指向裝置、鍵盤、觸控螢幕、麥克風等）。
系統控制邏輯可以任何適合的方式加以配置。通常，邏輯可被設計或配置於硬體及/或軟體中。控制驅動電路的指令可為硬編碼或被提供成軟體。該指令可由「程式設計」加以提供。此程式設計係被理解為包括任何形式的邏輯，包含在數位訊號處理器、特殊應用積體電路、及其他具有實現為硬體之特定演算法之裝置中的硬編碼邏輯。程式設計亦係被理解為包含可在通用處理器上執行的軟體或韌體指令。系統控制軟體可以任何適合的電腦可讀程式設計語言加以編碼。
用於控制製程序列中之含鍺還原劑脈衝、氫的流動、及含鎢前驅物脈衝、及其他製程的電腦程式碼可以任何傳統的電腦可讀程式設計語言加以撰寫，例如：組合語言、C、C++、巴斯卡（Pascal）、福傳（Fortran）、或其他。編譯的目的碼或腳本係由處理器實行以執行在程式中所確定的任務。亦如所示，程式碼可為硬編碼。
控制器參數係與製程條件相關，例如：處理氣體成分和流率、溫度、壓力、冷卻氣體壓力、基板溫度、及腔室壁溫度。這些參數係以配方的形式提供給使用者，且可利用使用者介面加以輸入。用於監控製程的訊號可由系統控制器729的類比及/或數位輸入連接件加以提供。用於控制製程的訊號係在系統700的類比及數位輸出連接件上加以輸出。
系統軟體可以許多不同的方式加以設計或配置。例如：各種腔室元件的副程式或控制物件可被撰寫，以根據所揭示的實施例控制執行沉積製程（及在一些情況下的其他製程）必須的腔室元件之操作。為了此目的之程式或程式部分的例子包含基板定位碼、處理氣體控制碼、壓力控制碼、及加熱器控制碼。
在一些實施方式中，控制器729為系統的一部分，其可為上述例子的一部分。此等系統可包括半導體處理設備，其包含一個以上處理工具、一個以上腔室、用於處理的一個以上平臺、及/或特定處理元件（晶圓底座、氣流系統等）。這些系統可與電子設備整合，該等電子設備用於在半導體晶圓或基板處理之前、期間、及之後控制這些系統的操作。電子設備可稱作為「控制器」，其可控制該一個以上系統之各種不同的元件或子部分。依據系統的處理需求及/或類型，控制器729可加以編程以控制此處揭示的任何製程，包含：處理氣體的遞送、溫度設定（例如：加熱及/或冷卻）、壓力設定、真空設定、功率設定、一些系統內的射頻（RF）產生器設定、RF匹配電路設定、頻率設定、流率設定、流體遞送設定、位置及操作設定、出入一工具和其他轉移工具及/或與特定系統連接或介接的裝載鎖定部之晶圓轉移。
廣義地說，控制器可定義為電子設備，具有各種積體電路、邏輯、記憶體、及/或軟體，其接收指令、發布指令、控制操作、啟用清潔操作、啟用端點量測等。積體電路可包含呈儲存程式指令之韌體形式的晶片、數位訊號處理器（DSP）、定義為特殊應用積體電路（ASIC）的晶片、及/或執行程式指令（例如軟體）的一個以上微處理器或微控制器。程式指令可為以各種個別設定（或程式檔案）的形式與控制器通訊的指令，該等設定定義對於半導體晶圓或系統執行特殊製程的操作參數。在一些實施例中，該等操作參數可為由製程工程師定義之配方的部分，以在一或多個層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓的晶粒製造期間完成一個以上處理步驟。
在一些實施方式中，控制器可為電腦的一部分或耦接至電腦，該電腦係與系統整合、耦接至系統、以其他方式網路連至系統、或以上方式組合。例如：控制器可為在「雲端」或晶圓廠主機電腦系統的整體或部分，可允許晶圓處理的遠端存取。該電腦可允許針對系統的遠端存取以監控製造操作的當前進度，檢查過往製造操作的歷史，檢查來自複數個製造操作的趨勢或性能度量，以改變目前處理的參數，以設定目前操作之後的處理步驟，或啟動新的製程。在一些例子中，遠程電腦（例如：伺服器）可經由網路提供製程配方給系統，該網路可包含區域網路或網際網路。遠程電腦可包含使用者介面，其允許參數及/或設定的輸入或編程，這些參數及/或設定係接著從遠程電腦被傳遞至系統。在一些例子中，控制器接收數據形式的指令，該數據指定於一或多個操作期間將被執行之各個處理步驟的參數。應理解參數可專門用於將執行之製程的類型與配置控制器以介接或控制之工具的類型。因此，如上所述，控制器可為分散式的，諸如藉由包含一個以上分散的控制器，其由網路連在一起且朝共同的目的（諸如此處描述的製程及控制）作業。一個用於此等目的之分散式控制器的例子將為腔室上的一個以上積體電路，連通位於遠端（諸如在平台級或作為遠程電腦的一部分）的一個以上積體電路，其結合以控制腔室內的製程。
不受限制地，示例系統可包含電漿蝕刻腔室或模組、沉積腔室或模組、旋轉-潤洗腔室或模組、金屬電鍍腔室或模組、清潔腔室或模組、斜邊蝕刻腔室或模組、物理氣相沉積（PVD）腔室或模組、化學氣相沉積（CVD）腔室或模組、原子層沉積（ALD）腔室或模組、原子層蝕刻（ALE）腔室或模組、離子植入腔室或模組、軌道腔室或模組、及任何可關聯或使用於半導體晶圓的製造及/或生產中之其他的半導體處理系統。
如上所述，依據將由工具執行的一個以上製程步驟，控制器可與下述通訊：一或多個其他工具電路或模組、其他工具元件、群組工具、其他工具介面、毗鄰工具、相鄰工具、位於工廠各處的工具、主電腦、另一控制器、或用於材料傳送的工具，該等用於材料傳送的工具將晶圓的容器攜帶進出半導體生產工廠內的工具位置及/或負載端。
上述各種硬體及方法的實施例可結合微影圖案化的工具或製程（例如半導體元件、顯示器、LED、太陽光電板等的製造或生產）而使用。通常，雖然不一定，此等工具/製程將在共同製造設施內一起使用或執行。
膜的微影圖案化通常包含一些或全部下列操作，各個操作以幾個可能的工具達成：（1）工件（例如具有氮化矽膜形成於其上的基板）上光阻的塗佈，使用旋轉式或噴塗式的工具；（2）光阻的固化，使用熱板或加熱爐或其他適合的固化工具；（3）以諸如晶圓步進機的工具將光阻曝露於可見光或UV或x射線光；（4）顯影光阻以便選擇性地移除光阻且從而使其圖案化，使用諸如溼檯或噴霧顯影器的工具；（5）藉由使用乾式或電漿輔助蝕刻工具將光阻圖案轉移進入底膜或工件；及（6）使用諸如RF或微波電漿光阻剝除器的工具移除光阻。在一些實施例中，可灰化硬遮罩層（諸如非晶型碳層）及其他適合的硬遮罩（諸如抗反射層）可在塗佈光阻之前加以沉積。
應理解本文描述的配置及/或方法本質上係示例性的，且這些具體的實施例或示例係不應以限制性的意義加以考慮，因為許多變化係可能的。本文描述的特定例程或方法可代表任何數目的處理策略之其中一或多者。因此，所說明的各種動作可以說明的順序、其他順序、平行、或在某些情況下省略而加以執行。同樣地，上述製程的順序可加以改變。
本揭示內容的申請標的包含各種製程、系統、和配置之所有新穎性及進步性的組合和子組合，及本文所揭示的其他特徵、功能、行為、及/或特性，以及其任何及所有等同物。實驗部分
實驗結果顯示所描述的雙層阻障層方法可用以保護鹵化物敏感的材料免於損害且亦防止氧化。實驗結果顯示所揭示的方法在形成PCRAM元件的背景下係特別有用，雖然實施例係非限於此。
關於雙層阻障層的第一子層，一些膜的類型係加以探討。各種高碳含量的膜係顯示成針對HCl的損害提供高品質的保護。例如：保形碳層係使用PECVD方法加以沉積（如上所述關於形成可灰化的硬遮罩材料，例如圖3A）。所沉積的膜實質上係保形的，具有小於2.5%的1-σ厚度不均勻性。該1-σ厚度不均勻性係使用橢圓光譜儀加以計算。該厚度不均勻性係基於膜厚度的映射圖案（考慮基板上之49個（或更多）的點）加以計算。基板的外3 mm係不列入考慮。在該等49個（或更多）的點之中，平均厚度以及標準差係加以計算。該1-σ厚度不均勻性係計算為100*（厚度的標準差）/（平均厚度）。在各種情況下，第一子層的厚度不均勻性可為約2%或更低。所沉積的膜之折射率在633 nm下係約1.61。所形成的膜係非導電的，具有低滲漏及高崩潰電壓。示例滲漏電流及崩潰電壓係在圖8中加以顯示。四個樣品（1-4）係加以顯示。每個樣品係在約250℃下使用PECVD加以形成。在各種實施例中，第一子層可具有至少約4 MV/cm量值的崩潰電壓（例如在滲漏到達0.001 A/cm2 的場電壓）。
圖9呈現關於在若干不同類型的膜上執行之HCl氣泡試驗的實驗結果。此試驗係加以進行以評估不同材料關於其耐受HCl之曝露的能力。換句話說，此試驗評估了預期材料（例如第一子層材料）係如何有效地保護下方材料免於因曝露於HCl引起的損壞。HCl氣泡試驗包含在裸矽晶圓載體上提供的鋁試樣上沉積各種膜。在沉積之後，每個膜係浸沒在包含5%HCl和95%H2 O（以容積計）的溶液中。膜係針對氣泡形成的跡象加以監控。氣泡係由於在HCl和下方鋁材料之間的反應加以形成。三個不同的時間係針對每一膜加以記錄，包含（1）氣泡首次出現在膜表面上的時間，（2）氣泡開始從膜不連續上升的時間，及（3）穩定的氣泡流開始從膜上升的時間。該第三個時間係定義為失效情況。較長的時間段顯示膜係較耐受HCl。
關於圖9所測試的膜包含（1）使用單頻RF PECVD製程加以沉積的可灰化硬遮罩碳材料（稱作為「SF AHM」），（2）使用雙頻RF PECVD製程加以沉積的可灰化硬遮罩碳材料（稱作為「DF AHM」），（3）使用單頻RF PECVD製程加以沉積之未摻雜的矽酸鹽玻璃（稱作為「SF USG」），（4）使用雙頻RF PECVD製程加以沉積之未摻雜的矽酸鹽玻璃（稱作為「DF USG」），（5）使用雙頻RF PECVD製程加以沉積的氮化矽材料（稱作為「DF SiN」），（6）使用PECVD製程加以沉積的碳氮化矽材料（稱作為「NDC」），及（7）藉由ALD製程加以沉積的氮化矽材料（稱作為「ALD SiN」）。
如圖9所示，單頻及雙頻之可灰化的硬遮罩材料針對HCl顯示最好的耐受性。這些高碳含量材料因而針對由於曝露於HCl的損壞提供高品質阻障。該單頻之可灰化的硬遮罩材料尤其表現良好，在約240分鐘之後出現失效。在不希望受理論或作用機制束縛的情況下，吾人相信單頻PECVD AHM膜係比雙頻PECVD AHM膜更耐受HCl，因為與雙頻的膜相比單頻的膜傾向較不緻密、具有較高的氫含量、及具有較少的SP3鍵結。
101‧‧‧氧化物層
102‧‧‧金屬層
103‧‧‧第一碳層
104‧‧‧第一硫屬化物層
105‧‧‧第二碳層
106‧‧‧第二硫屬化物層
107‧‧‧第三碳層
108‧‧‧氮化物覆蓋層
109‧‧‧第一氮化矽阻障層
109a‧‧‧子層
109b‧‧‧子層
110‧‧‧第二氮化矽阻障層
110a‧‧‧第一子層
110b‧‧‧第二子層
300‧‧‧方法
310‧‧‧方法
320‧‧‧熱解器
322‧‧‧反應腔室
324‧‧‧支撐底座
326‧‧‧基板
330‧‧‧方法
400‧‧‧方法
420‧‧‧方法
500‧‧‧處理工作站
501‧‧‧反應物遞送系統
502‧‧‧處理腔體
503‧‧‧氣化點
504‧‧‧混合容器
505‧‧‧入口閥
506‧‧‧噴淋頭
507‧‧‧微容積
508‧‧‧底座
510‧‧‧加熱器
512‧‧‧基板
514‧‧‧RF電源供應器
516‧‧‧匹配網路
518‧‧‧蝶形閥
520‧‧‧入口閥
600‧‧‧處理工具
602‧‧‧入站裝載鎖定部
604‧‧‧出站裝載鎖定部
606‧‧‧機器人
608‧‧‧晶圓傳送盒
610‧‧‧大氣埠
612‧‧‧底座
614‧‧‧處理腔室
616‧‧‧腔室傳送埠
618‧‧‧底座
650‧‧‧系統控制器
652‧‧‧處理器
654‧‧‧大量儲存裝置
656‧‧‧記憶體裝置
658‧‧‧系統控制軟體
690‧‧‧晶圓搬運系統
700‧‧‧系統
701‧‧‧來源模組
703‧‧‧傳送模組
707‧‧‧模組
709‧‧‧反應器
710‧‧‧反應器
711‧‧‧工作站
713‧‧‧工作站
715‧‧‧工作站
717‧‧‧工作站
719‧‧‧常壓傳送腔室
721‧‧‧裝載鎖定部
729‧‧‧控制器
圖1A-1E描繪在形成相變化隨機存取記憶體（PCRAM）元件的背景下，一部分製造的元件之橫剖面圖。
圖2A-2F描繪在根據某些實施例形成PCRAM元件的背景下，一部分製造的元件之橫剖面圖。
圖3A根據各種實施例說明沉積高碳含量材料之方法的流程圖，該高碳含量材料可用作雙層阻障層的第一子層。
圖3B根據各種實施例呈現沉積聚對二甲苯膜之方法的流程圖，該聚對二甲苯膜可用作雙層阻障層的第一子層。
圖3C說明可用於形成關於圖3B描述的聚對二甲苯膜之設備的簡化圖。
圖3D描繪可用於形成關於圖3B描述之聚對二甲苯AF-4膜的反應機制。
圖3E呈現藉由分子層沉積方法形成膜（例如雙層阻障層的第一子層）之方法的流程圖。
圖4A呈現藉由原子層沉積方法沉積膜（例如雙層阻障層的第二子層）之方法的流程圖。
圖4B呈現藉由化學氣相沉積方法沉積膜（例如雙層阻障層的第二子層）之方法的流程圖。
圖5說明單一工作站反應腔室的簡化圖，該單一工作站反應腔室可用以執行本文描述的各種氣相沉積方法。
圖6說明多工作站式反應腔室的簡化圖，該多工作站式反應腔室可用以執行本文描述的各種氣相沉積方法。
圖7描繪群組工具的簡化圖，該群組工具根據本文某些實施例具有多個反應腔室。
圖8呈現一表格，其針對所測試之不同的膜顯示滲漏電流及崩潰電壓。
圖9顯示一圖，其針對所測試之不同類型的膜說明HCl氣泡試驗的結果。
101‧‧‧氧化物層
102‧‧‧金屬層
103‧‧‧第一碳層
104‧‧‧第一硫屬化物層
105‧‧‧第二碳層
106‧‧‧第二硫屬化物層
107‧‧‧第三碳層
108‧‧‧氮化物覆蓋層
109a‧‧‧子層
109b‧‧‧子層
110a‧‧‧第一子層
110b‧‧‧第二子層

Claims (19)

  1. 一種在部分製造的半導體元件上沉積雙層阻障層的方法，該方法包含： (a)       提供包含一第一層鹵化物敏感材料的一基板，該第一層鹵化物敏感材料當在(a)中加以提供時係至少部分地加以曝露；以及 (b)    藉由下列步驟沉積該雙層阻障層：                                                                        (i)   在該基板上沉積該雙層阻障層的一第一子層，該第一子層包含至少約40重量%的碳，該雙層阻障層的該第一子層係在該第一層鹵化物敏感材料的曝露部分上加以沉積，以及                                                                      (ii)   在該雙層阻障層的該第一子層上沉積該雙層阻障層的一第二子層，該雙層阻障層的該第二子層包含氮化矽，其中該雙層阻障層的該第二子層係使用含鹵化物化學品加以沉積，其中在該雙層阻障層的該第二子層的沉積期間，該雙層阻障層的該第一子層針對含鹵化物化學品保護該第一層鹵化物敏感材料。
  2. 如申請專利範圍第1項之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該第一層鹵化物敏感材料包含一硫屬化物材料。
  3. 如申請專利範圍第1項之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該雙層阻障層的該第一子層包含藉由一化學氣相沉積製程沉積的非晶形碳。
  4. 如申請專利範圍第1項之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該雙層阻障層的該第一子層包含藉由包含熱解及聚合作用之一製程沉積的一聚對二甲苯材料。
  5. 如申請專利範圍第4項之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該聚對二甲苯材料包含聚對二甲苯AF-4。
  6. 如申請專利範圍第1-5項其中任一者之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，(b)(ii)包含藉由一原子層沉積製程沉積該雙層阻障層的該第二子層。
  7. 如申請專利範圍第1-5項其中任一者之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，(b)(ii)包含藉由一化學氣相沉積製程沉積該雙層阻障層的該第二子層。
  8. 如申請專利範圍第1-5項其中任一者之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該基板包含配置在該第一層鹵化物敏感材料之下的一第二層鹵化物敏感材料，且該方法進一步包含： (c)   在(b)(ii)之後，以曝露部分之該第二層鹵化物敏感材料但不曝露該第一層鹵化物敏感材料的方式蝕刻該基板，該第一層鹵化物敏感材料保持至少部分地由該雙層阻障層加以覆蓋； (d)   藉由下列步驟在該基板上沉積一第二雙層阻障層：                                                                        (i)   在該基板上沉積該第二雙層阻障層的一第一子層，該第二雙層阻障層的該第一子層包含至少約40重量%的碳，該第二雙層阻障層的該第一子層係在該第二層鹵化物敏感材料的曝露部分上加以沉積，以及                                                                      (ii)   在該第二雙層阻障層的該第一子層上沉積該第二雙層阻障層的一第二子層，該第二雙層阻障層的該第二子層包含氮化矽，其中該第二雙層阻障層的該第二子層係在一原子層沉積製程中使用含鹵化物化學品加以沉積，其中在該第二雙層阻障層的該第二子層的沉積期間，該第二雙層阻障層的該第一子層針對含鹵化物化學品保護該第二層鹵化物敏感材料。
  9. 如申請專利範圍第1-5項其中任一者之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該雙層阻障層的該第一子層係沉積至介於約15-100 Å之間的厚度，且其中該雙層阻障層的該第二子層係沉積至至少約20 Å的厚度。
  10. 如申請專利範圍第1-5項其中任一者之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該含鹵化物化學品包含氯矽烷。
  11. 如申請專利範圍第10項之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該氯矽烷係二氯矽烷。
  12. 如申請專利範圍第1-5項其中任一者之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該方法係在形成一相變化記憶體元件時加以執行。
  13. 如申請專利範圍第1-5項其中任一者之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該雙層阻障層的該第一子層係藉由包含使該基板曝露於一電漿的一電漿加強化學氣相沉積製程加以形成，該電漿係使用一單一RF頻率加以產生。
  14. 如申請專利範圍第13項之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，用以產生該電漿的該RF頻率係一高頻（HF）RF頻率。
  15. 如申請專利範圍第1-5項其中任一者之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該雙層阻障層的該第一子層係在一反應腔室內加以沉積，且其中該雙層阻障層的該第二子層係在相同的反應腔室內加以沉積。
  16. 如申請專利範圍第1-5項其中任一者之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該雙層阻障層的該第一子層係在一第一反應腔室內加以沉積，且該雙層阻障層的該第二子層係在一第二反應腔室內加以沉積，該第一及第二反應腔室係在一多腔室工具上一起提供。
  17. 如申請專利範圍第16項之在部分製造的半導體元件上沉積雙層阻障層的方法，進一步包含在真空條件下將該基板自該第一反應腔室轉移至該第二反應腔室。
  18. 如申請專利範圍第1-5項其中任一者之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該雙層阻障層的該第一及第二子層係保形地加以沉積，使得針對該第一及第二子層的每一者，該子層的最薄部分係該子層的最厚部分之厚度的至少約60%。
  19. 如申請專利範圍第2項之在部分製造的半導體元件上沉積雙層阻障層的方法，其中，該硫屬化物材料係夾在碳層之間。
TW105123513A 2015-07-28 2016-07-26 敏感材料上之含鹵化物原子層沉積膜的整合方法 TWI720001B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/811,205 US9385318B1 (en) 2015-07-28 2015-07-28 Method to integrate a halide-containing ALD film on sensitive materials
US14/811,205 2015-07-28

Publications (2)

Publication Number Publication Date
TW201715609A true TW201715609A (zh) 2017-05-01
TWI720001B TWI720001B (zh) 2021-03-01

Family

ID=56235011

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105123513A TWI720001B (zh) 2015-07-28 2016-07-26 敏感材料上之含鹵化物原子層沉積膜的整合方法

Country Status (4)

Country Link
US (1) US9385318B1 (zh)
JP (1) JP6832088B2 (zh)
KR (1) KR102621967B1 (zh)
TW (1) TWI720001B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584411A (zh) * 2020-06-11 2020-08-25 中国科学院微电子研究所 半导体加工设备、沉积钝化层方法及pram制作方法
TWI765080B (zh) * 2017-08-13 2022-05-21 美商應用材料股份有限公司 藉由阻隔分子的交聯來增進選擇性沉積之方法
US11424118B2 (en) 2020-01-23 2022-08-23 Micron Technology, Inc. Electronic devices comprising silicon carbide materials
TWI802376B (zh) * 2017-12-29 2023-05-11 美商美光科技公司 用於形成高深寬比之開口之方法、用於形成高深寬比之特徵之方法、及相關半導體裝置
US11832533B2 (en) 2018-08-24 2023-11-28 Lam Research Corporation Conformal damage-free encapsulation of chalcogenide materials
TWI853988B (zh) 2019-07-29 2024-09-01 美商應用材料股份有限公司 原子層沉積之多層封裝堆疊

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9384998B2 (en) * 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10170324B2 (en) 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US20170323785A1 (en) 2016-05-06 2017-11-09 Lam Research Corporation Method to deposit conformal and low wet etch rate encapsulation layer using pecvd
US9929006B2 (en) * 2016-07-20 2018-03-27 Micron Technology, Inc. Silicon chalcogenate precursors, methods of forming the silicon chalcogenate precursors, and related methods of forming silicon nitride and semiconductor structures
US9865456B1 (en) 2016-08-12 2018-01-09 Micron Technology, Inc. Methods of forming silicon nitride by atomic layer deposition and methods of forming semiconductor structures
WO2018045089A1 (en) * 2016-08-30 2018-03-08 Hzo, Inc. Multi-layer deposition system and process
US10224414B2 (en) * 2016-12-16 2019-03-05 Lam Research Corporation Method for providing a low-k spacer
KR102659567B1 (ko) * 2017-03-03 2024-04-19 램 리써치 코포레이션 고종횡비 실린더 에칭을 위해 측벽 패시베이션 증착 컨포멀성을 튜닝하는 기법
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US20200216959A1 (en) * 2017-09-21 2020-07-09 Applied Materials, Inc. High aspect ratio deposition
US10141503B1 (en) 2017-11-03 2018-11-27 International Business Machines Corporation Selective phase change material growth in high aspect ratio dielectric pores for semiconductor device fabrication
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
WO2019113482A1 (en) * 2017-12-08 2019-06-13 Tokyo Electron Limited High aspect ratio via etch using atomic layer deposition protection layer
JP7434272B2 (ja) * 2018-07-27 2024-02-20 アプライド マテリアルズ インコーポレイテッド ３ｄｎａｎｄエッチング
KR102620168B1 (ko) 2018-08-22 2024-01-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US20200381623A1 (en) * 2019-05-31 2020-12-03 Applied Materials, Inc. Methods of forming silicon nitride encapsulation layers
WO2021021863A1 (en) * 2019-07-29 2021-02-04 Applied Materials, Inc. Multilayer encapsulation stacks by atomic layer deposition
KR20210041692A (ko) 2019-10-07 2021-04-16 삼성전자주식회사 가변 저항 메모리 소자
US11417840B2 (en) * 2019-12-31 2022-08-16 Micron Technology, Inc. Protective sealant for chalcogenide material and methods for forming the same
US11361971B2 (en) * 2020-09-25 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. High aspect ratio Bosch deep etch
TW202348830A (zh) * 2022-02-22 2023-12-16 美商蘭姆研究公司 熱膜沉積

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198731A (ja) * 1984-03-22 1985-10-08 Nec Corp 半導体装置
JPH10173047A (ja) * 1996-12-11 1998-06-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3148183B2 (ja) * 1998-08-31 2001-03-19 日本電気株式会社 半導体装置の製造方法
JP2000106396A (ja) * 1998-09-29 2000-04-11 Sharp Corp 半導体装置の製造方法
WO2003025243A2 (en) * 2001-09-14 2003-03-27 Asm International N.V. Metal nitride deposition by ald using gettering reactant
CN100339756C (zh) * 2003-03-11 2007-09-26 友达光电股份有限公司 薄膜晶体管液晶显示器的多层次扩散障碍层结构和制作方法
JP4879159B2 (ja) * 2004-03-05 2012-02-22 アプライド マテリアルズ インコーポレイテッド アモルファス炭素膜堆積のためのｃｖｄプロセス
US7282438B1 (en) 2004-06-15 2007-10-16 Novellus Systems, Inc. Low-k SiC copper diffusion barrier films
US7785658B2 (en) * 2005-10-07 2010-08-31 Asm Japan K.K. Method for forming metal wiring structure
WO2007063672A1 (ja) * 2005-11-30 2007-06-07 Matsushita Electric Industrial Co., Ltd. 情報記録媒体とその製造方法
US7767589B2 (en) * 2007-02-07 2010-08-03 Raytheon Company Passivation layer for a circuit device and method of manufacture
US8298628B2 (en) 2008-06-02 2012-10-30 Air Products And Chemicals, Inc. Low temperature deposition of silicon-containing films
US7820556B2 (en) 2008-06-04 2010-10-26 Novellus Systems, Inc. Method for purifying acetylene gas for use in semiconductor processes
US7955990B2 (en) 2008-12-12 2011-06-07 Novellus Systems, Inc. Method for improved thickness repeatability of PECVD deposited carbon films
KR20100082604A (ko) * 2009-01-09 2010-07-19 삼성전자주식회사 가변저항 메모리 장치 및 그의 형성 방법
US8268722B2 (en) * 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
US8728956B2 (en) 2010-04-15 2014-05-20 Novellus Systems, Inc. Plasma activated conformal film deposition
US9287113B2 (en) * 2012-11-08 2016-03-15 Novellus Systems, Inc. Methods for depositing films on sensitive substrates
WO2012070151A1 (ja) * 2010-11-26 2012-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2012178422A (ja) 2011-02-25 2012-09-13 Fujikura Ltd 半導体装置の製造方法及び半導体装置の製造装置並びに基板保持治具
US9449809B2 (en) 2012-07-20 2016-09-20 Applied Materials, Inc. Interface adhesion improvement method
US8772158B2 (en) 2012-07-20 2014-07-08 Globalfoundries Inc. Multi-layer barrier layer stacks for interconnect structures
KR102038647B1 (ko) * 2013-06-21 2019-10-30 주식회사 원익아이피에스 기판 지지 장치 및 이를 구비하는 기판 처리 장치
US9320387B2 (en) 2013-09-30 2016-04-26 Lam Research Corporation Sulfur doped carbon hard masks
US9589799B2 (en) 2013-09-30 2017-03-07 Lam Research Corporation High selectivity and low stress carbon hardmask by pulsed low frequency RF power
US10249819B2 (en) * 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI765080B (zh) * 2017-08-13 2022-05-21 美商應用材料股份有限公司 藉由阻隔分子的交聯來增進選擇性沉積之方法
TWI802376B (zh) * 2017-12-29 2023-05-11 美商美光科技公司 用於形成高深寬比之開口之方法、用於形成高深寬比之特徵之方法、及相關半導體裝置
US11854869B2 (en) 2017-12-29 2023-12-26 Micron Technology, Inc. Methods of forming high aspect ratio features
US11832533B2 (en) 2018-08-24 2023-11-28 Lam Research Corporation Conformal damage-free encapsulation of chalcogenide materials
TWI853988B (zh) 2019-07-29 2024-09-01 美商應用材料股份有限公司 原子層沉積之多層封裝堆疊
US11424118B2 (en) 2020-01-23 2022-08-23 Micron Technology, Inc. Electronic devices comprising silicon carbide materials
US12027363B2 (en) 2020-01-23 2024-07-02 Micron Technology, Inc. Methods of forming electronic devices comprising silicon carbide materials
CN111584411A (zh) * 2020-06-11 2020-08-25 中国科学院微电子研究所 半导体加工设备、沉积钝化层方法及pram制作方法

Also Published As

Publication number Publication date
US9385318B1 (en) 2016-07-05
JP6832088B2 (ja) 2021-02-24
KR102621967B1 (ko) 2024-01-05
TWI720001B (zh) 2021-03-01
JP2017034245A (ja) 2017-02-09
KR20170013832A (ko) 2017-02-07

Similar Documents

Publication Publication Date Title
TWI720001B (zh) 敏感材料上之含鹵化物原子層沉積膜的整合方法
KR102694640B1 (ko) 저온 ald 막들을 위한 챔버 언더코팅 준비 방법
US10804144B2 (en) Deposition of aluminum oxide etch stop layers
TWI828989B (zh) 半導體裝置製造中之氧化錫膜
KR102474327B1 (ko) 반도체 패터닝 애플리케이션을 위한 고 건식 에칭 레이트 재료들
CN111344857A (zh) 使用牺牲蚀刻盖层的高深宽比特征的介电间隙填充
TW201723216A (zh) 硫族材料之封裝方法
US9633896B1 (en) Methods for formation of low-k aluminum-containing etch stop films
US10651080B2 (en) Oxidizing treatment of aluminum nitride films in semiconductor device manufacturing
CN109791914B (zh) 用于互连结构的复合介电界面层
US20210017643A1 (en) Chamfer-less via integration scheme
CN112997291A (zh) 硫族化物材料的保形无损伤封装
CN112005339A (zh) 碳膜的原子层沉积
CN115917714A (zh) 通过纯化学手段实现非晶碳硬掩模膜的沉积速率增强