KR102659567B1 - 고종횡비 실린더 에칭을 위해 측벽 패시베이션 증착 컨포멀성을 튜닝하는 기법 - Google Patents

고종횡비 실린더 에칭을 위해 측벽 패시베이션 증착 컨포멀성을 튜닝하는 기법 Download PDF

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Abstract

반도체 기판 상의 유전체 재료에 리세스된 피처를 형성하기 위한 방법들, 장치 및 시스템들이 제공된다. 분리된 에칭 및 증착 동작들이 순환적 방식으로 채용된다. 에칭 동작 각각은 피처를 부분적으로 에칭한다. 증착 동작 각각은 에칭 동작들 동안 유전체 재료의 측방향 에칭을 방지하도록 피처의 측벽들 상에 보호막을 형성한다. 보호막은 상이한 증착 동작들에서 상이한 조건들 (예를 들어, 압력, 반응물질 전달의 지속기간, 플라즈마 노출의 지속기간, RF 전력, 및/또는 RF 듀티 사이클, 등) 하에서 증착될 수도 있다. 이러한 조건들은 보호막이 형성되는 컨포멀도 (degree of conformality) 에 영향을 줄 수도 있다. 다양한 실시예들에서, 하나 이상의 보호막들은 반-컨포멀 (sub-conformal) 할 수도 있다. 이들 또는 다른 실시예들에서, 하나 이상의 다른 보호막들은 컨포멀할 수도 있다.

Description

고종횡비 실린더 에칭을 위해 측벽 패시베이션 증착 컨포멀성을 튜닝하는 기법{TECHNIQUE TO TUNE SIDEWALL PASSIVATION DEPOSITION CONFORMALITY FOR HIGH ASPECT RATIO CYLINDER ETCH}
반도체 디바이스들의 제조 동안 자주 채용되는 일 프로세스는 유전체 재료 내 에칭된 실린더의 형성이다. 이러한 프로세스가 발생할 수도 있는 예시적인 정황들은 이로 제한되는 것은 아니지만, DRAM 및 3D NAND 구조체들과 같은 메모리 애플리케이션들을 포함한다. 반도체 산업이 진보되고 디바이스 치수들이 보다 작아짐에 따라, 이러한 실린더들, 특히 좁은 폭들 및/또는 깊은 깊이들을 갖는 고 종횡비 실린더들에 대해 균일한 방식으로 에칭하기 점점 더 어려워진다.
본 명세서의 특정한 실시예들은 반도체 기판 상에 유전체 재료의 에칭된 피처를 형성하는 방법들 및 장치에 관한 것이다. 개시된 실시예들은 에칭된 피처의 측벽들 상에 보호용 막을 증착하여, 에칭이 고 종횡비들로 발생하게 하는 특정한 기법들을 활용할 수도 있다. 에칭 및 증착 프로세스들은 피처가 완전히 에칭될 때까지 사이클링될 수 있다. 다양한 실시예들에서, 증착 프로세스들은 앞서 수행된 증착들 및 나중에 수행된 증착들이 상이한 증착 조건들 하에서 발생하도록 튜닝될 수도 있다. 이러한 방식으로, 부분적으로 에칭된 피처의 측벽들 상에 증착된 보호용 막은 피처가 더 에칭되는 것이 목표됨에 따라 튜닝될 수 있다. 일 예에서, 보호용 막의 컨포멀도 (conformality) 는 상이한 반복들로 증착된 보호용 막들이 상이한 레벨들의 컨포멀도를 갖도록 튜닝될 수도 있다. 이러한 컨포멀도의 차이는 보호용 막으로 하여금 가장 유리한, 예를 들어 보우 (bow) 가 형성되는 (또는 다른 것들이 형성될 것 같은) 영역들에만 증착되게 한다.
개시된 실시예들의 일 양태에서, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법이 제공되고, 방법은 (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 제 1 플라즈마에 노출하고, 그리고 기판 내에서 피처를 부분적으로 에칭하는 단계; (b) 단계 (a) 후에, 피처의 측벽들 상에 보호용 막을 증착하는 단계로서, 보호용 막은 : (i) 기판을 제 1 증착 반응물질에 노출하고 제 1 증착 반응물질로 하여금 피처의 측벽들 상에 흡착하게 하는 단계; (ii) 단계 (i) 후에, 제 2 증착 반응물질을 포함하는 제 2 플라즈마에 기판을 노출하는 단계로서, 기판을 제 2 플라즈마에 노출하는 것은 제 1 증착 반응물질과 제 2 증착 반응물질 간의 표면 반응을 구동하여 피처의 측벽들 상에 보호용 막을 형성하는, 제 2 플라즈마에 기판을 노출하는 단계를 포함하는 플라즈마 보조된 ALD 반응을 통해 증착되는, 측벽들 상에 보호용 막을 증착하는 단계; 및 (c) 피처가 최종 깊이까지 에칭될 때까지, 단계 (a) 내지 단계 (b) 를 반복하는 단계로서, 단계 (b) 에서 증착된 보호용 막은 단계 (a) 동안 피처의 측방향 에칭을 실질적으로 방지하고, 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖는, 단계 (a) 내지 단계 (b) 를 반복하는 단계를 포함한다.
개시된 실시예들의 또 다른 양태에서, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치가 제공되고, 장치는 하나 이상의 반응 챔버들로서, 적어도 하나의 반응 챔버가 에칭을 수행하도록 설계되거나 구성되고, 그리고 적어도 하나의 반응 챔버는 증착을 수행하도록 설계되거나 구성되고, 반응 챔버 각각은, 반응 챔버로 프로세스 가스들을 도입하기 위한 유입부, 반응 챔버로부터 재료를 제거하기 위한 유출부, 및 플라즈마 소스를 포함하는, 하나 이상의 반응 챔버들, 및 제어기로서, (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 제 1 플라즈마에 노출하고, 그리고 기판 내에서 피처를 부분적으로 에칭하기 위한 인스트럭션들, 인스트럭션 (a) 는 에칭을 수행하도록 설계되거나 구성된 반응 챔버 내에서 수행되고; (b) 인스트럭션 (a) 후에, 피처의 측벽들 상에 보호용 막을 증착하기 위한 인스트럭션으로서, 보호용 막은 : (i) 기판을 제 1 증착 반응물질에 노출하고 제 1 증착 반응물질로 하여금 피처의 측벽들 상에 흡착하게 하는 단계; (ii) 단계 (i) 후에, 제 2 증착 반응물질을 포함하는 제 2 플라즈마에 기판을 노출하는 단계로서, 기판을 제 2 플라즈마에 노출하는 것은 제 1 증착 반응물질과 제 2 증착 반응물질 간의 표면 반응을 구동하여 피처의 측벽들 상에 보호용 막을 형성하는, 제 2 플라즈마에 기판을 노출하는 단계를 포함하는 플라즈마 보조된 ALD 반응을 통해 증착되는, 측벽들 상에 보호용 막을 증착하기 위한 인스트럭션, 인스트럭션 (b) 는 증착을 수행하도록 설계되거나 구성된 반응 챔버 내에서 수행되고; 및 (c) 피처가 최종 깊이까지 에칭될 때까지, 인스트럭션 (a) 내지 인스트럭션 (b) 를 반복하는 단계로서, 인스트럭션 (b) 에서 증착된 보호용 막은 인스트럭션 (a) 동안 피처의 측방향 에칭을 실질적으로 방지하고, 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖는, 인스트럭션 (a) 내지 인스트럭션 (b) 를 반복하는 인스트럭션을 갖는, 제어기를 포함한다.
개시된 실시예의 또 다른 양태에서, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법이 제공되고, 방법은 (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 제 1 플라즈마에 노출하고, 그리고 기판 내에서 피처를 부분적으로 에칭하는 단계; (b) 단계 (a) 후에, 피처의 측벽들 상에 보호용 막을 증착하는 단계; 및 (c) 피처가 최종 깊이까지 에칭될 때까지, 단계 (a) 내지 단계 (b) 를 반복하는 단계로서, 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖고, 그리고 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막보다 컨포멀한, 단계 (a) 내지 단계 (b) 를 반복하는 단계를 포함한다.
일부 실시예들에서, 단계 (b) 의 제 1 반복은 단계 (b) 의 제 2 반복 전에 수행될 수도 있다. 다른 실시예들에서, 단계 (b) 의 제 1 반복은 단계 (b) 의 제 2 반복 후에 수행될 수도 있다. 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 컨포멀할 수도 있고, 그리고 단계 (b) 의 제 2 반복에서 증착된 보호용 막은 반-컨포멀 (sub-conformal) 할 수도 있다. 일부 이러한 경우들에서, 단계 (b) 의 제 2 반복에서 증착된 보호용 막은 부분적으로 에칭된 피처의 하단으로 연장하지 않을 수도 있다.
다양한 실시예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 상이한 조건들 하에서 증착될 수도 있다. 일 예에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 높은 압력에서 증착될 수도 있다. 이들 또는 다른 예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 낮은 반응물질 전달 레이트로 증착될 수도 있다. 이들 또는 다른 예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 짧은 반응물질 전달 지속기간에 증착될 수도 있다. 이들 또는 다른 예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 짧은 플라즈마 노출 지속기간에 증착될 수도 있다. 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 높은 RF 전력으로 증착될 수도 있다. 이들 또는 다른 예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 높은 RF 듀티 사이클로 증착될 수도 있다. 다양한 실시예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 제 1 세트의 증착 조건들을 사용하여 증착될 수도 있고, 단계 (b) 의 제 2 반복에서 증착된 보호용 막은 제 2 세트의 증착 조건들을 사용하여 증착될 수도 있고, 제 1 세트의 증착 조건들 및 제 2 세트의 증착 조건들은: 압력, 반응물질 전달 레이트, 반응물질 전달 지속기간, 플라즈마 노출 지속기간, RF 전력, 및 RF 듀티 사이클로 구성된 그룹으로부터 선택된 적어도 2 개의 파라미터들에 대해 상이할 수도 있다. 일부 이러한 실시예들에서, 제 1 세트의 증착 조건들은 보다 낮은 반응물질 전달 레이트 및 (i) 보다 짧은 반응물질 전달 지속기간, 및/또는 (ii) 보다 짧은 플라즈마 노출 지속기간을 가질 수도 있다.
일부 구현예들에서, 단계 (a) 의 적어도 1 반복은 피처 내 보우 (bow) 의 형성을 발생시킬 수도 있고, 그리고 후속하는 단계 (b) 의 반복은 적어도 보우만큼 깊지만 피처만큼 깊지 않은 보호용 막의 형성을 발생시킬 수도 있다. 보호용 막은 다수의 상이한 기법들을 통해 증착될 수도 있다. 일 예에서, 보호용 막은 열적 ALD (atomic layer deposition) 반응 또는 플라즈마 보조된 ALD 반응을 통해 증착될 수도 있다. 또 다른 예에서, 보호용 막은 분자 층 증착 (molecular layer deposition) 반응을 통해 증착될 수도 있다. 또 다른 예에서, 보호용 막은 셀프-어셈블된 모노레이어 (self-assembled monolayer) 반응을 통해 증착될 수도 있다. 또 다른 예에서, 보호용 막은 열적 CVD (chemical vapor deposition) 반응 또는 PECVD (plasma enhanced chemical vapor deposition) 반응을 통해 증착될 수도 있다.
개시된 실시예들의 다른 양태에서, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치가 제공되고, 장치는, 하나 이상의 반응 챔버들로서, 적어도 하나의 반응 챔버가 에칭을 수행하도록 설계되거나 구성되고, 그리고 적어도 하나의 반응 챔버는 증착을 수행하도록 설계되거나 구성되고, 반응 챔버 각각은, 반응 챔버로 프로세스 가스들을 도입하기 위한 유입부, 및 반응 챔버로부터 재료를 제거하기 위한 유출부를 포함하는, 하나 이상의 반응 챔버들, 및 제어기로서, (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 제 1 플라즈마에 노출하고, 그리고 기판 내에서 피처를 부분적으로 에칭하기 위한 인스트럭션으로서, 인스트럭션 (a) 는 에칭을 수행하도록 설계되거나 구성된 반응 챔버 내에서 수행되는, 인스트럭션; (b) 인스트럭션 (a) 후에, 피처의 측벽들 상에 보호용 막을 증착하기 위한 인스트럭션으로서, 인스트럭션 (b) 는 증착을 수행하도록 설계되거나 구성된 반응 챔버 내에서 수행되는, 인스트럭션; 및 (c) 피처가 최종 깊이까지 에칭될 때까지, 인스트럭션 (a) 내지 인스트럭션 (b) 를 반복하는 단계로서, 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖고, 그리고 인스트럭션 (b) 의 제 1 반복에서 증착된 보호용 막은 인스트럭션 (b) 의 제 2 반복에서 증착된 보호용 막보다 컨포멀한, 인스트럭션 (a) 내지 인스트럭션 (b) 를 반복하기 위한 인스트럭션을 갖는, 제어기를 포함한다.
일부 실시예들에서, 인스트럭션 (a) 및 인스트럭션 (b) 모두가 동일한 반응 챔버 내에서 발생하도록, 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 증착을 수행하도록 설계되거나 구성된 반응 챔버와 동일할 수도 있다. 일부 다른 실시예들에서, 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 증착을 수행하도록 설계되거나 구성된 반응 챔버와 상이할 수도 있고, 그리고 제어기는 에칭을 수행하도록 설계되거나 구성된 반응 챔버와 증착을 수행하도록 설계되거나 구성된 반응 챔버 사이에서 기판을 이송하기 위한 인스트럭션들을 더 포함할 수도 있다.
이들 및 다른 특징들은 첨부된 도면들을 참조하여 이하에 기술될 것이다.
도 1은 측벽들의 오버-에칭으로 인한 바람직하지 않은 보우를 갖는 에칭된 실린더를 예시한다.
도 2는 다양한 개시된 실시예들에 따른 반도체 기판 상에 에칭된 피처를 형성하는 방법의 플로우차트를 제공한다.
도 3a 내지 도 3d는 다양한 실시예들에 따른 실린더들이 순환적으로 에칭되고 보호용 측벽 코팅으로 코팅될 때 반도체 기판의 에칭된 실린더들을 도시한다.
도 3e 내지 도 3i는 실린더들이 순환적으로 에칭되고 보호용 측벽 코팅으로 코팅될 때 반도체 기판의 에칭된 실린더들을 도시하고, 보호용 측벽 코팅은 상이한 증착 반복들에서 상이한 컨포멀도로 증착된다.
도 3j는 반도체 기판의 에칭된 실린더를 도시하고, 실린더는 보우 영역을 포함하고 반-컨포멀한 보호용 막이 피처의 측벽들 상에 형성된다.
도 4a 내지 도 4c는 특정한 실시예들에 따라, 본 명세서에 기술된 에칭 프로세스들을 수행하도록 사용될 수도 있는 반응 챔버를 예시한다.
도 5는 특정한 실시예들에 따라, 본 명세서에 기술된 증착 프로세스들을 수행하도록 사용될 수도 있는 반응 챔버를 도시한다.
도 6은 특정한 구현예들에서, 증착 프로세스들을 수행하도록 사용될 수도 있는 멀티-스테이션 장치를 도시한다.
도 7은 특정한 실시예들에 따른 증착 및 에칭 모두를 실시하도록 사용될 수도 있는 클러스터 툴을 제공한다.
도 8a 내지 도 8c는 컨포멀한 (도 8a), 슈퍼-컨포멀한 (도 8b), 또는 반-컨포멀한 (도 8c) 보호용 측벽 막들로 코팅된 부분적으로 에칭된 피처들을 도시한다.
도 8d 내지 도 8f는 컨포멀한 (도 8d), 슈퍼-컨포멀한 (도 8e), 또는 반-컨포멀한 (도 8f) 보호용 측벽 막들에 대한 에칭 깊이의 함수로서 부분적으로 에칭된 피처들 내에 측벽 당 증착 두께를 도시하는 그래프들이다.
도 9a는 반-컨포멀한 보호용 막의 증착 전 및 증착 후 모두에서 평균 CD 대 에칭 깊이를 도시하는 모델링 결과들을 도시한다.
도 9b는 컨포멀한 보호용 막들에 대한 보호용 막 대 에칭 깊이의 두께를 도시하는 모델링 결과들을 제공한다.
본 출원에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판" 및 "부분적으로 제조된 집적 회로"는 상호교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위의 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 설명은 본 발명이 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 발명은 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 부가하여, 본 발명의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다.
이하의 기술에서, 다수의 구체적인 상세들이 제시된 실시예들의 전체적인 이해를 제공하도록 언급된다. 개시된 실시예들은 이들 구체적인 상세들 중 일부 또는 전부 없이도 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 구체적인 실시예들에 관하여 기술되지만, 이는 개시된 실시예들을 제한하는 것으로 의도되지 않는다는 것이 이해될 것이다.
I. 유전체 재료의 고 종횡비 피처들을 에칭하기 위한 기술
특정한 반도체 디바이스들의 제조는 유전체 재료 또는 재료들 내로 피처들을 에칭하는 것을 수반한다. 유전체 재료는 재료의 단층 또는 재료들의 스택으로 제공될 수도 있다. 일부 경우들에서 스택은 유전체 재료 (예를 들어, 실리콘 나이트라이드 및 실리콘 옥사이드) 의 교번하는 층들을 포함한다. 일 예시적인 에칭된 피처는 고 종횡비를 가질 수도 있는 실린더이다. 이러한 피처들의 종횡비가 계속해서 상승함에 따라, 유전체 재료들 내로 피처들을 에칭하는 것이 점점 더 어려워진다. 고 종횡비 피처들의 에칭 동안 발생하는 일 문제는 불균일한 에칭 프로파일이다. 즉, 피처들은 곧장 하향 방향으로 에칭되지 않는다. 대신, 에칭된 피처의 중간 부분이 피처의 상단 및/또는 하단 부분보다 넓도록 (즉, 더 에칭되도록) 피처들의 측벽들은 종종 보우된다. 이러한 피처들의 중간 부분 근방의 오버-에칭은 남아 있는 재료의 절충된 구조적 및/또는 전자적 무결성을 발생시킬 수 있다. 외향으로 보우하는 피처의 부분은 총 피처 깊이의 상대적으로 작은 부분, 또는 상대적으로 보다 큰 부분을 점유할 수도 있다. 외향으로 보우하는 피처의 부분은 피처의 CD (critical dimension) 가 최대인 위치이다. CD는 미리 결정된 스팟에서 피처의 직경에 대응한다. 일반적으로 피처의 다른 곳, 예를 들어 피처의 하단 또는 하단 근방의 CD와 거의 동일한 피처의 최대 CD가 바람직하다.
동작의 메커니즘 또는 어떠한 이론에도 얽매이지 않고, 실린더의 측벽들의 부분들이 에칭으로부터 불충분하게 보호되기 때문에 실린더 또는 다른 피처의 중간 부분에서 오버-에칭이 적어도 부분적으로 발생한다고 여겨진다. 관례적인 에칭 화학물질은 유전체 재료 내 실린더들을 형성하도록 플루오로카본 에천트들을 활용한다. 플루오로카본 에천트들은 예를 들어, CF, CF2, 및 CF3를 포함하는 다양한 플루오로카본 단편들 (fragments) 의 형성을 발생시키는 플라즈마 노출에 의해 여기된다. 반응성 플루오로카본 단편들은 이온들의 보조로 피처 (예를 들어, 실린더) 의 하단부에서 유전체 재료로부터 에칭된다. 다른 플루오로카본 단편들은 에칭될 실린더의 측벽들 상에 증착되어, 보호용 폴리머 측벽 코팅을 형성한다. 이 보호용 측벽 코팅은 피처의 측벽들과 반대로 피처의 하단부에서 우선적인 에칭을 촉진한다. 이 측벽 보호 없이, 피처는 측벽 보호가 부적절한 보다 넓은 에칭/실린더 폭을 갖는, 불균일한 프로파일을 가정하여 시작된다.
측벽 보호는 고 종횡비 피처들에서 달성하기 특히 어렵다. 이러한 어려움의 일 이유는 기존의 플루오로카본계 프로세스들이 측방향으로 오버-에칭되는 실린더 내 위치들에서 보호용 폴리머 측벽 코팅을 형성하지 못하기 때문이다. 도 1은 패터닝된 마스크 층 (106) 으로 코팅된 유전체 재료 (103) 내에 에칭되는 실린더 (102) 의 도면을 제공한다. 이하의 논의는 때때로 실린더들을 참조하는 한편, 직사각형들 및 다른 다각형들과 같은 다른 피처 형상들에 개념들을 적용한다. 보호용 폴리머 측벽 코팅 (104) 은 실린더 (102) 의 상단 부분 근방에 집중된다. CxFy 화학물질이 수직으로 실린더를 에칭하기 위한 에칭 반응물질(들) 뿐만 아니라 보호용 폴리머 측벽 코팅 (104) 을 형성하는 반응물질(들)을 제공한다. 보호용 폴리머 측벽 코팅 (104) 이 실린더 내로 충분히 깊게 연장하지 않기 때문에 (즉, 측벽 상에서 증착이 불충분함), 실린더 (102) 의 중간 부분은 실린더 (102) 의 상단 부분 및 하단 부분보다 넓어진다. 보다 넓은 실린더 (102) 의 중간 부분은 보우 (105) 로서 지칭된다. 보우는 보우 영역 (상대적으로 보다 넓은 영역) 에서 피처의 CD와 보우 영역 아래 (예를 들어, 피처의 하단 영역) 피처의 CD 사이의 비교의 관점에서 숫자적으로 기술될 수 있다. 보우는 거리의 관점 (예를 들어, 피처의 가장 넓은 부분의 CD - 보우 아래 피처의 가장 좁은 부분에서 CD) 또는 비/백분율 (피처의 가장 넓은 부분의 CD/보우 아래 피처의 가장 좁은 부분에서 CD) 의 관점에서 숫자적으로 보고될 수도 있다. 이 보우 (105), 및 관련된 불균일 에칭 프로파일은 바람직하지 않다. 이 타입의 에칭 프로세스에 고 이온 에너지들이 종종 사용되기 때문에, 고 종횡비들의 실린더들을 에칭할 때 보우들이 종종 생성된다. 일부 애플리케이션들에서, 보우들은 약 5만큼 낮은 종횡비에서도 생성된다. 이와 같이, 관례적인 플루오로카본 에칭 화학물질은 통상적으로 유전체 재료들에서 상대적으로 저 종횡비 실린더들을 형성하는 것으로 제한된다. 일부 최신 애플리케이션들은 관례적인 에칭 화학물질을 사용하여 달성될 수 있는 것보다 높은 종횡비를 갖는 실린더들을 필요로 한다.
II. 정황 및 애플리케이션들
본 명세서의 다양한 실시예들에서, 피처들은 표면 상에 유전체 재료를 갖는 기판 (통상적으로 반도체 웨이퍼) 내에 에칭된다. 유전체 재료는 재료들의 스택으로 제공될 수도 있다. 에칭 프로세스들은 일반적으로 플라즈마-기반 에칭 프로세스들이다. 전체 피처 형성 프로세스가 스테이지들: 유전체 재료를 에칭하는 것으로 지향된 일 스테이지 및 유전체 재료를 실질적으로 에칭하지 않고 보호용 측벽 코팅을 형성하는 것으로 지향된 또 다른 스테이지로 발생할 수도 있다. 보호용 측벽 코팅은 측벽들을 패시베이팅하고 피처가 오버-에칭되는 것을 방지한다 (즉, 측벽 코팅은 피처의 측방향 에칭을 방지한다). 이들 2 스테이지들은 피처가 최종 깊이로 에칭될 때까지 반복될 수 있다. 이들 2 스테이지들을 순환함으로써, 피처의 직경은 피처의 전체 깊이에 걸쳐 제어될 수 있어서, 보다 균일한 직경들/개선된 프로파일을 갖는 피처를 형성한다.
피처는 기판의 표면의 리세스이다. 피처들은 이로 제한되는 것은 아니지만, 실린더들, 직사각형들, 정사각형들, 다른 다각형 리세스들, 트렌치들, 등을 포함하는 상이한 형상들을 가질 수 있다.
종횡비들은 피처의 CD에 대한 피처의 깊이의 비교 (종종 폭/직경) 이다. 예를 들어, 2 ㎛의 깊이 및 50 ㎚의 폭을 갖는 실린더는 40:1의 종횡비를 갖고, 종종 40으로 보다 단순히 언급된다. 피처가 피처의 깊이에 걸쳐 불균일한 CD를 가질 수도 있기 때문에, 종횡비는 측정된 위치에 따라 가변할 수 있다. 예를 들어, 때때로 에칭된 실린더는 상단 부분 및 하단 부분보다 넓은 중간 부분을 가질 수도 있다. 이러한 보다 넓은 중간 섹션은 상기 주지된 바와 같이, 보우로 지칭될 수도 있다. 실린더의 상단 (즉, 넥 (neck)) 에서의 CD에 기초하여 측정된 종횡비는 실린더의 보다 넓은 중간/보우에서의 CD에 기초하여 측정된 종횡비보다 높을 수 있다. 본 명세서에 사용된 바와 같이, 종횡비들은 달리 언급되지 않는 한, 피처의 개구부에 인접한 CD에 기초하여 측정된다.
개시된 방법들을 통해 형성된 피처들은 고 종횡비 피처들일 수도 있다. 일부 애플리케이션들에서, 고 종횡비 피처는 적어도 약 5, 적어도 약 10, 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 50, 적어도 약 60, 적어도 약 80, 또는 적어도 약 100의 종횡비를 갖는 피처이다. 개시된 방법들을 통해 형성된 피처들의 CD는 약 200 ㎚ 이하, 예를 들어 약 100 ㎚ 이하, 약 50 ㎚ 이하, 또는 약 20 ㎚ 이하일 수도 있다.
다양한 경우들에서 피처가 에칭되는 재료는 유전체 재료일 수도 있다. 예시적인 재료들은 이로 제한되는 것은 아니지만, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 옥시나이트라이드들, 옥시카바이드들, 카보-나이트라이드들, 이들 재료들의 도핑된 (예를 들어, 붕소, 인, 등으로 도핑된) 버전들, 및 이들 재료들의 임의의 조합들로부터의 라미네이트들을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiON, SiOC, SiCN, 등의 화학량론적 제제들 및 비-화학량론적 제제들을 포함한다. 에칭되는 재료 또는 재료들은 또한 다른 원소들, 예를 들어 다양한 경우들의 수소를 포함할 수도 있다. 일부 실시예들에서, 에칭되는 나이트라이드 및/또는 옥사이드 재료는 수소를 포함하는 조성을 갖는다. 본 명세서에 사용된 바와 같이, 실리콘 옥사이드 재료들, 실리콘 나이트라이드 재료들, 등은 이러한 재료들의 화학량론적 및 비-화학량론적 버전들을 포함하고, 이러한 재료들은 상기 기술된 바와 같이 다른 재료들을 포함할 수도 있다는 것이 이해된다.
개시된 방법들의 일 애플리케이션은 DRAM 디바이스를 형성하는 맥락이다. 이 경우, 피처는 실리콘 옥사이드에서 주로 에칭될 수도 있다. 기판은 또한 예를 들어 1, 2, 또는 보다 많은 층들의 실리콘 나이트라이드를 포함할 수도 있다. 일 예에서, 기판은 2 개의 실리콘 나이트라이드 층들 사이에 샌드위치된 실리콘 옥사이드 층을 포함하고, 실리콘 옥사이드 층은 약 800 내지 1200 ㎚ 두께이고 하나 이상의 실리콘 나이트라이드 층들은 약 300 내지 400 ㎚ 두께이다. 에칭된 피처는 약 1 내지 3 ㎛, 예를 들어 약 1.5 내지 2 ㎛의 최종 깊이를 갖는 실린더일 수도 있다. 실린더는 약 약 20 내지 50 ㎚, 예를 들어 약 25 내지 30 ㎚의 폭을 가질 수도 있다. 실린더가 에칭된 후, 커패시터 메모리 셀이 내부에 형성될 수 있다.
개시된 방법들의 또 다른 애플리케이션은 VNAND (vertical NAND, 또한 3D NAND로 지칭됨) 디바이스를 형성하는 맥락이다. 이 경우, 피처가 에칭되는 재료는 반복하여 적층된 구조를 가질 수도 있다. 예를 들어, 재료는 옥사이드 (예를 들어, SiO2) 및 나이트라이드 (예를 들어, SiN) 의 교번하는 층들, 또는 옥사이드 (예를 들어, SiO2) 및 폴리실리콘의 교번하는 층들을 포함할 수도 있다. 교번하는 층들은 재료들의 쌍들을 형성한다. 일부 경우들에서, 쌍들의 수는 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 60, 또는 적어도 약 70 개일 수도 있다. 옥사이드 층들은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 나이트라이드 또는 폴리실리콘 층들은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 교번하는 층 내로 에칭된 피처는 약 2 내지 6 ㎛, 예를 들어 약 3 내지 5 ㎛의 깊이를 가질 수도 있다. 피처는 약 50 내지 150 ㎚, 예를 들어 약 50 내지 100 ㎚의 폭을 가질 수도 있다.
III. 에칭/증착 프로세스들
도 2는 반도체 기판 내에 에칭된 피처를 형성하는 방법 (200) 의 플로우차트를 제공한다. 도 2에 도시된 동작들은 피처가 에칭될 때 부분적으로 제조된 반도체 기판을 도시하는 도 3a 내지 도 3d와 관련하여 기술된다. 도 2의 방법 (200) 의 특정한 실시예는 도 3e 내지 도 3i를 참조하여 이하에 기술된다. 동작 201에서, 피처 (302) 가 재료 (303) 및 패터닝된 마스크 층 (306) 을 갖는 기판에 제 1 깊이로 에칭된다. 재료 (303) 는 단일 재료 또는 재료들의 스택일 수도 있다. 재료 (303) 는 종종 유전체 재료의 하나 이상의 층들을 포함한다. 제 1 깊이 피처의 최종 목표된 깊이의 분율 (fraction) 일 뿐이다. 피처를 에칭하는데 사용된 화학물질은 플루오로카본계 화학물질 (CxFy) 일 수도 있다. 다른 에칭 화학물질들이 사용될 수도 있다. 이 에칭 동작 201은 제 1 측벽 코팅 (304) 의 형성을 발생시킬 수도 있다. 제 1 측벽 코팅 (304) 은 도 1에 관해 기술된 바와 같이, 폴리머 측벽 코팅일 수도 있다. 제 1 측벽 코팅 (304) 은 제 1 깊이를 향해 연장하지만, 많은 경우들에서, 제 1 측벽 코팅 (304) 은 피처 (302) 의 하단에 실제로 도달하지 않는다. 특히, 많은 경우들에서 제 1 측벽 코팅 (304) 은 보우가 형성되는 피처의 영역에 도달하지 않는다.
제 1 측벽 코팅 (304) 은 특정한 플루오로카본 종/단편들이 피처의 측벽들 상에 증착될 때 CxFy 에칭 화학물질로부터 간접적으로 형성된다 (즉, 특정한 플루오로카본 종은 제 1 측벽 코팅 (304) 을 위한 전구체들이다). 제 1 측벽 코팅 (304) 이 피처 (302) 에 하단에 도달하지 않는 일 이유는 코팅을 형성하는 전구체들의 부착 계수와 관련될 수도 있다. 특히, 특정한 에천트들에 대한 이들 제 1 측벽 코팅 전구체들의 부착 계수는 매우 높다고 여겨지고, 이는 전구체 분자들 상당수 대부분으로 하여금 피처로 들어가자마자 측벽들에 부착되게 한다. 이와 같이, 측벽 보호가 가장 유리한 피처 내로 측벽 코팅 전구체 분자들은 거의 보다 깊게 침투할 수 없다. 따라서 제 1 측벽 코팅 (304) 은 피처 (302) 의 측벽들의 오버-에칭에 대해 부분적인 보호만을 제공한다. 일부 구현예들에서, 에칭 조건들은 측벽 보호를 거의 제공하지 않는다.
다음에, 동작 203에서 에칭 프로세스가 중단된다. 에칭이 중단된 후, 제 2 측벽 코팅 (310) 이 동작 205에서 증착된다. 일부 경우들에서, 제 2 측벽 코팅 (310) 은 사실상 제 1 측벽 코팅일 수도 있다. 제 2 측벽 코팅 (310) 은 종종 보호용 막 또는 보호용 층으로 참조된다. 이 증착은 이로 제한되지 않지만, (플라즈마 보조될 수도 있고 또는 열적으로 구동될 수도 있는) CVD (chemical vapor deposition) 방법들 및 ALD 방법들, 분자 층 증착 (MLD) 방법들, 및 SAM (self-assembled monolayer) 방법들을 포함하는 다양한 반응 메커니즘들을 통해 발생할 수도 있다. 분자 층 증착 방법들은 미국 특허 제 9,384,998 호에 논의되고, SAM 증착 방법들은 미국 특허 출원번호 제 15/225,489 호에 더 논의되고, 각각은 본 명세서에 참조로서 인용된다.
ALD 및 다른 흡착-기반 방법들은 피처들의 측벽들을 라이닝하거나 부분적으로 라이닝하도록 목표된 레벨의 컨포멀도로 막들을 형성하는데 특히 잘 맞다. 예를 들어, 특정한 흡착-기반 증착 방법들은 이러한 방법들의 흡착-구동 특성으로 인해 피처들 내로 깊게 반응물질들을 전달함으로써 매우 컨포멀한 막들을 형성하는데 유용하다. 컨포멀한 막들에서, 증착된 막 두께는 피처의 모든 영역에서 상대적으로 균일하다. 반대로, 반-컨포멀한 막 증착, 막은 피처의 상단부 근방에서 상대적으로 보다 두껍고 피처의 하단부 근방에서 상대적으로 보다 얇게 증착된다 (또는 증착되지 않는다). 슈퍼-컨포멀한 막 증착을 위해, 막은 피처의 상단부 근방에서 상대적으로 보다 얇고 피처의 하단부 근방에서 상대적으로 보다 두껍게 증착된다. 이들 타입들의 증착들 각각은 본 명세서에 기술된 하나 이상의 증착 프로세스들에 유용할 수도 있다. 컨포멀한 막, 반-컨포멀한 막, 그리고 슈퍼-컨포멀한 보호용 막이 특정한 애플리케이션에 대해 목표된 바에 따라 조합될 수 있다. 비-흡착-기반 증착 기법들 (예를 들어, CVD) 이 또한 일부 경우들에서 컨포멀한 막, 반-컨포멀한 막, 및/또는 슈퍼-컨포멀한 보호용 막을 형성하도록 사용될 수도 있다.
본 명세서에 사용된 바와 같이, 컨포멀도는 식 1에 따라 계산될 수 있다.
식 1:
본 명세서에 사용된 바와 같이, 컨포멀한 막 또는 매우 컨포멀한 막은 약 1.0 내지 1.5의 컨포멀도를 갖는 막이다. 반-컨포멀한 막은 적어도 약 1.5의 컨포멀도를 갖는 막이다. 일부 경우들에서, 반-컨포멀한 막은 적어도 약 2.5의 컨포멀도를 가질 수도 있다. 슈퍼-컨포멀한 막은 약 1.0 이하의 컨포멀도를 갖는 막이다. 이들 컨포멀도들은 상기 식 1에 따라 계산되었다.
특정한 실시예들에서, 제 2 측벽 코팅 (310) 이 증착 동작들 (205 및/또는 215) 의 하나 이상의 반복들 동안) 상대적으로 저 부착 계수를 갖는 반응물질 (예를 들어, 실리콘-함유 반응물질 및/또는 붕소-함유 반응물질) 을 사용하여 증착된다. 부착 계수는 반응물질이 전달될 때 측벽들 상에 존재하는 종에 대해 낮을 수도 있다 (예를 들어, 부착 계수는 본래 (native) 측벽들 및/또는 측벽들 상에 존재하는 임의의 종에 대해 낮을 수도 있다). 또한, 관련된 부착 계수는 측벽들을 실제로 콘택트하는 종의 부착 계수이고; 이러한 종은 챔버로 들어가는 반응물질이 아닐 수도 있다. 제 2 측벽 코팅 (310) 이 ALD 방법들을 통해 증착되는 일 실시예에서, 동작 (205 및/또는 동작 215) 에서의 증착은: (a) 반응 챔버 내로 저 부착 계수 반응물질을 흘리고 반응물질로 하여금 기판의 표면 상에 흡착하게 하여, 흡착된 전구체 층 (312) 을 형성하는 단계; (b) 선택가능하게 반응 챔버를 퍼지하는 단계 (예를 들어, 퍼지 가스로 스윕핑함으로써, 반응 챔버를 배기함으로써, 또는 둘 다에 의해); (c) 제 2 측벽 코팅 (310) 의 층 (이 제 2 측벽 코팅 (310) 은 통상적으로 에칭 내성 막임) 을 형성하기 위해 표면 반응을 구동하도록 산소-함유 및/또는 질소-함유 반응물질 (종종 또한 수소와 함께 제공됨) 로부터 생성된 플라즈마에 기판을 노출하는 단계; (d) 선택가능하게 반응 챔버를 퍼지하는 단계; 및 (e) 제 2 측벽 코팅 (310) 의 부가적인 층들을 형성하도록 단계 (a) 내지 단계 (d) 를 반복하는 단계를 포함한다. 흡착된 전구체 층 (312) 은 도 3b에 도시되고, 제 2 측벽 코팅 (310) 은 도 3c에 도시된다. 전구체 흡착 (도 3b) 및 막 형성 (도 3c) 은 목표된 두께를 갖는 막을 형성하도록 다수회 순환될 수도 있다.
제 2 측벽 코팅 (310) 이 CVD 방법들을 통해 증착된 또 다른 실시예에서, 증착은, 기판을 플라즈마에 노출하는 동안 선택가능하게 공-반응물질 (예를 들어, 산소-함유 반응물질 및/또는 질소-함유 반응물질, 선택가능하게 수소와 함께 제공됨) 과 함께 반응 챔버 내로 저 부착 계수 반응물질을 흘리는 단계를 포함할 수도 있다. 플라즈마는 제 2 측벽 코팅 (310) 의 증착을 발생시키는 가스 상 반응을 구동한다. 이 예에서, 방법은 도 3a, 도 3c, 및 도 3d에 의해 나타낸다 (흡착된 전구체 층 (312) 이 형성되지 않고, 따라서 도 3b는 생략된다).
부착 계수는 동일한 시간 기간 동안 표면 상에 충돌하는 종의 총 수에 비교하여 표면에 흡착/부착하는 흡착 종 (예를 들어, 원자들 또는 분자들) 의 수의 비를 기술하도록 사용된 용어이다. 심볼 Sc가 때때로 부착 계수를 지칭하도록 사용된다. Sc 의 값은 0 (종이 부착되지 않음을 의미) 과 1 (충돌하는 모든 종이 부착하는 것을 의미) 사이이다. 충돌하는 종의 타입, 표면 온도, 표면 커버리지, 표면의 구조적 상세들, 및 충돌하는 종의 운동 에너지를 포함하는 다양한 인자들이 부착 계수에 영향을 준다. 특정한 종은 본질적으로 다른 종들보다 "끈적끈적하여 (sticky)", 종이 표면 상에 충돌할 때마다 표면에 보다 흡착하기 쉽게 한다. 이들 보다 끈적끈적한 종은 보다 큰 부착 계수들을 갖고 (모든 다른 인자들은 동일), 보다 낮은 부착 계수들을 갖는 보다 덜 끈적끈적한 종과 비교하여 리세스된 피처의 입구 근방에 보다 흡착하기 쉽다. 관례적인 에칭 프로세스들에 채용된 바와 같은 (그리고 제 1 측벽 코팅 (304) 을 형성할 수도 있는) 플루오로카본 종은 상대적으로 고 부착 계수들을 갖고, 따라서 측벽들 상에 먼저 충돌하는 피처 (302) 의 상단 근방에 집중되게 된다. 비교에 의해, 보다 낮은 부착 계수들을 갖는 종은, 측벽들의 상단부 근방 표면 상에 충돌할지라도, 충돌 각각 동안 보다 덜 흡착할 것이고, 따라서 피처 (302) 내로 보다 깊게 도달하는 보다 큰 확률을 갖는다.
특정한 실시예들에서, 실리콘-함유 반응물질들 및 붕소-함유 반응물질들이 제 2 측벽 코팅 (310) 을 형성하도록 사용되고 제 1 측벽 코팅 (304) 을 형성하는 플루오로카본 종보다 낮은 부착 계수들을 갖는다. 이와 같이, 이들 반응물질들은 에칭된 피처의 하단부에 도달하는 보호용 코팅을 형성하기 알맞다. 또한, 특정한 흡착-기반 ALD 방법들은 반응물질이 피처의 전체 측벽들을 실질적으로 코팅할 때까지 반응물질이 전달될 수 있기 때문에 에칭된 피처의 하단부에 도달하는 제 2 측벽 코팅을 형성하기 특히 알맞다. 반응물질은 반응물질의 모노레이어만이 통상적으로 사이클 각각 동안 표면 상에 흡착하기 때문에, 피처의 상단부 근방에 구축되지 않는다.
도 2를 다시 참조하면, 방법은 증착 프로세스가 중단되는 동작 207로 계속된다. 이어서 방법은 기판 내에 피처를 부분적으로 에칭하는 동작 (동작 201과 유사한 동작 211), 에칭을 중단하는 동작 (동작 203과 유사한 동작 213), 부분적으로 에칭된 피처들의 측벽들 상에 보호용 코팅을 증착하는 동작 (동작 205와 유사한 동작 215), 및 증착을 종료하는 동작 (동작 207과 유사한 동작 217) 을 반복한다.
동작 각각에 사용된 프로세싱 조건들은 상이한 반복들 사이에 균일하거나 상이할 수도 있다. 예를 들어, 제 1 에칭 동작을 위한 에칭 조건들은 제 2 에칭 동작을 위한 에칭 조건들과 상이할 수도 있다. 유사하게, 제 1 증착 동작을 위한 증착 조건들은 제 2 증착 동작을 위한 증착 조건들과 상이할 수도 있다. 조건들을 변화시키는 것은 피처가 보다 깊게 에칭되기 때문에 피처 형상을 변화시키는 것을 수용할 수도 있다. 예를 들어, 피처 내 보우 영역의 상대적인 위치는 피처가 보다 깊게 에칭되기 때문에 변화된다. 부가적인 에칭 및/또는 증착 반복들이 수행될 때 에칭 조건들 및/또는 증착 조건들을 변화시킴으로써, 반복 각각에 대한 프로세싱 조건들은 순간적인 피처 형상에 대해 맞춤되고 (tailored)/최적화될 수 있다. 이는 피처 내 임의의 깊이에서 보우 영역의 보호를 가능하게 한다 (따라서 에칭 동안 보우가 성장하는 정도를 최소화한다). 도 3e 내지 도 3i와 관련하여 또한 설명된 일 예에서, 증착 조건들은 증착 동작들의 적어도 2 반복들 사이에서 상이하다. 특정한 예에서, 압력, 반응물질 플로우 레이트, 반응물질 도즈 시간, RF 시간, RF 전력, 및/또는 RF 듀티 사이클은 예를 들어 동작 각각에서 증착되는 보호용 막의 상이한 레벨의 컨포멀도를 달성하도록, 2 번의 증착 동작들 사이에서 상이할 수도 있다. 증착 각각에 대해 컨포멀도를 맞춤함으로써, 보호용 막이 가장 유용한 곳 (예를 들어, 보우가 달리 형성될) 에 보호용 막 각각이 증착될 수 있다.
도 2를 다시 참조하면, 동작 219에서, 피처가 완전히 에칭되는지 여부가 결정된다. 피처가 완전히 에칭되지 않으면, 방법은 보호용 코팅들의 부가적인 에칭 및 증착과 함께 동작 211로부터 반복된다. 에칭 동작 211은 동작들 205 및 215에서 증착된 막보다 에칭 내성이 훨씬 높은 막을 형성하기 위해 제 2 측벽 코팅 (310) 을 변경시킬 수도 있다. 일 예에서, 증착 동작 205는 붕소 나이트라이드의 층을 형성하고 (예를 들어 BCl3 및 N2+H2를 교번적으로 순환시키고 플라즈마에 노출함으로써), 에칭 동작 211은 붕소 옥사이드를 형성하도록 (예를 들어, 플루오로카본(들) 및 산소의 조합을 갖는 화학물질을 사용하여) 붕소 나이트라이드 막과 반응한다. 일단 피처가 완전히 에칭되면, 방법은 종료된다.
다양한 실시예들에서, 에칭 동작 201 및 보호용 측벽 코팅 증착 동작 205는 다수 회 순환적으로 반복된다. 예를 들어, 이들 동작들은 각각 적어도 2회 (도 2에 도시된 바와 같이), 예를 들어 적어도 약 3회, 또는 적어도 약 5회 발생할 수도 있다. 일부 경우들에서, 사이클들의 수 (사이클 각각은 에칭 동작 201 및 보호용 측벽 코팅 증착 동작 205를 포함하고, 에칭 동작 211 및 증착 동작 215는 제 2 사이클로 카운팅됨) 는 약 2 내지 10, 예를 들어 약 2 내지 5이다. 에칭 동작이 발생할 때마다, 에칭 깊이는 증가한다. 에칭된 거리는 사이클들 사이에서 균일할 수도 있고, 또는 불균일할 수도 있다. 특정한 실시예들에서, 사이클 각각에서 에칭된 거리는 부가적인 에칭들이 수행됨에 따라 감소된다 (즉, 나중에 수행된 에칭 동작들은 앞서 수행된 에칭 동작들보다 덜 광범위하게 에칭될 수도 있다). 증착 동작 205 각각에서 증착된 제 2 측벽 코팅 (310) 은 사이클들 사이에서 균일할 수도 있고, 또는 이러한 코팅들의 두께는 가변할 수도 있다. 사이클 각각 동안 제 2 측벽 코팅 (310) 에 대한 예시적인 두께는 약 1 내지 10 ㎚, 예를 들어 약 3 내지 5 ㎚의 범위일 수도 있다. 유사하게, 제 2 측벽 코팅 (310) 의 컨포멀도는 균일할 수도 있고, 또는 도 3e 내지 도 3i와 관련하여 설명된 바와 같이 사이클들 사이에서 가변할 수도 있다. 또한, 형성되는 코팅의 타입은 사이클들 사이에서 균일할 수도 있고, 또는 가변할 수도 있다.
에칭 동작 201 및 증착 동작 205는 동일한 반응 챔버에서 또는 상이한 반응 챔버들에서 발생할 수도 있다. 일 예에서, 에칭 동작 201은 제 1 반응 챔버에서 발생하고 증착 동작 205는 제 2 반응 챔버에서 발생하고, 제 1 반응 챔버 및 제 2 반응 챔버는 함께 클러스터 툴과 같은 멀티-챔버 프로세싱 장치를 형성한다. 로드록들 및 다른 적절한 진공 시일들이 특정한 경우들에서 관련된 챔버들 사이에서 기판을 이송하기 위해 제공될 수도 있다. 기판은 로봇 암 또는 다른 기계적 구조체에 의해 이송될 수도 있다. 에칭 (및 일부 경우들에서 증착) 을 위해 사용된 반응 챔버는 예를 들어 CA, Fremont 소재의 Lam Research Corporation으로부터 입수가능한 2300® Flex™ 제품군으로부터의 Flex™ 반응 챔버일 수도 있다. 증착을 위해 사용된 반응 챔버는 모두 Lam Research Corporation으로부터 입수가능한 Vector® 제품군 또는 Altus® 제품군으로부터의 챔버일 수도 있다. 에칭 및 증착 모두를 위해 결합된 반응기의 사용은 기판을 이송할 필요성이 방지됨에 따라 특정한 실시예들에서 유리할 수도 있다. 에칭 및 증착을 위해 상이한 반응기들의 사용은 반응기들이 동작 각각에 대해 특히 최적화되는 것이 목표되는 다른 실시예들에서 유리할 수도 있다. 관련된 반응 챔버들이 또한 이하에 논의된다.
주지된 바와 같이, 증착 동작은 에칭 동작 동안 피처의 측방향 에칭을 최소화하거나 방지하는 관련된 측벽 위치들에 보호용 층을 형성함으로써 에칭 동작을 최적화하는 것을 보조한다. 이는 보우가 거의 없거나 전혀 없는 매우 수직 측벽들을 갖는 에칭된 피처들의 형성을 촉진한다. 특정한 구현예들에서, 적어도 약 80의 종횡비를 갖는 최종 에칭된 피처는 ((피처 아래 가장 넓은 CD-가장 좁은 CD)/피처 아래 가장 좁은 CD *100로 측정된) 약 60 ％ 미만의 보우를 갖는다. 예를 들어, 50 ㎚의 가장 넓은 CD 및 40 ㎚의 가장 좁은 CD (피처 내에서 40 ㎚ CD는 50 ㎚ CD 아래에 위치됨) 를 갖는 피처는 25 ％ (100*(50 ㎚-40 ㎚)/40 ㎚ = 25 ％) 의 보우를 갖는다. 또 다른 구현예들에서, 적어도 약 40의 종횡비를 갖는 최종 에칭된 피처는 약 20 ％ 미만의 보우를 갖는다.
특정한 구현예들에서, 증착 조건들은 특정한 증착 동작을 위해 튜닝될 수도 있다. 예를 들어, 조건들 제 1 증착 동작에 사용된 제 1 세트의 증착 조건들은 제 2 증착 동작에서 사용된 제 2 세트의 증착 조건들로부터 가변하도록 튜닝될 수도 있다. 증착 조건들의 차이들은 막 두께, 컨포멀도, 밀도, 조성, 등의 차를 야기할 수도 있다. 도 3e 내지 도 3i는 보호용 막의 컨포멀도가 상이한 증착 동작들에 대해 튜닝되는 실시예에서 프로세싱 동안 상이한 지점들에서 부분적으로 에칭된 기판을 예시한다. 컨포멀도의 이러한 튜닝은 보호용 막으로 하여금 보호용 막이 가장 유용한 (예를 들어, 보우가 달리 형성될) 곳의 피처 깊이들에 형성되게 한다.
도 3e는 재료 (303) 위에 패터닝된 마스크 층 (306) 을 포함하는 부분적으로 에칭된 기판을 예시한다. 상기 기술된 바와 같이, 재료 (303) 는 단일 재료로서 또는 재료들의 스택으로서 제공될 수도 있고, 그리고 하나 이상의 유전체 재료들을 포함할 수도 있다. 피처 (302) 가 기판 내에 형성된다. 도 3e 내지 도 3i에서, 에칭 동작 동안 형성되는 모든 보호용 막 층 (예를 들어, 도 3a 내지 도 3d의 제 1 측벽 코팅 (304)) 은 도면에서 생략되었다. 이러한 층은 에칭 동작 동안 형성될 수도 있고 또는 형성되지 않을 수도 있다. 도 3e 내지 도 3i에서 애스터리스크 (*) 는 보호용 막이 측벽들 상에 증착되지 않으면 보우가 달리 형성될 측벽들의 영역을 강조한다. 일부 실시예들에서, 보호용 막이 제공되더라도 보우가 실제로 이 영역에 형성될 수도 있다 (보우가 보호용 막이 없을 때보다 작을 수 있지만). 도 3e에 도시된 바와 같이 피처 (302) 가 부분적으로 에칭된 후, 제 1 보호용 막 (320a) 이 도 3f에 도시된 바와 같이 피처 (302) 의 측벽들 상에 증착된다. 이 예에서, 제 1 보호용 막 (320a) 은 매우 컨포멀하고, 실질적으로 측벽들의 전체 길이를 따라 증착된다. 제 1 보호용 막 (320a) 은 사용된 증착 조건들 및 피처의 형상에 따라, 피처의 하단 표면 상에 형성될 수도 있고 또는 형성되지 않을 수도 있다.
다음에, 도 3g에 도시된 바와 같이 피처는 보다 깊은 깊이로 에칭된다. 제 1 보호용 막 (320a) 은 이 에칭 동작 동안 부분적으로, 또는 실질적으로 또는 전체적으로 에칭될 수도 있다. 특히, 제 1 보호용 막 (320a) 은 애스터리스크 (*) 로 마킹된 영역에 도달하도록 충분히 깊게 제공되고, 제 1 보호용 막 (320a) 이 이 영역을 커버하지 않으면 보우가 달리 형성될 것이다. 에칭 후에, 도 3h에 도시된 바와 같이, 제 2 보호용 막 (320b) 이 증착된다. 이 예에서, 제 2 보호용 막 (320b) 은 반-컨포멀하고, 피처 (302) 의 개구부 근방의 측벽들 상에 보다 두꺼운 두께로 증착되고 피처 (302) 의 하단부 근방의 측벽들 상에서 보다 얇은 (또는 없는) 두께로 증착된다는 것을 의미한다. 제 2 보호용 막 (320b) 은 애스터리스크 (*) 로 마킹된 영역을 커버하기 충분하게 깊게 증착되고, 제 2 보호용 막 (320b) 이 이 영역을 커버하지 않으면 보우가 달리 형성될 것이다. 제 2 보호용 막 (320b) 의 형성 후, 도 3i에 도시된 바와 같이, 피처 (302) 가 또한 에칭된다.
도 3j는 기판 (330) 에 형성된 부분적으로 에칭된 피처 (302) 를 예시한다. 이 예에서, 이전 에칭 동작 동안 보우가 피처 내로 에칭되었다. 보우는 애스터리스크에 근접하게 위치된다. 보호용 막 (320c) 이 반-컨포멀한 방식으로 증착된다. 보호용 막 (320c) 은 보우의 깊이를 지나 증착되지만, 피처의 하단부까지는 아니다. 이러한 방식으로, 보호용 막 (320c) 은 가장 유용한 곳에 타깃팅된다. 후속하는 에칭 동작에서, 보호용 막 (320c) 은 보우 영역을 측방향으로 에칭하는 정도를 최소화하거나 방지할 것이다. 보호용 막 (320c) 은 나중의 에칭 동작에서 희생적 재료로서 작용하고, 피처의 측벽들이 이 영역에서 오버-에칭되지 않는다는 것을 보장한다. 보호용 막 (320c) 의 반-컨포멀한 특성은 또한 피처의 하단부가 (나중의 에칭 동작들에서 상대적으로 보다 혹독/보다 빠른 에칭 조건들의 사용을 허용하는) 개방된 채로 남아 있고, 프로세싱 시간들을 감소시킬 수도 있고 쓰루풋을 상승시킬 수도 있다.
다양한 실시예들에서, 보호용 막과 연관된 이점은 (보호용 막 증착의 결과로서) 보우 영역에서 CD의 감소가 피처의 하단부에 근접한 CD의 감소와 비교하여 큰 경우들에서 가장 크다. 즉, 보호용 막은 보우가 형성되거나 달리 형성될 영역 (보우가 형성되는 영역 아래 영역들과 반대로) 에 타깃된 방식으로 증착되는 경우 가장 유용할 수도 있다. 보우는 (예를 들어, 보우 영역에서) 피처의 최대 CD 대 보우 아래 가장 좁은 영역 간의 차의 척도이기 때문에, 보호용 층은 보우 영역 아래 측벽들을 보호하지 않고 (또는 과-보호하지 않고) 보우 영역을 보호하는 경우들에서 가장 유리하다. 보호용 막이 보우가 달리 형성되는 영역들 (보다 낮은 측벽들) 아래 영역들에 증착되는 경우들에서, 보호용 막은 보다 낮은 측벽들을 너무 많이 보호할 수도 있고, 피처의 하단부에 근접하여 바람직하지 않게 작은 CD들을 야기하고 후속하는 에칭 프로세스를 제한한다.
상이한 증착 동작들을 위한 보호용 막의 컨포멀도를 맞추는 것의 또 다른 장점은 에칭 프로세스로 하여금 보다 공격적인 방식 (예를 들어, 피처의 하단 측벽들이 보우가 형성되거나 형성될 영역 아래 영역들의 보호용 막에 의해 커버되지 않고 남아 있을 수도 있기 때문에) 으로 피처의 하단을 개방/에칭하기 위해 최적화되게 하는 것이다. 또한 상이한 증착 동작들에서 증착된 보호용 막들의 컨포멀도를 튜닝하는 것과 연관된 이점은 피처의 하단부의 형상이 개선될 수도 있다는 것이다. 다양한 경우들에서, 보호용 막이 항상 매우 컨포멀한 방식으로 증착되는 경우들과 비교하여, 보호용 막의 컨포멀도가 상이한 보호용 막 증착들 동안 튜닝/가변될 때 피처 하단부들은 보다 사각형이다 (그리고 보다 덜 라운드된다).
관련하여, 개시된 실시예들은 거의 테이퍼되지 않은 것을 나타내는 매우 바람직한 (예를 들어, 매우 수직인) 피처 프로파일들의 형성을 발생시킨다. 종종, 모든 보호용 층들이 매우 컨포멀한 경우들에서, 발생되는 피처는, 과-보호되고 매우 컨포멀한 보호용 층의 결과로서 불충분하게 에칭 개방되는 피처의 하단 부분으로 인해 테이퍼된 형상을 갖는다. 반대로, 보호용 막이 보우가 형성되거나 달리 형성될 영역에 타깃팅된 방식으로 증착되는 경우, 보우 아래 영역의 이 과-보호는 방지될 수 있고 보다 수직인 프로파일이 발생한다. 개시된 실시예들과 관련된 또 다른 장점은 보우의 성장 레이트가 최소화될 수도 있다는 것이다. 보호용 막이 보우가 형성되거나 달리 형성될 영역에 타깃된 방식으로 형성되기 때문에, 이 영역 아래가 아니라, 보우 영역이 보우 아래 영역들보다 큰 정도로 보호된다. 보우가 보우 영역에서 최대 CD와 보우 영역 아래 가장 좁은 CD 사이의 차로 측정될 수도 있기 때문에, 보우 아래 영역들과 비교하여 보우 영역에서 타깃된 보호는 피처 내 보우의 성장을 늦추는 결과를 발생시킨다.
개시된 실시예들과 연관된 또 다른 장점은 피처들 내 캡핑 (capping)/클로깅 (clogging) 위험이 감소된다는 것이다. 컨포멀한 보호용 막 증착과 연관된 상대적으로 고 반응물질 플로우 레이트들 및 긴 반응물질 도즈 시간들은 증착 동안 하나 이상의 피처들의 상승된 클로깅 위험과 연관된다. 적어도 일부의 보호용 층 증착들 동안 보다 낮은 반응물질 플로우 레이트들 및/또는 보다 짧은 반응물질 도즈 시간들을 사용함으로써 (프로세싱 조건들에서 단독으로 또는 다른 변화들과 조합하여) 이러한 클로깅 위험은 최소화된다. 또한, 보호용 막 증착 동작들 중 적어도 하나 동안 반-컨포멀한 보호용 막들의 사용은 에칭 중단 또는 감속 (slow down) 을 유발하는 위험을 감소시킨다. 일부 경우들에서, 매우 컨포멀한 방식으로 측벽들 위 그리고 피처의 하단부에 증착되는 보호용 막은 피처의 추가 에칭을 방지할 수도 있다. 이 결과는 바람직하지 않다. 적어도 일부 증착 동작들에서 반-컨포멀한 방식으로 보호용 층을 증착함으로써, 이 위험은 감소된다.
개시된 실시예들은 다른 장점은 또한 반-컨포멀한 보호용 막들이 피처 내 상이한 깊이들에서 상이한 혼합물들의 종의 형성을 인에이블할 수도 있다는 것이다. 중성 종의 리세스된 피처 내로의 확산은 피처 내 표면들의 반응도 및 조성에 종속한다. 반-컨포멀한 보호용 막을 제공함으로써, (예를 들어, 피처의 하단 측벽들과 비교하여 피처의 상단 측벽들을 향해 선택적으로 제공되는 보호용 막과 함께) 측벽 반응도 및 조성은 상이한 피처 깊이들에서 상이할 수 있다. 이는 특정한 실시예들에서 유리할 수도 있는, 피처 내 깊이의 함수로서, 중성 종의 상이한 혼합물을 발생시킬 수도 있다. 개시된 실시예들은 상대적으로 넓은 범위의 프로세싱 온도들에 대해서도, 고품질 결과들을 발생시키는 것을 도시되었다.
목표된 영역들 내 보호용 막의 증착 타깃팅하기 위해, 증착 조건들은 이 때의 피처의 형상/깊이에 종속하여 특정한 증착 동작을 위해 맞춤될 수도 있다. 예를 들어, 도 3e 내지 도 3i를 참조하면, 제 1 보호용 막 (320a) 은, 부분적으로 에칭된 피처 (302) 의 전체 깊이를 실질적으로 커버하도록 매우 컨포멀한 방식으로 증착된다. 증착은 제 1 보호용 막 (320a) 이 보우가 달리 형성될, 애스터리스크 (*) 로 마킹된 영역에서 측벽들을 커버한다는 것을 보장하도록 매우 컨포멀하게 맞춤된다. 반대로, 제 2 보호용 막 (320b) 은 (a) 적어도, 보우가 달리 형성될, 애스터리스크 (*) 로 마킹된 영역만큼 깊고, 그리고 (b) 피처의 하단에 도달할 정도로 깊지 않은 깊이에 도달하도록 반-컨포멀한 방식으로 증착된다. 많은 경우들에서, 반-컨포멀한 보호용 막 (320b) 은 보호용 층이 제공되지 않는다면 보우가 달리 형성될 깊이를 실질적으로 넘지 않는 깊이로 증착될 수도 있다. 일부 경우들에서, 이는 반-컨포멀한 보호용 막이 보우가 달리 형성될 깊이의 약 2 배 이하 (일부 경우들에서 약 1.5 배 이하) 인 깊이에 도달한다는 것을 의미할 수도 있다. 이들 또는 다른 경우들에서, 이는 제 2 보호용 막이 약 1 ㎛ 이하, 또는 약 0.5 ㎛ 이하, 보우가 달리 형성될 깊이 이하에 도달한다는 것을 의미할 수도 있다. 이들 또는 다른 경우들에서, 반-컨포멀한 보호용 막은 적어도 약 0.5 ㎛, 예를 들어 적어도 약 1 ㎛의 거리만큼 피처의 하단부로부터 제거되는 깊이에 도달할 수도 있다. 미리 결정된 보호용 막에 대해 목표된 깊이는 미리 결정된 시간에 피처의 기하구조 및 에칭에 사용된 조건들에 종속한다.
도 3e 내지 도 3i에 도시된 예는 보다 덜 컨포멀한 보호용 막을 증착하기 전에 보다 컨포멀한 보호용 막을 증착하는 것을 수반하지만, 실시예들은 이렇게 제한되지 않는다. 일부 다른 실시예들에서, 앞서 증착된 보호용 막은 나중에 증착된 보호용 막보다 덜 컨포멀할 수도 있다. 일 구현예에서, 보호용 막들은 피처가 기판 내로 더 에칭됨에 따라 보다 덜 컨포멀해진다. 상이한 구현예에서, 보호용 막들은 피처가 기판 내로 더 에칭됨에 따라 보다 컨포멀해진다. 또 다른 구현예들에서, 제 1 보호용 막은 매우 컨포멀한 방식으로 증착되고, 제 2 보호용 막은 반-컨포멀한 방식으로 증착되고, 제 3 보호용 막은 매우 컨포멀한 방식으로 증착되고, 제 1 보호용 막, 제 2 보호용 막, 및 제 3 보호용 막들은 이 순서로 증착된다. 일반적으로 말하면, 보호용 막 증착 각각은 목표된 대로 맞춤될 수 있다.
다양한 프로세싱 조건들은 증착된 보호용 막 층들의 컨포멀도 (및/또는 다른 막 특성) 을 맞추기 위해 단독으로 또는 함께 가변할 수도 있다. 상이한 보호용 막 증착들 사이에 가변할 수도 있은 예시적인 프로세싱 조건들은 압력, 반응물질 플로우 레이트, 반응물질 노출 시간, RF 시간, RF 전력, 및/또는 RF 듀티 사이클을 포함한다. RF 시간은 보호용 막이 플라즈마-기반 프로세스에서 증착되는 경우들에 대해 플라즈마를 생성/유지하도록 RF 에너지가 제공되는 지속기간을 지칭한다. RF 전력은 플라즈마를 구동하도록 사용된 RF 전력 양을 지칭한다. RF 듀티 사이클은 RF 전력이 능동적으로 인가되는 시간의 분율 (fraction) 을 지칭한다. RF 전력은 연속적인 방식 또는 펄싱된 방식으로 제공될 수도 있다.
보다 높은 반응 챔버 압력이 일반적으로 보다 컨포멀한 막들을 야기한다고 여겨진다. 유사하게, 보다 높은 반응물질 플로우 레이트들 및 보다 긴 반응물질 노출 시간들은 보다 컨포멀한 막들을 야기한다고 여겨진다. 이들 인자들은 반응물질(들)이 부분적으로 에칭된 피처들에 얼마나 깊게 침투할 수 있는지에 영향을 줄 수도 있어서, 보호용 막이 얼마나 깊게 형성되는지를 제어한다. 예를 들어 반응물질들의 보다 완전한 변환으로 인해, 보다 긴 RF 시간들 및/또는 보다 높은 RF 전력들 및/또는 보다 높은 RF 듀티 사이클들이 보다 컨포멀한 막들을 야기한다고 또한 여겨진다. 이들 변수들 각각은 특정한 범위 내에서, 컨포멀도를 튜닝하는데 유효할 수도 있다.
순환적 증착 프로세스들에 대해, 본 명세서에 보고된 관련 프로세싱 변수들은 단일 증착 사이클 동안 사용된 변수들과 관련된다. 예를 들어, 보호용 층이 플라즈마 보조된 ALD를 통해 형성되면, RF 노출 시간 및 반응물질 전달 시간 각각은 (모든 ALD 사이클들 동안 누적되는 지속기간이 아니라) 단일 플라즈마 보조된 ALD 사이클 동안 이러한 동작들의 지속기간에 대응한다.
일 예에서, 제 1 보호용 막이 제 1 세트의 증착 조건들을 사용하여 제 1 증착 동작에서 증착되고, 제 2 보호용 막이 제 2 세트의 증착 조건들을 사용하여 제 2 증착 동작에서 증착되고, 적어도 하나의 증착 파라미터가 제 1 세트의 증착 조건들과 제 2 세트의 증착 조건들 사이에서 상이하고, 증착 파라미터는 반응 챔버 압력, 반응물질 플로우 레이트, 반응물질 도즈 시간, RF 시간 및 RF 전력으로 구성된 그룹으로부터 선택된다. 제 2 보호용 막은 제 1 보호용 막보다 낮은 압력에서 증착될 수도 있다. 제 2 보호용 막은 제 1 보호용 막보다 낮은 반응물질 플로우 레이트에서 증착될 수도 있다. 제 2 보호용 막은 제 1 보호용 막보다 짧은 반응물질 도즈 시간에서 증착될 수도 있다. 제 2 보호용 막은 제 1 보호용 막보다 짧은 RF 시간에 증착될 수도 있다. 제 2 보호용 막은 제 1 보호용 막보다 낮은 RF 전력에서 증착될 수도 있다. 제 2 보호용 막은 제 1 보호용 막보다 낮은 듀티 사이클에서 증착될 수도 있다. 특정한 예에서, 제 1 보호용 막은 연속 플라즈마를 사용하여 형성되고, 제 2 보호용 막은 펄싱된 플라즈마를 사용하여 형성된다. 제 2 보호용 막은 제 1 보호용 막 다음에 증착될 수도 있다. 다른 경우들에서, 제 2 보호용 막은 제 1 보호용 막 전에 증착될 수도 있다. 물론, 본 명세서의 방법들은 임의의 수의 상이한 증착 조건들의 세트들을 사용하여 임의의 수의 보호용 막들을 증착하도록 사용될 수 있다.
IV. 재료들 및 프로세스 동작들의 파라미터들
A. 기판
본 명세서에 개시된 방법들은 상부에 유전체 재료들을 갖는 에칭 반도체 기판들에 대해 특히 유용하다. 예시적인 유전체 재료들은 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 옥시나이트라이드들, 옥시카바이드들, 카보-나이트라이드들, 이들 재료들의 도핑된 (예를 들어, 붕소, 인, 등으로 도핑된) 버전들, 및 이들 재료들의 임의의 조합들로부터의 라미네이트들을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiON, SiOC, SiCN, 등의 화학량론적 및 비-화학량론적 제제들을 포함한다. 상기 주지된 바와 같이, 에칭되는 유전체 재료는 2 이상의 재료의 타입/층을 포함할 수도 있다. 특정한 경우들에서, 유전체 재료는 SiN 및 SiO2의 교번하는 층들 또는 폴리실리콘 및 SiO2의 교번하는 층들로 제공될 수도 있다. 다른 상세들은 상기 제공되었다. 기판은 피처들이 에칭될 곳을 규정하는 위에 놓인 (overlying) 마스크 층을 가질 수도 있다. 특정한 경우들에서, 마스크 층은 Si이고, 두께 약 500 내지 1500 ㎚의 두께를 가질 수도 있다.
B. 에칭 프로세스
다양한 실시예들에서, 에칭 프로세스는 반응 챔버 내로 (종종 샤워헤드를 통해) 화학적 에천트를 흘리는 단계, 그 중에서 (inter alia) 에천트로부터 플라즈마를 생성하는 단계, 및 기판을 플라즈마에 노출하는 단계를 수반하는 반응성 이온 에칭 프로세스이다. 플라즈마는 에천트 화합물(들)을 중성 종 및 이온 종 (예를 들어, CF, CF2 및 CF3과 같은 대전되거나 중성 재료들) 으로 분해한다. 플라즈마는 많은 경우들에서, 용량 결합된 플라즈마이지만, 다른 타입들의 플라즈마가 적절히 사용될 수도 있다. 플라즈마 내 이온들은 웨이퍼를 향해 지향되고 유전체 재료로 하여금 충돌시 에칭되게 한다.
에칭 프로세스를 수행하도록 사용될 수도 있는 예시적인 장치는 CA, Fremont 소재의 Lam Research Corporation으로부터 입수가능한 2300® FLEX™ 제품군의 반응성 이온 에칭 반응기들을 포함한다. 이 타입의 에칭 반응기는 또한 다음의 미국 특허들에 기술되고, 이들 각각은 본 명세서에 참조로서 인용된다: 미국 특허 제 8,552,334 호, 및 미국 특허 제 6,841,943 호.
다양한 반응물질 옵션들이 피처들을 유전체 재료 내로 에칭하는데 가용하다. 특정한 경우들에서, 에칭 화학물질은 하나 이상의 플루오로카본들을 포함한다. 이들 또는 다른 경우들에서, 에칭 화학물질은 NF3과 같은 다른 에천트들을 포함할 수도 있다. 하나 이상의 공-반응물질들이 또한 제공될 수도 있다. 일부 경우들에서 산소 (O2) 가 공-반응물질로서 제공된다. 산소는 보호용 폴리머 측벽 코팅 (예를 들어, 도 3a 내지 도 3d의 제 1 측벽 코팅 (304)) 의 형성을 완화시키는 것을 보조할 수도 있다.
특정한 구현예들에서, 에칭 화학물질은 플루오로카본들 및 산소의 조합을 포함한다. 예를 들어, 일 예에서 에칭 화학물질은 C4F6, C4F8, N2, CO, CF4, 및 O2를 포함한다. 다른 관례적인 에칭 화학물질들이 또한 사용될 수도 있고, 비-관례적인 화학물질들이 사용될 수도 있다. 플루오로카본들은 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 레이트로 흐를 수도 있다. C4F6 및 C4F8이 사용되면, C4F6의 플로우는 약 10 내지 200 sccm의 범위일 수도 있고 C4F8의 플로우는 약 10 내지 200 sccm일 수도 있다. 산소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있고. 질소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. 테트라플루오로메탄의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. 일산화탄소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10-200 sccm의 범위일 수도 있다. 이들 레이트들은 대략 50 리터의 반응기 볼륨에 적절하다.
일부 실시예들에서, 에칭 동안 기판 온도는 약 30 내지 200 ℃이다. 일부 실시예들에서, 에칭 동안 압력은 약 5 내지 80 mTorr이다. 이온 에너지는 예를 들어 약 1 내지 10 ㎸와 같이, 상대적으로 높을 수도 있다. 이온 에너지는 인가된 RF 전력에 의해 결정된다. 다양한 경우들에서, 듀얼-주파수 RF 전력이 플라즈마를 생성하도록 사용된다. 따라서, RF 전력은 제 1 주파수 컴포넌트 (예를 들어, 약 2 ㎒) 및 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 를 포함할 수도 있다. 상이한 전력들이 주파수 컴포넌트 각각에 제공될 수도 있다. 예를 들어, 제 1 주파수 컴포넌트 (예를 들어, 약 2 ㎒) 는 약 3 내지 24 ㎾, 예를 들어 약 10 ㎾의 전력에서 제공될 수도 있고, 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 는 보다 낮은 전력, 예를 들어 약 0.5 내지 10 ㎾, 예를 들어 약 2 ㎾에서 제공될 수도 있다. 일부 실시예들에서, 플라즈마를 생성하기 위해 RF 전력의 3 상이한 주파수들이 사용된다. 예를 들어, 조합은 2 ㎒, 27 ㎒, 및 60 ㎒일 수 있다. 제 3 주파수 컴포넌트 (예를 들어 약 27 ㎒) 에 대한 전력 레벨들은 제 2 주파수 컴포넌트에 대해 상기 명시된 전력들과 유사할 수도 있다. 이들 전력 레벨들은 RF 전력이 단일 300 ㎜ 웨이퍼로 전달된다고 가정한다. 전력 레벨들은 부가적인 기판들에 대한 기판 면적 및/또는 다른 사이즈들의 기판들에 기초하여 선형으로 스케일링될 수 있다 (따라서 기판으로 전달된 균일한 전력 밀도를 유지한다). 일부 실시예들에서, 에칭 동안 인가된 RF 전력은 약 100 내지 40,000 ㎐의 반복 레이트로 보다 높은 전력과 보다 낮은 전력 사이에서 변조될 수도 있다.
에칭 프로세스의 사이클 각각은 어느 정도 유전체 재료를 에칭한다. 사이클 각각 동안 에칭된 거리는 약 10 내지 500 ㎚, 예를 들어 약 50 내지 200 ㎚일 수도 있다. 총 에칭 깊이는 특정한 애플리케이션에 종속될 것이다. 일부 경우들 (예를 들어, DRAM) 에 대해, 총 에칭 깊이는 약 1.5 내지 2 ㎛일 수도 있다. 다른 경우들 (예를 들어, 3D NAND) 에 대해, 총 에칭 깊이는 적어도 약 3 ㎛, 예를 들어 적어도 약 4 ㎛일 수도 있다. 이들 또는 다른 경우들에서, 총 에칭 깊이는 약 5 ㎛ 이하일 수도 있다.
도 3a 내지 도 3d의 논의에 설명된 바와 같이, 에칭 프로세스는 제 1 측벽 코팅 (예를 들어, 폴리머일 수도 있는, 제 1 측벽 코팅 (304)) 을 생성할 수 있다. 그러나, 이 측벽 코팅의 깊이는 피처의 상부 부분 근방 영역으로 제한될 수도 있고, 측벽 보호가 또한 필요한, 피처 내로 전혀 연장하지 않을 수도 있다. 따라서, 본 명세서에 기술된 바와 같이, 에칭된 피처의 전체 깊이를 실질적으로 커버하는 측벽 코팅을 형성하기 위해, 별도의 증착 동작이 수행된다.
일부 프로세스들에서, 보호용 측벽 코팅 (예를 들어, 도 3c 및 도 3d의 제 2 측벽 코팅 (310)) 을 증착하는 동작은 제 1 타입의 막의 증착을 발생시키고, 에칭 동작은 제 2 타입의 막을 형성하도록 이 제 1 타입의 막을 변경한다. 제 2 타입의 막은 제 1 타입의 막보다 에칭 내성일 수도 있다. 예를 들어, 증착 동작은 붕소 나이트라이드 (BN) 막의 형성을 수반할 수도 있고, 이는 에칭 동작 동안 붕소 옥사이드 (BO) 막으로 프로세싱된다. 에칭 화학물질에 산소의 포함은 이 변화를 적어도 부분적으로 구동할 수도 있다. 붕소 옥사이드 막은 에칭에 특히 내성이 있을 수도 있어서, 측벽들을 오버-에칭하는 것에 대해 매우 우수한 보호를 제공한다.
C. 증착 프로세스
증착 프로세스는 에칭된 피처들 내의 측벽들 상에 보호용 층을 증착하도록 주로 수행된다. 증착 프로세스는 예를 들어, 관련된 보호용 층이 증착될 때 피처의 형상에 기초하여 특정한 증착 동작에 대해 튜닝될 수도 있다. 피처가 보다 완전히 에칭됨에 따라, 피처 형상이 변화되기 때문에, 증착 조건들은 변화하는 피처 형상을 수용하도록 변화될 수도 있다. 또한, 보호용 층의 특정한 특성들이 상이한 증착 동작들에 대해 변화될 수도 있다. 일 예에서, 보호용 층의 컨포멀도는 피처를 완전히 에칭하는 경우 가변될 수도 있다 (예를 들어, 앞서 증착된 보호용 층이 나중에 증착된 보호용 층과 상이한 컨포멀도로 형성된다). 또 다른 예에서, 보호용 층의 두께, 밀도, 및/또는 조성은 피처를 완전히 에칭하는 동안 변화할 수도 있다 (예를 들어, 앞서 증착된 보호용 층이 나중에 증착된 보호용 층과 비교하여 두께, 밀도, 또는 조성을 갖는다).
일부 경우들에서, 피처 내로 깊게 연장하는 것이 보호용 층에 유리하다. 고 종횡비 피처들 내에서 깊은 보호용 층의 형성은 상대적으로 저 부착 계수들을 갖는 반응물질들에 의해 인에이블될 수도 있다. 또한, 흡착-기반 증착에 의존하는 반응 메커니즘들 (예를 들어, ALD 반응들, MLD 반응들, 및 SAM 반응들) 은, 특히, 상대적으로 높은 압력들, 높은 반응물질 플로우 레이트들, 긴 반응물질 도즈 시간들, 긴 RF 시간들, 높은 RF 전력들, 그리고 높은 RF 듀티 사이클들에서 에칭된 피처들 내에서 깊은 보호용 층의 형성을 촉진할 수 있다. 이들 또는 다른 경우들에서, 반-컨포멀한 방식으로 증착되는 보호용 층에 대해 유리할 수도 있고, 측벽들의 상단부들 근방에서 보다 두껍게, 그리고 측벽들의 하단부 근방에서 상대적으로 보다 얇게 증착된다 (또는 증착되지 않는다) 는 것을 의미한다. 매우 컨포멀한 그리고 반-컨포멀한 보호용 층 증착들은, 예를 들어 도 3e 내지 도 3i와 관련하여 기술된 바와 같이 일부 경우들에서 단일 실시예로 조합될 수도 있다.
보호용 층의 증착은 피처가 부분적으로 에칭된 후 시작된다. 도 2의 논의에서 주지된 바와 같이, 증착 동작은 피처가 유전체 재료 내로 보다 깊게 에칭될 때, 부가적인 측벽 보호를 형성하도록 에칭 동작과 함께 순환될 수도 있다. 일부 경우들에서, 보호용 층의 증착은 피처가 최종 깊이의 적어도 약 1/3까지 에칭된 후 또는 될 때 시작된다. 일부 실시예들에서, 보호용 층의 증착은 일단 피처가 적어도 약 2, 적어도 약 5, 적어도 약 10, 적어도 약 15, 적어도 약 20, 또는 적어도 약 30의 종횡비에 도달하면 시작된다. 이들 또는 다른 경우들에서, 증착은 피처가 약 4, 약 10, 약 15, 약 20, 약 30, 약 40, 또는 약 50의 종횡비에 도달하기 전에 시작될 수도 있다. 일부 실시예들에서, 증착은 피처가 적어도 약 1 ㎛ 깊이로, 또는 적어도 약 1.5 ㎛ 깊이가 (예를 들어, 최종 피처 깊이가 3 내지 4 ㎛인 3D NAND 실시예들에서) 된 후 시작된다. 다른 실시예들에서, 증착은 피처가 적어도 약 600 ㎚ 깊이로, 또는 적어도 약 800 ㎚ 깊이 (예를 들어, 최종 피처 깊이가 1.5 내지 2 ㎛ 깊이인 DRAM 실시예들에서) 가 된 후 시작된다. 보호용 층의 증착을 개시하기 위한 최적의 시간은 보우를 형성하기 위해 측벽들이 달리 오버에칭되기 직전이다. 정확한 이 발생 타이밍은 에칭될 피처의 형상, 에칭될 재료, 에칭 및 보호용 층을 증착하는데 사용된 화학물질, 및 관련된 재료들을 에칭 및 증착하는데 사용된 프로세스 조건들에 종속한다.
증착 프로세스 동안 형성되는 보호용 층은 다양한 조성들을 가질 수도 있다. 설명된 바와 같이, 보호용 층은 에칭된 피처 내로 깊이 침투할 수도 있고 또는 침투하지 못할 수도 있고, 종종 피처를 에칭하도록 사용된 에칭 화학물질에 상대적으로 내성이 있다. 일부 경우들에서 보호용 층 (또는 보호용 층들 중 하나) 은 세라믹 재료이거나 유기 폴리머이다. 유기, 비-폴리머 막들이 또한 사용될 수도 있다. 예시적인 무기 재료들은 이로 제한되는 것은 아니지만, 붕소-함유 재료들 예컨대 붕소 옥사이드들 (BxOy) 및 붕소 나이트라이드들 (BxNy) 의 화학량론적 또는 비-화학량론적 제제들을 포함할 수도 있다. 다른 예들은 실리콘-함유 재료들 예컨대 실리콘 옥사이드들 (SixOy), 실리콘 나이트라이드들 (SixNy), 실리콘 카바이드들 (SixCy), 실리콘 옥시나이트라이드들 (SixOyNz), 실리콘 옥시카바이드들 (SixOyCz), 실리콘 옥시설파이드들 (SixOySz) 의 화학량론적 또는 비-화학량론적 제제들을 포함한다. 다른 예들은 금속-함유 재료들 예컨대 금속 옥사이드들 , 금속 나이트라이드들 , 금속 카바이드들, 및 이들의 조합들의 화학량론적 또는 비-화학량론적 제제들을 포함한다. 다른 예들은 탄소-폴리머 막들을 포함한다.
예시적인 유기 재료들은 폴리올레핀들, 예를 들어 일부 경우들에서, 폴리플루오로올레핀들을 포함할 수도 있다. 일 특정한 예는 폴리테트라플루오로에틸렌이다. 어떤 폴리플루오로올레핀들을 형성하는데 사용된 전구체 단편은 매우 낮은 부착 계수를 갖고 따라서 에칭된 피처 내로 깊게 침투하는데 우수한, CF2 (특정한 경우들에서 헥사플루오로프로필렌 옥사이드 (HFPO) 로부터 나올 수도 있는) 이다. 다른 예들은 붕소 카바이드들 또는 실리콘 카바이드들의 화학량론적 및 비-화학량론적 제제들을 포함할 수도 있다. 다른 실시예들에서, 증착 프로세스 동안 형성되는 보호용 층은 금속 옥사이드, 금속 나이트라이드, 또는 금속 카바이드일 수도 있다.
특정한 실시예들에서, 증착 프로세스 동안 형성되는 보호용 층은 유기 폴리머이다. 일부 경우들에서 유기 폴리머는 폴리아미드 또는 폴리에스테르이다. 특정한 경우 폴리아미드 보호용 층은 아실 클로라이드 및 디아민의 조합으로부터 형성된다. 일부 다른 경우들에서, 폴리아미드 보호용 층은 산 안하이드라이드 및 디아민의 조합으로부터 형성될 수도 있다. 특정한 다른 실시예들에서, 폴리에스테르 보호용 층은 아실 클로라이드 및 디올의 조합으로부터 형성될 수도 있다. 일부 실시예들에서 폴리에스테르 보호용 층은 디올과 산 안드하이드라이드의 조합으로부터 형성될 수도 있다. 일부 구현예들에서, 보호용 층은 유기 금속 전구체 및 디아민의 조합으로부터 형성된 금속-함유 폴리머일 수도 있다. 일부 다른 구현예들에서, 보호용 층은 유기 금속 전구체 및 디올의 조합으로부터 형성된 금속-함유 폴리머일 수도 있다. 예시적인 산 안하이드라이드들은, 이로 제한되는 것은 아니지만, 말산 안하이드라이드를 포함한다. 예시적인 금속 유기 전구체들은, 이로 제한되는 것은 아니지만, 트리메틸알루미늄을 포함한다. 일부 특정한 예들에서, 보호용 층은 말로닐 디클로라이드 및 에틸렌디아민의 조합으로부터 형성된 폴리아미드 층이다. 이러한 반응물질들은 다양한 실시예들에서 보호용 층을 형성하기 위해 MLD 프로세스에 사용될 수도 있다.
보호용 층이 붕소를 포함하면, 붕소-함유 반응물질이 사용될 수도 있다. 예시적인 붕소-함유 반응물질들은, 이로 제한되는 것은 아니지만, 트리이소프로필 보레이트 ([(CH3)2CHO]3B), 트리메틸붕소-d9 (B(CD3)3), 트리페닐보란 ((C6H5)3B), 및 트리스(펜타플루오로페닐)보란 ((C6F5)3B) 을 포함한다. 붕소-함유 반응물질들의 다른 예들은 붕소 트리클로라이드 (BCl3), 보란 (BH3), 디보란 (B2H6), 붕소 트리플루오라이드 (BF3), 및 트리메틸 보레이트 (B(OCH3)3) 를 포함한다. 특정한 예에서, 붕소-함유 반응물질은: B2H6, BCl3, BF3, 및 이들의 조합들로 구성된 그룹으로부터 선택된다. 순환적 ALD 또는 ALD-유사 증착 반응들이 붕소-함유 보호용 층을 증착할 수도 있다. 대안적으로, 비-순환적 프로세스들 예컨대 벌크 CVD 증착이 붕소-함유 보호용 층을 증착할 수도 있다.
보호용 층이 실리콘을 포함하면, 실리콘-함유 반응물질이 사용될 수도 있다. 실리콘-함유 반응물질은 예를 들어, 실란, 할로실란 또는 아미노실란일 수도 있다. 실란은 수소기 및/또는 탄소기를 함유하지만, 할로겐을 함유하지 않는다. 실란들의 예들은 실란 (SiH4), 디실란 (Si2H6), 및 메틸실란, 에틸실란, 이소프로필실란, t-부틸실란, 디메틸실란, 디에틸실란, 디-t-부틸실란, 아릴실란, sec-부틸실란, 덱실실란 (thexylsilane), 이소아밀실란 (isoamylsilane), t-부틸디실란, 디-t-부틸디실란, 등과 같은 유기 실란들이다. 할로실란은 적어도 하나의 할로겐기를 포함하고, 수소기 및/또는 탄소기를 포함하거나 포함하지 않을 수도 있다. 할로실란들의 예들은 요오드실란들, 브로모실란들, 클로로실란들 및 플루오로실란들이다. 할로실란들, 특히 플루오로실란들이 실리콘 재료들을 에칭할 수 있는 반응성 할라이드 종들을 형성할 수도 있지만, 본 명세서에 기술된 특정한 실시예들에서, 실리콘-함유 반응물질은 플라즈마가 점화될 때 존재하지 않는다. 구체적인 클로로실란들은 테트라클로로실란 (SiCl4), 트리클로로실란 (HSiCl3), 디클로로실란 (H2SiCl2), 모노클로로실란 (ClSiH3), 클로로아릴실란, 클로로메틸실란, 디클로로메틸실란, 클로로디메틸실란, 클로로에틸실란, t-부틸클로로실란, 디-t-부틸클로로실란, 클로로이소프로필실란, 클로로-sec-부틸실란, t-부틸디메틸클로로실란, 덱실디메틸클로로실란, 등이다. 일 특정한 브로모실란은 SiBr4이다. 아미노실란은 실리콘 원자에 결합된 적어도 하나의 질소 원자를 포함하지만, 또한 수소, 산소, 할로겐 및 탄소를 함유할 수도 있다. 아미노실란들의 예들은 모노-, 디-, 트리- 및 테트라-아미노실란 (각각 H3Si(NH2)4, H2Si(NH2)2, HSi(NH2)3 및 Si(NH2)4), 및 모노-, 디-, 트리- 및 테트라-아미노실란들, 예를 들어, t-부틸아미노실란, 메틸아미노실란, tert-부틸실란아미노, BTBAS (bis(tertiarybutylamino)silane (SiH2(NHC(CH3)3)2), tert-부틸 실릴카바메이트, SiH(CH3)-(N(CH3)2)2, SiHCl-(N(CH3)2)2, (Si(CH3)2NH)3 등으로 치환된다. 아미노실란의 다른 예는 트리실릴아민 (N(SiH3)3) 이다. 특정한 예에서, 실리콘-함유 반응물질은 SiCl4, SiH4, SiF4, SiBr4, 및 이들의 조합들로 구성된 그룹으로부터 선택된다. 순환적 ALD 또는 ALD-유사 증착 반응들 실리콘-함유 보호용 층을 증착할 수도 있다. 대안적으로, 벌크 CVD 증착과 같은 비-순환적 프로세스들은 실리콘-함유 보호용 층을 증착할 수도 있다. 특정한 실시예들에서, 실리콘 함유 전구체는 실리콘 옥사이드 보호용 코팅을 생성하도록 아산화질소 및/또는 분자 산소와 같은 산화제와 반응한다.
보호용 막이 질소-예를 들어, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 붕소 나이트라이드-를 함유하면, 질소-함유 반응물질이 사용될 수도 있다. 질소-함유 반응물질은 적어도 하나의 질소, 예를 들어, 질소, 암모니아, 하이드라진, 메틸아민, 디메틸아민, 에틸아민, 이소프로필아민, t-부틸아민, 디-t-부틸아민, 사이클로프로필아민, sec-부틸아민, 사이클로부틸아민, 이소아밀아민, 2 내지 메틸부탄-2-아민, 트리메틸아민, 디이소프로필아민, 디에틸이소프로필아민, 디-t-부틸하이드라진과 같은 아민들 (예를 들어, 아민 함유 탄소), 및 아닐린들, 피리딘들, 및 벤질아민둘과 같은 아민들을 함유하는 방향족을 함유한다. 아민들은 1원계, 2원계, 3원계 또는 4원계 (예를 들어, 테트라알킬암모늄 화합물들) 일 수도 있다. 질소-함유 반응물질은 질소 이외의 헤테로 원자들, 예를 들어, 히드록실아민, t-부틸옥시카르보닐 아민을 함유할 수도 있고 N-t-부틸 히드록실아민은 질소-함유 반응물질이다. 또 다른 예는 아산화질소이다.
보호용 막이 산소 - 예를 들어, 실리콘 옥사이드, 붕소 옥사이드, 또는 금속 옥사이드-를 포함하면, 산소-함유 반응물질이 사용될 수도 있다. 산소-함유 반응물질들의 예들은 이로 제한되는 것은 아니지만, 산소, 오존, 아산화 질소, 일산화 질소, 이산화 질소, 일산화 탄소, 이산화 탄소, 산화 술폰, 산소-함유 하이드로카본 (CxHyOz), 물, 이들의 혼합물들, 등을 포함한다. 개시된 전구체들은 제한하는 것으로 의도되지 않는다.
보호용 코팅이 유기 폴리머를 함유할 때, 저 부착 계수 전구체가 사용된다. 이러한 전구체들의 예들은 CF2 단편들을 생성하는 전구체들을 포함한다.
다른 반응물질들은 또한 당업자에게 공지된 바와 같이 사용될 수도 있다. 예를 들어 보호용 막이 금속 (예를 들어, 금속 옥사이드, 금속 나이트라이드, 금속 카바이드, 등) 을 포함하는 경우, 금속-함유 반응물질이 사용될 수도 있다. 예시적인 금속들은 이로 제한되는 것은 아니지만, 텅스텐, 티타늄, 탄탈, 루테늄, 알루미늄, 철 및 하프늄을 포함한다.
예시적인 알루미늄-함유 반응물질들은, 이로 제한되는 것은 아니지만, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 트리이소부틸알루미늄, 트리메틸알루미늄, 및 트리스(디메틸아미도)알루미늄(III), 등을 포함한다.
예시적인 텅스텐-함유 반응물질들은, 이로 제한되는 것은 아니지만, 비스(부틸사이클로펜타디에닐)텅스텐(IV) 디이오다이드, 비스(tert-부틸이미노)비스(tert-부틸아미노)텅스텐, 비스(tert-부틸이미노)비스(디메틸아미노)텅스텐(VI), 비스(사이클로펜타디에닐)텅스텐(IV) 디클로라이드, 비스(사이클로펜타디테닐)텅스텐(IV) 디하이드라이드, 비스(이소프로필사이클로펜타디에닐)텅스텐(IV) 디하이드라이드, 사이클로펜타디에닐텅스텐(II) 트리카르보닐 하이드라이드, 테트라카르보닐(1,5-사이클로옥타디엔)텅스텐(0), 트리아민텅스텐(IV) 트리카르보닐, 텅스텐 헥사카르보닐, 등을 포함한다.
예시적인 티타늄-함유 반응물질들은, 이로 제한되는 것은 아니지만, 비스(tert-부틸사이클로펜타디에닐)티타늄(IV) 디클로라이드, 테트라키스(디에틸아미도)티타늄(IV), 테트라키스(디메틸아미도)티타늄(IV), 테트라키스(에틸메틸아미도)티타늄(IV), 티타늄(IV) 디이소프로폭사이드비스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 티타늄(IV) 이소프로폭사이드, 티타늄 테트라클로라이드, 등을 포함한다.
예시적인 탄탈-함유 반응물질들은, 이로 제한되는 것은 아니지만, 펜타키스(디메틸아미노)탄탈(V), 탄탈(V) 에톡사이드, 트리스(디에틸아미도)(tert-부틸이미도)탄탈(V), 트리스(에틸메틸아미도)(tert-부틸이미도)탄탈(V), 등을 포함한다.
예시적인 루테늄-함유 반응물질들은, 이로 제한되는 것은 아니지만, 비스(사이클로펜타디에닐)루테늄(II), 비스(에틸사이클로펜타디에닐)루테늄(II), 비스(펜타메틸사이클로펜타디에닐)루테늄(II), 트리루테늄 도데카카르보닐, 등을 포함한다.
예시적인 철-함유 반응물질들은, 이로 제한되는 것은 아니지만, [1,1'-비스(디페닐포스피노)페로센]테트라카르보닐몰리브덴(0), 비스(펜타메틸사이클로펜타디에닐)철(II), 1,1'-디에틸페로센, 철(0) 펜타카르보닐, 철(III) 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 등을 포함한다.
예시적인 하프늄-함유 반응물질들은, 이로 제한되는 것은 아니지만, 비스(tert-부틸사이클로펜타디에닐)디메틸하프늄(IV), 비스(메틸-η5-사이클로펜타디에닐)디메틸하프늄, 비스(메틸-η5-사이클로펜타디에닐)메톡시메틸하프늄, 비스(트리메틸실릴)아미도하프늄(IV) 클로라이드, 디메틸비스(사이클로펜타디에닐)하프늄(IV), 하프늄(IV) tert-부톡사이드, 하프늄 이소프로폭사이드 이소프로판올, 테트라키스(디에틸아미도)하프늄(IV), 테트라키스(디메틸아미도)하프늄(IV), 테트라키스(에틸메틸아미도)하프늄(IV), 등을 포함한다.
유사하게, 보호용 막이 탄소를 포함하면, 탄소-함유 반응물질이 사용될 수도 있다.
반응물질 조합들의 몇몇 특정한 예들이 제공되지만, 이들 예들은 제한하는 것으로 의도되지 않는다. 일 예에서, 붕소-함유 전구체 막이 B2H6, BCl3 또는 BF3과 같은 붕소-함유 반응물질을 기판 표면에 부착함으로써 형성된다. 전구체 막은 산화 또는 질화 플라즈마로의 노출을 통해 보호용 막으로 변환된다 (예를 들어, 플라즈마는 O2, N2, NH3, N2O, H2, 및 이들의 조합들로부터 생성된다).
특정한 예에서, BCl3는 붕소-함유 전구체 층을 형성하도록 흡착되고, 이어서 붕소 나이트라이드 보호용 막의 형성을 구동하는, 플라즈마가 N2 및 H2의 조합으로부터 생성된다. 반응이 ALD와 같은 순환적 프로세스를 통해 발생할 수도 있다. 유사한 예에서, 반응은 기판이 플라즈마에 노출되는 동안 BCl3, N2 및 H2가 모두 동시에 제공되는 CVD와 같은 연속 프로세스를 통해 발생할 수도 있다. 붕소 나이트라이드 막의 형성 후, 기판이 더 에칭될 수도 있다. 에칭 화학물질은 붕소 옥사이드를 형성하기 위해 붕소 나이트라이드 막과 반응할 수 있는, 산소 (다른 에칭 화학물질, 예를 들어, 플루오로카본들 예컨대 C4F6 및/또는 C4F8과 함께) 를 포함할 수도 있다. 붕소 옥사이드는 특히 플루오로카본계 에칭 화학물질에 특히 내성이 있어서, 오버-에칭 측벽들에 대한 우수한 보호를 제공한다.
또 다른 예에서, 실리콘 함유 종 (예를 들어, SiCl4, SiH4, SiF4, SiBr4, 등) 이 실리콘-함유 전구체 막을 형성하기 위해 기판의 표면 상에 흡착된다. 실리콘-함유 전구체 막은 O2, N2, NH3, N2O, H2, 및 이들의 조합들로부터 생성된 플라즈마에 노출함으로써 실리콘 옥사이드 또는 실리콘 나이트라이드로 변환될 수도 있다. 에칭되는 유전체 재료가 실리콘 옥사이드를 포함하면, 실리콘 나이트라이드와 같은 보호용 층을 형성하는데 바람직할 수도 있다 (그리고 반대도 된다).
상기 주지된 바와 같이, 하나 이상의 보호용 층들을 형성하도록 사용된 전구체(들)는 상대적으로 낮은 부착 계수들을 가질 수도 있어서, 전구체들로 하여금 매우 컨포멀한 보호용 막을 형성하기 위해 에칭된 피처들 내로 깊게 침투하게 한다. 일부 경우들에서, (관련된 증착 조건들에서) 전구체들의 부착 계수는 적어도 하나의 보호용 층들의 형성 동안 약 0.05 이하, 예를 들어 약 0.001 이하일 수도 있다. 보다 높은 부착 계수 전구체(들)는 반-컨포멀한 보호용 막들을 형성하는 것이 바람직한 경우들에서 사용될 수도 있다.
반응 메커니즘은 순환적 (예를 들어, ALD) 일 수도 있고 또는 연속적 (예를 들어, CVD) 일 수도 있다. 목표된 측벽 위치들에서 보호용 측벽 막의 형성을 발생시키는 임의의 방법이 사용될 수도 있다. 언급된 바와 같이, ALD, MLD, 및 SAM 반응들은 튜닝가능한 컨포멀도 및 자기-제한된 특성들로 인해 이 목적에 특히 잘 맞을 수도 있다. 플라즈마 보조된 ALD는 튜닝가능한 컨포멀도에 특히 잘 맞을 수도 있다. 그러나, 다른 타입들의 반응들은 (특히 보호용 막이 제공되지 않는다면 보우가 형성되거나 달리 형성되는 영역들에서) 에칭된 피처의 측벽들을 보호하도록 목표된 위치들에서 형성될 수 있는 한 사용될 수도 있다. ALD 및 CVD 반응들을 위한 기본 동작들은 도 2의 동작 205과 관련하여 상기 기술되었다. 간략하게, 플라즈마 보조된 ALD 반응들은 동작들: (a) 흡착된 전구체 층을 형성하기 위해 제 1 반응물질의 전달, (b) 반응 챔버로부터 제 1 반응물질을 제거하기 위한 선택가능한 퍼지, (c) 종종 플라즈마의 형성시 제공된, 제 2 반응물질의 전달, (d) 과잉 반응물질을 제거하기 위한 선택가능한 퍼지, 및 (e) 막이 목표된 두께에 도달할 때까지 (a) 내지 (d) 를 반복하는 동작을 순환적으로 수행하는 것을 수반한다. 반응물질들은 분리된 시간들로 제공되고 반응이 표면 반응이기 때문에, 막은 흡착 제한된다. 이는 전체 리세스된 피처들을 라이닝할 수 있는 매우 컨포멀한 막들의 형성을 발생시킨다. 반대로, 플라즈마 보조된 CVD 반응들은 기판이 플라즈마에 노출되는 동안 기판에 반응물질(들)을 연속적으로 전달하는 것을 수반한다. CVD 반응들은 기판 표면 상에 반응 산물들을 증착하는 가스 상 반응들이다. 상기 언급된 바와 같이, MLD 및 SAM 반응들은 본 명세서에 참조로서 인용된 특정한 특허들 또는 특허 출원들에 더 기술된다. 간략하게, MLD 반응들은 2 번의 반-반응들을 수반하는 ALD-유사 사이클들을 사용하여 유기 폴리머의 박막들을 증착한다. SAM 반응들은 헤드 그룹 (group) 및 테일 (tail) 그룹을 갖는 단일 전구체를 사용하여 유기 재료의 흡착-제한된 박막들을 증착한다.
이하의 반응 조건들은 보호용 막의 적어도 하나의 층을 형성하기 위한 증착 반응이 ALD 방법들을 통해 발생하는 특정한 실시예들에 사용될 수도 있다. 기판 온도는 약 0 내지 500 ℃, 예를 들어 약 20 내지 200 ℃로 유지될 수도 있다. 압력은 약 100 또는 200 mTorr만큼 낮고 약 1, 2, 또는 3 Torr만큼 높게 유지될 수도 있다. 이온 에너지는, 예를 들어 약 1 ㎸ 이하로 상대적으로 낮을 수도 있다. 플라즈마를 생성하도록 사용된 RF 주파수는 약 60 ㎒일 수도 있지만, 다른 주파수들이 또한 사용될 수도 있다. RF 전력은 수 백 W, 예를 들어 약 500 W 이하, 약 400 W 이하, 또는 약 300 W 이하 (전력은 단일 300 ㎜ 웨이퍼로 전달된다고 가정하고, 부가적인 또는 상이하게 사이징된 기판들에 대해 기판 면적에 기초하여 전력 선형으로 스케일링) 일 수도 있다. ALD 사이클 각각 동안, 흡착 반응물질은 약 0.5 내지 20 초의 지속기간 동안 약 50 내지 1000 sccm의 플로우 레이트로 전달될 수도 있다. 제 1 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다. 플라즈마는 약 0.5 내지 120 초의 지속기간 동안, 약 50 내지 1000 sccm의 반응물질 (반응물질과 함께 제공된 모든 불활성 가스는 제외하고) 플로우 레이트로 기판에 노출될 수도 있다. 플라즈마 노출 동안 수소의 플로우 레이트는 약 0 내지 1000 sccm일 수도 있다. RF 후 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다.
다음의 반응 조건들은 보호용 막의 적어도 하나의 층을 형성하기 위한 증착 반응이 CVD 방법들을 통해 발생하는 특정한 실시예들에서 사용될 수도 있다. 기판 온도는 약 0 내지 500 ℃, 예를 들어 약 20 내지 200 ℃로 유지될 수도 있다. 압력은 약 100 내지 3000 mT로 유지될 수도 있다. 플라즈마를 생성하도록 사용된 RF 주파수는 2 내지 60 ㎒일 수도 있다. 플라즈마를 생성하도록 사용된 RF 전력은 약 50 내지 2000 W, 예를 들어 약 100 내지 800 W (단일 300 ㎜ 기판을 가정함) 일 수도 있다. 반응물질 전달 및 플라즈마 노출의 지속기간은 약 1 내지 180 초일 수도 있다. 플로우 레이트들은 특정한 반응물질들에 종속된다. 일 예에서, BCl3은 약 50 내지 1000 sccm의 플로우 레이트로 제공되고, N2는 약 50 내지 1000 sccm의 레이트, H2는 약 50 내지 1000 sccm의 레이트로 BCl3, N2 및 H2 이 제공된다. ALD 및 CVD 반응 조건들은 가이드로서 제공되고 제한하는 것으로 의도되지 않는다.
V. 장치
본 명세서에 기술된 방법들은 임의의 적합한 장치 또는 장치의 조합에 의해 수행될 수도 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 실시예들에서, 하드웨어는 프로세스 툴에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다. 일 프로세스 스테이션은 에칭 스테이션일 수도 있고 또 다른 프로세스 스테이션은 증착 스테이션일 수도 있다. 또 다른 실시예에서, 에칭 및 증착은 단일 스테이션/챔버에서 발생한다.
예를 들어, 도 4a 내지 도 4c는 본 명세서에 기술된 에칭 동작들을 수행하기 위해 사용될 수도 있는 조정가능한 용량 결합된 한정된 RF 플라즈마 반응기 (400) 의 실시예를 예시한다. 도시된 바와 같이, 진공 챔버 (402) 는 하부 전극 (406) 을 하우징하는 내부 공간을 둘러싸는 챔버 하우징 (404) 을 포함한다. 챔버 (402) 의 상부 부분에서, 상부 전극 (408) 은 하부 전극 (406) 으로부터 수직으로 이격된다. 상부 및 하부 전극들 (408, 606) 의 평면 표면들은 실질적으로 평행하고 전극들 사이의 수직 방향에 직교한다. 바람직하게 상부 및 하부 전극들 (408, 606) 은 원형이고 수직 축에 대해 동축이다. 상부 전극 (408) 의 하부 표면은 하부 전극 (406) 의 상부 표면과 마주본다. 이격되어 마주보는 전극 표면들은 전극 표면들 사이의 조정 가능한 갭 (410) 을 규정한다. 동작 동안, 하부 전극 (406) 에는 RF 전력 공급부 (매칭) (420) 에 의해 RF 전력이 공급된다. RF 전력은 RF 공급 도관 (422), RF 스트랩 (424) 및 RF 전력 부재 (426) 를 통해 하부 전극 (406) 에 공급된다. 접지 차폐부 (436) 는 하부 전극 (406) 에 보다 균일한 RF 장을 제공하도록 RF 전력 부재 (426) 를 둘러쌀 수도 있다. 전체 내용이 참조로서 본 명세서에 인용되는, (전체 내용이 참조로서 본 명세서에 인용된) 공동으로 소유된 미국 특허 제 7,732,728 호에 기술된 바와 같이, 웨이퍼는 웨이퍼 포트 (482) 를 통해 삽입되고 프로세싱을 위해 하부 전극 (406) 상의 갭 (410) 내에 지지되고, 프로세스 가스가 갭 (410) 에 공급되고 RF 전력에 의해 플라즈마 상태로 여기된다. 상부 전극 (408) 은 전력 공급되거나 (power) 접지될 수 있다.
도 4a 내지 도 4c에 도시된 실시예에서, 하부 전극 (406) 은 하부 전극 지지 플레이트 (416) 상에 지지된다. 하부 전극 (406) 과 하부 전극 지지 플레이트 (416) 사이에 개재된 절연체 링 (414) 은 지지 플레이트 (416) 로부터 하부 전극 (406) 을 절연한다.
RF 바이어스 하우징 (430) 은 RF 바이어스 하우징 보울 (bowl) (432) 상에 하부 전극 (406) 을 지지한다. 보울 (432) 은 RF 바이어스 하우징 (430) 의 암 (434) 에 의해 도관 지지 플레이트 (438) 에 챔버 벽 플레이트 (418) 내의 개구를 통해 연결된다. 바람직한 실시예에서, RF 바이어스 하우징 보울 (432) 과 RF 바이어스 하우징 암 (434) 은 일 컴포넌트로서 일체형으로 형성되지만, 암 (434) 과 보울 (432) 은 함께 볼트 결합되거나 연결된 2 개의 별개의 컴포넌트들일 수 있다.
RF 바이어스 하우징 암 (434) 은 RF 전력을 지나가게 하기 위한 하나 이상의 중공형 통로들 및 가스 냉각제, 액체 냉각제, RF 에너지, 리프트 핀 제어를 위한 케이블들, 진공 챔버 (402) 의 외부로부터 진공 챔버 (402) 의 내부로 하부 전극 (406) 의 후면 상의 공간에서의 전기적 모니터링 및 작동 신호들과 같은 설비를 포함한다. RF 공급 도관 (422) 은 RF 바이어스 하우징 암 (434) 으로부터 절연되고, RF 바이어스 하우징 암 (434) 은 RF 전력 공급부 (420) 로의 RF 전력에 대한 복귀 경로를 제공한다. 설비 도관 (440) 은 설비 컴포넌트들에 통로를 제공한다. 설비 컴포넌트들의 추가의 상세사항들은 미국 특허 제 5,948,704 호 및 제 7,732,728 호에 기술되고 기술의 간략함을 위해 여기에 도시되지 않는다. 갭 (410) 은 제한 링 어셈블리 또는 슈라우드 (미도시) 에 의해 바람직하게 둘러싸이고, 그 상세사항들은 공동으로 소유되고 본 명세서에 참조로서 인용된 미국 특허 제 7,740,736 호에서 발견될 수 있다. 진공 챔버 (402) 의 내부는 진공 포털 (portal) (480) 을 통해 진공 펌프로의 연결에 의해 저압으로 유지된다.
도관 지지 플레이트 (438) 는 구동 (actuation) 메커니즘 (442) 에 부착된다. 구동 메커니즘의 상세사항들은 상기와 같이 전체가 참조로서 본 명세서에 인용된 공동으로 소유된 미국 특허 제 7,732,728 호에 기술된다. 서보 기계 모터, 스텝퍼 모터 등과 같은, 구동 메커니즘 (442) 은 예를 들어, 볼 나사를 회전시키기 위한 모터 및 볼 나사와 같은 나사 기어 (446) 에 의해, 수직의 선형 베어링 (444) 에 부착된다. 갭 (410) 의 크기를 조정하기 위한 동작 동안, 구동 메커니즘 (442) 은 수직의 선형 베어링 (444) 을 따라 이동한다. 도 4a는 구동 메커니즘 (442) 이 작은 갭 (410a) 을 발생시키는 선형 베어링 (444) 상의 고 위치에 있을 때의 배열을 예시한다. 도 4b는 구동 메커니즘 (442) 이 선형 베어링 (444) 상의 중간 위치에 있을 때의 배열을 예시한다. 도시된 바와 같이, 하부 전극 (406), RF 바이어스 하우징 (430), 도관 지지 플레이트 (438), RF 전력 공급부 (420) 는 모두 챔버 하우징 (404) 및 상부 전극 (408) 에 대해 하부로 이동하고, 중간 크기 갭 (410b) 을 발생시킨다.
도 4c는 구동 메커니즘 (442) 이 선형 베어링 상의 저 위치에 있을 때 큰 갭 (410c) 을 예시한다. 바람직하게, 상부 및 하부 전극들 (408, 406) 은 갭 조정 동안 동축으로 유지되고 갭에 걸친 상부 전극 및 하부 전극의 대면하는 표면들은 평행하게 유지된다.
이 실시예는 예를 들어, 300 ㎜ 웨이퍼들과 같은 큰 직경 기판 또는 평판 디스플레이들에 걸쳐 균일한 에칭을 유지하도록, 멀티-단계 프로세스 레시피들 (BARC, HARC, 및 STRIP, 등) 동안 CCP 챔버 (402) 내의 하부 및 상부 전극들 (406, 408) 사이의 갭 (410) 이 조정되게 한다. 특히, 이 챔버는 하부 및 상부 전극들 (406, 408) 사이에 조정 가능한 갭을 제공하는데 필수적인 선형 운동을 허용하는 기계적 장치에 속한다.
도 4a는 근위 단부에서 도관 지지 플레이트 (438) 에 시일되고 원위 단부에서 챔버 벽 플레이트 (418) 의 계단형 플랜지 (428) 에 시일되는 측면으로 편향된 벨로즈 (bellows) (450) 를 예시한다. 계단형 플랜지의 내부 직경은 RF 바이어스 하우징 암 (434) 이 통과하는 챔버 벽 플레이트 (418) 내에 개구 (412) 를 규정한다. 벨로우즈 (450) 의 원위 단부는 클램프 링 (452) 에 의해 클램핑된다.
측면으로 편향된 벨로즈 (450) 는 RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 구동 메커니즘 (442) 의 수직 이동을 허용하면서 진공 시일을 제공한다. RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 구동 메커니즘 (442) 은 캔틸레버 어셈블리로서 지칭될 수 있다. 바람직하게, RF 전력 공급부 (420) 는 캔틸레버 어셈블리와 함께 이동하고 도관 지지 플레이트 (438) 에 부착될 수 있다. 도 4b는 캔틸레버 어셈블리가 중간 위치에 있을 때 중립 위치에 있는 벨로즈 (450) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 저 위치에 있을 때 측면으로 편향된 벨로즈 (450) 를 도시한다.
레버린스 (labyrinth) 시일 (448) 은 벨로즈 (450) 와 플라즈마 프로세싱 챔버 하우징 (404) 의 내부 사이에 입자 배리어를 제공한다. 고정된 차폐부 (456) 는 이동식 차폐 플레이트 (458) 가 캔틸레버 어셈블리의 수직 이동을 수용하도록 수직으로 이동하는 레버린스 홈 (460) (슬롯) 을 제공하도록 챔버 벽 플레이트 (418) 에서 챔버 하우징 (404) 의 내부 내측 벽에 부동적으로 부착된다. 이동식 차폐 플레이트 (458) 의 외측 부분은 하부 전극 (406) 의 모든 수직 위치들에서 슬롯 내에 유지된다.
도시된 실시예에서, 레버린스 시일 (448) 은 레버린스 홈 (460) 을 규정하는 챔버 벽 플레이트 (418) 내의 개구 (412) 의 주변에서 챔버 벽 플레이트 (418) 의 내측 표면에 부착된 고정된 차폐부 (456) 를 포함한다. 이동식 차폐 플레이트 (458) 는 부착되고 RF 바이어스 하우징 암 (434) 으로부터 방사상으로 연장하고, 암 (434) 은 챔버 벽 플레이트 (418) 내의 개구 (412) 를 통과한다. 이동식 차폐 플레이트 (458) 는 제 1 갭만큼 고정된 차폐부 (456) 로부터 이격되고 캔틸레버 어셈블리로 하여금 수직으로 이동하게 하는 제 2 갭만큼 챔버 벽 플레이트 (418) 의 내부 표면으로부터 이격되는 동안 레버린스 홈 (460) 내로 연장한다. 레버린스 시일 (448) 은 벨로즈 (450) 로부터 스폴링된 (spalled) 입자들의 이송으로 하여금 진공 챔버 내부로 들어가는 것을 차단하고 프로세스 가스 플라즈마로부터의 라디칼들로 하여금 라디칼들이 나중에 스폴링되는 퇴적물들을 형성하는 벨로즈 (450) 로 이송되는 것을 차단한다.
도 4a는 캔틸레버 어셈블리가 높은 위치 (작은 갭 (410a)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 레버린스 홈 (460) 내의 보다 높은 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 낮은 위치 (큰 갭 (410c)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 레버린스 홈 (460) 내의 보다 낮은 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 도 4b는 캔틸레버 어셈블리가 중간 위치 (중간 갭 (410b)) 에 있을 때 레버린스 홈 (460) 내의 중립 또는 중간 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 레버린스 시일 (448) 은 RF 바이어스 하우징 암 (434) 에 대해 대칭적인 것으로 도시되지만, 다른 실시예들에서, 레버린스 시일 (448) 은 RF 바이어스 암 (434) 에 대해 비대칭적일 수도 있다.
도 5는 본 명세서에서 기술된 증착 방법들을 구현하기 위해 배열된 다양한 반응기 컴포넌트들을 도시하는 단순한 블록도를 제공한다. 도시된 바와 같이, 반응기 (500) 는 반응기의 다른 컴포넌트들을 둘러싸고 접지된 히터 블록 (520) 과 함께 동작하는 샤워헤드 (514) 를 포함하는 용량-방전 (capacitive-discharge) 타입 시스템에 의해 생성된 플라즈마를 담도록 기능하는 프로세스 챔버 (524) 를 포함한다. 고 주파수 (HF) RF 생성기 (504) 및 저 주파수 (LF) RF 생성기 (502) 는 매칭 네트워크 (506) 및 샤워헤드 (514) 에 연결될 수도 있다. 매칭 네트워크 (506) 에 의해 공급된 전력 및 주파수는 프로세스 챔버 (524) 에 공급된 프로세스 가스들로부터 플라즈마를 생성하기에 충분할 수도 있다. 예를 들어, 매칭 네트워크 (506) 는 50 W 내지 500 W의 HFRF 전력을 제공할 수도 있다. 일부 예들에서, 매칭 네트워크 (506) 는 100 W 내지 5000 W의 HFRF 전력 및 100 W 내지 5000 W의 LFRF 전력의 총 에너지를 제공할 수도 있다. 통상적인 프로세스에서, HFRF 컴포넌트는 일반적으로 5 ㎒ 내지 60 ㎒, 예를 들어, 13.56 ㎒일 수도 있다. LF 컴포넌트가 있는 동작들에서, LF 컴포넌트는 약 100 ㎑ 내지 2 ㎒, 예를 들어, 430 ㎑일 수도 있다.
반응기 내에서, 웨이퍼 페데스탈 (518) 은 기판 (516) 을 지지한다. 페데스탈 (518) 은 증착 및/또는 플라즈마 처리 반응들 사이에 그리고 증착 및/또는 플라즈마 처리 반응들 동안 기판을 홀딩하고 이송하기 위한 척, 포크, 또는 리프트 핀들 (lift pins)(미도시) 을 포함할 수도 있다. 척은 산업 및/또는 연구에 사용하기 위해 사용가능한 정전 척, 기계적인 척 또는 다양한 다른 타입들의 척일 수도 있다.
다양한 프로세스 가스들은 유입구 (512) 를 통해 도입될 수도 있다. 복수의 소스 가스 라인들 (510) 이 매니폴드 (508) 에 연결된다. 가스들은 미리 혼합될 수도 있고 되지 않을 수도 있다. 적절한 밸브 및 질량 유량 제어 메커니즘들이 올바른 프로세스 가스들이 프로세스의 증착 및 플라즈마 처리 페이즈들 동안 전달되는 것을 보장하도록 채용될 수도 있다. 화학적 전구체(들)가 액체 형태로 전달되는 경우, 액체 플로우 제어 메커니즘들이 채용될 수도 있다. 이어서 이러한 액체들은 기화되고 증착 챔버에 도달하기 전에 액체 형태로 공급된 화학적 전구체의 기화점 (vaporization point) 이상으로 가열된 매니폴드 내에서의 운송 동안 프로세스 가스들과 혼합될 수도 있다.
프로세스 가스들이 유출부 (522) 를 통해 챔버 (524) 를 나온다. 진공 펌프, 예를 들어, 1단계 또는 2단계 기계적 드라이 펌프, 및/또는 터보분자 (turbomolecular) 펌프 (540) 는 프로세스 챔버 (524) 로부터 프로세스 가스들을 유출하고 (draw out), 쓰로틀 밸브 (throttle valve) 또는 진자 밸브 (pendulum valve) 와 같은 폐루프 제어된 플로우 제한 디바이스를 사용함으로써 프로세스 챔버 (524) 내에서 적합하게 저압을 유지하도록 사용될 수도 있다.
상기에 논의된 바와 같이, 본 명세서에서 논의된 증착 기법들은 멀티-스테이션 툴 또는 단일 스테이션 툴에서 구현될 수도 있다. 특정한 구현예들에서, 4-스테이션 증착 스킴을 갖는 300 ㎜ Lam VectorTM 툴 또는 6-스테이션 증착 스킴을 갖는 200 ㎜ SequelTM 툴이 사용될 수도 있다. 일부 구현예들에서, 450 ㎜ 웨이퍼들을 프로세싱하기 위한 툴들이 사용될 수도 있다. 다양한 구현예들에서, 웨이퍼들은 매 증착 및/또는 매 증착 후 플라즈마 처리 후에 인덱싱될 수도 있고, 또는 에칭 챔버들 또는 스테이션들이 또한 동일한 툴의 일부이면, 에칭 동작들 후에 인덱싱될 수도 있고, 또는 다중 증착들 및 처리들이 웨이퍼를 인덱싱하기 전에 단일 스테이션에서 수행될 수도 있다.
일부 실시예들에서, 본 명세서에 기술된 기법들을 수행하도록 구성된 장치가 제공될 수도 있다. 적합한 장치는 다양한 프로세스 동작들을 수행하기 위한 하드웨어 뿐만 아니라 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기 (530) 를 포함할 수도 있다. 시스템 제어기 (530) 는 통상적으로 하나 이상의 메모리 디바이스들 및 다양한 프로세스 제어 장비, 예를 들어, 밸브들, RF 생성기들, 웨이퍼 핸들링 시스템들, 등과 통신가능하게 연결되고 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들을 포함할 것이고, 따라서 장치는 개시된 실시예들에 따른 기법을 수행할 것이다. 본 개시에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능 매체는 시스템 제어기 (530) 에 커플링될 수도 있다. 시스템 제어기 (530) 는 본 명세서에 기술된 바와 같은 증착 동작들과 연관된 다양한 프로세스 파라미터들의 제어를 용이하게 하도록, 다양한 하드웨어 디바이스들, 예를 들어, 질량 유량 제어기들, 밸브들, RF 생성기들, 진공 펌프들, 등과 통신가능하게 연결될 수도 있다.
일부 실시예들에서, 시스템 제어기 (530) 는 반응기 (500) 의 모든 액티비티들을 제어할 수도 있다. 시스템 제어기 (530) 는 대용량 저장 디바이스에 저장되고 메모리 디바이스 내로 로딩되어 프로세서 상에서 실행되는 시스템 제어 소프트웨어를 실행한다. 시스템 제어 소프트웨어는 가스 플로우들의 타이밍, 웨이퍼 이동, RF 생성기 활성화, 등 뿐만 아니라 가스들의 혼합물, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, 기판 페데스탈, 척 및/또는 서셉터 (susceptor) 위치, 및 반응기 장치 (500) 에 의해서 수행되는 특정한 프로세스의 다른 파라미터들을 포함할 수 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 프로세스들을 실행하는데 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 작성될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
시스템 제어기 (530) 는 통상적으로 하나 이상의 메모리 디바이스들 및 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들을 포함할 수도 있고, 따라서 장치는 본 개시에 따른 기법을 수행할 것이다. 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능 매체는 시스템 제어기 (530) 에 커플링될 수도 있다.
하나 이상의 프로세스 스테이션들이 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 6은 인바운드 로드 록 (602) 및 아웃바운드 로드 록 (604) 을 갖는 멀티-스테이션 프로세싱 툴 (600) 의 실시예의 개략도를 도시하고, 인바운드 로드 록 및 아웃바운드 로드 록 중 하나 또는 양자는 리모트 플라즈마 소스를 포함할 수도 있다. 대기압에서, 로봇 (606) 은 대기 포트 (610) 를 통해 인바운드 로드 록 (602) 으로 로딩된 카세트로부터 포드 (608) 를 통해 웨이퍼들을 이동시키도록 구성된다. 웨이퍼는 로봇 (606) 에 의해 인바운드 로드 록 (602) 내의 페데스탈 (612) 상에 위치되고, 대기 포트 (610) 는 닫히고, 로드 록 (602) 은 펌프다운된다. 인바운드 로드 록 (602) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (614) 내로 도입되기 전에 인바운드 로드 록 (602) 내의 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해, 인바운드 로드 록 (602) 내에서 히팅될 수도 있다. 다음에, 프로세싱 챔버 (614) 로 챔버 이송 포트 (616) 가 개방되고, 또 다른 로봇 (미도시) 이 프로세싱을 위해 반응기 내에 도시된 제 1 스테이션의 페데스탈 상에 반응기 내로 웨이퍼를 위치시킨다. 도시된 실시예는 로드록들을 포함하지만, 일부 실시예들에서, 웨이퍼의 프로세스 스테이션 내로의 직접적인 진입이 제공될 수도 있다는 것이 이해될 것이다.
도시된 프로세싱 챔버 (614) 는 도 6에 도시된 실시예에서 1 내지 4로 번호가 붙여진, 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 히팅된 페데스탈 (스테이션 1에 대해 618로 도시됨), 및 가스 라인 유입부들을 갖는다. 일부 실시예들에서, 프로세스 스테이션 각각이 상이한 목적 또는 복수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 프로세스 스테이션 1 내지 프로세스 스테이션 4는 ALD, CVD, CFD, 또는 에칭 (임의의 프로세스는 플라즈마 보조될 수도 있음) 중 하나 이상을 수행하기 위한 챔버일 수도 있다. 일 실시예에서, 프로세스 스테이션들 중 적어도 하나는 도 5에 도시된 바와 같은 반응 챔버를 갖는 증착 스테이션이고, 프로세스 스테이션들 중 적어도 다른 하나는 도 4a 내지 도 4c에 도시된 바와 같은 반응 챔버를 갖는 에칭 스테이션이다. 도시된 프로세싱 챔버 (614) 는 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있는 반면, 다른 실시예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.
도 6은 또한 프로세싱 챔버 (614) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (690) 의 실시예를 도시한다. 일부 실시예들에서, 웨이퍼 핸들링 시스템 (690) 은 다양한 프로세스 스테이션들 사이 그리고/또는 프로세스 스테이션과 로드 록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 이해될 것이다. 비-제한적인 예들은 웨이퍼 캐로절들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 6은 또한 프로세스 툴 (600) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (650) 의 실시예를 도시한다. 시스템 제어기 (650) 는 하나 이상의 메모리 디바이스들 (656), 하나 이상의 대용량 저장 디바이스들 (654), 및 하나 이상의 프로세서들 (652) 을 포함할 수도 있다. 프로세서들 (652) 은 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.
일부 구현예들에서, 제어기는 상술한 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 동작들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 동작들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 동작들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, 분자 층 증착 (MLD) 챔버 또는 모듈, SAM (self-assembled monolayer) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 동작 또는 동작들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
특정한 실시예들에서, 제어기는 도 2에 도시되고 도 2와 관련하여 기술된 동작들을 수행하기 위한 인스트럭션들을 갖는다. 예를 들어, 제어기는 (a) 기판 상에 피처를 부분적으로 에칭하기 위한 에칭 동작, 및 (b) 기판을 실질적으로 에칭하지 않고 에칭된 피처 내에 보호용 측벽 코팅을 증착하는 동작을 순환적으로 수행하기 위한 인스트럭션들을 가질 수도 있다. 인스트럭션들은 개시된 반응 조건들을 사용하여 이들 프로세스들을 수행하는 것과 관련될 수도 있다. 일부 경우들에서, 제 1 보호용 층을 증착하기 위한 인스트럭션들은 제 2 보호용 층을 증착하기 위한 인스트럭션들과 상이하다. 인스트럭션들은 반응 챔버 압력, 반응물질 전달 레이트, 반응물질 도즈 시간, RF 시간, RF 전력, RF 듀티 사이클, 등의 면에서 상이할 수도 있다. 제 1 보호용 층 대 제 2 보호용 층을 증착하기 위한 인스트럭션들의 차들이 컨포멀도, 두께, 밀도, 및/또는 조성과 같은 상이한 특성들을 갖는 제 1 및 제 2 보호용 층들 형성을 발생시킬 수도 있다. 인스트럭션들은 또한 일부 구현예들에서 에칭 챔버와 증착 챔버 사이에서 기판을 이송하는 것과 관련될 수도 있다.
도 6의 실시예를 다시 참조하면, 일부 실시예들에서, 시스템 제어기 (650) 는 프로세스 툴 (600) 의 모든 액티비티들을 제어한다. 시스템 제어기 (650) 는 대용량 저장 디바이스 (654) 에 저장되고 메모리 디바이스 (656) 내로 로딩되어 프로세서 (652) 상에서 실행되는 시스템 제어 소프트웨어 (658) 를 실행한다. 대안적으로, 제어 로직은 시스템 제어기 (650) 내에서 하드 코딩될 수 있다. ASIC (Applications Specific Integrated Circuits), PLD (Programmable Logic Devices) (예를 들어, FPGA (field-programmable gate arrays)) 등이 이들 목적들을 위해서 사용될 수도 있다. 이하의 논의에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 필적할만한 하드 코딩된 로직이 대신에 사용될 수도 있다. 시스템 제어 소프트웨어 (658) 는 타이밍, 가스의 혼합물, 가스 플로우의 양, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, RF 노출 시간, 기판 페데스탈, 척 및/또는 서셉터 (susceptor) 위치, 및 프로세스 툴 (600) 에 의해서 수행되는 특정한 프로세스의 다른 파라미터들을 포함할 수 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 프로세스들을 실행하는데 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 작성될 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어 (658) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 (sequencing) 인스트럭션들을 포함할 수도 있다. 예를 들어, CFD 프로세스의 페이즈 각각은 시스템 제어기 (650) 에 의해 실행하기 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. ALD 프로세스 페이즈를 위한 프로세스 조건들을 설정하기 위한 인스트럭션들은 대응하는 ALD 레시피 페이즈에 포함될 수도 있다. 일부 실시예들에서, ALD 레시피 페이즈들은 순차적으로 배열될 수도 있고, 따라서 ALD 프로세스 페이즈에 대한 모든 인스트럭션들이 프로세스 페이즈와 동시에 실행된다.
시스템 제어기 (650) 와 연관된 대용량 저장 디바이스 (654) 및/또는 메모리 디바이스 (656) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (618) 상에 기판을 로딩하고 기판과 프로세스 툴 (600) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 조성 및 플로우 레이트들을 제어하기 위한 코드 및 선택가능하게 프로세스 스테이션 내 압력을 안정화시키기 위해 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 제어기는 코어 층 상에 나노라미네이트 보호용 층을 증착하기 위한 인스트럭션, 및 보호용 층 위에 컨포멀한 층을 증착하기 위한 인스트럭션을 포함한다.
압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션 내로의 가스 플로우, 등을 조절함으로써, 프로세스 스테이션 내 압력을 제어하기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 제어기는 코어 층 상에 나노라미네이트 보호용 층을 증착하기 위한 인스트럭션, 및 보호용 층 위에 컨포멀한 층을 증착하기 위한 인스트럭션을 포함한다.
히터 제어 프로그램은 기판을 히팅하기 위해 사용된 히팅 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 기판으로의 (헬륨과 같은) 열 전달 가스 (heat transfer gas) 의 전달을 제어할 수도 있다. 특정한 실시예들에서, 제어기는 제 1 온도에서 나노라미네이트 보호용 층을 증착하고 제 2 온도에서 보호용 층 위에 컨포멀한 층을 증착하기 위한 인스트럭션을 포함하고, 제 2 온도는 제 1 온도보다 높다.
플라즈마 제어 프로그램은 본 명세서의 실시예들에 따라 하나 이상의 프로세스 스테이션들에서의 RF 전력 레벨들 및 노출 시간들을 설정하기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 제어기는 제 1 RF 전력 레벨 및 RF 지속기간에서 나노라미네이트 보호용 층을 증착하기 위한 인스트럭션 및 제 2 RF 전력 레벨 및 RF 지속기간에서 보호용 층 위에 컨포멀한 층을 증착하기 위한 인스트럭션을 포함한다. 제 2 RF 전력 레벨 및/또는 제 2 RF 지속기간은 전력 레벨/지속기간보다 높고/길 수도 있다.
일부 실시예들에서, 시스템 제어기 (650) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치의 그래픽적인 소프트웨어 디스플레이 및/또는 프로세스 조건들의 그래픽적인 소프트웨어 디스플레이, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등의 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (650) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들 및 노출 시간들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (650) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (600) 의 아날로그 출력 연결부 및/또는 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, (압력계들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouple), 등을 포함한다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터를 사용할 수도 있다.
시스템 제어기 (650) 는 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따른 막 스택들의 인-시츄 증착을 동작시키기 위한 파라미터들을 제어할 수도 있다.
시스템 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이고, 장치가 개시된 실시예들에 따른 방법을 수행할 것이다. 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능 비일시적인 매체는 시스템 제어기에 커플링될 수도 있다.
상기 기술된 다양한 하드웨어 및 방법 실시예들은 예를 들어, 반도체 디바이스들, 디스플레이들, LEDs, 광전 패널들 등의 제조 또는 제작을 위해, 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그런 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비 내에서 함께 이용되거나 수행될 것이다.
도 7은 VTM (vacuum transfer module) (738) 과 인터페이싱하는 다양한 모듈들을 갖는 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들 사이에서 기판들을 "이송"하기 위한 이송 모듈들 및 프로세스 모듈들의 장치는 "클러스터 툴 아키텍처" 시스템으로 지칭될 수도 있다. 또한 로드록 또는 이송 모듈로 공지된 에어록 (730) 이 4 개의 프로세싱 모듈들 (720a 내지 720d) 을 갖는 VTM (738) 내에 도시되고, 프로세싱 모듈들은 다양한 제조 프로세스들을 수행하도록 개별적으로 최적화될 수도 있다. 예로서, 프로세싱 모듈들 (720a 내지 720d) 은 기판 에칭, 증착, 이온 주입, 기판 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들 뿐만 아니라 레이저 계측학 및 다른 디펙트 검출 및 디펙트 식별 방법들을 수행하도록 구현될 수도 있다. 하나 이상의 프로세싱 모듈들 (720a 내지 720d 중 어느 하나) 이 본 명세서에 개시된 바와 같이, 즉, 기판들 내로 리세스된 피처들을 에칭하고, 리세스된 피처들의 측벽들 상에 보호용 막들을 증착하기 위해, 그리고 개시된 실시예들에 따른 다른 적합한 기능들을 위해 구현될 수도 있다. 에어록 (730) 및 프로세스 모듈들 (720a 내지 720d) 은 "스테이션들"로 지칭될 수도 있다. 스테이션 각각은 스테이션을 VTM (738) 에 인터페이싱하는 패싯 (736) 을 갖는다. 패싯들 내부에서, 센서들 (1 내지 18) 은 기판이 각각의 스테이션들 사이에서 이동할 때 기판 (726) 의 통과를 검출하도록 사용된다.
로봇 (722) 이 스테이션들 사이에서 기판들을 이송한다. 일 구현예에서, 로봇은 하나의 암을 가질 수도 있고, 또 다른 구현예에서, 로봇은 2 개의 암들을 가질 수도 있고, 암 각각은 이송을 위해 기판들을 피킹하기 위해 엔드 이펙터 (724) 를 갖는다. ATM (atmospheric transfer module) (740) 의 프론트엔드 로봇 (732) 이 LPM (Load Port Module) (742) 의 FOUP (Front Opening Unified Pod) (734) 또는 카세트로부터 에어록 (730) 으로 기판들을 이송하도록 사용될 수도 있다. 프로세스 모듈들 (720a 내지 720d) 내부의 모듈 중심 (728) 은 기판을 배치하기 위한 일 위치일 수도 있다. ATM (740) 내 얼라이너 (744) 가 기판들을 정렬하기 위해 사용될 수도 있다.
예시적인 프로세싱 방법에서, 기판은 LPM (742) 내 FOUP들 (734) 중 하나에 배치된다. 프론트엔드 로봇 (732) 은 FOUP (734) 로부터 기판 (726) 으로 하여금 에칭되거나 그 위에 증착되거나, 달리 프로세싱되기 전에 적절히 중심에 위치되게 하는, 얼라이너 (744) 로 기판을 이송한다. 정렬된 후, 기판 (726) 은 프론트엔드 로봇 (732) 에 의해 에어록 (730) 내로 이동된다. 에어록 모듈들이 ATM와 VTM 사이의 분위기를 매칭하는 능력을 갖기 때문에, 기판 (726) 은 손상되지 않고 두 압력 분위기들 사이에서 이동할 수 있다. 에어록 모듈 (730) 로부터, 기판 (726) 은 로봇 (722) 에 의해 VTM (738) 을 통해 프로세싱 모듈들 (720a 내지 720d) 중 하나 예를 들어 프로세스 모듈 (720a) 내로 이동된다. 이 기판 이동을 달성하기 위해, 로봇 (722) 은 암들 각각의 엔드 이펙터들 (724) 을 사용한다. 프로세스 모듈 (720a) 내에서, 기판은 부분적으로 에칭된 피처를 형성하기 위해 본 명세서에 기술된 바와 같이 에칭을 겪는다. 다음에, 로봇 (722) 은 프로세싱 모듈들 (720a) 로부터 VTM (738) 내로, 그리고 이어서 상이한 프로세싱 모듈 (720b) 로 기판을 이동시킨다. 프로세싱 모듈 (720b) 내에서, 보호용 막이 부분적으로 에칭된 피처의 측벽들 상에 증착된다. 이어서 로봇 (722) 은 프로세싱 모듈 (720b) 로부터, VTM (738) 내로, 그리고 에칭된 피처가 더 에칭되는 프로세싱 모듈 (720a) 내로 기판을 이동시킨다. 에칭/증착은 피처가 완전히 에칭될 때까지 반복될 수 있다.
기판 이동을 제어하는 컴퓨터가 클러스터아키텍처에 대해 국부적일 수 있고, 또는 제조 현장에서 클러스터 아키텍처 외부에 위치될 수 있고, 또는 리모트 위치에 위치되고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것을 주의해야 한다.
막의 리소그래픽 패터닝은 통상적으로 동작들 각각이 다수의 가능한 툴들을 사용하여 인에이블되는, 이하의 동작들: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 예를 들어, 그 위에 실리콘 나이트라이드가 형성된 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 그 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계의 일부 또는 전부를 포함한다. 일부 실시예들에서, (비정질 탄소층과 같은) 애싱가능한 하드 마스크층 및 (반사방지층과 같은) 다른 적합한 하드 마스크가 포토레지스트를 도포하기 전에 증착될 수도 있다.
실험 및 모델링 결과들
도 8a 내지 도 8c는 고 종횡비 실린더들에서 컨포멀한 (도 8a), 슈퍼-컨포멀한 (도 8b) 그리고 반-컨포멀한 (도 8c) 증착 레짐들을 도시한다. 도면 각각은 교번하는 옥사이드 및 폴리실리콘 층들로 형성되고, 실리콘 나이트라이드 (SiN) 층 및 AHM (ashable hard mask) 으로 덮힌, 피처의 측벽들 상에 형성된 보호용 막을 도시한다. 도 8d 내지 도 8f는 증착이 컨포멀한 (도 8d, 도 8a의 실시예에 대응), 슈퍼-컨포멀한 (도 8e, 도 8b의 실시예에 대응), 또는 반-컨포멀한 (도 8f, 도 8c의 실시예에 대응) 상이한 피처 깊이들에서 보호용 막의 두께를 도시하는 그래프들을 제공한다. 도 8a 내지 도 8f는 실험 또는 모델링 결과들과 관련되지 않고, 일반적으로 상이한 증착 레짐들을 기술한다. 컨포멀한 레짐은 때때로 "매우 컨포멀"로 참조되고, 막 두께가 전체 피처 도처에서 상대적으로 균일한 것을 의미하는 것으로 이해된다. 슈퍼-컨포멀한 막들에 대해, 막은 피처의 하단 측벽들 근방에서 상대적으로 보다 두껍고 피처의 상단 측벽들 근방에서 보다 얇게 증착된다. 반대로, 반-컨포멀한 막들에 대해, 막은 피처의 상단 측벽들 근방에서 상대적으로 보다 두껍고 피처의 하단 측벽들 근방에서 보다 얇게 증착된다 (또는 증착되지 않는다).
본 명세서의 특정한 실시예들은 보호용 층들에 대한 컨포멀한 증착, 슈퍼-컨포멀한 증착, 그리고/또는 반-컨포멀한 증착의 조합을 사용할 수도 있다. 일 예에서, 적어도 하나의 보호용 막은 매우 컨포멀하고 적어도 하나의 다른 보호용 막은 반-컨포멀하다. 또 다른 예에서, 적어도 하나의 보호용 막은 반-컨포멀하고, 적어도 하나의 다른 보호용 막은 보다 큰 정도로 반-컨포멀하다 (예를 들어, 순간적인 피처 깊이의 백분율로서 피처 내로 보다 덜 깊게 연장한다).
도 9a는 반-컨포멀한 증착 레짐에 따라 에칭된 피처들에 대해 평균 임계 직경 대 에칭 깊이를 도시하는 모델링 결과들을 예시한다. 상부 라인은 에칭 프로세스 후 그리고 피처의 측벽들의 보호용 막의 증착 전에 피처들의 평균 임계 직경을 도시한다. 하부 라인은 측벽들 상의 보호용 막의 증착 후 피처들의 평균 임계 직경을 도시한다. 특히, 보호용 막은 (증착 전에 CD가 가장 큰) 피처의 상단 근방에서 보다 두껍게 증착되고, 피처의 하단 근방에서 보다 얇게 증착된다. 보호용 막의 두께는 증착 전 보호용 막의 평균 CD와 증착 후 평균 CD 간의 차에 대응한다. 예를 들어, 보호용 막은 마스크 층 아래 영역, 스택의 상단 근방 (보우 영역에서 대략 200 ㎚ 깊이) 에서 약 5 ㎚ 두께이다. 피처 내로 막이 보다 깊을수록 (예를 들어, 대략 600 ㎚의 에칭 깊이에서), 보호용 막은 보다 얇고, 약 3.5 ㎚의 평균 두께를 갖는다. 피처의 하단 근방에서 (예를 들어, 대략 1200 ㎚의 에칭 깊이에서), 보호용 막은 실질적으로 보다 얇고, 약 0.7 ㎚만의 평균 두께를 갖는다. 이들 결과들은 반-컨포멀한 막들은 본 명세서에 기술된 관련 피처 기하구조들에서 형성될 수 있다는 것을 암시한다. 더욱이, 이 결과들은 반-컨포멀한 막들이 특히 보우 영역 (및 위) 에서 상대적으로 두껍게 증착되도록 타깃팅될 수 있는 한편, 보우 영역 아래에서 상대적으로 얇게 증착된다 (또는 증착되지 않는다) 는 것을 암시한다. 에칭 및 증착의 몇몇 반복들 후에, 이 결과는 상대적으로 곧은/수직 프로파일을 갖는 에칭된 피처이다. 반대로, 보호용 막이 항상 컨포멀한 방식으로 증착되는 경우들에서, 발생되는 피처는 통상적으로 테이퍼된 프로파일을 갖는다 (피처는 상단 근방에서 보다 두껍고 하단 근방에서 보다 좁다).
테이퍼된 프로파일은 보호용 막이 피처 측벽들의 모든 영역들 상에 동일한 두께로 형성되기 때문에, 보호용 막이 컨포멀하게 형성되는 경우들에서 발생할 수도 있다. 도 9b는 컨포멀한 레짐에 따라 증착되는 보호용 층들에 대한 에칭 깊이의 함수로서 보호용 막의 두께를 도시하는 모델링 결과들을 예시한다. 상기 기술된 바와 같이, 두께는 도 9b에 도시된 증착 막들 둘다에 대한 전체 피처 도처에서 상대적으로 일정하다. 이 경우, 보우 영역은 보우 영역 아래 영역들과 대략 동일한 정도로 보호된다. 그러나, 후속하는 에칭 동작들에서, 프로세스 조건들은 보우 영역에서 가장 엄격하고 (예를 들어, 피처 기하 구조 및 에칭 프로세스의 지향성으로 인해), 피처는 이 영역에서 가장 실질적으로 에칭된다. 이 결과는 에칭/증착의 몇몇 반복들을 통해, 보우 영역은 보우 아래 영역들에 상대적으로 성장하도록 계속된다는 것이다. 보우가 보호용 막 없이 신속하게 성장하지 않기 때문에, 동일하게 잘 보호되지 않고 보다 덜 엄격한 에칭 조건들을 직면하는, 보우 아래 영역들과 비교하여 계속해서 성장한다. 반-컨포멀한 보호용 막들의 사용은 보호용 막으로 하여금 가장 유용한 위치에 (예를 들어 에칭 조건들이 가장 엄격한 보우 영역) 타깃팅되게 한다. 실제로, 보호용 막은, 에칭 동작 각각 동안 전체적으로 또는 부분적으로 에칭될 수도 있는 희생적 재료로서 작용한다.
본 명세서에 기술된 구성들 및/또는 접근 방법들은 본질적으로 예시적이고, 이들 구체적인 실시예들 또는 예들은 다수의 변동들이 가능하기 때문에 제한하는 의미로 간주되지 않는다는 것이 이해된다. 본 명세서에 기술된 특정한 루틴들 또는 방법들은 임의의 수의 프로세싱 전략들 중 하나 이상을 대표할 수도 있다. 이와 같이, 예시된 다양한 작용들은 예시된 순서로, 다른 순서로, 병렬적으로 수행될 수도 있고, 또는 일부 경우들에서 생략된다. 유사하게, 상기 기술된 프로세스들의 순서는 변화될 수도 있다.
본 개시의 주제는 다양한 프로세스들, 시스템들 및 구성들 및 다른 피처들, 기능들, 작용들, 및/또는 본 명세서에 개시된 특성들의 모든 신규하고 불명확한 조합들 및 서브-조합들 뿐만 아니라 이의 임의의 그리고 모든 등가물들을 포함한다.

Claims (21)

  1. 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법에 있어서,
    (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 상기 제 1 플라즈마에 노출하고, 그리고 상기 기판 내에서 피처를 부분적으로 에칭하는 단계;
    (b) 상기 단계 (a) 후에, 원자층 증착 (ALD)에 의해 상기 피처의 측벽들 상에 보호용 막을 증착하는 단계; 및
    (c) 상기 피처가 최종 깊이까지 에칭될 때까지, 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계로서, 상기 피처는 최종 깊이에서 5 이상의 종횡비를 갖고, 그리고 상기 단계 (b) 의 제 1 반복에서 ALD에 의해 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 ALD에 의해 증착된 상기 보호용 막과 상이한 조건들 하에서 증착되고 그리고 상기 단계 (b) 의 제 2 반복에서 ALD에 의해 증착된 상기 보호용 막과 상이한 컨포멀도 (conformality) 를 갖는, 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계를 포함하는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 컨포멀하고, 그리고 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막은 반-컨포멀 (sub-conformal) 한, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막은 상기 부분적으로 에칭된 피처의 하단으로 연장하지 않는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 압력에서 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 낮은 반응물질 전달 레이트로 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 짧은 반응물질 전달 지속기간에 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 짧은 플라즈마 노출 지속기간에 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  8. 제 1 항에 있어서,
    상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 RF 전력으로 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  9. 제 1 항에 있어서,
    상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 RF 듀티 사이클로 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  10. 제 2 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 단계 (b) 의 제 1 반복은 상기 단계 (b) 의 제 2 반복 전에 수행되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  11. 제 2 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 단계 (b) 의 제 1 반복은 상기 단계 (b) 의 제 2 반복 후에 수행되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  12. 제 1 항에 있어서,
    상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 제 1 세트의 증착 조건들을 사용하여 증착되고, 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막은 제 2 세트의 증착 조건들을 사용하여 증착되고, 상기 제 1 세트의 증착 조건들 및 상기 제 2 세트의 증착 조건들은: 압력, 반응물질 전달 레이트, 반응물질 전달 지속기간, 플라즈마 노출 지속기간, RF 전력, 및 RF 듀티 사이클로 구성된 그룹으로부터 선택된 적어도 2 개의 파라미터들에 대해 상이한, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  13. 제 12 항에 있어서,
    상기 제 1 세트의 증착 조건들은 보다 낮은 반응물질 전달 레이트 및 (i) 보다 짧은 반응물질 전달 지속기간, 및/또는 (ii) 보다 짧은 플라즈마 노출 지속기간을 갖는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  14. 제 1 항에 있어서,
    상기 단계 (a) 의 적어도 1 반복은 상기 피처 내 보우 (bow) 의 형성을 발생시키고, 그리고 후속하는 상기 단계 (b) 의 반복은 적어도 상기 보우만큼 깊지만 상기 피처만큼 깊지 않은 상기 보호용 막의 형성을 발생시키는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  15. 제 1 항 내지 제 9 항 및 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 보호용 막은 열적 ALD (atomic layer deposition) 반응 또는 플라즈마 보조된 ALD 반응을 통해 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  16. 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법에 있어서,
    (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 상기 제 1 플라즈마에 노출하고, 그리고 상기 기판 내에서 피처를 부분적으로 에칭하는 단계;
    (b) 상기 단계 (a) 후에, 상기 피처의 측벽들 상에 보호용 막을 증착하는 단계; 및
    (c) 상기 피처가 최종 깊이까지 에칭될 때까지, 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계로서, 상기 피처는 최종 깊이에서 5 이상의 종횡비를 갖고, 그리고 상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 상이한 조건들 하에서 증착되고 그리고 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 상이한 컨포멀도 (conformality) 를 갖는, 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계를 포함하고, 하기 조건들
    (i) 상기 단계 (b)의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b)의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 압력에서 증착되고;
    (ii) 상기 단계 (b)의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b)의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 더 낮은 반응물질 전달 레이트로 증착되고;
    (iii) 상기 단계 (b)의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b)의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 짧은 반응물질 전달 지속기간에 증착되고;
    (iv) 상기 단계 (b)의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b)의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 짧은 플라즈마 노출 지속기간에 증착되고;
    (v) 상기 단계 (b)의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b)의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 RF 전력으로 증착되고; 그리고
    (vi) 상기 단계 (b)의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b)의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 RF 듀티 사이클로 증착되는 조건들 중 적어도 하나가 만족되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  17. 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치에 있어서,
    하나 이상의 반응 챔버들로서, 적어도 하나의 반응 챔버가 에칭을 수행하도록 설계되거나 구성되고, 그리고 적어도 하나의 반응 챔버는 증착을 수행하도록 설계되거나 구성되고, 반응 챔버 각각은,
    상기 반응 챔버로 프로세스 가스들을 도입하기 위한 유입부, 및
    상기 반응 챔버로부터 재료를 제거하기 위한 유출부를 포함하는, 상기 하나 이상의 반응 챔버들, 및
    제어기로서,
    (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 상기 제 1 플라즈마에 노출하고, 그리고 상기 기판 내에서 피처를 부분적으로 에칭하기 위한 인스트럭션으로서, 상기 인스트럭션 (a) 는 에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버 내에서 수행되는, 상기 인스트럭션;
    (b) 상기 인스트럭션 (a) 후에, 상기 피처의 측벽들 상에 보호용 막을 증착하기 위한 인스트럭션으로서, 상기 인스트럭션 (b) 는 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버 내에서 수행되는, 상기 인스트럭션; 및
    (c) 상기 피처가 최종 깊이까지 에칭될 때까지, 상기 인스트럭션 (a) 및 상기 인스트럭션 (b) 를 반복하기 위한 인스트럭션으로서, 상기 피처는 최종 깊이에서 5 이상의 종횡비를 갖고, 그리고 상기 인스트럭션 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 인스트럭션 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 상이한 조건들 하에서 증착되고 그리고 상기 인스트럭션 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 상이한 컨포멀도를 갖는, 상기 인스트럭션 (a) 및 상기 인스트럭션 (b) 를 반복하기 위한 인스트럭션을 갖는, 상기 제어기를 포함하고, 하기 조건들
    (i) 상기 인스트럭션 (b)의 제 1 반복에서 증착된 상기 보호용 막은 상기 인스트럭션 (b)의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 압력에서 증착되고;
    (ii) 상기 인스트럭션 (b)의 제 1 반복에서 증착된 상기 보호용 막은 상기 인스트럭션 (b)의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 더 낮은 반응물질 전달 레이트로 증착되고;
    (iii) 상기 인스트럭션 (b)의 제 1 반복에서 증착된 상기 보호용 막은 상기 인스트럭션 (b)의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 짧은 반응물질 전달 지속기간에 증착되고;
    (iv) 상기 인스트럭션 (b)의 제 1 반복에서 증착된 상기 보호용 막은 상기 인스트럭션 (b)의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 짧은 플라즈마 노출 지속기간에 증착되고;
    (v) 상기 인스트럭션 (b)의 제 1 반복에서 증착된 상기 보호용 막은 상기 인스트럭션 (b)의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 RF 전력으로 증착되고; 그리고
    (vi) 상기 인스트럭션 (b)의 상기 제 1 반복에서 증착된 상기 보호용 막은 상기 인스트럭션 (b)의 상기 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 RF 듀티 사이클로 증착되는 조건들 중 적어도 하나가 만족되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치.
  18. 제 17 항에 있어서,
    상기 인스트럭션 (a) 및 상기 인스트럭션 (b) 모두가 동일한 반응 챔버 내에서 발생하도록, 상기 에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버는 상기 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버와 동일한, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치.
  19. 제 17 항에 있어서,
    상기 에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버는 상기 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버와 상이하고, 그리고 상기 제어기는 상기 에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버와 상기 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버 사이에서 상기 기판을 이송하기 위한 인스트럭션들을 더 포함하는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치.
  20. 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법에 있어서,
    (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 상기 제 1 플라즈마에 노출하고, 그리고 상기 기판 내에서 피처를 부분적으로 에칭하는 단계;
    (b) 상기 단계 (a) 후에, 분자층 증착 (MLD)에 의해 상기 피처의 측벽들 상에 보호용 막을 증착하는 단계; 및
    (c) 상기 피처가 최종 깊이까지 에칭될 때까지, 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계로서, 상기 피처는 최종 깊이에서 5 이상의 종횡비를 갖고, 그리고 상기 단계 (b) 의 제 1 반복에서 MLD에 의해 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 MLD에 의해 증착된 상기 보호용 막과 상이한 조건들 하에서 증착되고 그리고 상기 단계 (b) 의 제 2 반복에서 MLD에 의해 증착된 상기 보호용 막과 상이한 컨포멀도 (conformality) 를 갖는, 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계를 포함하는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.
  21. 삭제
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Publication number Priority date Publication date Assignee Title
CN113808929A (zh) * 2020-06-12 2021-12-17 中微半导体设备(上海)股份有限公司 一种半导体结构的形成方法
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136682A1 (en) * 2003-04-09 2005-06-23 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US20100173494A1 (en) * 2007-06-09 2010-07-08 Rolith, Inc Method and apparatus for anisotropic etching
JP2017034245A (ja) * 2015-07-28 2017-02-09 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 感受性材料上にハロゲン化物含有ａｌｄ膜を統合する方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136682A1 (en) * 2003-04-09 2005-06-23 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
JP2006523030A (ja) 2003-04-09 2006-10-05 ラム　リサーチ　コーポレーション ガス化学反応の周期的変調を用いたプラズマエッチング方法
US20100173494A1 (en) * 2007-06-09 2010-07-08 Rolith, Inc Method and apparatus for anisotropic etching
JP2017034245A (ja) * 2015-07-28 2017-02-09 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 感受性材料上にハロゲン化物含有ａｌｄ膜を統合する方法

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