KR102644442B1 - 고 종횡비 실린더 에칭을 위해 금속-함유 측벽 패시베이션을 증착하기 위한 기법 - Google Patents

고 종횡비 실린더 에칭을 위해 금속-함유 측벽 패시베이션을 증착하기 위한 기법 Download PDF

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칼만 팰호스
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Abstract

본 명세서의 다양한 실시예들은 반도체 기판 상의 유전체-함유 스택 내에 리세스된 피처를 형성하기 위한 방법들, 장치 및 시스템들에 관한 것이다. 별개의 에칭 동작 및 증착 동작이 순환적 방식으로 채용된다. 에칭 동작 각각은 피처를 부분적으로 에칭한다. 증착 동작 각각은 에칭 동작들 동안 유전체 재료의 측면 에칭을 방지하도록 피처의 측벽들 상에 보호 코팅 (예를 들어, 금속-함유 코팅) 을 형성한다. 보호 코팅은 측벽들의 전체 길이를 실질적으로 따라 보호 코팅의 형성을 발생시키는 방법들을 사용하여 증착될 수도 있다. 보호 코팅은 실질적으로 완전한 측벽 코팅을 발생시키는 특정한 반응 메커니즘들을 사용하여 증착될 수도 있다. 금속-함유 코팅들은 에칭 동작 동안 측면 에칭에 특히 양호한 저항을 제공하는 것으로 나타났다. 일부 경우들에서, 이중층 방법은 부분적으로 에칭된 피처들의 측벽들 상에 보호 코팅을 증착하도록 사용될 수도 있다.

Description

고 종횡비 실린더 에칭을 위해 금속-함유 측벽 패시베이션을 디포짓하기 위한 기법{TECHNIQUE TO DEPOSIT METAL-CONTAINING SIDEWALL PASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH}
반도체 디바이스들의 제조 동안 흔히 채용되는 일 프로세스는 유전체 재료 내에 에칭된 실린더의 형성이다. 이러한 프로세스가 발생할 수도 있는 예시적인 배경들은 이로 제한되지 않지만, DRAM 및 3D NAND 구조체들과 같은 메모리 응용들을 포함한다. 반도체 산업이 진보하고 디바이스 치수들이 보다 작아짐에 따라, 이러한 실린더들, 특히 좁은 폭들 및/또는 깊은 깊이들을 가진 고 종횡비 실린더들에 대해, 균일한 방식으로 에칭하기가 점점 더 어려워진다.
본 명세서의 특정한 실시예들은 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 방법들 및 장치에 관한 것이다. 개시된 실시예들은 에칭된 피처의 측벽들 상에 패시베이팅 (passivating) 재료를 디포짓하도록 특정한 기법들을 활용할 수도 있고, 이로써 에칭이 고 종횡비들로 발생하게 한다.
개시된 실시예의 일 양태에서, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법이 제공되고, 방법은: (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 제 1 플라즈마에 노출시키고, 그리고 유전체-함유 스택 내에 피처를 부분적으로 에칭하는 단계; (b) 단계 (a) 후에, 피처의 측벽들 상에 금속을 포함하고 피처의 전체 깊이를 실질적으로 따라 디포짓되는, 보호 막을 디포짓하는 단계; 및 (c) 피처가 최종 깊이로 에칭될 때까지 단계 (a) 및 (b) 를 반복하는 단계로서, 단계 (b) 에서 디포짓된 보호 막은 단계 (a) 동안 피처의 측면 에칭을 실질적으로 방지하고, 피처는 피처의 최종 깊이에서 약 5 이상의 종횡비를 갖는, 단계 (a) 및 (b) 를 반복하는 단계를 포함한다.
복수의 상이한 타입들의 금속-함유 막들은 보호 막을 위해 사용될 수도 있다. 일부 실시예들에서, 보호 막은 금속 나이트라이드, 금속 옥사이드, 금속 카바이드, 금속 보라이드, 또는 이들의 조합을 포함한다. 일부 이러한 경우들에서, 보호 막 내의 금속은 텅스텐, 티타늄, 탄탈륨, 루테늄, 알루미늄, 철, 하프늄, 및 이들의 조합들로 구성된 그룹으로부터 선택된다. 특정한 실시예에서, 보호 막 내의 금속은 텅스텐이다. 일부 구현예들에서, 보호 막은 텅스텐 나이트라이드를 포함한다.
다양한 타입들의 디포지션이 보호 막을 디포짓하도록 사용될 수도 있다. 일부 실시예들에서, 단계 (b) 는 원자층 디포지션 반응을 통해 보호 막을 디포짓하는 단계를 포함하고, 원자층 디포지션 반응은: (i) 기판을 제 1 디포지션 반응물질에 노출시키고 제 1 디포지션 반응물질로 하여금 피처의 측벽들 상에 흡착하게 하는 단계; 및 (ii) 단계 (i) 후에, 기판을 제 2 디포지션 반응물질에 노출시키고 표면 반응에서 제 1 디포지션 반응물질과 제 2 디포지션 반응물질을 반응시켜서, 피처의 측벽들 상에 보호 막을 형성하는 단계를 포함한다. 특정한 실시예들에서, 단계 (b) 는 플라즈마를 수반하지 않는다. 일부 다른 실시예들에서, 단계 (ii) 는 제 2 디포지션 반응물질을 포함하는 제 2 플라즈마에 기판을 노출시키는 단계를 더 포함하고, 제 2 플라즈마에 기판을 노출시키는 단계는 제 1 디포지션 반응물질과 제 2 디포지션 반응물질 사이의 표면 반응을 구동하여, 피처의 측벽들 상에 보호 막을 형성한다. 일부 다른 구현예들에서, 단계 (b) 는 기판을 제 1 디포지션 반응물질과 제 2 디포지션 반응물질에 동시에 노출시키는 단계를 포함하는 화학적 기상 디포지션 반응을 통해 보호 막을 디포짓하는 단계를 포함한다. 복수의 실시예들에서, 단계 (a) 및 (b) 는 적어도 1회 반복된다.
특정한 실시예들에서, 보호 막은 2개 이상의 층으로 형성될 수도 있다. 예를 들어, 일부 실시예들에서, 보호 막은 적어도 하나의 제 1 서브-층 및 제 2 서브-층을 포함하고, 제 1 서브-층 및 제 2 서브-층은 상이한 조건들 하에서 디포짓된다. 일부 경우들에서 제 1 서브-층 및 제 2 서브-층은 상이한 조성들을 가질 수도 있다. 다양한 실시예들에서, 제 1 서브-층은 금속 나이트라이드, 금속 옥사이드, 금속 카바이드, 금속 보라이드, 또는 이들의 조합을 포함할 수도 있고, 제 2 서브-층은 실질적으로 원소 형태인 금속을 포함할 수도 있다.
방법은 고 종횡비 피처를 에칭하도록 사용될 수도 있다. 일부 경우들에서, 최종 깊이에서, 피처는 약 20 이상의 종횡비, 및 약 20 % 이하의 보우 (bow) 를 가진다. 방법은 다양한 맥락들에서 수행될 수도 있다. 일부 구현예들에서, 피처는 VNAND 디바이스를 형성하는 맥락에서 형성되고, 유전체-함유 스택은 (i) 옥사이드 재료와 (ii) 나이트라이드 재료 또는 폴리실리콘 재료의 교번 층들을 포함한다. 일부 다른 구현예들에서, 피처는 DRAM 디바이스를 형성하는 맥락에서 형성되고, 유전체-함유 스택은 실리콘 옥사이드의 층들 및 실리콘 나이트라이드의 하나 이상의 층들을 포함한다.
개시된 실시예들의 또 다른 양태에서, 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치가 제공되고, 장치는: 하나 이상의 반응 챔버들로서, 적어도 하나의 반응 챔버는 에칭을 수행하도록 설계 또는 구성되고, 적어도 하나의 반응 챔버는 디포지션을 수행하도록 설계 또는 구성되고, 반응 챔버 각각은, 반응 챔버로 프로세스 가스들을 도입하기 위한 유입부, 및 반응 챔버로부터 재료를 제거하기 위한 유출부를 포함하는, 하나 이상의 반응 챔버들; 및 제어기를 포함하고, 제어기는, (a) 에칭을 수행하도록 설계 또는 구성된 반응 챔버 내에서 수행되는, 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 제 1 플라즈마에 노출시키고, 유전체-함유 스택 내에 피처를 부분적으로 에칭하기 위한 인스트럭션; (b) 인스트럭션 (a) 후에, 디포지션을 수행하도록 설계 또는 구성된 반응 챔버 내에서 수행되는, 피처의 측벽들 상에 피처의 전체 깊이를 실질적으로 따라 디포짓된 금속-함유 막인 보호 막을 디포짓하기 위한 인스트럭션; 및 (c) 피처가 최종 깊이로 에칭될 때까지 인스트럭션 (a) 및 (b) 를 반복하는 인스트럭션으로서, 인스트럭션 (b) 에서 디포짓된 보호 막은 인스트럭션 (a) 동안 피처의 측면 에칭을 실질적으로 방지하고, 피처는 피처의 최종 깊이에서 약 5 이상의 종횡비를 갖는, 인스트럭션 (a) 및 (b) 를 반복하는 인스트럭션을 가진다.
일부 실시예들에서 인스트럭션 (a) 및 (b) 양자가 동일한 반응 챔버 내에서 발생하도록, 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 디포지션을 수행하도록 설계되거나 구성된 동일한 반응 챔버이다. 일부 다른 실시예들에서 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 디포지션을 수행하도록 설계되거나 구성된 반응 챔버와 상이하고, 제어기는 에칭을 수행하도록 설계되거나 구성된 반응 챔버와 디포지션을 수행하도록 설계되거나 구성된 반응 챔버 사이에서 진공 조건들 하에서 기판을 이송하기 위한 인스트럭션들을 더 포함한다.
특정한 구현예들에서, 제어기는, (i) 피처의 측벽들 상에 보호 막의 제 1 서브-층을 디포짓함으로써, 그리고 (ii) 보호 막의 제 1 서브-층 상에 보호 막의 제 2 서브-층을 디포짓함으로써 인스트럭션 (b) 를 수행하기 위한 인스트럭션을 갖고, 제 1 서브-층 및 제 2 서브-층 각각은 금속 나이트라이드, 금속 카바이드, 금속 옥사이드, 금속 보라이드, 실질적으로 원소 형태인 금속, 또는 이들의 일부 조합을 포함한다. 보호 층의 제 1 서브-층은 금속 나이트라이드, 금속 카바이드, 금속 옥사이드, 금속 보라이드, 또는 이들의 일부 조합을 포함할 수도 있고, 보호 층의 제 2 서브-층은 실질적으로 원소 형태인 금속을 포함할 수도 있다. 특정한 실시예들에서, 장치는 디포지션을 수행하도록 설계되거나 구성된 2개 이상의 반응 챔버들을 포함하고, 제어기는 디포지션을 수행하도록 설계되거나 구성된 제 1 반응 챔버 내에서 제 1 서브-층을 디포짓하기 위한 인스트럭션, 및 디포지션을 수행하도록 설계되거나 구성된 제 2 반응 챔버 내에서 제 2 서브-층을 디포짓하기 위한 인스트럭션, 및 디포지션을 수행하도록 설계되거나 구성된 제 1 반응 챔버로부터 디포지션을 수행하도록 설계되거나 구성된 제 2 반응 챔버로 기판을 이송하기 위한 인스트럭션을 갖는다.
이들 및 다른 피처들은 연관된 도면들을 참조하여 아래에 기술될 것이다.
도 1은 측벽들의 오버-에칭에 기인한 바람직하지 않은 보우를 가진 에칭된 실린더를 예시한다.
도 2a는 다양한 개시된 실시예들에 따른, 반도체 기판 상에 에칭된 피처를 형성하는 방법에 대한 흐름도를 나타낸다.
도 2b는 특정한 실시예들에 따른, 부분적으로 에칭된 피처의 측벽들 상에 보호 막을 디포짓하는 방법에 대한 흐름도를 나타낸다.
도 2c는 보호 측벽 코팅이 바이레이어 (bilayer) 로서 디포짓되는 실시예들에 따른, 반도체 기판 상에 에칭된 피처를 형성하는 방법에 대한 흐름도를 나타낸다.
도 3a 내지 도 3d는 다양한 실시예들에 따라, 실린더들이 순환적으로 에칭되고 보호 측벽 코팅으로 코팅됨에 따른 반도체 기판 내의 에칭된 실린더들을 도시한다.
도 4a 내지 도 4c는 특정한 실시예들에 따라 본 명세서에 기술된 에칭 프로세스들을 수행하도록 사용될 수도 있는 반응 챔버를 예시한다.
도 5는 특정한 실시예들에 따라 본 명세서에 기술된 디포지션 프로세스들을 수행하도록 사용될 수도 있는 반응 챔버를 도시한다.
도 6은 특정한 구현예들에서 디포지션 프로세스들을 수행하도록 사용될 수도 있는 멀티-스테이션 장치를 도시한다.
도 7은 특정한 실시예들에 따라 디포지션 및 에칭 양자를 실행하도록 사용될 수도 있는 클러스터 툴을 나타낸다.
도 8a는 상이한 종횡비들로 피처 내의 텅스텐 나이트라이드 보호 측벽 코팅의 두께를 예시하는 실험 결과들을 도시한다.
도 8b는 피처들을 에칭하기 위한 상이한 방법들을 사용하여 에칭 깊이 대 시간을 나타내는 실험 결과들을 나타낸다.
도 8c는 피처들을 에칭하기 위한 상이한 방법들을 사용하여 다양한 에칭 깊이들에 대해 달성된 최대 임계 치수를 나타낸 실험 결과들을 나타낸다.
도 9는 피처들을 에칭하기 위한 상이한 방법들을 사용하여 피처의 임계 치수 대 깊이를 나타내는 실험 결과들을 예시한다.
본 출원에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위에서의 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 본 발명이 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 발명은 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 부가하여, 본 발명의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들 (element), 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다.
다음의 기술에서, 다수의 특정 세부사항들이 제공된 실시예들의 철저한 이해를 제공하기 위해서 제시된다. 개시된 실시예들은 이러한 특정 세부사항들 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 잘 알려진 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 하기 위해서 상세히 설명되지 않았다. 개시된 실시예들이 특정 실시예들과 함께 기술될 것이지만, 개시된 실시예들을 제한하도록 의도되지 않음이 이해될 것이다.
I. 유전체 재료 내에서 고 종횡비 피처들을 에칭하기 위한 기술
특정한 반도체 디바이스들의 제조는 유전체 재료 또는 재료들 내로 피처들을 에칭하는 것을 수반한다. 유전체 재료는 재료의 단일 층 또는 재료들의 스택일 수도 있다. 일부 경우들에서, 스택은 유전체 재료 (예를 들어, 실리콘 나이트라이드 및 실리콘 옥사이드) 의 교번 층들을 포함한다. 일 예시적인 에칭된 피처는 고 종횡비를 가질 수도 있는 실린더이다. 이러한 피처들의 종횡비가 계속해서 증가함에 따라, 유전체 재료들 내로 피처들을 에칭하는 것은 점점 더 어려워진다. 고 종횡비 피처들의 에칭 동안 발생하는 일 문제는 불균일한 에칭 프로파일이다. 즉, 피처들은 일직선의 하향하는 방향으로 에칭되지 않는다. 대신에, 피처들의 측벽들은 에칭된 피처의 중간 부분이 피처의 상단 및/또는 하단 부분보다 보다 넓도록 (즉, 더 에칭되도록) 종종 보잉된다. 피처들의 중간 부분 근방의 이 오버-에칭은 남아 있는 재료의 절충된 구조적 및/또는 전자적 무결성을 발생시킬 수 있다. 외향으로 보잉하는 (bow) 피처의 부분은 총 피처 깊이의 상대적으로 작은 부분, 또는 상대적으로 보다 큰 부분을 점유할 수도 있다. 외향으로 보잉하는 피처의 부분은 피처의 임계 치수 (CD) 가 최대치인 곳이다. 임계 치수는 주어진 스폿에서 피처의 직경에 해당한다. 피처의 최대 CD가 피처 내의 어떤 곳, 예를 들어, 피처의 하단에서 또는 피처의 하단 근방에서의 CD와 대략적으로 동일한 것이 일반적으로 바람직하다.
임의의 이론 또는 작용의 메커니즘에 매이지 않고, 실린더 또는 다른 피처의 중간 부분에서의 오버-에칭은 실린더의 측벽들이 에칭으로부터 불충분하게 보호되기 때문에 적어도 부분적으로 발생한다고 여겨진다. 종래의 에칭 화학물질은 유전체 재료 내에 실린더들을 형성하도록 플루오로카본 에천트들을 활용한다. 플루오로카본 에천트들은 예를 들어, CF, CF2, 및 CF3을 포함하는 다양한 플루오로카본 플래그먼트들 (fragments) 의 형성을 발생시키는, 플라즈마 노출에 의해 여기된다. 반응성 플루오로카본 플래그먼트들은 이온들의 도움으로 피처 (예를 들어, 실린더) 의 하단에서 유전체 재료를 말끔히 에칭한다. 다른 플루오로카본 플래그먼트들은 에칭되는 실린더의 측벽들 상에 디포짓되어, 보호 폴리머 측벽 코팅을 형성한다. 이 보호 측벽 코팅은 피처의 측벽들과는 대조적으로 피처의 하단에서의 우선적인 에칭을 촉진한다. 이 측벽 보호 없이, 피처는 측벽 보호가 부적절한 보다 넓은 에칭/실린더 폭을 가진, 불균일한 프로파일을 취하기 시작한다.
측벽 보호는 고 종횡비 피처들에서 달성하기에 특히 어렵다. 이 어려움에 대한 일 이유는 기존의 플루오로카본-기반 프로세스들이 에칭되는 실린더 내에서 깊게 보호 폴리머 측벽 코팅을 형성할 수 없다는 것이다. 도 1은 패터닝된 마스크 층 (106) 으로 코팅된 유전체 재료 (103) 내에 에칭되는 실린더 (102) 의 도면을 나타낸다. 다음의 논의가 실린더들을 때때로 참조하지만, 개념들은 직사각형들 및 다른 다각형들과 같은 다른 피처 형상들에 적용된다. 보호 폴리머 측벽 코팅 (104) 은 실린더 (102) 의 상단 부분 근방에 집중된다. CxFy 화학물질은 실린더를 수직으로 에칭하기 위한 에칭 반응물질(들)뿐만 아니라, 보호 폴리머 측벽 코팅 (104) 을 형성하는 반응물질(들) 양자를 제공한다. 보호 폴리머 측벽 코팅 (104) 이 실린더 내로 깊게 확장되지 않기 때문에 (즉, 측벽 상에 불충분한 디포지션이 있음), 실린더 (102) 의 중간 부분은 실린더 (102) 의 상단 부분보다 보다 넓게 된다. 실린더 (102) 의 보다 넓은 중간 부분은 보우 (105) 로서 지칭된다. 보우는 보우 구역에서의 피처의 임계 치수와 보우 구역 아래의 피처의 임계 치수 사이의 비교 면에서 수치적으로 기술될 수 있다. 보우는 거리 (예를 들어, 피처의 가장 넓은 부분에서의 임계 치수 빼기 보우 아래의 피처의 가장 좁은 부분에서의 임계 치수) 면에서 또는 비/퍼센트 (피처의 가장 넓은 부분에서의 임계 치수 나누기 보우 아래의 피처의 가장 좁은 부분에서의 임계 치수) 면에서 수치적으로 보고될 수도 있다. 이 보우 (105), 및 관련된 불균일한 에칭 프로파일은 바람직하지 않다. 이 타입의 에칭 프로세스에서 종종 사용된 고 이온 에너지들 때문에, 보우들은 고 종횡비들의 실린더들을 에칭할 때 종종 생성된다. 일부 적용들에서, 보우들은 심지어 약 5만큼 낮은 종횡비들로 생성된다. 이와 같이, 종래의 플루오로카본 에칭 화학물질은 유전체 재료들 내에 상대적으로 저 종횡비 실린더들을 형성하는 것에 통상적으로 제한된다. 일부 현대 적용들은 종래의 에칭 화학물질로 달성될 수 있는 실린더들보다는 보다 고 종횡비들을 가진 실린더들을 필요로 한다.
II. 배경 및 적용들
본 명세서의 다양한 실시예들에서, 피처들은 표면 상에 유전체 재료를 가진 기판 (통상적으로, 반도체 웨이퍼) 내에서 에칭된다. 에칭 프로세스들은 일반적으로 플라즈마-기반 에칭 프로세스들이다. 전체 피처 형성 프로세스는 다음의 단계들에서 발생할 수도 있다: 일 단계는 유전체 재료를 에칭하는 것에 관한 것이고 또 다른 단계는 유전체 재료를 실질적으로 에칭하지 않고 보호 측벽 코팅을 형성하는 것에 관한 것이다. 보호 측벽 코팅은 측벽들을 패시베이팅하고 피처가 오버-에칭되는 것을 방지한다 (즉, 측벽 코팅은 피처의 측면 에칭을 방지함).
본 명세서의 복수의 실시예들에서, 보호 측벽 코팅은 금속-함유 막이다. 금속-함유 막들은 실리콘 옥사이드, 붕소 나이트라이드, 및 하이드로카본 폴리머들과 같은 다른 타입들의 막과 비교할 때 개선된 에칭 내성/측벽 보호를 제공하는 것으로 보인다. 개선된 에칭 결과들을 예시하는 실험 결과들은 이하의 실험 섹션에서 나타나 있다.
금속-함유 막들은 유전체 막들과 비교할 때, 일부 이러한 막들이 보다 높은 전기 전도율을 갖기 때문에 보호 측벽 코팅들로서 유리할 수 있다. 다음의 설명에 제한되지 않고, 보다 높은 전기 전도율이 에칭 프로세스 동안 부분적으로 에칭된 피처 내의 원하지 않는 전기적 대전 효과들을 겪는 위험을 감소시킨다고 여겨진다. 에칭 프로세스 동안, 전위차가 부분적으로 에칭된 피처의 상단과 하단 사이에 생길 수 있다. 이 전위차는 이온들의 일부가 피처의 하단으로 목표된 대로 이동하지 못하도록 이온들을 밀어내는 작용을 할 수도 있다. 예를 들어, 그렇지 않으면 피처의 하단으로 이동하는 이온들은 (a) 이온이 피처를 에칭하지 않도록, 피처로부터 멀어지게, 또는 (b) 측벽이 오버-에칭되도록, 피처의 측벽 내로 밀릴 수도 있고, 피처 내에 바람직하지 않은 보우 및 감소된 수직 에칭 레이트를 야기한다. 대조적으로, 보다 전도성인 금속-함유 막이 보호 측벽 코팅으로서 사용되는 경우에, 보다 전도성인 막은 에칭 동안 리세스된 피처의 상이한 부분들 사이에 전위차 (또는 단지 최소 전위차) 가 없도록 피처 내의 전하들로 하여금 소산되게 할 수도 있다. 이는 이온들이 바람직하지 않게 밀릴 가능성을 감소시키고, 개선된 프로파일 및 증가된 수직 에칭 레이트를 야기한다.
다양한 구현예들에서 금속-함유 막들이 유리할 수도 있는 또 다른 이유는 에칭 동작 동안, 다른 타입들의 측벽 보호 막들과 비교할 때, 금속-함유 막들이 상이한 측벽 표면을 제공할 수 있다는 것이다. 이것은 에칭 동안 측벽 표면들 상의 상이한 표면 화학 반응 (reactivity) 및 촉매작용을 야기할 수도 있다. 일 결과는 피처의 하단에 도달하는 종의 세트가 다른 타입들의 보호 측벽 막들을 사용하여 피처의 하단에 도달할 종의 세트와는 상이하다는 것일 수도 있다. 예를 들어, 금속-함유 막은 피처의 하단에 도달하는 중성 원자들 및 분자들의 상이한 종 형성을 발생시킬 수도 있고, 이는 에칭 레이트, 에칭 프로파일, 스트라이에이션 (striation), 및 디스토션의 면에서 긍정적인 영향들을 미칠 수도 있다.
또한, 금속-함유 막들은 많은 경우들에서 높은 컨포멀도 (degree of conformality) 로 디포짓될 수도 있다. 다양한 금속-함유 막들은 실리콘 옥사이드 및 많은 다른 실리콘-함유 막 및 붕소-함유 막보다 보다 높은 컨포멀성으로 디포짓될 수 있다. 이 개선된 컨포멀성은 적어도 피처의 상단이 디포지션 단계들 동안 차단될 가능성을 개선된 컨포멀성이 감소시키기 때문에 유리하다. 본 명세서에서 사용된 바와 같이, 컨포멀성은 T1/T2로서 계산될 수도 있고, 여기서 T1은 막의 가장 얇은 부분에서의 막 (예를 들어, 보호 측벽 코팅) 의 두께이고 T2는 막의 가장 두꺼운 부분에서의 막의 두께이다 (양 두께들은 측벽을 따라 측정됨). 예를 들어, 측벽의 전체 길이를 따라 디포짓되고 약 5 내지 8 ㎚ 범위의 두께를 가진 보호 측벽 코팅은 약 0.625 또는 62.5 %의 컨포멀성을 가진다. 본 명세서의 다양한 실시예들에서, 보호 측벽 코팅으로서 사용된 금속-함유 막은 적어도 약 0.3인 컨포멀성으로 디포짓될 수도 있다.
2개의 주요 프로세싱 단계들 (에칭 및 디포지션) 은 피처가 피처의 최종 깊이로 에칭될 때까지 반복될 수 있다. 이들 2개의 단계들을 순환시킴으로써, 피처의 직경은 피처의 전체 깊이에 걸쳐 제어될 수 있고, 이로써 보다 균일한 직경들/개선된 프로파일들을 가진 피처들을 형성한다.
피처는 기판의 표면 내의 리세스이다. 피처들은 이로 제한되지 않지만, 실린더들, 직사각형들, 정사각형들, 다른 다각형 리세스들, 트렌치들, 등을 포함하는 많은 상이한 형상들을 가질 수 있다.
종횡비들은 피처의 임계 치수에 대한 피처의 깊이의 비교이다 (종종 피처의 폭/직경). 예를 들어, 2 ㎛의 깊이 및 50 ㎚의 폭을 가진 실린더는 보다 간단히 40으로 종종 언급되는, 40:1의 종횡비를 가진다. 피처가 피처의 깊이에 걸쳐 불균일한 임계 치수를 가질 수도 있기 때문에, 종횡비는 치수가 측정되는 곳에 따라 가변할 수 있다. 예를 들어, 때때로 에칭된 실린더는 상단 부분과 하단 부분보다 보다 넓은 중간 부분을 가질 수도 있다. 이 보다 넓은 중간 섹션은 위에서 언급된 바와 같이, 보우로서 지칭될 수도 있다. 실린더의 상단 (즉, 목) 에서의 임계 치수에 기초하여 측정된 종횡비는 실린더의 보다 넓은 중간/보우에서의 임계 치수에 기초하여 측정된 종횡비보다 보다 높을 것이다. 본 명세서에서 사용된 바와 같이, 종횡비들은 별도로 명시되지 않는다면, 피처의 개구와 인접한 임계 치수에 기초하여 측정된다.
개시된 방법들을 통해 형성된 피처들은 고 종횡비 피처들일 수도 있다. 일부 적용들에서, 고 종횡비 피처는 적어도 약 5, 적어도 약 10, 적어도 약 20, 적어도 약 30, 적어도 약 적어도 약 40, 적어도 약 50, 적어도 약 60, 적어도 약 80, 또는 적어도 약 100의 종횡비를 가진 피처이다. 개시된 방법들을 통해 형성된 피처들의 임계 치수는 약 200 ㎚ 이하, 예를 들어 약 100 ㎚ 이하, 약 50 ㎚ 이하, 또는 약 20 ㎚ 이하일 수도 있다.
피처가 에칭되는 재료는 다양한 경우들에서 유전체 재료일 수도 있다. 예시적인 재료들은 이로 제한되지 않지만, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 옥시나이트라이드들, 옥시카바이드들, 카보-나이트라이드들, 이들 재료들의 (예를 들어, 붕소, 인, 등으로 도핑된) 도핑된 버전들, 및 이들 재료들의 임의의 조합들로부터의 적층들을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiON, SiOC, SiCN, 등의 화학량적 제제 및 비-화학량적 제제를 포함한다. 에칭되는 재료 또는 재료들은 이로 제한되지 않지만, 수소를 포함하는 부가적인 원소들을 또한 포함할 수도 있다. 일부 실시예들에서, 에칭되는 나이트라이드 및/또는 옥사이드 재료는 수소를 포함하는 조성을 가질 것이다. 본 명세서에서 사용된 바와 같이, 실리콘 옥사이드 재료들, 실리콘 나이트라이드 재료들, 등이 이러한 재료들의 화학량적 버전 및 비-화학량적 버전 양자를 포함하고, 이러한 재료들이 상술된 바와 같이, 포함된 다른 원소들을 가질 수도 있다는 것이 이해된다.
개시된 방법들에 대한 일 적용은 DRAM 디바이스를 형성하는 맥락에 있다. 이 경우에서, 피처는 실리콘 옥사이드 내에서 주로 에칭될 수도 있다. 기판은 예를 들어 실리콘 나이트라이드의 1개, 2개 또는 그 이상의 층들을 또한 포함할 수도 있다. 일 예에서, 기판은 2개의 실리콘 나이트라이드 층들 사이에 샌드위치된 (sandwiched) 실리콘 옥사이드 층을 포함하고, 실리콘 옥사이드 층은 약 800 내지 1200 ㎚ 두께이고 하나 이상의 실리콘 나이트라이드 층들은 약 300 내지 400 ㎚ 두께이다. 에칭된 피처는 1 내지 3 ㎛, 예를 들어 약 1.5 내지 2 ㎛의 최종 깊이를 가진 실린더일 수도 있다. 실린더는 약 20 내지 50 ㎚, 예를 들어 약 25 내지 30 ㎚의 폭을 가질 수도 있다. 실린더가 에칭된 후에, 커패시터 메모리 셀이 실린더 내부에 형성될 수 있다.
개시된 방법들에 대한 또 다른 적용은 수직 NAND (VNAND, 또한 3D NAND로서 지칭됨) 디바이스를 형성하는 맥락에 있다. 이 경우에서, 피처가 에칭되는 재료는 반복하는 층을 이룬 구조체를 가질 수도 있다. 예를 들어, 재료는 옥사이드 (예를 들어, SiO2) 와 나이트라이드 (예를 들어, SiN) 의 교번 층들, 또는 옥사이드 (예를 들어, SiO2) 와 폴리실리콘의 교번 층들을 포함할 수도 있다. 교번 층들은 재료들의 쌍들을 형성한다. 일부 경우들에서, 쌍들의 수는 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 60, 또는 적어도 약 70일 수도 있다. 옥사이드 층들은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 나이트라이드 층 또는 폴리실리콘 층은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 교번 층 내로 에칭된 피처는 약 2 내지 6 ㎛, 예를 들어 약 3 내지 5 ㎛의 깊이를 가질 수도 있다. 피처는 약 50 내지 150 ㎚, 예를 들어 약 50 내지 100 ㎚의 폭을 가질 수도 있다.
III. 에칭/ 디포지션 프로세스
도 2a는 반도체 기판 내에 에칭된 피처를 형성하는 방법에 대한 흐름도를 나타낸다. 도 2a에 도시된 동작들은 피처가 에칭될 때 부분적으로 제조된 반도체 기판을 도시하는, 도 3a 내지 도 3d에 관하여 도시된다. 동작들은 보호 측벽 코팅을 디포짓하는 방법에 대한 일 옵션을 나타내는, 도 2b에 관하여 또한 기술된다. 동작 201에서, 피처 (302) 는 유전체 재료 (303) 및 패터닝된 마스크 층 (306) 을 가진 기판 내에서 제 1 깊이로 에칭된다. 이 제 1 깊이는 단지 피처의 최종 목표된 깊이의 일부이다. 피처를 에칭하도록 사용된 화학물질은 플루오로카본-기반 화학물질 (CxFy) 일 수도 있다. 다른 에칭 화학물질들이 사용될 수도 있다. 이 에칭 동작 201은 제 1 측벽 코팅 (304) 의 형성을 발생시킬 수도 있다. 제 1 측벽 코팅 (304) 은 도 1과 관련하여 기술된 바와 같이, 폴리머 측벽 코팅일 수도 있다. 제 1 측벽 코팅 (304) 은 제 1 깊이를 향해 확장하지만, 많은 경우들에서, 제 1 측벽 코팅 (304) 은 피처 (302) 의 하단에 실제로 도달하지 못한다.
제 1 측벽 코팅 (304) 은 특정한 플루오로카본 종/플래그먼트들이 피처의 측벽들 상에 디포짓하기 때문에 (즉, 특정한 플루오로카본 종은 제 1 측벽 코팅 (304) 을 위한 전구체들임) CxFy 에칭 화학물질로부터 간접적으로 형성된다. 제 1 측벽 코팅 (304) 이 피처 (302) 의 하단에 도달하지 못하는 일 이유는, 코팅을 형성하는 전구체들의 부착 계수 (sticking coefficient) 와 관련될 수도 있다. 특히, 특정한 에천트들에 대해, 이들 제 1 측벽 코팅 전구체들의 부착 계수가 매우 높고, 이는 전구체 분자들의 상당한 다수가 피처에 들어간 직후 측벽들에 부착하게 한다고 여겨진다. 이와 같이, 측벽 보호가 유익한 피처 내로 깊게 관통할 수 있는 측벽 코팅 전구체 분자들은 거의 없다. 따라서 제 1 측벽 코팅 (304) 은 피처 (302) 의 측벽들의 오버-에칭에 대해 부분적인 보호만을 제공한다. 일부 구현예들에서, 에칭 조건들은 만약에 있다면 적은 측벽 보호를 제공한다.
다음에, 동작 203에서 에칭 프로세스가 정지된다. 에칭이 정지된 후에, 제 2 측벽 코팅 (310) 은 동작 205에서 디포짓된다. 일부 경우들에서, 코팅 (310) 은 실질적으로 제 1 측벽 코팅일 수도 있다. 이 디포지션은 이로 제한되지 않지만, 화학적 기상 디포지션 (CVD) 방법들 및 원자층 디포지션 (ALD) 방법들 (각각은 플라즈마-보조되거나 보조되지 않을 수도 있음) 을 포함하는 다양한 반응 메커니즘들을 통해 발생할 수도 있다. ALD 방법들은 피처들의 측벽들을 라이닝하는 (line) 컨포멀한 (conformal) 막들을 형성하는데 특히 잘 맞는다. 예를 들어, ALD 방법들은 이러한 방법들의 흡착-구동된 특성에 기인하여 피처들 내로 깊게 반응물질들을 전달하는데 유용하다. 본 명세서의 실시예들은 제 2 측벽 코팅 (310) 이 ALD를 통해 디포짓되는 방법들로 제한되지 않지만, 제 2 측벽 코팅 (310) 을 디포짓하도록 선택된 방법은 보호 층으로 하여금 에칭된 피처 (302) 내로 깊게 형성되게 하여야 한다. CVD 및 다른 디포지션 프로세스들은 특히 디포지션이 컨포멀한 방식으로 이행될 수 있는 경우에, 다양한 구현예들에서 적합할 수도 있다.
상기에 언급된 바와 같이, 복수의 구현예들에서 제 2 측벽 코팅 (310) 은 금속-함유 막일 수도 있다. 금속-함유 막들은 실리콘 옥사이드와 같은 다른 타입들의 막들과 비교할 때 개선된 에칭 내성/측벽 보호를 제공하는 것을 보였다. 금속-함유 막 내에 포함될 수도 있는 예시적인 금속들은 이로 제한되지 않지만, 텅스텐, 티타늄, 루테늄, 탄탈륨, 알루미늄, 철, 및 하프늄을 포함한다. 금속-함유 막은 질소, 탄소, 붕소, 산소, 및 수소 중 하나 이상을 더 포함할 수도 있다. 일부 실시예들에서, 금속-함유 막은 원소 금속의 경우에서와 같이 금속성이다.
다양한 경우들에서, 제 2 측벽 코팅 (310) 은 컨포멀한 막을 발생시키는 순환적 프로세스를 통해 형성될 수도 있다. 제 2 측벽 코팅 (310) 이 플라즈마 보조된 ALD 방법들을 통해 디포짓되는 일 실시예에서, 동작 205에서 디포지션은 (a) 낮은 부착 계수 반응물질을 반응 챔버 내로 흘리고 반응물질로 하여금 기판의 표면 상에 흡착하게 하여, 흡착된 전구체 층 (312) 을 형성하는 것; (b) 선택적으로 반응 챔버를 퍼지하는 것 (예를 들어, 퍼지 가스로 스위핑함으로써 (sweep), 반응 챔버를 배기함으로써, 또는 양자에 의해); (c) 제 2 측벽 코팅 (310) (이 제 2 측벽 코팅 (310) 은 통상적으로 에칭 내성 막임) 의 층을 형성하기 위해 표면 반응을 구동하도록 (또한 종종 수소와 함께 제공되는) 산소-함유 및/또는 질소-함유 반응물질로부터 생성된 플라즈마에 기판을 노출시키는 것; (d) 반응 챔버를 선택적으로 퍼지하는 것; 및 (e) 제 2 측벽 코팅 (310) 의 부가적인 층들을 형성하도록 (a) 내지 (d) 를 반복하는 것을 포함할 수도 있다. 흡착된 전구체 층 (312) 은 도 3b에 도시되고, 제 2 측벽 코팅 (310) 은 도 3c에 도시된다. 전구체 흡착 (도 3b) 및 막 형성 (도 3c) 은 목표된 두께를 가진 막을 형성하도록 복수회 순환될 수도 있다.
도 2b는 특정한 실시예들에 따른 ALD 방법들을 사용하여 막을 디포짓하는 방법에 대한 흐름도를 나타낸다. 막은 도 3c 및 도 3d의 제 2 측벽 코팅 (310) 과 같은 보호 측벽 코팅일 수도 있다. 방법 250은 제 1 반응물질이 반응 챔버 내로 흐르고 기판 상에 흡착하게 하는 동작 251에서 시작된다. 다양한 경우들에서, 제 1 반응물질은 완전히 포화된 것보다 적은 정도로 흡착될 수도 있다. 일부 다른 경우들에서, 제 1 반응물질은 제 1 반응물질이 실질적으로 완전히 포화된 상태에 도달할 때까지 흡착될 수도 있다. 다음에, 동작 253에서 반응 챔버는 선택적으로 퍼지될 수도 있다. 퍼지는 챔버를 배기하는 것 및/또는 비-반응성 가스를 사용하여 챔버를 스위핑하는 것을 포함할 수도 있다. 사용될 때, 퍼지는 제 1 반응물질과 제 2 반응물질 사이의 원하지 않는 가스 상 반응들을 방지하게 도울 수도 있다. 동작 255에서, 제 2 반응물질은 반응 챔버 내로 흐르고 기판 상에 보호 막을 형성하도록 기판 상에서 제 1 반응물질과 반응한다.
일부 실시예들에서, 동작 255는 플라즈마가 반응 챔버 내에 존재하는 동안 발생한다. 이러한 방법들은 플라즈마 보조된 원자층 디포지션 방법들 또는 플라즈마 향상된 원자층 디포지션 방법들로서 지칭될 수도 있다. 플라즈마가 동작 255에서 존재하는 경우에, 플라즈마 에너지는 제 1 반응물질과 제 2 반응물질 사이에서 반응을 구동할 수도 있다. 일부 다른 실시예들에서, 동작 255는 반응 챔버 내로 플라즈마를 도입하지 않고 달성된다. 이러한 구현예들에서, 제 1 반응물질과 제 2 반응물질 사이의 반응은 열 에너지에 의해 구동될 수도 있다. 종종, 기판은 반응이 플라즈마 에너지와는 대조적으로 열 에너지에 의해 구동되는 경우에 상대적으로 보다 고온에서 유지된다. 동작 255에서의 반응은 통상적으로 가스 상 반응이 아닌 표면 반응이다.
제 1 반응물질과 제 2 반응물질이 동작 255에서 서로 반응한 후에, 반응 챔버는 동작 257에서 선택적으로 퍼지될 수도 있다. 동작 253에서의 퍼지와 마찬가지로, 동작 257에서의 퍼지는 반응 챔버를 배기하는 것 및/또는 반응 챔버를 스위핑하는 것을 통해 발생할 수도 있다. 동작 259에서, 보호 막이 충분한 두께에 도달했는지의 여부가 결정된다. 동작들 251 내지 257의 반복 각각이 재료의 매우 얇은 (예를 들어, 모노레이어) 디포지션을 발생시키기 때문에, 많은 반복들/사이클들이 막 두께를 구축하도록 통상적으로 사용된다. 막이 아직 충분히 두껍지 않은 경우에, 방법은 제 1 반응물질이 반응 챔버 내로 다시 도입되는 동작 251로 계속된다. 막이 막의 최종 두께에 도달하는 경우에, 방법은 완료되고 디포지션은 정지될 수 있다.
본 명세서의 복수의 실시예들에서, 제 1 반응물질은 동작 255에서 형성된 막이 금속-함유 막이도록 금속-함유 반응물질이다. 제 2 반응물질은 질소-함유 반응물질일 수도 있고 보호 막은 금속 나이트라이드일 수도 있다. 제 2 반응물질은 붕소-함유 반응물질일 수도 있고 보호 막은 금속 보라이드일 수도 있다. 제 2 반응물질은 탄소-함유 반응물질일 수도 있고 보호 막은 금속 카바이드일 수도 있다. 제 2 반응물질은 산소-함유 반응물질일 수도 있고 보호 막은 금속 옥사이드일 수도 있다. 일부 경우들에서, 제 2 반응물질은 산소, 질소, 탄소, 및 붕소 중 2개 이상을 함유할 수도 있고, 보호 막은 금속과 산소, 질소, 탄소, 및 붕소 중 2개 이상을 포함할 수도 있다. 일부 특정한 경우들에서, 제 1 반응물질은 금속-함유 반응물질일 수도 있고 제 2 반응물질은 금속 막을 형성하도록 제 1 반응물질과 반응하는 임의의 반응물질일 수도 있다. 특정한 정도의 수소 또는 다른 엘리먼트들이 금속 막 내로 포함될 수도 있다. 또 다른 특정한 실시예에서, 보호 층은 도 2c에 대해 이하에 더 논의되는 바와 같이, 상이한 조성들을 가진 2개의 서브-층들일 수도 있다.
일부 구현예들에서, 보호 층은 금속-함유 폴리머일 수도 있다. 금속-함유 폴리머는 상기에 참조로서 인용되는, 미국 출원 제 14/724,574 호에 기술된 바와 같은 MLD (molecular layer deposition) 반응을 통해 형성될 수도 있다. 일부 실시예들에서, 금속-함유 폴리머는 유기 금속 전구체와 디아민의 조합으로부터 형성될 수도 있다. 일부 다른 구현예들에서, 보호 층은 유기 금속 전구체와 디올의 조합으로부터 형성된 금속-함유 폴리머일 수도 있다.
보호 측벽 코팅이 컨포멀하게 형성되어, 부분적으로 에칭된 피처의 측벽들과 하단 양자를 코팅하기 때문에, 형성된 막은 측면 에칭을 촉진하는 메커니즘들/조건들에 내성이 있어야 하고 수직 에칭을 촉진하는 메커니즘들/조건들에 보다 적은 내성이 있어야 한다. 이것은 측벽들이 보호될 수 있다는 것 및 에칭 프로세스가 보호 측벽 코팅의 디포지션 후에 기판 내로 보다 깊게 피처를 에칭하는 것을 계속할 수 있다는 것을 보장한다. 수직 에칭에 매우 내성이 있는 보호 측벽 코팅들은 에칭 정지부 (피처가 기판 내로 더 에칭되는 것을 방지함) 로서 바람직하지 않게 기능할 수 있고, 이는 목표된 것이 아니다. 이것을 위해, 플루오로카본 에칭 화학물질 (예를 들어, 에칭 동작들 201 및 211에서 사용된 플루오로카본 에칭 화학물질) 에 노출될 때 휘발성 종을 형성하는 금속-함유 막들은 특히 유리할 수도 있다. 이러한 휘발성 부산물들은 보호 측벽 코팅의 디포지션 후 피처가 먼저 에칭을 겪을 때 부분적으로 에칭된 피처의 하단에서 형성될 수도 있다. 부산물들이 휘발성인 경우에, 부산물들은 예를 들어, 피처 측벽들 상에 들러붙는 것과는 대조적으로, 부분적으로 에칭된 피처로부터 탈출하는 보다 많은 기회를 갖는다. 텅스텐-함유 막들, 티타늄-함유 막들, 및 루테늄-함유 막들은 에칭 화학물질 및 휘발성 부산물들의 형성에 대해 특히 유리할 수도 있다. 따라서, 특정한 실시예들에서, 보호 측벽 코팅 (내부의 서브-층) 은 텅스텐, 티타늄, 루테늄, 및 이들의 조합들로 구성된 그룹으로부터 선택된 금속을 포함할 수도 있다. 보호 측벽 코팅은 금속 층, 옥사이드 층, 나이트라이드 층, 카바이드 층, 보라이드 층, 또는 이들의 일부 조합일 수도 있다.
도 2a로 돌아가서, 또 다른 실시예에서 제 2 측벽 코팅 (310) 은 CVD 방법들을 통해 디포짓될 수도 있다. 이 경우에서, 동작 205에서의 디포지션은 플라즈마에 기판을 노출시키는 동안, 선택적으로 공반응물질 (예를 들어, 선택적으로 수소가 제공된, 산소-함유 반응물질, 질소-함유 반응물질, 탄소-함유 반응물질, 붕소-함유 반응물질, 등) 과 함께, 반응 챔버 내로 반응물질을 흘리는 것을 포함할 수도 있다. 플라즈마는 제 2 측벽 코팅 (310) 의 디포지션을 발생시키는 가스 상 반응을 구동한다. 이 예에서, 방법은 도 3a, 도 3c, 및 도 3d에 의해 도시된다 (흡착된 전구체 층 (312) 이 형성되지 않고, 따라서 도 3b가 생략됨).
일부 실시예들에서, 제 2 측벽 코팅 (310) 을 디포짓하도록 사용된 하나 이상의 반응물질들은 특히 낮은 부착 계수 및/또는 손실 계수를 가질 수도 있다. 부착 계수는 동일한 시간 기간 동안 표면 상에 충돌하는 종의 총 수와 비교하여 표면에 흡착하는/달라붙는 (stick) 흡착질 종 (예를 들어, 원자들 또는 분자들) 의 수의 비를 기술하도록 사용된 용어이다. 심볼 Sc는 부착 계수를 지칭하도록 때때로 사용된다. Sc의 값은 0 (종이 달라붙지 않음을 의미함) 내지 1 (모든 충돌하는 종이 달라붙음을 의미함) 이다. 충돌하는 종의 타입, 표면 온도, 표면 커버리지, 표면의 구조적 상세사항들, 및 충돌하는 종의 운동 에너지를 포함하는 다양한 인자들은 부착 계수에 영향을 미친다. 특정한 종은 본질적으로 다른 종보다 보다 "달라붙고", 종이 표면 상에 충돌할 때마다 종이 표면 상에 보다 더 흡착되게 한다. 이러한 보다 더 달라붙는 종은 보다 큰 부착 계수들을 갖고 (모든 다른 인자들은 동일함), 보다 낮은 부착 계수들을 가진 보다 덜 달라붙는 종과 비교하여 리세스된 피처의 입구 근방에 보다 더 흡착할 가능성이 있다. 종래의 에칭 프로세스들에서 채용되는 종과 같은 플루오로카본 종은 (제 1 보호 코팅 (304) 을 형성할 수도 있고) 상대적으로 고 부착 계수들을 갖고, 따라서 플루오로카본 종이 측벽들 상에 먼저 충돌하는 피처 (302) 의 상단 근방에 집중되게 된다. 비교로서, 보다 낮은 부착 계수들을 가진 종은, 종이 측벽들의 상단 근방의 표면 상에 충돌함에도 불구하고, 충돌 각각 동안 덜 흡착할 가능성이 있고, 따라서 피처 (302) 의 하단 부분에 도달할 보다 큰 확률을 가진다.
흡착-기반 ALD 방법들은 제 2 측벽 코팅이 피처의 전체 측벽들을 실질적으로 코팅할 때까지 반응물질이 전달될 수 있기 때문에 에칭된 피처의 하단에 도달하는 제 2 측벽 코팅을 형성하는데 특히 맞다. 반응물질은 반응물질의 모노레이어만이 사이클 각각 동안 표면 상에 통상적으로 흡착되기 때문에 피처의 상단 근방에 구축되지 않는다. 또한, (플라즈마 디포지션 방법들과는 대조적으로) 열 디포지션 방법들은 열 디포지션 방법들이 일반적으로 기판에 걸쳐 보다 균일한 디포지션 결과들, 및 피처 내의 보다 컨포멀한 결과들을 달성하기 때문에 특히 유리하다. 그러나, ALD 방법 및 CVD 방법 양자는, 열 또는 플라즈마 기반 디포지션 방법들로서 수행되든지 간에, 개시된 실시예들의 범위 내에 있다.
도 2a로 돌아가서, 방법은 디포지션 프로세스가 정지되는 동작 207로 계속된다. 이어서 방법은 기판 내에 피처를 부분적으로 에칭하는 동작 (동작 201과 유사한, 동작 211), 에칭을 정지하는 동작 (동작 203과 유사한, 동작 213), 부분적으로 에칭된 피처들의 측벽들 상에 보호 코팅을 디포짓하는 동작 (동작 205과 유사한, 동작 215), 및 디포지션을 정지하는 동작 (동작 207과 유사한, 동작 217) 을 반복한다. 다음에, 동작 219에서, 피처가 완전히 에칭되었는지의 여부가 결정된다. 피처가 완전히 에칭되지 않았다면, 방법은 부가적인 에칭 및 보호 코팅들의 디포지션과 함께 동작 211로부터 반복된다. 피처가 완전히 에칭된다면, 방법은 완료된다.
다양한 실시예들에서, 에칭 동작 201 및 보호 측벽 코팅 디포지션 동작 205는 복수회 순환적으로 반복된다. 예를 들어, 이들 동작들은 각각 (도 2a에 도시된 바와 같이) 적어도 2회, 예를 들어 적어도 약 3회, 또는 적어도 약 5회 발생할 수도 있다. 일부 경우들에서, (사이클 각각이 제 2 사이클로서 카운팅되는 에칭 동작 211 및 디포지션 동작 215와 함께, 에칭 동작 201 및 보호 측벽 코팅 디포지션 동작 205을 포함하는) 사이클들의 수는 약 2 내지 10, 예를 들어 약 2 내지 5이다. 에칭 동작이 발생할 때마다, 에칭 깊이는 증가한다. 에칭된 거리는 사이클들 간에 균일할 수도 있거나, 불균일할 수도 있다. 특정한 실시예들에서, 사이클 각각에서 에칭된 거리는 부가적인 에칭들이 수행되기 때문에 (즉, 나중에 수행된 에칭 동작들이 앞서 수행된 에칭 동작들보다 보다 덜 광범위하게 에칭할 수도 있음) 감소한다. 디포지션 동작 205 각각에서 디포짓된 제 2 측벽 코팅 (310) 의 두께는 사이클들 사이에서 균일할 수도 있거나, 이러한 코팅들의 두께는 가변할 수도 있다. 사이클 각각 동안 제 2 측벽 코팅 (310) 에 대한 예시적인 두께들은 약 1 내지 10 ㎚, 예를 들어 약 3 내지 5 ㎚의 범위일 수도 있다. 또한, 형성되는 코팅의 타입은 사이클들 사이에서 균일할 수도 있거나, 형성되는 코팅의 타입이 가변할 수도 있다. 일 예에서, 붕소 나이트라이드 측벽 코팅은 동작 205의 제 1 사이클 동안 형성되고, 붕소 옥사이드 측벽 코팅은 동작 205의 제 2 사이클 동안 형성된다. 일부 실시예들에서, 동작들 205 및/또는 215에서 디포짓된 보호 측벽 코팅은 도 2c에 관하여 논의된 바와 같이, 바이레이어로서 디포짓될 수도 있다. 바이레이어의 서브-층들은 상이한 조성들을 가질 수도 있다.
도 2c는 도 2a에 기술된 것과 유사한 멀티-단계 프로세스를 사용하여 기판 내로 피처를 에칭하는 방법에 대한 흐름도를 나타낸다. 간결성을 위해, 차이점들만이 기술될 것이다. 도 2c의 방법은 (예를 들어, 동작들 205 및 215에서) 부분적으로 에칭된 피처들의 측벽들 상에 디포짓된 보호 코팅이 바이레이어로서 디포짓된다는 점에서 도 2a의 방법과 상이하다. 바이레이어는 디포지션 단계들 동안 디포짓되는 재료들을 포함하고, 에칭 단계들 동안 측벽들 상에 구축될 수도 있는 재료들을 포함하지 않는다. 바이레이어는 어느 점에서 상이한 2개의 서브-층들을 포함한다. 바이레이어의 서브-층들 각각은 컨포멀하게 디포짓된다. 다양한 경우들에서, 제 1 서브-층은 제 2 서브-층 전에 디포짓될 수도 있고, 제 2 서브-층과 상이한 조건들 하에서 디포짓될 수도 있다. 이러한 조건들은 기판 온도, 플라즈마의 사용, 플라즈마 전력 및/또는 주파수, 반응물질들, 플로우 레이트들, 압력, 도즈 시간들, 퍼지 시간들, 등에 관한 것일 수도 있다. 서브-층 각각은 본 명세서에 기술된 방법들에 따라 디포짓될 수도 있다. 일부 경우들에서, 서브-층들 중 하나 또는 양자는 ALD 방법들을 사용하여 디포짓될 수도 있다. 이러한 경우들에서, ALD를 통해 디포짓된 서브-층(들)은 도 2b에 도시된 방법 250을 따라 디포짓될 수도 있다.
복수의 경우들에서, 제 1 서브-층은 제 2 서브-층과 상이한 조성을 가질 수도 있다. 예를 들어, 제 1 서브-층은 금속 나이트라이드, 금속 카바이드, 금속 보라이드, 금속 옥사이드, 등일 수도 있고, 제 2 서브-층은 금속 층일 수도 있다. 제 2 서브-층은 또한 제 1 서브-층과 상이한 조성을 가진 금속 나이트라이드, 금속 카바이드, 금속 보라이드, 금속 옥사이드, 등일 수도 있다. 바이레이어 방법은 보호 층이 복수의 특성들을 달성하도록 디포짓될 수 있다는 점에서 특히 유리할 수도 있다. 예를 들어, 제 1 서브-층은 (제 1 서브-층의 특성들에 기인하여) 하부 층에 대한 고품질 부착 및/또는 스무스한 (smooth) 커버리지를 달성하도록 디포짓될 수도 있고, 제 2 서브-층은 (제 2 서브-층의 특성들에 기인하여) 고품질 측벽 보호를 달성하도록 디포짓될 수도 있다. 예를 들어, 일부 경우들에서 금속 막은 고품질 측벽 보호 특성들을 나타내지만, 측벽들 상에 바로 디포짓하기는 어렵다. 이러한 어려움은 피처가 부분적으로 에칭된 후에 측벽들을 규정하는 재료의 특성들에 관한 것일 수도 있다. 이러한 경우들에서, 2개의 서브-층들: 에칭 후에 측벽들 상에 쉽게 디포짓될 수 있는 금속-함유 제 1 서브-층, 및 제 1 서브-층 상에 쉽게 디포짓될 수 있고, 에칭 동안 고품질 측벽 보호를 제공하는 금속-함유 제 2 서브-층을 포함하도록 보호 측벽 막을 디포짓하는 것이 유리할 수도 있다. 제 1 서브-층 및/또는 제 2 서브-층은 금속 나이트라이드들, 금속 옥사이드들, 금속 카바이드들, 금속 보라이드들, 또는 원소 금속들일 수도 있다. (이로 제한되지 않지만 수소를 포함하는) 다른 원소들이 서브-층들 내에 또한 존재할 수도 있다.
일부 실시예들에서, 제 1 서브-층은 금속 나이트라이드, 금속 카바이드, 금속 옥사이드, 또는 금속 보라이드이고, 제 2 서브-층은 실질적으로 원소 형태인 금속이다 (본 명세서에서 사용된 바와 같이, 실질적으로 원소 형태라는 구는 적어도 약 90 % (원자) 원소 금속을 의미함). 금속이 제 1 서브-층과 제 2 서브-층 양자에 존재하는 경우에, 제 1 서브-층 내의 금속은 제 2 서브-층 내의 금속과 동일하거나 상이할 수도 있다. 특정한 실시예에서, 제 1 서브-층은 텅스텐 나이트라이드이고 제 2 서브-층은 텅스텐이다.
언급된 바와 같이, 서브-층들 중 하나 이상은 ALD를 통해, 예를 들어 도 2b의 방법 250에 따라, 디포짓될 수도 있다. 일 예에서, 적어도 하나의 디포지션 조건이 디포지션 조건들의 제 1 세트와 제 2 세트 간에 상이한 경우에, 제 1 서브-층은 디포지션 조건들의 제 1 세트를 사용하여 방법 250을 통해 디포짓되고, 제 2 서브-층은 디포지션 조건들의 제 2 세트를 사용하여 방법 250을 통해 제 1 서브-층 상에 디포짓된다. 다양한 경우들에서, 제 1 서브-층 및 제 2 서브-층은 반응물질들의 상이한 세트를 사용하여 디포짓된다. 제 1 서브-층 및 제 2 서브-층은 동일한 반응 챔버 내에서 또는 상이한 반응 챔버들 내에서 디포짓될 수도 있다. 제 1 서브-층 및 제 2 서브-층 중 하나 또는 양자는 본 명세서에 기술된 에칭 동작들을 실시하도록 사용된 동일한 반응 챔버 내에서 디포짓될 수도 있다. 특정한 실시예에서, 제 1 반응 챔버는 에칭을 수행하도록 사용되고, 제 2 반응 챔버는 제 1 서브-층을 디포짓하도록 사용되고, 제 3 반응 챔버는 제 2 서브-층을 디포짓하도록 사용된다. 다양한 반응 챔버들이 개별 툴들 내에, 또는 단일 툴 내에 제공될 수도 있고, 예를 들어 툴은 모든 프로세싱이 대기에 기판을 노출시키지 않고 행해질 수 있는 것을 보장하도록 적절한 진공 이송 모듈을 포함하는 클러스터 아키텍처를 가진다. 일부 구현예들에서, 금속-함유 막 (예를 들어, 금속 나이트라이드, 금속 카바이드, 금속 보라이드, 또는 금속 옥사이드) 을 디포짓하도록 사용된 반응 챔버는 캘리포니아, 프리몬트 소재의 Lam Research Corporation로부터 입수 가능한 (이로 제한되지 않지만 ALTUS® DirectFill™ Max를 포함하는) ALTUS® 제품군들로부터의 반응기일 수도 있다. 이들 또는 다른 구현예들에서, 금속 막 (예를 들어, 텅스텐, 티타늄, 루테늄, 탄탈륨, 알루미늄, 철, 하프늄, 등) 을 디포짓하도록 사용된 반응 챔버는 또한 Lam Research Corporation로부터 입수 가능한 (이로 제한되지 않지만 ALTUS® ICE를 포함하는) ALTUS® 제품군들로부터의 반응기일 수도 있다.
제 1 서브-층 및 제 2 서브-층은 특정한 두께들로 디포짓될 수도 있다. 일부 예들에서, 제 1 서브-층은 약 0.3 내지 5 ㎚, 예를 들어 약 1 내지 3 ㎚의 두께로 (동작 205 및 215의 반복 각각 동안) 디포짓될 수도 있다. 이들 또는 다른 경우들에서, 제 2 서브-층은 약 0.3 내지 5 ㎚, 예를 들어 약 1 내지 3 ㎚의 두께로 디포짓될 수도 있다. 바이레이어의 전체 두께는 약 0.6 내지 10 ㎚, 예를 들어 약 0.6 내지 8 ㎚일 수도 있다.
추가의 실시예들에서, 보호 측벽 코팅은 3개 이상의 서브-층들을 가진 층으로서 디포짓될 수도 있다. 서브-층들 각각은 임의의 방법들을 통해 그리고 본 명세서에 기술된 임의의 보호 측벽 코팅 재료들을 사용하여 컨포멀하게 디포짓될 수도 있다.
에칭 동작 201 및 디포지션 동작 205는 동일한 반응 챔버에서 또는 상이한 반응 챔버들에서 발생할 수도 있다. 일 예에서, 에칭 동작 201은 제 1 반응 챔버에서 발생하고 디포지션 동작 205는 제 2 반응 챔버에서 발생하고, 제 1 및 제 2 반응 챔버들은 함께 클러스터 툴과 같은 멀티-챔버 프로세싱 장치를 형성한다. 로드록들 및 다른 적절한 진공 시일들은 특정한 경우들에서 관련된 챔버들 사이에서 기판을 이송하기 위해 제공될 수도 있다. 기판은 로봇 암 또는 다른 기계 구조체에 의해 이송될 수도 있다. 에칭을 위해 사용된 반응 챔버는 예를 들어 캘리포니아 프리몬트 소재의 Lam Research Corporation으로부터 입수 가능한 2300® Flex™ 제품군으로부터의 Flex™ 반응 챔버일 수도 있다. 디포지션을 위해 사용된 반응 챔버는 Lam Research Corporation으로부터 입수 가능한 Vector® 제품군 또는 Altus® 제품군으로부터의 챔버일 수도 있다. 에칭 및 디포지션 양자를 위한 결합된 반응기의 사용은 기판을 이송할 필요를 회피시키기 때문에 특정한 실시예들에서 유익할 수도 있다. 에칭 및 디포지션을 위한 상이한 반응기들의 사용은 반응기들이 동작 각각에 대해 특히 최적화되는 것이 목표되는 다른 실시예들에서 유익할 수도 있다. 관련된 반응 챔버들은 아래에 더 논의된다.
언급된 바와 같이, 디포지션 동작은 에칭 동작 동안 피처의 측면 에칭을 최소화하거나 방지하는 깊게 관통하는 보호 층을 형성함으로써 에칭 동작을 최적화하는 것을 돕는다. 이것은 거의 또는 전혀 보잉하지 않는 매우 수직의 측벽들을 가진 에칭된 피처들의 형성을 촉진한다. 특정한 구현예들에서, 적어도 약 80의 종횡비를 가진 최종 에칭된 피처는 (100*(가장 넓은 임계 치수-아래의 가장 좁은 임계 치수)/아래의 가장 좁은 임계 치수로서 측정된) 약 60 % 미만의 보우를 가진다. 예를 들어, 50 ㎚의 가장 넓은 CD 및 40 ㎚의 가장 좁은 CD (40 ㎚ CD는 피처 내에서 50 ㎚ CD 아래에 배치됨) 를 가진 피처는 25 % (100*(50 ㎚-40 ㎚)/40 ㎚ = 25 %) 의 보우를 가진다. 또 다른 구현예에서, 적어도 약 40의 종횡비를 가진 최종 에칭된 피처는 약 20 % 미만의 보우를 가진다.
피처가 피처의 최종 깊이로 에칭된 후에, 특정한 구현예들에서 추가의 프로세싱 단계들 전에 임의의 남아있는 측벽 코팅을 제거하는 것이 유리할 수도 있다. 측벽 코팅은 습식 세정 프로세스를 통해 통상적으로 제거된다. 습식 세정 프로세스는 보호 측벽 코팅으로부터 임의의 잔여물을 제거하도록 기판에 산화된 산 또는 유기/수성 혼합물과 같은 액체 세정제를 도포하는 것을 수반할 수도 있다. 잔여물 제거는 보호 측벽 코팅이 실리콘 옥사이드, 붕소 나이트라이드, 또는 하이드로카본 폴리머와 같은 다른 보호 막 타입들과는 대조적으로, 금속-함유 막인 경우에 상대적으로 보다 어려울 수도 있다.
측벽 잔여물들은 추가의 프로세싱 단계들을 용이하게 하고/가능하게 하도록 제거될 수도 있다. DRAM 디바이스를 형성하는 맥락에서, 금속 슬리브는 커패시터를 형성하도록 완전히 에칭된 실린더의 측벽들 상에 통상적으로 디포짓된다. 보호 측벽 코팅으로부터의 임의의 잔여물은 이 금속 슬리브의 방식으로 얻을 수 있고, 타깃된 특성들을 가진 스무스한 표면으로서 금속 슬리브를 형성하는 것을 어렵게 만들 수 있다. 옥사이드와 나이트라이드의 교번 층들을 가진 VNAND 디바이스 (ONON VNAND 디바이스) 를 형성하는 맥락에서, 나이트라이드 층들은 습식 화학 프로세스를 통해 통상적으로 제거된다. 측벽 잔여물들은 이 나이트라이드 제거를 훨씬 보다 어렵게 만들 수 있다. 옥사이드와 폴리실리콘의 교번 층들을 가진 VNAND 디바이스 (OPOP VNAND 디바이스) 를 형성하는 맥락에서, 측벽 잔여물들은 에칭된 피처를 충진하는 것과 관련된 프로세스/결과들에 유해하게 영향을 미칠 수도 있다. 어떤 경우에, 피처가 피처의 최종 깊이로 에칭된 후에 측벽 잔여물들을 제거하는 것이 대체로 바람직하다.
IV. 재료들 및 프로세스 동작들의 파라미터들
A. 기판
본 명세서에 개시된 방법들은 상부에 유전체 재료들을 가진 반도체 기판들을 에칭하는데 특히 유용하다. 예시적인 유전체 재료들은 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 옥시나이트라이드들, 옥시카바이드들, 카보-나이트라이드들, (예를 들어, 붕소, 인, 등으로 도핑된) 이들 재료들의 도핑된 버전들, 및 이들 재료들의 임의의 조합들로부터의 적층들을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiON, SiOC, SiCN, 등의 화학량적 제제 및 비-화학량적 제제를 포함한다. 위에서 언급된 바와 같이, 에칭되는 유전체 재료는 2 이상의 재료의 타입/층을 포함할 수도 있다. 특정한 경우들에서, 유전체 재료는 SiN과 SiO2의 교번 층들 또는 폴리실리콘과 SiO2의 교번 층들에 제공될 수도 있다. 추가의 상세사항들은 상기에 제공되었다. 기판은 피처들이 에칭되는 곳을 규정하는 상부 마스크 층을 가질 수도 있다. 특정한 경우들에서, 마스크 층은 Si이고, 마스크 층은 약 500 내지 1500 ㎚의 두께를 가질 수도 있다. 탄소계 마스크 층들이 또한 다양한 경우들에서 사용될 수도 있다.
B. 에칭 프로세스
다양한 실시예들에서, 에칭 프로세스는 화학적 에천트를 반응 챔버 내로 (종종 샤워헤드를 통해) 흘리는 것, 그 중에서도, 에천트로부터 플라즈마를 생성하는 것, 및 플라즈마에 기판을 노출시키는 것을 수반하는 반응성 이온 에칭 프로세스이다. 플라즈마는 에천트 화합물(들)을 중성의 종 및 이온 종 (예를 들어, 대전된 재료 또는 CF, CF2 및 CF3과 같은 중성의 재료) 으로 해리시킨다. 플라즈마는 많은 경우들에서 용량 결합된 플라즈마이지만, 다른 타입들의 플라즈마가 적절하게 사용될 수도 있다. 플라즈마 내의 이온들은 웨이퍼를 향해 지향되고 유전체 재료로 하여금 충돌 시에 말끔히 에칭되게 한다.
에칭 프로세스를 수행하도록 사용될 수도 있는 예시적인 장치는 캘리포니아 프리몬트 소재의 Lam Research Corporation으로부터 입수 가능한 반응성 이온 에칭 반응기들의 2300® FLEX™ 제품군을 포함한다. 이 타입의 에칭 반응기는 각각 전체가 참조로서 본 명세서에 인용되는, 다음의 미국 특허들: 미국 특허 제 8,552,334 호, 및 미국 특허 제 6,841,943 호에 더 기술된다.
다양한 반응물질 옵션들은 유전체 재료 내로 피처들을 에칭하도록 이용할 수 있다. 특정한 경우들에서, 에칭 화학물질은 하나 이상의 플루오로카본들을 포함한다. 이들 또는 다른 경우들에서, 에칭 화학물질은 NF3과 같은 다른 에천트들을 포함할 수도 있다. 하나 이상의 공반응물질들이 또한 제공될 수도 있다. 일부 경우들에서 산소 (O2) 는 공반응물질로서 제공된다. 산소는 보호 폴리머 측벽 코팅 (예를 들어, 도 3a 내지 도 3d의 제 1 측벽 코팅 (304)) 의 형성을 조절하는 것을 도울 수도 있다.
특정한 구현예들에서, 에칭 화학물질은 플루오로카본들과 산소의 조합을 포함한다. 예를 들어, 일 예에서 에칭 화학물질은 C4F6, C4F8, N2, CO, CF4, 및 O2를 포함한다. 다른 종래의 에칭 화학물질들이 또한 사용될 수도 있고, 비-종래의 화학물질들이 사용될 수도 있다. 플루오로카본들은 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 레이트로 흐를 수도 있다. C4F6 및 C4F8이 사용되는 경우에, C4F6의 플로우는 약 10 내지 200 sccm의 범위일 수도 있고 C4F8의 플로우는 약 10 내지 200 sccm의 범위일 수도 있다. 산소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. 질소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. 테트라플루오로메탄의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. 일산화탄소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. 이들 레이트들은 단일의 300 mm 웨이퍼를 프로세싱하도록 사용되는 약 50 리터의 반응기 볼륨에서 적절하다. 본 명세서에서 플로우 레이트들은 상이한 사이즈들의 반응기들에 대해 적절하게 스케일링될 (scaled) 수도 있고, 다른 사이즈들의 기판들에 대해 기판 면적에 기초하여 선형으로 스케일링될 수도 있다.
일부 실시예들에서, 에칭 동안 기판 온도는 약 0 내지 100 ℃이다. 일부 실시예들에서, 에칭 동안 압력은 약 10 내지 50 mTorr이다. 이온 에너지는 상대적으로 높을 수도 있고, 예를 들어 약 1 내지 10 kV이다. 이온 에너지는 인가된 RF 전력에 의해 결정된다. 다양한 경우들에서, 이중-주파수 RF 전력은 플라즈마를 생성하도록 사용된다. 따라서, RF 전력은 제 1 주파수 컴포넌트 (component) (예를 들어, 약 2 ㎒) 및 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 를 포함할 수도 있다. 상이한 전력들이 주파수 컴포넌트 각각에 제공될 수도 있다. 예를 들어, 제 1 주파수 컴포넌트 (예를 들어, 약 2 ㎒) 는 약 3 내지 6 kW, 예를 들어 약 5 kW의 전력으로 제공될 수도 있고, 그리고 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 는 보다 저 전력, 예를 들어 약 0.5 내지 2 kW, 예를 들어 약 1 kW로 제공될 수도 있다. 이들 전력 레벨들은 RF 전력이 단일의 300 ㎜ 웨이퍼에 전달된다는 것을 가정한다. 전력 레벨들은 부가적인 기판들 및/또는 다른 사이즈들의 기판들에 대한 기판 면적에 기초하여 선형으로 스케일링될 수 있다 (이로써 기판으로 전달되는 균일한 전력 밀도를 유지함).
에칭 프로세스의 사이클 각각은 어느 정도까지 유전체 재료를 에칭한다. 사이클 각각 동안 에칭된 거리는 약 10 내지 500 ㎚, 예를 들어 약 50 내지 200 ㎚일 수도 있다. 총 에칭 깊이는 특정한 적용에 따라 결정될 것이다. 일부 경우들 (예를 들어, DRAM) 에 대해 총 에칭 깊이는 약 1.5 내지 2 ㎛일 수도 있다. 다른 경우들 (예를 들어, VNAND) 에 대해 총 에칭 깊이는 적어도 약 3 ㎛, 예를 들어 적어도 약 4 ㎛일 수도 있다. 이들 또는 다른 경우들에서, 총 에칭 깊이는 약 5 ㎛ 이하일 수도 있다.
도 3a 내지 도 3d의 논의에서 설명된 바와 같이, 에칭 프로세스는 제 1 측벽 코팅 (예를 들어, 폴리머일 수도 있는, 제 1 측벽 코팅 (304)) 을 생성할 수 있다. 그러나, 이 측벽 코팅의 깊이는 피처의 상부 부분 근방의 영역으로 제한될 수도 있고, 측벽 보호가 또한 필요한 피처 내로 완전히 하향으로 확장하지 않을 수도 있다. 따라서, 개별 디포지션 동작은 본 명세서에 기술된 바와 같이, 에칭된 피처의 전체 깊이를 실질적으로 커버하는 측벽 코팅을 형성하도록 수행된다.
일부 프로세스들에서, 보호 측벽 코팅 (예를 들어, 도 3c 및 도 3d의 제 2 측벽 코팅 (310)) 을 디포짓하는 동작은 제 1 타입의 막의 디포지션을 발생시키고, 에칭 동작은 제 2 타입의 막을 형성하도록 이 제 1 타입의 막을 변경한다. 제 2 타입의 막은 제 1 타입의 막보다 보다 더 에칭 내성이 있을 수도 있다. 예를 들어, 디포지션 동작은 붕소 나이트라이드 (BN) 막의 형성을 수반할 수도 있고, 붕소 나이트라이드 (BN) 막은 이어서 에칭 동작 동안 붕소 옥사이드 (BO) 막으로 프로세싱된다. 에칭 화학물질 내의 산소의 포함은 이 변화를 적어도 부분적으로 구동할 수도 있다. 붕소 옥사이드 막은 에칭에 특히 견딜 수도 있고, 측벽들을 오버-에칭하는 것에 대해 매우 양호한 보호를 제공한다.
C. 디포지션 프로세스
디포지션 프로세스는 에칭된 피처들 내에서 측벽들 상에 보호 층을 디포짓하도록 주로 수행된다. 이 보호 층은 피처, 심지어 고 종횡비 피처들 내로 깊게 확장하여야 한다. 고 종횡비 피처들 내의 깊은 보호 층의 형성은 상대적으로 낮은 부착 계수들을 가진 반응물질들에 의해 인에이블될 (enable) 수도 있다. 또한, 흡착-제한된 디포지션 (예를 들어, ALD 반응들) 을 필요로 하는 반응 메커니즘들은 에칭된 피처들 내의 깊은 보호 층의 형성을 촉진할 수 있다. 보호 층의 디포지션은 피처가 부분적으로 에칭된 후에 시작한다. 도 2a의 논의에서 언급된 바와 같이, 디포지션 동작은 피처가 유전체 재료 내로 보다 깊게 에칭됨에 따라 부가적인 측벽 보호를 형성하도록 에칭 동작과 순환될 수도 있다.
일부 경우들에서, 보호 층의 디포지션은 피처가 피처의 최종 깊이의 적어도 약 1/3만큼 에칭될 시에 또는 에칭된 후에 시작된다. 일부 실시예들에서, 보호 층의 디포지션은 피처가 적어도 약 2, 적어도 약 5, 적어도 약 10, 적어도 약 15, 적어도 약 20, 또는 적어도 약 30의 종횡비에 도달한다면 시작된다. 이들 또는 다른 경우들에서, 디포지션은 피처가 약 4, 약 10, 약 15, 약 20, 약 30, 약 40, 또는 약 50의 종횡비에 도달하기 전에 시작될 수도 있다. 일부 실시예들에서, 디포지션은 피처가 (예를 들어, 최종 피처 깊이가 3 내지 4 ㎛인 VNAND 실시예들에서) 적어도 약 1 ㎛ 깊이, 또는 적어도 약 1.5 ㎛ 깊이인 후에 시작된다. 다른 실시예들에서, 디포지션은 피처가 (예를 들어, 최종 피처 깊이가 1.5 내지 2 ㎛ 깊이인 DRAM 실시예들에서) 적어도 약 600 ㎚ 깊이, 또는 적어도 약 800 ㎚ 깊이인 후에 시작된다. 보호 층의 디포지션을 개시시키기 위한 최적의 시간은 측벽들이 그렇지 않으면 보우를 형성하도록 오버에칭되기 직전이다. 이 발생의 정확한 타이밍은 에칭되는 피처의 형상, 에칭되는 재료, 보호 층을 에칭 및 디포짓하도록 사용된 화학물질, 및 관련된 재료들을 에칭 및 디포짓하도록 사용된 프로세스 조건들에 따라 결정된다.
디포지션 프로세스 동안 형성되는 보호 층은 다양한 조성들을 가질 수도 있다. 설명된 바와 같이, 보호 층은 에칭된 피처 내로 깊게 관통해야 하고, 피처를 에칭하도록 사용된 에칭 화학물질에 상대적으로 내성이 있어야 한다. 다양한 경우들에서, 보호 층은 금속-함유 층일 수도 있다. (이로 제한되지 않지만 유기 폴리머 층들 및 실리콘 옥사이드 층들을 포함하는) 다른 타입들의 보호 층들이 예를 들어 각각 전체가 참조로서 본 명세서에 인용되는, 다음의 미국 특허 출원들: 2015년 5월 28일 출원되고 발명의 명칭이 "TECHNIQUE TO DEPOSIT SIDEWALL PASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH"인, 미국 특허 출원 제 14/724,574 호, 및 2015년 4월 27일 출원되고 발명의 명칭이 또한 "TECHNIQUE TO DEPOSIT SIDEWALL PASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH"인, 미국 특허 출원 제 14/697,521 호에 기술된 바와 같이 또한 사용될 수도 있다.
보호 층이 붕소를 포함하는 경우에, 붕소-함유 반응물질이 사용될 수도 있다. 예시적인 붕소-함유 반응물질들은 이로 제한되지 않지만, 트리이소프로필 보레이트 ([(CH3)2CHO]3B), 트리메틸보론-d9 (B(CD3)3), 트리페닐보레인 ((C6H5)3B), 및 트리스(펜타플루오로페닐)보레인 ((C6F5)3B) 을 포함한다. 붕소-함유 반응물질들의 다른 예들은 보론 트리클로라이드 (BCl3), 보레인 (BH3), 다이보레인 (B2H6), 보론 트리플루오라이드 (BF3), 및 트리메틸 보레이트 (B(OCH3)3) 를 포함한다. 특정한 예에서, 붕소-함유 반응물질은: B2H6, BCl3, BF3, 및 이들의 조합들로 구성된 그룹으로부터 선택된다. 순환적 ALD 또는 ALD-같은 디포지션 반응들은 붕소-함유 보호 층을 디포짓할 수도 있다. 대안적으로, 벌크 CVD 디포지션과 같은 비-순환적 프로세스들은 붕소-함유 보호 층을 디포짓할 수도 있다.
보호 막이 질소를 포함하는 경우에, 질소-함유 반응물질이 사용될 수도 있다. 질소-함유 반응물질들은, 적어도 하나의 질소, 예를 들어, 질소, 암모니아, 하이드라진 (hydrazine), 메틸아민, 디메틸아민, 에틸아민, 이소프로필아민, t-부틸아민, 디-t-부틸아민, 사이클로프로필아민, sec-부틸아민, 사이클로부틸아민, 이소아밀아민, 2-메틸부탄-2-아민, 트리메틸아민, 디이소프로필아민, 디에틸이소프로필아민, 디-t-부틸하이드라진과 같은, 아민들 (예를 들어, 탄소 베어링 아민들 (amines bearing carbon)), 뿐만 아니라 아닐린들, 피리딘들, 및 벤질아민들과 같은 방향족 함유 아민들을 함유한다. 아민들은 1차, 2차, 3차 또는 4차 (예를 들어, 테트라알킬암모늄 화합물들) 일 수도 있다. 질소-함유 반응물질은 질소 이외의 헤테로원자들 (heteroatoms) 을 함유할 수 있고, 예를 들어, 히드록실아민, t-부틸옥시카르보닐 아민 및 N-t-부틸 히드록실아민은 질소-함유 반응물질들이다. 다른 예들은 아산화질소 (N2O), 일산화질소 (NO), 이산화질소 (NO2), 삼산화이질소 (N2O3), 사산화이질소 (N2O4) 및/또는 오산화이질소 (N2O5) 와 같은 NxOy 화합물들을 포함한다.
보호 막이 산소를 포함하는 경우에, 산소-함유 반응물질이 사용될 수도 있다. 산소-함유 반응물질들의 예들은 이로 제한되지 않지만, 산소, 오존, 아산화질소, 일산화질소, 이산화질소, 삼산화이질소, 사산화이질소, 오산화이질소, 일산화탄소, 이산화탄소, 산화황, 이산화황, 산소-함유 하이드로카본들 (CxHyOz), 물, 포름알데히드, 황화카르보닐, 이들의 혼합물들, 등을 포함한다.
보호 막이 탄소를 포함하는 경우에, 탄소-함유 반응물질이 사용될 수도 있다. 탄소-함유 반응물질들의 예들은 이로 제한되지 않지만, 하이드로카본들 (CxHy), 산소-함유 하이드로카본들 (CxHyOz), 황화카르보닐, 이황화탄소, 플루오로카본들, 등을 포함한다.
보호 막이 금속을 포함하는 경우에, 금속-함유 반응물질이 사용될 수도 있다. 예시적인 금속들은 이로 제한되지 않지만, 텅스텐, 티타늄, 탄탈륨, 루테늄, 알루미늄, 철, 및 하프늄을 포함한다.
예시적인 알루미늄-함유 반응물질들은 이로 제한되지 않지만, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 트리이소부틸알루미늄, 트리메틸알루미늄, 및 트리스(디메틸아미도)알루미늄(III), 등을 포함한다.
예시적인 텅스텐-함유 반응물질들은 이로 제한되지 않지만, 비스(부틸사이클로펜타디에닐)텅스텐(IV) 이요오드화염, 비스(tert-부틸이미노)비스(tert-부틸아미노)텅스텐, 비스(tert-부틸이미노)비스(디메틸아미노)텅스텐(VI), 비스(사이클로펜타디에닐)텅스텐(IV) 디클로라이드, 비스(사이클로펜타디에닐)텅스텐(IV) 디하이드라이드, 비스(이소프로필사이클로펜타디에닐)텅스텐(IV) 디하이드라이드, 사이클로펜타디에닐텅스텐(II) 트리카르보닐 하이드라이드, 테트라카르보닐(1,5-사이클로옥타디엔)텅스텐(0), 트라이아민텅스텐(IV) 트리카르보닐, 텅스텐 헥사카르보닐, 등을 포함한다.
예시적인 티타늄-함유 반응물질들은 이로 제한되지 않지만, 비스(tert-부틸사이클로펜타디에닐)티타늄(IV) 디클로라이드, 테트라키스(디에틸아미도)티타늄(IV), 테트라키스(디메틸아미도)티타늄(IV), 테트라키스(에틸메틸아미도)티타늄(IV), 티타늄(IV) 디이소프로폭사이드비스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 티타늄(IV) 이소프로폭사이드, 티타늄 테트라클로라이드, 등을 포함한다.
예시적인 탄탈륨-함유 반응물질들은 이로 제한되지 않지만, 펜타키스(디메틸아미노)탄탈륨(V), 탄탈륨(V) 에톡사이드, 트리스(디에틸아미도)(tert-부틸이미도)탄탈륨(V), 트리스(에틸메틸아미도)(tert-부틸이미도)탄탈륨(V), 등을 포함한다.
예시적인 루테늄-함유 반응물질들은 이로 제한되지 않지만, 비스(사이클로펜타디에닐)루테늄(II), 비스(에틸사이클로펜타디에닐)루테늄(II), 비스(펜타메틸사이클로펜타디에닐)루테늄(II), 트리루테늄 도데카카르보닐, 등을 포함한다.
예시적인 철-함유 반응물질들은 이로 제한되지 않지만, [1,1'-비스(디페닐포스피노)페로센]테트라카르보닐몰리브덴(0), 비스(펜타메틸사이클로펜타디에닐)철(II), 1,1'-디에틸페로센, 철(0) 펜타카르보닐, 철(III) 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 등을 포함한다.
예시적인 하프늄-함유 반응물질들은 이로 제한되지 않지만, 비스(tert-부틸사이클로펜타디에닐)디메틸하프늄(IV), 비스(메틸-η5-사이클로펜타디에닐)디메틸하프늄, 비스(메틸-η5-사이클로펜타디에닐)메톡시메틸하프늄, 비스(트리메틸실릴)아미도하프늄(IV) 클로라이드, 디메틸비스(사이클로펜타디에닐)하프늄(IV), 하프늄(IV) tert-부톡사이드, 하프늄 이소프로폭사이드 이소프로판올, 테트라키스(디에틸아미도)하프늄(IV), 테트라키스(디메틸아미도)하프늄(IV), 테트라키스(에틸메틸아미도)하프늄(IV), 등을 포함한다.
개시된 전구체들은 제한하는 것으로 의도되지 않는다. 다른 반응물질들이 당업자들에게 공지된 바와 같이 또한 사용될 수도 있다. 흔히, 산소는 반응물질들 중 하나 이상을 따라 제공될 수도 있다. 일부 실시예들에서, 기판 상에 피처들을 규정하도록 사용된 마스크 층은 산화에 민감할 수도 있다. 탄소계 마스크 재료들은 디포지션 단계 동안 산화로부터 발생하는 대미지에 특히 민감할 수도 있다. 산화-민감성 마스크 재료들에 대한 대미지를 감소시키기 위한 방법들이 상기에 참조로서 인용되는, 미국 특허 출원 제 14/697,521 호에서 논의된다. 본 명세서의 특정한 실시예들에서, 금속 옥사이드 보호 층은 금속-함유 반응물질과 황화카르보닐 (COS) 의 조합을 사용하여 형성될 수도 있다. 황화카르보닐은 산화-민감성 마스크 재료들에 대미지를 주지 않고 옥사이드들을 형성하는 것으로 보인다.
일부 실시예들에서, 보호 측벽 코팅 (또는 내부의 하나 이상의 서브-층들) 은 텅스텐 나이트라이드, 텅스텐, 티타늄 나이트라이드, 티타늄 옥사이드, 탄탈륨, 철 보라이드, 및 하프늄 보라이드로 구성된 그룹으로부터 선택된 재료로 이루어질 수도 있다. 이들 실시예들 중 일부에서, 보호 측벽 코팅 (또는 내부의 하나 이상의 서브-층들) 은 텅스텐 나이트라이드, 텅스텐, 티타늄 나이트라이드, 티타늄 옥사이드, 탄탈륨, 및 텅스텐으로 구성된 그룹으로부터 선택된 재료로 이루어질 수도 있다. 특정한 예에서 보호 측벽 코팅은 텅스텐 나이트라이드로 이루어진다. 또 다른 예에서 보호 측벽 코팅은 2개의 서브-층들, 텅스텐 나이트라이드의 제 1 서브-층 및 텅스텐 또는 또 다른 금속의 제 2 서브-층으로 이루어진다.
반응물질 조합들의 일부 특정한 예들이 제공될 것이지만, 이들 예들은 제한하는 것으로 의도되지 않는다. 일 예에서, 텅스텐 나이트라이드 보호 측벽 층 (또는 서브-층) 은 WF6 및 NH3을 사용하여 형성될 수도 있다. 일부 구현예들에서, 텅스텐 보호 측벽 층 (또는 서브-층) 은 WF6 및 H2를 사용하여 형성될 수도 있다.
위에서 언급된 바와 같이, 보호 층을 형성하도록 사용된 전구체(들) 및 전구체의 플래그먼트들은 상대적으로 낮은 부착 계수들을 가질 수도 있고, 이로써 전구체들로 하여금 에칭된 피처들 내로 깊게 관통하게 한다. 일부 경우들에서, (관련된 디포지션 조건들에서) 전구체들의 부착 계수는 약 0.05 이하, 예를 들어 약 0.001 이하일 수도 있다. 유사하게, 보호 층을 형성하도록 사용된 전구체(들) 및 전구체의 플래그먼트들은 상대적으로 느린 재결합 레이트를 가질 수도 있다. 느린 재결합 레이트들을 가진 종은 반응성 상태로 남아있는 동안 피처 내로 깊게 보다 잘 관통할 수 있다. 손실 계수는 표면들 상의 재결합 및 흡착 양자에 기인한 반응물질 종의 손실에 관한 것이다. 복수의 실시예들에서, 반응물질 종이 반응성 상태로 남아있는 동안 고 종횡비 피처들 내로 깊게 관통하고 존속할 수 있도록, 손실 계수는 상대적으로 낮다. 이는 보호 코팅으로 하여금 부분적으로 에칭된 피처의 길이/깊이의 실질적인 분율에 따라 디포짓되게 한다. 특정한 경우들에서 코팅은 피처의 전체 길이를 따라 디포짓될 수도 있다. 다양한 경우들에서, 손실 계수는 약 0.005 미만일 수도 있다.
반응 메커니즘은 순환적 (예를 들어, ALD) 또는 연속적 (예를 들어, CVD) 일 수도 있다. 고 종횡비들로 보호 측벽 막의 형성을 발생시키는 임의의 방법이 사용될 수도 있다. 언급된 바와 같이, ALD 반응들은 컨포멀성 및 흡착-제한된 특성들에 기인하여 이 목적을 위해 특히 잘 적합할 수도 있다. 그러나, 다른 타입들의 반응들이 막이 에칭된 피처 내에서 깊게 측벽들을 보호하도록 고 종횡비들로 형성될 수 있는 한 사용될 수도 있다. ALD 반응 및 CVD 반응을 위한 기본 동작들은 도 2a의 동작 205에 관하여 상기에 기술된다. 간단히, ALD 반응들은 다음의 동작들: (a) 흡착된 전구체 층을 형성하기 위한 제 1 반응물질의 전달, (b) 반응 챔버로부터 제 1 반응물질을 제거하기 위한 선택적인 퍼지 동작, (c) 제 2 반응물질의 전달, 기판 상의 제 1 반응물질과 제 2 반응물질 사이의 반응, (d) 과잉 반응물질을 제거하기 위한 선택적인 퍼지, 및 (e) 막이 목표된 두께에 도달할 때까지 (a) 내지 (d) 를 반복하는 것을 순환적으로 수행하는 것을 수반한다. 반응물질들이 개별 시간들에 제공되고 반응이 표면 반응이기 때문에, 방법은 어느 정도 제한된 흡착일 수도 있다. 이것은 전체 리세스된 피처들을 라이닝할 수 있는 매우 컨포멀한 막들의 형성을 발생시킨다. 대조적으로, CVD 방법들은 반응물질(들)이 연속적인 (비-순환적) 방식으로 기판에 전달되는 경우에 가스 상 반응들을 통상적으로 수반한다. 일부 CVD 방법들은 상대적으로 높은 컨포멀도로 이행될 수 있다.
다음의 반응 조건들은 디포지션 반응이 플라즈마 보조된 ALD 방법들을 통해 발생하는 특정한 실시예들에서 사용될 수도 있다. 기판 온도는 약 0 내지 500 ℃, 예를 들어 약 20 내지 200 ℃로 유지될 수도 있다. 압력은 낮게는 약 100 또는 200 mTorr 그리고 높게는 약 1, 2, 또는 3 Torr로 유지될 수도 있다. 이온 에너지는 상대적으로 낮을 수도 있고, 예를 들어 약 1 kV 미만이다. 플라즈마를 생성하도록 사용된 RF 주파수는 약 60 ㎒일 수도 있지만, 다른 주파수들이 또한 사용될 수도 있다. RF 전력은 수백 Watt일 수도 있고, 예를 들어 약 500 W 이하 (예를 들어, 약 7100 W/㎡ 이하), 약 400 W 이하 (예를 들어, 약 7100 W/㎡ 이하), 또는 약 300 W 이하 (예를 들어, 약 7100 W/㎡ 이하) 일 수도 있다. 보고된 전력 레벨들은 전력이 단일의 300 ㎜ 웨이퍼에 전달되고, 전력 스케일링은 부가적인 또는 상이하게 사이징된 기판들에 대한 기판 면적에 선형으로 기초한다고 가정한다. ALD 사이클 각각 동안, 흡착하는 반응물질은 약 0.5 내지 20 초의 지속기간 동안, 약 50 내지 1000 sccm의 플로우 레이트로 전달될 수도 있다. 제 1 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다. 플라즈마는 약 0.5 내지 120 초의 지속기간 동안 약 50 내지 1000 sccm의 반응물질 (반응물질과 함께 제공된 임의의 불활성 가스를 제외하고) 의 플로우 레이트로 기판에 노출될 수도 있다. 플라즈마 노출 동안 수소의 플로우 레이트는 약 0 내지 1000 sccm일 수도 있다. RF 후 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다.
다음의 반응 조건들은 디포지션 반응이 열 (비-플라즈마) ALD 방법들을 통해 발생하는 다양한 실시예들에서 사용될 수도 있다. 기판 온도는 약 150 내지 500 ℃, 예를 들어 약 250 내지 400 ℃로 유지될 수도 있다. 압력은 낮게는 약 100 또는 200 mTorr, 높게는 약 1, 2 또는 3 Torr로 유지될 수도 있다. ALD 사이클 각각 동안, 흡착하는 반응물질은 약 0.15 내지 20 초의 지속기간 동안, 약 50 내지 1000 sccm의 플로우 레이트로 전달될 수도 있다. 제 1 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다. 플라즈마는 반응물질 (반응물질과 함께 제공되는 임의의 불활성 가스를 배제) 의 약 50 내지 1000 sccm의 플로우 레이트로, 약 0.15 내지 120 초의 지속기간 동안 기판에 노출될 수도 있다. 제 2 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다.
다음의 반응 조건들은 디포지션 반응이 플라즈마 보조된 CVD 방법들을 통해 발생하는 특정한 실시예들에서 사용될 수도 있다. 기판 온도는 약 0 내지 500 ℃, 예를 들어 약 20 내지 200 ℃로 유지될 수도 있다. 압력은 약 100 내지 3000 mT로 유지될 수도 있다. 플라즈마를 생성하도록 사용된 RF 주파수는 2 내지 60 ㎒일 수도 있다. 플라즈마를 생성하도록 사용된 RF 전력은 약 50 내지 2000 W (예를 들어 약 700 내지 28,000 W/㎡), 예를 들어 약 100 내지 800 W (예를 들어, 약 1,400 내지 11,300 W/㎡) 일 수도 있다. 반응물질 전달 및 플라즈마 노출의 지속기간은 약 1 내지 180 초일 수도 있다. 플로우 레이트들은 특정한 반응물질들에 따라 결정된다.
다음의 반응 조건들은 디포지션 반응이 열 (비-플라즈마) CVD 방법들을 통해 발생하는 특정한 실시예들에서 사용될 수도 있다. 기판 온도는 약 -10 내지 500 ℃, 예를 들어 약 20 내지 300 ℃로 유지될 수도 있다. 압력은 약 100 내지 3000 mT로 유지될 수도 있다. 반응물질 전달의 지속기간은 약 1 내지 180 초일 수도 있다. 플로우 레이트들은 특정한 반응물질들에 따라 결정된다. ALD 및 CVD 반응 조건들은 모범으로서 제공되고 제한하는 것으로 의도되지 않는다.
특정한 금속-함유 막들은 CVD 방법들을 통한 디포지션에 대해 특히 잘 맞을 수도 있다. 이러한 막들은 많은 다른 CVD-디포짓된 막들과 비교하여 상대적으로 높은 컨포멀도로 형성될 수도 있다. 컨포멀하게 디포짓될 수 있는 금속-함유 막들의 예들은 철 보라이드 (FexBy, 예를 들어, FeB 및 Fe2B), 하프늄 디보라이드 (HfB2), 및 티타늄 디보라이드 (TiB2) 를 포함한다. 이러한 막들은 각각 전체가 참조로서 인용되는 다음의 출판물들: Highly conformal film growth by chemical vapor deposition. II. Conformality enhancement through growth inhibition, A. Yanguas-Gil, 외, J. Vac. Sci. Technol. A 27, 1244 (2009); 및 CVD Growth Kinetics of HfB2 Thin Films from the Single-Source Precursor Hf(BH4)4, Yu Yang, 외, Chem. Mater., 2006, 18, 5088-5096에 더 기술된다.
플라즈마가 사용되는 특정한 실시예들에서, 플라즈마는 용량 결합된 플라즈마일 수도 있다. 일부 다른 실시예들에서, 플라즈마는 유도 결합된 플라즈마, 원격으로 생성된 플라즈마, 마이크로파 플라즈마, 등일 수도 있다. 일부 구현예들에서, 플라즈마는 위에서 언급된 바와 같이 하나 이상의 주파수들에서 생성된 용량 결합된 플라즈마이다. 플라즈마를 생성하도록 사용된 주파수 또는 주파수들은 저주파수 (LF) 컴포넌트들 및/또는 고주파수 (HF) 컴포넌트들을 포함할 수도 있다. 일부 경우들에서 HF 주파수들만이 플라즈마가 존재하는 경우에 특정한 프로세싱 단계들 동안 사용된다.
V. 장치
본 명세서에 기술된 방법들은 임의의 적합한 장치 또는 장치의 조합에 의해 수행될 수도 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 가진 시스템 제어기를 포함한다. 예를 들어, 일부 실시예들에서, 하드웨어는 프로세스 툴 내에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다. 하나의 프로세스 스테이션은 에칭 스테이션일 수도 있고 또 다른 프로세스 스테이션은 디포지션 스테이션일 수도 있다. 또 다른 실시예에서, 에칭 및 디포지션은 단일의 스테이션/챔버 내에서 발생한다.
도 4a 내지 도 4c는 본 명세서에 기술된 에칭 동작들을 수행하기 위해 사용될 수도 있는 조정 가능한 갭 용량 결합된 한정된 RF 플라즈마 반응기 (400) 의 실시예를 예시한다. 도시된 바와 같이, 진공 챔버 (402) 는 하부 전극 (406) 을 하우징하는 내부 공간을 둘러싸는 챔버 하우징 (404) 을 포함한다. 챔버 (402) 의 상부 부분에서, 상부 전극 (408) 은 하부 전극 (406) 으로부터 수직으로 이격된다. 상부 및 하부 전극들 (408, 406) 의 평면 표면들은 실질적으로 평행하고 전극들 사이의 수직 방향에 직교한다. 바람직하게 상부 및 하부 전극들 (408, 406) 은 원형이고 수직 축에 대해 동축이다. 상부 전극 (408) 의 하부 표면은 하부 전극 (406) 의 상부 표면과 마주본다. 이격되어 마주보는 전극 표면들은 전극 표면들 사이의 조정 가능한 갭 (410) 을 규정한다. 동작 동안, 하부 전극 (406) 에는 RF 전력 공급부 (매칭) (420) 에 의해 RF 전력이 공급된다. RF 전력은 RF 공급 도관 (422), RF 스트랩 (424) 및 RF 전력 부재 (426) 를 통해 하부 전극 (406) 에 공급된다. 접지 차폐부 (436) 는 하부 전극 (406) 에 보다 균일한 RF 장을 제공하도록 RF 전력 부재 (426) 를 둘러쌀 수도 있다. 전체 내용이 참조로서 본 명세서에 인용되는, 공동-소유의 미국 특허 제 7,732,728 호에 기술된 바와 같이, 웨이퍼는 웨이퍼 포트 (482) 를 통해 삽입되고 프로세싱을 위해 하부 전극 (406) 상의 갭 (410) 내에 지지되고, 프로세스 가스가 갭 (410) 에 공급되고 RF 전력에 의해 플라즈마 상태로 여기된다. 상부 전극 (408) 은 전력 공급되거나 (power) 접지될 수 있다.
도 4a 내지 도 4c에 도시된 실시예에서, 하부 전극 (406) 은 하부 전극 지지 플레이트 (416) 상에 지지된다. 하부 전극 (406) 과 하부 전극 지지 플레이트 (416) 사이에 개재된 절연체 링 (414) 은 지지 플레이트 (416) 로부터 하부 전극 (406) 을 절연한다.
RF 바이어스 하우징 (430) 은 RF 바이어스 하우징 볼 (bowl) (432) 상에 하부 전극 (406) 을 지지한다. 볼 (432) 은 RF 바이어스 하우징 (430) 의 암 (434) 에 의해 도관 지지 플레이트 (438) 에 챔버 벽 플레이트 (418) 내의 개구를 통해 연결된다. 바람직한 실시예에서, RF 바이어스 하우징 볼 (432) 및 RF 바이어스 하우징 암 (434) 은 하나의 컴포넌트로 일체형으로 형성되지만, 암 (434) 및 볼 (432) 은 또한 함께 볼트로 접합되거나 결합된 2개의 개별 컴포넌트들일 수 있다.
RF 바이어스 하우징 암 (434) 은 RF 전력 및 시설, 예를 들어, 가스 냉각재, 액체 냉각재, RF 에너지, 리프트 핀 제어를 위한 케이블들, 하부 전극 (406) 의 후면 상의 공간에서 진공 챔버 (402) 외부로부터 진공 챔버 (402) 내부로의 전기적 모니터링 및 액추에이팅 신호들을 통과시키기 위한 하나 이상의 중공형 통로들을 포함한다. RF 공급 도관 (422) 은 RF 바이어스 하우징 암 (434) 으로부터 절연되고, RF 바이어스 하우징 암 (434) 은 RF 전력 공급부 (420) 에 RF 전력을 위한 복귀 경로를 제공한다. 시설 도관 (440) 은 시설 컴포넌트들을 위한 통로를 제공한다. 시설 컴포넌트들의 추가의 상세사항들은 미국 특허 제 5,948,704 호 및 제 7,732,728 호에 기술되고 기술의 간단함을 위해 본 명세서에 도시되지 않는다. 갭 (410) 은 한정 링 어셈블리 또는 슈라우드 (shroud) (미도시) 에 의해 바람직하게 둘러싸이고, 그 상세사항들은 참조로서 본 명세서에 인용되는 공동 소유의 공개된 미국 특허 제 7,740,736 호에서 발견될 수 있다. 진공 챔버 (402) 의 내부는 진공 포털 (portal) (480) 을 통한 진공 펌프로의 연결에 의해 저압으로 유지된다.
도관 지지 플레이트 (438) 는 작동 메커니즘 (442) 에 부착된다. 작동 메커니즘의 상세사항들은 위에서 본 명세서에 인용된 공동-소유의 미국 특허 제 7,732,728 호에 기술된다. 서보 기계 모터, 스텝퍼 모터 등과 같은 작동 메커니즘 (442) 은 예를 들어, 볼 스크류와 같은 스크류 기어 (446) 및 볼 스크류를 회전시키기 위한 모터에 의해, 수직 선형 베어링 (444) 에 부착된다. 갭 (410) 의 사이즈를 조정하기 위한 동작 동안, 작동 메커니즘 (442) 은 수직 선형 베어링 (444) 을 따라 이동한다. 도 4a는 작동 메커니즘 (442) 이 작은 갭 (410 a) 을 발생시키는 선형 베어링 (444) 상의 고 위치에 있을 때의 장치를 예시한다. 도 4b는 작동 메커니즘 (442) 이 선형 베어링 (444) 상의 중간 위치에 있을 때의 장치를 예시한다. 도시된 바와 같이, 하부 전극 (406), RF 바이어스 하우징 (430), 도관 지지 플레이트 (438), RF 전력 공급부 (420) 모두는 챔버 하우징 (404) 및 상부 전극 (408) 에 대해 보다 낮게 이동하고, 중간 사이즈 갭 (410 b) 을 발생시킨다.
도 4c는 작동 메커니즘 (442) 이 선형 베어링 상의 저 위치에 있을 때의 큰 갭 (410 c) 을 예시한다. 바람직하게, 상부 및 하부 전극들 (408, 406) 은 갭 조정 동안 동축으로 남아 있고 갭을 가로질러 상부 및 하부 전극들의 마주보는 표면들은 평행하게 남아 있다.
이 실시예는 예를 들어, 300 ㎜ 웨이퍼들과 같은 큰 직경 기판 또는 평판 디스플레이들을 걸쳐 균일한 에칭을 유지하도록, 멀티-단계 프로세스 레시피들 (BARC, HARC, 및 STRIP 등) 동안 CCP 챔버 (402) 내의 하부 및 상부 전극들 (406, 408) 사이의 갭 (410) 으로 하여금 조정되게 한다. 특히, 이 챔버는 하부 및 상부 전극들 (406, 408) 사이에 조정 가능한 갭을 제공하는데 필수적인 선형 운동을 허용하는 기계 장치에 속한다.
도 4a는 근위 단부에서 도관 지지 플레이트 (438) 에 그리고 원위 단부에서 챔버 벽 플레이트 (418) 의 계단형 플랜지 (428) 에 시일링된 측면으로 편향된 벨로즈 (450) 를 예시한다. 계단형 플랜지의 내경은 RF 바이어스 하우징 암 (434) 이 통과하는 챔버 벽 플레이트 (418) 내의 개구 (412) 를 규정한다. 벨로즈 (450) 의 원위 단부는 클램프 링 (452) 에 의해 클램핑된다 (clamp).
측면으로 편향된 벨로즈 (450) 는 RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 작동 메커니즘 (442) 의 수직 이동을 허용하는 동안 진공 시일을 제공한다. RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 작동 메커니즘 (442) 은 캔틸레버 어셈블리로 지칭될 수 있다. 바람직하게, RF 전력 공급부 (420) 는 캔틸레버 어셈블리와 함께 이동하고 도관 지지 플레이트 (438) 에 부착될 수 있다. 도 4b는 캔틸레버 어셈블리가 중간 위치에 있을 때 중립 위치에 있는 벨로즈 (450) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 저 위치에 있을 때 측면으로 편향된 벨로즈 (450) 를 도시한다.
래버린스 (labyrinth) 시일 (448) 은 벨로즈 (450) 와 플라즈마 프로세싱 챔버 하우징 (404) 의 내부 사이에 입자 배리어를 제공한다. 고정된 차폐부 (456) 는 이동식 차폐부 플레이트 (458) 가 캔틸레버 어셈블리의 수직 이동을 수용하도록 수직으로 이동하는 래버린스 홈 (460) (슬롯) 을 제공하도록 챔버 벽 플레이트 (418) 에서 챔버 하우징 (404) 의 내부 내벽에 부동적으로 (immovably) 부착된다. 이동식 차폐부 플레이트 (458) 의 외측 부분은 하부 전극 (406) 의 모든 수직 위치들에서 슬롯 내에 남아 있다.
도시된 실시예에서, 래버린스 시일 (448) 은 래버린스 홈 (460) 을 규정하는 챔버 벽 플레이트 (418) 내의 개구 (412) 의 주변에서 챔버 벽 플레이트 (418) 의 내측 표면에 부착된 고정된 차폐부 (456) 를 포함한다. 이동식 차폐부 플레이트 (458) 는 부착되고 암 (434) 이 챔버 벽 플레이트 (418) 내의 개구 (412) 를 통과하는 RF 바이어스 하우징 암 (434) 으로부터 방사상으로 확장한다. 이동식 차폐부 플레이트 (458) 는 캔틸레버 어셈블리로 하여금 수직으로 이동하게 하는, 제 1 갭만큼 고정된 차폐부 (456) 로부터 이격되고 제 2 갭만큼 챔버 벽 플레이트 (418) 의 내부 표면으로부터 이격되는 동안 래버린스 홈 (460) 내로 확장한다. 래버린스 시일 (448) 은 진공 챔버 내부 (405) 에 진입하는 것으로부터 벨로즈 (450) 로부터 부서진 입자들의 이동을 차단하고 라디칼들이 나중에 부서지는 디포짓들을 형성할 수 있는 벨로즈 (450) 로 이동하는 것으로부터 프로세스 가스 플라즈마로부터의 라디칼들을 차단한다.
도 4a는 캔틸레버 어셈블리가 고 위치 (작은 갭 (410 a)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 래버린스 홈 (460) 내의 보다 고 위치에 있는 이동식 차폐부 플레이트 (458) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 저 위치 (큰 갭 (410 c)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 래버린스 홈 (460) 내의 보다 저 위치에 있는 이동식 차폐부 플레이트 (458) 를 도시한다. 도 4b는 캔틸레버 어셈블리가 중간 위치 (중간 갭 (410 b)) 에 있을 때 래버린스 홈 (460) 내의 중립 또는 중간 위치에 있는 이동식 차폐부 플레이트 (458) 를 도시한다. 래버린스 시일 (448) 이 RF 바이어스 하우징 암 (434) 에 대해 대칭으로 도시되지만, 다른 실시예들에서 래버린스 시일 (448) 은 RF 바이어스 암 (434) 에 대해 비대칭일 수도 있다.
도 5는 본 명세서에 기술된 디포지션 방법들을 구현하기 위해 배열된 다양한 반응기 컴포넌트들을 도시하는 간단한 블록도를 제공한다. 도시된 바와 같이, 반응기 (500) 는 접지된 히터 블록 (520) 과 함께 작용하는 샤워헤드 (514) 를 포함하는 용량-방전 타입 시스템에 의해 생성된 플라즈마를 포함하는 역할을 하고 반응기의 다른 컴포넌트들을 둘러싸는 프로세스 챔버 (524) 를 포함한다. 고 주파수 (HF) 무선 주파수 (RF) 생성기 (504) 및 저 주파수 (LF) RF 생성기 (502) 는 매칭 네트워크 (506) 및 샤워헤드 (514) 에 연결될 수도 있다. 매칭 네트워크 (506) 에 의해 공급된 주파수 및 전력은 프로세스 챔버 (524) 에 공급된 프로세스 가스들로부터 플라즈마를 생성하는데 충분할 수도 있다. 예를 들어, 매칭 네트워크 (506) 는 50 W 내지 500 W (예를 들어, 700 내지 7,100 W/㎡) 의 HFRF 전력을 제공할 수도 있다. 일부 예들에서, 매칭 네트워크 (506) 는 100 W 내지 5000 W (예를 들어, 1,400 내지 7,1000 W/㎡) 의 HFRF 전력 및 100 W 내지 5000 W (예를 들어, 1,400 내지 7,1000 W/㎡) 의 LFRF 전력 총 에너지를 제공할 수도 있다. 통상적인 프로세스에서, HFRF 컴포넌트는 5 ㎒ 내지 60 ㎒, 일부 경우들에서 예를 들어, 13.56 ㎒, 약 27 ㎒, 또는 약 60 ㎒일 수도 있다. LF 컴포넌트가 있는 동작들에서, LF 컴포넌트는 약 100 ㎑ 내지 2 ㎒, 일부 경우들에서 예를 들어, 약 430 ㎑ 또는 약 2 ㎒일 수도 있다.
반응기 내에서, 웨이퍼 페데스탈 (518) 은 기판 (516) 을 지지할 수도 있다. 웨이퍼 페데스탈 (518) 은 디포지션 및/또는 플라즈마 처리 반응들 사이에 그리고 디포지션 및/또는 플라즈마 처리 반응들 동안 기판을 홀딩하고 이동시키기 위한 척, 포크 (fork), 또는 리프트 핀들 (lift pins) (미도시) 을 포함할 수도 있다. 척은 산업 및/또는 연구에 사용할 수 있는 정전 척, 기계적인 척 또는 다양한 다른 타입들의 척일 수도 있다.
다양한 프로세스 가스들은 유입부 (512) 를 통해 도입될 수도 있다. 복수의 소스 가스 라인들 (510) 이 매니폴드 (508) 에 연결된다. 가스들은 미리 혼합될 수도 미리 혼합되지 않을 수도 있다. 적절한 밸브 및 질량 유량 (mass flow) 제어 매커니즘들이 프로세스의 디포지션 및 플라즈마 처리 페이즈들 동안 정확한 프로세스 가스들이 전달되는 것을 보장하기 위해 채용될 수도 있다. 화학적 전구체(들)가 액체 형태로 전달되는 경우에서, 액체 유량 제어 매커니즘들이 채용될 수도 있다. 이어서 액체는 기화될 수 있고 디포지션 챔버에 도달하기 전에 액체 형태로 공급된 화학적 전구체의 기화점 이상으로 가열된 매니폴드 내에서의 이동 동안 다른 프로세스 가스들과 혼합될 수도 있다.
프로세스 가스들은 유출부 (522) 를 통해 챔버 (524) 를 나올 수도 있다. 진공 펌프, 예를 들어, 1 단계 또는 2 단계 기계적 건조 펌프 및/또는 터보분자 (turbomolecular) 펌프 (504) 는 프로세스 챔버 (524) 로부터 프로세스 가스들을 인출하고 (draw), 쓰로틀 밸브 (throttle valve) 또는 진자 밸브 (pendulum valve) 와 같은 폐루프 제어된 유량 제한 디바이스를 사용함으로써 프로세스 챔버 (524) 내에서 적합한 저압을 유지하도록 사용될 수도 있다.
위에서 논의된 바와 같이, 본 명세서에서 논의된 디포지션을 위한 기법들은 멀티-스테이션 또는 단일 스테이션 툴에서 구현될 수도 있다. 구체적인 구현예들에서, 4-스테이션 디포지션 스킴을 갖는 300 ㎜ Lam VectorTM 툴 또는 6-스테이션 디포지션 스킴을 갖는 200 ㎜ SequelTM 툴이 사용될 수도 있다. 일부 구현예들에서, 450 ㎜ 웨이퍼들을 프로세싱하기 위한 툴들이 사용될 수도 있다. 다양한 구현예들에서, 매 디포지션 및/또는 디포지션 후 플라즈마 처리 후에 인덱싱될 (index) 수도 있거나, 또한 에칭 챔버들 또는 스테이션들이 동일한 툴의 부분이라면 에칭 동작들 후에 인덱싱될 수도 있거나, 복수의 디포지션들 및 처리들은 웨이퍼를 인덱싱하기 전에 단일의 스테이션에서 실시될 수도 있다.
일부 실시예들에서, 본 명세서에 기술된 기법들을 수행하도록 구성되는 장치가 제공될 수도 있다. 적합한 장치는 다양한 프로세스 동작들을 수행하기 위한 하드웨어뿐만 아니라 개시된 실시예들에 따라 프로세스 동작들을 제어하기 위한 인스트럭션들을 가진 시스템 제어기 (530) 를 포함할 수도 있다. 시스템 제어기 (530) 는 장치가 개시된 실시예들에 따라 기법을 수행하기 위해 인스트럭션들을 실행하도록 구성되고, 다양한 프로세스 제어 장비, 예를 들어, 밸브들, RF 생성기들, 웨이퍼 핸들링 시스템들, 등과 통신적으로 연결되는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 통상적으로 포함할 것이다. 본 개시에 따라 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독 가능한 매체는 시스템 제어기 (530) 에 커플링될 수도 있다. 제어기 (530) 는 본 명세서에 기술된 바와 같이 디포지션 동작들과 연관되는 다양한 프로세스 파라미터들의 제어를 용이하게 하도록 다양한 하드웨어 디바이스들, 예를 들어, 질량 유량 제어기들, 밸브들, RF 생성기들, 진공 펌프들, 등과 통신적으로 연결될 수도 있다.
일부 실시예들에서, 시스템 제어기 (530) 는 반응기 (500) 의 모든 액티비티들을 제어할 수도 있다. 시스템 제어기 (530) 는 대용량 저장 디바이스에 저장되고, 메모리 디바이스로 로딩되고, 프로세서 상에서 실행되는 시스템 제어 소프트웨어를 실행할 수도 있다. 시스템 제어 소프트웨어는 가스 플로우들의 타이밍, 웨이퍼 이동, RF 생성기 활성화 등을 제어하기 위한 인스트럭션들뿐만 아니라, 가스들의 혼합물, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, 기판 페데스탈, 척, 및/또는 서셉터 위치, 및 반응기 장치 (500) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독 가능한 프로그래밍 언어로 코딩될 수도 있다.
시스템 제어기 (530) 는 장치가 본 개시에 따라 기법을 수행하기 위해 인스트럭션들을 실행하도록 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 통상적으로 포함할 수도 있다. 개시된 실시예들에 따라 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독 가능한 매체는 시스템 제어기 (530) 에 커플링될 수도 있다.
하나 이상의 프로세스 스테이션들이 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 6은 하나 또는 양자가 리모트 플라즈마 소스를 포함할 수도 있는, 인바운드 로드록 (602) 및 아웃바운드 로드록 (604) 을 갖는 멀티-스테이션 프로세싱 툴 (600) 의 실시예의 개략도를 도시한다. 대기압에서, 로봇 (606) 은 포드 (608) 를 통해 로딩된 카세트로부터 대기 포트 (atmospheric port) (610) 를 통해 인바운드 로드록 (602) 으로 웨이퍼들을 이동시키도록 구성된다. 웨이퍼는 로봇 (606) 에 의해 인바운드 로드록 (602) 내의 페데스탈 (612) 상에 배치되고, 대기 포트 (610) 는 폐쇄되고, 로드록은 펌핑 다운된다 (pump down). 인바운드 로드록 (602) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (614) 내에 도입되기 전에 로드록 내의 리모트 플라즈마 처리에 노출될 수도 있다. 게다가, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해, 인바운드 로드록 (602) 내에서 가열될 수도 있다. 다음에, 프로세싱 챔버 (614) 로의 챔버 이송 포트 (616) 가 개방되고, 또 다른 로봇 (미도시) 이 프로세싱을 위한 반응기 내에 도시된 제 1 스테이션의 페데스탈 상의 반응기 내에 웨이퍼를 배치시킨다. 도시된 실시예는 로드록들을 포함하지만, 일부 실시예들에서, 프로세스 스테이션 내로 웨이퍼가 직접적으로 제공될 수도 있다는 것이 이해될 것이다.
도시된 프로세싱 챔버 (614) 는 도 6에 도시된 실시예에서 1 내지 4로 번호가 붙여진, 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 가열된 페데스탈 (스테이션 1에 대해 618로 도시됨), 및 가스 라인 유입부들을 갖는다. 일부 실시예들에서, 프로세스 스테이션 각각이 상이한 목적 또는 복수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 프로세스 스테이션들 (1 내지 4) 각각은 ALD, CVD, CFD, 또는 에칭 (이들 중 임의의 것은 플라즈마 보조될 수도 있음) 중 하나 이상을 수행하기 위한 챔버일 수도 있다. 일 실시예에서, 프로세스 스테이션들 중 적어도 하나는 도 5에 도시된 바와 같은 반응 챔버를 가진 디포지션 스테이션이고, 다른 프로세스 스테이션들 중 적어도 하나는 도 4a 내지 도 4c에 도시된 바와 같은 반응 챔버를 가진 에칭 스테이션이다. 도시된 프로세싱 챔버 (614) 는 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세싱 챔버는 5개 이상의 스테이션들을 가질 수도 있는 반면, 다른 실시예들에서 프로세싱 챔버는 3개 이하의 스테이션들을 가질 수도 있다.
도 6은 또한 프로세싱 챔버 (614) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (690) 의 일 실시예를 도시한다. 일부 실시예들에서, 웨이퍼 핸들링 시스템 (690) 은 다양한 프로세스 스테이션들 사이 및/또는 프로세스 스테이션과 로드록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 이해될 것이다. 비제한적인 예들은 웨이퍼 캐로절들 (carousel) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 6은 또한 프로세스 툴 (600) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (650) 의 일 실시예를 도시한다. 시스템 제어기 (650) 는 하나 이상의 메모리 디바이스들 (656), 하나 이상의 대용량 저장 디바이스들 (654), 및 하나 이상의 프로세서들 (652) 을 포함할 수도 있다. 프로세서 (652) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 접속부 및/또는 디지털 입력/출력 접속부, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다.
일부 구현예들에서, 제어기는 상술한 실례들의 일부일 수 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이러한 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 예를 들어 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 전달 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 전달들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스를 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고 인스트럭션들을 발행하고 동작을 제어하고 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드들, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 동작들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 되는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세싱 동작들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 디포지션 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 동작 또는 동작들에 따라서, 제어기는, 반도체 제조 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
특정한 실시예들에서, 제어기는 도 2a에 관하여 도시되고 기술된 동작들을 수행하기 위한 인스트럭션들을 가진다. 예를 들어, 제어기는 순환적으로 (a) 기판 상의 피처를 부분적으로 에칭하도록 에칭 동작을 수행하기 위한 인스트럭션, (b) 기판을 실질적으로 에칭하지 않고 에칭된 피처 내에 보호 측벽 코팅을 디포짓하기 위한 인스트럭션을 가질 수도 있다. 인스트럭션들은 개시된 반응 조건들을 사용하여 이들 프로세스들을 수행하는 것에 관한 것일 수도 있다. 인스트럭션들은 또한 일부 구현예들에서, 에칭 챔버와 디포지션 챔버 사이에 기판을 이송하는 것에 관한 것일 수도 있다.
도 6의 실시예로 돌아가서, 일부 실시예들에서, 시스템 제어기 (650) 는 프로세스 툴 (600) 의 모든 액티비티들을 제어한다. 시스템 제어기 (650) 는 대용량 저장 디바이스 (654) 에 저장되고, 메모리 디바이스 (656) 로 로딩되고, 프로세서 (652) 상에서 실행되는 시스템 제어 소프트웨어 (658) 를 실행한다. 대안적으로, 제어 로직은 제어기 (650) 에서 하드 코딩될 수도 있다. ASIC들 (Applications Specific Integrated Circuits), PLD들 (Progra㎜able Logic Devices) (예를 들어, field-progra㎜able gate arrays, 또는 FPGA들) 등이 이들 목적들을 위해 사용될 수도 있다. 다음의 논의에서, "소프트웨어" 또는 "코드"가 사용되면, 기능적으로 필적할 만한 하드 코딩된 로직이 그 자리에서 사용될 수도 있다. 시스템 제어 소프트웨어 (658) 는 타이밍, 가스들의 혼합, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, RF 노출 시간, 기판 페데스탈, 척 및/또는 서셉터 위치, 및 프로세스 툴 (600) 에서 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어 (658) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 예를 들어, ALD 언더코팅 디포지션 프로세스의 페이즈 각각은 시스템 제어기 (650) 에 의한 실행을 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. ALD 프로세스 페이즈들에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들이 대응하는 ALD 레시피 페이즈 내에 포함될 수도 있다. 일부 실시예들에서, ALD 프로세스 페이즈를 위한 모든 인스트럭션들이 이 프로세스 페이즈와 동시에 실행되도록 ALD 레시피 페이즈들이 연속적으로 배열될 수도 있다.
시스템 제어기 (650) 와 연관된 대용량 저장 디바이스 (654) 및/또는 메모리 디바이스 (656) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (618) 상에 기판을 로딩하고 기판과 프로세스 툴 (600) 의 다른 부분들 사이의 공간을 제어하도록 사용되는 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 조성 및 플로우 레이트들을 제어하고 선택적으로 프로세스 스테이션 내의 압력을 안정화시키기 위해 디포지션 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 제어기는 순환적으로 (a) 리세스된 피처들을 에칭하기 위한 인스트럭션, 및 (b) 다양한 프로세스 가스들의 플로우에 관한 적절한 인스트럭션들을 포함하는, 부분적으로 에칭된 피처들의 측벽들 상에 금속-함유 보호 층을 디포짓하기 위한 인스트럭션을 포함한다.
압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션으로의 가스 플로우, 등을 조정함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 압력 제어 프로그램은 본 명세서에 기술된 바와 같이 에칭/디포지션 방법들의 다양한 단계들 동안 적절한 압력 레벨들로 반응 챔버(들)를 유지시키기 위한 인스트럭션들을 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하기 위해 사용된 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 기판으로의 (헬륨과 같은) 열 전달 가스 (heat transfer gas) 의 전달을 제어할 수도 있다. 특정한 구현예들에서, 제어기는 제 1 온도에서 기판을 에칭하기 위한 인스트럭션 및 제 2 온도에서 보호 금속-함유 측벽 코팅을 디포짓하기 위한 인스트럭션을 포함한다.
플라즈마 제어 프로그램은 본 명세서의 실시예들에 따라 하나 이상의 프로세스 스테이션들 내에서 RF 전력 레벨들 및 노출 시간들을 설정하기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 제어기는 금속-함유 보호 측벽 코팅의 에칭 및/또는 디포지션 동안 플라즈마 특성들을 제어하기 위한 인스트럭션들을 포함한다. 인스트럭션들은 적절한 전력 레벨들, 주파수들, 듀티 사이클들 (duty cycle) 등에 관한 것일 수도 있다.
일부 실시예들에서, 시스템 제어기 (650) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽적인 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (650) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들 및 노출 시간들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (650) 의 아날로그 입력 접속부 및/또는 디지털 입력 접속부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (600) 의 아날로그 출력 접속부 및 디지털 출력 접속부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, (압력계들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouple), 등을 포함한다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터와 함께 사용될 수도 있다.
시스템 제어기 (650) 는 상기 기술된 디포지션 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따라 막 스택들의 인-시츄 디포지션을 동작시키도록 이러한 파라미터들을 제어할 수도 있다.
시스템 제어기는 통상적으로 본 장치가 본 발명에 따른 방법을 수행하기 위해 인스트럭션들을 실행하도록 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능, 비일시적인 매체는 시스템 제어기와 커플링될 수도 있다.
상기에 기술된 다양한 하드웨어 및 방법 실시예들은 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 이러한 툴들/프로세스들은 반드시 그러한 것은 아니지만 공통 제조 시설 내에서 함께 사용 또는 실시될 것이다.
도 7은 VTM (vacuum transfer module) (738) 과 인터페이싱하는 다양한 모듈들을 가진 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들과 프로세싱 모듈들 사이에서 기판들을 "이송시키기" 위한 이송 모듈들의 구성은 "클러스터 툴 아키텍처" 시스템으로서 지칭될 수도 있다. 로드록 또는 이송 모듈로서 또한 알려진 에어록 (airlock) (730) 은 다양한 제조 프로세스들을 수행하도록 각각 최적화될 수도 있는, 4개의 프로세싱 모듈들 (720a 내지 720d) 을 가진 VTM (738) 내에 도시된다. 예로서, 프로세싱 모듈들 (720a 내지 720d) 은 기판 에칭, 디포지션, 이온 주입, 기판 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들뿐만 아니라 레이저 계측 및 다른 디펙트 검출 방법 및 디펙트 식별 방법을 수행하도록 구현될 수도 있다. 프로세싱 모듈들 중 하나 이상 (720a 내지 720d 중 임의의 것) 은 본 명세서에 개시된 바와 같이, 즉, 기판들 내로 리세스된 피처들을 에칭하기 위해, 리세스된 피처들의 측벽들 상에 보호 막들 (또는 내부의 서브-층들) 을 디포짓하기 위해, 그리고 개시된 실시예들에 따른 다른 적합한 기능들을 위해 구현될 수도 있다. 에어록 (730) 및 프로세스 모듈들 (720a 내지 720d) 은 "스테이션들"로서 지칭될 수도 있다. 스테이션 각각은 VTM (738) 에 스테이션을 인터페이싱하는 패싯 (736) 을 가진다. 패싯들 내부에서, 센서들 (1 내지 18) 은 각각의 스테이션들 사이에서 이동될 때 기판 (726) 의 통과를 검출하도록 사용된다.
일 예에서, 프로세싱 모듈 (720a) 은 에칭을 위해 구성될 수도 있고 프로세싱 모듈 (720b) 은 디포지션을 위해 구성될 수도 있다. 또 다른 예에서, 프로세싱 모듈 (720a) 은 에칭을 위해 구성될 수도 있고, 프로세싱 모듈 (720b) 은 보호 측벽 코팅의 제 1 서브-층을 디포짓하도록 구성될 수도 있고, 프로세싱 모듈 (720c) 은 보호 측벽 코팅의 제 2 서브-층을 디포짓하도록 구성될 수도 있다.
로봇 (722) 은 스테이션들 사이에서 기판들을 이송한다. 일 구현예에서, 로봇은 하나의 암을 가질 수도 있고, 또 다른 구현예에서, 로봇은 2개의 암들을 가질 수도 있으며, 암 각각은 이송을 위해 기판들을 집도록 (pick) 단부 이펙터 (724) 를 가진다. ATM (atmospheric transfer module) (740) 내의 프런트-단부 로봇 (732) 은, 기판들을 카세트 또는 LPM (Load Port Module) (742) 내의 FOUP (Front Opening Unified Pod) (734) 로부터 에어록 (730) 으로 이송시키도록 사용될 수도 있다. 프로세스 모듈들 (720a 내지 720d) 내부의 모듈 중심 (728) 은 기판을 배치하기 위한 하나의 위치일 수도 있다. ATM (740) 내의 얼라이너 (744) 는 기판들을 정렬시키도록 사용될 수도 있다.
예시적인 프로세싱 방법에서, 기판은 LPM (742) 내의 FOUP들 (734) 중 하나 내에 배치된다. 프런트-단부 로봇 (732) 은 기판을 FOUP (734) 로부터 얼라이너 (744) 로 이송시키고, 이는 기판이 에칭되거나 상부에 디포짓되거나, 그렇지 않으면 프로세싱되기 전에 기판 (726) 으로 하여금 적절하게 중심에 위치되게 한다. 정렬된 후에, 기판은 프런트-단부 로봇 (732) 에 의해 에어록 (730) 내로 이동된다. 에어록 모듈들이 ATM과 VTM 사이의 환경을 매칭하는 능력을 갖기 때문에, 기판은 대미지를 받지 않고 2개의 압력 환경들 사이를 이동할 수 있다. 에어록 모듈 (730) 로부터, 기판은 로봇 (722) 에 의해 VTM (738) 을 통해 그리고 프로세스 모듈들 (720a 내지 720d) 중 하나, 예를 들어, 프로세스 모듈 (720a) 내로 이동된다. 이 기판 이동을 달성하도록, 로봇 (722) 은 로봇의 암들 각각 상의 단부 이펙터들 (724) 을 사용한다. 프로세스 모듈 (720a) 에서, 기판은 부분적으로 에칭된 피처를 형성하도록 본 명세서에 기술된 바와 같이 에칭을 겪는다. 다음에, 로봇 (722) 은 기판을 프로세싱 모듈 (720a) 로부터, VTM (738) 내로, 그리고 이어서 상이한 프로세싱 모듈 (720b) 내로 이동시킨다. 프로세싱 모듈 (720b) 에서, 보호 막은 부분적으로 에칭된 피처의 측벽들 상에 디포짓된다. 로봇 (722) 은 기판을 프로세싱 모듈 (720b) 로부터, VTM (738) 내로, 그리고 부분적으로 에칭된 피처가 더 에칭되는 프로세싱 모듈 (720a) 내로 이동시킨다. 에칭/디포지션은 피처가 완전히 에칭될 때까지 반복될 수 있다.
기판 이동을 컴퓨터 제어하는 것은 클러스터 아키텍처에 대해 국부적일 수 있거나, 제작 플로어 내 또는 리모트 위치 내에서 클러스터 아키텍처에 대해 외부에 위치될 수 있고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것을 주의해야 한다.
막의 리소그래피 패터닝은 통상적으로 각각 복수의 가능한 툴들을 사용하여 인에이블되는 다음의 동작들 중 일부 또는 모두를 포함하고, 이 동작들은: (1) 스핀 온 툴 또는 스프레이 온 툴을 사용하여, 워크피스, 예를 들어, 기판 상에 형성된 실리콘 나이트라이드 막을 가진 기판 상에 포토레지스트를 도포하는 동작; (2) 고온 플레이트 또는 노 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 동작; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 포토레지스트를 가시광선 또는 자외선 또는 x 선 광에 노출시키는 동작; (4) 습식 벤치 (wet bench) 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 이를 패터닝하도록 레지스트를 현상하는 동작; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 레지스트 패턴을 아래에 놓인 막 또는 워크피스에 전사하는 동작; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼 (stripper) 와 같은 툴을 사용하여 레지스트를 제거하는 동작을 포함한다. 일부 실시예들에서, 애시가능한 하드 마스크층 (예를 들어, 비정질 탄소 층) 및 다른 적합한 하드 마스크 (예를 들어, 반사방지 층) 가 포토레지스트를 도포하기 전에 디포짓될 수도 있다.
본 명세서에서 기술된 구성들 및/또는 방법들은 본질적으로 예시적이며, 이러한 특정한 실시예들 또는 예들은 한정적으로 해석되지 말아야 하는데 그 이유는 복수의 변형들이 가능하기 때문이다는 것이 이해된다. 본 명세서에서 기술된 특정 루틴들 또는 방법들은 임의의 개수의 프로세싱 전략들 중 하나 이상을 나타낼 수도 있다. 이와 같이, 예시된 다양한 동작들은 예시된 시퀀스로, 다른 시퀀스로, 병행하여서 수행되거나 일부 경우들에서는 생략될 수도 있다. 마찬가지로, 상술된 프로세스들의 순서는 변화될 수도 있다.
본 개시의 논의 대상은 다양한 프로세스들, 시스템들 및 구성들, 및 본 명세서에서 개시된 다른 특징들, 기능들, 동작들, 특성들뿐만 아니라 이들의 모든 균등사항들의 모든 신규하면서 명백하지 않은 조합들 및 하위조합들을 포함한다.
실험
다양한 실험 결과들은 개시된 방법들이 기판들 내로 고품질 피처들을 심지어 매우 고 종횡비들로, 에칭하도록 사용될 수도 있다는 것을 나타낸다. 결과들은 금속-함유 막들이 에칭 단계들 동안 특히 양호한 측벽 보호를 제공하고, 사용되는 다른 종류들의 측벽 패시베이션 막들과 비교하여 개선된 수직 에칭 레이트들을 발생시킨다는 것을 나타낸다. 또한, 개시된 실시예들에 따라 에칭된 피처들은 종래의 기법들에 따라 에칭된 피처들과 비교하여 보다 균일한 프로파일들 (예를 들어, 피처 전반에 걸쳐 보다 균일한 임계 치수) 을 갖는다.
도 8a는 (a) 피처들을 부분적으로 에칭하는 단계, 및 (b) 예를 들어 도 2a에 관하여 레이 아웃된 (laid out) 바와 같은, 텅스텐 나이트라이드 (WN) 보호 측벽 코팅의 디포지션을 수반하는 순환적인 에칭 방법에 관한 실험 결과들을 나타낸다. 이 실험에서, WN 측벽 코팅은 열 ALD 기법들을 사용하여 디포짓되었다. WN은 기판을 약 300 ℃의 온도 및 약 3 Torr의 압력으로 유지하면서 기판을 상이한 반응물질들에 순환적으로 노출시킴으로써 디포짓되었다. 에칭 동작들은 FLEX™ 제품군으로부터의 반응 챔버 내에서 실시되었고 디포지션 동작들은 ALTUS® 제품군으로부터의 DirectFill™ Max 반응 챔버 내에서 실시되었으며, 양자는 캘리포니아, 프리몬트 소재의 Lam Research Corporation로부터 입수 가능하다.
도 8a의 결과들은 WN 보호 측벽 코팅이 적당한 컨포멀도를 갖고서 심지어 매우 고 종횡비들로, 디포짓될 수 있다는 것을 나타낸다. 예를 들어, 약 7의 종횡비에서, 측벽 두께는 약 7 내지 8 ㎚이었다. 측벽 두께는 종횡비가 약 30에 도달할 때까지 약 7 ㎚ 미만으로 하락하지 않는다. 심지어 높게는 약 44의 종횡비에서도, 측벽 두께는 여전히 5 ㎚ 초과이었다. 즉, 측벽 코팅이 완전히 컨포멀하지 않을지라도, 측벽 코팅은 고 종횡비들에서 놀랍게 컨포멀하다. 측벽 코팅들 (예를 들어, 실리콘 옥사이드, 실리콘 보라이드, 유기 폴리머들, 등) 로서 이전에 사용되었던 다양한 다른 재료들은 특히 고 종횡비들로, 낮은 컨포멀성을 대체로 나타낸다. 이론 또는 작용의 메커니즘에 의해 매이지 않고, 금속-함유 보호 측벽 코팅들이 이전에 사용된 재료들과 비교하여 보다 우수한 에칭 결과들을 고취한다고 여겨진다. 개선된 결과들은 이로 제한되지 않지만, 보다 높은 컨포멀도, 피처들 내의 증가된 전도율 및 감소된 대전 효과들, 에칭 프로세스에 대한 보호 측벽 코팅의 보다 높은 내성, 및/또는 표면 화학 반응도의 수정 및 부분적으로 에칭된 피처들의 측벽들 상의 촉매작용을 포함하는 다양한 요인들 중 하나 이상으로부터 발생할 수도 있다.
도 8b 및 도 8c는 2개의 에칭 방법들을 비교하는 실험 결과들을 예시한다. 제 1 에칭 방법에서, 피처들은 (a) 피처들을 부분적으로 에칭하는 단계, 및 (b) 피처들 내에 텅스텐 나이트라이드 보호 측벽 코팅을 디포짓하는 단계를 수반하는 순환적 프로세스에서 에칭되었다. 제 2 에칭 방법에서, 피처들은 임의의 보호 측벽 코팅들을 디포짓하지 않고 에칭되었다. 제 1 방법에서, 에칭 및 디포지션 동작들은 개별 반응 챔버들 내에서 실시되었고, 테스트 기판은 필요에 따라 반응 챔버들 사이에서 앞뒤로 이동되었다. 제 2 방법에서, 테스트 기판은 제 1 방법과 유사한 방식으로 이동/이송되었지만, 디포지션은 테스트 기판 상에서 한번도 행해지지 않았다. 제 2 방법을 수행하는데 있어서 필수적이진 않지만, 이 이동은 2개의 방법들로부터의 결과들의 비교가 디포지션의 효과만을 나타내도록 유사한 조건들에 테스트 기판들이 노출된다는 것을 보장하는 것을 돕는다.
도 8b는 2개의 방법들에 대해 에칭 깊이 대 시간을 나타낸다. 에칭 레이트들이 유사하지만, WN 보호 측벽 코팅의 디포지션을 수반하는 방법은 임의의 측벽 코팅의 디포지션을 수반하지 않는 방법과 비교하여 다소 보다 높은 에칭 레이트를 나타낸다. 유사한 결과들은 금속-함유 보호 측벽 코팅들이 보다 높은 에칭 레이트들을 달성하도록 사용될 수 있다는 것을 입증한다.
도 8c는 상이한 에칭 시간들을 가진 일련의 테스트들에 대해, 최대 CD 대 에칭 깊이를 나타낸다. 최대 CD는 피처 (보우) 의 가장 넓은 부분에서 임계 치수로서 측정된다. 예를 들어, 피처의 가장 넓은 부분에서 1000 ㎚ 깊이 및 50 ㎚ 폭인 부분적으로 에칭된 피처는 약 50 ㎚의 최대 CD를 가진다. 추가의 에칭 후에, 이 동일한 피처는 피처의 가장 넓은 부분에서 약 1500 ㎚ 깊이, 및 약 70 ㎚ 폭일 수도 있다. 이 에칭 깊이 (1500 ㎚) 에서, 피처는 70 ㎚의 최대 CD를 가진다. 이들 값들은 도 8c에 도시된 것을 이해하기 위한 맥락으로서 제공된다. 최대 CD는 상이한 에칭 깊이들로 도시된다. 상이한 에칭 깊이들은 피처가 기판 내로 더 에칭됨에 따라 시간에 걸쳐 (그리고 상이한 테스트 기판들 상에서) 달성된다.
도 8c의 결과들은 측벽 코팅이 디포짓되지 않는 경우에, 최대 CD가 약 74 ㎚이고, WN 측벽 코팅이 사용되는 경우에, 최대 CD가 (최종 에칭 깊이에서) 단지 약 67 ㎚인 것을 나타낸다. 이들 결과들은 WN 측벽 코팅이 에칭 동작 동안 측면 에칭에 개선된 내성을 제공한다는 것을 암시한다. 이 개선된 에칭 내성은 피처의 일부분이 보우를 형성하도록 측면으로 오버-에칭될 가능성을 감소시킨다. 또한, 결과들은 발현되는 임의의 보우가 측벽 보호가 주기적으로 디포짓되는 경우들에서 덜 엄격하다는 것을 암시한다.
도 9는 2개의 방법들에 따라 디포짓된 피처들에 대해, 단일의 프로세스 테스트 동안의 임계 치수 대 깊이를 예시한다. 제 1 방법에서, 텅스텐 나이트라이드 보호 측벽 코팅은 부분적인 에칭 후에 도포되었고, 에칭은 텅스텐 나이트라이드 보호 측벽 코팅의 디포지션 후에 계속되었다. 제 2 방법에서, 피처들은 임의의 보호 측벽 코팅을 디포짓하지 않고 에칭되었다. 도 9의 y-축 상의 임계 치수는 x-축 상에 도시된 대응하는 깊이에서의 임계 치수에 대응한다. 이것은 도 8c에서의 다양한 에칭 깊이들에 대해 도시된 최대 임계 치수와 대조되고, 이는 피처가 도 8c의 x-축 상에 도시된 깊이로 에칭될 때 피처 내의 어느 곳이든 달성되는 최대 임계 치수에 대응한다. 도 9의 결과들은 텅스텐 나이트라이드 보호 측벽 코팅이 주기적으로 디포짓되는 경우에 이러한 측벽 보호가 디포짓되지 않은 경우들과 비교하여, 피처가 피처의 깊이 전반에 걸쳐 보다 균일한 임계 치수를 갖는다는 것을 나타낸다.
측벽 보호가 제공되지 않는 경우에, 피처들의 임계 치수는 피처의 가장 좁은 부분 (피처 하단) 에서 약 25.2 ㎚ 내지 피처의 가장 넓은 부분 (피처의 상단으로부터 약 400 ㎚) 에서 약 36.2 ㎚의 범위이고, 약 11 ㎚의 보우를 나타낸다. WN 측벽 코팅이 주기적으로 디포짓되는 경우에, 피처들의 임계 치수는 피처의 가장 좁은 부분 (피처 하단) 에서 약 29.0 ㎚ 내지 피처의 가장 넓은 부분 (피처의 상단으로부터 약 500 ㎚) 에서 약 36.0 ㎚의 범위이고, 약 7 ㎚의 보우를 나타낸다. 따라서 텅스텐 나이트라이드 보호 측벽 코팅의 주기적인 디포지션은 피처들 상의 보우의 정도를 약 11 ㎚로부터 약 7 ㎚로 감소시키고, 이는 약 36 %의 감소를 나타낸다. 또한, 텅스텐 나이트라이드 보호 측벽 코팅의 디포지션은 에칭이 완료된 후에 피처의 하단에서 보다 큰 임계 치수를 발생시킨다. 고 종횡비 피처들을 에칭할 때, 피처의 하단에서의 임계 치수는 피처 내의 평균 임계 치수와 비교하여 종종 바람직하지 않게 작다. 텅스텐 나이트라이드 보호 측벽 코팅의 디포지션은 (측벽 보호가 사용되지 않는 경우들과 비교하여) 피처의 하단에서 상대적으로 보다 큰 임계 치수를 발생시키는 이 효과를 감소시키고, 이는 전반적으로 보다 균일한 임계 치수를 가진 피처를 발생시킨다.

Claims (23)

  1. 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법에 있어서,
    상기 방법은:
    (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 상기 제 1 플라즈마에 노출시키고, 그리고 유전체-함유 스택 내에 피처를 부분적으로 에칭하는 단계;
    (b) 상기 단계 (a) 후에, 상기 피처의 측벽들 상에 금속을 포함하고 전기적으로 전도성인, 보호 막을 디포짓하는 단계; 및
    (c) 상기 피처가 최종 깊이로 에칭될 때까지 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계로서, 상기 단계 (b) 에서 디포짓된 상기 보호 막은 상기 단계 (a) 동안 상기 피처의 측면 에칭을 실질적으로 방지하고, 상기 피처는 피처의 최종 깊이에서 5 이상의 종횡비를 갖는, 상기 단계 (a) 및 상기 (b) 를 반복하는 단계를 포함하고,
    상기 보호 막은 적어도 하나의 제 1 서브-층 및 제 2 서브-층을 포함하고, 상기 제 1 서브-층 및 상기 제 2 서브-층은 상이한 조건들 하에서 디포짓되고,
    상기 제 1 서브-층 또는 상기 제 2 서브-층은 실질적으로 원소 형태인 금속을 포함하는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 보호 막은 금속 나이트라이드, 금속 카바이드, 금속 보라이드, 또는 이들의 조합을 포함하는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 보호 막 내의 상기 금속은 텅스텐, 티타늄, 탄탈륨, 루테늄, 알루미늄, 철, 하프늄, 및 이들의 조합들로 구성된 그룹으로부터 선택되는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 보호 막 내의 상기 금속은 금속 나이트라이드, 금속 카바이드, 금속 보라이드, 또는 이들의 조합으로 제공되는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 보호 막은 금속 나이트라이드를 포함하는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 단계 (b) 는 원자층 디포지션 반응을 통해 상기 보호 막을 디포짓하는 단계를 포함하고,
    상기 원자층 디포지션 반응은:
    (i) 상기 기판을 제 1 디포지션 반응물질에 노출시키고 상기 제 1 디포지션 반응물질로 하여금 상기 피처의 상기 측벽들 상에 흡착하게 하는 단계; 및
    (ii) 상기 단계 (i) 후에, 상기 기판을 제 2 디포지션 반응물질에 노출시키고 표면 반응에서 상기 제 1 디포지션 반응물질과 상기 제 2 디포지션 반응물질을 반응시켜서, 상기 피처의 상기 측벽들 상에 상기 보호 막을 형성하는 단계를 포함하는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  7. 제 6 항에 있어서,
    상기 단계 (b) 는 플라즈마를 수반하지 않는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  8. 제 6 항에 있어서,
    상기 단계 (ii) 는 상기 제 2 디포지션 반응물질을 포함하는 제 2 플라즈마에 상기 기판을 노출시키는 단계를 더 포함하고,
    상기 제 2 플라즈마에 상기 기판을 노출시키는 단계는 상기 제 1 디포지션 반응물질과 상기 제 2 디포지션 반응물질 사이의 표면 반응을 구동하여, 상기 피처의 상기 측벽들 상에 상기 보호 막을 형성하는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 제 1 서브-층 및 상기 제 2 서브-층은 상이한 조성들을 가진, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 제 1 서브-층은 금속 나이트라이드, 금속 옥사이드, 금속 카바이드, 금속 보라이드, 또는 이들의 조합을 포함하고,
    상기 제 2 서브-층은 실질적으로 원소 형태인 금속을 포함하는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  12. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    최종 깊이에서, 상기 피처는 20 이상의 종횡비, 및 20 % 이하의 보우 (bow) 를 가진, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  13. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 피처는 VNAND 디바이스를 형성하는 동안 형성되고,
    상기 유전체-함유 스택은 (i) 옥사이드 재료와 (ii) 나이트라이드 재료 또는 폴리실리콘 재료의 교번 층들을 포함하는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  14. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 피처는 DRAM 디바이스를 형성하는 동안 형성되고,
    상기 유전체-함유 스택은 실리콘 옥사이드의 층들 및 실리콘 나이트라이드의 하나 이상의 층들을 포함하는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  15. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 단계 (b) 는 상기 기판을 제 1 디포지션 반응물질과 제 2 디포지션 반응물질에 동시에 노출시키는 단계를 포함하는 화학적 기상 디포지션 반응을 통해 상기 보호 막을 디포짓하는 단계를 포함하는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  16. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 단계 (a) 및 상기 단계 (b) 는 적어도 1회 반복되는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
  17. 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치에 있어서,
    상기 장치는:
    하나 이상의 반응 챔버들로서, 적어도 하나의 반응 챔버는 에칭을 수행하도록 구성되고, 적어도 하나의 반응 챔버는 디포지션을 수행하도록 구성되고, 상기 반응 챔버 각각은,
    상기 반응 챔버로 프로세스 가스들을 도입하기 위한 유입부, 및
    상기 반응 챔버로부터 재료를 제거하기 위한 유출부를 포함하는, 상기 하나 이상의 반응 챔버들; 및
    제어기를 포함하고,
    상기 제어기는,
    (a) 에칭을 수행하도록 구성된 상기 반응 챔버 내에서 수행되는, 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 상기 제 1 플라즈마에 노출시키고, 유전체-함유 스택 내에 피처를 부분적으로 에칭하는 단계;
    (b) 상기 단계 (a) 후에, 디포지션을 수행하도록 구성된 상기 반응 챔버 내에서 수행되는, 상기 피처의 측벽들 상에 전기적으로 전도성인, 금속을 포함하는 보호 막을 디포짓하는 단계; 및
    (c) 상기 피처가 최종 깊이로 에칭될 때까지 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계로서, 상기 단계 (b) 에서 디포짓된 상기 보호 막은 상기 단계 (a) 동안 상기 피처의 측면 에칭을 실질적으로 방지하고, 상기 피처는 상기 피처의 최종 깊이에서 5 이상의 종횡비를 갖는, 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계를 유발하도록 구성되고,
    상기 제어기는,
    (i) 상기 피처의 측벽들 상에 상기 보호 막의 제 1 서브-층을 디포짓하게 함으로써, 그리고
    (ii) 상이한 조건들 하에서 상기 보호 막의 상기 제 1 서브-층 상에 상기 보호 막의 제 2 서브-층을 디포짓하게 함으로써 상기 단계 (b) 를 유발하도록 구성되고,
    상기 제 1 서브-층 또는 상기 제 2 서브-층은 실질적으로 원소 형태인 금속을 포함하는, 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치.
  18. 제 17 항에 있어서,
    상기 단계 (a) 및 상기 단계 (b) 모두 동일한 반응 챔버 내에서 발생하도록, 상기 에칭을 수행하도록 구성된 상기 반응 챔버는 디포지션을 수행하도록 구성된 반응 챔버와 동일한, 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치.
  19. 제 17 항에 있어서,
    에칭을 수행하도록 구성된 상기 반응 챔버는 디포지션을 수행하도록 구성된 상기 반응 챔버와 상이하고,
    상기 제어기는 에칭을 수행하도록 구성된 상기 반응 챔버와 디포지션을 수행하도록 구성된 상기 반응 챔버 사이에서 진공 조건들 하에서 상기 기판을 이송하게 하도록 더 구성되는, 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치.
  20. 삭제
  21. 제 17 항에 있어서,
    상기 보호 막의 상기 제 1 서브-층은 금속 나이트라이드, 금속 카바이드, 금속 옥사이드, 금속 보라이드, 또는 이들의 일부 조합을 포함하고,
    상기 보호 막의 상기 제 2 서브-층은 실질적으로 원소 형태인 금속을 포함하는, 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치.
  22. 제 17 항에 있어서,
    2개 이상의 반응 챔버들이 디포지션을 수행하도록 구성되고,
    상기 제어기는 디포지션을 수행하도록 구성된 제 1 반응 챔버 내에서 상기 제 1 서브-층을 디포짓하게 하기 위한 인스트럭션, 및 디포지션을 수행하도록 구성된 제 2 반응 챔버 내에서 상기 제 2 서브-층을 디포짓하게 하기 위한 인스트럭션, 및 디포지션을 수행하도록 구성된 상기 제 1 반응 챔버로부터 디포지션을 수행하도록 구성된 상기 제 2 반응 챔버로 상기 기판을 이송하게 하기 위한 인스트럭션으로 구성되는, 유전체-함유 스택 내에 에칭된 피처를 형성하기 위한 장치.
  23. 반도체 기판 상의 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법에 있어서,
    (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 상기 반도체 기판을 상기 제 1 플라즈마에 노출시키고, 그리고 상기 유전체-함유 스택 내에 피처를 부분적으로 에칭하는 단계;
    (b) 상기 단계 (a) 후에, 상기 피처의 측벽들 상에 보호 막을 디포짓하는 단계로서, 상기 보호 막은 금속을 포함하고, 상기 보호 막은 실질적으로 원소 형태인 금속을 포함하고, 상기 보호 막은 화학 기상 디포지션 반응 또는 원자층 디포지션 반응을 통해 디포짓되는, 상기 피처의 측벽들 상에 보호 막을 디포짓하는 단계; 및
    (c) 상기 피처가 최종 깊이로 에칭될 때까지 상기 단계 (a) 및 상기 단계 (b) 를 반복하는 단계로서, 상기 단계 (b) 에서 디포짓된 상기 보호 막은 상기 단계 (a) 동안 상기 피처의 측면 에칭을 실질적으로 방지하고, 상기 피처는 피처의 최종 깊이에서 5 이상의 종횡비를 갖는, 상기 단계 (a) 및 상기 (b) 를 반복하는 단계를 포함하는, 유전체-함유 스택 내에 에칭된 피처를 형성하는 방법.
KR1020150171409A 2014-12-04 2015-12-03 고 종횡비 실린더 에칭을 위해 금속-함유 측벽 패시베이션을 증착하기 위한 기법 KR102644442B1 (ko)

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