JP2017034245A - 感受性材料上にハロゲン化物含有ald膜を統合する方法 - Google Patents

感受性材料上にハロゲン化物含有ald膜を統合する方法 Download PDF

Info

Publication number
JP2017034245A
JP2017034245A JP2016146849A JP2016146849A JP2017034245A JP 2017034245 A JP2017034245 A JP 2017034245A JP 2016146849 A JP2016146849 A JP 2016146849A JP 2016146849 A JP2016146849 A JP 2016146849A JP 2017034245 A JP2017034245 A JP 2017034245A
Authority
JP
Japan
Prior art keywords
layer
barrier layer
sub
double barrier
halide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016146849A
Other languages
English (en)
Other versions
JP2017034245A5 (ja
JP6832088B2 (ja
Inventor
ジョン・ヘンリー
Henri Jon
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of JP2017034245A publication Critical patent/JP2017034245A/ja
Publication of JP2017034245A5 publication Critical patent/JP2017034245A5/ja
Application granted granted Critical
Publication of JP6832088B2 publication Critical patent/JP6832088B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011Manufacture or treatment of multistable switching devices
    • H10N70/021Formation of switching materials, e.g. deposition of layers
    • H10N70/023Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/26Deposition of carbon only
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34Nitrides
    • C23C16/345Silicon nitride
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02529Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011Manufacture or treatment of multistable switching devices
    • H10N70/061Shaping switching materials
    • H10N70/063Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • H10N70/231Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • H10N70/826Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/882Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/882Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828Tellurides, e.g. GeSbTe

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】二重バリア層を基板上に蒸着させるための方法および装置を提供する。【解決手段】二重バリア層は、下層のハロゲン化物感受性層を有害なハロゲン化物含有化学物質から保護するように設計された第1のサブ層109aと、下層の材料を酸化による損傷から保護するように設計された第2のサブ層109bとを備える。第1のサブ層は、高い炭素含有量を有する層であり、第2のサブ層は、窒化シリコンである。第2のサブ層は、第1のサブ層がなければハロゲン化物感受性材料を損傷するハロゲン化物含有化学物質を用いて蒸着される。結果としての二重バリア層は、高品質な保護を下層材料に提供する。【選択図】図2E

Description

様々な半導体デバイスがバリア層を含むように加工される。バリア層は、デバイス内の材料を保護するため、例えば、製造中に大気への暴露ならびに/もしくは他の層または処理への暴露から生じる損傷を防ぐために提供されうる。かかるバリア層は、半導体デバイスの劣化を遅らせるかまたは防止しうる。
本明細書の様々な実施形態は、製造途中の半 導体デバイス上に二重バリア層を蒸着させるための方法および装置に関する。二重バリア層は、通例、少なくとも2つのサブ層を備える。第1のサブ層は、第2のサブ層を蒸着させるために用いられるハロゲン化物またはその他の有害な化学物質への暴露に関連する損傷から下層の材料を保護しうる。第2のサブ層は、下層の材料を酸化から保護しうる。この二重層アプローチは、下層の材料が製造の間に適切に保護されることを保証する助けになる。
開示されている実施形態の一態様において、製造途中の半導体デバイス上に二重バリア層を蒸着させる方法が提供されており、その方法は:
(a)第1のハロゲン化物感受性材料層を含む基板を準備する工程であって、第1のハロゲン化物感受性材料層は、工程(a)で準備される時に少なくとも部分的に露出される、準備工程と;
(b)二重バリア層を蒸着させる蒸着工程であって、
(i)二重バリア層の第1のサブ層を基板上に蒸着させる工程であって、第1のサブ層は、少なくとも約40重量%の炭素を含み、第1のハロゲン化物感受性材料層の露出部分上に蒸着される、工程と、
(ii)二重バリア層の第2のサブ層を二重バリア層の第1のサブ層上に蒸着させる工程であって、二重バリア層の第2のサブ層は、窒化シリコンを含み、ハロゲン化物含有化学物質を用いて蒸着され、二重バリア層の第2のサブ層の蒸着中に、二重バリア層の第1のサブ層が、第1のハロゲン化物感受性材料層をハロゲン化物含有化学物質から保護する、工程と、
によって実行される蒸着工程と、を備える。
方法は、いくつかの例において相変化ランダムアクセスメモリ(PCRAM)デバイスを形成する文脈で実行されてよい。特定の実施形態において、第1のハロゲン化物感受性材料層は、カルコゲニド材料を含む。カルコゲニド材料は、炭素層の間に挟まれてよい。
これらの実施形態または他の実施形態において、二重バリア層の第1のサブ層は、化学蒸着処理で蒸着された非晶質炭素を含む。いくつかの他の実施形態において、二重バリア層の第1のサブ層は、熱分解および重合を含む処理で蒸着されたパリレン材料を含む。パリレン材料の一例は、パリレンAF−4である。
様々な技術が、二重バリア層の第2のサブ層を蒸着させるために用いられてよい。一例において、工程(c)は、原子層蒸着処理で二重バリア層の第2のサブ層を蒸着させる工程を含む。別の例において、工程(c)は、化学蒸着処理で二重バリア層の第2のサブ層を蒸着させる工程を含む。特定の例において、基板は、第1のハロゲン化物感受性材料層の下方に配置された第2のハロゲン化物感受性材料層を含み、方法は、さらに:
(d)工程(c)の後に、第2のハロゲン化物感受性材料層の一部を露出させるが第1のハロゲン化物感受性材料層を露出させずに、第1のハロゲン化物感受性材料層が二重バリア層によって少なくとも部分的に被覆されたままになるように、基板をエッチングする工程と;
(e)第2の二重バリア層を基板上に蒸着させる工程であって、
(i)二重バリア層の第2のサブ層を基板上に蒸着させる工程であって、第2の二重バリア層の第1のサブ層は、少なくとも約40重量%の炭素を含み、第2のハロゲン化物感受性材料層の露出部分上に蒸着される工程と、
(ii)第2の二重バリア層の第2のサブ層を第2の二重バリア層の第1のサブ層上に蒸着させる工程であって、第2の二重バリア層の第2のサブ層は、窒化シリコンを含み、原子層蒸着処理でハロゲン化物含有化学物質を用いて蒸着され、第2の二重バリア層の第2のサブ層の蒸着中に、第2の二重バリア層の第1のサブ層が、第2のハロゲン化物感受性材料層をハロゲン化物含有化学物質から保護する工程と、
によって実行される工程と、を備える。
いくつかの実施形態において、二重バリア層の第1のサブ層は、約15〜100Åの厚さまで蒸着されてよく、二重バリア層の第2のサブ層は、少なくとも約20Åの厚さまで蒸着されてよい。
ハロゲン化物含有化学物質は、いくつかの例において、塩素を含んでよい。例えば、ハロゲン化物含有化学物質は、クロロシランを含んでよい。一例において、クロロシランは、ジクロロシランである。ジクロロシランは、窒素含有反応物質と組み合わせて用いられてもよい。窒素含有反応物質の一例は、アンモニアである。
特定の実施形態において、二重バリア層の第1のサブ層は、単一のRF周波数を用いて生成されたプラズマに基板を暴露させる工程を含むプラズマ化学蒸着処理で形成される。プラズマを生成するために用いられるRF周波数は、高周波(HF)RF周波数であってよい。第1および第2のサブ層は、同じ反応チャンバ内で蒸着されてもよいし、異なる反応チャンバ内で蒸着されてもよい。一実施例において、二重バリア層の第1のサブ層は、反応チャンバ内で蒸着され、二重バリア層の第2のサブ層は、同じ反応チャンバ内で蒸着される。別の実施例において、二重バリア層の第1のサブ層は、第1の反応チャンバ内で蒸着され、二重バリア層の第2のサブ層は、第2の反応チャンバ内で蒸着され、第1および第2の反応チャンバは共に、マルチチャンバツール上に設けられている。この場合に、方法は、さらに、基板を第1の反応チャンバから第2の反応チャンバまで真空条件下で移動させる工程を備えてもよい。
多くの場合に、二重バリア層の第1および第2のサブ層は、共形蒸着される。いくつかの場合に、第1および第2のサブ層の各々について、サブ層の最も薄い部分は、サブ層の最も厚い部分の少なくとも約60%である。
開示されている実施形態の別の態様において、二重バリア層を製造途中の半導体デバイス上に蒸着させるための装置が提供されており、その装置は:
1または複数の反応チャンバであって、チャンバの内の少なくとも1つは、二重バリア層の第1のサブ層を蒸着させるように構成され、チャンバの内の少なくとも1つは、二重バリア層の第2のサブ層を蒸着させるように構成され、反応チャンバは、処理ガスを供給するための流入口と、処理ガスおよび副生成物を除去するための流出口とを備える反応チャンバと;
(i)二重バリア層の第1のサブ層を基板上に蒸着させる工程であって、第1のサブ層は、少なくとも約40重量%の炭素を含み、第1のハロゲン化物感受性材料層の露出部分上に蒸着される工程と、
(ii)二重バリア層の第2のサブ層を二重バリア層の第1のサブ層上に蒸着させる工程であって、二重バリア層の第2のサブ層は、窒化シリコンを含み、ハロゲン化物含有化学物質を用いて蒸着され、二重バリア層の第2のサブ層の蒸着中に、二重バリア層の第1のサブ層が、第1のハロゲン化物感受性材料層をハロゲン化物含有化学物質から保護する、工程と、
によって二重バリア層を蒸着させるように構成されたコントローラと、を備える。
一例において、二重バリア層の第1のサブ層を蒸着させるように構成された反応チャンバは、二重バリア層の第2のサブ層を蒸着させるように構成された反応チャンバと同じである。この場合に、装置は、さらに、二重バリア層の第1のサブ層を蒸着させるように構成された第1の反応チャンバと、二重バリア層の第2のサブ層を蒸着させるように構成された第2の反応チャンバとの間で、基板を真空条件下で移動させるための真空搬送チャンバを備えてもよい。
開示されている実施形態のさらなる態様において、凹部フィーチャを有する基板上に二重バリア層を蒸着させる方法が提供されており、その方法は:
(i)二重バリア層の第1のサブ層を基板上に蒸着させる工程であって、二重バリア層の第1のサブ層は、非晶質炭素または炭素含有ポリマを含み、少なくとも約40重量%の炭素を含み、凹部フィーチャを内張りするように共形に蒸着される工程と、
(ii)二重バリア層の第2のサブ層を二重バリア層の第1のサブ層上に蒸着させる工程であって、二重バリア層の第2のサブ層は、窒化シリコンを含み、ハロゲン化物含有化学物質を用いて共形に蒸着され、二重バリア層の第2のサブ層の蒸着中に、二重バリア層の第1のサブ層が、二重バリア層の第1のサブ層の下にある材料をハロゲン化物含有化学物質から保護する工程と、
を備える。
これらの特徴および他の特徴については、関連する図面を参照しつつ以下で説明する。
相変化ランダムアクセスメモリ(PCRAM)デバイスを形成する文脈で製造途中のデバイスを示す断面図。 相変化ランダムアクセスメモリ(PCRAM)デバイスを形成する文脈で製造途中のデバイスを示す断面図。 相変化ランダムアクセスメモリ(PCRAM)デバイスを形成する文脈で製造途中のデバイスを示す断面図。 相変化ランダムアクセスメモリ(PCRAM)デバイスを形成する文脈で製造途中のデバイスを示す断面図。 相変化ランダムアクセスメモリ(PCRAM)デバイスを形成する文脈で製造途中のデバイスを示す断面図。
特定の実施形態に従って、PCRAMを形成する文脈で製造途中のデバイスを示す断面図。 特定の実施形態に従って、PCRAMを形成する文脈で製造途中のデバイスを示す断面図。 特定の実施形態に従って、PCRAMを形成する文脈で製造途中のデバイスを示す断面図。 特定の実施形態に従って、PCRAMを形成する文脈で製造途中のデバイスを示す断面図。 特定の実施形態に従って、PCRAMを形成する文脈で製造途中のデバイスを示す断面図。 特定の実施形態に従って、PCRAMを形成する文脈で製造途中のデバイスを示す断面図。
様々な実施形態に従って、二重バリア層の第1のサブ層として利用できる高炭素含有材料を蒸着させる方法を示すフローチャート。
様々な実施形態に従って、二重バリア層の第1のサブ層として利用できるパリレン膜を蒸着させる方法を示すフローチャート。
図3Bに関連して記載したようにパリレン膜を形成するために利用できる装置を示す簡略図。
図3Bに関連して記載したようにパリレンAF−4膜を形成するために利用できる反応機構を示す図。
分子層蒸着法で膜(例えば、二重バリア層の第1のサブ層)を形成する方法を示すフローチャート。
原子層蒸着法で膜(例えば、二重バリア層の第2のサブ層)を蒸着させる方法を示すフローチャート。
化学蒸着法で膜(例えば、二重バリア層の第2のサブ層)を蒸着させる方法を示すフローチャート。
本明細書に記載の様々な蒸着法を実行するために利用可能な単一ステーション反応チャンバを示す簡略図。
本明細書に記載の様々な蒸着法を実行するために利用可能なマルチステーション反応チャンバを示す簡略図。
本明細書の特定の実施形態に従って、複数の反応チャンバを有するクラスタツールを示す簡略図。
試験された異なる膜について、漏れ電流および破壊電圧を示す表。
試験された異なるタイプの膜について、HClバブルテストの結果を示すグラフ。
本願では、「半導体ウエハ」、「ウエハ」、「基板」、および、「半導体基板」という用語が、交換可能に用いられている。「製造途中の半導体デバイス」にも言及されている。当業者であれば、「製造途中の半導体デバイス」という用語は、製造の多くの段階の内のいずれかの間の半導体デバイスウエハを指しうることがわかる。半導体デバイス産業で用いられるウエハまたは基板は、通例、200mm、または、300mm、または、450mmの直径を有する。以下の詳細な説明は、実施形態が半導体ウエハであるワークピースに対して実施されることを想定している。ただし、実施形態はそれらに限定されない。ワークピースは、様々な形状、サイズ、および、材料を有してよい。半導体ウエハに加えて、開示された実施形態を利用しうるその他のワークピースは、プリント回路基板、磁気記録媒体、磁気記録センサ、鏡、光学素子、微小機械素子など、様々な物品を含む。同様に、以下の説明は主に相変化ランダムアクセスメモリ(PCRAM)デバイスに言及するが、実施形態はこれに限定されない。ハロゲン化物含有化学物質から損傷を受けやすい任意の製造途中のデバイスを含め、他のデバイスにも、開示されている実施形態の利点がありうる。
以下の説明では、提示した実施形態の完全な理解を促すために、数多くの具体的な詳細事項が示されている。開示された実施形態は、これらの具体的な詳細事項の一部またはすべてがなくとも実施可能である。また、開示した実施形態が不必要に不明瞭となることを避けるため、周知の処理動作の詳細な説明は省略した。開示した実施形態は、具体的な実施形態に関連して説明されているが、開示した実施形態を限定する意図はないことを理解されたい。
多くの半導体デバイスが、酸化に弱い材料を含む。かかる材料は、酸素含有大気または水蒸気含有大気に暴露されると、すぐに劣化する。かかる劣化を防ぐために、これらの材料は、バリア層で被覆されることが多い。バリア層は、下にある酸化感受性材料が酸化されないように、酸化剤の通過を遮断する。
バリア層として利用されてきた材料の1つは、窒化シリコン(SiN)である。本明細書で用いられているように、窒化シリコンという用語は、ドープされた形態およびドープされていない形態の窒化シリコン、ならびに、定比性の形態および非定比の形態の窒化シリコンを含むと理解される。例えば、膜は、いくつかの例において、炭窒化シリコン膜、酸素窒化シリコン膜などであってよい。様々な文脈において、SiNは、非導電性であり、非常によく酸化体の通過を遮断するよう機能するので、バリア層材料として望ましい。さらに、SiNは、プラズマ原子層蒸着反応(PEALD)などの原子層蒸着(ALD)反応を用いて蒸着できる。したがって、高アスペクト比のフィーチャ(例えば、少なくとも約10の深さ/幅アスペクト比を有するフィーチャ)内に高い共形性で蒸着できる。相変化ランダムアクセスメモリ(PCRAM)デバイスを形成する文脈で実行される本明細書の様々な実施形態では、凹部フィーチャが、少なくとも約10のアスペクト比を有しうる。多くの場合、凹部フィーチャのアスペクト比は、約15である。かかるフィーチャのクリティカルディメンション(例えば、幅)の例は、約300Å(例えば、約200〜400Åの間)であってよい。
しかしながら、SiN(特に、ALD蒸着されたSiN)は、通例、ハロゲン化物含有化学物質を用いて蒸着される。多くの場合、SiNは、反応物質の1つとしてジクロロシラン(DCS、HSiCl)を用いて蒸着される。例えば、DCSは、アンモニア(NH)と反応してSiNの層を形成しうる。残念ながら、このハロゲン化物含有化学物質は、製造途中の半導体デバイスに存在する特定のハロゲン化物感受性材料を攻撃して劣化させうる。本明細書で用いられているように、ハロゲン化物感受性材料は、ハロゲン化物含有化学物質に暴露された時に劣化する(例えば、望ましくない反応をする)材料である。
カルコゲニド材料は、ハロゲン化物に弱い一群の材料の一例である。カルコゲニド材料(例えば、カルコゲニドガラス、例として、GeSbTeおよびAgInSbTe)が、相変化メモリデバイスの製造に利用されうる。SiNバリア層が、上述の化学物質を用いてカルコゲニド材料上に蒸着される時、DCSおよびNHの間の反応から形成されたHClが、露出したカルコゲニド材料を攻撃して劣化させうる。
図1A〜図1Eは、様々な製造工程中の製造途中のPCRAM半導体デバイスを示す断面図である。図1Aに示すように、材料のスタックが、下層の上に蒸着されており、この例の下層は、酸化物層101である。この例における材料のスタックは、金属層102(例えば、タングステンまたは別の金属)、第1の炭素層103、第1のカルコゲニド層104、第2の炭素層105、第2のカルコゲニド層106、第3の炭素層107、および、窒化物キャップ層108を備える。金属層102は、電気接触層として機能する。カルコゲニド層104および106は、デバイスの動作中に相変化を受ける層である。炭素層103、105、および、107は、カルコゲニド層104および106が互いに干渉することを防ぐと共に、カルコゲニド層104および106を相変化させるために用いられる電気経路を提供する。
処理中、凹部フィーチャが、図1Bに示すように、部分的にスタック内にエッチングされる。このエッチング処理は、第2のカルコゲニド層106を貫通するなど、スタックの一部をエッチングしてよい。次に、図1Cに示すように、第1の窒化シリコンバリア層109が蒸着される。この第1の窒化シリコンバリア層109は、スタックがさらにエッチングされる時に、第2のカルコゲニド層106を保護するのに役立ちうる。例えば、図1Dに示すように、処理は、第2のエッチング処理を継続して、スタックを酸化物層101までさらにエッチングする。第1の窒化シリコンバリア層109が蒸着されなかった場合、1つのカルコゲニド層(例えば、カルコゲニド層104)からのエッチング副生成物が、他のカルコゲニド層(例えば、カルコゲニド層106)上に再び堆積して、汚染/欠陥を引き起こしうる。スタックが図1Dに示すようにエッチングされた後、第2の窒化シリコンバリア層110が、図1Eに示すように蒸着されてよい。絶縁膜(図示せず)が、エッチングされた凹部において蒸着されてもよい。絶縁膜は、酸化物(酸化シリコン、スピンオンガラスなど)であってよい。
第1および第2のSiNバリア層109および110は、下層を汚染および酸化から保護するのに役立つ。特に、SiNバリア層は、後の統合工程中に、例えば、凹部が酸化物材料で満たされる時に、酸化に対して非常に良好な保護を提供する。PCRAMの文脈で良好なバリア層として機能するためには、バリア層材料が、(a)低温(例えば、約250℃以下)で蒸着されること、(b)高アスペクト比フィーチャ内に比較的均一に蒸着されるように良好なステップカバレッジ/共形性を示すこと、(c)酸化への良好な耐性を提供すること、(d)カルコゲニド層の二次汚染を最小化すること、(e)凹部フィーチャのクリティカルディメンションの良好な制御を提供すること、(f)非導電性であること、および、(g)下層への良好な付着を提供すること、が有利である。概して、SiNバリア層は、これらの性質を示す。しかし、第1および/または第2の窒化シリコンバリア層109および110は、通例、上述のように、ハロゲン化物含有化学物質を用いて蒸着される。しばしば、ハロゲン化物は、塩素(例えば、ジクロロシラン(DCSとも呼ぶ)として供給される)であるが、その他のハロゲン化物が一部の例で用いられてもよい。ハロゲン化物は、他の反応物質(例えば、アンモニア)と反応して、カルコゲニド層104および106を不必要に攻撃して劣化させる種(例えば、HCl)を形成する。
二重バリア層
本明細書の様々な実施形態では、バリア層が、2つのサブ層として蒸着されてよい。2つのサブ層は、まとめて二重層と呼んでもよい。バリア層の第1のサブ層は、(a)スタック内の層を攻撃/劣化させることなしに第1のサブ層を蒸着でき、(b)第1のサブ層がスタック内の層(特に、第1および/または第2のカルコゲニド層104および106)を保護するように、最適化されてよい。バリア層の第2のサブ層は、酸化に対する高品質なバリア層を提供するように最適化されてよい。このように、スタック材料は、酸化と、酸化バリア(例えば、SiN)を蒸着させるために用いられる化学物質との両方に由来する劣化から保護されうる。
図2A〜図2Eは、特定の実施形態に従って、様々な製造工程中の製造途中のPCRAM構造を示す断面図である。図2Fは、図2Eの一部を示す拡大図である。この実施形態では、材料のスタックが、下層の上に蒸着されており、この例の下層は、酸化物層101である。スタックは、金属層102(例えば、タングステンまたは別の金属)、第1の炭素層103、第1のカルコゲニド層104、第2の炭素層105、第2のカルコゲニド層106、第3の炭素層107、および、窒化物キャップ層108を備える。図2Aのスタックは、図1Aに示したものと同じである。図2Bに示すように、スタックは、最初のエッチング動作中に部分的にエッチングされる。次いで、第1のバリア層が、図2Cに示すように蒸着されてよい。ここで、第1のバリア層は、2つのサブ層109aおよび109bを備える。第1のバリア層の第1のサブ層109aは、第1の材料(例えば、非晶質炭素、パリレン、または、その他の非導電性/高炭素含有材料などの炭素材料)、であってよく、第1のバリア層の第2のサブ層109bは、第2の材料(例えば、SiN、または、酸化に対する良好な保護および第1のサブ層への良好な付着を提供する別の材料)であってよい。
次に、凹部フィーチャは、図2Dに示すように、さらにエッチングされてよい。スタックがエッチングされ、下層の酸化物層101が露出された後、第2のバリア層が、図2Eに示すように蒸着されてよい。第1のバリア層と同様に、第2のバリア層は、2つのサブ層で構成されてよい。第2のバリア層の第1のサブ層110aは、第1の材料(例えば、非晶質炭素、パリレン、または、その他の非導電性/高炭素含有材料などの炭素材料)、であってよく、第2のバリア層の第2のサブ層110bは、第2の材料(例えば、SiN、または、酸化に対する良好な保護および第1のサブ層への良好な付着を提供する別の材料)であってよい。第1のバリア層の第1のサブ層109aは、第2のバリア層の第1のサブ層110aと同じまたは異なる材料であってよい。同様に、第1のバリア層の第2のサブ層109bは、第2のバリア層の第2のサブ層110bと同じまたは異なる材料であってよい。
図2Eの上隅に、点線のボックスが示されている。図のこの部分は、図2Fの拡大図に示されている。図2A〜図2Fに示した例において、第1および第2のバリア層の各々は、2つのサブ層として実施されている。2つのサブ層は、二重層と呼んでもよい。いくつかの実施形態では、1つのバリア層のみが、2つのサブ層として実施されてもよい。図1Eを参照すると、いくつかの実施形態において、第1のバリア層109が単層であり、第2のバリア層110が二重層であってもよい。他の実施形態において、第1のバリア層109が二重層であり、第2のバリア層110が単一層であってもよい。ALD蒸着されたSiNを含むように加工されたバリア層は、特に、バリア層がハロゲン化物含有化学物質に弱い材料の上に蒸着される場合に、本明細書に開示された二重層技術を用いた加工に特に適しうる。しかしながら、本明細書に記載の技術は、この文脈に限定されない。
図1A〜図1Eおよび図2A〜図2Fは、PCRAMデバイスを形成する文脈で提供されているが、実施形態はこれに限定されない。本明細書に記載の技術は、多くの異なる文脈で有用である。概して、実施形態は、ハロゲン化物含有化学物質(例えば、HClなどの有害な種に基板を暴露することにつながる塩素含有化学物質)への暴露による損傷から下層を保護することが望ましい用途で有用である。上述のカルコゲニド材料に加えて、ハロゲン化物感受性材料の他の例は、銅膜およびアルミニウム膜を含むが、これらに限定されない。二重層の第1のサブ層は、ハロゲン化物含有化学物質(例えば、HCl)からの損傷に対する保護を提供する。この第1のサブ層は、時に、ハロゲン化物遮断層、または、より具体的にはHCl遮断層と呼ばれる。二重層の第2のサブ層は、下層材料は酸化されないように、酸化に対する保護を提供する。これらのサブ層は共に、高品質/多目的な保護を下層に提供する。
本明細書の実施形態の多くは、二重層として実装された2つのサブ層を含むバリア層の文脈に提示されているが、一部の例では、さらなるサブ層が存在してもよいことを理解されたい。さらなるバリア層のサブ層が、本明細書に記載の2つのサブ層の間に設けられてもよいし、かかる層の外側(例えば、本明細書に記載の両方のサブ層の下または上)に設けられてもよい。本明細書に記載の2つのサブ層は、しばしば、互いに直接物理的に接触しているが、必ずしもその必要はない。
二重バリア層内のサブ層の材料
上述のように、本明細書に記載のサブ層は、異なる目的のために提供される。これらの異なる目的を達成するために、サブ層は、異なる材料で形成されてよい。通例、第1のサブ層(HClまたはその他のハロゲン化物含有化学物質からの損傷に弱い材料の上に直接蒸着されうる)は、HClおよび/またはその他の有害なハロゲン化物含有化学物質に対する高品質のバリアを提供する材料で形成される。第2のサブ層(第1のサブ層の上に蒸着されうる)は、通例、酸化に対する高品質のバリアを提供する材料で形成される。第1および/または第2のサブ層のために選択される材料は、低い蒸着温度(例えば、約250℃以下)、高アスペクト比のトレンチを被覆するための高品質のステップカバレッジおよび共形性など、特定のさらなる品質を示しうる。共形性に関しては、多くの場合で、凹部フィーチャの側壁上で測定して、サブ層の最も薄い部分が、サブ層の最も厚い部分の厚さの少なくとも約60%であってよい。第1および/または第2のサブ層は、通例、電気絶縁材料で形成される。
第1のサブ層に関して、高い炭素含有量を有する材料が、HClなどのハロゲン化物に対する高品質のバリアを提供することが示された。したがって、多くの実施形態において、バリア層の第1のサブ層は、高い炭素含有量を有する材料で形成される。いくつかの例において、第1のバリア層の材料は、少なくとも約40重量%の炭素(例えば、少なくとも約99重量%の炭素)を有してよい。第1のサブ層としての利用に適しうる一群の材料は、アッシャブルハードマスク(AHM)材料である。AHM材料の例としては、主に炭素で構成され、残りの成分が、通例は水素であり、一部の例では窒素などの他の元素を微量に含む非晶質炭素材料が挙げられる。
いくつかの他の例において、第1のサブ層の材料は、パリレン材料であってもよい。パリレンとは、通例は蒸着技術で蒸着される様々な有機ポリマのことである。パリレンAF−4およびパリレンNなど、第1のサブ層のための材料として有用でありうる多くの様々な種類のパリレンがあるが、これらに限定されない。様々な実施形態で第1のサブ層に利用されうるその他の高炭素材料は、ポリナフタレン−N、ポリナフタレン−F、フッ素化非晶質炭素、フッ素化炭化水素、テフロン−AF(テフロンは登録商標)、および、熱蒸着されたフッ化炭素(例えば、CVDフッ化炭素)を含むが、これらに限定されない。本明細書で挙げたような高炭素含有膜は、損傷を与えるハロゲン化物(HClなど)に対する高品質のバリアを提供することが示されている。
特定の実施例において、第1のサブ層は、有機ポリマまたは有機金属ポリマ材料であってよい。様々なポリマ材料が、高品質HClバリアを提供すると示されている。多くの例において、第1のサブ層は、ハロゲン化物含有化学物質を用いることなしに蒸着される。同様に、第1のサブ層は、下層材料を酸化しない反応物質/条件を用いて蒸着されうる。様々な実施形態において、第1のサブ層は、酸化プラズマにも水素系プラズマにも基板を暴露させることなしに蒸着されうる。
第2のサブ層の材料は、下層材料の酸化に対する良好な保護を提供することが好ましい。高品質な酸化保護を提供することがわかっている材料の1つは、SiNである。また、SiNは、比較的低温で共形に蒸着できるので有用である。SiNは、第1のサブ層の下にある材料を損傷しうるハロゲン化物含有化学物質を用いて蒸着されうるので、第2のサブ層材料として特に適切である。
本明細書の実施形態の多くは、SiNを第2のサブ層として有する二重バリア層の文脈で提供されているが、これは必ずしも当てはまるものではない。第2のサブ層の材料は、酸化に対する良好な保護を提供する任意の非導電材料であってよい。しばしば、第2のサブ層は、ハロゲン化物含有(例えば、塩素含有)化学物質を用いて蒸着される材料である。様々な例において、第2のサブ層は、損傷を与える化学物質(HClなど)への基板の暴露につながる化学物質を用いて蒸着されうる。SiNの場合(例えば、多くの場合は、ALD蒸着されたSiN)、SiN材料の蒸着は、互いに反応してHClを形成しうるジクロロシランおよびアンモニアへの基板の暴露を伴いうる。第2のサブ層に利用できる材料のさらなる例は、SiCNおよびSiCを含むが、これらに限定されない。これらの材料は、第1のサブ層の下にある材料を損傷する化学物質(例えば、水素プラズマ)を用いて蒸着されうる。しかしながら、第1のサブ層が、第2のサブ層の蒸着中に下層の材料を保護できる。
二重バリア層内の第1のサブ層の形成
二重バリア層内の第1のサブ層は、通例、上述のように高炭素材料である。第1のサブ層は、一般的に、蒸着技術を用いて蒸着される。いくつかの異なる方法を記載する。
本明細書で挙げるプロセスパラメータの多くは、300mmウエハ上に材料を蒸着するための4ステーションを有するVector(商標)モジュール(カリフォルニア州フレモントのLam Research社製)に対応する。図5〜図7(後に詳述する)は、図3Aに示す方法を実行するための適切な装置の例を提示する。当業者であれば、プロセスパラメータが、蒸着チャンバの容積、ウエハサイズ、および、その他の要素に基づいて増減されてよいことが容易にわかる。例えば、LF発生器およびHF発生器の電力出力は、通例、ウエハの蒸着表面積に正比例する。300mmのウエハに用いられる電力は、一般に、200mmのウエハに用いられる電力よりも2.25高い。同様に、流量は、蒸着チャンバの空容量に依存し、空容量は、4つのNovellus社Vector(商標)蒸着チャンバの各々について195Lである。
図3Aは、特定の実施形態に従って、高炭素含有材料を形成するための一般的な処理フローにおける段階を示す。高炭素含有材料は、アッシャブルハードマスク材料として一般に用いられる材料であってよい。この高炭素含有材料は、本明細書に開示するように、二重バリア層の第1のサブ層を形成しうる。アッシャブルハードマスク材料は、エッチングマスクとして一般に用いられる炭素系の膜である。様々な実施形態において、ハードマスク材料は、非晶質炭素系の膜である。図の実施形態において、方法300は、蒸着チャンバ内に半導体基板を準備する工程で始まる(ブロック302)。例えば、半導体基板は、Vector(商標)モジュールに適した300mm半導体ウエハであってよい。次いで、前駆体処理ガスが、チャンバに導入される(ブロック304)。特定の例において、前駆体処理ガスは、少なくともアセチレンを含む。前駆体ガスのその他の例は、メタン、プロピレン、および、その他の炭化水素(例えば、C、ただし、2<x<4および2<y<10)を含む。
蒸着チャンバサイズおよびその他のプロセスパラメータに応じて、アセチレンの流量は、蒸着処理中に約3,000〜10,000sccmであってよい。一実施形態において、アセチレンの流量は、約5,000〜8,000sccmであってよい。上述のように、処理ガスは、メタン、エチレン、プロピレン、ブタン、シクロヘキサン、ベンゼン、および、トルエンなど、他の炭素含有前駆体を含んでもよい。
搬送ガスが、前駆体を希釈するために用いられてよい。搬送ガスは、ヘリウム、アルゴン、窒素、水素、または、それらの組みあわせなど、半導体処理に用いられる任意の適切な搬送ガスを含みうる。搬送ガスの総流量は、蒸着チャンバサイズおよびその他のプロセスパラメータに依存してよく、約500〜10,000sccmの範囲であってよい。具体的な一実施形態において、窒素およびヘリウムが、約500〜5,000sccmおよび約300〜3,000sccmの対応する流量範囲を有する搬送ガスとして用いられる。
図の実施形態では、次に、高炭素含有材料が、プラズマ化学蒸着(PECVD)またはその他の蒸着処理によって半導体基板上に蒸着される(ブロック306)。例えば、単一周波数のプラズマ生成処理では、高周波発生器が、蒸着処理中に、約2〜60MHz(例えば、一部の例では、約7〜13.56MHz)で、約1000〜3000Wの間または約1500〜2500Wの間(一例では、約2000W)の電力を供給してよい。この電力は、4つのステーション/基板に供給される。この電力は、(設定電力および基板の面積を考慮すると)、約3500〜11000W/mの間の電力密度に対応しうる。これは、(基板への電力効率/供給を考慮すると)、約500〜4400W/mの間の受信電力密度に対応しうる。周波数の一例は、13.56MHzである。電力効率は、通例、設定電力に関して約70〜80%の間である。一例において、入力電力の約70〜80%がイオン衝撃によってシャワーヘッド/ペデスタルに伝達されるが、残りは、プラズマを維持すると共にガスを加熱するために消費される。蒸着処理は、基板の温度が約50〜400℃の間にある時に実行されてよい。蒸着チャンバの圧力は、約2〜8Torrでに維持されてよい。高炭素含有材料蒸着のための処理条件の一例を、表1にまとめた。所望の厚さの膜が蒸着されるまで、蒸着が続けられる。様々な実施形態によれば、第1のサブ層は、約15〜100Åの間(例えば、約20〜50Åの間)の厚さまで蒸着されてよい。蒸着速度の例は、一部の場合では、約20Å/分であってよい。
上記の処理条件はすべて、結果としての膜が、HCl(または、その他の有害なハロゲン化物含有化学物質)に対する高品質のバリアを提供する非導電性の高炭素膜である限りは、表1に示した範囲例の外側に変更されてもよい。流量の例が表1に記載されているが、特定の実施形態において、本発明の方法は、低流量処理(えば、100〜1000sccm以下のアセチレン流量)で用いられる。これらの低流量での希釈が再現性にとって特に有害でありうるので、低蒸気圧スタビライザの利用が有利である。高炭素含有アッシャブルハードマスク材料を形成するための方法が、以下の特許および特許出願でさらに記載されており、各々は、参照によってその全体が本明細書に組み込まれる:米国特許第7,820,556号;米国特許第7,955,990号;2014年5月5日出願の米国特許出願第14/270,001号「SULFUR DOPED CARBON HARD MASKS」;および、2014年4月8日出願の米国特許出願第14/248,046号「HIGH SELECTIVITY AND LOW STRESS CARBON HARDMASK BY PULSED LOW FREQUENCY RF POWER」。
図3Bは、二重バリア層の第1のサブ層として利用できるパリレン膜を形成する方法のフローチャートを示す。方法は、パリレンAF−4を形成する文脈で説明されているが、その他のタイプのパリレン膜が一部の例で用いられてもよい。図3Cは、図3Bに示す方法を実行するために利用できる装置の簡略図である。図3Dは、図3Bに示す方法および図3Cに示す装置を用いてパリレンAF−4膜を形成するために利用できる反応を示している。図3Bの方法は、図3Cおよび図3Dを参照して説明される。
図3Bに示すように、方法310は、反応チャンバ322に基板326を供給することによって始まる(ブロック312)。方法310は、二量体(例えば、固体二量体AF−4)を昇華させて気相二量体(例えば、気体二量体AF−4)を形成し、熱分解器320内で気相二量体を熱分解して気相単量体を形成する工程に進む(ブロック314)。熱分解工程は、酸素(および/または任意のハロゲン)の不在下で高温で有機材料を熱化学分解することを含む。熱分解の温度の例は、約400℃超であってよい。熱分解の圧力の例は、約10mトール〜100トールの間であってよい。次いで、気相単量体は、反応チャンバ322に供給されて重合され、基板上(凹部フィーチャの側壁上など)にポリマ膜(例えば、パリレンAF−4膜)の層を形成する(ブロック316)。
反応チャンバ322は、基板支持ペデスタル324上に基板326を収容しうる。基板支持ペデスタルは、特定の温度(例えば、約400℃超)に基板を維持してよい。反応チャンバは、約10mトール〜100トールの間の圧力に維持されてよい。ポリマ膜の形成前に、基板322は、HClまたはその他の有害なハロゲン化物含有化学物質に弱い露出した材料(例えば、カルコゲニド層、銅層、アルミニウム層など)を有しうる。パリレンAF−4膜の形成後、二重バリア層の第1のサブ層の蒸着が完了し、第2のサブ層が蒸着されてよい。上述の方法と同様に、第1のサブ層は、約15〜100Åの間(例えば、約20〜50Åの間)の厚さまで蒸着されてよい。多くの例において、第1のサブ層は、少なくとも約20Åの厚さである。第1のサブ層の厚さの上限は、基板上のフィーチャ(かかるフィーチャが存在する場合)のアスペクト比、および、かかるフィーチャが第2のサブ層(例えば、SiN)で完全に満たされるか、第2のサブ層で裏張りされるだけで酸化物などの別の材料で後に満たされるか、に依存しうる。
第1のサブ層がパリレンAF−4以外のパリレン膜である場合、他の二量体が利用されうる。同様に、他の反応パラメータ(温度、圧力、など)が、関連するパリレン膜の形成に適するものとして用いられてよい。
図3Eは、分子層蒸着(MLD)法を用いて有機ポリマ膜を形成する方法を示すフローチャートである。いくつかの実施形態において、この方法は、二重バリア層の第1のサブ層を形成するために用いられてよい。MLD法は、2つの半反応を含むALDのようなサイクルを用いて有機ポリマの薄膜を蒸着しうる。いくつかの例において、MLD法は、従来のALD法ほどは吸着を制限されずに駆動されうる。例えば、特定のMLD法は、反応物質の不飽和または過飽和を利用してよい。ALD法およびMLD法は、特定の実施形態においてフィーチャの側壁を裏張りする共形膜を形成するのに特によく適している。MLD法は、以下の米国特許出願においてさらに論じられており、特許出願の各々は、参照によって全体が本明細書に組み込まれる:2014年7月30日出願の米国特許出願第14/446,427号「METHOD OF CONDITIONING VACUUM CHAMBER OF SEMICONDUCTOR SUBSTRATE PROCESSING APPARATUS」、および、2015年5月25日出願の米国特許出願第14/724,574号「TECHNIQUE TO DEPOSIT SIDEWALL PASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH」。
方法330は、第1の反応物質が反応チャンバ内に流されて基板面上に吸着する工程331で始まる。反応物質は、部分的にエッチングされたフィーチャ内に深く浸透し、フィーチャの側壁上に吸着しうる。第1の反応物質は、吸着層を形成する。いくつかの実施例において、第1の反応物質は、有機金属材料である。特定の実施形態において、有機金属材料は、アルミニウムを含む。第1の反応物質として利用できるアルミニウム含有有機金属材料の一例は、トリメチルアルミニウム(TMA)である。いくつかの別の例において、有機金属材料は、タングステン含有材料(例えば、WCN)であってもよい。多くの他の有機金属材料が用いられてもよい。いくつかの実施例において、第1の反応物質は、酸無水物であってもよい。適切な酸無水物の一例は、無水マレイン酸である。第1の反応物質は、不活性搬送ガス(例えば、窒素、アルゴン、ヘリウム、ネオンなど)と共に供給されてよい。第1の反応物質が流れる継続期間は、約0.1〜20秒の間であってよい。
次に、工程333で、反応チャンバは、余分な第1の反応物質を反応チャンバから除去するために、任意選択的にパージされてもよい。次に、工程335で、第2の反応物質が、反応チャンバに供給される。工程335の継続期間の例は、約0.1〜20秒の間であってよい。いくつかの実施形態において、第2の反応物質は、ジアミン、ジオール、チオール、または、三官能性化合物であってよい。特定の実施形態において、第2の反応物質は、エチレングリコールおよび/またはエタノールアミンであってもよい。第2の反応物質は、第1の反応物質と反応して、基板上に保護膜を形成する。特定の一例において、第1の反応物質は有機金属材料(例えば、TMAまたはその他)であり、第2の反応物質はエチレングリコールである。別の特定の例において、第1の反応物質は酸無水物(例えば、無水マレイン酸またはその他)であり、第2の反応物質はエタノールアミンである。かかる反応物質の組み合わせは、HClに対する高品質バリアを提供する膜につながることがわかっている。ポリマ膜は、全くプラズマに依存することなしに、熱反応で形成されうる。いくつかの実施形態において、基板は、ポリマ膜の形成中に約25〜250℃の間の温度に維持されてよい。ポリマ膜の形成中、膜の蒸着に用いられる反応チャンバは、約0.5〜10トールの間の圧力に維持されてよい。
次に、工程337で、反応チャンバは、任意選択的にパージされてもよい。工程333および337におけるパージは、非反応性ガスで反応チャンバを一掃する(sweep)こと、反応チャンバを排気すること、または、それらの何らかの組みあわせ、によって実行されてよい。パージの目的は、任意の非吸着反応物質および副生成物を反応チャンバから除去することである。パージ工程333および337はいずれも任意選択的であるが、望ましくない気相反応を防ぐのに役立つと共に、蒸着結果の改善につながりうる。
次に、工程339で、ポリマ膜が十分に厚いか否かが判定される。かかる判定は、サイクルごとに蒸着される厚さおよび実行されたサイクル回数に基づいてなされてよい。様々な実施形態において、各サイクルは、約0.1〜1nmの間の膜を蒸着し、その厚さは、反応物質が反応チャンバへ流される時間の長さ、および、結果として得られる反応物質の飽和レベルに依存する。膜がまだ十分に厚くない場合、方法330は、工程331から繰り返して、さらなる層を蒸着することによって膜厚を追加する。そうでない場合、方法330は完了する。後続の反復において、工程331は、さらなる第1の反応物質を基板上に吸着させる工程と、工程335の以前の反復によって存在しうる第2の反応物質と第1の反応物質を反応させる工程との両方を含んでよい。換言すると、最初のサイクル後、工程331および335の両方が、第1および第2の反応物質の間の反応を含みうる。
上述のように、二重バリア層の第1のサブ層は、しばしば、高炭素膜である。高炭素膜を形成するために用いられる方法は、図3A〜図3Eに関して説明した方法に限定されない。
二重バリア層内の第2のサブ層の形成
二重バリア層の第2のサブ層は、第1のサブ層の上に形成される。第2のサブ層は、酸化に対する保護を下層材料に提供する。様々な実施形態において、第2のサブ層は、いずれも熱エネルギおよび/またはプラズマを用いて蒸着反応を促進することによって実行されうる化学蒸着(CVD)または原子層蒸着(ALD)などの蒸着方法を用いて蒸着される。多くの例において、第2のサブ層はSiNであるが、その他の材料が必要に応じて用いられてもよい。
図4Aは、プラズマ原子層蒸着を用いて材料を蒸着する方法400を示すフローチャートである。方法400は、SiNを形成する文脈で説明されているが、適切な反応物質および反応条件が提供されれば、その他の材料が形成されてもよい。いくつかの例において、方法400は、カリフォルニア州フレモントのLam Research社製のVector(登録商標)製品群の反応チャンバで実行されてよい。方法400を実行するために利用できる装置の例が、図5〜図7に提示されている。
方法400は、反応チャンバに基板を供給することによって始まる(ブロック401)。基板は、約50〜400℃の間の温度に維持されてよい。反応チャンバは、約0.1〜100トールの間の圧力に維持されてよい。次に、第1の反応物質が反応チャンバ内に流され、基板の表面上に吸着することを許容される(ブロック403)。様々な実施例において、第1の反応物質は、ハロゲン化物含有反応物質(例えば、塩素含有反応物質)であってよい。第1の反応物質は、多くの例において、シリコン含有反応物質であってもよい。特定の例において、第1の反応物質は、ジクロロシラン(DCS)である。第1の反応物質の流量の例は、約0.25〜5L/分であってよい(単一のステーション/基板への流量)。第1の反応物質は、不活性搬送ガスと共に供給されてよい。第1の反応物質が供給される継続時間は、約0.1〜20秒の間であってよい。次いで、反応チャンバは、任意選択的にパージされてもよい(ブロック405)。パージは、チャンバを排気すること、不活性ガスでチャンバを一掃すること、または、それらの何らかの組みあわせ、によって実行されてよい。
第1の反応物質の流れが止まった後、および、反応チャンバが任意選択的にパージされた後、第2の反応物質が反応チャンバ内に流され、第1の反応物質と反応して膜を形成する(ブロック407)。多くの実施形態において、第2の反応物質は、窒素含有反応物質である。第2の反応物質は、多くの例において、水素含有反応物質であってもよい。第2の反応物質の一例は、アンモニアである。第2の反応物質の流量の例は、約0.25〜20L/分であってよい(単一のステーション/基板への流量)。第2の反応物質は、不活性搬送ガスと共に供給されてよい。第2の反応物質が流れる継続期間は、約0.1〜20秒の間であってよい。いくつかの実施例において、第2の反応物質は、基板へ連続的に流れてよい。
反応チャンバは、所望の膜を形成するために、プラズマに暴露されて第1の反応物質と第2の反応物質との間の反応を促進する(ブロック409)。この膜は、二重バリア層の第2のサブ層である。ブロック407での第2の反応物質の供給は、ブロック409でのプラズマ暴露の前、または、ブロック409でのプラズマ暴露と同時に、実行されてよい。多くの実施形態において、プラズマは、容量結合プラズマである。ただし、その他のタイプのプラズマが用いられてもよい(例えば、誘導結合プラズマ)。RF、DC、および、マイクロ波プラズマ発生器など、様々なタイプのプラズマ発生器が用いられてよい。単一周波数プラズマおよび二重周波数プラズマの両方が用いられてよい。いくつかの例において、プラズマは、約50〜400Hzの間の周波数で供給された約25〜1000Wの間の低周波(LF)成分(単一のステーション/基板への電力)を用いて生成されてよく、この電力は、(設定電力と基板の面積とを考慮し、効率/供給からの損失を考慮せず)約350〜14,500W/mの間の電力密度に対応しうる。これらの例またはその他の例において、プラズマは、約2〜60Hzの間の周波数(例えば、約13.56Hz、または、一部の例では約27Hz)で供給された約25〜5000Wの間の高周波(HF)成分(単一のステーション/基板への電力)を用いて生成されてよく、この電力は、(設定電力と基板の面積とを考慮し、効率/供給からの損失を考慮せず)約350〜70,000W/mの間の電力密度に対応しうる。
多くの例において、第1の反応物質および第2の反応物質は、互いに反応して、(所望の膜に加えて)望ましくないハロゲン化物含有種を形成する。例えば、第1の反応物質がDCSであり、第2の反応物質がアンモニアである場合、DCS由来の塩素がアンモニア由来の水素と結合して、HClを形成しうる。ハロゲン化物遮断層として機能する第1のサブ層が存在しない場合、このHClは、製造途中のデバイス上の様々な材料に損傷を与えうる。
第2の反応物質の供給後、反応チャンバは、任意選択的にパージされる(ブロック411)。このパージは、反応チャンバを排気すること、反応チャンバを一掃すること、または、それらの組みあわせによって実行されてよい。次いで、膜厚が、最終的な所望の膜厚と比較されてよい(ブロック413)。ブロック403〜413が、1つのALDサイクルを構成する。膜がブロック413で十分に厚くなっていない場合、方法は、ブロック403で始まるALDサイクルを繰り返すことによって継続する。このサイクルは、蒸着された膜が所望の厚さに達するまで繰り返されてよく、所望の厚さに達した時点で、方法は完了する。共形膜を形成するためのALDおよび関連方法については、米国特許第8,728,956号にさらに記載されており、この特許は、参照によって本明細書にその全体が組み込まれる。
図4Bは、プラズマ化学蒸着を用いて材料を蒸着する方法420を示すフローチャートである。方法420は、SiNを形成する文脈で提示されているが、その他の材料がいくつかの例で用いられてもよい。方法420は、反応チャンバに基板を導入することによって始まる(ブロック421)。次に、第1および第2の反応物質が、反応チャンバ内に同時に流される(ブロック423)。この例において、第1の反応物質はジクロロシランであってよく、第2の反応物質はアンモニアであってよい。第1および/または第2の反応物質は、図4Aに関して上述した特性を有してよく、HClまたは別の有害ハロゲン化物含有種の形成につながりうる。1または複数の触媒を含め、多くの異なる反応物質が用いられてよい。第1のサブ層(第2のサブ層の下にある)は、有害なハロゲン化物含有種への暴露から下層材料を保護する。反応物質が流されている間に、反応チャンバは、プラズマに暴露され、第1および第2の反応物質の間の反応を促進する(ブロック423)。反応は、基板の表面上に反応生成物を堆積させる気相反応であってよい(ブロック425)。ブロック423および425に示した工程は、実質的に同時に実行されてよい。
サブ層がどのように蒸着されるかに関わらず、第2のサブ層の厚さの例は、約15〜10,000Å(線幅によって制限される)であってよく、いくつかの例では、約15〜50Åであってよい。様々な例において、第2のサブ層は、少なくとも約15Åの厚さ(例えば、少なくとも約20Åの厚さ)である。第2のサブ層の厚さの上限は、基板上の任意の凹部フィーチャのアスペクト比、および、かかるフィーチャが窒素で完全に満たされるのか、窒素で裏張りされるだけで酸化物などの別の材料で後に満たされるのか、に依存しうる。いくつかの実施形態において、第1および第2のサブ層は併せて、約30〜10,000Åの間の厚さを有してよい。
第1および第2のサブ層は、いくつかの例において、同じ反応チャンバ内で蒸着されてよい。これは、第1および第2のサブ層が化学蒸着および/または原子層蒸着技術で蒸着される場合に特に有益でありうる。単一の反応チャンバを両方のサブ層の蒸着に用いることは、蒸着工程の合間に基板を移送する必要がなく、下層材料の望ましくない酸化の可能性を低減する点で、有利でありうる。2つの異なる反応チャンバをサブ層の蒸着に用いることは、各チャンバをサブ層の一方の蒸着に最適化できる点で有利でありうる。これは、さらに、汚染を低減し、良好な付着および粒子性能を有するより高品質の膜を形成しうる。いくつかの実施例において、本明細書に記載の方法は、複数の反応チャンバを備えたクラスタツールで実行されてもよい。1つの反応チャンバが、第1のサブ層を蒸着するために用いられてよく、第2の反応チャンバが、第2のサブ層を蒸着するために用いられてよい。真空を維持したまま(したがって、基板を大気に暴露させることなしに)反応チャンバ間で基板を移動できるように、真空搬送チャンバが提供されてよい。いくつかの実施形態において、クラスタツールは、さらに、エッチングを実行するように構成された反応チャンバを備えてもよい。エッチングを実行するように構成された反応チャンバは、図1A〜図1Eおよび2A〜図2Fに関して記載した様々なエッチング工程を実現するために用いられてよい。
装置
本明細書に記載の方法は、任意の適切な装置によって実行されうる。適切な装置は、本発明に従って、処理工程を完了するためのハードウェアと、処理工程を制御するための命令を有するシステムコントローラとを備える。例えば、いくつかの実施形態において、ハードウェアは、処理ツールに含まれる1または複数の処理ステーションを備えてよい。
図5は、原子層蒸着(ALD)および/または化学蒸着(CVD)(いずれもプラズマ強化されてもよい)を用いて材料を蒸着するために利用できる処理ステーション500の一実施形態を示す概略図である。簡単のために、処理ステーション500は、低圧環境を維持するために処理チャンバ本体502を有する独立型の処理ステーションとして図示されている。しかしながら、複数の処理ステーション500が、共通の処理ツール環境に含まれてもよいことがわかる。さらに、いくつかの実施形態において、処理ステーション500の1または複数のハードウェアパラメータ(以下で詳述するパラメータなど)が、1または複数のコンピュータコントローラによってプログラム的に調整されてよいことがわかる。
処理ステーション500は、分配シャワーヘッド506に処理ガスを供給するための反応物質供給システム501と流体連通している。反応物質供給システム501は、シャワーヘッド506への供給に向けて処理ガスを混合および/または調整するための混合容器504を備える。1または複数の混合容器入口バルブ520が、混合容器504への処理ガスの導入を制御しうる。同様に、シャワーヘッド入口バルブ505が、シャワーヘッド506への処理ガスの導入を制御してよい。
BTBASのようないくつかの反応物質が、気化およびその後の処理ステーションへの供給の前に、液体の形態で収容されてよい。例えば、図5の実施形態は、混合容器504に供給される液体反応物質を気化させるための気化ポイント503を備える。いくつかの実施形態において、気化ポイント503は、加熱された気化器であってよい。かかる気化器から生成された反応物質蒸気は、下流の供給配管内で凝結しうる。凝結した反応物質に相性の悪いガスを暴露させると、小粒子が発生しうる。これらの小粒子は、配管を詰まらせる、バルブ動作を妨げる、基板を汚染するなどの可能性がある。これらの課題に対処するためのいくつかのアプローチは、残留した反応物質を除去するために、供給配管を一掃および/または排気することを含む。しかしながら、供給配管を一掃することは、処理ステーションのサイクル時間を長くして、処理ステーションのスループットを低下させうる。したがって、いくつかの実施形態において、気化ポイント503の下流の供給配管が、ヒートトレースされてもよい。いくつかの例では、混合容器504m熱処理されてよい。非限定的な一例において、気化ポイント503の下流の配管は、約100°Cから混合容器504で約150°Cまで増加してゆく温度プロファイルを有する。
いくつかの実施形態において、液体反応物質は、液体インジェクタで気化されてもよい。例えば、液体インジェクタは、混合容器の上流の搬送ガス流に液体反応物質のパルスを注入しうる。1つのシナリオにおいて、液体インジェクタは、高圧から低圧へ液体を流す(flash)ことによって反応物質を気化させてよい。別のシナリオにおいて、液体インジェクタは、分散した微液滴に液体を霧化してよく、その後、微液滴は、加熱された供給菅内で気化される。小さい液滴は、大きい液滴よりも速く気化して、液体注入と完全な気化との間の遅延を低減しうることがわかる。より迅速に気化すれば、気化ポイント503から下流の配管の長さを短くすることができる。1つのシナリオにおいて、液体インジェクタは、混合容器504に直接取り付けられてよい。別のシナリオにおいて、液体インジェクタは、シャワーヘッド506に直接取り付けられてもよい。
いくつかの実施形態において、気化ポイント503の上流に、液体流コントローラが、気化および処理ステーション500への供給に向けて液体の質量流量を制御するために提供されてよい。例えば、液体流コントローラ(LFC)は、LFCの下流に配置された熱マスフローメータ(MFM)を含みうる。次いで、LFCのプランジャバルブが、MFMと電気通信して比例積分微分(PID)コントローラによって提供されたフィードバック制御信号に応答して調節されてよい。しかしながら、フィードバック制御を用いて液体流を安定化するには、1秒以上かかりうる。これは、液体反応物質を供給する時間を延長しうる。したがって、いくつかの実施形態において、LFCは、フィードバック制御モードと直接制御モードとの間で動的に切り替えられてよい。いくつかの実施形態において、LFCは、LFCの検知管およびPIDコントローラを無効にすることによって、フィードバック制御モードから直接制御モードに動的に切り替えられてよい。
シャワーヘッド506は、処理ガスを基板512に分配する。図5に示した実施形態において、基板512は、シャワーヘッド506の下方に配置され、ペデスタル508上に図示されている。シャワーヘッド506は、任意の適切な形状を有してよく、基板512へ処理ガスを分配するための任意の適切な数および配列のポートを有してよいことがわかる。
いくつかの実施形態において、微小空間507が、シャワーヘッド506の下方に配置されている。処理ステーションの空間全体ではなく微小空間でALD処理および/またはCVD処理を実行することで、反応物質暴露時間および一掃時間を短縮する、処理条件(例えば、圧力、温度など)を変更するための時間を短縮する、処理ステーションロボットの処理ガスへの暴露を制限するなど、を実現できる。微小空間のサイズの例は、0.1リットルから2リットルまでの間の体積を含むが、これに限定されない。この微小空間は、生産スループットにも影響する。サイクルあたりの蒸着速度が低下すると、サイクル時間も同時に悪化する。特定の場合において、後者の効果は、所与の目標膜厚についてモジュールのスループット全体を改善するのに十分劇的である。
いくつかの実施形態において、ペデスタル508は、微小空間507に基板512を暴露させるため、および/または、微小空間507の体積を変化させるために、上下されてよい。例えば、基板搬送段階中に、ペデスタル508は、ペデスタル508上に基板512をロードできるように下げられてよい。蒸着処理段階中に、ペデスタル508は、微小空間507内に基板512を配置するために上げられてよい。いくつかの実施形態において、微小空間507は、基板512とペデスタル508の一部とを完全に取り囲んで、蒸着処理中にフローインピーダンスの高い領域を作りうる。
任意選択的に、ペデスタル508は、微小空間507内の処理圧力、反応物質濃度などを調節するために、蒸着処理中の一部の間に下げられてよい、および/または、上げられてよい。処理チャンバ本体502が蒸着処理中にベース圧力のままである1つのシナリオにおいて、ペデスタル508を下げることにより、微小空間507の排気を可能にしてよい。処理チャンバ空間に対する微小空間の比の例は、1:500から1:10の間の体積比を含むが、それに限定されない。いくつかの実施形態において、ペデスタルの高さは、適切なコンピュータコントローラによってプログラム的に調節されてよいことがわかる。
別のシナリオにおいて、ペデスタル508の高さの調節は、蒸着処理に含まれるプラズマ活性化および/または処理サイクル中に、プラズマ密度を変化させることを可能にしうる。蒸着処理段階の最後に、ペデスタル508は、ペデスタル508から基板512を回収できるように、別の基板搬送段階中に下げられてよい。
本明細書に記載の微小空間の変更の例では、高さ調節可能なペデスタルに言及しているが、いくつかの実施形態において、微小空間507の体積を変化させるために、シャワーヘッド506の位置をペデスタル508に対して調節してもよいことがわかる。さらに、ペデスタル508および/またはシャワーヘッド506の垂直位置は、本開示の範囲内の任意の適切なメカニズムによって変更されてよいことがわかる。いくつかの実施形態において、ペデスタル508は、基板512の向きを回転させるための回転軸を備えてよい。いくつかの実施形態において、これらの調節の例の内の1または複数は、1または複数の適切なコンピュータコントローラによってプログラム的に実行されてよいことがわかる。
図5に示した実施形態に戻ると、シャワーヘッド506およびペデスタル508は、プラズマに電力供給するために、RF電源514および整合回路網516と電気的に通信する。いくつかの実施形態において、プラズマエネルギは、処理ステーション圧力、ガス濃度、RF源電力、RF源周波数、および、プラズマ電力パルスタイミングの内の1または複数を制御することによって制御されてよい。例えば、RF電源514および整合回路網516は、所望の組成のラジカル種を有するプラズマを形成するために、任意の適切な電力で動作されてよい。適切な電力の例については上述した。同様に、RF電源514は、任意の適切な周波数のRF電力を供給してよい。いくつかの実施形態において、RF電源514は、高周波RF電源および低周波RF電源を互いに独立して制御するよう構成されてよい。低周波RF周波数の例は、50kHzから500kHzの間の周波数を含みうるが、これに限定されない。高周波RF周波数の例は、1.8MHzから2.45GHzの間の周波数を含みうるが、これに限定されない。任意の適切なパラメータが、表面反応にプラズマエネルギを提供するために離散的または連続的に調整されてよいことがわかる。非限定的な一例において、プラズマ電力は、連続的に電力供給されたプラズマと比べて基板表面とのイオン衝撃を削減するために、間欠的にパルス化されてよい。
いくつかの実施形態において、プラズマは、1または複数のプラズマモニタによってその場で監視されてよい。1つのシナリオでは、プラズマ電力が、1または複数の電圧、電流センサ(例えば、VIプローブ)によって監視されてよい。別のシナリオでは、プラズマ密度および/または処理ガス濃度が、1または複数の発光分光法センサ(OES)によって測定されてもよい。いくつかの実施形態において、1または複数のプラズマパラメータが、かかるその場プラズマモニタからの測定値に基づいてプログラム的に調整されてよい。例えば、OESセンサが、プラズマ電力のプログラム制御を提供するためにフィードバックループで用いられてよい。いくつかの実施形態において、他のモニタが、プラズマおよびその他の処理特性を監視するために用いられてもよいことがわかる。かかるモニタは、赤外線(IR)モニタ、音声モニタ、および、圧力変換器を含みうるが、これらに限定されない。
いくつかの実施形態において、プラズマは、入力/出力制御(IOC)シーケンシング命令によって制御されてよい。一例において、プラズマ処理段階のプラズマ条件を設定するための命令は、蒸着処理レシピの対応するプラズマ活性化レシピ段階に含まれてよい。一部の例では、処理レシピ段階は、連続的に配列されてよく、その結果、蒸着処理段階のためのすべての命令が、その処理段階と同時に実行される。いくつかの実施形態において、1または複数のプラズマパラメータを設定するための命令が、プラズマ処理段階の前のレシピ段階に含まれてよい。例えば、第1のレシピ段階が、不活性ガスおよび/または反応ガスの流量を設定するための命令と、プラズマ発生器を電力設定点に設定するための命令と、第1のレシピ段階のための時間遅延命令とを含んでよい。次の第2のレシピ段階が、プラズマ発生器を有効にするための命令と、第2のレシピ段階のための時間遅延命令とを含んでよい。第3のレシピ段階が、プラズマ発生器を無効にするための命令と、第3のレシピ段階のための時間遅延命令とを含んでよい。これらのレシピ段階は、本開示の範囲内で、任意の適切な方法でさらに分割および/または反復されてもよいことがわかる。
一部の蒸着処理において、プラズマ衝突は、数秒以上のオーダーの持続期間にわたって続く。特定の実施例では、より短いプラズマ衝突が用いられてもよい。これらは、10ミリ秒〜1秒のオーダー(通例は、約20〜80ミリ秒)であってよく、50ミリ秒が具体的な例である。かかる非常に短いRFプラズマ衝突は、非常に迅速なプラズマ安定化を必要とする。これを達成するために、プラズマ発生器は、周波数が変動することが許容された状態でインピーダンス整合が特定の電圧に予め設定されるように構成されてよい。従来、高周波プラズマは、約13.56MHzのRF周波数で生成される。本明細書に記載の様々な実施形態において、周波数は、この標準値とは異なる値に変動することを許容される。インピーダンス整合を所定の電圧に固定しつつ周波数の変動を許すことにより、プラズマは、はるかに迅速に安定化することが可能であり、この結果は、いくつかのタイプの蒸着サイクルに関連する非常に短いプラズマ衝突を利用する場合に重要でありうる。
いくつかの実施形態において、ペデスタル508は、ヒータ510を用いて温度制御されてよい。さらに、いくつかの実施形態において、蒸着処理ステーション500の圧力制御が、バタフライバルブ518によって提供されてもよい。図5の実施形態に示すように、バタフライバルブ518は、下流の真空ポンプ(図示せず)によって提供された真空をスロットル調整する。しかしながら、いくつかの実施形態において、処理ステーション500の圧力制御は、処理ステーション500に導入される1または複数のガスの流量を変化させることによって調節されてもよい。
図6は、入口ロードロック602および出口ロードロック604を備えたマルチステーション処理ツール600の一実施形態を示す概略図であり、ロードロックの一方または両方は、遠隔プラズマ源を備えてよい。大気圧下にあるロボット606が、ポッド608を通してロードされたカセットから大気ポート610を介して入口ロードロック602内にウエハを移動させるよう構成されている。ウエハがロボット606によって入口ロードロック602内のペデスタル612上に載置され、大気ポート610が閉じられ、ロードロックがポンプ排気される。入口ロードロック602が遠隔プラズマ源を備える場合、ウエハは、処理チャンバ614に導入される前にロードロック内で遠隔プラズマ処理を受けてよい。さらに、ウエハは、例えば、湿気および吸着ガスを除去するために、入口ロードロック602内で加熱されてもよい。次に、処理チャンバ614へのチャンバ移動ポート616が開かれ、別のロボット(図示せず)が、処理に向けて、リアクタにウエハを入れて、リアクタ内に示された第1のステーションのペデスタル上に配置する。図4に示した実施形態は、ロードロックを備えているが、いくつかの実施形態において、処理ステーションにウエハを直接入れてもよいことがわかる。
図の処理チャンバ614は、図6に示した実施形態において、1から4までの番号を付した4つの処理ステーションを備える。各ステーションは、加熱されたペデスタル(ステーション1については618と示されている)と、ガスライン流入口と、を有する。いくつかの実施形態において、各処理ステーションは、異なる目的すなわち複数の目的を有してもよいことがわかる。図の処理チャンバ614は4つのステーションを備えるが、本開示に従った処理チャンバは、任意の適切な数のステーションを有してよいことがわかる。例えば、いくつかの実施形態において、処理チャンバは、5以上のステーションを有してもよく、他の実施形態において、処理チャンバは、3以下のステーションを有してもよい。
図6は、さらに、処理チャンバ614内でウエハを移動するためのウエハハンドリングシステム690の一実施形態を示す。いくつかの実施形態において、ウエハハンドリングシステム690は、様々な処理ステーションの間で、および/または、処理ステーションとロードロックとの間で、ウエハを移動させうる。任意の適切なウエハハンドリングシステムが用いられてよいことがわかる。非限定的な例は、ウエハカルーセルおよびウエハハンドラロボットを含む。図6は、さらに、処理ツール600の処理条件およびハードウェア状態を制御するために用いられるシステムコントローラ650の一実施形態を示す。システムコントローラ650は、1または複数のメモリデバイス656と、1または複数のマスストレージデバイス654と、1または複数のプロセッサ652と、を備えてよい。プロセッサ652は、CPUまたはコンピュータ、アナログおよび/またはデジタル入力/出力接続、ステッパモータコントローラボードなどを備えてよい。
いくつかの実施形態において、システムコントローラ650は、処理ツール600の動作すべてを制御する。システムコントローラ650は、マスストレージデバイス654に格納され、メモリデバイス656にロードされて、プロセッサ652で実行されるシステム制御ソフトウェア658を実行する。システム制御ソフトウェア658は、タイミング;ガスの混合;チャンバおよび/またはステーションの圧力;チャンバおよび/またはステーションの温度;パージの条件およびタイミング;ウエハ温度;RF電力レベル;RF周波数;基板、ペデスタル、チャック、および/または、サセプタの位置;ならびに、処理ツール600によって実行される特定の処理の他のパラメータ、を制御するための命令を備えてよい。システム制御ソフトウェア658は、任意の適切な方法で構成されてよい。例えば、開示された方法に従って様々な処理ツールの処理を実行するために必要な処理ツール構成要素の動作を制御するために、様々な処理ツール構成要素サブルーチンまたは制御オブジェクトが書かれてよい。システム制御ソフトウェア658は、任意の適切なコンピュータ読み取り可能プログラム言語でコードされてよい。
いくつかの実施形態において、システム制御ソフトウェア658は、上述の様々なパラメータを制御するための入力/出力制御(IOC)シーケンス命令を備えてよい。例えば、PEALD処理の各段階が、システムコントローラ650による実行のための1または複数の命令を備えてよい。PEALD処理段階のための処理条件を設定するための命令が、対応するPEALDレシピ段階に含まれてよい。いくつかの実施例において、PEALDレシピ段階は、連続的に配列されてよく、その結果、PEALD処理段階のためのすべての命令が、その処理段階と同時に実行される。
システムコントローラ650に関連付けられたマスストレージデバイス654および/またはメモリデバイス656に格納された他のコンピュータソフトウェアおよび/またはプログラムが、いくつかの実施形態において用いられてもよい。この目的のためのプログラムまたはプログラムセクションの例は、基板位置決めプログラム、処理ガス制御プログラム、圧力制御プログラム、ヒータ制御プログラム、および、プラズマ制御プログラムを含む。
基板位置決めプログラムは、基板をペデスタル618上にロードすると共に基板と処理ツール600の他の部品との間の間隔を制御するために用いられる処理ツール構成要素のためのプログラムコードを備えてよい。
処理ガス制御プログラムは、ガス組成および流量を制御するため、ならびに、任意選択的に、処理ステーション内の圧力を安定させるために蒸着の前に1または複数の処理ステーション内にガスを流すためのコードを備えてよい。処理ガス制御プログラムは、開示されている範囲のいずれかの範囲内にガスの組成および流量を制御するためのコードを備えてよい。圧力制御プログラムは、例えば、処理ステーションの排気システムのスロットルバルブ、処理ステーションへのガス流量などを調節することにより、処理ステーション内の圧力を制御するためのコードを備えてよい。圧力制御プログラムは、開示されている圧力範囲のいずれかの範囲内に処理ステーションの圧力を維持するためのコードを備えてよい。
ヒータ制御プログラムは、基板を加熱するために用いられる加熱ユニットへの電流を制御するためのコードを備えてよい。あるいは、ヒータ制御プログラムは、基板への熱伝導ガス(ヘリウムなど)の供給を制御してもよい。ヒータ制御プログラムは、開示されている範囲のいずれかの範囲内に基板の温度を維持するための命令を備えてよい。
プラズマ制御プログラムは、例えば、本明細書に開示したRF電力レベルのいずれかを用いて、1または複数の処理ステーション内の処理電極に印加されるRF電力レベルおよび周波数を設定するためのコードを備えてよい。プラズマ制御プログラムは、各プラズマ暴露の継続期間を制御するためのコードを備えてもよい。
いくつかの実施形態において、システムコントローラ650に関連したユーザインターフェースがあってよい。ユーザインターフェースは、表示スクリーン(装置および/または処理条件のグラフィカルソフトウェアディスプレイ)と、ポインティングデバイス、キーボード、タッチスクリーン、マイクなどのユーザ入力デバイスと、を含みうる。
いくつかの実施形態において、システムコントローラ650によって調整されるパラメータは、処理条件に関してよい。非制限的な例として、処理ガスの組成および流量、温度、圧力、プラズマ条件(RF電力レベル、周波数、および、暴露時間など)などが挙げられる。これらのパラメータは、レシピの形態でユーザに提供されてよく、ユーザインターフェースを用いて入力されうる。
処理を監視するための信号が、様々な処理ツールセンサから、システムコントローラ650のアナログおよび/またはデジタル入力接続によって提供されてよい。処理を制御するための信号は、処理ツール600のアナログおよびデジタル出力接続で出力されてよい。監視されうる処理ツールセンサの非限定的な例は、マスフローコントローラ、圧力センサ(圧力計など)、熱電対などを含む。適切にプログラムされたフィードバックアルゴリズムおよび制御アルゴリズムが、処理条件を維持するためにこれらのセンサからのデータと共に用いられてよい。
任意の適切なチャンバを用いて、開示した実施形態を実施することができる。蒸着装置の例は、カリフォルニア州フレモントのLam Research社から入手可能なALTUS(登録商標)製品群、VECTOR(登録商標)製品群、および/または、SPEED(登録商標)製品群の装置、もしくは、様々なその他の市販の処理システムのいずれかを含むが、これらに限定されない。ステーションの内の2以上が、同じ機能を実行してもよい。同様に、2以上のステーションが、異なる機能を実行してもよい。各ステーションは、必要に応じて、特定の機能/方法を実行するよう設計/構成されうる。
図7は、特定の実施形態に従って、薄膜蒸着処理を実行するのに適した処理システムを示すブロック図である。システム700は、搬送モジュール703を備える。搬送モジュール703は、処理中の基板が様々なリアクタモジュール間で移動される時の汚染のリスクを最小限に抑えるために、清浄な加圧環境を提供する。搬送モジュール703には、2つのマルチステーションリアクタ709および710が取り付けられており、それぞれ、特定の実施形態に従って、原子層蒸着(ALD)および/または化学蒸着(CVD)を実行できる。リアクタ709および710は、開示した実施形態に従った動作を逐次的または非逐次的に実行しうる複数のステーション711、713、715、および、717を備えてよい。ステーションは、加熱ペデスタルまたは基板支持体と、1または複数のガス流入口またはシャワーヘッドまたは拡散プレートとを備えてよい。
また、プラズマ前洗浄または化学的な(非プラズマ)前洗浄、もしくは、開示した方法に関連して記載した任意のその他の処理を実行できる1または複数の単一ステーションモジュールまたはマルチステーションモジュール707が、搬送モジュール703上に取り付けられてよい。モジュール707は、いくつかの例において、例えば、蒸着処理のために基板を準備するための様々な処理に用いられてよい。モジュール707は、様々なその他の処理(エッチングまたは研磨など)を実行するように設計/構成されてもよい。特定の実施例において、二重バリア層の第1のサブ層が、リアクタ709内で蒸着されてよく、二重バリア層の第2のサブ層が、リアクタ710内で蒸着されてよく、モジュール707は、エッチングに用いられてよい。この例において、図1A〜図1Eおよび図2A〜図2Fに関して記載した処理すべてが、処理システム700内で達成されうる。この複数機能/複数ツールシステムは、制御された大気下でPCRAMおよびその他のデバイスを製造するのに特に有用でありうる。
システム700は、ウエハが処理前後に収容される1または複数のウエハソースモジュール701も備える。大気搬送チャンバ719内の大気ロボット(図示せず)が、まず、ソースモジュール701からロードロック721にウエハを取り出してよい。搬送モジュール703内のウエハ搬送装置(一般に、ロボットアームユニット)が、ロードロック721から搬送モジュール703上に取り付けられたモジュールに、そして、モジュールの間で、ウエハを移動させる。
様々な実施形態において、システムコントローラ729が、蒸着中の処理条件を制御するために用いられる。コントローラ729は、通例、1または複数のメモリデバイスと、1または複数のプロセッサとを備える。プロセッサは、CPUまたはコンピュータ、アナログおよび/またはデジタル入力/出力接続、ステッパモータコントローラボードなどを備えてよい。
コントローラ729は、蒸着装置の動作すべてを制御してよい。システムコントローラ729は、タイミング、ガスの混合、チャンバ圧、チャンバ温度、ウエハ温度、高周波(RF)電力レベル、ウエハチャックまたはペデスタルの位置、ならびに、特定の処理の他のパラメータを制御するための一連の命令を含むシステム制御ソフトウェアを実行する。コントローラ729に関連するメモリデバイスに格納された他のコンピュータプログラムが、いくつかの実施形態において用いられてもよい。
通例は、コントローラ729に関連したユーザインターフェースが存在する。ユーザインターフェースは、表示スクリーン(装置および/または処理条件のグラフィカルソフトウェアディスプレイ)と、ポインティングデバイス、キーボード、タッチスクリーン、マイクなどのユーザ入力デバイスと、を含みうる。
システム制御ロジックは、任意の適切な方法で構成されてよい。一般に、ロジックは、ハードウェアおよび/またはソフトウェアで設計または構成されうる。駆動回路を制御するための命令は、ハードコードされてもよいし、ソフトウェアとして提供されてもよい。命令は、「プログラミング」によって提供されうる。かかるプログラミングは、デジタル信号プロセッサ、特定用途向け集積回路、および、ハードウェアとして実装された特定のアルゴリズムを有する他のデバイス内にハードコードされたロジックなど、任意の形態のロジックを含むと理解される。また、プログラミングは、汎用プロセッサ上で実行できるソフトウェア命令またはファームウェア命令を含むと理解される。システム制御ソフトウェアは、任意の適切なコンピュータ読み取り可能プログラム言語でコードされてよい。
ゲルマニウム含有還元剤パルス、水素流、および、タングステン含有前駆体パルス、ならびに、処理手順内のその他の処理を制御するためのコンピュータプログラムコードは、例えば、アセンブリ言語、C、C++、パスカル、フォートランなど、任意の従来のコンピュータ読み取り可能なプログラミング言語で書かれうる。コンパイルされたオブジェクトコードまたはスクリプトが、プラグラム内に特定されたタスクを実行するために、プロセッサによって実行される。また、上述のように、プログラムコードはハードコードされてもよい。
コントローラパラメータは、例えば、処理ガスの組成および流量、温度、圧力、冷却ガス圧、基板温度、ならびに、チャンバ壁温度などの処理条件に関する。これらのパラメータは、レシピの形態でユーザに提供され、ユーザインターフェースを用いて入力されうる。処理を監視するための信号が、システムコントローラ729のアナログおよび/またはデジタル入力接続によって提供されてよい。処理を制御するための信号が、蒸着装置700のアナログおよびデジタル出力接続で出力される。
システムソフトウェアは、多くの異なる方法で設計または構成されうる。例えば、開示した実施形態に従って蒸着処理(および、いくつかの場合でのその他の処理)を実行するのに必要なチャンバ構成要素の動作を制御するために、様々なチャンバ構成要素サブルーチンまたは制御オブジェクトが書かれてよい。このためのプログラムまたはプログラムセクションの例は、基板配置コード、処理ガス制御コード、圧力制御コード、および、ヒータ制御コードを含む。
いくつかの実施例において、コントローラ729は、システムの一部であり、システムは、上述の例の一部であってよい。かかるシステムは、1または複数の処理ツール、1または複数のチャンバ、処理のための1または複数のプラットフォーム、および/または、特定の処理構成要素(ウエハペデスタル、ガスフローシステムなど)など、半導体処理装置を備えうる。これらのシステムは、半導体ウエハまたは基板の処理前、処理中、および、処理後に、システムの動作を制御するための電子機器と一体化されてよい。電子機器は、「コントローラ」と呼ばれてもよく、システムの様々な構成要素または副部品を制御しうる。コントローラ729は、処理要件および/またはシステムのタイプに応じて、処理ガスの供給、温度設定(例えば、加熱および/または冷却)、圧力設定、真空設定、電力設定、いくつかのシステムにおける高周波(RF)発生器設定、RF整合回路設定、周波数設定、流量設定、流体供給設定、位置および動作設定、ならびに、ツールおよび他の移動ツールおよび/または特定のシステムと接続または結合されたロードロックの内外へのウエハ移動など、本明細書に開示の処理のいずれを制御するようプログラムされてもよい。
概して、コントローラは、命令を受信する、命令を発行する、動作を制御する、洗浄動作を可能にする、エンドポイント測定を可能にすることなどを行う様々な集積回路、ロジック、メモリ、および/または、ソフトウェアを有する電子機器として定義されてよい。集積回路は、プログラム命令を格納するファームウェアの形態のチップ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)として定義されるチップ、および/または、プログラム命令(例えば、ソフトウェア)を実行する1または複数のマイクロプロセッサまたはマイクロコントローラを含みうる。プログラム命令は、様々な個々の設定(またはプログラムファイル)の形態でコントローラに伝えられて、半導体ウエハに対するまたは半導体ウエハのための特定の処理を実行するための動作パラメータ、もしくは、システムへの動作パラメータを定義する命令であってよい。動作パラメータは、いくつかの実施形態において、ウエハの1または複数の層、材料、金属、酸化物、シリコン、二酸化シリコン、表面、回路、および/または、ダイの加工中に1または複数の処理工程を達成するために処理エンジニアによって定義されるレシピの一部であってよい。
コントローラは、いくつかの実施例において、システムと一体化されるか、システムに接続されるか、その他の方法でシステムとネットワーク化されるか、もしくは、それらの組み合わせでシステムに結合されたコンピュータの一部であってもよいし、かかるコンピュータに接続されてもよい。例えば、コントローラは、「クラウド」内にあってもよいし、ウエハ処理のリモートアクセスを可能にできるファブホストコンピュータシステムの全部または一部であってもよい。コンピュータは、現在の処理のパラメータを変更する、現在の処理に従って処理工程を設定する、または、新たな処理を開始するために、システムへのリモートアクセスを可能にして製造動作の現在の進捗を監視する、過去の製造動作の履歴を調べる、複数の製造動作からの傾向または性能指標を調べうる。いくつかの例では、リモートコンピュータ(例えば、サーバ)が、ネットワーク(ローカルネットワークまたはインターネットを含みうる)を介してシステムに処理レシピを提供してよい。リモートコンピュータは、パラメータおよび/または設定の入力またはプログラミングを可能にするユーザインターフェースを備えてよく、パラメータおよび/または設定は、リモートコンピュータからシステムに通信される。いくつかの例において、コントローラは、データの形式で命令を受信し、命令は、1または複数の動作中に実行される処理工程の各々のためのパラメータを指定する。パラメータは、実行される処理のタイプならびにコントローラがインターフェース接続するまたは制御するよう構成されたツールのタイプに固有であってよいことを理解されたい。したがって、上述のように、コントローラは、ネットワーク化されて共通の目的(本明細書に記載の処理および制御など)に向けて動作する1または複数の別個のコントローラを備えることなどによって分散されてよい。かかる目的のための分散コントローラの一例は、チャンバでの処理を制御するために協働するリモートに配置された(プラットフォームレベルにある、または、リモートコンピュータの一部として配置されるなど)1または複数の集積回路と通信するチャンバ上の1または複数の集積回路である。
限定はしないが、システムの例は、プラズマエッチングチャンバまたはモジュール、蒸着チャンバまたはモジュール、スピンリンスチャンバまたはモジュール、金属メッキチャンバまたはモジュール、洗浄チャンバまたはモジュール、ベベルエッジエッチングチャンバまたはモジュール、物理蒸着(PVD)チャンバまたはモジュール、化学蒸着(CVD)チャンバまたはモジュール、原子層蒸着(ALD)チャンバまたはモジュール、原子層エッチング(ALE)チャンバまたはモジュール、イオン注入チャンバまたはモジュール、トラックチャンバまたはモジュール、ならびに、半導体ウエハの加工および/または製造に関連するかまたは利用されうる任意のその他の半導体処理システムを含みうる。
上述のように、ツールによって実行される1または複数の処理工程に応じて、コントローラは、他のツール回路またはモジュール、他のツール構成要素、クラスタツール、他のツールインターフェース、隣接するツール、近くのツール、工場の至る所に配置されるツール、メインコンピュータ、別のコントローラ、もしくは、半導体製造工場内のツール位置および/またはロードポートに向かってまたはそこからウエハのコンテナを運ぶ材料輸送に用いられるツール、の内の1または複数と通信してもよい。
上述の様々なハードウェアおよび方法の実施形態は、例えば、半導体デバイス、ディスプレイ、LED、光起電力パネルなどの加工または製造のために、リソグラフィパターニングツールまたは処理と共に用いられてもよい。通例、必ずしもそうとは限らないが、かかるツール/処理は、共通の製造施設で一緒に利用または実行されている。
薄膜のリソグラフィパターニングは、通例、以下の工程の一部または全部を含み、各工程は、複数の可能なツールで実現される:
(1)スピンオンまたはスプレーオンツールを用いて、ワークピース(窒化シリコン薄膜を上に形成された基板など)上にフォトレジストを塗布する工程;
(2)ホットプレートまたは炉またはその他の適切な硬化ツールを用いて、フォトレジストを硬化させる工程;
(3)ウエハステッパなどのツールで可視光またはUVまたはx線にフォトレジストを暴露させる工程;
(4)ウェットベンチまたはスプレー現像装置などのツールを用いて、選択的にレジストを除去することによってパターニングするためにレジストを現像する工程;
(5)ドライエッチングツールまたはプラズマ支援エッチングツールを用いて、下層の膜またはワークピースにレジストパターンを転写する工程;ならびに、
(6)RFプラズマまたはマイクロ波プラズマレジストストリッパなどのツールを用いて、レジストを除去する工程。
いくつかの実施形態において、アッシング可能なハードマスク層(アモルファス炭素層など)および別の適切なハードマスク(反射防止層など)が、フォトレジストの塗布前に蒸着されてよい。
本明細書に記載の構成および/またはアプローチは、本質的に例示であり、多くの変形が可能であるので、これらの具体的な実施形態または例は、限定であると見なされないことを理解されたい。本明細書に記載の具体的なルーチンまたは方法は、任意の数の処理戦略の内の1または複数を表しうる。したがって、例示された様々な動作は、例示された順番で、他の順番で、または、並行して実行されてよく、一部の例では省略されてもよい。同様に、上述の処理の順番は変更されてもよい。
本開示の主題は、様々な処理、システム、および、構成のすべての新規かつ非自明な組み合わせおよび部分的組み合わせ、ならびに、本明細書に開示された他の特徴、機能、動作、および/または、特性と、それらのすべての等価物とを含む。
実験
実験結果によると、ハロゲン化物感受性材料を損傷から保護すると共に、酸化から保護するために、記載した二重バリア層アプローチを利用できることが示された。実験結果は、開示した方法がPCRAMデバイスを形成する文脈で特に有用であることを示唆しているが、実施形態はこれに限定されない。
二重バリア層の第1のサブ層に関して、いくつかのタイプの膜を調べた。様々な高炭素含有膜が、HClからの損傷に対する高品質の保護を提供することが示された。例えば、(例えば、図3Aで、アッシャブルハードマスク材料の形成に関連して上述したように)PECVD法を用いて、共形炭素層を蒸着した。蒸着膜は、実質的に共形で、2.5%未満の1シグマ厚さ不均一性であった。1シグマ厚さ不均一性は、分光偏光解析法を用いて計算される。厚さ不均一性は、基板上の49(または50以上)の点を調べた膜厚のマップパターンに基づいて計算される。基板の外から3mmまでは、考慮から除外されている。49(または50以上)の点の中で、平均厚さおよび標準偏差が計算される。1シグマ厚さ不均一性は、100×(厚さの標準偏差)/(平均厚さ)として計算される。様々な例において、第1のサブ層の厚さ不均一性は、約2%以下でありうる。蒸着膜の屈折率は、633nmで約1.61であった。形成された膜は、非導電性であり、低い漏れ性および高い破壊電圧を有する。漏れ電流および破壊電圧の例を、図8に示す。4つのサンプル(1〜4)が示されている。各サンプルは、PECVDを用いて約250℃で形成された。様々な実施形態において、第1のサブ層は、少なくとも約4MV/cmの大きさを持つ破壊電圧(例えば、漏れ電流が0.001A/cmに達する界磁電圧)を有しうる。
図9は、複数の異なるタイプの膜に対して実行されたHClバブルテストに関する実験結果である。このテストは、HClへの暴露に対する耐性に関して、異なる材料を評価するために行った。換言すると、このテストは、材料(例えば、第1のサブ層の材料)が、HClへの暴露による損傷から下層の材料をどの程度保護すると期待されるのかを評価する。HClバブルテストでは、ベアシリコンウエハキャリア上に準備されたアルミニウムクーポン上に様々な膜を蒸着した。蒸着後、各膜は、(体積で)5%のHClおよび95%にHOを含む溶液中に浸漬された。膜は、バブル形成の兆候について監視された。HClと下層のアルミニウム材料との間の反応の結果として、泡が形成される。各膜について、以下の3つの異なる時間が記録された:
(1)膜の表面に泡が最初に現れた時間、
(2)泡が膜から不連続的に上がり始めた時間、および、
(3)安定した泡の流れが膜から上がり始めた時間。
この3つの時間を破損条件として定義した。時間枠が長いほど、HClに対して耐性があることを示唆する。
図9に関して試験した膜は、以下を含む。
(1)単一周波数RF PECVD処理を用いて蒸着されたアッシャブルハードマスク炭素材料(「SF AHM」と呼ぶ)、
(2)二重周波数RF PECVD処理を用いて蒸着されたアッシャブルハードマスク炭素材料(「DF AHM」と呼ぶ)、
(3)単一周波数RF PECVD処理を用いて蒸着された非ドープのケイ酸塩ガラス(「SF USG」と呼ぶ)、
(4)二重周波数RF PECVD処理を用いて蒸着された非ドープのケイ酸塩ガラス(「DF USG」と呼ぶ)、
(5)二重周波数RF PECVD処理を用いて蒸着された窒化シリコン材料(「DF SiN」と呼ぶ)、
(6)PECVD処理を用いて蒸着された炭窒化シリコン材料(「NDC」と呼ぶ)、および、
(7)ALD処理で蒸着された窒化シリコン材料(「ALD SiN」と呼ぶ)。
図9に示すように、単一周波数および二重周波数のアッシャブルハードマスク材料が、HClに対して最も良好な耐性を示した。したがって、これらの高炭素含有材料は、HClへの暴露による損傷に対する高品質バリアを提供する。単一周波数のアッシャブルハードマスク材料は特に成績がよく、破損は約240分後に生じた。作用の理論にもメカニズムにも縛られることは望まないが、単一周波数PECVD AHM膜は、単一周波数の膜が、二重周波数の膜に比べて、低い密度、高い水素含有量、および、少ないSP3結合を有するために、二重周波数PECVD AHM膜よりもHClへの耐性が高いと考えられる。
様々な技術が、二重バリア層の第2のサブ層を蒸着させるために用いられてよい。一例において、工程(b)(ii)は、原子層蒸着処理で二重バリア層の第2のサブ層を蒸着させる工程を含む。別の例において、工程(b)(ii)は、化学蒸着処理で二重バリア層の第2のサブ層を蒸着させる工程を含む。特定の例において、基板は、第1のハロゲン化物感受性材料層の下方に配置された第2のハロゲン化物感受性材料層を含み、方法は、さらに:
(d)工程(b)(ii)の後に、第2のハロゲン化物感受性材料層の一部を露出させるが第1のハロゲン化物感受性材料層を露出させずに、第1のハロゲン化物感受性材料層が二重バリア層によって少なくとも部分的に被覆されたままになるように、基板をエッチングする工程と;
(e)第2の二重バリア層を基板上に蒸着させる工程であって、
(i)二重バリア層の第2のサブ層を基板上に蒸着させる工程であって、第2の二重バリア層の第1のサブ層は、少なくとも約40重量%の炭素を含み、第2のハロゲン化物感受性材料層の露出部分上に蒸着される工程と、
(ii)第2の二重バリア層の第2のサブ層を第2の二重バリア層の第1のサブ層上に蒸着させる工程であって、第2の二重バリア層の第2のサブ層は、窒化シリコンを含み、原子層蒸着処理でハロゲン化物含有化学物質を用いて蒸着され、第2の二重バリア層の第2のサブ層の蒸着中に、第2の二重バリア層の第1のサブ層が、第2のハロゲン化物感受性材料層をハロゲン化物含有化学物質から保護する工程と、
によって実行される工程と、を備える。
反応チャンバ322は、基板支持ペデスタル324上に基板326を収容しうる。基板支持ペデスタルは、特定の温度(例えば、約400℃超)に基板を維持してよい。反応チャンバは、約10mトール〜100トールの間の圧力に維持されてよい。ポリマ膜の形成前に、基板326は、HClまたはその他の有害なハロゲン化物含有化学物質に弱い露出した材料(例えば、カルコゲニド層、銅層、アルミニウム層など)を有しうる。パリレンAF−4膜の形成後、二重バリア層の第1のサブ層の蒸着が完了し、第2のサブ層が蒸着されてよい。上述の方法と同様に、第1のサブ層は、約15〜100Åの間(例えば、約20〜50Åの間)の厚さまで蒸着されてよい。多くの例において、第1のサブ層は、少なくとも約20Åの厚さである。第1のサブ層の厚さの上限は、基板上のフィーチャ(かかるフィーチャが存在する場合)のアスペクト比、および、かかるフィーチャが第2のサブ層(例えば、SiN)で完全に満たされるか、第2のサブ層で裏張りされるだけで酸化物などの別の材料で後に満たされるか、に依存しうる。
コントローラパラメータは、例えば、処理ガスの組成および流量、温度、圧力、冷却ガス圧、基板温度、ならびに、チャンバ壁温度などの処理条件に関する。これらのパラメータは、レシピの形態でユーザに提供され、ユーザインターフェースを用いて入力されうる。処理を監視するための信号が、システムコントローラ729のアナログおよび/またはデジタル入力接続によって提供されてよい。処理を制御するための信号が、システム700のアナログおよびデジタル出力接続で出力される。

Claims (19)

  1. 製造途中の半導体デバイス上に二重バリア層を蒸着させる方法であって、
    (a)第1のハロゲン化物感受性材料層を含む基板を準備する工程であって、前記第1のハロゲン化物感受性材料層は、工程(a)で準備される時に少なくとも部分的に露出される、準備工程と、
    (b)前記二重バリア層を蒸着させる蒸着工程であって、
    (i)前記二重バリア層の第1のサブ層を前記基板上に蒸着させる工程であって、前記第1のサブ層は、少なくとも約40重量%の炭素を含み、前記第1のハロゲン化物感受性材料層の露出部分上に蒸着される、工程と、
    (ii)前記二重バリア層の第2のサブ層を前記二重バリア層の前記第1のサブ層上に蒸着させる工程であって、前記二重バリア層の前記第2のサブ層は、窒化シリコンを含み、ハロゲン化物含有化学物質を用いて蒸着され、前記二重バリア層の前記第2のサブ層の蒸着中に、前記二重バリア層の前記第1のサブ層が、前記第1のハロゲン化物感受性材料層を前記ハロゲン化物含有化学物質から保護する、工程と、
    によって実行される蒸着工程と、
    を備える、方法。
  2. 請求項1に記載の方法であって、前記第1のハロゲン化物感受性材料層は、カルコゲニド材料を含む、方法。
  3. 請求項1または2に記載の方法であって、前記二重バリア層の前記第1のサブ層は、化学蒸着処理で蒸着された非晶質炭素を含む、方法。
  4. 請求項1または2に記載の方法であって、前記二重バリア層の前記第1のサブ層は、熱分解および重合を含む処理で蒸着されたパリレン材料を含む、方法。
  5. 請求項4に記載の方法であって、前記パリレン材料は、パリレンAF−4を含む、方法。
  6. 請求項1〜5のいずれかに記載の方法であって、工程(c)は、原子層蒸着処理で前記二重バリア層の前記第2のサブ層を蒸着させる工程を含む、方法。
  7. 請求項1〜5のいずれかに記載の方法であって、工程(c)は、化学蒸着処理で前記二重バリア層の前記第2のサブ層を蒸着させる工程を含む、方法。
  8. 請求項1〜7のいずれかに記載の方法であって、前記基板は、前記第1のハロゲン化物感受性材料層の下方に配置された第2のハロゲン化物感受性材料層を含み、前記方法は、さらに、
    (d)工程(c)の後に、前記第2のハロゲン化物感受性材料層の一部を露出させるが前記第1のハロゲン化物感受性材料層を露出させずに、前記第1のハロゲン化物感受性材料層が前記二重バリア層によって少なくとも部分的に被覆されたままになるように、前記基板をエッチングする工程と、
    (e)第2の二重バリア層を前記基板上に蒸着させる蒸着工程であって、
    (i)前記第2の二重バリア層の第1のサブ層を前記基板上に蒸着させる工程であって、前記第2の二重バリア層の前記第1のサブ層は、少なくとも約40重量%の炭素を含み、前記第2のハロゲン化物感受性材料層の露出部分上に蒸着される、工程と、
    (ii)前記第2の二重バリア層の第2のサブ層を前記第2の二重バリア層の前記第1のサブ層上に蒸着させる工程であって、前記第2の二重バリア層の前記第2のサブ層は、窒化シリコンを含み、原子層蒸着処理でハロゲン化物含有化学物質を用いて蒸着され、前記第2の二重バリア層の前記第2のサブ層の蒸着中に、前記第2の二重バリア層の前記第1のサブ層が、前記第2のハロゲン化物感受性材料層を前記ハロゲン化物含有化学物質から保護する、工程と、
    によって実行される蒸着工程と、
    を備える、方法。
  9. 請求項1〜8のいずれかに記載の方法であって、前記二重バリア層の前記第1のサブ層は、約15〜100Åの厚さまで蒸着され、前記二重バリア層の前記第2のサブ層は、少なくとも約20Åの厚さまで蒸着される、方法。
  10. 請求項1〜9のいずれかに記載の方法であって、前記ハロゲン化物含有化学物質は、クロロシランを含む、方法。
  11. 請求項10の方法であって、前記クロロシランは、ジクロロシランである、方法。
  12. 請求項1〜11のいずれかに記載の方法であって、前記方法は、相変化メモリデバイスを形成する際に実行される、方法。
  13. 請求項1〜3または6〜12のいずれかに記載の方法であって、前記二重バリア層の前記第1のサブ層は、単一のRF周波数を用いて生成されたプラズマに前記基板を暴露させる工程を含むプラズマ化学蒸着処理で形成される、方法。
  14. 請求項13に記載の方法であって、前記プラズマを生成するために用いられる前記RF周波数は、高周波(HF)RF周波数である、方法。
  15. 請求項1〜14のいずれかに記載の方法であって、前記二重バリア層の前記第1のサブ層は、反応チャンバ内で蒸着され、前記二重バリア層の前記第2のサブ層は、前記同じ反応チャンバ内で蒸着される、方法。
  16. 請求項1〜14のいずれかに記載の方法であって、前記二重バリア層の前記第1のサブ層は、第1の反応チャンバ内で蒸着され、前記二重バリア層の前記第2のサブ層は、第2の反応チャンバ内で蒸着され、前記第1および第2の反応チャンバは共に、マルチチャンバツール上に設けられている、方法。
  17. 請求項16に記載の方法であって、さらに、前記基板を前記第1の反応チャンバから前記第2の反応チャンバまで真空条件下で移動させる工程を備える、方法。
  18. 請求項1〜17のいずれかに記載の方法であって、前記二重バリア層の前記第1および第2のサブ層は、前記第1および第2のサブ層の各々について、前記サブ層の最も薄い部分が前記サブ層の最も厚い部分の少なくとも約60%になるように、共形蒸着される、方法。
  19. 請求項2に記載の方法であって、前記カルコゲニド材料は、炭素層の間に挟まれている、方法。
JP2016146849A 2015-07-28 2016-07-27 感受性材料上にハロゲン化物含有ald膜を統合する方法 Active JP6832088B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/811,205 US9385318B1 (en) 2015-07-28 2015-07-28 Method to integrate a halide-containing ALD film on sensitive materials
US14/811,205 2015-07-28

Publications (3)

Publication Number Publication Date
JP2017034245A true JP2017034245A (ja) 2017-02-09
JP2017034245A5 JP2017034245A5 (ja) 2019-08-29
JP6832088B2 JP6832088B2 (ja) 2021-02-24

Family

ID=56235011

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016146849A Active JP6832088B2 (ja) 2015-07-28 2016-07-27 感受性材料上にハロゲン化物含有ald膜を統合する方法

Country Status (4)

Country Link
US (1) US9385318B1 (ja)
JP (1) JP6832088B2 (ja)
KR (1) KR102621967B1 (ja)
TW (1) TWI720001B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180101204A (ko) * 2017-03-03 2018-09-12 램 리써치 코포레이션 고종횡비 실린더 에칭을 위해 측벽 패시베이션 증착 컨포멀성을 튜닝하는 기법
JP2022544038A (ja) * 2019-07-29 2022-10-17 アプライド マテリアルズ インコーポレイテッド 原子層堆積による多層カプセル化スタック

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10170324B2 (en) 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9384998B2 (en) * 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US20170323785A1 (en) 2016-05-06 2017-11-09 Lam Research Corporation Method to deposit conformal and low wet etch rate encapsulation layer using pecvd
US9929006B2 (en) * 2016-07-20 2018-03-27 Micron Technology, Inc. Silicon chalcogenate precursors, methods of forming the silicon chalcogenate precursors, and related methods of forming silicon nitride and semiconductor structures
US9865456B1 (en) * 2016-08-12 2018-01-09 Micron Technology, Inc. Methods of forming silicon nitride by atomic layer deposition and methods of forming semiconductor structures
US10669627B2 (en) 2016-08-30 2020-06-02 Hzo, Inc. Multi-layer deposition system and process
US10224414B2 (en) * 2016-12-16 2019-03-05 Lam Research Corporation Method for providing a low-k spacer
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
TWI765080B (zh) * 2017-08-13 2022-05-21 美商應用材料股份有限公司 藉由阻隔分子的交聯來增進選擇性沉積之方法
CN111108581A (zh) * 2017-09-21 2020-05-05 应用材料公司 高深宽比沉积
US10141503B1 (en) 2017-11-03 2018-11-27 International Business Machines Corporation Selective phase change material growth in high aspect ratio dielectric pores for semiconductor device fabrication
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
TWI790327B (zh) * 2017-12-08 2023-01-21 日商東京威力科創股份有限公司 使用原子層沉積保護層的高深寬比介層窗蝕刻
US10903109B2 (en) * 2017-12-29 2021-01-26 Micron Technology, Inc. Methods of forming high aspect ratio openings and methods of forming high aspect ratio features
TWI815325B (zh) 2018-07-27 2023-09-11 美商應用材料股份有限公司 3d nand蝕刻
KR102620168B1 (ko) 2018-08-22 2024-01-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US11239420B2 (en) * 2018-08-24 2022-02-01 Lam Research Corporation Conformal damage-free encapsulation of chalcogenide materials
US20200381623A1 (en) * 2019-05-31 2020-12-03 Applied Materials, Inc. Methods of forming silicon nitride encapsulation layers
KR20210041692A (ko) 2019-10-07 2021-04-16 삼성전자주식회사 가변 저항 메모리 소자
US11417840B2 (en) 2019-12-31 2022-08-16 Micron Technology, Inc. Protective sealant for chalcogenide material and methods for forming the same
US11424118B2 (en) 2020-01-23 2022-08-23 Micron Technology, Inc. Electronic devices comprising silicon carbide materials
CN111584411A (zh) * 2020-06-11 2020-08-25 中国科学院微电子研究所 半导体加工设备、沉积钝化层方法及pram制作方法
US11361971B2 (en) * 2020-09-25 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. High aspect ratio Bosch deep etch
TW202348830A (zh) * 2022-02-22 2023-12-16 美商蘭姆研究公司 熱膜沉積

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198731A (ja) * 1984-03-22 1985-10-08 Nec Corp 半導体装置
JPH10173047A (ja) * 1996-12-11 1998-06-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2000077406A (ja) * 1998-08-31 2000-03-14 Nec Corp 半導体装置の製造方法
JP2000106396A (ja) * 1998-09-29 2000-04-11 Sharp Corp 半導体装置の製造方法
CN1530719A (zh) * 2003-03-11 2004-09-22 友达光电股份有限公司 薄膜晶体管液晶显示器的多层次扩散障碍层结构和制作方法
JP2005503484A (ja) * 2001-09-14 2005-02-03 エーエスエム インターナショナル エヌ.ヴェー. ゲッタリング反応物を用いるaldによる金属窒化物堆積
WO2007063672A1 (ja) * 2005-11-30 2007-06-07 Matsushita Electric Industrial Co., Ltd. 情報記録媒体とその製造方法
JP2010518627A (ja) * 2007-02-07 2010-05-27 レイセオン カンパニー 回路素子用の保護膜及び該保護膜の作製方法
WO2012070151A1 (ja) * 2010-11-26 2012-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005087974A2 (en) * 2004-03-05 2005-09-22 Applied Materials, Inc. Cvd processes for the deposition of amorphous carbon films
US7282438B1 (en) 2004-06-15 2007-10-16 Novellus Systems, Inc. Low-k SiC copper diffusion barrier films
US7785658B2 (en) * 2005-10-07 2010-08-31 Asm Japan K.K. Method for forming metal wiring structure
US8298628B2 (en) 2008-06-02 2012-10-30 Air Products And Chemicals, Inc. Low temperature deposition of silicon-containing films
US7820556B2 (en) 2008-06-04 2010-10-26 Novellus Systems, Inc. Method for purifying acetylene gas for use in semiconductor processes
US7955990B2 (en) 2008-12-12 2011-06-07 Novellus Systems, Inc. Method for improved thickness repeatability of PECVD deposited carbon films
KR20100082604A (ko) * 2009-01-09 2010-07-19 삼성전자주식회사 가변저항 메모리 장치 및 그의 형성 방법
US8268722B2 (en) * 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
US8728956B2 (en) 2010-04-15 2014-05-20 Novellus Systems, Inc. Plasma activated conformal film deposition
JP2012178422A (ja) 2011-02-25 2012-09-13 Fujikura Ltd 半導体装置の製造方法及び半導体装置の製造装置並びに基板保持治具
US8772158B2 (en) 2012-07-20 2014-07-08 Globalfoundries Inc. Multi-layer barrier layer stacks for interconnect structures
US9449809B2 (en) 2012-07-20 2016-09-20 Applied Materials, Inc. Interface adhesion improvement method
JP6538300B2 (ja) * 2012-11-08 2019-07-03 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated 感受性基材上にフィルムを蒸着するための方法
KR102038647B1 (ko) * 2013-06-21 2019-10-30 주식회사 원익아이피에스 기판 지지 장치 및 이를 구비하는 기판 처리 장치
US9320387B2 (en) 2013-09-30 2016-04-26 Lam Research Corporation Sulfur doped carbon hard masks
US9589799B2 (en) 2013-09-30 2017-03-07 Lam Research Corporation High selectivity and low stress carbon hardmask by pulsed low frequency RF power
US10249819B2 (en) * 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198731A (ja) * 1984-03-22 1985-10-08 Nec Corp 半導体装置
JPH10173047A (ja) * 1996-12-11 1998-06-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2000077406A (ja) * 1998-08-31 2000-03-14 Nec Corp 半導体装置の製造方法
JP2000106396A (ja) * 1998-09-29 2000-04-11 Sharp Corp 半導体装置の製造方法
JP2005503484A (ja) * 2001-09-14 2005-02-03 エーエスエム インターナショナル エヌ.ヴェー. ゲッタリング反応物を用いるaldによる金属窒化物堆積
CN1530719A (zh) * 2003-03-11 2004-09-22 友达光电股份有限公司 薄膜晶体管液晶显示器的多层次扩散障碍层结构和制作方法
WO2007063672A1 (ja) * 2005-11-30 2007-06-07 Matsushita Electric Industrial Co., Ltd. 情報記録媒体とその製造方法
JP2010518627A (ja) * 2007-02-07 2010-05-27 レイセオン カンパニー 回路素子用の保護膜及び該保護膜の作製方法
WO2012070151A1 (ja) * 2010-11-26 2012-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180101204A (ko) * 2017-03-03 2018-09-12 램 리써치 코포레이션 고종횡비 실린더 에칭을 위해 측벽 패시베이션 증착 컨포멀성을 튜닝하는 기법
KR102659567B1 (ko) * 2017-03-03 2024-04-19 램 리써치 코포레이션 고종횡비 실린더 에칭을 위해 측벽 패시베이션 증착 컨포멀성을 튜닝하는 기법
JP2022544038A (ja) * 2019-07-29 2022-10-17 アプライド マテリアルズ インコーポレイテッド 原子層堆積による多層カプセル化スタック
JP7354408B2 (ja) 2019-07-29 2023-10-02 アプライド マテリアルズ インコーポレイテッド 原子層堆積による多層カプセル化スタック

Also Published As

Publication number Publication date
TW201715609A (zh) 2017-05-01
US9385318B1 (en) 2016-07-05
KR102621967B1 (ko) 2024-01-05
TWI720001B (zh) 2021-03-01
JP6832088B2 (ja) 2021-02-24
KR20170013832A (ko) 2017-02-07

Similar Documents

Publication Publication Date Title
JP6832088B2 (ja) 感受性材料上にハロゲン化物含有ald膜を統合する方法
US10804144B2 (en) Deposition of aluminum oxide etch stop layers
KR20230039625A (ko) 저온 ald 막들을 위한 챔버 언더코팅 준비 방법
US9502238B2 (en) Deposition of conformal films by atomic layer deposition and atomic layer etch
CN111247269A (zh) 介电膜的几何选择性沉积
JP2018074145A (ja) 半導体パターニング用途のための高ドライエッチング速度材料
US9633896B1 (en) Methods for formation of low-k aluminum-containing etch stop films
CN109791914B (zh) 用于互连结构的复合介电界面层
KR20160061890A (ko) 암모니아 프리 및 염소 프리 컨포멀 실리콘 나이트라이드 막을 증착하는 방법
US10651080B2 (en) Oxidizing treatment of aluminum nitride films in semiconductor device manufacturing
KR20210150606A (ko) 변조된 원자 층 증착
CN112005339A (zh) 碳膜的原子层沉积
KR102668418B1 (ko) 로우-k 알루미늄 함유 에칭 정지막들의 형성을 위한 방법들

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190722

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190722

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200908

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20201202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210201

R150 Certificate of patent or registration of utility model

Ref document number: 6832088

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250