JP2018074145A - 半導体パターニング用途のための高ドライエッチング速度材料 - Google Patents
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Abstract
【課題】スペーサ材のエッチング速度を高くすることでマスク材であるコア材の残量を確保する、ネガ型パターニングスキームのために原子層蒸着を用いて低密度スペーサを蒸着するための方法よび装置を提供する。
【解決手段】方法は、蒸着前駆体および酸化プラズマの交互パルスの各サイクル中に約300ms未満の期間にわたって、基板をプラズマに暴露させること、約0.2W/cm2未満の高周波電力密度で、基板をプラズマに暴露させること、少なくとも約1:12のアルゴン対酸化剤の比を有する処理ガスから生成されたプラズマに基板を暴露させること、の一以上の工程を含む。
【選択図】図3
【解決手段】方法は、蒸着前駆体および酸化プラズマの交互パルスの各サイクル中に約300ms未満の期間にわたって、基板をプラズマに暴露させること、約0.2W/cm2未満の高周波電力密度で、基板をプラズマに暴露させること、少なくとも約1:12のアルゴン対酸化剤の比を有する処理ガスから生成されたプラズマに基板を暴露させること、の一以上の工程を含む。
【選択図】図3
Description
先進的な集積回路の製造は、しばしば、半導体の大量生産で小さな特徴をパターニングすることを含む。マルチプルパターニング技術が、リソグラフィ技術(193nm液浸リソグラフィなど)に基づいたフィーチャサイズのスケーリングを可能にしうる。自己整合ダブルパターニングが、マルチプルパターニング技術の一例である。
本明細書では、基板を処理するための方法および装置が提供されている。一態様は、ネガ型パターニングを用いて基板をパターニングする方法を含み、その方法は:コア材料上にスペーサを共形的に蒸着する工程であって、スペーサは、1または複数の原子層蒸着サイクルによって蒸着され、各原子層蒸着サイクルは:基板を蒸着前駆体に暴露させる工程と、基板を酸化剤に暴露させて、プラズマを点火する工程と、を含む、工程と;コア材料よりも少なくとも6倍速い速度でスペーサをエッチングするための条件下でスペーサを選択的にエッチングすることにより、基板をパターニングするためのマスクを形成する工程と、を備える。
様々な実施形態において、コア材料は、炭素を含む。いくつかの実施形態において、コア材料は、フォトレジスト、非晶質炭素、または、非晶質シリコンであってもよい。いくつかの実施形態において、コア材料は、スピンオンカーボン、ダイヤモンド状炭素、および、ギャップ充填アッシャブルハードマスクのいずれかである。
スペーサを蒸着する工程は、以下の技術の1または複数を用いる工程を含んでもよい:(1)各サイクル中に約300ms未満の期間にわたって、基板をプラズマに暴露させる技術;(2)基板アクティブ面領域の約0.2W/cm2未満の高周波電力密度で、基板をプラズマに暴露させる技術;ならびに(3)少なくとも約1:12のアルゴン対酸化剤の比を有する処理ガスから生成されたプラズマに基板を暴露させる技術。
いくつかの実施形態において、スペーサは、シリコン含有材料を含む。例えば、いくつかの実施形態において、スペーサは、酸化シリコンを含む。
スペーサは、約1.4〜約1.5の間の屈折率を有してよい。スペーサは、約10nm〜約30nmの間の厚さまで蒸着されてよい。スペーサを選択的にエッチングする工程は、基板をフルオロカーボンエッチャントに暴露させる工程を含んでもよい。様々な実施形態において、スペーサは、約50℃〜約200℃の間の温度で蒸着される。スペーサは、約4〜6の間の誘電率を有してよい。
いくつかの実施形態において、選択された技術は(3)であり、酸化剤は、約0.5slm〜約3slmの間の流量で流される。
いくつかの実施形態において、コア材料上にスペーサを共形的に蒸着した後に、ギャップ充填材料が基板上に蒸着される。ギャップ充填材料は、非晶質炭素、スピンオンカーボン、ダイヤモンド状炭素、ギャップ充填アッシャブルハードマスク、酸化チタン、酸化ハフニウム、酸化ジルコニウム、または、非晶質シリコンのいずれかであってよい。スペーサを選択的にエッチングする工程は、スペーサのエッチング速度がギャップ充填材料よりも少なくとも6倍速くなるような条件下でスペーサをエッチングする工程を含んでよい。
方法は、さらに、DRAMの製造中に、マスクを用いて基板をエッチングする工程を備えてもよい。
別の態様は、基板をパターニングするための装置を含み、その装置は:1または複数の処理チャンバと;1または複数の処理チャンバならびに関連する流量制御ハードウェアへの1または複数のガス流入口と;低周波数高周波(LFRF)発生器と;高周波数高周波(HFRF)発生器と;少なくとも1つのプロセッサおよびメモリを有するコントローラと、を備え、少なくとも1つのプロセッサおよびメモリは、互いに通信可能に接続され、少なくとも1つのプロセッサは、流量制御ハードウェア、LFRF発生器、およびHFRF発生器と少なくとも動作可能に接続され、メモリは、流量制御ハードウェア、HFRF発生器、および、LFRF発生器に:1または複数の処理チャンバの1つに収容された基板上のコア材料上にスペーサを共形的に蒸着する動作であって、スペーサは、1または複数の原子層蒸着サイクルによって蒸着され、各原子層蒸着サイクルは、蒸着前駆体を流すこと、および、酸化剤を流して、プラズマを点火すること、を含む、動作と;コア材料よりも少なくとも6倍速い速度でスペーサをエッチングするための条件下でコア材料に対してスペーサを選択的にエッチングする動作と、を実行させるように少なくとも制御するために、少なくとも1つのプロセッサを制御するコンピュータ実行可能な命令を格納する。
スペーサを蒸着するための命令は、各サイクル中に約300ms未満の期間にわたってプラズマを点火するための命令を含んでよい。スペーサを蒸着するための命令は、基板アクティブ面領域の約0.2W/cm2未満の高周波電力密度でプラズマを点火するための命令を含んでよい。スペーサを蒸着するための命令は、酸化剤が流されプラズマが点火される時に、少なくとも約1:12の比でアルゴンおよび酸化剤を1または複数の処理チャンバの1つに流すための命令を含んでよい。
これらの態様および他の態様について、図面を参照しつつ以下でさらに説明する。
以下の説明では、提示した実施形態の完全な理解を促すために、数多くの具体的な詳細事項が示されている。開示された実施形態は、これらの具体的な詳細事項の一部またはすべてがなくとも実施可能である。また、開示した実施形態が不必要に不明瞭となることを避けるため、周知の処理動作の詳細な説明は省略した。開示した実施形態は、具体的な実施形態に関連して説明されているが、開示した実施形態を限定する意図はないことを理解されたい。
パターニング方法が、多くの半導体製造処理で用いられる。特に、マルチプルパターニングが、リソグラフィ技術にその光学限界を超えさせるために用いられてきた。ダブルパターニングは、リソグラフィ技術にその光学限界を超えさせるために用いられる技術の一例であり、約80nm未満のピッチに対してこの業界で現在幅広く用いられている。現行のダブルパターニング技術は、しばしば、トレンチをパターニングするための2つのマスキング工程と共に側壁スペーサを用いる。ダブルパターニングの方法(特に、ラインパターニング)は、ポジ型およびネガ型のダブルパターニング処理の両方で、スペーサおよびマスクの利用を伴っていた。しかしながら、現行の方法は、半導体デバイスにおける高アスペクト比特徴の効果的な形成を実現できない不良で、不安定で、かつ、弱いマスクにつながる。また、処理動作を削減する方法が、効率およびスループットを高めるために好ましい。
図1A〜図1Eに一例が提供されており、それらの図は、スペーサが従来の蒸着技術を用いて蒸着されるネガ型パターニングスキームを受ける基板の概略図である。図2は、ネガ型パターニングスキームを実行するための動作を示す処理フローチャートである。例示の目的で、図1A〜図1Eおよび図2を一緒に論じる。
図2の動作201において、ネガ型パターニングスキームで用いるコア材料を有する基板が提供される。図1Aは、ターゲット層102とパターニングされたコア材料106とを備えた基板100を示す。様々な実施形態において、基板100は、半導体基板である。基板100は、シリコンウエハ、例えば、200mmウエハ、300mmウエハ、または、450mmウエハであってよく、誘電材料、導電材料、または、半導体材料などの1または複数の材料層を上に蒸着されたウエハを含みうる。
ターゲット層102は、最終的にパターニングされる層であってよい。ターゲット層102は、半導体、誘電体、または、その他の層であってよく、例えば、シリコン(Si)、酸化シリコン(SiO2)、窒化シリコン(SiN)、または、窒化チタン(TiN)で形成されてよい。ターゲット層102は、原子層蒸着(ALD)、プラズマエンハンストALD(PEALD)、化学蒸着(CVD)、または、その他の適切な蒸着技術によって蒸着されてよい。
コア材料106は、フォトレジストであってもよいし、非晶質炭素材料または非晶質シリコン材料で形成されてもよい。いくつかの実施形態において、コア材料106は、透過性を有していてもよい。コア材料は、プラズマ化学蒸着(PECVD)などの蒸着技術によって蒸着され、蒸着技術は、炭化水素前駆体を含む蒸着ガスから蒸着チャンバ内でプラズマを生成する工程を含みうる。炭化水素前駆体は、化学式CaHbによって定義されてよく、ここで、aは2〜10の間の整数、bは2〜24の間の整数である。例としては、メタン(CH4)、アセチレン(C2H2)、エチレン(C2H4)、プロピレン(C3H6)、ブタン(C4H10)、シクロヘキサン(C6H12)、ベンゼン(C6H6)、および、トルエン(C7H8)が挙げられる。高周波(HF)電力および低周波(LF)電力を含むデュアル高周波(RF)プラズマ源が用いられてよい。コア材料106は、パターニングされる前にターゲット層102上に蒸着される。
図2を参照すると、動作203で、スペーサ材料が基板上に共形的に蒸着される。図1Bは、コア材料106上に共形的に蒸着された従来のスペーサ材料104を示す。スペーサ材料を蒸着するための従来の技術は、シリコン含有前駆体またはゲルマニウム含有前駆体と酸化プラズマとを用いて、それぞれ酸化シリコンまたは酸化ゲルマニウムを形成するALDおよびPEALDを含む。
ALDは、連続的な自己制限反応を用いて材料の薄層を蒸着する技術である。ALD処理は、表面介在蒸着反応を用いて、サイクルで層ごとに膜を蒸着する。一例として、ALDサイクルは、以下の動作を含んでよい:(i)前駆体の供給/吸着、(ii)チャンバからの前駆体のパージ、(iii)第2反応物質の供給および任意選択的なプラズマ点火、ならびに、(iv)チャンバからの副生成物のパージ。基板の表面上に膜を形成するための第2反応物質と吸着前駆体との間の反応は、不均一性、ストレス、ウェットエッチング速度、ドライエッチング速度、電気的特性(例えば、破壊電圧および漏れ電流)など、膜の組成および特性に影響を与える。
ALD処理の一例では、一群の表面活性部位を含む基板表面が、基板を収容するチャンバへの1回の供給において、第1前駆体、例えばシリコン含有前駆体などの気相分布に暴露される。この第1前駆体の分子は、第1前駆体の化学吸着種および/または物理吸着分子を含め、基板表面上に吸着される。本明細書に記載のように化合物が基板表面上に吸着された時、吸着された層は、化合物と化合物の誘導体とを含みうることを理解されたい。例えば、シリコン含有前駆体の吸着層は、シリコン含有前駆体とシリコン含有前駆体の誘導体とを含みうる。第1前駆体の投入後、チャンバは、主に吸着種が残るかまたは吸着種のみが残るように、気相のままの第1前駆体のほとんどまたはすべてを除去するために排気される。いくつかの実施例において、チャンバは、完全には排気されなくてもよい。例えば、リアクタは、気相の第1前駆体の分圧が反応を和らげるのに十分低くなるように排気されてよい。酸素含有ガスなどの第2反応物質が、これらの分子の一部が表面上に吸着された第1前駆体と反応するように、チャンバに導入される。いくつかの処理において、第2反応物質は、吸着された第1前駆体と速やかに反応する。別の実施形態において、第2反応物質は、プラズマなどの活性化源が時間的に適用された後にのみ反応する。次いで、チャンバは、未結合の第2反応物質分子を除去するために再び排気されてよい。上述のように、いくつかの実施形態において、チャンバは、完全には排気されなくてもよい。さらなるALDサイクルが、膜厚を厚くするために用いられてもよい。
いくつかの実施例において、ALD方法は、プラズマ活性化を含む。本明細書に記載されるように、本明細書に記載のALD方法および装置は、共形膜蒸着(CFD)方法であってよく、それらの方法は、2011年4月11日出願の米国特許出願第13/084,399号(現在の米国特許第8,728,956号)「PLASMA ACTIVATED CONFORMAL FILM DEPOSITION」、および、2011年4月11日出願の米国特許出願第13/084,305号「SILICON NITRIDE FILMS AND METHODS」で一般的に記載されており、これらの出願は、全体が参照によって本明細書に組み込まれる。
しかしながら、基板上にスペーサ材料を蒸着するための従来技術は、後に詳述するように、高品質のマスクを形成するのに十分なエッチング選択比を達成しえない。図2を参照すると、動作204で、ギャップ充填材料が基板上に蒸着される。いくつかの実施形態において、ギャップ充填材料は、炭素含有材料であってよく、これは、PECVDおよびスピンオン技術を含む方法によって蒸着されてよい。様々な実施形態において、ギャップ充填材料は、酸化チタン、酸化ハフニウム、および、酸化ジルコニウムなど、金属酸化物であってよい。いくつかの実施形態において、ギャップ充填材料は、非晶質シリコンであってよい。図1Cは、ギャップ充填材料108を基板100上に蒸着された基板の一例100を示す。ギャップ充填材料は、いくつかの実施形態において、ギャップ充填アッシャブルハードマスクであってよい。
図2を参照すると、動作205で、基板は、エッチバックされ、スペーサ材料は、ダブルパターニングマスクとしてコア材料を形成するために選択的にエッチングされる。図1Dは、ギャップ充填材料118がエッチバックされる様子を示す。従来の方法で蒸着されたスペーサ材料が選択的にエッチングされる時、図1Eに示すように、スペーサ材料は除去されるが、エッチング選択比が不十分であるために、コア材料116は、劣化して高さが低くなる。エッチングされたスペーサ材料114上の残りのギャップ充填材料118は、基板上に残るが、マスクは、所望よりも実質的に短いパターンを含む。短いマスクを有することは、ターゲット層102の不良エッチングにつながる可能性があり、これは、信頼性の問題およびデバイスの問題を引き起こす。
これらの従来技術に関連する問題は、基板上にギャップ充填炭水化物含有材料を形成する前に、基板上に共形的に蒸着されたスペーサ材料のタイプが原因でありうる。したがって、スペーサ材料がより簡単に炭素含有コア材料およびギャップ充填材料に対して選択エッチングされうるように基板を製造することで、炭素含有材料に対する劣化およびエッチングの量を低減することが望ましい。
スペーサ材料のエッチング速度が炭素含有材料よりも少なくとも6倍速くなるように、かかるパターニングスキームに用いられるスペーサ材料が少なくとも6:1の炭素含有材料に対するエッチング選択比を有するようにするネガ型パターニングスキームを用いた基板パターニング方法および装置が、本明細書で提供される。開示されている実施形態は、さらに、炭素含有材料に比べてスペーサ材料のエッチング速度が速いことを保証するために、低密度を有するスペーサ材料の蒸着を含む。方法は、プラズマ原子層蒸着(PEALD)方法を用いてスペーサ材料を蒸着する工程を含む。
図3は、特定の開示された実施形態に従って実行される動作を示す処理フローチャートである。動作201、204、205、および、207が、図2に関して上述した動作として提供され、動作303〜311が、上記の動作203で基板上に共形的にスペーサ材料を蒸着するために実行されてよい。図3で実行される動作は、図2に示したようなパターニングスキームで実行されてよいことがわかる。さらに、動作201、204、205、および、207は、用いられるパターニングスキームに応じて様々であってよいことがわかる。例えば、ダブルパターニングスキームおよびクアッドパターニングスキームが、異なるおよび/またはさらなる動作を有してもよい。
図3を参照すると、動作201で、対象層上にパターニングされたコア材料を有する基板が提供される。この動作は、図2の動作201に関して上述したような基板を提供することを含んでよい。
図3の動作303〜311は、約50℃〜約200℃の間の温度、約1.0Torr〜約9.0Torrの間の圧力で実行されてよい。本明細書に記載の方法は、ALDを含んでよい。例えば、図3において、動作303〜309は、ALDの1サイクルを構成しうる。図3に記載の動作では、シリコン含有スペーサ材料の形成に言及しているが、いくつかの実施形態において、ゲルマニウム含有スペーサ材料を蒸着するために用いられるゲルマニウム含有前駆体が用いられてもよい。例えば、スペーサ材料は、ゲルマニウムであってもよいし、いくつかの実施形態においては、酸化チタン、酸化スズ、酸化ジルコニウム、または、酸化ハフニウムなどの金属酸化物であってもよい。
図3を参照すると、動作303で、基板は、基板表面上にシリコン含有前駆体を吸着させるために、シリコン含有前駆体に暴露される。様々な実施形態において、シリコン含有前駆体は、表面活性部位の少なくとも約80%に吸着しうる。いくつかの実施形態において、シリコン含有前駆体は、シリコン含有前駆体が、コア材料の露出面および対象層の露出領域上に吸着するように、基板上に吸着して、基板の表面を完全に飽和状態にする。基板をシリコン含有前駆体に暴露させる時間は、約0.1秒〜約2秒の間であってよい。
開示されている実施形態に従った利用に適切なシリコン含有前駆体は、ポリシラン(H3Si−(SiH2)n−SiH3)を含み、ここでn≧0である。シランの例は、シラン(SiH4)、ジシラン(Si2H6)、および、オルガノシラン、例えば、メチルシラン、エチルシラン、イソプロピルシラン、t−ブチルシラン、ジメチルシラン、ジエチルシラン、ジ−t−ブチルシラン、アリルシラン、secブチルシラン、テキシルシラン、イソアミルシラン、t−ブチルジシラン、ジ−t−ブチルジシランなどである。
ハロシランは、少なくとも1つのハロゲン基を含んでおり、水素および/または炭素基を含んでもよいし含まなくてもよい。ハロシランの例は、ヨードシラン、ブロモシラン、クロロシラン、および、フルオロシランである。ハロシラン、特にフルオロシランは、プラズマが点火された時にシリコン材料をエッチングできる反応性ハロゲン化物種を形成しうるが、いくつかの実施形態において、プラズマが点火された時に、ハロシランがチャンバに導入されなくてもよく、そのため、ハロシランからの反応性ハロゲン化物種の形成が緩和されうる。具体的なクロロシランは、テトラクロロシラン、トリクロロシラン、ジクロロシラン、モノクロロシラン、クロロアリルシラン、クロロメチルシラン、ジクロロメチルシラン、クロロジメチルシラン、クロロエチルシラン、t−ブチルクロロシラン、ジ−t−ブチルクロロシラン、クロロイソプロピルシラン、クロロ−sec−ブチルシラン、t−ブチルジメチルクロロシラン、テキシルジメチルクロロシランなどである。
アミノシランは、シリコン原子に結合した少なくとも1つの窒素原子を含むが、水素、酸素、ハロゲン、および、炭素を含んでもよい。アミノシランの例は、モノ−、ジ−、トリ−、および、テトラ−アミノシランであって、それぞれ、H3Si(NH2)、H2Si(NH2)2,HSi(NH2)3、および、Si(NH2)4であり、また、置換モノ−、ジ−、トリ−、および、テトラ−アミノシランであって、例えば、t−ブチルアミノシラン、メチルアミノシラン、tert−ブチルシランアミン、ビス(tert−ブチルアミノ)シラン(SiH2(NHC(CH3)3)2(BTBAS)、tert−ブチルシリルカルバメート、SiH(CH3)−(N(CH3)2)2、SiHCl(N(CH3)2)2、(Si(CH3)2NH)3など、である。アミノシランのさらなる例は、トリシリルアミン(N(SiH3))である。
動作305で、基板を収容する処理チャンバが、基板表面上に吸着されていない前駆体を除去するためにパージされてよい。チャンバのパージは、他の動作で用いられる搬送ガスであってもよいし異なるガスであってもよいパージガスまたはスイープガスを流すことを含みうる。パージガスの例は、アルゴン、窒素、水素、および、ヘリウムを含む。様々な実施形態において、パージガスは、不活性ガスである。不活性ガスの例は、アルゴン、窒素、および、ヘリウムを含む。いくつかの実施形態において、パージは、チャンバを排気することを含みうる。いくつかの実施形態において、動作305は、処理チャンバの排気のための1または複数の排気サブ段階を含んでよい。あるいは、動作305は、いくつかの実施形態において省略されてもよいことがわかる。動作305は、任意の適切な持続期間(約0.1秒〜約2秒の間など)を有してよい。
動作307で、コア材料のエッチング速度の少なくとも6倍のエッチング速度を有するスペーサ材料に吸着前駆体を変換する条件下で、基板は酸化剤に暴露され、プラズマが点火される。酸化シリコンスペーサが蒸着されている場所で、基板表面上に吸着されたシリコン含有前駆体は、プラズマと反応して酸化シリコンを形成する。酸化剤の例は、酸素ガス、水、二酸化炭素、亜酸化窒素、および、それらの組みあわせを含む。プラズマエネルギが、第2反応物質(酸素含有ガスなど)をイオンおよびラジカルおよびその他の活性種へと活性化するために供給され、それらは、第1前駆体の吸着層と反応する。例えば、プラズマは、酸素含有気相分子を直接的または間接的に活性化して、酸素ラジカルまたはイオンを形成しうる。
動作307中、フルオロカーボンエッチャントに暴露された時にコア材料のエッチング速度の少なくとも約6倍のエッチング速度を有する低密度酸化シリコン膜を蒸着するために、以下の条件の内の任意の1または複数が調節されてよい:(1)チャンバへの不活性ガス流量対酸化剤流量;(2)高周波(RF)プラズマ「ON」時間;および(3)RFプラズマ電力。酸化シリコン膜は、約1.4〜約1.5の間の屈折率を有してよい。様々な実施形態において、酸化シリコン膜は、約5などの約4や約6の誘電率を有してよい。
不活性ガス流量対酸化剤流量の調節のために、動作307中に、不活性ガスが、搬送ガスとして流されてもよいし、酸化剤と共に処理チャンバ内に流されてもよいことがわかる。不活性ガスの流量対酸化剤の流量の比は、低密度酸化シリコン膜の形成を促進するために、約1:100〜約1:1.5の間または約1:12〜1:4の間であってよい。様々な実施形態において、酸化剤は、約0.5slm〜3slmの間の流量で流されてよい。
様々な実施形態において、点火されるプラズマは、シングルまたはデュアル高周波プラズマであってよい。シングル周波数プラズマは、通例、必ずではないが、高周波数(HF)のみであり、デュアル周波数プラズマは、低周波数(LF)成分をさらに含む。様々な実施形態において、プラズマは、その場プラズマであり、チャンバ内で基板表面の真上で形成される。その場(in−situ)プラズマは、約0.05W/cm2〜約0.2W/cm2の間の基板面積当たりの電力で点火されてよい。例えば、電力は、12インチウエハの面積にわたって各ステーションに対して約50W〜約250Wの間であってよい。例えば、ALD処理のためのプラズマが、2つの容量結合プレートを用いて高周波(RF)場をガスに印加することによって生成されてよい。RF場によるプレート間でのガスのイオン化が、プラズマを点火して、プラズマ放電領域で自由電子を生成する。これらの電子は、RF場によって加速され、気相反応物質分子と衝突しうる。これらの電子と反応物質分子との衝突は、蒸着処理に関与するラジカル種を形成しうる。RF場は、任意の適切な電極を介して結合されてよいことが理解される。様々な実施形態において、少なくとも約13.56MHz、少なくとも約27MHz、少なくとも約40MHz、または、少なくとも約60MHzの周波数を有する高周波数プラズマが利用される。いくつかの実施形態において、マイクロ波ベースのプラズマが用いられてもよい。電極の非限定的な例は、処理ガス分配シャワーヘッドおよび基板支持ペデスタルを含む。ALD処理のためのプラズマは、ガスへのRF場の容量結合以外の1または複数の適切な方法で形成されてよいことが理解される。いくつかの実施形態において、プラズマは遠隔プラズマであり、酸化剤が、チャンバの上流の遠隔プラズマ発生器内で点火され、その後、基板が収容されたチャンバに供給される。
RFプラズマ「ON」時間は、プラズマが動作307中に点火される期間を変更できるように調節されてよい。RFプラズマ「ON」時間は、約300ミリ秒未満であってよい。
動作307は、(1)チャンバへの不活性ガス流量対酸化剤流量;(2)高周波(RF)プラズマ「ON」時間;および(3)RFプラズマ電力の内の任意の1または複数を調節することを含む。チャンバへの不活性ガス流量対酸化剤流量を調節するために、不活性ガス対酸化剤の比は、約1:100〜約1:1.5の間または約1:12〜1:4の間であってよい。RFプラズマ「ON」時間を調節するために、RFプラズマ「ON」時間は、約300ミリ秒未満であってよい。RFプラズマ電力を調節するために、プラズマ電力密度(W/基板面積)は、約0.2W/cm2〜約2W/cm2の間であってよい。様々な実施形態において、動作303は、シリコン含有前駆体、例えば、シラン、ジシラン、BTBAS、および、SAM24などを導入することを含んでよく、動作307で用いられる酸化剤は、酸素ガス、水、二酸化炭素、亜酸化窒素、および、それらの組み合わせの内のいずれかであってよい。
図3を参照すると、動作309で、処理チャンバは、酸化剤中のスペーサ材料前駆体の間反応から生じたすべての余分な副生成物を除去すると共に、基板表面上のスペーサ材料前駆体と反応しなかった余分な酸化剤を除去するためにパージされてよい。動作309の処理条件は、動作305に関して上述した条件のいずれであってもよい。いくつかの実施形態において、チャンバは、約5slm〜30slmの間の流量で流される不活性ガスを用いてパージされる。
動作311で、スペーサ膜が十分な厚さまで蒸着されたか否かが判定される。十分でない場合、動作303〜309が、任意選択的に繰り返されてよい。スペーサが十分な厚さまで蒸着された場合、動作204、205、および、207が、図2に関して上述したように実行されてよい。
図4A〜図4Cは、ネガ型パターニング用途で用いられる特定の開示された実施形態を用いて蒸着されたスペーサ材料404を有する基板例400を示す概略図である。図4Aでは、ギャップ充填炭素含有層408が、特定の開示された実施形態を用いて蒸着されたスペーサ材料404の上に蒸着されている。スペーサ材料404は、対象層402の上のコア材料406上に共形的に蒸着されることに注意されたい。図4Bにおいて、ギャップ充填炭素含有材料416がエッチバックされる。図4Cにおいて、スペーサ材料404bは、基板の対象層402上にエッチングコア材料496およびエッチングギャップ充填炭素含有材料498を残すように、選択的かつ指向的にエッチングされている。或る程度のスペーサ材料404bがギャップ充填炭素含有材料498の下に残っていることに注意されたい。結果としてのマスクは、マスクの高さがほとんどまたは全く低下しない良好なプロファイルを有しており、それにより、対象層402を効果的にエッチングするために利用できる。
装置
図5は、低圧環境を維持するための処理チャンバ502を有する原子層蒸着(ALD)処理ステーションの一実施形態500を示す概略図である。複数のALD処理ステーションが、共通の低圧処理ツール環境内に備えられてよい。例えば、図6は、マルチステーション処理ツールの一実施形態600を示す。いくつかの実施形態において、ALD処理ステーション500の1または複数のハードウェアパラメータ(以下で詳述するパラメータなど)が、1または複数のコンピュータコントローラ550によってプログラム的に調整されてよい。
図5は、低圧環境を維持するための処理チャンバ502を有する原子層蒸着(ALD)処理ステーションの一実施形態500を示す概略図である。複数のALD処理ステーションが、共通の低圧処理ツール環境内に備えられてよい。例えば、図6は、マルチステーション処理ツールの一実施形態600を示す。いくつかの実施形態において、ALD処理ステーション500の1または複数のハードウェアパラメータ(以下で詳述するパラメータなど)が、1または複数のコンピュータコントローラ550によってプログラム的に調整されてよい。
ALD処理ステーション500は、分配シャワーヘッド506に処理ガスを供給するための反応物質供給システム501aと流体連通している。反応物質供給システム501aは、シャワーヘッド506への供給に向けて処理ガス(シリコン含有ガスまたは酸素含有ガスなど)を混合および/または調整するための混合容器504を備える。反応物質供給システム501aは、さらに、処理ステーション500にガスを供給して低密度酸化シリコン膜を蒸着するために、不活性ガス対酸素含有ガスの比を調節してもよい。1または複数の混合容器入口バルブ520が、混合容器504への処理ガスの導入を制御しうる。様々な実施形態において、スペーサ材料の蒸着は処理ステーション500内で実行され、エッチングも同じ処理ステーション500内で実行される。例えば、いくつかの実施形態において、ALD処理ステーション500は、蒸着前駆体ガスを処理チャンバ502に供給した後に酸化ガスを供給してプラズマを点火することで、低密度酸化シリコンを形成するために用いられてよい。いくつかの実施形態において、スペーサ材料を選択的にエッチングして炭素含有マスクを形成するなどのためのエッチング動作は、図6に関して後に詳述するように、マルチステーション処理ツール600の別のステーションなど、ALD処理ステーション500とは別個の処理ステーションで実行される。
例えば、図5の実施形態は、混合容器504に供給される液体反応物質を気化させるための気化ポイント503を備える。いくつかの実施形態において、気化ポイント503は、加熱された気化器であってよい。かかる気化器から生成された飽和反応物質蒸気は、下流の供給配管内で凝結しうる。凝結した反応物質に相性の悪いガスを暴露させると、小粒子が発生しうる。これらの小粒子は、配管を詰まらせる、バルブ動作を妨げる、基板を汚染するなどの可能性がある。これらの課題に対処するためのいくつかのアプローチは、残留した反応物質を除去するために、供給配管をパージおよび/または排気することを含む。しかしながら、供給配管をパージすることは、処理ステーションのサイクル時間を長くして、処理ステーションのスループットを低下させうる。したがって、いくつかの実施形態において、気化ポイント503の下流の供給配管が、ヒートトレースされてもよい。いくつかの例では、混合容器504がヒートトレースされてもよい。非限定的な一例において、気化ポイント503の下流の配管は、約100°Cから混合容器504で約150°Cまで増加してゆく温度プロファイルを有する。
いくつかの実施形態において、液体前駆体または液体反応物質が、液体インジェクタ(図示せず)で気化されてもよい。例えば、液体インジェクタは、混合容器504の上流の搬送ガス流に液体反応物質のパルスを注入しうる。一実施形態において、液体インジェクタは、高圧から低圧へ液体を噴射することによって反応物質を気化させてよい。別の例において、液体インジェクタは、分散した微液滴に液体を霧化してよく、その後、微液滴は、加熱された供給菅内で気化される。小さい液滴は、大きい液滴よりも速く気化して、液体注入と完全な気化との間の遅延を低減しうる。より迅速に気化すれば、気化ポイント503から下流の配管の長さを短くすることができる。1つのシナリオにおいて、液体インジェクタは、混合容器504に直接取り付けられてよい。別のシナリオにおいて、液体インジェクタは、シャワーヘッド506に直接取り付けられてもよい。
いくつかの実施形態において、気化ポイント503の上流に、液体流コントローラ(LFC)が、気化および処理チャンバ502への供給に向けて液体の質量流量を制御するために提供されてよい。例えば、LFCは、LFCの下流に配置された熱マスフローメータ(MFM)を含みうる。次いで、LFCのプランジャバルブが、MFMと電気通信して比例積分微分(PID)コントローラによって提供されたフィードバック制御信号に応答して調節されてよい。しかしながら、フィードバック制御を用いて液体流を安定化するには、1秒以上かかりうる。これは、液体反応物質を供給する時間を延長しうる。したがって、いくつかの実施形態において、LFCは、フィードバック制御モードと直接制御モードとの間で動的に切り替えられてよい。いくつかの実施形態において、これは、LFCの検知菅およびPIDコントローラを無効化することによって実行されてよい。
シャワーヘッド506は、処理ガスを基板512に分配する。図5に示した実施形態において、基板512は、シャワーヘッド506の下方に配置され、ペデスタル508上に図示されている。シャワーヘッド506は、任意の適切な形状を有してよく、基板512へ処理ガスを分配するための任意の適切な数および配列のポートを有してよい。
いくつかの実施形態において、ペデスタル508は、基板512を基板512とシャワーヘッド506との間の空間に露出させるために、上下されてよい。いくつかの実施形態において、ペデスタル508は、ヒータ510を用いて温度制御されてよい。ペデスタル508は、様々な開示された実施形態を実行するための動作中に、任意の適切な温度(約25℃〜約650℃の間など)に設定されてよい。いくつかの実施形態において、ペデスタルの高さは、適切なコンピュータコントローラ550によってプログラム的に調節されてよいことがわかる。
別のシナリオにおいて、ペデスタル508の高さの調節は、特定の開示された実施形態で実行されるプラズマ活性化サイクル中に、プラズマ密度を変化させることを可能にしうる。処理段階の最後に、ペデスタル508は、ペデスタル508から基板512を回収できるように、別の基板移送段階中に下げられてよい。
いくつかの実施形態において、シャワーヘッド506の位置は、基板512とシャワーヘッド506との間の空間を変化させるために、ペデスタル508に対して調節されてよい。さらに、ペデスタル508および/またはシャワーヘッド506の垂直位置は、本開示の範囲内の任意の適切なメカニズムによって変更されてよいことがわかる。いくつかの実施形態において、ペデスタル508は、基板512の向きを回転させるための回転軸を備えてよい。いくつかの実施形態において、これらの調節の例の内の1または複数は、1または複数の適切なコンピュータコントローラ550によってプログラム的に実行されてよいことがわかる。コンピュータコントローラ550は、図6のコントローラ650に関して後述する特徴の内のいずれかを備えてよい。
上述のようにプラズマが利用されうるいくつかの実施形態において、シャワーヘッド506およびペデスタル508は、プラズマに電力供給するために、高周波(RF)電源514および整合回路網516と電気的に通信する。いくつかの実施形態において、プラズマエネルギは、処理ステーション圧力、ガス濃度、RF源電力、RF源周波数、および、プラズマ電力パルスタイミングの内の1または複数を制御することによって制御されてよい。例えば、RF電源514および整合回路網516は、所望の組成のラジカル種を有するプラズマを形成するために、任意の適切な電力で動作されてよい。適切な電力の例については上述した。同様に、RF電源514は、任意の適切な周波数のRF電力を供給してよい。いくつかの実施形態において、RF電源514は、高周波RF電源および低周波RF電源を互いに独立して制御するよう構成されてよい。低周波RF周波数の例は、0kHz〜500kHzの間の周波数を含みうるが、これに限定されない。高周波RF周波数の例は、以下を含むがこれらに限定されな。すなわち、1.8MHz〜2.45GHzの間の周波数、約13.56MHzより大きい周波数、27MHzより大きい周波数、40MHzより大きい周波数、または、60MHZより大きい周波数であってもよい。任意の適切なパラメータが、表面反応にプラズマエネルギを提供するために離散的または連続的に調整されてよいことがわかる。
いくつかの実施形態において、プラズマは、1または複数のプラズマモニタによってその場で監視されてよい。1つのシナリオでは、プラズマ電力が、1または複数の電圧、電流センサ(例えば、VIプローブ)によって監視されてよい。別のシナリオでは、プラズマ密度および/または処理ガス濃度が、1または複数の発光分光法センサ(OES)によって測定されてもよい。いくつかの実施形態において、1または複数のプラズマパラメータが、かかるその場プラズマモニタからの測定値に基づいてプログラム的に調整されてよい。例えば、OESセンサが、プラズマ電力のプログラム制御を提供するためにフィードバックループで用いられてよい。いくつかの実施形態において、他のモニタが、プラズマおよびその他の処理特性を監視するために用いられてもよいことがわかる。かかるモニタは、赤外線(IR)モニタ、音声モニタ、および、圧力変換器を含みうるが、これらに限定されない。
いくつかの実施形態において、コントローラ550のための命令が、入力/出力制御(IOC)シーケンシング命令を介して提供されてよい。一例において、処理段階の条件を設定するための命令は、処理レシピの対応するレシピ段階に含まれてよい。一部の例では、処理レシピ段階は、連続的に配列されてよく、その結果、処理段階のためのすべての命令が、その処理段階と同時に実行される。いくつかの実施形態において、1または複数のリアクタパラメータを設定するための命令が、レシピ段階に含まれてよい。例えば、第1レシピ段階が、不活性ガスおよび/または反応ガス(例えば、シリコン含有前駆体などの第1前駆体)の流量を設定するための命令、搬送ガス(アルゴンなど)の流量を設定するための命令、ならびに、第1レシピ段階のための時間遅延命令を含んでよい。後続の第2レシピ段階は、不活性ガスおよび/または反応ガスの流量を調節または停止するための命令、搬送ガスまたはパージガスの流量を調節するための命令、ならびに、第2レシピ段階のための時間遅延命令を含んでよい。第3レシピ段階は、第2反応ガス(酸素など)の流量を調節するための命令、搬送ガスまたはパージガスの流量を調節するための命令、低電力でプラズマを点火するための命令、ならびに、第3レシピ段階のための時間遅延命令を含んでよい。後続の第3レシピ段階は、不活性ガスおよび/または反応ガスの流量を調節または停止するための命令、搬送ガスまたはパージガスの流量を調節するための命令、ならびに、第3レシピ段階のための時間遅延命令を含んでよい。これらのレシピ段階は、本開示の範囲内で、任意の適切な方法でさらに分割および/または反復されてもよいことがわかる。
さらに、いくつかの実施形態において、処理ステーション500の圧力制御が、バタフライバルブ518によって提供されてもよい。図5の実施形態に示すように、バタフライバルブ518は、下流の真空ポンプ(図示せず)によって提供された真空をスロットル調整する。しかしながら、いくつかの実施形態において、処理ステーション500の圧力制御は、処理ステーション500に導入される1または複数のガスの流量を変化させることによって調節されてもよい。
上述のように、1または複数の処理ステーションが、マルチステーション処理ツールに含まれてよい。図6は、入口ロードロック602および出口ロードロック604を備えたマルチステーション処理ツール600の一実施形態を示す概略図であり、ロードロックの一方または両方は、遠隔プラズマ源(図示せず)を備えてよい。大気圧下にあるロボット606が、ポッド608を通してロードされたカセットから大気ポート610を介して入口ロードロック602内にウエハを移動させるよう構成されている。ウエハ(図示せず)がロボット606によって入口ロードロック602内のペデスタル612上に載置され、大気ポート610が閉じられ、入口ロードロック602がポンプ排気される。入口ロードロック602が遠隔プラズマ源を備える場合、ウエハは、処理チャンバ614に導入される前に入口ロードロック602内で遠隔プラズマ処理を受けてよい。さらに、ウエハは、例えば、湿気および吸着ガスを除去するために、入口ロードロック602内で加熱されてもよい。次に、処理チャンバ614へのチャンバ移動ポート616が開かれ、別のロボット(図示せず)が、処理に向けて、リアクタにウエハを入れて、リアクタ内に示された第1のステーションのペデスタル上に配置する。図6に示した実施形態は、ロードロックを備えているが、いくつかの実施形態において、処理ステーションにウエハを直接入れてもよいことがわかる。
図の処理チャンバ614は、図6に示した実施形態において、1から4までの番号を付した4つの処理ステーションを備える。各ステーションは、加熱されたペデスタル(ステーション1用は618と示されている)と、ガスライン流入口と、を有する。いくつかの実施形態において、各処理ステーションは、異なる目的または複数の目的を有してもよいことがわかる。例えば、いくつかの実施形態において、1つの処理ステーションが、ALD処理モードとプラズマエンハンストALD処理モードとの間で切り替え可能であってもよい。いくつかの実施形態において、蒸着前駆体への暴露ならびに第2反応物質およびプラズマへの暴露は、同じステーションで実行されてよい。追加的または代替的に、いくつかの実施例において、処理チャンバ614は、1または複数のマッチドペアのALD処理ステーションおよびプラズマエンハンストALD処理ステーションを備えてもよい。図の処理チャンバ614は4つのステーションを備えるが、本開示に従った処理チャンバは、任意の適切な数のステーションを有してよいことがわかる。例えば、いくつかの実施形態において、処理チャンバは、5以上のステーションを有してもよく、他の実施形態において、処理チャンバは、3以下のステーションを有してもよい。
図6は、処理チャンバ614内でウエハを移動するためのウエハ取扱いシステム690の一実施形態を示す。いくつかの実施形態において、ウエハ取扱いシステム690は、様々な処理ステーションの間で、および/または、処理ステーションとロードロックとの間で、ウエハを移動させうる。任意の適切なウエハ取扱いシステムが用いられてよいことがわかる。非限定的な例は、ウエハカルーセルおよびウエハハンドラロボットを含む。図6は、さらに、処理ツール600の処理条件およびハードウェア状態を制御するために用いられるシステムコントローラ650の一実施形態を示す。システムコントローラ650は、1または複数のメモリデバイス656と、1または複数のマスストレージデバイス654と、1または複数のプロセッサ652と、を備えてよい。プロセッサ652は、CPUまたはコンピュータ、アナログおよび/またはデジタル入力/出力接続、ステッパモータコントローラボードなどを備えてよい。
いくつかの実施形態において、システムコントローラ650は、処理ツール600の動作すべてを制御する。システムコントローラ650は、マスストレージデバイス654に格納され、メモリデバイス656にロードされて、プロセッサ652で実行されるシステム制御ソフトウェア658を実行する。あるいは、制御ロジックがコントローラ650にハードコードされてもよい。これらの目的で、特定用途向け集積回路、プログラム可能論理デバイス(例えば、フィールドプログラマブルゲートアレイすなわちFPGA)などが用いられてもよい。以下では、「ソフトウェア」または「コード」が利用される場合、機能的に同等のハードコードされたロジックが代わりに利用されうる。システム制御ソフトウェア658は、タイミング;ガスの混合;ガス流量;チャンバおよび/またはステーションの圧力;チャンバおよび/またはステーションの温度;ウエハ温度;目標電力レベル;RF電力レベル;基板ペデスタル、チャック、および/または、サセプタの位置;ならびに、処理ツール600によって実行される特定の処理の他のパラメータ、を制御するための命令を備えてよい。システム制御ソフトウェア658は、任意の適切な方法で構成されてよい。例えば、様々な処理ツールの処理を実行するために用いられる処理ツール構成要素の動作を制御するために、様々な処理ツール構成要素サブルーチンまたは制御オブジェクトが書かれてよい。システム制御ソフトウェア658は、任意の適切なコンピュータ読み取り可能プログラム言語でコードされてよい。
いくつかの実施形態において、システム制御ソフトウェア658は、上述の様々なパラメータを制御するための入力/出力制御(IOC)シーケンス命令を備えてよい。システムコントローラ650に関連付けられたマスストレージデバイス654および/またはメモリデバイス656に格納された他のコンピュータソフトウェアおよび/またはプログラムが、いくつかの実施形態において用いられてもよい。この目的のためのプログラムまたはプログラムセクションの例は、基板位置決めプログラム、処理ガス制御プログラム、圧力制御プログラム、ヒータ制御プログラム、および、プラズマ制御プログラムを含む。
基板位置決めプログラムは、基板をペデスタル618上にロードすると共に基板と処理ツール600の他の部品との間の間隔を制御するために用いられる処理ツール構成要素のためのプログラムコードを備えてよい。
処理ガス制御プログラムは、ガス組成(例えば、本明細書に記載のように、シリコン含有ガス、酸素含有ガス、供給後の処理を実行するためのガス、および、パージガス)および流量を制御するため、ならびに、任意選択的に、処理ステーション内の圧力を安定させるために蒸着の前に1または複数の処理ステーション内にガスを流すためのコードを備えてよい。圧力制御プログラムは、例えば、処理ステーションの排気システムのスロットルバルブ、処理ステーションへのガス流量などを調節することにより、処理ステーション内の圧力を制御するためのコードを備えてよい。
ヒータ制御プログラムは、基板を加熱するために用いられる加熱ユニットへの電流を制御するためのコードを備えてよい。あるいは、ヒータ制御プログラムは、基板への熱伝導ガス(例えばヘリウムなど)の供給を制御してもよい。
プラズマ制御プログラムは、本明細書の実施形態に従って、1または複数の処理ステーション内の処理電極に印加されるRF電力レベルを設定するためのコードを備えてよい。
圧力制御プログラムは、本明細書の実施形態に従って、反応チャンバ内の圧力を維持するためのコードを備えてよい。
いくつかの実施形態において、システムコントローラ650に関連したユーザインターフェースがあってよい。ユーザインターフェースは、表示スクリーン(装置および/または処理条件のグラフィカルソフトウェアディスプレイ)と、ポインティングデバイス、キーボード、タッチスクリーン、マイクなどのユーザ入力デバイスと、を含みうる。
いくつかの実施形態において、システムコントローラ650によって調整されるパラメータは、処理条件に関してよい。非限定的な例として、処理ガスの組成および流量、温度、圧力、プラズマ条件(RFバイアス電力レベルなど)などが挙げられる。これらのパラメータは、レシピの形態でユーザに提供されてよく、ユーザインターフェースを用いて入力されうる。
処理を監視するための信号が、様々な処理ツールセンサから、システムコントローラ650のアナログおよび/またはデジタル入力接続によって提供されてよい。処理を制御するための信号は、処理ツール600のアナログおよびデジタル出力接続で出力されてよい。監視されうる処理ツールセンサの非限定的な例は、マスフローコントローラ、圧力センサ(圧力計など)、熱電対などを含む。適切にプログラムされたフィードバックアルゴリズムおよび制御アルゴリズムが、処理条件を維持するためにこれらのセンサからのデータと共に用いられてよい。
システムコントローラ650は、上述の蒸着処理を実施するためのプログラム命令を提供しうる。プログラム命令は、DC電力レベル、RFバイアス電力レベル、圧力、温度など、様々なプロセスパラメータを制御しうる。命令は、本明細書に記載の様々な実施形態に従って膜スタックのその場蒸着を動作させるためにパラメータを制御しうる。
システムコントローラ650は、通例、1または複数のメモリデバイスと、装置が開示の実施形態に従って方法を実行するように命令を実行するよう構成された1または複数のプロセッサと、を備える。開示された実施形態に従った処理動作を制御するための命令を含むマシン読み取り可能媒体が、システムコントローラ650に接続されてよい。
いくつかの実施例において、システムコントローラ650は、システムの一部であり、システムは、上述の例の一部であってよい。かかるシステムは、1または複数の処理ツール、1または複数のチャンバ、処理のための1または複数のプラットフォーム、および/または、特定の処理構成要素(ウエハペデスタル、ガスフローシステムなど)など、半導体処理装置を備えうる。これらのシステムは、半導体ウエハまたは基板の処理前、処理中、および、処理後に、システムの動作を制御するための電子機器と一体化されてよい。電子機器は、「コントローラ」と呼ばれてもよく、システムの様々な構成要素または副部品を制御しうる。システムコントローラ650は、処理条件および/またはシステムのタイプに応じて、処理ガスの供給、温度設定(例えば、加熱および/または冷却)、圧力設定、真空設定、電力設定、高周波(RF)発生器設定、RF整合回路設定、周波数設定、流量設定、流体供給設定、位置および動作設定、ならびに、ツールおよび他の移動ツールおよび/または特定のシステムと接続または結合されたロードロックの内外へのウエハ移動など、本明細書に開示の処理のいずれを制御するようプログラムされてもよい。
概して、システムコントローラ650は、命令を受信する、命令を発行する、動作を制御する、洗浄動作を可能にする、エンドポイント測定を可能にすることなどを行う様々な集積回路、ロジック、メモリ、および/または、ソフトウェアを有する電子機器として定義されてよい。集積回路は、プログラム命令を格納するファームウェアの形態のチップ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)として定義されるチップ、および/または、プログラム命令(例えば、ソフトウェア)を実行する1または複数のマイクロプロセッサまたはマイクロコントローラを含みうる。プログラム命令は、様々な個々の設定(またはプログラムファイル)の形態でシステムコントローラ650に伝えられて、半導体ウエハに対するまたは半導体ウエハのための特定の処理を実行するための動作パラメータ、もしくは、システムへの動作パラメータを定義する命令であってよい。動作パラメータは、いくつかの実施形態において、ウエハの1または複数の層、材料、金属、酸化物、シリコン、二酸化シリコン、表面、回路、および/または、ダイの加工中に1または複数の処理工程を達成するために処理エンジニアによって定義されるレシピの一部であってよい。
システムコントローラ650は、いくつかの実施例において、システムと一体化されるか、システムに接続されるか、その他の方法でシステムとネットワーク化されるか、もしくは、それらの組み合わせでシステムに結合されたコンピュータの一部であってもよいし、かかるコンピュータに接続されてもよい。例えば、システムコントローラ650は、「クラウド」内にあってもよいし、ウエハ処理のリモートアクセスを可能にできるファブホストコンピュータシステムの全部または一部であってもよい。コンピュータは、現在の処理のパラメータを変更する、現在の処理に従って処理工程を設定する、または、新たな処理を開始するために、システムへのリモートアクセスを可能にして、製造動作の現在の進捗を監視する、過去の製造動作の履歴を調べる、もしくは、複数の製造動作からの傾向または性能指標を調べうる。いくつかの例では、リモートコンピュータ(例えば、サーバ)が、ローカルネットワークまたはインターネットを含みうるネットワークを介してシステムに処理レシピを提供してよい。リモートコンピュータは、パラメータおよび/または設定の入力またはプログラミングを可能にするユーザインターフェースを備えてよく、パラメータおよび/または設定は、リモートコンピュータからシステムに通信される。いくつかの例において、システムコントローラ650は、データの形式で命令を受信し、命令は、1または複数の動作中に実行される処理工程の各々のためのパラメータを指定する。パラメータは、実行される処理のタイプならびにシステムコントローラ650がインターフェース接続するまたは制御するよう構成されたツールのタイプに固有であってよいことを理解されたい。したがって、上述のように、システムコントローラ650は、ネットワーク化されて共通の目的、例えば本明細書に記載の処理および制御などに向けて動作する1または複数の別個のコントローラを備えることなどによって分散されてよい。かかる目的のための分散コントローラの一例は、チャンバでの処理を制御するために協働するリモートに配置された(プラットフォームレベルにある、または、リモートコンピュータの一部として配置されるなど)1または複数の集積回路と通信するチャンバ上の1または複数の集積回路である。
限定はしないが、システムの例は、プラズマエッチングチャンバまたはモジュール、蒸着チャンバまたはモジュール、スピンリンスチャンバまたはモジュール、金属メッキチャンバまたはモジュール、洗浄チャンバまたはモジュール、ベベルエッジエッチングチャンバまたはモジュール、物理蒸着(PVD)チャンバまたはモジュール、化学蒸着(CVD)チャンバまたはモジュール、ALDチャンバまたはモジュール、原子層エッチング(ALE)チャンバまたはモジュール、イオン注入チャンバまたはモジュール、トラックチャンバまたはモジュール、ならびに、半導体ウエハの加工および/または製造に関連するかまたは利用されうる任意のその他の半導体処理システムを含みうる。
上述のように、ツールによって実行される1または複数の処理工程に応じて、システムコントローラ650は、他のツール回路またはモジュール、他のツール構成要素、クラスタツール、他のツールインターフェース、隣接するツール、近くのツール、工場の至る所に配置されるツール、メインコンピュータ、別のコントローラ、もしくは、半導体製造工場内のツール位置および/またはロードポートに向かってまたはそこからウエハのコンテナを運ぶ材料輸送に用いられるツール、の内の1または複数と通信してもよい。
本明細書に開示された方法を実行するのに適切な装置については、2011年4月11日出願の米国特許出願第13/084,399号(現在の米国特許第8,728,956号)「PLASMA ACTIVATED CONFORMAL FILM DEPOSITION」、および、2011年4月11日出願の米国特許出願第13/084,305号「SILICON NITRIDE FILMS AND METHODS」でさらに議論および説明されており、これらの出願は、全体が本明細書に組み込まれる。
本明細書に記載の装置/処理は、例えば、半導体デバイス、ディスプレイ、LED、光起電力パネルなどの加工または製造のために、リソグラフィパターニングツールまたは処理と共に用いられてもよい。通例、必ずしもそうとは限らないが、かかるツール/処理は、共通の製造施設で一緒に利用または実行されている。膜のリソグラフィパターニングは、通例、以下の動作の一部または全部を含み、各動作は、複数の可能なツールで実現される:(1)スピンオンまたはスプレーオンツールを用いて、ワークピース(すなわち、基板)上にフォトレジストを塗布する工程;(2)ホットプレートまたは炉またはUV硬化ツールを用いて、フォトレジストを硬化させる工程;(3)ウエハステッパなどのツールで可視光またはUVまたはX線にフォトレジストを暴露させる工程;(4)ウェットベンチなどのツールを用いて、選択的にレジストを除去することによってパターニングするためにレジストを現像する工程;(5)ドライエッチングツールまたはプラズマ支援エッチングツールを用いて、下層の膜またはワークピースにレジストパターンを転写する工程;ならびに、(6)RFプラズマまたはマイクロ波プラズマレジストストリッパなどのツールを用いて、レジストを除去する工程。
スペーサ材料に対して選択的にコア材料をエッチングのための動作など、本明細書に記載のエッチング動作は、任意の適切な処理チャンバ内で実行されてよい。いくつかの実施形態において、基板は、図7に示すような誘導結合プラズマ(ICP)リアクタ内でエッチングされてよい。
特定の実施形態において、エッチング動作および原子層蒸着(ALD)動作に適切でありうる誘導結合プラズマ(ICP)リアクタについて、ここで記載する。かかるICPリアクタも、2013年12月10日出願の米国特許出願公開第2014/0170853号「IMAGE REVERSAL WITH AHM GAP FILL FOR MULTIPLE PATTERNING」に記載されており、参照によって全ての目的で本明細書にその全体が組み込まれる。本明細書ではICPリアクタが記載されているが、いくつかの実施形態において、容量結合プラズマリアクタが用いられてもよいことを理解されたい。
図7は、本明細書の特定の実施形態を実施するのに適した誘導結合プラズマ統合エッチング/蒸着装置700の概略断面図であり、その一例は、カリフォルニア州フレモントのLam Research社製のKiyo(商標)リアクタである。誘導結合プラズマ装置700は、チャンバ壁701および窓711によって構造的に規定された全体処理チャンバを備える。チャンバ壁701は、ステンレス鋼またはアルミニウムから製造されてよい。窓711は、石英またはその他の誘電材料から製造されてよい。任意選択的な内部プラズマグリッド750が、全体処理チャンバを上側サブチャンバ702および下側サブチャンバ703に分割する。ほとんどの実施形態において、プラズマグリッド750を取り除くことにより、サブチャンバ702および703でできたチャンバ空間を利用することができる。チャック717が、下側サブチャンバ703内で底部内面付近に配置されている。チャック717は、エッチング処理および蒸着処理が実行される半導体ウエハ719を受けて保持するよう構成されている。チャック717は、ウエハの存在時にウエハ719を支持するための静電チャックでありうる。いくつかの実施形態では、エッジリング(図示せず)が、チャック717を取り囲んでおり、ウエハがチャック717上に存在する時にウエハ719の上面とほぼ同一平面上にある上面を有する。チャック717は、ウエハをチャックおよびデチャックするための静電電極も備える。フィルタおよびDCクランプ電源(図示せず)が、そのために提供されてよい。ウエハ719をチャック717から持ち上げるための他の制御システムも準備されうる。チャック717は、RF電源723を用いて帯電されうる。RF電源723は、接続727を通して整合回路721に接続される。整合回路721は、接続725を通してチャック717に接続される。このように、RF電源723が、チャック717に接続されている。
プラズマ生成のための要素には、窓711の上方に配置されたコイル733が含まれる。いくつかの実施形態においては、開示された実施形態でコイルは利用されない。コイル733は、導電材料から製造され、少なくとも1つの完全な巻きを含む。図7に示すコイル733の例は、3回の巻き数を含む。コイル733の断面が記号で示されており、「X」のコイルは、紙面の表から裏に向かって回転して伸び、「●」のコイルは、紙面の裏から表に向かって回転して伸びている。プラズマ生成のための要素には、コイル733にRF電力を供給するように構成されたRF電源741も含まれる。一般に、RF電源741は、接続745を通して整合回路739に接続される。整合回路739は、接続743を通してコイル733に接続される。このように、RF電源741が、コイル733に接続されている。任意選択的なファラデーシールド749が、コイル733と窓711との間に配置されている。ファラデーシールド749は、コイル733に対して離間された関係に維持される。ファラデーシールド749は、窓711の直上に配置される。コイル733、ファラデーシールド749、および、窓711は、各々、互いに実質的に水平になるように構成される。ファラデーシールドは、金属またはその他の種がプラズマチャンバの誘電体窓上に蒸着することを防ぎうる。
処理ガスが、上側チャンバ内に配置された1または複数の主要ガス流入口760および/または1または複数のサイドガス流入口770を通して処理チャンバに流されてよい。同じように、明示されていないが、同様のガス流入口が、容量結合プラズマ処理チャンバに処理ガスを供給するために用いられてよい。真空ポンプ740、例えば、1または2段の機械的乾式ポンプおよび/またはターボ分子ポンプが、処理チャンバ724から処理ガスを引き出すため、および、処理チャンバ700内の圧力を維持するために用いられてよい。例えば、ポンプは、チャンバ701を排気するために用いられてよい。バルブ制御された導管が、真空ポンプを処理チャンバに流体接続して、真空ポンプによって提供される真空環境の印加を選択的に制御するために用いられてよい。これは、動作プラズマ処理中、スロットルバルブ(図示せず)または振り子バルブ(図示せず)などの閉ループ制御された流量制限装置を用いて行われてよい。同様に、真空ポンプ、および、容量結合プラズマ処理チャンバへのバルブ制御された流体接続が、用いられてもよい。
装置の動作中、1または複数の処理ガスが、ガス流入口760および/または770を通して供給されてよい。特定の実施形態において、処理ガスは、主要ガス流入口760を通してのみ、または、サイドガス流入口770を通してのみ供給されてよい。いくつかの場合、図に示したガス流入口は、例えば、より複雑なガス流入口、1または複数のシャワーヘッドと置き換えられてもよい。ファラデーシールド749および/または任意選択的なグリッド750は、チャンバへの処理ガスの供給を可能にする内部チャネルおよび孔を備えてよい。ファラデーシールド749および任意選択的なグリッド750の一方または両方が、処理ガスの供給のためのシャワーヘッドとして機能してよい。いくつかの実施形態において、液体反応物質が気化されて、気化した反応物質がガス流入口760および/または770を介してチャンバに導入されるように、液体気化/供給システムが、チャンバ701の上流に配置されてもよい。
高周波電力が、RF電源741からコイル733へ供給されることで、RF電流がコイル733を流れる。コイル733を流れるRF電流は、コイル733の周りに電磁場を生成する。電磁場は、上側サブチャンバ702内で誘導電流を発生させる。生成された様々なイオンおよびラジカルとウエハ719との物理的および化学的な相互作用が、ウエハのフィーチャを選択的にエッチングすると共にウエハ上に層を蒸着する。
上側サブチャンバ702および下側サブチャンバ703の両方が存在するようにプラズマグリッドが利用される場合、誘導電流は、上側サブチャンバ702に存在するガスに作用して、上側サブチャンバ702内で電子イオンプラズマを生成する。任意選択的な内部プラズマグリッド750は、下側サブチャンバ703内のホットエレクトロンの量を制限する。いくつかの実施形態において、装置は、下側サブチャンバ703に存在するプラズマがイオン−イオンプラズマになるように設計および動作される。
上側の電子−イオンプラズマおよび下側のイオン−イオンプラズマは両方とも、正イオンおよび負イオンを含むが、イオン−イオンプラズマの方が、正イオンに対する負イオンの比が大きい。揮発性のエッチング副生成物および/または蒸着副生成物が、ポート722を通して下側サブチャンバ703から除去されてよい。本明細書に開示されたチャック717は、約10°C〜約850°Cの範囲の高温で動作されてよい。温度は、処理動作および個々のレシピに依存する。
チャンバ701は、クリーンルームまたは製造施設に設置される時に、設備(図示せず)に接続されてよい。設備は、処理ガス、真空、温度制御、および、環境粒子制御を提供する配管を備える。これらの設備は、対象となる製造施設に設置される時に、チャンバ701に接続される。さらに、チャンバ701は、典型的なオートメーションを用いてロボット技術により半導体ウエハをチャンバ701の内外に移送することを可能にする移送チャンバに接続されてよい。
いくつかの実施形態において、システムコントローラ730(1または複数の物理または論理コントローラを含みうる)が、処理チャンバの動作の一部または全部を制御する。システムコントローラ730は、システムコントローラ650に関して上述した任意の1または複数の特徴を備えてよい。
図8は、真空移送モジュール838(VTM:vacuum transfer module)に接続された様々なモジュールを備えた半導体処理クラスタアーキテクチャの図である。複数の保管設備および処理モジュールの間でウエハを「移送する」移送モジュールの配置は、「クラスタツール構造」システムと呼ばれることがある。ロードロックまたは移送モジュールとしても知られるエアロック830が、4つの処理モジュール820a〜820dと共にVTM838内に図示されており、処理モジュールは、様々な製造処理を実行するために個別に最適化されうる。例えば、処理モジュール820a〜820dは、基板エッチング、蒸着、イオン注入、ウエハ洗浄、スパッタリング、および/または、その他の半導体処理を実行するために実装されてよい。いくつかの実施形態において、ALDおよび選択的エッチングは、同じモジュール内で実行される。いくつかの実施形態において、ALDおよび選択的エッチングは、同じツールの異なるモジュールで実行される。基板エッチング処理モジュールの内の1または複数(820a〜820dの内のいずれか)は、本明細書に開示されたように、すなわち、開示されている実施形態に従って、共形膜の蒸着、ALDによる膜の選択的蒸着、パターンのエッチング、および、その他の適切な機能を実行するために、実装されてよい。エアロック830および処理モジュール820は、「ステーション」と呼ばれてもよい。各ステーションは、ステーションをVTM838とつなぐファセット836を有する。各ファセットにおいて、ウエハがそれぞれのステーションの間で移動された時にウエハ826の通過を検出するために、センサ1〜18が用いられる。
ロボット822が、ステーション間でウエハ826を移送する。一実施形態において、ロボット822は、1つのアームを有し、別の実施形態において、ロボット822は2つのアームを有し、各アームは、移送のためにウエハ(ウエハ826など)をつかむエンドエフェクタ824を有する。大気移送モジュール(ATM:atmospheric transfer module)840内のフロントエンドロボット832が、ロードポートモジュール(LPM:Load Port Module)842内のカセットまたは前開き一体型ポッド(FOUP:Front Opening Unified Pod)834からエアロック830へウエハ826を移送するために用いられる。処理モジュール820内のモジュールセンタ828が、ウエハ826を配置するための1つの場所となる。ATM840内のアライナ844が、ウエハを整列させるために用いられる。
処理方法の一例において、ウエハは、LPM842内のFOUP834の1つに配置される。フロントエンドロボット832は、FOUP834からアライナ844へウエハを移送し、アライナ844は、ウエハ826をエッチングまたは処理の前に適切に中心に配置することを可能にする。整列後、ウエハ826は、フロントエンドロボット832によってエアロック830へ移動される。エアロックモジュールは、ATMおよびVTMの間で環境に合わせることができるので、ウエハ826は、損傷されることなしに2つの圧力環境の間で移動されうる。エアロックモジュール830から、ウエハ826は、ロボット822によってVTM838を通して、処理モジュール820a〜820dの1つに移動される。このウエハ移動を達成するために、ロボット822は、そのアームの各々にあるエンドエフェクタ824を用いる。ウエハ826は、処理されると、ロボット822によって処理モジュール820a〜820dからエアロックモジュール830へ移動される。ここから、ウエハ826は、フロントエンドロボット832によってFOUP834の1つまたはアライナ844へ移動されてよい。
ウエハの移動を制御するコンピュータは、クラスタ構造にローカルに配置されてもよいし、製造フロア内でクラスタ構造の外側すなわち離れた位置に配置され、ネットワークを介してクラスタ構造に接続されてもよいことに注意されたい。図6に関して上述したようなコントローラが、図8のツールと共に実装されてよい。
実験
実験1
3つの酸化シリコン膜をエッチングする実験を行った。第1酸化シリコン膜は、以下をサイクルで繰り返すことによって蒸着された。すなわち、(1)シリコン含有前駆体の供給;(2)パージ;(3)1.5sccmの流量での酸素の供給、および、0.4秒の持続時間にわたる900Wの電力でのプラズマ点火;ならびに(4)パージのサイクルである。蒸着は、50℃で実行された。この基板は、以下の表1で基板1と示されている。
実験1
3つの酸化シリコン膜をエッチングする実験を行った。第1酸化シリコン膜は、以下をサイクルで繰り返すことによって蒸着された。すなわち、(1)シリコン含有前駆体の供給;(2)パージ;(3)1.5sccmの流量での酸素の供給、および、0.4秒の持続時間にわたる900Wの電力でのプラズマ点火;ならびに(4)パージのサイクルである。蒸着は、50℃で実行された。この基板は、以下の表1で基板1と示されている。
第2酸化シリコン膜は、以下をサイクルで繰り返すことによって蒸着された。すなわち、(1)シリコン含有前駆体の供給;(2)パージ;(3)2sccmの流量での酸素の供給、および、0.2秒の持続時間にわたる900Wの電力でのプラズマ点火;ならびに(4)パージのサイクルである。蒸着は、30°Cで実行された。この基板は、以下の表1で基板2と示されている。
第3酸化シリコン膜は、以下をサイクルで繰り返すことによって蒸着された。すなわち、(1)シリコン含有前駆体の供給;(2)パージ;(3)2sccmの流量での酸素の供給、および、0.2秒の持続時間にわたる300Wの電力でのプラズマ点火;ならびに(4)パージのサイクルである。蒸着は、30°Cで実行された。この基板は、以下の表1で基板3と示されている。
3つの膜は、30mTorrのチャンバ圧を有するチャンバ内で、700MHzのLF周波数、1200MHzのHF周波数を有するパルスデュアル周波数RFプラズマを用いて、C4F6を8sccmの流量で、O2を12sccmの流量で、C4F8を6sccmの流量で、Arを500sccmの流量で流しつつ37秒間、エッチングされた。エッチング速度が測定され、以下の表1に示されている。
これらの結果は、RFオン時間、温度、および、RF電力を低減すれば、エッチング速度が大きくなり、それによって、酸化シリコン対炭素含有コア材料の選択比が高くなることを示唆する。
結論
理解を深めるために、本実施形態について、ある程度詳しく説明したが、添付の特許請求の範囲内でいくらかの変更および変形を行ってもよいことは明らかである。本発明の処理、システム、および、装置を実施する多くの他の方法が存在することに注意されたい。したがって、本実施形態は、例示的なものであって、限定的なものではないとみなされ、実施形態は、本明細書に示した詳細に限定されない。
理解を深めるために、本実施形態について、ある程度詳しく説明したが、添付の特許請求の範囲内でいくらかの変更および変形を行ってもよいことは明らかである。本発明の処理、システム、および、装置を実施する多くの他の方法が存在することに注意されたい。したがって、本実施形態は、例示的なものであって、限定的なものではないとみなされ、実施形態は、本明細書に示した詳細に限定されない。
これらの従来技術に関連する問題は、基板上にギャップ充填炭素含有材料を形成する前に、基板上に共形的に蒸着されたスペーサ材料のタイプが原因でありうる。したがって、スペーサ材料がより簡単に炭素含有コア材料およびギャップ充填材料に対して選択エッチングされうるように基板を製造することで、炭素含有材料に対する劣化およびエッチングの量を低減することが望ましい。
図3を参照すると、動作309で、処理チャンバは、スペーサ材料前駆体と酸化剤との間の反応から生じたすべての余分な副生成物を除去すると共に、基板表面上のスペーサ材料前駆体と反応しなかった余分な酸化剤を除去するためにパージされてよい。動作309の処理条件は、動作305に関して上述した条件のいずれであってもよい。いくつかの実施形態において、チャンバは、約5slm〜30slmの間の流量で流される不活性ガスを用いてパージされる。
Claims (18)
- ネガ型パターニングを用いて基板をパターニングする方法であって、
(a)コア材料上にスペーサを共形的に蒸着する工程であって、前記スペーサは、1または複数の原子層蒸着サイクルによって蒸着され、各原子層蒸着サイクルは、
(i)前記基板を蒸着前駆体に暴露させる工程と、
(ii)前記基板を酸化剤に暴露させて、プラズマを点火する工程と、を含む、工程と、
(b)前記コア材料よりも少なくとも6倍速い速度で前記スペーサをエッチングするための条件下で前記スペーサを選択的にエッチングすることにより、前記基板をパターニングするためのマスクを形成する工程と、
を備える、方法。 - 請求項1に記載の方法であって、前記コア材料は、炭素を含む、方法。
- 請求項1に記載の方法であって、前記スペーサを蒸着する工程は、
(1)各サイクル中に約300ms未満の期間にわたって、前記基板を前記プラズマに暴露させる技術、
(2)基板アクティブ面領域において約0.2W/cm2未満の高周波電力密度で、前記基板を前記プラズマに暴露させる技術、および、
(3)少なくとも約1:12のアルゴン対酸化剤の比を有する処理ガスから生成された前記プラズマに前記基板を暴露させる技術、
からなる群より選択された技術を用いる工程を含む、方法。 - 請求項1から3までのいずれか一項に記載の方法であって、前記スペーサは、シリコン含有材料を含む、方法。
- 請求項1から3までのいずれか一項に記載の方法であって、さらに、DRAMの製造中に、前記マスクを通して前記基板をエッチングする工程を備える、方法。
- 請求項1から3までのいずれか一項に記載の方法であって、前記スペーサは、約1.4〜約1.5の間の屈折率を有する、方法。
- 請求項1から3までのいずれか一項に記載の方法であって、前記スペーサは、約10nm〜約30nmの間の厚さまで蒸着される、方法。
- 請求項1から3までのいずれか一項に記載の方法であって、前記スペーサを選択的にエッチングする工程は、前記基板をフルオロカーボンエッチャントに暴露させる工程を含む、方法。
- 請求項1から3までのいずれか一項に記載の方法であって、前記スペーサは、約50℃〜約200℃の間の温度で蒸着される、方法。
- 請求項1から3までのいずれか一項に記載の方法であって、前記スペーサは、約4〜6の間の誘電率を有する、方法。
- 請求項2に記載の方法であって、前記コア材料は、スピンオンカーボン、ダイヤモンド状炭素、および、ギャップ充填アッシャブルハードマスク、からなる群より選択される、方法。
- 請求項5に記載の方法であって、前記選択された技術は(3)であり、前記酸化剤は、約0.5slm〜約3slmの間の流量で流される、方法。
- 請求項7に記載の方法であって、前記スペーサは、酸化シリコンを含む、方法。
- 基板をパターニングするための装置であって、
(a)1または複数の処理チャンバと、
(b)前記1または複数の処理チャンバならびに関連する流量制御ハードウェアへの1または複数のガス流入口と、
(c)低周波数高周波(LFRF)発生器と、
(d)高周波数高周波(HFRF)発生器と、
(e)少なくとも1つのプロセッサおよびメモリを有するコントローラと、
を備え、
前記少なくとも1つのプロセッサおよび前記メモリは、互いに通信可能に接続され、
前記少なくとも1つのプロセッサは、前記流量制御ハードウェア、前記LFRF発生器、および、前記HFRF発生器と少なくとも動作可能に接続され、
前記メモリは、前記流量制御ハードウェア、前記HFRF発生器、および前記LFRF発生器に対して、
(i)前記1または複数の処理チャンバの1つに収容された基板上のコア材料上にスペーサを共形的に蒸着する動作であって、前記スペーサは、1または複数の原子層蒸着サイクルによって蒸着され、各原子層蒸着サイクルは、
1)蒸着前駆体を流すこと、および、
2)酸化剤を流して、プラズマを点火すること、を含む、動作と、
(ii)前記コア材料よりも少なくとも6倍速い速度で前記スペーサをエッチングするための条件下で前記コア材料に対して前記スペーサを選択的にエッチングする動作と、を実行させるように少なくとも制御するために、前記少なくとも1つのプロセッサを制御するコンピュータ実行可能な命令を格納する、装置。 - 請求項14に記載の装置であって、前記スペーサを蒸着するための命令は、各サイクル中に約300ms未満の期間にわたって前記プラズマを点火するための命令を含む、装置。
- 請求項14に記載の装置であって、前記スペーサを蒸着するための命令は、基板アクティブ面領域の約0.2W/cm2未満の高周波電力密度で前記プラズマを点火するための命令を含む、装置。
- 請求項14に記載の装置であって、前記スペーサを蒸着するための命令は、(i)(2)で、前記酸化剤が流され前記プラズマが点火される時に、少なくとも約1:12の比でアルゴンおよび前記酸化剤を前記1または複数の処理チャンバの前記1つに流すための命令を含む、装置。
- 請求項14から17までのいずれか一項に記載の装置であって、前記処理チャンバは、基板を保持するためのペデスタルを備え、前記ペデスタルは、約50°C〜約200°Cの間の温度に設定される、装置。
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US10454029B2 (en) | 2016-11-11 | 2019-10-22 | Lam Research Corporation | Method for reducing the wet etch rate of a sin film without damaging the underlying substrate |
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US10950454B2 (en) * | 2017-08-04 | 2021-03-16 | Lam Research Corporation | Integrated atomic layer passivation in TCP etch chamber and in-situ etch-ALP method |
US10147611B1 (en) * | 2017-08-28 | 2018-12-04 | Nanya Technology Corporation | Method for preparing semiconductor structures |
US10269559B2 (en) | 2017-09-13 | 2019-04-23 | Lam Research Corporation | Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer |
US10515815B2 (en) | 2017-11-21 | 2019-12-24 | Lam Research Corporation | Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation |
US10734238B2 (en) | 2017-11-21 | 2020-08-04 | Lam Research Corporation | Atomic layer deposition and etch in a single plasma chamber for critical dimension control |
US10658174B2 (en) | 2017-11-21 | 2020-05-19 | Lam Research Corporation | Atomic layer deposition and etch for reducing roughness |
US10446394B2 (en) * | 2018-01-26 | 2019-10-15 | Lam Research Corporation | Spacer profile control using atomic layer deposition in a multiple patterning process |
CN112005343A (zh) | 2018-03-02 | 2020-11-27 | 朗姆研究公司 | 使用水解的选择性沉积 |
US10566194B2 (en) * | 2018-05-07 | 2020-02-18 | Lam Research Corporation | Selective deposition of etch-stop layer for enhanced patterning |
US20190390341A1 (en) * | 2018-06-26 | 2019-12-26 | Lam Research Corporation | Deposition tool and method for depositing metal oxide films on organic materials |
US10720337B2 (en) * | 2018-07-20 | 2020-07-21 | Asm Ip Holding B.V. | Pre-cleaning for etching of dielectric materials |
CN113016053A (zh) * | 2018-11-16 | 2021-06-22 | 朗姆研究公司 | 气泡缺陷减少 |
KR20210010816A (ko) * | 2019-07-17 | 2021-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 라디칼 보조 점화 플라즈마 시스템 및 방법 |
WO2021092197A1 (en) * | 2019-11-08 | 2021-05-14 | Lam Research Corporation | Plasma-enhanced atomic layer deposition with radio-frequency power ramping |
JP2022029847A (ja) * | 2020-08-05 | 2022-02-18 | 株式会社アルバック | シリコンのドライエッチング方法 |
CN113201727B (zh) * | 2021-04-28 | 2023-02-28 | 錼创显示科技股份有限公司 | 半导体晶圆承载结构及有机金属化学气相沉积装置 |
Family Cites Families (235)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR93097E (fr) | 1965-10-11 | 1969-02-07 | Ibm | Procédé de dépot de films isolants et dispositifs électriques utilisant de tels films. |
US4158717A (en) | 1977-02-14 | 1979-06-19 | Varian Associates, Inc. | Silicon nitride film and method of deposition |
US4500563A (en) | 1982-12-15 | 1985-02-19 | Pacific Western Systems, Inc. | Independently variably controlled pulsed R.F. plasma chemical vapor processing |
US4575921A (en) | 1983-11-04 | 1986-03-18 | General Motors Corporation | Silicon nitride formation and use in self-aligned semiconductor device manufacturing method |
CA1327338C (en) | 1987-02-02 | 1994-03-01 | Chorng-Ping Chang | Process for producing devices containing silicon nitride films |
EP0313683A1 (en) | 1987-10-30 | 1989-05-03 | International Business Machines Corporation | Method for fabricating a semiconductor integrated circuit structure having a submicrometer length device element |
US5420067A (en) | 1990-09-28 | 1995-05-30 | The United States Of America As Represented By The Secretary Of The Navy | Method of fabricatring sub-half-micron trenches and holes |
US5091332A (en) | 1990-11-19 | 1992-02-25 | Intel Corporation | Semiconductor field oxidation process |
DE69130947T2 (de) | 1991-01-08 | 1999-07-08 | Fujitsu Ltd | Verfahren zur bildung eines siliciumoxid-filmes |
US5230929A (en) | 1992-07-20 | 1993-07-27 | Dow Corning Corporation | Plasma-activated chemical vapor deposition of fluoridated cyclic siloxanes |
US5496608A (en) | 1993-09-22 | 1996-03-05 | Brother Kogyo Kabushiki Kaisha | Optical recording medium |
US5528719A (en) | 1993-10-26 | 1996-06-18 | Sumitomo Metal Mining Company Limited | Optical fiber guide structure and method of fabricating same |
US6342277B1 (en) | 1996-08-16 | 2002-01-29 | Licensee For Microelectronics: Asm America, Inc. | Sequential chemical vapor deposition |
US5670432A (en) | 1996-08-01 | 1997-09-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermal treatment to form a void free aluminum metal layer for a semiconductor device |
US5731235A (en) | 1996-10-30 | 1998-03-24 | Micron Technology, Inc. | Methods of forming a silicon nitrite film, a capacitor dielectric layer and a capacitor |
US5891805A (en) | 1996-12-13 | 1999-04-06 | Intel Corporation | Method of forming contacts |
US6039834A (en) | 1997-03-05 | 2000-03-21 | Applied Materials, Inc. | Apparatus and methods for upgraded substrate processing system with microwave plasma source |
US6153519A (en) | 1997-03-31 | 2000-11-28 | Motorola, Inc. | Method of forming a barrier layer |
US6225175B1 (en) | 1997-06-20 | 2001-05-01 | Texas Instruments Incorporated | Process for defining ultra-thin geometries |
US5854105A (en) | 1997-11-05 | 1998-12-29 | Vanguard International Semiconductor Corporation | Method for making dynamic random access memory cells having double-crown stacked capacitors with center posts |
US5856003A (en) | 1997-11-17 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming pseudo buried layer for sub-micron bipolar or BiCMOS device |
US5976990A (en) | 1998-01-09 | 1999-11-02 | Micron Technology, Inc. | Method for optimization of thin film deposition |
US6380056B1 (en) | 1998-10-23 | 2002-04-30 | Taiwan Semiconductor Manufacturing Company | Lightly nitridation surface for preparing thin-gate oxides |
US6197701B1 (en) | 1998-10-23 | 2001-03-06 | Taiwan Semiconductor Manufacturing Company | Lightly nitridation surface for preparing thin-gate oxides |
US6228779B1 (en) | 1998-11-06 | 2001-05-08 | Novellus Systems, Inc. | Ultra thin oxynitride and nitride/oxide stacked gate dielectrics fabricated by high pressure technology |
US6403416B1 (en) | 1999-01-07 | 2002-06-11 | Taiwan Semiconductor Manufacturing Company | Method for making a double-cylinder-capacitor structure for dynamic random access memory (DRAM) |
KR100273473B1 (ko) | 1999-04-06 | 2000-11-15 | 이경수 | 박막 형성 방법 |
KR100340716B1 (ko) | 1999-10-29 | 2002-06-20 | 윤종용 | 실리콘 질화막 형성방법 |
CA2387341A1 (en) | 1999-11-02 | 2001-05-10 | Tokyo Electron Limited | Method and apparatus for supercritical processing of multiple workpieces |
KR100338125B1 (ko) | 1999-12-31 | 2002-05-24 | 구본준, 론 위라하디락사 | 박막 트랜지스터 및 그 제조방법 |
DE60125338T2 (de) | 2000-03-07 | 2007-07-05 | Asm International N.V. | Gradierte dünne schichten |
US6890853B2 (en) | 2000-04-25 | 2005-05-10 | Tokyo Electron Limited | Method of depositing metal film and metal deposition cluster tool including supercritical drying/cleaning module |
KR100366621B1 (ko) | 2000-06-28 | 2003-01-09 | 삼성전자 주식회사 | 반도체 소자의 도전성 콘택체를 형성하는 방법 |
US6548368B1 (en) | 2000-08-23 | 2003-04-15 | Applied Materials, Inc. | Method of forming a MIS capacitor |
US6428859B1 (en) | 2000-12-06 | 2002-08-06 | Angstron Systems, Inc. | Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD) |
US6416822B1 (en) | 2000-12-06 | 2002-07-09 | Angstrom Systems, Inc. | Continuous method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD) |
US6632478B2 (en) | 2001-02-22 | 2003-10-14 | Applied Materials, Inc. | Process for forming a low dielectric constant carbon-containing film |
JP3696119B2 (ja) | 2001-04-26 | 2005-09-14 | 株式会社日立製作所 | 半導体装置、及び半導体装置の製造方法 |
US6709928B1 (en) | 2001-07-31 | 2004-03-23 | Cypress Semiconductor Corporation | Semiconductor device having silicon-rich layer and method of manufacturing such a device |
JP4116283B2 (ja) | 2001-11-30 | 2008-07-09 | レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード | ヘキサキス(モノヒドロカルビルアミノ)ジシランおよびその製造方法 |
US6638879B2 (en) | 2001-12-06 | 2003-10-28 | Macronix International Co., Ltd. | Method for forming nitride spacer by using atomic layer deposition |
US6911391B2 (en) | 2002-01-26 | 2005-06-28 | Applied Materials, Inc. | Integration of titanium and titanium nitride layers |
KR20030081144A (ko) | 2002-04-11 | 2003-10-17 | 가부시키가이샤 히다치 고쿠사이 덴키 | 종형 반도체 제조 장치 |
US6518167B1 (en) | 2002-04-16 | 2003-02-11 | Advanced Micro Devices, Inc. | Method of forming a metal or metal nitride interface layer between silicon nitride and copper |
US7041335B2 (en) | 2002-06-04 | 2006-05-09 | Applied Materials, Inc. | Titanium tantalum nitride silicide layer |
KR100469126B1 (ko) | 2002-06-05 | 2005-01-29 | 삼성전자주식회사 | 수소 함유량이 적은 박막 형성방법 |
US7297641B2 (en) | 2002-07-19 | 2007-11-20 | Asm America, Inc. | Method to form ultra high quality silicon-containing compound layers |
US7294582B2 (en) | 2002-07-19 | 2007-11-13 | Asm International, N.V. | Low temperature silicon compound deposition |
US6967159B2 (en) | 2002-08-28 | 2005-11-22 | Micron Technology, Inc. | Systems and methods for forming refractory metal nitride layers using organic amines |
US6794284B2 (en) | 2002-08-28 | 2004-09-21 | Micron Technology, Inc. | Systems and methods for forming refractory metal nitride layers using disilazanes |
JP4358492B2 (ja) | 2002-09-25 | 2009-11-04 | レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード | 熱化学気相成長法によるシリコン窒化物膜またはシリコンオキシ窒化物膜の製造方法 |
US7531679B2 (en) | 2002-11-14 | 2009-05-12 | Advanced Technology Materials, Inc. | Composition and method for low temperature deposition of silicon-containing films such as films including silicon nitride, silicon dioxide and/or silicon-oxynitride |
KR100496265B1 (ko) | 2002-11-29 | 2005-06-17 | 한국전자통신연구원 | 반도체 소자의 박막 형성방법 |
US7172792B2 (en) | 2002-12-20 | 2007-02-06 | Applied Materials, Inc. | Method for forming a high quality low temperature silicon nitride film |
CN101572232B (zh) | 2002-12-20 | 2011-12-21 | 应用材料有限公司 | 形成高质量的低温氮化硅层的方法 |
US7713592B2 (en) | 2003-02-04 | 2010-05-11 | Tegal Corporation | Nanolayer deposition process |
JP4329403B2 (ja) | 2003-05-19 | 2009-09-09 | 東京エレクトロン株式会社 | プラズマ処理装置 |
US7125582B2 (en) | 2003-07-30 | 2006-10-24 | Intel Corporation | Low-temperature silicon nitride deposition |
DE10335099B4 (de) | 2003-07-31 | 2006-06-08 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Verbessern der Dickengleichförmigkeit von Siliziumnitridschichten für mehrere Halbleiterscheiben |
US6943097B2 (en) | 2003-08-19 | 2005-09-13 | International Business Machines Corporation | Atomic layer deposition of metallic contacts, gates and diffusion barriers |
US20050227017A1 (en) | 2003-10-31 | 2005-10-13 | Yoshihide Senzaki | Low temperature deposition of silicon nitride |
US20050109276A1 (en) | 2003-11-25 | 2005-05-26 | Applied Materials, Inc. | Thermal chemical vapor deposition of silicon nitride using BTBAS bis(tertiary-butylamino silane) in a single wafer chamber |
US7291271B2 (en) | 2003-12-09 | 2007-11-06 | Separation Design Group, Llc | Meso-frequency traveling wave electro-kinetic continuous adsorption system |
JP2005210076A (ja) | 2003-12-25 | 2005-08-04 | Semiconductor Leading Edge Technologies Inc | 窒化珪素膜の成膜方法及びこの方法を使用する半導体装置の製造方法 |
KR100560654B1 (ko) | 2004-01-08 | 2006-03-16 | 삼성전자주식회사 | 질화실리콘막을 형성을 위한 질소화합물 및 이를 이용한질화실리콘 막의 형성방법 |
US20050170104A1 (en) | 2004-01-29 | 2005-08-04 | Applied Materials, Inc. | Stress-tuned, single-layer silicon nitride film |
JP4279176B2 (ja) | 2004-03-02 | 2009-06-17 | 株式会社アルバック | シリコン窒化膜の形成方法 |
US7585396B2 (en) | 2004-06-25 | 2009-09-08 | Guardian Industries Corp. | Coated article with ion treated overcoat layer and corresponding method |
US7550067B2 (en) | 2004-06-25 | 2009-06-23 | Guardian Industries Corp. | Coated article with ion treated underlayer and corresponding method |
JP4396547B2 (ja) | 2004-06-28 | 2010-01-13 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
JP4595702B2 (ja) | 2004-07-15 | 2010-12-08 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
JP4179311B2 (ja) | 2004-07-28 | 2008-11-12 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
JP4470023B2 (ja) | 2004-08-20 | 2010-06-02 | レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード | シリコン窒化物膜の製造方法 |
US7271464B2 (en) | 2004-08-24 | 2007-09-18 | Micron Technology, Inc. | Liner for shallow trench isolation |
US7629270B2 (en) | 2004-08-27 | 2009-12-08 | Asm America, Inc. | Remote plasma activated nitridation |
US7910288B2 (en) | 2004-09-01 | 2011-03-22 | Micron Technology, Inc. | Mask material conversion |
US20060084283A1 (en) | 2004-10-20 | 2006-04-20 | Paranjpe Ajit P | Low temperature sin deposition methods |
JP4701691B2 (ja) | 2004-11-29 | 2011-06-15 | 東京エレクトロン株式会社 | エッチング方法 |
US20060162661A1 (en) | 2005-01-22 | 2006-07-27 | Applied Materials, Inc. | Mixing energized and non-energized gases for silicon nitride deposition |
KR100622609B1 (ko) | 2005-02-16 | 2006-09-19 | 주식회사 하이닉스반도체 | 박막 형성 방법 |
US7629267B2 (en) | 2005-03-07 | 2009-12-08 | Asm International N.V. | High stress nitride film and method for formation thereof |
JP4258518B2 (ja) | 2005-03-09 | 2009-04-30 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
JP4506677B2 (ja) | 2005-03-11 | 2010-07-21 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
JP2006261434A (ja) | 2005-03-17 | 2006-09-28 | L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude | シリコン酸化膜の形成方法 |
JP4607637B2 (ja) | 2005-03-28 | 2011-01-05 | 東京エレクトロン株式会社 | シリコン窒化膜の形成方法、シリコン窒化膜の形成装置及びプログラム |
US7875556B2 (en) | 2005-05-16 | 2011-01-25 | Air Products And Chemicals, Inc. | Precursors for CVD silicon carbo-nitride and silicon nitride films |
US7651955B2 (en) | 2005-06-21 | 2010-01-26 | Applied Materials, Inc. | Method for forming silicon-containing materials during a photoexcitation deposition process |
US7700492B2 (en) * | 2005-06-22 | 2010-04-20 | Tokyo Electron Limited | Plasma etching method and apparatus, control program and computer-readable storage medium storing the control program |
JP4305427B2 (ja) | 2005-08-02 | 2009-07-29 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
US7465669B2 (en) | 2005-11-12 | 2008-12-16 | Applied Materials, Inc. | Method of fabricating a silicon nitride stack |
US7301210B2 (en) | 2006-01-12 | 2007-11-27 | International Business Machines Corporation | Method and structure to process thick and thin fins and variable fin to fin spacing |
JP4434149B2 (ja) | 2006-01-16 | 2010-03-17 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
US7491630B2 (en) | 2006-03-15 | 2009-02-17 | Freescale Semiconductor, Inc. | Undoped gate poly integration for improved gate patterning and cobalt silicide extendibility |
JP4929811B2 (ja) | 2006-04-05 | 2012-05-09 | 東京エレクトロン株式会社 | プラズマ処理装置 |
JP2007281181A (ja) | 2006-04-06 | 2007-10-25 | Elpida Memory Inc | 半導体装置の製造方法 |
US7902074B2 (en) | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
FR2900276B1 (fr) | 2006-04-25 | 2008-09-12 | St Microelectronics Sa | Depot peald d'un materiau a base de silicium |
US7611980B2 (en) | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
JP4929932B2 (ja) | 2006-09-01 | 2012-05-09 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
JP5241499B2 (ja) | 2006-09-19 | 2013-07-17 | 東京エレクトロン株式会社 | プラズマクリーニング方法、プラズマcvd方法、およびプラズマ処理装置 |
US7939455B2 (en) | 2006-09-29 | 2011-05-10 | Tokyo Electron Limited | Method for forming strained silicon nitride films and a device containing such films |
US20080139003A1 (en) | 2006-10-26 | 2008-06-12 | Shahid Pirzada | Barrier coating deposition for thin film devices using plasma enhanced chemical vapor deposition process |
US20080119057A1 (en) | 2006-11-20 | 2008-05-22 | Applied Materials,Inc. | Method of clustering sequential processing for a gate stack structure |
US20080124946A1 (en) | 2006-11-28 | 2008-05-29 | Air Products And Chemicals, Inc. | Organosilane compounds for modifying dielectrical properties of silicon oxide and silicon nitride films |
US20080213479A1 (en) | 2007-02-16 | 2008-09-04 | Tokyo Electron Limited | SiCN film formation method and apparatus |
US20080207007A1 (en) | 2007-02-27 | 2008-08-28 | Air Products And Chemicals, Inc. | Plasma Enhanced Cyclic Chemical Vapor Deposition of Silicon-Containing Films |
US7488659B2 (en) | 2007-03-28 | 2009-02-10 | International Business Machines Corporation | Structure and methods for stress concentrating spacer |
US20080242032A1 (en) | 2007-03-29 | 2008-10-02 | Texas Instruments Incorporated | Carbon-Doped Epitaxial SiGe |
US7651961B2 (en) | 2007-03-30 | 2010-01-26 | Tokyo Electron Limited | Method for forming strained silicon nitride films and a device containing such films |
US7807578B2 (en) | 2007-06-01 | 2010-10-05 | Applied Materials, Inc. | Frequency doubling using spacer mask |
JP5151260B2 (ja) | 2007-06-11 | 2013-02-27 | 東京エレクトロン株式会社 | 成膜方法及び成膜装置 |
KR100956210B1 (ko) | 2007-06-19 | 2010-05-04 | 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 | 금속 실리콘 질화물 박막의 플라즈마 강화 사이클릭증착방법 |
US7910497B2 (en) | 2007-07-30 | 2011-03-22 | Applied Materials, Inc. | Method of forming dielectric layers on a substrate and apparatus therefor |
JP5098882B2 (ja) | 2007-08-31 | 2012-12-12 | 東京エレクトロン株式会社 | プラズマ処理装置 |
EP2193541A1 (en) | 2007-09-18 | 2010-06-09 | L'AIR LIQUIDE, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude | Method of forming silicon-containing films |
US7651959B2 (en) | 2007-12-03 | 2010-01-26 | Asm Japan K.K. | Method for forming silazane-based dielectric film |
US20090155606A1 (en) | 2007-12-13 | 2009-06-18 | Asm Genitech Korea Ltd. | Methods of depositing a silicon nitride film |
US7678715B2 (en) | 2007-12-21 | 2010-03-16 | Applied Materials, Inc. | Low wet etch rate silicon nitride film |
JP4935684B2 (ja) | 2008-01-12 | 2012-05-23 | 東京エレクトロン株式会社 | 成膜方法及び成膜装置 |
JP4935687B2 (ja) | 2008-01-19 | 2012-05-23 | 東京エレクトロン株式会社 | 成膜方法及び成膜装置 |
JP5297048B2 (ja) | 2008-01-28 | 2013-09-25 | 三菱重工業株式会社 | プラズマ処理方法及びプラズマ処理装置 |
JP2009260151A (ja) | 2008-04-18 | 2009-11-05 | Tokyo Electron Ltd | 金属ドープ層の形成方法、成膜装置及び記憶媒体 |
US8383525B2 (en) | 2008-04-25 | 2013-02-26 | Asm America, Inc. | Plasma-enhanced deposition process for forming a metal oxide thin film and related structures |
US7622369B1 (en) | 2008-05-30 | 2009-11-24 | Asm Japan K.K. | Device isolation technology on semiconductor substrate |
US8298628B2 (en) * | 2008-06-02 | 2012-10-30 | Air Products And Chemicals, Inc. | Low temperature deposition of silicon-containing films |
JP5190307B2 (ja) | 2008-06-29 | 2013-04-24 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
US8076208B2 (en) | 2008-07-03 | 2011-12-13 | Micron Technology, Inc. | Method for forming transistor with high breakdown voltage using pitch multiplication technique |
JP5233562B2 (ja) | 2008-10-04 | 2013-07-10 | 東京エレクトロン株式会社 | 成膜方法及び成膜装置 |
US7745346B2 (en) | 2008-10-17 | 2010-06-29 | Novellus Systems, Inc. | Method for improving process control and film conformality of PECVD film |
JP2010103303A (ja) | 2008-10-23 | 2010-05-06 | Toshiba Corp | 磁気抵抗素子及びその製造方法 |
US10378106B2 (en) | 2008-11-14 | 2019-08-13 | Asm Ip Holding B.V. | Method of forming insulation film by modified PEALD |
US8647722B2 (en) | 2008-11-14 | 2014-02-11 | Asm Japan K.K. | Method of forming insulation film using plasma treatment cycles |
US20100136313A1 (en) | 2008-12-01 | 2010-06-03 | Asm Japan K.K. | Process for forming high resistivity thin metallic film |
US7833906B2 (en) | 2008-12-11 | 2010-11-16 | Asm International N.V. | Titanium silicon nitride deposition |
US7919416B2 (en) | 2009-01-21 | 2011-04-05 | Asm Japan K.K. | Method of forming conformal dielectric film having Si-N bonds by PECVD |
US7972980B2 (en) | 2009-01-21 | 2011-07-05 | Asm Japan K.K. | Method of forming conformal dielectric film having Si-N bonds by PECVD |
US8791034B2 (en) | 2009-06-26 | 2014-07-29 | Cornell University | Chemical vapor deposition process for aluminum silicon nitride |
KR20110002208A (ko) | 2009-07-01 | 2011-01-07 | 삼성전자주식회사 | 반도체 소자의 형성방법 |
JP2011023718A (ja) | 2009-07-15 | 2011-02-03 | Asm Japan Kk | PEALDによってSi−N結合を有するストレス調節された誘電体膜を形成する方法 |
US8105901B2 (en) | 2009-07-27 | 2012-01-31 | International Business Machines Corporation | Method for double pattern density |
US7989365B2 (en) | 2009-08-18 | 2011-08-02 | Applied Materials, Inc. | Remote plasma source seasoning |
US8173554B2 (en) | 2009-10-14 | 2012-05-08 | Asm Japan K.K. | Method of depositing dielectric film having Si-N bonds by modified peald method |
US8354331B2 (en) | 2009-12-01 | 2013-01-15 | International Business Machines Corporation | Multiplying pattern density by single sidewall imaging transfer |
US8021949B2 (en) | 2009-12-01 | 2011-09-20 | International Business Machines Corporation | Method and structure for forming finFETs with multiple doping regions on a same chip |
KR20120103719A (ko) | 2009-12-22 | 2012-09-19 | 어플라이드 머티어리얼스, 인코포레이티드 | 연속 플라즈마에 의한 pecvd 다단계 공정 |
JP5742185B2 (ja) | 2010-03-19 | 2015-07-01 | 東京エレクトロン株式会社 | 成膜装置、成膜方法、回転数の最適化方法及び記憶媒体 |
US20110244142A1 (en) | 2010-03-30 | 2011-10-06 | Applied Materials, Inc. | Nitrogen doped amorphous carbon hardmask |
US20130078376A1 (en) | 2010-04-01 | 2013-03-28 | L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude | Metal nitride containing film deposition using combination of amino-metal and halogenated metal precursors |
US8637411B2 (en) | 2010-04-15 | 2014-01-28 | Novellus Systems, Inc. | Plasma activated conformal dielectric film deposition |
US8993460B2 (en) | 2013-01-10 | 2015-03-31 | Novellus Systems, Inc. | Apparatuses and methods for depositing SiC/SiCN films via cross-metathesis reactions with organometallic co-reactants |
US20110256734A1 (en) | 2010-04-15 | 2011-10-20 | Hausmann Dennis M | Silicon nitride films and methods |
US9390909B2 (en) | 2013-11-07 | 2016-07-12 | Novellus Systems, Inc. | Soft landing nanolaminates for advanced patterning |
US9892917B2 (en) | 2010-04-15 | 2018-02-13 | Lam Research Corporation | Plasma assisted atomic layer deposition of multi-layer films for patterning applications |
US9611544B2 (en) | 2010-04-15 | 2017-04-04 | Novellus Systems, Inc. | Plasma activated conformal dielectric film deposition |
US8669185B2 (en) * | 2010-07-30 | 2014-03-11 | Asm Japan K.K. | Method of tailoring conformality of Si-containing film |
KR101147728B1 (ko) | 2010-08-02 | 2012-05-25 | 주식회사 유진테크 | 사이클릭 박막 증착 방법 |
US8394466B2 (en) | 2010-09-03 | 2013-03-12 | Asm Japan K.K. | Method of forming conformal film having si-N bonds on high-aspect ratio pattern |
US9685320B2 (en) | 2010-09-23 | 2017-06-20 | Lam Research Corporation | Methods for depositing silicon oxide |
WO2012039833A2 (en) | 2010-09-24 | 2012-03-29 | Applied Materials, Inc. | Low temperature silicon carbide deposition process |
US20120213940A1 (en) | 2010-10-04 | 2012-08-23 | Applied Materials, Inc. | Atomic layer deposition of silicon nitride using dual-source precursor and interleaved plasma |
WO2012057889A1 (en) | 2010-10-29 | 2012-05-03 | Applied Materials, Inc. | Atomic layer deposition film with tunable refractive index and absorption coefficient and methods of making |
US8679914B2 (en) | 2010-11-02 | 2014-03-25 | Micron Technology, Inc. | Method of forming a chalcogenide material and methods of forming a resistive random access memory device including a chalcogenide material |
KR20120062385A (ko) | 2010-12-06 | 2012-06-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자의 형성방법 |
KR101225601B1 (ko) | 2010-12-16 | 2013-01-24 | 한국과학기술원 | 대면적 나노스케일 패턴형성방법 |
JP5682290B2 (ja) | 2010-12-20 | 2015-03-11 | 東京エレクトロン株式会社 | 炭素含有薄膜のスリミング方法及び酸化装置 |
JP5689398B2 (ja) | 2010-12-21 | 2015-03-25 | 東京エレクトロン株式会社 | 窒化シリコン膜の成膜方法及び成膜装置 |
US8901016B2 (en) | 2010-12-28 | 2014-12-02 | Asm Japan K.K. | Method of forming metal oxide hardmask |
US8883649B2 (en) | 2011-03-23 | 2014-11-11 | International Business Machines Corporation | Sidewall image transfer process |
EP2694700B1 (en) | 2011-04-07 | 2016-11-16 | Picosun Oy | Atomic layer deposition with plasma source |
US8298951B1 (en) | 2011-04-13 | 2012-10-30 | Asm Japan K.K. | Footing reduction using etch-selective layer |
US8298954B1 (en) | 2011-05-06 | 2012-10-30 | International Business Machines Corporation | Sidewall image transfer process employing a cap material layer for a metal nitride layer |
TW201319299A (zh) | 2011-09-13 | 2013-05-16 | Applied Materials Inc | 用於低溫電漿輔助沉積的活化矽前驅物 |
JP6199292B2 (ja) | 2011-09-23 | 2017-09-20 | ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated | プラズマ活性化されるコンフォーマル誘電体膜 |
US8809169B2 (en) | 2011-09-30 | 2014-08-19 | Tokyo Electron Limited | Multi-layer pattern for alternate ALD processes |
US20130189845A1 (en) | 2012-01-19 | 2013-07-25 | Applied Materials, Inc. | Conformal amorphous carbon for spacer and spacer protection applications |
US8592328B2 (en) | 2012-01-20 | 2013-11-26 | Novellus Systems, Inc. | Method for depositing a chlorine-free conformal sin film |
JP5882776B2 (ja) * | 2012-02-14 | 2016-03-09 | 信越化学工業株式会社 | レジスト下層膜形成用組成物、及びパターン形成方法 |
US8846484B2 (en) | 2012-02-15 | 2014-09-30 | Intermolecular, Inc. | ReRAM stacks preparation by using single ALD or PVD chamber |
KR20140143151A (ko) | 2012-03-15 | 2014-12-15 | 도쿄엘렉트론가부시키가이샤 | 성막 방법 및 성막 장치 |
JP6125247B2 (ja) | 2012-03-21 | 2017-05-10 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム |
US8703578B2 (en) | 2012-05-29 | 2014-04-22 | Globalfoundries Singapore Pte. Ltd. | Middle in-situ doped SiGe junctions for PMOS devices on 28 nm low power/high performance technologies using a silicon oxide encapsulation, early halo and extension implantations |
US8936977B2 (en) | 2012-05-29 | 2015-01-20 | Globalfoundries Singapore Pte. Ltd. | Late in-situ doped SiGe junctions for PMOS devices on 28 nm low power/high performance technologies using a silicon oxide encapsulation, early halo and extension implantations |
US8962078B2 (en) | 2012-06-22 | 2015-02-24 | Tokyo Electron Limited | Method for depositing dielectric films |
US9023737B2 (en) | 2012-07-11 | 2015-05-05 | Asm Ip Holding B.V. | Method for forming conformal, homogeneous dielectric film by cyclic deposition and heat treatment |
US20140023794A1 (en) | 2012-07-23 | 2014-01-23 | Maitreyee Mahajani | Method And Apparatus For Low Temperature ALD Deposition |
US9355839B2 (en) | 2012-10-23 | 2016-05-31 | Lam Research Corporation | Sub-saturated atomic layer deposition and conformal film deposition |
KR102052936B1 (ko) | 2012-11-13 | 2019-12-06 | 삼성전자 주식회사 | 반도체 소자 제조 방법 |
US8784951B2 (en) | 2012-11-16 | 2014-07-22 | Asm Ip Holding B.V. | Method for forming insulation film using non-halide precursor having four or more silicons |
US9362133B2 (en) | 2012-12-14 | 2016-06-07 | Lam Research Corporation | Method for forming a mask by etching conformal film on patterned ashable hardmask |
US9446965B2 (en) | 2013-02-19 | 2016-09-20 | Nanotech Industrial Solutions, Inc. | Applications for inorganic fullerene-like particles |
US8623770B1 (en) | 2013-02-21 | 2014-01-07 | HGST Netherlands B.V. | Method for sidewall spacer line doubling using atomic layer deposition of a titanium oxide |
US20140273531A1 (en) | 2013-03-14 | 2014-09-18 | Asm Ip Holding B.V. | Si PRECURSORS FOR DEPOSITION OF SiN AT LOW TEMPERATURES |
US9824881B2 (en) | 2013-03-14 | 2017-11-21 | Asm Ip Holding B.V. | Si precursors for deposition of SiN at low temperatures |
US9564309B2 (en) | 2013-03-14 | 2017-02-07 | Asm Ip Holding B.V. | Si precursors for deposition of SiN at low temperatures |
US20140273530A1 (en) | 2013-03-15 | 2014-09-18 | Victor Nguyen | Post-Deposition Treatment Methods For Silicon Nitride |
US20140271097A1 (en) | 2013-03-15 | 2014-09-18 | Applied Materials, Inc. | Processing systems and methods for halide scavenging |
WO2014149281A1 (en) | 2013-03-15 | 2014-09-25 | Applied Materials, Inc. | Layer-by-layer deposition of carbon-doped oxide films |
TW201441408A (zh) | 2013-03-15 | 2014-11-01 | Applied Materials Inc | 包含氮化矽之膜的電漿輔助原子層沉積 |
US9012336B2 (en) | 2013-04-08 | 2015-04-21 | Applied Materials, Inc. | Method for conformal treatment of dielectric films using inductively coupled plasma |
US9209274B2 (en) | 2013-07-19 | 2015-12-08 | Globalfoundries Inc. | Highly conformal extension doping in advanced multi-gate devices |
US9159579B2 (en) | 2013-10-25 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lithography using multilayer spacer for reduced spacer footing |
US10084016B2 (en) | 2013-11-21 | 2018-09-25 | Micron Technology, Inc. | Cross-point memory and methods for fabrication of same |
TWI480415B (zh) | 2013-11-27 | 2015-04-11 | Ind Tech Res Inst | 多模式薄膜沉積設備以及薄膜沉積方法 |
JP6692754B2 (ja) | 2014-01-13 | 2020-05-13 | アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated | 空間的原子層堆積法による、自己整合ダブルパターニング |
US9806129B2 (en) | 2014-02-25 | 2017-10-31 | Micron Technology, Inc. | Cross-point memory and methods for fabrication of same |
US20160049307A1 (en) | 2014-08-15 | 2016-02-18 | Yijian Chen | Patterning method for IC fabrication using 2-D layout decomposition and synthesis techniques |
US9318334B2 (en) | 2014-08-27 | 2016-04-19 | United Microelectronics Corp. | Method for fabricating semiconductor device |
US9576792B2 (en) | 2014-09-17 | 2017-02-21 | Asm Ip Holding B.V. | Deposition of SiN |
US9214333B1 (en) | 2014-09-24 | 2015-12-15 | Lam Research Corporation | Methods and apparatuses for uniform reduction of the in-feature wet etch rate of a silicon nitride film formed by ALD |
US9355837B2 (en) | 2014-09-25 | 2016-05-31 | Micron Technology, Inc. | Methods of forming and using materials containing silicon and nitrogen |
US9875888B2 (en) | 2014-10-03 | 2018-01-23 | Applied Materials, Inc. | High temperature silicon oxide atomic layer deposition technology |
US9564312B2 (en) | 2014-11-24 | 2017-02-07 | Lam Research Corporation | Selective inhibition in atomic layer deposition of silicon-containing films |
US9589790B2 (en) | 2014-11-24 | 2017-03-07 | Lam Research Corporation | Method of depositing ammonia free and chlorine free conformal silicon nitride film |
US9449971B2 (en) | 2014-12-01 | 2016-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming FinFETs |
EP3035379B1 (en) | 2014-12-15 | 2020-07-01 | IMEC vzw | Method for blocking a trench portion |
US9673059B2 (en) | 2015-02-02 | 2017-06-06 | Tokyo Electron Limited | Method for increasing pattern density in self-aligned patterning integration schemes |
US9443731B1 (en) | 2015-02-20 | 2016-09-13 | Tokyo Electron Limited | Material processing to achieve sub-10nm patterning |
US9530646B2 (en) | 2015-02-24 | 2016-12-27 | United Microelectronics Corp. | Method of forming a semiconductor structure |
US9472506B2 (en) | 2015-02-25 | 2016-10-18 | International Business Machines Corporation | Registration mark formation during sidewall image transfer process |
US9748093B2 (en) | 2015-03-18 | 2017-08-29 | Applied Materials, Inc. | Pulsed nitride encapsulation |
US9502238B2 (en) | 2015-04-03 | 2016-11-22 | Lam Research Corporation | Deposition of conformal films by atomic layer deposition and atomic layer etch |
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US9748110B2 (en) | 2015-09-03 | 2017-08-29 | Tokyo Electron Limited | Method and system for selective spacer etch for multi-patterning schemes |
US9601693B1 (en) | 2015-09-24 | 2017-03-21 | Lam Research Corporation | Method for encapsulating a chalcogenide material |
WO2017087066A1 (en) * | 2015-11-20 | 2017-05-26 | Tokyo Electron Limited | Methods of forming etch masks for sub-resolution substrate patterning |
US9576817B1 (en) | 2015-12-03 | 2017-02-21 | International Business Machines Corporation | Pattern decomposition for directed self assembly patterns templated by sidewall image transfer |
US9508604B1 (en) | 2016-04-29 | 2016-11-29 | Globalfoundries Inc. | Methods of forming punch through stop regions on FinFET devices on CMOS-based IC products using doped spacers |
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