KR102453443B1 - 하부 기판의 손상 없이 SiN 막의 습식 에칭 레이트를 감소시키는 방법 - Google Patents

하부 기판의 손상 없이 SiN 막의 습식 에칭 레이트를 감소시키는 방법 Download PDF

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Abstract

원자 층 증착을 이용하여 컨포멀하고, 낮은 수소 함량을 갖는 낮은 습식 에칭 레이트 실리콘 질화물 막을 형성하기 위한 방법들 및 장치들이 본 명세서에 기술된다. 방법들은 원자 층 증착에 의해 브롬-함유 실리콘 전구체 및/또는 요오드 함유 실리콘 전구체 및 질소를 이용하여 제 1 온도에서 실리콘 질화물 막을 증착하는 단계 및 약 100 ℃ 미만의 온도에서 플라즈마를 이용하여 실리콘 질화물 막을 처리하는 단계를 수반한다. 방법들 및 장치들은 메모리 애플리케이션들을 위해 칼코게나이드 재료들 위에 캡슐화 층들로서 컨포멀한, 조밀한, 낮은 습식 에칭 레이트 실리콘 질화물 막들을 형성하는데 적합하다.

Description

하부 기판의 손상 없이 SiN 막의 습식 에칭 레이트를 감소시키는 방법
관련 출원에 대한 교차 참조
본 출원은 2016년 11월 11일자로 출원되고 발명의 명칭이 “METHOD FOR REDUCING THE WET ETCH RATE OF A SIN FILM WITHOUT DAMAGING THE UNDERLYING SUBSTRATE”인 미국 특허출원 제 15/349,753 호의 우선권을 주장하며, 그리고 이 미국 특허출원의 전체 내용들은 모든 목적을 위해서 본 명세서에서 참조로서 인용된다.
반도체 디바이스 제작은 실리콘 질화물 막들의 증착을 수반할 수도 있다. 실리콘 질화물 박막들은 독특한 물리적 성질, 화학적 성질 및 기계적 성질을 가지며, 따라서 다양한 용도들에 사용된다. 예를 들어, 실리콘 질화물 막들은 확산 장벽들, 게이트 절연체들, 측벽 스페이서들, 캡슐화 층들, 트렌지스터의 변형된 막들 등에서 사용될 수도 있다. 실리콘 질화물 막들을 증착하는 종래의 방법들은 증착이 수행되는 프로세스 챔버의 컴포넌트들을 손상시킬 수도 있고 또는 기판 재료들을 손상시킬 수도 있다.
기판 프로세싱 방법들이 본 명세서에서 제공된다. 일 양태는 기판 프로세싱 방법을 수반하며, 상기 방법은 (a) 기판을 챔버로 제공하는 단계; (b) (i) 염소-프리 (chlorine-free) 실리콘 전구체로 하여금 상기 기판의 표면 상에 흡착되게 하는 조건들 하에서 상기 기판을 상기 염소-프리 실리콘 전구체에 노출시키고, 이로써 상기 염소-프리 실리콘 전구체의 흡착층을 형성하는, 상기 노출시키는 단계; 및 (ii) 플라즈마-프리 (plasma-free) 열 반응을 이용하여 상기 기판 위에 실리콘 질화물 막을 형성하기 위해 상기 염소-프리 실리콘 전구체의 상기 흡착층을 질소 함유 반응 물질에 노출시키는 단계에 의해 제 1 온도에서 상기 기판 위에 컨포멀한 (conformal) 실리콘 질화물 막을 증착하는 단계; 및 (c) 처리된 실리콘 질화물 막을 형성하기 위해 상기 실리콘 질화물 막을 프로세스 가스에 노출시키고, 100 ℃ 미만의 제 2 온도에서 플라즈마를 점화함으로써 상기 실리콘 질화물 막을 처리하는 단계를 포함한다.
다양한 실시예들에서, 상기 제 1 온도는 100 ℃와 250 ℃ 사이다. 다양한 실시예들에서, 상기 제 2 온도는 25 ℃와 100 ℃ 사이다. 일부 실시예들에서, 상기 제 2 온도는 50 ℃와 100 ℃ 사이다.
다양한 실시예들에서, 100 : 1 불화수소 산에서 상기 처리된 실리콘 질화물 막의 습식 에칭 레이트 (wet etch rate) 는 약 30 Å/분 미만이다.
일부 실시예들에서, 상기 실리콘 질화물 막을 처리하는 단계는 100 : 1 불화수소 산에서 상기 실리콘 질화물 막의 습식 에칭 레이트를 적어도 90 % 감소시킨다.
다양한 실시예들에서, 프로세스 가스는 질소 및/또는 헬륨이다.
이 방법은 상기 컨포멀한 실리콘 질화물 막을 증착하기 위해 증착 사이클들 내에서 상기 단계 (i) 및 상기 단계 (ii) 를 반복하는 단계를 더 포함할 수 있다. 다양한 실시예들에서, 상기 단계 (c) 는 매 증착 사이클 후에 수행된다. 일부 실시예들에서, 상기 단계 (c) 는 상기 단계 (b) 의 상기 단계 (i) 및 상기 단계 (ii) 를 반복하는 매 n 증착 사이클들마다 수행되고, 상기 n은 2보다 큰 정수다.
다양한 실시예들에서, 상기 처리된 실리콘 질화물 막은 원자 함량에 있어 5 % 미만의 수소를 가진다. 다양한 실시예들에서, 상기 컨포멀한 실리콘 질화물 막은 약 50 Å 미만의 두께로 증착된다.
실리콘 질화물 막은 게르마늄, 안티몬 (antimony) 및 텔루륨 (tellurium) 을 포함하는 메모리 스택 위에 증착될 수도 있다. 일부 실시예들에서, 상기 실리콘 질화물 막은 칼코게나이드 재료 (chalcogenide material) 의 하나 이상의 노출된 층들 위에 증착된다.
다양한 실시예들에서, 상기 처리된 실리콘 질화물 막은 적어도 약 2.4 g/cc의 밀도를 가진다. 일부 실시예들에서, 상기 실리콘 질화물 막을 처리하는 단계는, FTIR에 의해 측정될 때 상기 실리콘 질화물 막의 N-H 함량을 감소시킨다.
일부 실시예들에서, 상기 실리콘 질화물 막은 약 1 초 내지 약 10 초의 지속 기간 동안 상기 플라즈마에 노출된다. 다양한 실시예들에서, 상기 염소-프리 실리콘 전구체는 요오드-함유 실리콘 전구체들, 브롬-함유 실리콘 전구체들 및 요오드-및-브롬-함유 실리콘 전구체들 중 하나 이상일 수도 있다.
다양한 실시예들에서, 상기 염소-프리 실리콘 전구체는 SixBryIz (x=1, y는 1 내지 4의 정수, y+z=4) 의 화학식을 가지는 하나 이상의 화합물들; 및 SixBryIz (x=2, y는 1 내지 6의 정수, y+z=6) 의 화학식을 가지는 하나 이상의 화합물들이다.
염소-프리 실리콘 전구체는 테트라브로모실란 (SiBr4), SiBr3I, SiBr2I2, SiBrI3, 헥사브로모디실란 (Si2Br6), Si2Br5I, Si2Br4I2, Si2Br3I3, Si2Br2I4, Si2BrI5 및 이들의 조합들 중 어느 하나일 수도 있다.
또 다른 양태는 기판 프로세싱 방법을 수반하며, 이 방법은 (a) 기판을 챔버로 제공하는 단계; (b) 플라즈마-프리 열 반응을 이용하여 상기 기판 위에 실리콘 질화물 막을 형성하기 위해 질소-함유 반응 물질 및 염소-프리 실리콘 전구체의 교번하는 펄스들 (alternating pulses) 에 상기 기판을 노출시킴으로써 제 1 온도에서 상기 기판 위에 컨포멀한 실리콘 질화물 막을 증착하는 단계; 및 (c) 처리된 실리콘 질화물 막을 형성하기 위해 상기 실리콘 질화물 막을 프로세스 가스에 노출시키고, 100 ℃ 미만의 제 2 온도에서 플라즈마를 점화함으로써 상기 실리콘 질화물 막을 처리하는 단계를 포함한다.
또 다른 일 양태는 기판 패터닝 장치를 포함하며, 이 장치는 하나 이상의 프로세스 챔버들; 상기 하나 이상의 프로세스 챔버들 및 연관된 플로우 제어 하드웨어로의 하나 이상의 가스 유입구들; LFRF (Low Frequency Radio Frequency) 생성기; HFRF (High Frequency Radio Frequency) 생성기; 및 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하며, 상기 적어도 하나의 프로세서 및 상기 메모리는 서로 통신 가능하게 연결되고, 상기 적어도 하나의 프로세서는 상기 플로우-제어 하드웨어, 상기 LFRF 생성기 및 상기 HFRF 생성기와 적어도 동작 가능하게 연결되고, 그리고 상기 메모리는, 염소-프리 실리콘 전구체로 하여금 기판의 표면 상에 흡착되게 하는 조건들 하에서 상기 염소-프리 실리콘 전구체를 도입하게 하는 단계로서, 이로써 상기 염소-프리 실리콘 전구체의 흡착층을 형성하게 하는, 상기 도입하게 하는 단계; 및 플라즈마-프리 열 반응을 이용하여 상기 기판 위에 실리콘 질화물 막을 형성하기 위해 질소-함유 반응 물질의 도입을 야기하는 단계에 의해 제1 온도에서 상기 기판 위에 컨포멀한 실리콘 질화물 막의 증착을 야기하게, 적어도 상기 플로우-제어 하드웨어, 상기 HFRF 생성기 및 상기 LFRF 생성기를 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들; 및 처리된 실리콘 질화물 막을 형성하기 위해 실리콘 질화물 막을 프로세스 가스에 노출시키고, 100 ℃ 미만의 제 2 온도에서 플라즈마를 점화함으로써 상기 실리콘 질화물 막을 처리하게, 적어도 상기 플로우-제어 하드웨어, 상기 HFRF 생성기 및 상기 LFRF 생성기를 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들을 저장한다.
이하, 이들 및 다른 양태들은 도면들을 참조하여 더 기술된다.
도 1은 예시적인 기판의 개략도이다.
도 2는 개시되는 실시예들에 따른 방법을 위한 동작들을 도시하는 프로세스 흐름도이다.
도 3은 특정한 개시되는 실시예들에 따른 방법에서 사이클들의 일예를 도시하는 타이밍 순서도이다.
도 4는 개시되는 실시예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도이다.
도 5는 개시되는 실시예들을 수행하기 위한 예시적인 프로세스 툴의 개략도이다.
도 6은 특정한 개시되는 실시예들을 이용하여 증착된 실리콘 질화물 막에 대한 실험 결과들의 푸리에 트랜스폼 적외선 분광 스펙트럼을 도시하는 플롯 (plot) 이다.
다음의 기술에서, 제공된 실시예들의 완전한 이해를 제공하기 위해서 복수의 특정 세부 사항들이 제시된다. 개시된 실시예들은 이러한 특정 세부 사항들 전부 또는 일부 없이도 실시될 수도 있다. 다른 예들에서, 잘 알려진 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 하기 위해서 세부적으로는 기술되지 않았다. 개시된 실시예들이 특정 실시예들과 관련하여 기술될 것이지만, 이러한 실시예들은 개시된 실시예들을 한정하도록 의도되지 않았다고 이해되어야 할 것이다.
반도체 제작 공정은 실리콘 질화물 재료의 증착을 종종 수반한다. 일예에서, 실리콘 질화물은 확산 장벽들, 게이트 절연체들, 측벽 스페이서들 및 캡슐화 층들로서 반도체 디바이스 제작에 사용될 수도 있다. 컨포멀한 실리콘 질화물 층들은 또한 다른 용도에 사용될 수도 있다. 예를 들어, 실리콘 질화물은 메모리 구조물들의 제작 동안에 사용될 수도 있다. 실리콘 질화물은 메모리 디바이스들 위에 캡슐화 층으로서 사용된다. 종래의 메모리 구조물들은 비트 저장을 위해 사용된 금속 산화물 재료들을 포함한다. 그러나, 더 작은 디바이스의 크기들을 수용하고, 효율성을 향상시키기 위해 향상된 메모리 구조들이 개발됨에 따라 새로운 문제들이 발생한다. 비트 저장을 위해 자기 저항 랜덤 액세스 메모리 및 PCRAM (phase change random-access memor) 과 같은 향상된 메모리 아키텍쳐들은 (금속 산화물들이 아닌) 새로운 재료들에 의존한다. PCRAM의 경우 예를 들어, 금속 칼코게나이드 (chalcogenide) 의 상이 비트 상태를 결정한다. 일부 예시적인 칼코게나이드는 S (sulfur), SE (selenium) 및 TE (tellurium) 을 포함한다. 이 새로운 재료들은 공기 및 습도에 민감하여 캡슐화 층들을 요구할 수도 있다. Ge (germanium), Sb (antimony) 등과 같은 금속 이온과 적절하게 결합될 때, 이 칼코게나이드들은 상 변화 층을 형성한다. 상 변화 층의 일 예는 게르마늄, 안티몬 및 텔루륨을 포함한다 (그리고 이는 본 명세서에서 사용될 때 “GST 층”로 지칭될 수도 있다). 손상된 경우, 상 변화 층은 또한 빛에 민감할 수도 있다. 상 변화 층의 손상을 막기 위해서, 컨포멀한 실리콘 질화물 메모리 캡슐화 층이 상 변화 층 위에 증착된다. 실리콘 질화물 캡슐화 층은 컨포멀한 증착, 낮은 습식 에칭 레이트 및 적거나 없는 수분 함량의 다양한 특성을 갖는 것이 바람직하다. 하부 재료의 손상을 감소시키기 위해 메모리 디바이스 위에 증착 및 처리 작업들은 저온에서 수행된다.
그러나, 자성 디바이스들을 위한 캡슐화 층들로서 이러한 실리콘 질화물 층들을 증착하기 위한 많은 종래의 증착 방법들은 PECVD (plasma enhanced chemical vapor deposition) 에서 컨포멀하지 않은 막들을 증착하거나, 염소-함유 플라즈마 또는 수소-함유 플라즈마들과 같은 칼코게나이드 재료를 에칭하는 화학 물질들을 사용한다. 예를 들어, 금속은 아래와 같이 부식을 겪을 수도 있다.
Figure 112019059540726-pct00001
수학식 1
또 다른 예에서, 금속은 산화 또는 질화를 겪을 수 있다. 산화 반응의 일 예는 아래와 같을 수도 있다.
Figure 112019059540726-pct00002
수학식 2
염소-함유 실리콘 전구체의 이용은 또한 종종 약 500 ℃ 보다 고온과 같은 초 고온들에서 증착을 수반한다. 하부 층들이 열로부터 손상을 받을 수도 있기 때문에, 이와 같은 고온들에서의 증착 프로세스들은 보통 메모리 디바이스에는 적합하지 않다. 예를 들어, 열에 의한 GST 층의 손상을 피하기 위해 GST 층 위에 막들을 증착하기 위해 가장 고온은 250 ℃이다. 따라서, 실리콘 질화물의 형성을 위한 반응에 대한 촉매 작용을 위해 염소-함유 전구체들을 이용하는 증착은 관습적으로 플라즈마를 점화하는 것을 수반하였다. 예를 들어, 일부 종래의 증착은 디클로로 실란 (dichlorosilane) (또는 또 다른 염소-함유 전구체) 및 NH3 (ammonia) 의 교번하는 도즈 (alternating doses) 를 수반하나, 이들 동작들 모두 칼코게나이드 재료를 에칭할 수 있는 종들 (species) 을 생성하는 경향이 있다. 플라즈마 향상된 원자 층 증착에 의해 실리콘 질화물을 형성하기 위해 디클로로실란 층의 흡착 후 플라즈마 점화는 수소 라디칼들 및 NH2 라디칼들뿐만 아니라 염화수소의 형성을 발생시키고, 이는 나중에 챔버의 금속 칼코게나이드들 및 금속 컴포넌트들을 공격할 수 있다. 일 예가 도 1에 제공된다.
도 1은 산화 층 (101) 을 포함하는 기판 (100) 을 도시한다. 기판 (100) 은 또한 텅스텐 층 (103), 탄소 층 (105), 칼코게나이드 층 (107), 제 2 탄소 층 (115), 제 2 칼코게나이드 층 (117), 제 3 탄소 층 (125) 및 질화물 층 (109) 을 포함한다.
도 1에 도시된 바와 같이, 염소-함유 실리콘 전구체가 기판 위에 캡슐화 층을 증착하는데 사용된다면, 염소가 알루미늄, 게르마늄, 안티몬, 또는 철 또는 구리를 포함하는 다른 챔버 재료 금속들과 반응할 수도 있도록 플라즈마가 제 2 반응 물질로 점화될 때 생성되는 염소의 라디칼들 및/또는 수소의 라디칼들은 염화수소를 형성하도록 반응할 수도 있다. 이들 재료들 (예를 들어, AlCl3, GeCl4 또는 SbCl3) 은 휘발성 금속 염들을 생성하는 증발 층을 생성할 수도 있다. 이들 재료들은 낮은 끓는 점, 예를 들어, AlCl3의 끓는 점은 120 ℃, GeCl4 의 끓는 점은 87 ℃, 그리고 SbCl3 의 끓는 점은 200 ℃이다. 이들 휘발성 금속 염들은 이로써 기판의 다른 층들에 재증착될 수도 있고, 결함들 및 성능 문제들을 야기한다. 따라서, 염소 전구체들은 휘발성 금속 염화물들 (Al, Fe, 및 Cu) 을 생성하는 챔버 에칭 때문에 막들 내 금속 오염의 일반적인 문제들을 겪는다.
유사하게, 암모니아와 같은 질소-함유 반응 물질로부터 생성된 플라즈마는 자유 수소 이온들, 라디칼들 및 칼코게나이드를 또한 에칭할 수도 있는 다른 플라즈마 종들을 형성할 수도 있다. 예를 들어, H2Te 및 H2Se를 각각 형성하도록 수소 플라즈마는 텔루륨 또는 셀레늄과 반응할 수도 있고, 이로써 스택으로부터 재료를 제거하고 성능 문제들 및 결함들을 발생시킨다. 이들 재료들은 낮은 끓는 점, 예를 들어, H2Te은 -2 ℃의 끓는 점, 그리고 H2Se는 -41 ℃의 끓는 점을 가진다. 수소 플라즈마에 대한 노출로부터 이러한 물질의 생성은 이로써 스택을 에칭할 수도 있다. 따라서, 종래의 염소-프리 프로세스들 및 수소-프리 프로세스들 (예를 들어, N2를 사용하는) 은 컨포멀한 막을 생성하지 못하고, 장벽들로서 효과적이지 못하다.
염소-프리 실리콘 전구체는 메모리 디바이스들에 대해 열 ALD (atomic layer deposition) 프로세스를 사용하는 컨포멀한 실리콘 질화물 막의 증착을 위해 이용될 수도 있다. ALD에 의한 실리콘 질화물 증착에서 이러한 전구체를 사용하는 것에 관한 논의는 2015년 11월 6일자로 출원되고 발명의 명칭이 "METHOD FOR ENCAPSULATING A CHALCOGENIDE MATERIAL"인 미국 특허출원 제 14/935,317 호 및 2016년 9월 21일자로 출원되고 발명의 명칭이 "BROMINE CONTAINING SILICON PRECURSORS FOR ENCAPSULATION LAYERS"인 미국 특허출원 제 15/272,222 호에서 더 기술되고, 그리고 이 미국 특허출원의 전체 내용들은 본 명세서에서 참조로서 인용된다.
이들 전구체들은 하부 기판의 손상 없이 실리콘 질화물을 증착하는데 사용되지만, 발생되는 실리콘 질화물 막은 여전히 후속 프로세싱에 영향을 미치는 높은 습식 에칭 레이트를 가진다. 기판이 후속 프로세싱에서 다양한 화학 물질에 노출될 때 하부 디바이스를 충분히 캡슐화하기 위한 낮은 습식 에칭 레이트 실리콘 물질을 가지는 것이 바람직하다. 예를 들어, 막은 화학적 기계적 평탄화를 수행하기 위한 화학 물질에 노출될 수 있다. 그러나, 실리콘 질화물 막의 습식 에칭 레이트를 낮추기 위한 기법들은 부족하다. 예를 들어, 하나의 기법은 플라즈마 처리 및 증착이 약 250 ℃의 동일한 온도에서 수행되도록 실리콘 질화물의 증착 후에 습식 에칭 레이트를 감소시키도록 질소를 사용하여 실리콘 질화물을 플라즈마-처리하는 것이다. 온도는 막 내 수소 함량을 감소시키기 위해 기판이 허용할 수 있는 최고 온도 (예를 들어, 250 ℃) 로 최대화된다. 그러나, 질소 플라즈마가 표면 위에 GeN (germanium nitride) 을 형성하기 위해 게르마늄과 반응하기 때문에 이러한 처리는 PCRAM 디바이스 상에 있을 수도 있는 GST 층과 같은 하부 재료를 손상시킨다. 게르마늄 질화물 형성은 재료 위에 크러스트 (crust) 를 발생시키고, 이로써 디바이스 성능에 영향을 미친다.
형성된 실리콘 질화물 막이 하부 기판의 손상 없이 습식 에칭 레이트를 감소시키도록 메모리 디바이스 위에 컨포멀한 실리콘 질화물을 형성하기 위한 방법들 및 장치들이 본 명세서에 제공된다. 방법들은 특히 PCRAM 디바이스, 특히 상 변화 층이 GST 층인 디바이스들의 캡슐화에 적용 가능하다. 방법들은 염소-프리 실리콘 전구체를 사용하여 실리콘 질화물 층을 형성하는 단계 및 약 100 ℃ 미만과 같은 저온들에서 수소-프리 플라즈마를 사용하여 실리콘 질화물 막을 처리하는 단계를 포함한다. 저온들에서 습식 에칭 레이트가 상승하는 것이 보통 예상되기 때문에 (따라서, 최대 온도에서 증착 및 임의의 처리를 수행하는 종래 기술들이 손상 없이 하부 기판에 의해 허용됨), 습식 에칭 레이트 감소에서의 개선은 놀랍고 반-직관적이다. 대신 개시된 실시예들은 습식 에칭 레이트 성능을 향상시키기 위해 저온들을 이용하는 것을 수반한다.
도 2는 특정한 개시된 실시예들에 따라 수행되는 동작들의 프로세스 흐름도를 제공한다. 동작 (201) 에서, 기판은 프로세스 챔버로 제공된다. 기판은 그 위에 증착되는 유전체, 전도성 재료 또는 비-전도성 재료와 같은 재료의 하나 이상의 층들을 가지는 웨이퍼들을 포함하는 실리콘 웨이퍼 예를 들어, 200-mm 웨이퍼, 300-mm 웨이퍼, 450-mm 웨이퍼일 수도 있다. 하부-층들의 비-제한적인 예들은 유전체 층들 및 도전 층들, 예를 들어, 실리콘 산화물들, 실리콘 질화물들, 실리콘 카바이드들, 금속 산화물들, 금속 질화물들, 금속 카바이드들 및 금속 층들을 포함한다. 일부 실시예들에서, 기판은 도 1에서 도시된 것과 같은 스택을 포함한다. 일부 실시예에서, 기판은 스택들 각각이 도 1에서 도시된 층들과 같은 층들을 포함하는, 2 이상의 스택들을 포함한다. 스택들 사이의 종횡비가 약 3 : 1 내지 약 10 : 1, 예컨대 약 5 : 1일 수도 있도록 스택들 사이의 공간은 좁을 수 있다.
도 2의 동작들 (203 내지 213) 동안, 불활성 가스가 흐를 수도 있다. 다양한 실시예들에서, 불활성 가스는 캐리어 가스로서 이용된다. 예시적인 캐리어 가스들은 아르곤, 헬륨 및 네온을 포함한다. 일부 실시예들에서, 수소-함유 캐리어 가스가 이용될 수도 있다. 일부 실시예들에서, 캐리어 가스는 일부 동작들에서 퍼지 가스 (purge gas) 로서 이용된다. 일부 실시예들에서, 캐리어 가스는 전환된다. 불활성 가스는 프로세스 챔버의 압력 제어 및/또는 온도 제어, 액체 반응 물질의 증발, 반응 물질의 보다 신속한 전달을 보조하도록, 그리고/또는 프로세스 챔버 및/또는 프로세서 챔버 배관으로부터 프로세스 가스들의 제거를 위한 스윕 가스 (sweep gas) 로서 제공될 수도 있다. 다양한 개시된 실시예들은 약 0.1 Torr과 약 20 Torr 사이의 압력에서 수행될 수도 있다. 동작들 (203 내지 213) 은 약 300 ℃ 미만, 약 50 ℃와 약 300 ℃ 사이와 같은, 예를 들어 약 250 ℃의 기판 온도에서 수행될 수도 있다. 이러한 실시예들에서, 페데스탈은 기판 온도를 제어하기 위해 약 300 ℃ 미만의 온도로 설정될 수도 있다. 예를 들어, MRAM 및 PCRAM 애플리케이션들의 경우, 기판 상의 재료들은 고온들에 민감할 수도 있다. 일부 실시예들에서, 실리콘 질화물은 약 200 ℃와 약 275 ℃ 사이의 온도에서 증착된다.
동작 (203) 에서, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체가 기판 표면 상에 흡착되도록 기판은 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체에 노출된다. 다양한 실시예들에서 요오드-함유 실리콘 전구체들 및/또는 브롬-함유 실리콘 전구체들은 브롬 원자들 및/또는 요오드 원자들로 완전히 치환될 수 있다. 즉, 요오드-함유 실리콘 전구체들 및/또는 브롬-함유 실리콘 전구체들은 수소 원자를 갖지 않을 수도 있다. 개시된 실시예들은 ALD에 의한 실리콘 질화물의 증착을 위해 통상적으로 사용되지 않는 전구체들을 수반한다. 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체를 사용하는 것은 염소-프리 증착을 허용한다. 요오드-함유 실리콘 전구체를 사용하는 것은 염소-프리 증착을 허용한다. 예시적인 요오드-함유 실리콘 전구체들은 DIS (diiodosilane), 테트라요오드실란 (tetraiodosilane), 헥사요오드실란 (hexaiododisilane) 및 다른 것들을 포함한다. 다양한 실시예들에서, 브롬-함유 실리콘 전구체는 완전히 할로겐화된다. 브롬-함유 실리콘 전구체들은 SixBryIz (x=1 이면, y는 1 내지 4의 정수, y+z=4) 의 화학식 또는 SixBryIz (x=2 이면, y는 1 내지 6의 정수, y+z=6) 의 화학식을 가질 수도 있다. 예시적인 브롬-함유 실리콘 전구체들은 테트라브로모실란 (SiBr4), SiBr3I, SiBr2I2, SiBrI3, 헥사브로모디실란 (Si2Br6), Si2Br5I, Si2Br4I2, Si2Br3I3, Si2Br2I4, Si2BrI5 및 이들의 조합들을 포함한다.
동작 (203) 은 ALD 사이클의 일부일 수도 있다. 전술한 바와 같이, 일반적으로 ALD 사이클은 표면 증착 반응을 한번 수행하기 위해 사용되는 동작들의 최소 세트이다. 일부 실시예들에서, 한 사이클의 결과는 기판 표면 상에 적어도 부분적인 실리콘 질화물 막 층의 생성이다. 사이클은 반응 물질 또는 부산물 중 하나를 스위핑, 및/또는 증착된 부분적인 막의 처리와 같은 특정한 부수적인 동작들을 포함할 수 있다. 일반적으로, 한 사이클은 동작들의 고유한 시퀀스의 일 예를 포함한다. 전술한 바와 같이, 일반적으로 한 사이클은 표면 증착 반응을 한번 수행하기 위해 사용되는 동작들의 최소 세트이다. 한 사이클의 결과는 기판 표면 상에 적어도 부분적인 막 층 예를 들어, 부분적인 실리콘 질화물 막 층의 생성이다.
동작 (203) 동안, 흡착층을 형성하기 위해 실리콘-함유 전구체가 기판 표면 상에 흡착되도록 기판은 실리콘-함유 전구체에 노출된다. 일부 실시예들에서, 활성 사이트들이 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체에 의해 점유되면, 추가적인 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체가 기판 표면 상에 거의 흡착되지 않거나 흡착되지 않도록 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체는 자기-제한 방식으로 기판 표면 상에 흡착된다. 예를 들어, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체는 약 60 %의 기판 표면 상에 흡착될 수 있다. 다양한 실시예들에서, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체가 챔버로 흐르면, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체는 기판의 표면 상의 활성 사이트 상에 흡착하여 표면 상에 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체의 박층을 형성한다. 다양한 실시예들에서, 이 층은 단층보다 작을 수도 있고, 약 0.2 Å와 약 0.4 Å 사이의 두께를 가질 수도 있다. 본 명세서에 제공되는 방법들은 약 300 ℃ 미만, 예컨대 약 250 ℃의 온도에서 수행될 수 있다. 일부 실시예에들에서, 개시되는 실시예들은 약 50 ℃와 약 300 ℃ 사이, 예컨대 약 200 ℃와 약 275 ℃ 사이의 온도에서 수행된다. 일부 실시예들에서, 실리콘 질화물은 약 50 ℃와 약 300 ℃ 사이의 온도에서 증착된다. 일부 실시예들에서, 실리콘 질화물은 약 200 ℃와 약 275 ℃ 사이의 온도에서 증착된다.
동작 (205) 에서, 기판의 표면 상에 흡착되지 않은 가스 상 (gas phase) 의 초과 요오드-함유 실리콘 전구체를 제거하기 위해 프로세스 챔버는 선택 가능하게 퍼지 (purge) 된다. 챔버를 퍼지하는 것은 다른 동작들에서 사용되는 캐리어 가스 또는 다른 가스일 수도 있는, 퍼지 가스 또는 스윕 가스를 흘리는 것을 수반할 수도 있다. 일부 실시예에서, 퍼지하는 것은 챔버를 배기하는 것을 포함할 수도 있다. 예시적인 퍼지 가스들은 아르곤, 질소, 수소 및 헬륨을 포함한다. 일부 실시예에서, 동작 (205) 은 프로세스 챔버를 배기하기 위해 하나 이상의 배기 서브 단계들 (evacuation subphases) 을 포함할 수도 있다. 대안적으로, 동작 (205) 은 일부 실시예들에서 생략될 수도 있다는 것이 이해될 수 있다. 동작 (205) 은 약 0 초들과 약 60 초들 사이 예를 들어 약 0.01 초들과 같은 임의의 적합한 지속 기간을 가질 수도 있다. 일부 실시예에서, 하나 이상의 퍼지 가스들의 플로우 레이트를 증가시키는 것은 동작 (205) 의 지속 기간을 감소시킬 수 있다. 예를 들어, 퍼지 가스 플로우 레이트는 동작 (205) 의 지속 기간을 수정하기 위해 프로세스 챔버 및/또는 프로세스 챔버 배관의 다양한 반응 물질 열역학 특성들 및/또는 기하학적 특성들에 따라 조정될 수도 있다. 비-제한적 예에서, 퍼지 단계 (purge phase) 의 지속 기간은 퍼지 가스 플로우 레이트를 변경함으로써 조정될 수도 있다. 이는 증착 사이클 시간을 감소시킬 수도 있고, 이는 기판 처리량을 향상시킬 수도 있다. 퍼지 이후에, 요오드-함유 실리콘 전구체들 및/또는 브롬-함유 실리콘 전구체들은 기판 표면 상에 흡착된 채로 남는다.
동작 (211) 에서, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체의 흡착층과 반응하기 위해 기판은 제 2 반응 물질에 노출된다. 용어 “제 2 반응 물질”은 플라즈마가 ALD 사이클에서 점화될 때 챔버로 도입되는 하나 이상의 가스들을 기술하는 것으로 사용될 수도 있다는 것을 주의한다. 다양한 실시예들에서, 제 2 반응 물질은 질소-함유 반응 물질이다. 일부 실시예들에서, 동작 (203) 은 동작 (211) 의 수행 전에 수행될 수도 있다. 일부 실시예들에서, 동작 (211) 은 동작 (203) 의 수행 전에 수행될 수도 있다. 일부 실시예들에서, 동작 (211) 은 임의의 실리콘 질화물의 증착 전에 수행될 수도 있다.
일부 실시예들에서, 반응은 열적 (thermal) 일 수 있다. NH3 (ammonia) 또는 히드라진 (hydrazines) (예를 들어, H4N2) 을 이용하는 열적 ALD를 수반하는 방법들은 증착 동안 수소 라디칼들의 존재를 감소시키고 오염을 감소시키고, 이로써 챔버에서의 칼코게나이드 및/또는 금속들의 에칭 및/또는 기판 상의 칼코게나이드 및/또는 금속의 에칭을 감소시킨다. 열적 처리를 위해, 증착은 적어도 약 250 ℃, 예컨대 약 300 ℃의 온도에서 수행될 수 있다. 일부 실시예들에서, 개시된 실시예들은 약 50 ℃와 약 300 ℃ 사이, 예컨대 약 200 ℃와 약 275 ℃ 사이의 온도에서 수행된다. 일부 실시예들에서, 실리콘 질화물은 약 50 ℃와 약 300 ℃ 사이의 온도에서 증착된다. 일부 실시예들에서, 실리콘 질화물은 약 200 ℃와 약 275 ℃ 사이의 온도에서 증착된다.
일부 실시예들에서, 플라즈마는 동작 (211) 에서 선택 가능하게 점화될 수도 있다. 플라즈마 에너지는 질소-함유 가스와 같은 제 2 반응 물질을 제 1 전구체의 흡착층과 반응하는 이온들, 라디칼들 및 다른 활성화된 종들로 활성화시키기 위해 제공될 수도 있다. 플라즈마를 수반하는 개시된 실시예들에서, 플라즈마는 약 1 % 미만의 수소 라디칼들을 포함할 수도 있고, 이로써 증착 동안 칼코게나이드 또는 금속 재료의 에칭을 감소시킨다. 다양한 실시예들에서, 챔버에서 기판 표면 바로 위에 플라즈마가 형성되도록 플라즈마는 인-시츄 (in-situ) 플라즈마이다. 인-시츄 플라즈마는 약 0.2122 W/cm2 와 약 2.122 W/cm2 사이의 기판 면적 당 전력에서 점화될 수 있다. 예를 들어, 전력은 4개의 300 mm 웨이퍼들을 프로세싱하는 챔버를 위해 약 150 W에서 약 6000 W까지 또는 약 600 W에서 약 6000W까지 또는 약 800 W에서 약 4000W까지의 범위일 수도 있다. 예를 들어, ALD 프로세스들을 위한 플라즈마들은 두 개의 용량적으로 커플링된 플레이트들 (capacitively coupled plates) 을 사용하여 RF (radio frequency) 필드 (field) 를 가스에 인가 (applying) 함으로써 생성될 수도 있다. RF 필드에 의한 플레이트들 사이의 가스의 이온화는 플라즈마를 점화하여 플라즈마 방전 영역에서 자유 전자들을 생성한다. 이들 전자들은 RF 필드에 의해 가속화되고, 가스 상 반응 물질 분자들 (gas phase reactant molecules) 과 충돌할 수도 있다. 이들 전자들과 반응 물질 분자들의 충돌은 증착 프로세스에 참여하는 라디칼 종들을 형성할 수도 있다. RF 필드는 임의의 적합한 전극들을 통하여 커플링될 수도 있다는 것이 이해될 수 있다. 다양한 실시예들에서, 적어도 약 13.56 ㎒ 또는 적어도 약 27 ㎒ 또는 적어도 약 40 ㎒ 또는 적어도 약 60 ㎒의 주파수를 갖는 고 주파수 플라즈마가 사용된다. 일부 실시예들에서, 마이크로파-기반 플라즈마 (microwave-based plasma) 가 사용될 수도 있다. 전극들의 비-제한적인 예들은 프로세스 가스 분배 샤워헤드들 (process gas distribution showerheads) 및 기판 지지 페데스탈들 (substrate support pedestals) 을 포함한다. ALD 프로세스들을 위한 플라즈마들은 가스에 대한 RF 필드의 용량적인 커플링보다는 하나 이상의 적합한 방법들에 의해 형성될 수도 있다는 것이 이해될 것이다. 일부 실시예들에서, 제 2 반응 물질이 챔버의 업스트림의 리모트 플라즈마 생성기 (remote plasma generator) 에서 점화되도록 플라즈마는 리모트 플라즈마이고, 이어서 기판이 하우징되는 챔버로 전달된다.
플라즈마가 사용되는 경우, 요오드-함유 실리콘 전구체의 도즈 (dose) 에 이어 N2 (nitrogen) 플라즈마 또는 H2 (hydrogen) 플라즈마의 도즈가 이어질 수도 있다. 챔버 컴포넌트들의 금속들 또는 기판 상에 칼코게나이드들과 반응하여 생성될 수도 있는, 대응하는 요오드-함유 금속 염들 및/또는 브롬-함유 금속 염들은 웨이퍼 오염을 발생시키도록 충분히 휘발성이 아닐 수 있다. 예를 들어, 알루미늄, 게르마늄 또는 안티몬을 포함하는 요오드-함유 염들은 대응하는 염소-함유 염들보다 높은 끓는 점들을 가진다. 따라서, 요오드-함유 염들은 증발층이 아닌 패시베이션 층 (passivation layer) 을 형성할 수도 있고, 염들은 기판 상의 재료들 상에 재증착할 가능성이 보다 적다. 일부 케이스들에서, 챔버가 에칭되어 손상되도록 알루미늄은 염소와 반응할 수 있고, 알루미늄은 또한 웨이퍼 상에서 분해될 수도 있다.
도 2를 다시 참조하면, 동작 (213) 에서, 에칭된 종들 및 임의의 남은 부산물들을 제거하기 위해 챔버는 선택 가능하게 퍼지된다. 동작 (213) 은 동작 (205) 에 관해 상기 기술된 조건들의 임의의 것을 이용하여 퍼지될 수 있다.
동작 (213) 의 수행 후, 원하는 막의 두께가 증착되었는지 여부가 판단된다. 그렇지 않다면, 동작 (203 내지 213) 은 원하는 막의 두께가 증착되도록 충분한 사이클들로 반복된다. 증착 사이클들의 임의의 적합한 수는 실리콘 질화물의 원하는 막 두께를 증착하기 위해 ALD 프로세스에서 포함될 수도 있다. 예를 들어, 약 50 증착 사이클들이 개시된 실시예들을 사용하여 기판 상에 막을 증착하기 위해 수행될 수 있다. 일부 실시예들에서, 증착된 실리콘 질화물 막의 두께는 메모리 디바이스의 제작을 위해 막들의 스택 위의 측벽에서 약 30 Å 보다 클 수도 있다.
동작 (299) 에서, 기판은 약 100 ℃ 미만의 기판 온도에서 플라즈마 처리에 노출된다. 프로세스 가스가 흐르고, 플라즈마가 점화된다. 프로세스 가스는 질소 및/또는 헬륨일 수도 있다. 다양한 실시예들에서, 동작 (299) 은 기판을 홀딩하는 페데스탈이 설정되는 온도를 조정함으로써 기판 온도를 변화시키는 것을 수반한다. 일부 실시예들에서, 플라즈마 처리는 약 25 ℃와 약 100 ℃ 사이 또는 약 50 ℃와 약 100 ℃ 사이의 기판 온도에서 수행된다. 기판은 매 n 사이클들의 동작들 (203 내지 213) 의 수행 후 처리 플라즈마에 노출되며, n은 1 이상의 임의의 정수이다. 일부 실시예들에서, 처리는 형성된 실리콘 질화물 막에 대해 동작들 (203 내지 213) 의 모든 사이클들 후에 수행된다.
증착된 실리콘 질화물 막을 약 250 ℃와 같은 보다 고온에서 질소 플라즈마 및/또는 헬륨 플라즈마로 처리하는 것은 디바이스 성능에 영향을 미치는 게르마늄 질화물 크러스트의 형성 및 GST 층과 같은 하층들의 질화를 발생시킨다. 증착 및 처리 온도들은 실리콘 질화물 막의 수소 함량을 최소화하고 습식 에칭 레이트를 감소시키기 위해 일반적으로 가능한 높게 선택되지만, 특정한 개시된 실시예들과 관련하여 본 명세서에 기술된 바와 같이 약 100 ℃ 미만의 저온에서 수행되는 처리는 놀라울 정도로 낮은 습식 에칭 레이트 실리콘 질화물 막들을 양산한다. 본 명세서에 기술된 바와 같이 보다 저온들에서 처리들은 습식 에칭 레이트에 실질적으로 영향을 미칠 것으로 예상되지 않는다. 그러나, 처리가 100 ℃ 미만의 온도에서 수행될 때 처리된 실리콘 질화물 막의 습식 에칭 레이트는 놀라울 정도로 실질적으로 감소된다. 실리콘 질화물 막들을 처리하는 것은 습식 에칭 레이트를 적어도 90 %까지 감소시킨다. 개시되는 실시예들은 100 : 1 묽은 불화수소 산에서 약 30 Å/minute 미만의 습식 에칭 레이트를 가지는 처리된 질화물 막들을 발생시킨다. 추가적으로, 플라즈마 처리는 게르마늄 질화물 크러스트의 형성을 제거하고, 실리콘 질화물 막의 증착을 위해 사용되는 실리콘 전구체들 또는 반응 물질들로부터 혼입될 수도 있는 막의 수소 함량을 감소시킨다. 처리되지 않은 막들은 원자의 함량으로 약 20 % 이상의 수소 함량을 가질 수도 있다. 반대로, 본 명세서에서 기술된 바와 같이 특정한 개시된 실시예들을 사용하여 처리된 막들은 원자의 함량으로 약 5 % 미만의 수소 함량을 가진다. 처리되지 않은 막들은 또한 약 2.0 g/cc와 약 2.2 g/cc 사이와 같은 보다 낮은 밀도를 가질 수도 있다. 다양한 실시예들에서, 특정한 개시된 실시예들에 따라 처리된 막은 적어도 약 2.4 g/cc의 밀도를 가질 수도 있다.
동작 (299) 은 기판을 홀딩하는 페데스탈의 온도를 약 100 ℃ 미만의 온도로 설정하는 단계, 질소 가스 또는 헬륨 가스를 챔버에 도입하는 단계 및 플라즈마를 점화하는 단계를 수반한다. 다양한 실시예들에서, 수소-함유 플라즈마는 GST 층과 같은 하부 재료를 에칭하기 때문에, 플라즈마는 수소를 함유하지 않는다. 플라즈마가 챔버에서 기판 표면 바로 위에 형성되도록 일부 실시예들에서 플라즈마는 인-시츄 플라즈마이다. 인-시츄 플라즈마는 약 0.10 W/cm2와 약 2.0 W/cm2 사이의 기판 면적 당 전력으로 점화될 수도 있다. 예를 들어, 전력은 4개의 300 mm 웨이퍼들을 프로세싱하는 챔버에서 약 75 W부터 약 1500 W까지; 또는 약 300 W에서 약 6000 W까지의 범위일 수도 있다. 예를 들어, ALD 프로세스들을 위한 플라즈마들은 2개의 용량적으로 커플링된 플레이트들을 이용하여 가스에 무선 주파수 (RF) 필드를 인가함으로써 생성될 수도 있다. RF 필드에 의한 플레이트들 사이의 가스의 이온화는 플라즈마를 점화하여 플라즈마 방전 영역에서 자유 전자들을 생성한다. 이들 자유전자들은 RF 필드에 의해 가속화되고 가스 상 분자들과 충돌할 수도 있다. 이들 전자들과 분자들의 충돌은 처리 프로세스에 참여하는 라디칼 종들을 형성할 수도 있다. RF 필드는 임의의 적합한 전극들을 통하여 커플링될 수도 있다는 것이 이해될 것이다. 다양한 실시예들에서, 적어도 약 13.56 ㎒ 또는 적어도 약 27 ㎒ 또는 적어도 약 40 ㎒ 또는 적어도 약 60 ㎒의 주파수를 갖는 고 주파수 플라즈마가 사용된다. 일부 실시예들에서, 마이크로파-기반 플라즈마가 사용될 수 있다. 전극들의 비-제한적인 실시예들은 프로세스 가스 분배 샤워헤드들 및 기판 지지 페데스탈들을 포함한다. ALD 프로세스를 위한 플라즈마들은 가스에 대한 RF 필드의 용량적인 커플링보다는 하나 이상의 적합한 방법들에 의해 형성될 수도 있다는 것이 이해될 것이다. 일부 실시예들에서, 질소 또는 헬륨이 챔버의 업스트림의 리모트 플라즈마 생성기에서 점화되도록 플라즈마는 리모트 플라즈마이고, 이어서 기판이 하우징되는 챔버로 전달된다.
실리콘 질화물 막은 약 1 초와 약 10 초들 사이의 지속 기간 동안 처리된다. 일부 실시예들에서, 동작들 (203 내지 299) 을 사이클들로 수행한 후에 실리콘 질화물 막은 약 100 Å의 두께로 증착된다.
도 3은 2번의 증착 사이클들 후에 저온 처리 단계 (a low temperature treatment phase) 를 수행하기 위한 타이밍 개략도를 제공한다. 2번의 사이클들이 도시되지만, 실리콘 질화물을 증착하기 위해 임의의 수의 사이클들이 수행될 수 있다는 것을 주의한다. 또한, 하나의 처리 단계가 2 사이클의 증착으로 도시되지만, 처리는 매 사이클 후 또는 매 2 사이클들 후 또는 매 3 사이클들 후 또는 매 n 사이클들 후에 수행될 수도 있고, n은 1 이상의 정수인 것이 이해될 것이다.
도 3은 2번의 증착 사이클들을 포함하는 프로세스 (300) - 증착 사이클 (310A) 및 증착 사이클 (310B) 과 2번의 증착 사이클에 뒤 따르는 저온 처리 단계 (390) 를 도시한다. 도 3은 또한 캐리어 가스 플로우 (carrier gas flow), 요오드실란/브로모실란 전구체 가스 플로우 (iodosilane/bromosilane precursor gas flow), 질소 가스 플로우, 온도 및 플라즈마를 도시한다. 전구체는 요오드실란, 브로모실란 또는 이들의 조합을 포함할 수도 있다는 것이 이해될 것이다. 도 3에 도시된 실시예는 저온 처리 단계 (390) 를 위한 질소 플라즈마를 사용하는 단계를 수반하지만, 일부 실시예들에서, 플라즈마를 점화시키기 위해 헬륨과 같은 또 다른 비-수소-함유 가스 (non-hydrogen-containing gas) 가 사용될 수 있다는 것이 이해될 것이다.
증착 사이클 (310A) 은 요오드실란/브로모실란 전구체 노출 단계 (357A), 퍼지 단계 (359A), 질소 반응 물질 노출 단계 (361A) 및 퍼지 단계 (363A) 를 포함한다. 이들 동작들은 1개의 ALD 사이클을 구성할 수 있다. 요오드실란/브로모실란 전구체 노출 단계 (375A) 동안, 캐리어 가스가 흐를 수도 있다. 일부 실시예들에서, 캐리어 가스는 전구체와 함께 흐를 수도 있고, 이어서 전환될 수 있다. 요오드실란/브로모실란 전구체 노출 단계 (375A) 는 도 2의 동작 (203) 에 대응할 수도 있다. 요오드실란/브로모실란 전구체 노출 단계 (375A) 동안, 요오드실란/브로모실란 전구체 가스 플로우가 턴 온되고 (turned on), 질소 플로우가 턴 오프되고 (turned off), 온도는 약 250 ℃ 또는 기판의 손상 없이 실리콘 질화물 막을 형성하기 위해 가능한 가장 고온일 수도 있는 “하이 (high)”으로 설정된다. 퍼지 단계 (359A) 에서, 요오드실란/브로모실란 전구체 플로우는 턴 오프되고, 질소 플로우는 오프로 유지되고 (remains off), 온도는 약 250 ℃로 유지되고, 기판에 흡착하지 않은 전구체들을 제거하기 위해 캐리어 가스는 챔버로 흐를 수 있다. 이들 단계는 도 2의 동작 (205) 에 대응할 수도 있다. 질소 반응 물질 노출 단계 (361A) 에서, 캐리어 가스는 계속해서 흐를 수도 있고 그리고/또는 챔버로 질소를 도입하는데 사용될 수도 있다. 요오드실란/브로모실란 전구체 플로우는 오프로 유지되고, 질소 가스 플로우는 턴 온되고, 온도는 약 250 ℃로 유지된다. 열 증착 프로세스를 허용하도록 증착 사이클 동안 플라즈마는 오프로 유지되는 것을 주의한다. 질소 반응 물질 노출 단계 (361A) 는 도 2의 동작 (211) 에 대응할 수 있다. 퍼지 단계 (363A) 에서, 캐리어 가스는 질소 반응 물질과 요오드실란/브로모실란 전구체의 반응으로부터 부산물을 제거하기 위해 흐르고, 요오드실란/브로모실란 전구체 플로우는 오프로 유지되고, 질소 가스 플로우는 턴 오프되고, 온도는 약 250 ℃로 유지된다. 이 단계는 도 2의 동작 (213) 에 대응할 수도 있다.
증착 사이클 (310A) 에 이어서, 증착 사이클 (310B) 을 위해 ALD 사이클은 반복되고, 이는 도 2의 선택 가능하게 반복하는 동작 (203 내지 213) 에 대응할 수도 있다. 도 3에 도시된 바와 같이, 증착 사이클 (310B) 은 요오드실란/브로모실란 전구체 노출 단계 (357B), 퍼지 단계 (359B), 질소 반응 물질 노출 단계 (361B) 및 퍼지 단계 (363B) 를 포함하도록 ALD 사이클이 반복되는 것처럼, 증착 사이클 (310A) 의 단계들을 미러링하는 단계를 포함한다. 증착 사이클 (310B) 에 이어서, 캐리어 가스가 흐를 수도 있고, 그리고/또는 질소를 도입하기 위해 사용될 수도 있고 전환될 수도 있도록 저온 처리 단계 (390) 가 수행되고, 요오드실란/브로모실란 전구체 플로우가 오프로 유지되고, 질소 플로우가 턴 온되고, 온도가 약 100 ℃ 미만의 온도로 감소된다. 여기서, 저온 처리 단계 (390) 는 도 2의 동작 (299) 에 대응할 수 있다. 도 3에 도시되지 않지만, 낮은 수소 함량 및 낮은 습식 에칭 레이트를 가지는 실리콘 질화물 막의 원하는 두께가 달성될 때까지 증착 사이클 (310A), 증착 사이클 (310B) 및 저온 후-처리 단계 (390) 는 후속 사이클들에서 반복될 수도 있다.
장치
도 4는 저압 분위기 (environment) 를 유지하기 위한 프로세스 챔버 바디 (402) 를 가지는 원자 층 증착 (ALD) 프로세스 스테이션 (400) 의 일 실시예의 개략도를 도시한다. 복수의 ALD 프로세스 스테이션들 (400) 은 공통 저압 프로세스 툴 분위기에 포함될 수도 있다. 예를 들어, 도 5는 멀티-스테이션 프로세싱 툴 (500) 의 일실시예를 도시한다. 일부 실시예에서, 이하에 상세히 논의된 것들을 포함하는 ALD 프로세스 스테이션 (400) 의 하나 이상의 하드웨어 파라미터들은, 하나 이상의 컴퓨터 제어기들 (450) 에 의해 프로그램적으로 조정될 수도 있다.
ALD 프로세스 스테이션 (400) 은 분배 샤워헤드 (406) 에 프로세스 가스들을 전달하기 위한 반응 물질 전달 시스템 (401a) 과 유체적으로 연통한다. 반응 물질 전달 시스템 (401a) 은 샤워헤드 (406) 로의 전달을 위해 요오드-함유 실리콘 전구체 가스 및/또는 브롬-함유 실리콘 전구체 가스 또는 제 2 반응 물질 가스 (예를 들어, 암모니아 또는 히드라진) 와 같은 프로세스 가스들을 블렌딩 (blending) 및/또는 컨디셔닝 (conditioning) 하기 위한 혼합 용기 (404) 를 포함한다. 하나 이상의 혼합 용기 유입구 밸브들 (420) 은 혼합 용기 (404) 로의 프로세스 가스들의 도입을 제어할 수도 있다. 질소 플라즈마 또는 수소 플라즈마는 또한 샤워헤드 (406) 로 전달될 수도 있거나, ALD 프로세스 스테이션 (400) 에서 생성될 수도 있다.
일 예로서, 도 4의 실시예는 혼합 용기 (404) 로 공급되는 액체 반응 물질을 기화시키기 위한 기화 지점 (vaporization point) (403) 을 포함한다. 일부 실시예들에서, 기화 지점 (403) 은 가열된 기화기일 수도 있다. 이러한 기화기들로부터 생성된 포화된 반응 물질 증기는 다운스트림 전달 파이프에서 응결될 수도 있다. 양립 가능하지 않은 가스들의 응결된 반응 물질로의 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 파이프를 막고, 밸브 동작을 지연시키고, 기판을 오염시키는 등을 할 수도 있다. 이들 문제점들을 해결하기 위한 일부 접근법들은 남은 반응 물질을 제거하기 위해 전달 파이프를 퍼징하는 것 (purging) 및/또는 배기하는 것을 포함한다. 그러나, 전달 파이프를 퍼지하는 것은 프로세스 스테이션의 처리량을 저하시키는, 프로세스 스테이션의 사이클 시간을 상승시킬 수도 있다. 따라서, 일부 실시예들에서, 기화 지점 (403) 의 전달 파이프 다운스트림은 열 추적될 수도 있다. 일부 예들에서, 혼합 용기 (404) 는 또한 열 추적될 수도 있다. 일 비-제한적인 예에서, 기화 지점 (403) 의 파이프 다운스트림은 혼합 용기 (404) 에서 대략 100 ℃ 에서 대략 150 ℃ 까지 연장하는 상승하는 온도 프로파일을 가진다.
일부 실시예들에서, 액체 전구체 또는 액체 반응 물질은 액체 주입기에서 기화될 수도 있다. 예를 들어, 액체 주입기는 혼합 용기의 캐리어 가스 스트림 업스트림으로 액체 반응 물질의 펄스들을 주입할 수도 있다. 일 예에서, 액체 주입기는 고압에서 저압까지 액체를 플래싱 (flashing) 함으로써 반응 물질을 기화시킬 수도 있다. 또 다른 예에서, 액체 주입기는 가열된 전달 파이프 내에서 나중에 기화되는 분산된 마이크로 액적들 (microdroplets) 로 액체를 원자화할 수도 있다. 보다 작은 액적들은 보다 큰 액적들보다 더 빠르게 기화될 수도 있고, 액체 주입 및 완전한 기화 사이의 지연을 감소시킨다. 보다 빠른 기화는 기화 지점 (403) 으로부터 다운스트림의 파이프 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (404) 에 바로 장착될 수도 있다. 또 다른 시나리오에서, 액체 주입기는 샤워 헤드 (406) 에 바로 장착될 수도 있다.
일부 실시예들에서, 기화 지점 (403) 의 LFC (liquid flow controller) 업스트림은 프로세스 스테이션 (400) 으로 기화 및 전달을 위해 액체의 대량 플로우 (mass flow) 를 제어하기 위해 제공될 수도 있다. 예를 들어, LFC는 LFC의 다운스트림에 위치하는 열적 (thermal) MFM (mass flow meter) 를 포함할 수도 있다. 이어서, LFC의 플런저 밸브 (plunger valve) 는 MFM과 전기적인 통신하는 PID (proportional-integral-derivative) 제어기에 의해 제공되는 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 이는 피드백 제어를 사용하여 액체 플로우를 안정화시키기 위해 1 초 이상 걸릴 수도 있다. 이는 액체 반응 물질을 도징하기 위한 시간을 연장할 수도 있다. 따라서, 일부 실시예에서, LFC는 피드백 제어 모드 (feedback control mode) 와 직접 제어 모드 (direct control mode) 사이에서 동적으로 스위칭될 수도 있다. 일부 실시예들에서, 이는 LFC 및 PID 제어기의 센스 튜브를 디스에이블함으로써 수행될 수도 있다.
샤워헤드 (406) 는 기판 (412) 을 향하여 프로세스 가스들을 분배한다. 도 4에 도시된 실시예에서, 기판 (412) 은 샤워헤드 (406) 밑에 위치되고, 페데스탈 (408) 상에 놓인 것으로 도시된다. 샤워헤드 (406) 는 임의의 적합한 형상을 가질 수도 있고, 기판 (412) 에 프로세스 가스들을 분배하기 위해 임의의 적합한 수 및 배열의 포트들을 가질 수도 있다.
일부 실시예들에서, 페데스탈 (408) 은 기판 (412) 과 샤워헤드 (406) 사이의 체적 (volume) 에 기판 (412) 을 노출하기 위해 상승 또는 하강될 수도 있다. 일부 실시예에서, 페데스탈 높이는 적합한 컴퓨터 제어기 (450) 에 의해 프로그램적으로 조정될 수도 있다는 것이 이해될 것이다.
또 다른 시나리오에서, 페데스탈 (408) 의 높이를 조정하는 것은 플라즈마 밀도로 하여금 플라즈마가 점화되는 실시예들의 프로세스에 포함된 플라즈마 활성화 사이클들 동안 가변하게 할 수도 있다. 프로세스 페이즈의 종료 시, 페데스탈 (408) 은 또 다른 기판 이송 페이즈 동안 페데스탈 (408) 로부터 기판 (412) 의 제거를 허용하도록 하강될 수도 있다.
일부 실시예들에서, 페데스탈 (408) 은 가열기 (410) 를 통하여 온도 제어될 수도 있다. 일부 실시예들에서, 페데스탈 (408) 은 적어도 약 250 ℃의 온도로 가열될 수도 있거나, 일부 실시예들에서, 개시된 실시예들에서 기술된 바와 같이 실리콘 질화물 막들의 증착 동안 약 250 ℃와 같은 약 300 ℃ 미만의 온도로 가열될 수도 있다. 일부 실시예들에서, 페데스탈은 약 50 ℃와 약 300 ℃ 사이, 예컨대, 약 200 ℃와 약 275 ℃ 사이의 온도로 설정된다. 일부 실시예들에서, 페데스탈은 약 50 ℃와 약 300 ℃ 사이의 온도로 설정된다. 일부 실시예들에서, 페데스탈은 약 200 ℃와 약 275 ℃ 사이의 온도로 설정된다.
또한, 일부 실시예들에서, 프로세스 스테이션 (400) 을 위한 압력 제어는 버터플라이 밸브 (butterfly valve) (418) 에 의해 제공될 수도 있다. 도 4의 실시예에서 도시된 바와 같이, 버터플라이 밸브 (418) 는 다운스트림의 진공 펌프 (미도시) 에 의해 제공되는 진공을 쓰로틀링한다 (throttles). 그러나, 일부 실시예들에서, 프로세스 스테이션 (400) 의 압력 제어는 또한 프로세스 스테이션 (400) 으로 도입되는 하나 이상의 가스들의 플로우 레이트를 변경시킴으로써 조정될 수도 있다.
일부 실시예들에서, 샤워헤드 (406) 의 위치는 기판 (412) 과 샤워헤드 (406) 의 사이의 체적 (volume) 을 변경하기 위해 페데스탈 (408) 에 상대적으로 조정될 수도 있다. 또한, 페데스탈 (408) 및/또는 샤워헤드 (406) 의 수직적 위치는 본 개시의 범위 이내에서 임의의 적합한 메커니즘에 의해 가변될 수도 있다는 것이 이해될 것이다. 일부 실시예들에서, 페데스탈 (408) 은 기판 (412) 의 배향을 회전시키기 위해 회전 축을 포함할 수도 있다. 일부 실시예들에서, 하나 이상의 이들 예시적인 조정들은 하나 이상의 적합한 컴퓨터 제어기들 (450) 에 의해 프로그램적으로 수행될 수도 있다는 것이 이해될 것이다.
플라즈마가 상술된 바와 같이 사용될 수도 있는 일부 실시예들에서, 샤워헤드 (406) 및 페데스탈 (408) 은 플라즈마에 전력공급을 하기 위해 RF (radio frequency) 전력 공급부 (414) 및 매칭 네트워크 (416) 와 전기적으로 통신한다. 일부 실시예들에서, 플라즈마 에너지는 프로세스 스테이션 압력, 가스 농도, RF 소스 전력, RF 소스 주파수, 및 플라즈마 전력 펄스 타이밍 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (414) 및 매칭 네트워크 (416) 는 목표된 조성의 라디컬 종들을 갖는 플라즈마를 형성하도록, 임의의 적합한 전력으로 동작될 수도 있다. 적합한 전력들의 예들은 상기에 포함되었다. 유사하게, RF 전력 공급부 (414) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시예들에서, RF 전력 공급부 (414) 는 서로 독립적으로 고 주파수 및 저 주파수 RF 전력 소스들을 제어하도록 구성될 수도 있다. 예시적인 저 주파수 RF 주파수들은 0 ㎑와 500 ㎑ 사이의 주파수들을 포함할 수도 있지만, 이에 한정되는 것은 아니다. 예를 들어, 고 주파수 RF 주파수들은 1.8 ㎒와 2.45 ㎓ 사이 또는 약 13.56 ㎒ 이상 또는 27 ㎒ 이상 또는 40 ㎒ 이상 또는 60 ㎒ 이상의 주파수들을 포함할 수도 있지만 이에 한정되는 것은 아니다. 표면 반응들을 위한 플라즈마 에너지를 제공하도록 임의의 적합한 파라미터들이 이산적으로 또는 연속적으로 조절될 수도 있다는 것이 이해될 것이다.
일부 실시예들에서, 플라즈마는 하나 이상의 플라즈마 모니터들에 의해 인 시츄 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압, 전류 센서들 (예를 들어, VI 프로브들) 에 의해 모니터링될 수도 있다. 또 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 OES (optical emission spectroscopy) 센서들에 의해 측정될 수도 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인 시츄 플라즈마 모니터들로부터의 측정치들에 기초하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적인 제어를 제공하기 위해 피드백 루프에서 사용될 수도 있다. 일부 실시예들에서, 플라즈마 및 다른 프로세스 특성들을 모니터링하기 위해 다른 모니터들이 사용될 수도 있다는 것이 이해될 것이다. 이러한 모니터들은 이로 제한되는 것은 아니지만, 적외선 (IR) 모니터들, 음향 모니터들, 및 압력 트랜스듀서들을 포함할 수도 있다.
일부 실시예들에서, 제어기 (450) 에 대한 인스트럭션들은 IOC (input/output control) 시퀀싱 인스트럭션들 (sequencing instructions) 을 통하여 제공될 수도 있다. 일 예에서, 프로세스 페이즈를 위한 조건들을 설정하기 위한 인스트럭션들은 프로세스 레시피의 대응하는 레시피 페이즈에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은 프로세스 페이즈를 위한 모든 인스트럭션들이 이 프로세스 페이즈와 동시에 실행되도록 순차적으로 배열될 수도 있다. 일부 실시예들에서, 하나 이상의 리액터 (reactor) 파라미터들의 설정을 위한 인스트럭션들은 레시피 페이즈에 포함될 수 있다. 예를 들어, 제 1 레시피 페이즈는 불활성 가스 및/또는 반응 물질 가스 (예를 들어, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체와 같은 제 1 전구체) 를 설정하기 위한 인스트럭션들, 캐리어 가스 (예를 들어, 아르곤) 의 플로우 레이트를 설정하기 위한 인스트럭션들 및 제 1 레시피 페이즈에 대한 시간 지연 인스트럭션들 (time delay instructions) 을 포함할 수도 있다. 제 2 후속적 레시피 페이즈는 불활성 가스 및/또는 반응 물질 가스의 플로우 레이트를 변경 또는 정지하기 위한 인스트럭션들, 캐리어 가스 또는 퍼지 가스의 플로우 레이트를 변경하기 위한 인스트럭션들 및 제 2 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 3 후속적 레시피 페이즈는 암모니아와 같은 제 2 반응 물질 가스의 플로우 레이트를 변경하기 위한 인스트럭션들, 캐리어 가스 또는 퍼지 가스의 플로우 레이트를 변경하기 위한 인스트럭션들, 및 제 3 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 4 후속 레시피 페이즈는 불활성 가스 및/또는 반응 물질 가스의 플로우 레이트를 변경 또는 정지하기 위한 인스트럭션들, 캐리어 가스 또는 퍼지 가스의 플로우 레이트를 변경하기 위한 인스트럭션들 및 제 4 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 5 후속 레시피 페이즈는 불활성 가스 및/또는 반응 물질 가스의 플로우 레이트를 변경 또는 정지하기 위한 인스트럭션들, 캐리어 가스 또는 퍼지 가스의 플로우 레이트를 변경하기 위한 인스트럭션들, 제 5 레시피 페이즈에 대한 시간 지연 인스트럭션들, 프로세스 가스의 플로우 레이트를 설정하고, 약 100 ℃ 미만의 온도로 페데스탈 온도를 감소시키며, 플라즈마를 점화시키기 위한 인스트럭션들을 포함할 수도 있다. 이들 레시피 페이즈는 개시된 실시예들의 범위 이내에서의 임의의 적합한 방법에서 추가로 재분할 및/또는 반복될 수도 있다는 것이 이해될 것이다. 일부 실시예에서, 제어기 (450) 는 도 5의 시스템 제어기 (550) 에 대해 아래 기술되는 임의의 특징들을 포함할 수도 있다.
상술된 바와 같이, 하나 이상의 프로세스 스테이션들이 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 5는 인바운드 로드 록 (502) 및 아웃바운드 로드 록 (504) 을 갖는 멀티-스테이션 프로세싱 툴 (500) 의 실시예의 개략도를 도시하고, 인바운드 로드 록 및 아웃바운드 로드 록 중 하나 또는 모두는 리모트 플라즈마 소스를 포함할 수도 있다. 대기압에서, 로봇 (506) 은 대기 포트 (510) 를 통해 인바운드 로드 록 (502) 으로 로딩된 카세트로부터 포드 (508) 를 통해 웨이퍼들을 이동시키도록 구성된다. 웨이퍼는 로봇 (506) 에 의해 인바운드 로드 록 (502) 내의 페데스탈 (512) 상에 위치되고, 대기 포트 (510) 는 닫히고, 로드 록은 펌프다운된다. 인바운드 로드 록 (502) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (514) 내로 도입되기 전에 로드 록 내의 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해, 인바운드 로드 록 (502) 내에서 가열될 수도 있다. 다음에, 프로세싱 챔버 (514) 로 챔버 이송 포트 (516) 가 개방되고, 또 다른 로봇 (미도시) 이 프로세싱을 위해 리액터 내의 도시된 제 1 스테이션의 페데스탈 상의 리액터 내에 웨이퍼를 위치시킨다. 도 5에 도시된 실시예는 로드 록들을 포함하지만, 일부 실시예들에서 프로세스 스테이션에 웨이퍼의 직접 진입이 제공될 수도 있다는 것이 이해될 것이다.
도시된 프로세싱 챔버 (514) 는 도 5에 도시된 실시예에서 1 내지 4로 번호가 붙여진, 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 가열된 페데스탈 (스테이션 1에 대해 518로 도시됨), 및 가스 라인 유입구들을 갖는다. 일부 실시예들에서, 프로세스 스테이션 각각이 상이한 목적 또는 복수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세스 스테이션은 ALD 프로세스 모드와 플라즈마-강화 ALD 프로세스 모드 사이에서 스위칭될 수도 있다. 추가적으로 또는 대안적으로, 일부 실시예들에서, 프로세싱 챔버 (514) 는 ALD 프로세스 스테이션과 플라즈마-강화 ALD 프로세스 스테이션들의 하나 이상의 매칭된 쌍들을 포함할 수도 있다. 도시된 프로세싱 챔버 (514) 는 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있는 반면, 다른 실시예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.
도 5는 프로세싱 챔버 (514) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (590) 의 실시예를 도시한다. 일부 실시예들에서, 웨이퍼 핸들링 시스템 (590) 은 다양한 프로세스 스테이션들 사이 그리고/또는 프로세스 스테이션과 로드 록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 이해될 것이다. 비-제한적인 예들은 웨이퍼 캐로절들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 5는 또한 프로세스 툴 (500) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (550) 의 실시예를 도시한다. 시스템 제어기 (550) 는 하나 이상의 메모리 디바이스들 (556), 하나 이상의 대용량 저장 디바이스들 (554), 및 하나 이상의 프로세서들 (552) 을 포함할 수도 있다. 프로세서들 (552) 은 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (550) 는 프로세스 툴 (500) 의 모든 액티비티들을 제어한다. 시스템 제어기 (550) 는 대용량 저장 디바이스 (554) 에 저장되고 메모리 디바이스 (556) 내로 로딩되어 프로세서 (552) 상에서 실행되는 시스템 제어 소프트웨어 (558) 를 실행한다. 대안적으로, 제어 로직 (control logic) 이 제어기 (550) 에서 하드 코딩될 수도 있다. 이들 목적들을 위해 응용 주문형 직접 회로들 (Applications Specific Integrated Circuits), PLD (Programmable Logic Devices) (예를 들어, FPGAs; field-programmable gate arrays) 등이 이용될 수도 있다. 아래 논의에서, “소프트웨어” 또는 “코드”가 사용되는 곳이라면, 이를 대신해서 기능적으로 비슷한 (functionally comparable) 하드 코딩된 로직이 사용될 수도 있다. 시스템 제어 소프트웨어 (558) 는 타이밍, 가스들의 혼합물, 가스 플로우 레이트, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타겟 전력 레벨들, RF 전력 레벨들, 기판, 페데스탈, 척 및/또는 서셉터 (susceptor) 위치, 및 프로세스 툴 (500) 에 의해서 수행되는 특정한 프로세스의 다른 파라미터들을 포함할 수도 있다. 시스템 제어 소프트웨어 (558) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 프로세스들을 실행하는데 이용되는 프로세스 툴 컴포넌트들의 동작을 제어하도록 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 작성될 수도 있다. 시스템 제어 소프트웨어 (558) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어 (558) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 시스템 제어기 (550) 와 연관된 대용량 저장 디바이스 (554) 및/또는 메모리 디바이스 (556) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (518) 상에 기판을 로딩하고 기판과 프로세스 툴 (500) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 조성 (예를 들어, 본 명세서에서 기술된 요오드-함유 실리콘 전구체 가스들 및 질소-함유 가스들, 캐리어 가스 및 퍼지 가스들) 및 플로우 레이트들을 제어하기 위한 코드 및 선택가능하게 프로세스 스테이션 내 압력을 안정화시키기 위해 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션 내로의 가스 플로우, 등을 조절함으로써, 프로세스 스테이션 내 압력을 제어하기 위한 코드를 포함할 수도 있다.
가열기 제어 프로그램은 기판을 가열하기 위해 사용된 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 기판으로의 (헬륨과 같은) 열 전달 가스 (heat transfer gas) 의 전달을 제어할 수도 있다.
플라즈마 제어 프로그램은 본 명세서의 실시예들에 따라 하나 이상의 프로세스 스테이션들에서 프로세스 전극들에 인가되는 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수도 있다.
압력 제어 프로그램은 본 명세서의 실시예들에 따라 반응 챔버에서 압력을 유지하기 위한 코드를 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (550) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (550) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, 플라즈마 조건들 (예를 들어, RF 바이어스 전력 레벨들) 등을 포함할 수도 있다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들이 다양한 프로세스 툴 센서들로부터 시스템 제어기 (550) 의 아날로그 입력 접속부 및/또는 디지털 입력 접속부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (500) 의 아날로그 출력 접속부 및 디지털 출력 접속부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, 압력 센서들 (예컨대 마노미터들 (manometers)), 서모 커플들, 등을 포함한다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터를 사용할 수도 있다.
시스템 제어기 (550) 는 상기-기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따른 막 스택들의 인-시츄 증착을 동작시키기 위한 파라미터들을 제어할 수도 있다.
장치들이 개시된 실시예들에 따른 방법을 수행하기 위해 시스템 제어기 (550) 는 전형적으로 인스트럭션들을 실행하기 위해 구성되는 하나 이상의 프로세서들 및 하나 이상의 메모리 디바이스들을 포함한다. 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독 가능한 매체는 시스템 제어기 (550) 에 커플링될 수도 있다.
일부 실시예들에서, 시스템 제어기 (550) 는 상술한 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 시스템 제어기 (550) 는, 시스템의 프로세싱 조건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 시스템 제어기 (550) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기 (550) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (550) 는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 대안적으로 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기 (550) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (550) 는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 시스템 제어기 (550) 가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 시스템 제어기 (550) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기 (550) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
본 명세서에 개시된 방법들을 수행하기 위한 적합한 장치는 2011년 4월 11일자로 출원되고 발명의 명칭이 “PLASMA ACTIVATED CONFORMAL FILM DEPOSITION”인 미국 특허출원 제 13/084,339 호 (지금 미국 특허 제 8,728,956 호); 및 2011년 4월 11일자로 출원되고 발명의 명칭이 “SILICON NITRIDE FILMS AND METHODS”인 미국 특허출원 제 13/084,305 호에서 더 논의되고 기술되며, 그리고 이 미국 특허출원 각각의 전체 내용은 본 명세서에서 인용된다.
본 명세서에 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들이 공통 제조 설비에서 함께 사용되거나 실행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 동작 각각이 다수의 가능한 툴들을 사용하여 인에이블되는, 다음 동작들: (1) 스핀-온 또는 스프레이-온 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트의 도포하는 단계; (2) 핫 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광 또는 UV 광 또는 x-레이 광에 포토레지스트를 노출하는 단계; (4) 레지스트를 선택적으로 제거하여 습식 벤치와 같은 툴을 사용하여 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마-보조 에칭 툴을 사용하여 아래에 놓인 막 또는 워크피스로 레지스트 패턴을 전사하는 단계;　및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계 중 일부 또는 전부를 포함한다.
실험
열적 원자 층 증착에 의해 증착된 실리콘 질화물 재료의 습식 에칭 레이트를 측정하기 위해 수행된 실험. 20 Å 실리콘 질화물 막이 0.37 Å/cycle의 증착 레이트로 반복되는 증착 사이클들을 사용하여 제 1 기판 위에 증착되었고, 증착 사이클 각각은 디실란 도즈 (disilane dose), 퍼지, 질소 플라즈마 도즈, 퍼지를 포함한다. 굴절률 (refractive index) 은 1.75로 측정되었다. 이 실리콘 질화물 막의 습식 에칭 레이트는 100 : 1 묽은 불화수소 산에서 약 1000 Å/min 이다.
20 Å 실리콘 질화물 막이 0.1 Å/cycle의 증착 레이트로 반복되는 증착 사이클들을 사용하여 제 2 기판에 증착되었고, 증착 사이클들 각각은 SiBr4 도즈, 퍼지, 질소 플라즈마 도즈, 퍼지, 250 ℃에서의 N-2/He 처리를 포함한다. 굴절률은 1.95로 측정되었다. 실리콘 질화물 막의 습식 에칭 레이트는 100 : 1 묽은 불화수소 산에서 약 15 Å/min 이다.
FTIR 스펙트럼이 실리콘 질화물 막에 대해 획득되었다. FTIR 스펙트럼은 도 6에 도시된다. 피크 (601) 는 Si-N-Si 결합들 (bonds) 에 대한 흡광도 피크 (absorbance peak) 를 나타내며, 피크 (603) 는 Si2N-H 결합들에 대한 흡광도 피크를 나타내고, 피크 (605) 는 N-H2 결합들에 대한 흡광도 피크를 나타내며, 피크 (607) 는 Si-H 결합들에 대한 흡광도 피크를 나타내고, Si2N-H 결합들에 대한 흡광도 피크를 나타낸다. 도 6에 도시된 바와 같이, 처리된 실리콘 질화물 막은 낮은 N-H 함량을 가지며, 막내 수소 함량은 매우 낮다.
결론
전술한 실시예가 이해의 명확성의 목적을 위해 어느 정도 세부적으로 기술되었지만, 특정한 변경들 및 수정들이 첨부된 청구항들의 범위 이내에서 수행될 수도 있음은 분명하다. 본 실시예들의 프로세스들, 시스템들 및 장치들을 수행하는 것의 다양한 대안적인 방법들이 있다는 것을 주의해야 한다. 따라서, 본 실시예들은 제한적인 것이 아니라 예시적인 것으로 고려되어야 하며, 실시예들은 본 명세서에 주어진 세부사항들로 한정되어서는 안 된다.

Claims (33)

  1. 기판 프로세싱 방법에 있어서,
    기판을 챔버로 제공하는 단계;
    100 ℃와 250 ℃ 사이의 제 1 온도에서 증착 사이클을 이용하여 상기 기판 위에 컨포멀한 (conformal) 실리콘 질화물 막을 증착하는 단계로서, 증착 사이클 각각은
    (i) 염소-프리 (chlorine-free) 실리콘 전구체로 하여금 상기 기판의 표면 상에 흡착되게 하는 조건들 하에서 상기 기판을 상기 염소-프리 실리콘 전구체에 노출시키고, 이로써 상기 염소-프리 실리콘 전구체의 흡착층을 형성하는, 상기 노출시키는 단계; 및
    (ii) 플라즈마-프리 (plasma-free) 열 반응을 이용하여 상기 기판 위에 상기 컨포멀한 실리콘 질화물 막을 형성하기 위해 상기 염소-프리 실리콘 전구체의 상기 흡착층을 질소-함유 반응 물질에 노출시키는 단계를 포함하는, 상기 컨포멀한 실리콘 질화물 막을 증착하는 단계; 및
    처리된 컨포멀한 실리콘 질화물 막을 형성하기 위해 상기 컨포멀한 실리콘 질화물 막을 처리 가스에 노출시키고, 100 ℃ 미만의 제 2 온도에서 플라즈마를 점화함으로써 상기 컨포멀한 실리콘 질화물 막을 처리하는 단계를 포함하며,
    상기 컨포멀한 실리콘 질화물 막은 칼코게나이드 재료 (chalcogenide material) 의 하나 이상의 노출된 층들 위에 증착되고, 그리고
    상기 처리된 컨포멀한 실리콘 질화물 막은 100 : 1 불화수소 산에서 30 Å/분 미만의 습식 에칭 레이트 (wet etch rate) 를 갖는, 기판 프로세싱 방법.
  2. 제 1 항에 있어서,
    상기 제 2 온도는 25 ℃와 100 ℃ 사이인, 기판 프로세싱 방법.
  3. 제 1 항에 있어서,
    상기 제 2 온도는 50 ℃와 100 ℃ 사이인, 기판 프로세싱 방법.
  4. 제 1 항에 있어서,
    상기 컨포멀한 실리콘 질화물 막을 처리하는 단계는,
    100 : 1 불화수소 산에서 상기 처리된 컨포멀한 실리콘 질화물 막의 상기 습식 에칭 레이트를 적어도 90 % 감소시키는, 기판 프로세싱 방법.
  5. 제 1 항에 있어서,
    상기 처리 가스는 질소 및 헬륨으로 구성되는 그룹으로부터 선택되는, 기판 프로세싱 방법.
  6. 제 1 항에 있어서,
    상기 컨포멀한 실리콘 질화물 막을 증착하기 위해 상기 증착 사이클들을 반복하는 단계를 더 포함하는, 기판 프로세싱 방법.
  7. 제 6 항에 있어서,
    상기 컨포멀한 실리콘 질화물 막을 처리하는 단계는,
    매 증착 사이클 후에 수행되는, 기판 프로세싱 방법.
  8. 제 6 항에 있어서,
    상기 컨포멀한 실리콘 질화물 막을 처리하는 단계는,
    상기 컨포멀한 실리콘 질화물 막을 증착하는 단계의 상기 단계 (i) 및 상기 단계 (ii) 를 반복하는 매 n 증착 사이클들마다 수행되고, 상기 n은 2보다 큰 정수인, 기판 프로세싱 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 처리된 컨포멀한 실리콘 질화물 막은 원자 함량에 있어 5 % 미만의 수소를 가지는, 기판 프로세싱 방법.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 컨포멀한 실리콘 질화물 막은 50 Å 미만의 두께로 증착되는, 기판 프로세싱 방법.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 컨포멀한 실리콘 질화물 막은 게르마늄, 안티몬 (antimony) 및 텔루륨 (tellurium) 을 포함하는 메모리 스택 위에 증착되는, 기판 프로세싱 방법.
  12. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 처리된 컨포멀한 실리콘 질화물 막은 적어도 2.4 g/cc의 밀도를 가지는, 기판 프로세싱 방법.
  13. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 컨포멀한 실리콘 질화물 막을 처리하는 단계는,
    상기 처리 전의 상기 컨포멀한 실리콘 질화물 막과 비교하여 FTIR에 의해 측정될 때 상기 컨포멀한 실리콘 질화물 막의 N-H 함량을 감소시키는, 기판 프로세싱 방법.
  14. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 컨포멀한 실리콘 질화물 막을 처리하는 단계는 1 초 내지 10 초의 지속기간 동안 수행되는, 기판 프로세싱 방법.
  15. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 염소-프리 실리콘 전구체는 요오드-함유 실리콘 전구체들, 브롬-함유 실리콘 전구체들 및 요오드-및-브롬-함유 실리콘 전구체들로 구성되는 그룹으로부터 선택되는, 기판 프로세싱 방법.
  16. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 염소-프리 실리콘 전구체는 SixBryIz (x=1, y는 1 내지 4의 정수, y+z=4) 의 화학식을 가지는 화합물들; 및 SixBryIz (x=2, y는 1 내지 6의 정수, y+z=6) 의 화학식을 가지는 화합물들로 구성되는 그룹으로부터 선택되는, 기판 프로세싱 방법.
  17. 제 16 항에 있어서,
    상기 염소-프리 실리콘 전구체는 테트라브로모실란 (SiBr4), SiBr3I, SiBr2I2, SiBrI3, 헥사브로모디실란 (Si2Br6), Si2Br5I, Si2Br4I2, Si2Br3I3, Si2Br2I4, Si2BrI5 및 이들의 조합들로 구성되는 그룹으로부터 선택되는, 기판 프로세싱 방법.
  18. 제 1 항에 있어서,
    상기 염소-프리 실리콘 전구체는 테트라요오드실란 (tetraiodosilane) 을 포함하며,
    상기 질소-함유 반응 물질은 암모니아 (NH3) 인, 기판 프로세싱 방법.
  19. 기판 프로세싱 방법에 있어서,
    기판을 챔버로 제공하는 단계;
    플라즈마-프리 열 반응을 이용하여 상기 기판 위에 컨포멀한 실리콘 질화물 막을 형성하기 위해 질소-함유 반응 물질 및 염소-프리 실리콘 전구체의 교번하는 펄스들 (alternating pulses) 에 상기 기판을 노출시킴으로써 100 ℃와 250 ℃ 사이의 제 1 온도에서 상기 기판 위에 상기 컨포멀한 실리콘 질화물 막을 증착하는 단계; 및
    처리된 컨포멀한 실리콘 질화물 막을 형성하기 위해 상기 컨포멀한 실리콘 질화물 막을 처리 가스에 노출시키고, 100 ℃ 미만의 제 2 온도에서 플라즈마를 점화함으로써 상기 컨포멀한 실리콘 질화물 막을 처리하는 단계를 포함하며,
    상기 컨포멀한 실리콘 질화물 막은 게르마늄, 안티몬 (antimony) 및 텔루륨 (tellurium) 을 포함하는 메모리 스택 위에 증착되고, 그리고
    상기 처리된 컨포멀한 실리콘 질화물 막은 100 : 1 불화수소 산에서 30 Å/분 미만의 습식 에칭 레이트 (wet etch rate) 를 갖는, 기판 프로세싱 방법.
  20. 제 19 항에 있어서,
    상기 제 2 온도는 25 ℃와 100 ℃ 사이인, 기판 프로세싱 방법.
  21. 제 19 항에 있어서,
    상기 컨포멀한 실리콘 질화물 막을 처리하는 단계는,
    100:1 불화수소 산에서 상기 컨포멀한 실리콘 질화물 막의 상기 습식 에칭 레이트를 적어도 90 % 감소시키는, 기판 프로세싱 방법.
  22. 제 19 항에 있어서,
    상기 처리 가스는 질소 및 헬륨으로 구성되는 그룹으로부터 선택되는, 기판 프로세싱 방법.
  23. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 처리된 컨포멀한 실리콘 질화물 막은 원자 함량에 있어 5 % 미만의 수소를 가지는, 기판 프로세싱 방법.
  24. 제 19 항에 있어서,
    상기 염소-프리 실리콘 전구체는 테트라요오드실란 (tetraiodosilane) 을 포함하며,
    상기 질소-함유 반응 물질은 암모니아 (NH3) 인, 기판 프로세싱 방법.
  25. 기판 패터닝 장치에 있어서,
    하나 이상의 프로세스 챔버들로서, 상기 하나 이상의 프로세스 챔버 중 적어도 하나는 기판을 홀딩하기 위한 가열된 페데스탈을 포함하는, 상기 하나 이상의 프로세스 챔버들;
    상기 하나 이상의 프로세스 챔버들 및 연관된 플로우 제어 하드웨어로의 하나 이상의 가스 유입구들;
    LFRF (Low Frequency Radio Frequency) 생성기;
    HFRF (High Frequency Radio Frequency) 생성기; 및
    적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하며,
    상기 적어도 하나의 프로세서 및 상기 메모리는 서로 통신 가능하게 연결되고,
    상기 적어도 하나의 프로세서는 상기 플로우-제어 하드웨어, 상기 LFRF 생성기 및 상기 HFRF 생성기와 적어도 동작 가능하게 연결되고, 그리고
    상기 메모리는,
    상기 페데스탈의 제 1 온도를 100 ℃와 250 ℃ 사이의 온도로 설정하게, 적어도 상기 플로우-제어 하드웨어, 상기 HFRF 생성기 및 상기 LFRF 생성기를 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들;
    염소-프리 실리콘 전구체로 하여금 기판의 표면 상에 흡착되게 하는 조건들 하에서 상기 염소-프리 실리콘 전구체를 도입하게 하는 단계로서, 이로써 상기 염소-프리 실리콘 전구체의 흡착층을 형성하게 하는, 상기 도입하게 하는 단계; 및
    플라즈마-프리 열 반응을 이용하여 상기 기판 위에 실리콘 질화물 막을 형성하기 위해 질소-함유 반응 물질의 도입을 야기하는 단계에 의해 상기 제 1 온도에서 상기 기판 위에 컨포멀한 실리콘 질화물 막의 증착을 야기하게, 적어도 상기 플로우-제어 하드웨어, 상기 HFRF 생성기 및 상기 LFRF 생성기를 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들; 및
    처리된 실리콘 질화물 막을 형성하기 위해 상기 실리콘 질화물 막을 처리 가스에 노출시키고, 100 ℃ 미만의 제 2 온도에서 플라즈마를 점화함으로써 상기 실리콘 질화물 막을 처리하게, 적어도 상기 플로우-제어 하드웨어, 상기 HFRF 생성기 및 상기 LFRF 생성기를 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들을 저장하는, 기판 패터닝 장치.
  26. 제 25 항에 있어서,
    상기 인스트럭션들은 상기 제 2 온도를 25 ℃와 100 ℃ 사이의 온도로 설정하는 것을 포함하는, 기판 패터닝 장치.
  27. 기판 패터닝 장치에 있어서,
    하나 이상의 프로세스 챔버들로서, 상기 하나 이상의 프로세스 챔버 중 적어도 하나는 기판을 홀딩하기 위한 가열된 페데스탈을 포함하는, 상기 하나 이상의 프로세스 챔버들;
    상기 하나 이상의 프로세스 챔버들 및 연관된 플로우 제어 하드웨어로의 하나 이상의 가스 유입구들;
    LFRF (Low Frequency Radio Frequency) 생성기;
    HFRF (High Frequency Radio Frequency) 생성기; 및
    적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하며,
    상기 적어도 하나의 프로세서 및 상기 메모리는 서로 통신 가능하게 연결되고,
    상기 적어도 하나의 프로세서는 상기 플로우-제어 하드웨어, 상기 LFRF 생성기 및 상기 HFRF 생성기와 적어도 동작 가능하게 연결되고, 그리고
    상기 메모리는,
    상기 페데스탈의 제 1 온도를 100 ℃와 250 ℃ 사이의 온도로 설정하게, 적어도 상기 플로우-제어 하드웨어, 상기 HFRF 생성기 및 상기 LFRF 생성기를 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들;
    플라즈마-프리 열 반응을 이용하여 상기 기판 위에 실리콘 질화물 막을 형성하기 위해 염소-프리 실리콘 전구체 및 질소 함유 반응 물질의 교번하는 펄스에 상기 기판의 노출을 야기함으로써 상기 제 1 온도에서 상기 기판 위에 컨포멀한 실리콘 질화물 막의 증착을 야기하게, 적어도 상기 플로우-제어 하드웨어, 상기 HFRF 생성기 및 상기 LFRF 생성기를 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들; 및
    처리된 실리콘 질화물 막을 형성하기 위해 상기 실리콘 질화물 막의 처리 가스로의 노출을 야기하고, 100 ℃ 미만의 제 2 온도에서 플라즈마의 점화를 야기함으로써 상기 실리콘 질화물 막의 처리를 야기하게, 적어도 상기 플로우-제어 하드웨어, 상기 HFRF 생성기 및 상기 LFRF 생성기를 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행 가능 인스트럭션들을 저장하는, 기판 패터닝 장치.
  28. 제 27 항에 있어서,
    상기 인스트럭션들은 상기 제 2 온도를 25 ℃와 100 ℃ 사이의 온도로 설정하는 것을 포함하는, 기판 패터닝 장치.
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