JP2022029847A - シリコンのドライエッチング方法 - Google Patents

シリコンのドライエッチング方法 Download PDF

Info

Publication number
JP2022029847A
JP2022029847A JP2020133374A JP2020133374A JP2022029847A JP 2022029847 A JP2022029847 A JP 2022029847A JP 2020133374 A JP2020133374 A JP 2020133374A JP 2020133374 A JP2020133374 A JP 2020133374A JP 2022029847 A JP2022029847 A JP 2022029847A
Authority
JP
Japan
Prior art keywords
dry etching
depot
silicon
cycle
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020133374A
Other languages
English (en)
Other versions
JP7478059B2 (ja
Inventor
謙太 土居
Kenta Doi
敏幸 作石
Toshiyuki Sakuishi
敏幸 中村
Toshiyuki Nakamura
泰宏 森川
Yasuhiro Morikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Priority to JP2020133374A priority Critical patent/JP7478059B2/ja
Priority to KR1020210099982A priority patent/KR20220017837A/ko
Priority to CN202110879598.6A priority patent/CN114068320A/zh
Priority to TW110128470A priority patent/TWI811753B/zh
Priority to US17/393,208 priority patent/US20220044938A1/en
Publication of JP2022029847A publication Critical patent/JP2022029847A/ja
Application granted granted Critical
Publication of JP7478059B2 publication Critical patent/JP7478059B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32798—Further details of plasma apparatus not provided for in groups H01J37/3244 - H01J37/32788; special provisions for cleaning or maintenance of the apparatus
    • H01J37/32816—Pressure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332—Coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/335—Cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

【課題】ＲＩＥ－ｌａｇの発生を解消する。【解決手段】シリコン基板Ｓ表面に高アスペクト比の凹部パターンＶＳ，ＶＬを形成するシリコンのドライエッチング方法であって、シリコン基板上に開口パターンＭＳ，ＭＬを有するマスク層Ｍを形成するマスクパターン形成工程Ｓ０２と、マスクパターンに応じて、第１ガスを導入してシリコン基板にデポ層を形成するデポ工程Ｓ０５と、マスクパターンに応じて、第２ガスを導入してシリコン基板にドライエッチング処理をおこなうドライエッチング工程Ｓ０６と、第３ガスを導入してアッシング処理するアッシング工程Ｓ０７と、を有する。【選択図】図２

Description

本発明はシリコンのドライエッチング方法に関し、特に、ドライエッチングでシリコン基板等の表面を加工処理して高アスペクト比となるトレンチ等の凹部を形成する際に用いて好適な技術に関する。
シリコン基板から部品、たとえば、電子装置用の半導体部品または微小機械部品用のパーツなどを製造する際に、いわゆるボッシュ法など、プラズマによる異方性の（ａｎｉｓｏｔｒｏｐｉｃ）化学侵食（ａｔｔａｃｋ）によって作ることが知られている（特許文献１）。
また、そのような高アスペクト比の加工をおこなう際に、ＲＩＥ－ｌａｇの問題を最小に抑えまたは解消するという目的が特許文献２に記載されている。
米国特許第５５０１８９３号明細書 特開２００２－０３３３１３号公報
シリコンウェーハに高アスペクト比となるビアやトレンチをドライエッチングによって形成する場合で、同ウェーハ上にアスペクト比の異なるパターンが混在する場合には、高アスペクト比のパターンに比べて、低アスペクト比のパターンにてエッチングレートが高くなる。このため、ＲＩＥ－ｌａｇ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ－ｌａｇ）と称する深さの差が発生するという問題があった。
ＲＩＥ－ｌａｇとは、プラズマエッチングにおいてマスク開口の大きさによりエッチング速度に差が出る現象のことである。このエッチング速度の差はビアやトレンチ等の溝（凹部）のアスペクト比（溝の幅に対する深さの比）に依存する。
特許文献１に記載された技術では、この問題を解決できていない。
また、特許文献２では、ＲＩＥ－ｌａｇに対して言及しているが、異なるアスペクト比のパターンを同時に形成することは意図しておらず、特許文献１の技術と同様に、この特許文献２に記載された技術では、上記の問題を解決できていない。
本発明は、上記の事情に鑑みてなされたもので、以下の目的を達成しようとするものである。
１．ＲＩＥ－ｌａｇの発生を解消すること。
２．高アスペクト比のパターンを形成可能とすること。
３．開口径の異なる同じ深さのパターン形成を可能とすること。
４．高アスペクト比で、かつ、より深い、深さ方向で同一径のパターンを異なる開口径として形成可能とすること。
５．より正確な形状制御を可能とすること。
本発明のシリコンのドライエッチング方法は、
シリコン基板表面に高アスペクト比の凹部パターンを形成するドライエッチング方法であって、
前記シリコン基板上に開口を有するマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンに応じて、第１ガスを導入して前記シリコン基板にデポ層を形成するデポ工程と、
前記マスクパターンに応じて、第２ガスを導入して前記シリコン基板にドライエッチング処理をおこなうドライエッチング工程と、
第３ガスを導入してアッシング処理するアッシング工程と、
を有する、ことにより上記課題を解決した。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程において、前記マスクパターンにおける前記開口パターンの内縁に付着した前記デポ層を除去する、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程を、前記ドライエッチング工程の後におこなう、ことができる。
本発明のシリコンのドライエッチング方法は、
前記デポ工程と前記ドライエッチング工程とを繰り返しておこなう、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程を、前記デポ工程の前におこなう、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程と前記デポ工程と前記ドライエッチング工程とを、同一のチャンバ内でおこなう、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程において、前記第３ガスが酸素ガスを含む、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程が、前記シリコン基板表面に対して前記凹部を形成する方向への異方性を有する異方性プラズマ処理により処理される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記マスクパターン形成工程で形成される前記マスクパターンが、前記アッシング工程による処理で除去されないハードマスクである、ことができる。
本発明のシリコンのドライエッチング方法は、
前記デポ工程において、前記第１ガスがフルオロカーボンを含む、ことができる。
本発明のシリコンのドライエッチング方法は、
前記デポ工程が、前記シリコン基板表面に対して前記凹部を形成する方向への異方性を有する異方性プラズマ処理により処理される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程において、前記第２ガスがフッ化硫黄を含む、ことができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程において、前記第２ガスが酸素を含む、ことができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程において、前記第２ガスがフッ化シリコンを含む、ことができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程が、前記シリコン基板表面に対して前記凹部を形成する方向への異方性を有する異方性プラズマ処理により処理される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記異方性プラズマ処理が、前記シリコン基板に対向配置される電極に対して前記シリコン基板表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する、ことができる。
本発明のシリコンのドライエッチング方法は、
前記異方性プラズマ処理が、前記シリコン基板表面の中央部に印加する交流電圧の周波数よりも、前記シリコン基板表面の周縁部に印加する周波数を低く設定する、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、
前記デポ工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力よりも低いか同じに設定される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記デポ工程、前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、前記シリコン基板表面の周縁部に印加するプラズマ発生電力よりも低いか同じに設定される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板にバイアス電力を印加するとともに、
前記ドライエッチング工程において前記シリコン基板に印加するバイアス電力が、
前記アッシング工程において前記シリコン基板に印加するバイアス電力よりも低いか同じに設定される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程における雰囲気圧力が、
前記デポ工程における雰囲気圧力と同じか高く設定される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程における雰囲気圧力が、
前記デポ工程における雰囲気圧力と同じか高く設定される、ことができる。
本発明のシリコンのドライエッチング方法は、
その内部の減圧が可能で、前記内部で被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ１のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ２の交流電圧を印加する第二の高周波電源と、
前記第三電極に対して、第三の周波数λ３の交流電圧を印加する第三の高周波電源と、
前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ２と前記第三の周波数λ３が、λ２＞λ３の関係にある場合は、
前記ガス導入手段が前記上蓋の中央部に配置されている、ことができる。
本発明のシリコンのドライエッチング方法は、
シリコン基板表面に高アスペクト比の凹部パターンを形成するドライエッチング方法であって、
前記シリコン基板上に開口を有するマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンに応じて、第１ガスを導入して前記シリコン基板にデポ層を形成するデポ工程と、
前記マスクパターンに応じて、第２ガスを導入して前記シリコン基板にドライエッチング処理をおこなうドライエッチング工程と、
第３ガスを導入してアッシング処理するアッシング工程と、
を有する。
これにより、マスクパターンの開口内周付近に付着したデポ層を、アッシング工程によって除去した状態で、ドライエッチング工程によって、凹部パターン形成することができる。したがって、マスクパターンの開口内周付近に付着したデポ層によって、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。
また、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
つまり、本発明のシリコンドライエッチング手法は、デポジション堆積によるエッチングストップ効果を利用することで、シリコン基板に形成した異なる寸法の凹部パターン（ホールやトレンチなど）の処理後の深さの差を抑制することができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程において、前記マスクパターンにおける前記開口パターンの内縁に付着した前記デポ層を除去する。
これにより、マスクパターンの開口内周付近に付着したデポ層が除去されたことによって、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、デポ工程におけるデポジション（デポ層）の堆積とドライエッチング工程との反復するサイクルにおいて、このサイクルの後に、アッシング工程を追加することでサイクル毎に不要なデポジション（デポ層）を除去することができる。
これにより、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程を、前記ドライエッチング工程の後におこなう。
これにより、マスクパターンの開口内周付近に残存した不要なデポ層が除去された状態で新たに必要なデポ層を凹部パターンの底部等に形成することができるため、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、デポ工程におけるデポジション（デポ層）の堆積とドライエッチング工程との反復するサイクルにおいて、このサイクルの後に、アッシング工程を追加することでサイクル毎に不要なデポジション（デポ層）を除去することができる。
これにより、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
本発明のシリコンのドライエッチング方法は、
前記デポ工程と前記ドライエッチング工程とを繰り返しておこなう、
これにより、マスクパターンの開口内周付近に付着したデポ層が除去された状態でドライエッチングをおこなうことによって、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、デポ工程におけるデポジション（デポ層）の堆積とドライエッチング工程との反復するサイクルにおいて、このサイクルの後に、アッシング工程をおこなうことでサイクル毎に不要なデポジション（デポ層）を除去することができる。
これにより、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程を、前記デポ工程の前におこなう。
これにより、マスクパターンの開口内周付近に付着したデポ層が除去された状態で新たに必要なデポ層を凹部パターンの底部等に形成することができ、この状態でドライエッチング工程をおこなうことによって、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、デポ工程におけるデポジション（デポ層）の堆積とドライエッチング工程との反復するサイクルにおいて、このサイクルの後に、アッシング工程をおこなうことでサイクル毎に不要なデポジション（デポ層）を除去することができる。
これにより、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程と前記デポ工程と前記ドライエッチング工程とを、同一のチャンバ内でおこなう。
これにより、ｉｎ ｓｉｔｕとして、マスクパターンの開口内周付近に付着したデポ層が除去された状態でドライエッチングをおこなうことができる。したがって、余計な工程を必要とせず、外乱の影響を最小減にまで抑制して、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、デポ工程におけるデポジション（デポ層）の堆積とドライエッチング工程との反復するサイクルにおいて、このサイクルの後に、アッシング工程をおこなうことでサイクル毎に不要なデポジション（デポ層）を除去することができる。
これにより、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程において、前記第３ガスが酸素ガスを含む
ことができる。
これにより、ドライエッチング工程における凹部パターンの側壁に対する酸化膜形成による側壁保護を維持したまま、アッシングをおこなうことができる。これにより、マスクパターンの開口内周付近に付着したデポ層が除去された状態でドライエッチングをおこなうことによって、凹部パターンの側壁に対する影響を低減したまま凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。同時に、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンのエッチングが深くなるにつれて太くなる、あるいは、基板表面と垂直でない形状となることを防止できる。
また、凹部パターンの側壁に対する影響を低減したまま、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される。
これにより、ドライエッチング工程における凹部パターンの側壁に対するエッチングを低減した状態で、アッシングをおこなうことができる。これにより、マスクパターンの開口内周付近に付着したデポ層が除去された状態でドライエッチングをおこなうことによって、凹部パターンの側壁に対する影響を低減したまま凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。同時に、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。
また、凹部パターンの側壁に対する影響を低減したまま、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
本発明のシリコンのドライエッチング方法は、
前記マスクパターン形成工程で形成される前記マスクパターンが、前記アッシング工程による処理で除去されないハードマスクである。
これにより、アッシング工程における凹部パターン形状への影響を低減して、その後の工程におけるデポ工程において底部に付着するデポ層の厚さを所定の値とし、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
また、ドライエッチング工程における凹部パターンの形成範囲が変化しない状態を維持して、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。これにより、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなって、同時に、ＲＩＥ－ｌａｇの発生を防止することができる。
本発明のシリコンのドライエッチング方法は、
前記デポ工程において、前記第１ガスがフルオロカーボンを含む。
これにより、マスクパターンの開口内周付近に付着したデポ層をアッシング工程によって除去された状態でドライエッチング工程をおこなうことができる。したがって、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
本発明のシリコンのドライエッチング方法は、
前記デポ工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される。
これにより、デポ工程における凹部パターンの側壁に対するデポ層の形成を低減した状態で、凹部パターンの底部に対するデポ層の形成をおこなうことができる。これにより、凹部パターンの側壁に対する影響を低減したまま、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
同時に、凹部パターンの側壁に対する影響を低減したまま、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止して、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程において、前記第２ガスがフッ化硫黄を含む。
これにより、ドライエッチング工程では、フッ素化合物からプラズマ中にフッ素ラジカルを生じる。フッ素ラジカルは、プラズマ中に同時に産生される化学的に活性の中性ラジカルおよびエネルギーを有するイオンを含む。これらのフッ素ラジカルが著しく指向性の垂直方向への入射することによって異方性プラズマエッチングをおこなう。その際、凹部パターンの底部では著しくイオンにより衝撃され、凹部パターンの側壁はそれに対して比較的弱くイオンにより衝撃される。これにより、側壁をエッチングに対して選択的に保護し、エッチングを構造の底部、つまり凹部パターンの底に限定して、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程において、前記第２ガスが酸素を含む。
これにより、ドライエッチング工程では、プラズマ中にエッチングするフルオロラジカルの他に酸素ラジカルを使用して、このラジカルが側壁のシリコンを表面的に酸化ケイ素もしくは窒化ケイ素に変換させることにより、凹部パターンの側壁に保護層となる酸化膜を形成して、側壁をパッシベーションすることができる。このエッチングはエッチング底部で主に進行し、側壁は比較的保護されたままであることができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程において、前記第２ガスがフッ化シリコンを含む。
これにより、エッチングガスの分解の際に、フッ化シリコンが、副次的反応体として保護層のケイ素成分を供給する化合物となり、凹部パターンの側壁上にシリコンの反応生成物の混合物が析出して、側壁に保護層として作用する耐エッチング性のケイ素化合物を析出させて、側壁を保護することができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される。
これにより、凹部パターンの側壁に対するデポ層の形成を低減した状態で、ドライエッチング工程において異方性プラズマエッチングにより、凹部パターンの側壁に対するエッチングを抑制したまま、凹部パターンの底部に形成されたデポ層および凹部パターンの底部の除去をおこなうことができる。これにより、凹部パターンの側壁に対する影響を低減したまま、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
同時に、凹部パターンの側壁に対する影響を低減したまま、開口パターンの大きな凹部パターンにおいて、底部におけるシリコンに対するエッチング量と、開口パターンの小さな凹部パターンにおいて、底部におけるシリコンに対するエッチング量とを同じ深さに設定して、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止して、凹部パターンの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
本発明のシリコンのドライエッチング方法は、
前記異方性プラズマ処理が、前記シリコン基板に対向配置される電極に対して前記シリコン基板表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する。
これにより、シリコン基板表面に対して凹部パターンを形成する方向への異方性を有する異方性プラズマ処理をおこなうことができる。
したがって、デポ工程における凹部パターンの側壁に対するデポ層の形成を低減した状態で、凹部パターンの底部に対するデポ層の形成をおこなうことができる。これにより、凹部パターンの側壁に対する影響を低減したまま、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、ドライエッチング工程において極めて異方性の高い異方性プラズマエッチングをおこなうことができ、シリコン基板に加工される凹部パターンの側壁形状が、凹部パターンの深さ方向において略直線状に保たれる。ゆえに、シリコン基板の表面に沿った方向において、それぞれシリコン基板の径方向の位置に依存せずに、エッチング形状が垂直（ストレート型）な凹部パターン（ホールやトレンチ等）を安定して作製することが可能となる。すなわち、シリコン基板の中央部と同様に外周部においても、エッチング形状が垂直（ストレート型）な凹部パターン（ホールやトレンチ等）を安定して作製することが可能となる。
さらに、アッシング工程において、ドライエッチング工程における凹部パターンの側壁に対するエッチングを低減した状態で、アッシングをおこなうことができる。これにより、マスクパターンの開口内周付近に付着したデポ層が除去された状態でドライエッチングをおこなうことによって、凹部パターンの側壁に対する影響を低減したまま凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。同時に、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。
したがって、これら、デポ工程、ドライエッチング工程、アッシング工程を繰り返すことにより、基板サイズや基板形状に依存することなく、エッチング形状が垂直な凹部パターンを基板処理面の全域に亘って作製できる。
同時に、凹部パターンの側壁に保護層となる酸化膜を形成して、側壁をパッシベーションした状態で、ドライエッチング工程において極めて異方性の高い異方性プラズマエッチングをおこなうことができ、シリコン基板に加工される凹部パターンの側壁形状を、凹部パターンの深さ方向において略直線状に保つことができる。
本発明のシリコンのドライエッチング方法は、
前記異方性プラズマ処理が、前記シリコン基板表面の中央部に印加する交流電圧の周波数よりも、前記シリコン基板表面の周縁部に印加する周波数を低く設定する。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、
前記デポ工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力よりも低いか同じに設定される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
さらに、前記デポ工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力と前記シリコン基板表面の周縁部に印加するプラズマ発生電力の調整により、前記第１ガスの解離度を変更しデポジションのカバレージを変更することが可能となる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、前記シリコン基板表面の周縁部に印加するプラズマ発生電力よりも低いか同じに設定される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
さらに、前記アッシング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、前記シリコン基板表面の周縁部に印加するプラズマ発生電力と同じに設定されることにより、アッシングレートを増大させ、前記マスクパターンの開口内周付近に付着したデポ層の除去時間を短縮することが可能となる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板にバイアス電力を印加するとともに、
前記ドライエッチング工程において前記シリコン基板に印加するバイアス電力が、
前記アッシング工程において前記シリコン基板に印加するバイアス電力よりも低いか同じに設定される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
さらに、前記ドライエッチング工程において、前記シリコン基板に印加するバイアス電力を、前記アッシング工程において前記シリコン基板に印加するバイアス電力よりも低く設定することにより、ＲＩＥ－ｌａｇの発生を防止することが可能となる。
本発明のプロセスにおいては、ＲＩＥ－ｌａｇがエッチング工程におけるバイアス電力増大に応じて大きくなる傾向がある。このため、エッチングができる限界程度に低いバイアス電力値として設定すると、よりＲＩＥ－ｌａｇを小さくできる。一方、アッシング工程においては、バイアス電力を大きくしてアッシングレートを増大させることができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程における雰囲気圧力が、
前記デポ工程における雰囲気圧力と同じか高く設定される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
さらに、前記アッシング工程における雰囲気圧力を前記デポ工程における雰囲気圧力より高く設定することにより、前記アッシング工程におけるアッシングレートを増大させることが可能となる。
ここで、デポ工程ではカバレージの調整や最適化のために加工形状に応じて圧力を調整することができる。一方、アッシング工程ではアッシングレートを増大させるために比較的高圧領域として設定することができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程における雰囲気圧力が、
前記デポ工程における雰囲気圧力と同じか高く設定される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
ここで、ドライエッチング工程においては、エッチングレートを増大させるために比較的高圧領域として設定することができる。
本発明のシリコンのドライエッチング方法は、
その内部の減圧が可能で、前記内部で被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ１のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ２の交流電圧を印加する第二の高周波電源と、
前記第三電極に対して、第三の周波数λ３の交流電圧を印加する第三の高周波電源と、
前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ２と前記第三の周波数λ３が、λ２＞λ３の関係にある場合は、
前記ガス導入手段が前記上蓋の中央部に配置されている。
これにより、チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有することにより、固体ソースからプラズマ中に、不足するたとえば酸素元素が逐次導入される。これにより、被処理体であるシリコン基板に対して、基板の半径方向において酸素元素が均一に供給される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができるので、シリコン基板に加工される凹部パターンの側壁形状が、凹部パターンの深さ方向において略直線状に保たれる。ゆえに、シリコン基板の表面に沿った方向において、シリコン基板の半径方向の位置に依存せず、すなわち、シリコン基板の中央部と同様に外周部においても、エッチング形状が垂直（ストレート型）な凹部パターン（ホールやトレンチ等）を安定して作製することが可能となる。
したがって、基板サイズや基板形状に依存することなく、エッチング形状が垂直な凹部パターンをシリコン基板における処理面の全域に亘って作製できる。
本発明によれば、ＲＩＥ－ｌａｇの発生を抑制して、高アスペクト比で高精細なパターン形成をおこなうことを可能として、シリコンエッチング形状の先細を防ぎつつ垂直性を維持したまま、異なる寸法の凹部パターン（ホールやトレンチなどの凹形状）をエッチング処理後の深さの差を抑制して作成することができる。したがって、本発明は、異なる寸法の凹部パターン（ホールやトレンチなど）をエッチング処理後の深さの差を抑制して形成することができるという効果を奏することが可能となる。
本発明に係るシリコンのドライエッチング方法の第１実施形態によって製造されたシリコン基板を示す模式断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示すフローチャートである。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示す工程断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示す工程断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示す工程断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示す工程断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示す工程断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示す工程断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示す工程断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示す工程断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示す工程断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示す工程断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態を示す工程断面図である。 本発明に係るシリコンのドライエッチング方法の第１実施形態で用いられる装置を示す模式断面図である。 図１４の装置において、内周側と外周側に２つのスパイラル状電極を配置し、各電極にそれぞれ異なる周波数の電源を接続する位置を示す平面図である。 図１４の装置において、第一電極（外径Ｄ）と第二電極（外径ｄ）との関係を示す断面図である。 本発明に係るシリコンのドライエッチング方法の第２実施形態で用いられる製造装置を示す模式断面図である。 本発明に係るシリコンのドライエッチング方法の第３実施形態で用いられる製造装置を示す模式断面図である。 本発明に係るシリコンのドライエッチング方法の第４実施形態で用いられる製造装置を示す模式断面図である。 本発明に係るシリコンのドライエッチング方法の第５実施形態で用いられる製造装置を示す模式断面図である。 本発明に係るシリコンのドライエッチング方法の第６実施形態で用いられる製造装置を示す模式断面図である。 本発明に係るシリコンのドライエッチング方法の実施例を示す図である。 本発明に係るシリコンのドライエッチング方法の実施例を示す図である。 本発明に係るシリコンのドライエッチング方法の実施例を示す図である。 本発明に係るシリコンのドライエッチング方法の実施例を示す図である。 本発明に係るシリコンのドライエッチング方法の実施例を示す図である。 本発明に係るシリコンのドライエッチング方法の実施例を示す図である。
以下、本発明に係るシリコンのドライエッチング方法の第１実施形態を、図面に基づいて説明する。
図１は、本実施形態におけるシリコンのドライエッチング方法によって製造されたシリコン基板を示す模式断面図である。図２は、本実施形態におけるシリコンのドライエッチング方法を示すフローチャートである。図において、符号Ｓは、シリコン基板である。
本実施形態に係るシリコンのドライエッチング方法は、図１に示すように、シリコン基板Ｓの表面に凹部パターンＶＳおよび凹部パターンＶＬを形成する。
凹部パターンＶＳは、径寸法ΦＳを有する。凹部パターンＶＬは、径寸法ΦＬを有する。径寸法ΦＬは、径寸法ΦＳよりも大きく設定される。
凹部パターンＶＳと凹部パターンＶＬとの深さは等しく設定される。
凹部パターンＶＳと凹部パターンＶＬとは、例えば４～８程度、より好ましくは、８～１４程度の高アスペクト比である形状に形成される。
なお、凹部パターンＶＳと凹部パターンＶＬとは、シリコン基板Ｓを貫通していることもできる。
本実施形態に係るシリコンのドライエッチング方法は、図２に示すように、前工程Ｓ０１と、マスクパターン形成工程Ｓ０２と、デポ工程Ｓ０５と、ドライエッチング工程Ｓ０６と、アッシング工程Ｓ０７と、後工程Ｓ０１８と、を有する。
図２に示す前工程Ｓ０１では、公知のランプヒータ等を用いた２００℃以上の熱処理として、シリコン基板Ｓの前処理をおこなう。
図３は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示すマスクパターン形成工程Ｓ０２では、図３に示すように、シリコン基板Ｓの表面にマスク層Ｍを形成する。
マスク層Ｍは、例えば、Ｏ２プラズマにより除去されないＳｉＯ２膜やＳｉＮ膜、あるいは、メタル（金属）などから形成することができる。
さらに、マスク層Ｍは、プラズマＣＶＤやメタルスパッタなどから形成することができる。
さらに、マスクパターン形成工程Ｓ０２では、図３に示すように、マスク層Ｍにシリコン基板Ｓにおける凹部パターンＶＳの形状に対応するように処理領域を設定する開口パターン（マスクパターン）ＭＳと、凹部パターンＶＬの形状に対応するように処理領域を設定する開口パターン（マスクパターン）ＭＬとを形成する。
具体的には、マスクパターン形成工程Ｓ０２では、図示しないフォトレジスト層を積層して、露光現像等の処理をおこない、さらに、ドライエッチング処理等公知の処理をおこなうことで、開口パターンＭＳと開口パターンＭＬとを有するマスク層Ｍを形成する。
図４は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示すデポ工程Ｓ０５は、ドライエッチング工程Ｓ０６において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護することができるように、図４に示すように、シリコン基板Ｓ全面にフルオロカーボン等のポリマーからなるデポ層Ｄ１を異方性プラズマ処理により形成する。
デポ層Ｄ１は、フッ素化合物を使用したエッチングであるドライエッチング工程Ｓ０６において、垂直な側壁ＶＳｑ、ＶＬｑを達成するために、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑをエッチングから保護するとともに、エッチングを凹部パターンＶＳ，ＶＬの底部ＶＳｂ，ＶＬｂに限定する。
デポ層Ｄ１は、マスク層Ｍの表面および凹部パターンＶＳ，ＶＬの底部ＶＳｂ，ＶＬｂに積層する。また、図４においては、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑにおいてはデポ層Ｄ１を示しているが、実際にはあまり積層されない。
デポ工程Ｓ０５は、ＣＨＦ３、Ｃ２Ｆ６、Ｃ２Ｆ４、またはＣ４Ｆ８などの過フッ化炭化水素ガスを用いて、プラズマ処理をおこなう。ここで、デポ堆積時間を短縮するために、後述するプラズマ処理装置１０を用いる。
このとき、プラズマ処理装置１０においては、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。デポ工程Ｓ０５においては、内外の電力のいずれも電源が出力可能な最大値とし、アッシングレートを向上させることができる。
また、プラズマ処理装置１０においては、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２である電力が、後述するドライエッチング工程Ｓ０６およびアッシング工程Ｓ０７における値よりも小さく設定することができる。また、プラズマ処理装置１０においては、第一電極１２に対して、バイアス電圧を印加しないことができる。
デポ工程Ｓ０５においては、所定の雰囲気圧力として処理をおこなう。さらに、デポ工程Ｓ０５においては、Ａｒなどの希ガスを所定量添加することができる。
デポ工程Ｓ０５で形成されるデポ層Ｄ１は、径寸法の小さい開口パターンＭＳに対応する底部ＶＳｂに比べて、径寸法の大きい開口パターンＭＬに対応する底部ＶＬｂにおける膜厚が大きくなる。なお、開口パターンＭＳ，ＭＬの外方となるマスク層Ｍの表面におけるデポ層Ｄ１の膜厚に比べて、開口パターンＭＬの底部ＶＬｂにおけるデポ層Ｄ１の膜厚は同等かあるいは小さくなる。
つまり、デポ層Ｄ３の膜厚は、開口パターンＭＳ，ＭＬの外方となるマスク層Ｍの表面におけるデポ層Ｄ１の膜厚ＴＤ１、開口パターンＭＬの底部ＶＬｂにおけるデポ層Ｄ１の膜厚ＴＬＤ１、開口パターンＭＳの底部ＶＳｂにおけるデポ層Ｄ１の膜厚ＴＳＤ１、の順に小さくなる。
デポ工程Ｓ０５において、上記のように条件設定をおこなうことにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ，ＶＬｂにおけるデポ層Ｄ１のデポジションカバレージをそれぞれ最適化するように制御することが可能となる。ここで、デポジションカバレージとして望ましい条件の方向は、必要な膜厚となるデポ層Ｄ１を底部ＶＳｂ，ＶＬｂに積層する処理時間を短くすることである。つまり、デポ層Ｄ１を底部ＶＳｂ，ＶＬｂに積層する成膜速度を増大することである。
また、デポジションカバレージとして望ましい条件としては、エッチング深さおよびアスペクト比に応じてデポジションカバレージを調整することである。つまり、後述するように、底部ＶＳｂ，ＶＬｂの深さ変化に対応してアスペクト比が変化した場合でも、所望の厚さのデポ層Ｄ１を所定の積層成膜速度で成膜することを可能にできる。
さらに、底部ＶＳｂに積層するデポ層Ｄ１に対する均一性および確実性と、底部ＶＬｂに積層するデポ層Ｄ１に対する均一性および確実性とを、それぞれ向上することである。
図５は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示すドライエッチング工程Ｓ０６は、図５に示すように、異方性プラズマエッチングにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ，ＶＬｂを掘り下げて、底部ＶＳｂ１，ＶＬｂ１を形成する。
このとき、ドライエッチング工程Ｓ０６における処理条件、プラズマの異方性、および、デポ工程Ｓ０５によって積層したデポ層Ｄ１の膜厚差等によって、ドライエッチング工程Ｓ０６において形成する開口パターンＭＳに対応する底部ＶＳｂ１および開口パターンＭＬに対応する底部ＶＬｂ１の深さを均一になるように設定する。
具体的には、開口パターンＭＳに対応する底部ＶＳｂに積層したデポ層Ｄ１の膜厚ＴＳＤ１が、開口パターンＭＬに対応する底部ＶＬｂに積層したデポ層Ｄ１の膜厚ＴＬＤ１に比べて小さく、かつ、開口パターンＭＳに対応する底部ＶＳｂに対するエッチング量が、開口パターンＭＬに対応する底部ＶＬｂに対するエッチング量に比べて小さいために、これらが相殺されて、開口パターンＭＳに対応する底部ＶＳｂ１の深さと開口パターンＭＬに対応する底部ＶＬｂ１の深さとが均一になる。
また、ドライエッチング工程Ｓ０６において処理条件、プラズマの異方性、および、デポ層Ｄ１によって、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに及ぼすエッチングの影響を極めて低減させる。これにより、側壁ＶＳｑ，ＶＬｑがシリコン基板Ｓの表面と垂直で、かつ、略面一となり凹凸のない側壁ＶＳｑ，ＶＬｑを深さ方向に延長して形成する。
つまり、凹部パターンＶＳ，ＶＬとして均一径寸法となるように底部ＶＳｂ１，ＶＬｂ１を形成する。
この形状を実現するように、ドライエッチング工程Ｓ０６においては、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
このとき、プラズマ処理装置１０においては、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
また、プラズマ処理装置１０においては、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、デポ工程Ｓ０５における値よも大きく、また、アッシング工程Ｓ０７における値と同じ値に設定することができる。
また、プラズマ処理装置１０においては、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
また、プラズマ処理装置１０においては、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。周波数λ１は、たとえば、４００ｋＨｚとすることができる。
また、ドライエッチング工程Ｓ０６における異方性プラズマエッチングでは、ＳＦ６とＯ２の混合ガスをプラズマ分解して、Ｓｉの異方性エッチングをおこなうものである。これにより、ＳＦ６が分解して生成するＦラジカルが、Ｓｉをエッチングする（Ｆ＋Ｓｉ→ＳｉＦ４）。このエッチング反応は、等方性エッチングのため、異方性エッチングを行うために、側壁ＶＳｑ，ＶＬｑに絶縁層（保護膜）を付着させて、側壁ＶＳｑ，ＶＬｑのエッチング反応を抑制してもよい。
ドライエッチング工程Ｓ０６におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ１が除去されて側壁ＶＳｑ，ＶＬｑが露出する。
ここで、ドライエッチング工程Ｓ０６におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、絶縁層を形成して、側壁ＶＳｑ，ＶＬｑが保護されてもよい。同時に、Ｏによる側壁ＶＳｑ，ＶＬｑの酸化と、エッチング生成物であるＳｉＦ４が再分解されたＳｉとＯの反応によるＳｉＯｘのデポ膜の形成とによって側壁ＶＳｑ，ＶＬｑが保護される。
また、ドライエッチング工程Ｓ０６では、エッチング生成物であるＳｉＦ４が不足することを防止するために、ＳｉＦ４をガスとして供給することもできる。
さらに、ドライエッチング工程Ｓ０６においては、エッチングガスとしてＳＦ６又はＮＦ３を使用し、エッチングガスにケイ素化合物としてＳｉＦ４を、反応体としてＯ２、Ｎ２、Ｎ２Ｏ、ＮＯ、ＮＯｘまたはＣＯ２を添加して、底部を集中的にエッチングすることができる。
さらに、ドライエッチング工程Ｓ０６においては、冷媒経路を内部に有した静電チャックを第一電極１２に用いて処理中の基板温度を低温にすることで異方性を高めることができる。例えば、冷媒温度は１０℃以下に設定される。
図６は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示すアッシング工程Ｓ０７は、図６に示すように、ドライエッチング工程Ｓ０６の終了後において、残存したデポ層Ｄ１を除去する。
特に、アッシング工程Ｓ０７においては、マスク層Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ１を確実に除去するように、その条件が設定される。
アッシング工程Ｓ０７においては、ドライエッチング工程Ｓ０６の終了した後に、マスク層Ｍの表面に付着しているデポ層Ｄ１と、マスク層Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ１と、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに残存したデポ層Ｄ１と、を除去する。また、開口パターンＭＳに対応する底部ＶＳｂ１に残存したデポ層Ｄ１と、開口パターンＭＬに対応する底部ＶＬｂ１に残存したデポ層Ｄ１とがあった場合には、これを除去する。
ここで、最も重要なのは、開口パターンＭＳの内周位置に残存したデポ層Ｄ１と、開口パターンＭＬの内周位置に残存したデポ層Ｄ１と、を除去することである。もしも、このデポ層Ｄ１が除去しきれずに残存していた場合には、繰り返しサイクルの次のサイクルとして後工程である、次のデポ工程０５において、残存したデポ層Ｄ１にさらにデポ層Ｄ２が堆積してしまい、マスク層Ｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が減少してしまう。
すると、繰り返しサイクルの１サイクル目のアッシング工程Ｓ０７に対する後工程である２サイクル目のドライエッチング工程Ｓ０６において、異方性を強めたエッチングをおこなっても、デポ層Ｄ１およびデポ層Ｄ２によって底部ＶＳｂ１および底部ＶＬｂ１までエッチングプラズマが到達することが阻害される。したがって、底部ＶＳｂ１および底部ＶＬｂ１におけるエッチングが好適におこなわれず、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直ではなくなり、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまう可能性を排除できなくなる。
これに対して、開口パターンＭＳの内周位置にデポ層Ｄ１が残存せず、また、開口パターンＭＬの内周位置にデポ層Ｄ１が残存しない状態にした場合には、繰り返しサイクルの次のサイクルとして後工程である、次の２サイクル目となるデポ工程０５において、残存したデポ層Ｄ１にさらにデポ層Ｄ２が堆積することがなく、マスク層Ｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が所定の大きさを維持している状態に維持することができる。
すると、繰り返しサイクルの次のサイクルである２サイクル目のドライエッチング工程Ｓ０６において、後工程として異方性を強めたエッチングをおこなうことで、デポ層Ｄ１およびデポ層Ｄ２によって底部ＶＳｂ１および底部ＶＬｂ１までエッチングプラズマが到達することが阻害されない。したがって、底部ＶＳｂ１および底部ＶＬｂ１におけるエッチングが好適におこなわれて、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直な状態で伸長され、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまうことを防止して、同径の凹部パターンＶＳ，ＶＬを高アスペクト比で形成することが可能となる。
１サイクル目のアッシング工程Ｓ０７において、上記のように、開口パターンＭＳとＭＬとの内周位置に残存したデポ層Ｄ１を確実に除去するために、使用ガスＯ２の解離度の高いプラズマ処理をおこなう必要がある。このために、１サイクル目のアッシング工程Ｓ０７においても、後述するプラズマ処理装置１０を用いる。
このとき、１サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
また、１サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、デポ工程Ｓ０５における値よも大きく、また、ドライエッチング工程Ｓ０６における値と同じか高い値に設定することができる。
また、１サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
また、１サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。周波数λ１は、たとえば、４００ｋＨｚとすることができる。
また、１サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、第一電極１２に対して、バイアス電圧を印加することが好ましい。１サイクル目のアッシング工程Ｓ０７におけるバイアス電圧の電力は、１サイクル目のドライエッチング工程Ｓ０６におけるバイアス電圧の電力と等しいか、１サイクル目のドライエッチング工程Ｓ０６におけるバイアス電圧の電力よりも高く設定することができる。
１サイクル目のアッシング工程Ｓ０７において、Ｏ２ガスを供給してアッシングすることができる。Ｏ２ガス系異方性プラズマ処理では、開口パターンＭＳ，ＭＬの内周付近、および開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ１が確実に除去されて側壁ＶＳｑ，ＶＬｑが露出する。同時に、１サイクル目のアッシング工程Ｓ０７において、Ｏ２ガスを供給してアッシングするが、マスク層Ｍが、ＳｉＯ２膜やＳｉＮ膜、あるいは、メタル（金属）などから形成されていることで、Ｏ２プラズマにより除去されない。
本実施形態に係るシリコンのドライエッチング方法は、図２に示すように、デポ工程Ｓ０５と、ドライエッチング工程Ｓ０６と、アッシング工程Ｓ０７と、を１サイクルとして繰り返す。これにより、凹部パターンＶＳ，ＶＬの深さを長くする。
次に、２サイクル目について説明する。
図７は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す２サイクル目のデポ工程Ｓ０５は、２サイクル目における後工程のドライエッチング工程Ｓ０６において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護することができるように、図７に示すように、シリコン基板Ｓ全面にフルオロカーボン等のポリマーからなるデポ層Ｄ２を異方性プラズマ処理により形成する。
デポ層Ｄ２は、２サイクル目における後工程として、フッ素化合物を使用したエッチングであるドライエッチング工程Ｓ０６において、垂直な側壁ＭＳｑ、ＭＬｑを達成するために、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑをエッチングから保護するとともに、エッチングを凹部パターンＶＳ，ＶＬの底部ＶＳｂ１，ＶＬｂ１に限定する。
デポ層Ｄ２は、マスク層Ｍの表面および凹部パターンＶＳ，ＶＬの底部ＶＳｂ１，ＶＬｂ１に積層する。また、図７においては、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑにおいてはデポ層Ｄ２を示しているが、実際にはあまり積層されない。
２サイクル目のデポ工程Ｓ０５は、同様に、ＣＨＦ３、Ｃ２Ｆ６、Ｃ２Ｆ４、またはＣ４Ｆ８などの過フッ化炭化水素ガスを用いて、異方性プラズマ処理をおこなう。デポ工程Ｓ０５においては、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
２サイクル目のデポ工程Ｓ０５において、プラズマ処理装置１０では、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
ここで、２サイクル目以降のデポ工程Ｓ０５において、１サイクル目のデポ工程Ｓ０５と同等の設定とすることもできる。
また、２サイクル目のデポ工程Ｓ０５において、プラズマ処理装置１０では、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２である電力が、後述するドライエッチング工程Ｓ０６およびアッシング工程Ｓ０７における値よりも小さく設定することができる。また、プラズマ処理装置１０においては、第一電極１２に対して、バイアス電圧を印加しないことができる。
２サイクル目のデポ工程Ｓ０５においては、所定の雰囲気圧力として処理をおこなう。さらに、２サイクル目のデポ工程Ｓ０５においては、１サイクル目のデポ工程Ｓ０５と同等の設定とすることもできるが、凹部パターンＶＳ，ＶＬの底部ＶＳｂ１，ＶＬｂ１へのデポジションレートの低下に対応するため、内周側の第二電極Ｅ２に印加する高周波または外周側の第三電極Ｅ３に印加する高周波の電力、もしくはその両方を増大させてもよく、デポジション粒子を引き込むためにバイアス電圧を印加する条件とすることができる。
２サイクル目のデポ工程Ｓ０５で形成されるデポ層Ｄ２は、１サイクル目のデポ工程Ｓ０５と同様に、径寸法の小さい開口パターンＭＳに対応する底部ＶＳｂに比べて、径寸法の大きい開口パターンＭＬに対応する底部ＶＬｂにおける膜厚が大きくなる。なお、開口パターンＭＳ，ＭＬの外方となるマスク層Ｍの表面におけるデポ層Ｄ２の膜厚に比べて、開口パターンＭＬの底部ＶＬｂにおけるデポ層Ｄ２の膜厚は同等かあるいは小さくなる。
つまり、デポ層Ｄ３の膜厚は、開口パターンＭＳ，ＭＬの外方となるマスク層Ｍの表面におけるデポ層Ｄ２の膜厚ＴＤ２、開口パターンＭＬの底部ＶＬｂ１におけるデポ層Ｄ２の膜厚ＴＬＤ２、開口パターンＭＳの底部ＶＳｂ１におけるデポ層Ｄ２の膜厚ＴＳＤ２、の順に小さくなる。
２サイクル目のデポ工程Ｓ０５において、上記のように条件設定をおこなうことにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ１，ＶＬｂ１におけるデポ層Ｄ２のデポジションカバレージをそれぞれ最適化するように制御することが可能となる。ここで、デポジションカバレージとして望ましい条件の方向は、必要な膜厚となるデポ層Ｄ２を底部ＶＳｂ１，ＶＬｂ１に積層する処理時間を短くすることである。つまり、デポ層Ｄ２を底部ＶＳｂ１，ＶＬｂ１に積層する成膜速度を増大することである。
また、２サイクル目のデポ工程Ｓ０５において、デポジションカバレージとして望ましい条件としては、エッチング深さおよびアスペクト比に対応してデポジションカバレージを調整することである。つまり、後述するように、底部ＶＳｂ，ＶＬｂからの底部ＶＳｂ１，ＶＬｂ１の深さ変化に対応してアスペクト比が変化した場合でも、所望の厚さのデポ層Ｄ２を所定の積層成膜速度で成膜することを可能にできる。
さらに、底部ＶＳｂ１に積層するデポ層Ｄ２に対する均一性および確実性と、底部ＶＬｂ１に積層するデポ層Ｄ２に対する均一性および確実性とを、それぞれ向上することである。
さらに、２サイクル目のデポ工程Ｓ０５において、１サイクル目のデポ工程Ｓ０５に対して、長い時間とすることができる。なお、３サイクル目以降のデポ工程Ｓ０５においても同様である。
図８は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す２サイクル目のドライエッチング工程Ｓ０６は、図８に示すように、異方性プラズマエッチングにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ１，ＶＬｂ１を掘り下げて、底部ＶＳｂ２，ＶＬｂ２を形成する。
このとき、２サイクル目のドライエッチング工程Ｓ０６における処理条件、プラズマの異方性、および、２サイクル目のデポ工程Ｓ０５によって積層したデポ層Ｄ２の膜厚差等によって、ドライエッチング工程Ｓ０６において形成する開口パターンＭＳに対応する底部ＶＳｂ２および開口パターンＭＬに対応する底部ＶＬｂ２の深さを均一になるように設定する。
具体的には、開口パターンＭＳに対応する底部ＶＳｂ１に積層したデポ層Ｄ２の膜厚ＴＳＤ２が、開口パターンＭＬに対応する底部ＶＬｂ１に積層したデポ層Ｄ２の膜厚ＴＬＤ２に比べて小さく、かつ、開口パターンＭＳに対応する底部ＶＳｂ１に対するエッチング量が、開口パターンＭＬに対応する底部ＶＬｂ１に対するエッチング量に比べて小さいために、これらが相殺されて、開口パターンＭＳに対応する底部ＶＳｂ２の深さと開口パターンＭＬに対応する底部ＶＬｂ２の深さとが均一になる。
また、２サイクル目のドライエッチング工程Ｓ０６において処理条件、プラズマの異方性、および、デポ層Ｄ２によって、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに及ぼすエッチングの影響を極めて低減させる。これにより、側壁ＶＳｑ，ＶＬｑがシリコン基板Ｓの表面と垂直で、かつ、略面一となり凹凸のない側壁ＶＳｑ，ＶＬｑを深さ方向に延長して形成する。
つまり、凹部パターンＶＳ，ＶＬとして均一径寸法となるように底部ＶＳｂ２，ＶＬｂ２を形成する。
この形状を実現するように、２サイクル目のドライエッチング工程Ｓ０６においても、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
このとき、２サイクル目のドライエッチング工程Ｓ０６におけるプラズマ処理装置１０では、１サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
また、２サイクル目のドライエッチング工程Ｓ０６においても、プラズマ処理装置１０では、１サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、２サイクル目のデポ工程Ｓ０５における値よも大きく、また、２サイクル目のアッシング工程Ｓ０７における値と同じ値に設定することができる。
また、２サイクル目のドライエッチング工程Ｓ０６においても、プラズマ処理装置１０では、１サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
また、２サイクル目のドライエッチング工程Ｓ０６においても、プラズマ処理装置１０では、１サイクル目と同様に、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。周波数λ１は、たとえば、４００ｋＨｚとすることができる。
また、２サイクル目のドライエッチング工程Ｓ０６における異方性プラズマエッチングでは、１サイクル目と同様に、ＳＦ６とＯ２の混合ガスをプラズマ分解して、Ｓｉの異方性エッチングをおこなうものである。これにより、ＳＦ６が分解して生成するＦラジカルが、Ｓｉをエッチングする（Ｆ＋Ｓｉ→ＳｉＦ４）。このエッチング反応は、等方性エッチングのため、異方性エッチングを行うために、側壁ＶＳｑ，ＶＬｑに保護膜を付着させており、側壁ＶＳｑ，ＶＬｑのエッチング反応を抑制してもよい。
２サイクル目のドライエッチング工程Ｓ０６におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、１サイクル目と同様に、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ２が除去されて側壁ＶＳｑ，ＶＬｑが露出する。
ここで、２サイクル目のドライエッチング工程Ｓ０６におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、１サイクル目と同様に、絶縁層を形成して、側壁ＶＳｑ，ＶＬｑが保護されてもよい。同時に、Ｏによる側壁ＶＳｑ，ＶＬｑの酸化と、エッチング生成物であるＳｉＦ４が再分解されたＳｉとＯの反応によるＳｉＯｘのデポ膜の形成とによって側壁ＶＳｑ，ＶＬｑが保護される。
また、２サイクル目のドライエッチング工程Ｓ０６では、１サイクル目と同様に、エッチング生成物であるＳｉＦ４が不足することを防止するために、ＳｉＦ４をガスとして供給することもできる。
さらに、２サイクル目のドライエッチング工程Ｓ０６においては、１サイクル目と同様に、エッチングガスとしてＳＦ６又はＮＦ３を使用し、エッチングガスにケイ素化合物としてＳｉＦ４を、反応体としてＯ２、Ｎ２、Ｎ２Ｏ、ＮＯ、ＮＯｘまたはＣＯ２を添加して、底部を集中的にエッチングすることができる。
さらに、２サイクル目のドライエッチング工程Ｓ０６においては、１サイクル目のドライエッチング工程Ｓ０６に対して、長い時間とすることもできる。なお、３サイクル目以降のドライエッチング工程Ｓ０６においても同様である。
図９は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す２サイクル目のアッシング工程Ｓ０７は、図９に示すように、２サイクル目のドライエッチング工程Ｓ０６の終了後において、残存したデポ層Ｄ２を除去する。
特に、２サイクル目のアッシング工程Ｓ０７においては、マスク層Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ２を確実に除去するように、その条件が設定される。
２サイクル目のアッシング工程Ｓ０７においては、１サイクル目と同様に、２サイクル目のドライエッチング工程Ｓ０６の終了した後に、マスク層Ｍの表面に付着しているデポ層Ｄ２と、マスク層Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ２と、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに残存したデポ層Ｄ２と、を除去する。
さらに、開口パターンＭＳに対応する底部ＶＳｂ２に残存したデポ層Ｄ２と、開口パターンＭＬに対応する底部ＶＬｂ２に残存したデポ層Ｄ２と、があればこれを除去する。
ここで、最も重要なのは、開口パターンＭＳの内周位置に残存したデポ層Ｄ２と、開口パターンＭＬの内周位置に残存したデポ層Ｄ２と、を除去することである。もしも、このデポ層Ｄ２が除去しきれずに残存していた場合には、繰り返しサイクルの次のサイクルとして後工程である、次のデポ工程０５において、残存したデポ層Ｄ２にさらにデポ層Ｄ３が堆積してしまい、マスク層Ｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が減少してしまう。
すると、２サイクル目の次サイクルである後工程として、３サイクル目となるドライエッチング工程Ｓ０６において、異方性を強めたエッチングをおこなっても、デポ層Ｄ２およびデポ層Ｄ３によって底部ＶＳｂ１および底部ＶＬｂ１までエッチングプラズマが到達することが阻害される。したがって、底部ＶＳｂ１および底部ＶＬｂ１におけるエッチングが好適におこなわれず、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直ではなくなり、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまう可能性を排除できなくなる。
これに対して、開口パターンＭＳの内周位置にデポ層Ｄ２が残存せず、また、開口パターンＭＬの内周位置にデポ層Ｄ２が残存しない状態にした場合には、繰り返しサイクルの次のサイクルとして後工程である、次の３サイクル目となるデポ工程０５において、残存したデポ層Ｄ２にさらにデポ層Ｄ３が堆積することがなく、マスク層Ｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が所定の大きさを維持している状態に維持することができる。
すると、繰り返しサイクルの次のサイクルである３サイクル目のドライエッチング工程Ｓ０６において、後工程として異方性を強めたエッチングをおこなうことで、デポ層Ｄ２およびデポ層Ｄ３によって底部ＶＳｂ２および底部ＶＬｂ２までエッチングプラズマが到達することが阻害されない。したがって、底部ＶＳｂ２および底部ＶＬｂ２におけるエッチングが好適におこなわれて、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直な状態で伸長され、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまうことを防止して、同径の凹部パターンＶＳ，ＶＬを高アスペクト比で形成することが可能となる。
２サイクル目のアッシング工程Ｓ０７において、上記のように、開口パターンＭＳとＭＬとの内周位置に残存したデポ層Ｄ２を確実に除去するために、１サイクル目と同様に、プラズマ処理に強い異方性を持たせる必要がある。このために、２サイクル目のアッシング工程Ｓ０７においても、後述するプラズマ処理装置１０を用いる。
このとき、２サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、１サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
また、２サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、１サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、デポ工程Ｓ０５における値よも大きく、また、２サイクル目のドライエッチング工程Ｓ０６における値と同じ値に設定することができる。
また、２サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、１サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
また、２サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、１サイクル目と同様に、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。周波数λ１は、たとえば、４００ｋＨｚとすることができる。
また、２サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、１サイクル目と同様に、第一電極１２に対して、バイアス電圧を印加することが好ましい。２サイクル目のアッシング工程Ｓ０７におけるバイアス電圧の電力は、２サイクル目のドライエッチング工程Ｓ０６におけるバイアス電圧の電力と等しいか、２サイクル目のドライエッチング工程Ｓ０６におけるバイアス電圧の電力よりも高く設定することができる。
２サイクル目のアッシング工程Ｓ０７において、Ｏ２ガスを供給してアッシングすることができる。Ｏ２ガス系異方性プラズマ処理では、開口パターンＭＳ，ＭＬの内周付近、および開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ２が確実に除去されて側壁ＶＳｑ，ＶＬｑが露出する。同時に、２サイクル目のアッシング工程Ｓ０７において、Ｏ２ガスを供給してアッシングするが、マスク層Ｍが、ＳｉＯ２膜やＳｉＮ膜、あるいは、メタル（金属）などから形成されていることで、Ｏ２プラズマにより除去されない。
本実施形態に係るシリコンのドライエッチング方法は、図２に示すように、デポ工程Ｓ０５と、ドライエッチング工程Ｓ０６と、アッシング工程Ｓ０７と、を１サイクルとして繰り返す。これにより、凹部パターンＶＳ，ＶＬの深さをさらに長くする。
次に、３サイクル目について説明する。
図１０は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す３サイクル目のデポ工程Ｓ０５は、３サイクル目における後工程のドライエッチング工程Ｓ０６において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護することができるように、図１０に示すように、シリコン基板Ｓ全面にフルオロカーボン等のポリマーからなるデポ層Ｄ３を異方性プラズマ処理により形成する。
デポ層Ｄ２は、３サイクル目における後工程として、フッ素化合物を使用したエッチングであるドライエッチング工程Ｓ０６において、垂直な側壁ＭＳｑ、ＭＬｑを達成するために、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑをエッチングから保護するとともに、エッチングを凹部パターンＶＳ，ＶＬの底部ＶＳｂ２，ＶＬｂ２に限定する。
デポ層Ｄ３は、マスク層Ｍの表面および凹部パターンＶＳ，ＶＬの底部ＶＳｂ２，ＶＬｂ２に積層する。また、図１０においては、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑにおいてはデポ層Ｄ３を示しているが、実際にはあまり積層されない。
３サイクル目のデポ工程Ｓ０５は、２サイクル目と同様に、ＣＨＦ３、Ｃ２Ｆ６、Ｃ２Ｆ４、またはＣ４Ｆ８などの過フッ化炭化水素ガスを用いて、異方性プラズマ処理をおこなう。デポ工程Ｓ０５においては、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
３サイクル目のデポ工程Ｓ０５において、プラズマ処理装置１０では、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
このとき、１サイクル目のデポ工程Ｓ０５、および／または、２サイクル目のデポ工程Ｓ０５と同等の設定とすることもできる。
また、３サイクル目のデポ工程Ｓ０５において、プラズマ処理装置１０では、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２である電力が、後述するドライエッチング工程Ｓ０６およびアッシング工程Ｓ０７における値よりも小さく設定することができる。また、プラズマ処理装置１０においては、第一電極１２に対して、バイアス電圧を印加しないことができる。
３サイクル目のデポ工程Ｓ０５においては、所定の雰囲気圧力として処理をおこなう。さらに、３サイクル目のデポ工程Ｓ０５においては、１サイクル目のデポ工程Ｓ０５、および／または、２サイクル目のデポ工程Ｓ０５と同等の設定とすることもできる。
３サイクル目のデポ工程Ｓ０５で形成されるデポ層Ｄ３は、２サイクル目のデポ工程Ｓ０５と同様に、径寸法の小さい開口パターンＭＳに対応する底部ＶＳｂ２に比べて、径寸法の大きい開口パターンＭＬに対応する底部ＶＬｂ２における膜厚が大きくなる。なお、開口パターンＭＳ，ＭＬの外方となるマスク層Ｍの表面におけるデポ層Ｄ３の膜厚に比べて、開口パターンＭＬの底部ＶＬｂ２におけるデポ層Ｄ３の膜厚は同等かあるいは小さくなる。
つまり、デポ層Ｄ３の膜厚は、開口パターンＭＳ，ＭＬの外方となるマスク層Ｍの表面におけるデポ層Ｄ３の膜厚ＴＤ３、開口パターンＭＬの底部ＶＬｂ２におけるデポ層Ｄ３の膜厚ＴＬＤ３、開口パターンＭＳの底部ＶＳｂ２におけるデポ層Ｄ３の膜厚ＴＳＤ３、の順に小さくなる。
３サイクル目のデポ工程Ｓ０５において、上記のように条件設定をおこなうことにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ２，ＶＬｂ２におけるデポ層Ｄ３のデポジションカバレージをそれぞれ最適化するように制御することが可能となる。ここで、デポジションカバレージとして望ましい条件の方向は、必要な膜厚となるデポ層Ｄ３を底部ＶＳｂ２，ＶＬｂ２に積層する処理時間を短くすることである。つまり、デポ層Ｄ３を底部ＶＳｂ２，ＶＬｂ２に積層する成膜速度を増大することである。
また、３サイクル目のデポ工程Ｓ０５において、デポジションカバレージとして望ましい条件としては、エッチング深さおよびアスペクト比に対応してデポジションカバレージを調整することである。つまり、後述するように、底部ＶＳｂ１，ＶＬｂ１からの底部ＶＳｂ２，ＶＬｂ２の深さ変化に対応してアスペクト比が変化した場合でも、所望の厚さのデポ層Ｄ３を所定の積層成膜速度で成膜することを可能にできる。
さらに、底部ＶＳｂ２に積層するデポ層Ｄ３に対する均一性および確実性と、底部ＶＬｂ１に積層するデポ層Ｄ３に対する均一性および確実性とを、それぞれ向上することである。
さらに、３サイクル目のデポ工程Ｓ０５において、１サイクル目のデポ工程Ｓ０５、および／または、２サイクル目のデポ工程Ｓ０５に対して、同様におこなうことができる。
図１１は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す３サイクル目のドライエッチング工程Ｓ０６は、図１１に示すように、異方性プラズマエッチングにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ２，ＶＬｂ２を掘り下げて、底部ＶＳｂ３，ＶＬｂ３を形成する。
このとき、３サイクル目のドライエッチング工程Ｓ０６における処理条件、プラズマの異方性、および、３サイクル目のデポ工程Ｓ０５によって積層したデポ層Ｄ３の膜厚差等によって、このドライエッチング工程Ｓ０６において形成する開口パターンＭＳに対応する底部ＶＳｂ３および開口パターンＭＬに対応する底部ＶＬｂ３の深さを均一になるように設定する。
具体的には、開口パターンＭＳに対応する底部ＶＳｂ２に積層したデポ層Ｄ３の膜厚ＴＳＤ３が、開口パターンＭＬに対応する底部ＶＬｂ２に積層したデポ層Ｄ３の膜厚ＴＬＤ３に比べて小さく、かつ、開口パターンＭＳに対応する底部ＶＳｂ２に対するエッチング量が、開口パターンＭＬに対応する底部ＶＬｂ２に対するエッチング量に比べて小さいために、これらが相殺されて、開口パターンＭＳに対応する底部ＶＳｂ３の深さと開口パターンＭＬに対応する底部ＶＬｂ３の深さとが均一になる。
また、３サイクル目のドライエッチング工程Ｓ０６において処理条件、プラズマの異方性、および、デポ層Ｄ３によって、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに及ぼすエッチングの影響を極めて低減させてもよい。これにより、側壁ＶＳｑ，ＶＬｑがシリコン基板Ｓの表面と垂直で、かつ、略面一となり凹凸のない側壁ＶＳｑ，ＶＬｑを深さ方向に延長して形成する。
つまり、凹部パターンＶＳ，ＶＬとして均一径寸法となるように底部ＶＳｂ３，ＶＬｂ３を形成する。
この形状を実現するように、３サイクル目のドライエッチング工程Ｓ０６においても、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
このとき、３サイクル目のドライエッチング工程Ｓ０６におけるプラズマ処理装置１０では、２サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
また、３サイクル目のドライエッチング工程Ｓ０６においても、プラズマ処理装置１０では、２サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、３サイクル目のデポ工程Ｓ０５における値よも大きく、また、３サイクル目のアッシング工程Ｓ０７における値と同じ値に設定することができる。
また、３サイクル目のドライエッチング工程Ｓ０６においても、プラズマ処理装置１０では、２サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
また、３サイクル目のドライエッチング工程Ｓ０６においても、プラズマ処理装置１０では、２サイクル目と同様に、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。周波数λ１は、たとえば、４００ｋＨｚとすることができる。
また、３サイクル目のドライエッチング工程Ｓ０６における異方性プラズマエッチングでは、２サイクル目と同様に、ＳＦ６とＯ２の混合ガスをプラズマ分解して、Ｓｉの異方性エッチングをおこなうものである。これにより、ＳＦ６が分解して生成するＦラジカルが、Ｓｉをエッチングする（Ｆ＋Ｓｉ→ＳｉＦ４）。このエッチング反応は、等方性エッチングのため、異方性エッチングを行うために、側壁ＶＳｑ，ＶＬｑに保護膜を付着させて、側壁ＶＳｑ，ＶＬｑのエッチング反応を抑制してもよい。
３サイクル目のドライエッチング工程Ｓ０６におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、２サイクル目と同様に、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ２が除去されて側壁ＶＳｑ，ＶＬｑが露出する。
ここで、３サイクル目のドライエッチング工程Ｓ０６におけるＳＦ６／Ｏ２の混合ガス系異方性プラズマエッチングでは、２サイクル目と同様に、絶縁層を形成して、側壁ＶＳｑ，ＶＬｑが保護されてもよい。同時に、Ｏによる側壁ＶＳｑ，ＶＬｑの酸化と、エッチング生成物であるＳｉＦ４が再分解されたＳｉとＯの反応によるＳｉＯｘのデポ膜の形成とによって側壁ＶＳｑ，ＶＬｑが保護される。
また、３サイクル目のドライエッチング工程Ｓ０６では、２サイクル目と同様に、エッチング生成物であるＳｉＦ４が不足することを防止するために、ＳｉＦ４をガスとして供給することもできる。
さらに、３サイクル目のドライエッチング工程Ｓ０６においては、２サイクル目と同様に、エッチングガスとしてＳＦ６又はＮＦ３を使用し、エッチングガスにケイ素化合物としてＳｉＦ４を、反応体としてＯ２、Ｎ２、Ｎ２Ｏ、ＮＯ、ＮＯｘまたはＣＯ２を添加して、底部を集中的にエッチングすることができる。
さらに、３サイクル目のドライエッチング工程Ｓ０６においては、１サイクル目のドライエッチング工程Ｓ０６、および／または、２サイクル目のドライエッチング工程Ｓ０６に対して、とすることができる。
図１２は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す３サイクル目のアッシング工程Ｓ０７は、図１２に示すように、３サイクル目のドライエッチング工程Ｓ０６の終了後において、残存したデポ層Ｄ３を除去する。
特に、３サイクル目のアッシング工程Ｓ０７においては、マスク層Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ３を確実に除去するように、その条件が設定される。
３サイクル目のアッシング工程Ｓ０７においては、１サイクル目および／または２サイクル目と同様に、３サイクル目のドライエッチング工程Ｓ０６の終了した後に、マスク層Ｍの表面に付着しているデポ層Ｄ３と、マスク層Ｍの開口パターンＭＳおよび開口パターンＭＬの内周付近に残存したデポ層Ｄ３と、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑに残存したデポ層Ｄ３と、を除去する。
さらに、開口パターンＭＳに対応する底部ＶＳｂ３に残存したデポ層Ｄ３と、開口パターンＭＬに対応する底部ＶＬｂ３に残存したデポ層Ｄ３と、があればこれを除去する。
ここで、最も重要なのは、開口パターンＭＳの内周位置に残存したデポ層Ｄ３と、開口パターンＭＬの内周位置に残存したデポ層Ｄ３と、を除去することである。もしも、このデポ層Ｄ３が除去しきれずに残存していた場合には、繰り返しサイクルの次のサイクルにおける後工程である、４サイクル目のデポ工程０５において、残存したデポ層Ｄ３にさらに次のデポ層Ｄ４が堆積してしまい、マスク層Ｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が減少してしまう。
すると、３サイクル目の次サイクルである後工程として、４サイクル目となるドライエッチング工程Ｓ０６において、異方性を強めたエッチングをおこなっても、デポ層Ｄ２およびデポ層Ｄ３によって底部ＶＳｂ２および底部ＶＬｂ２までエッチングプラズマが到達することが阻害される。したがって、底部ＶＳｂ２および底部ＶＬｂ２におけるエッチングが好適におこなわれず、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直ではなくなり、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまう可能性を排除できなくなる。
これに対して、開口パターンＭＳの内周位置にデポ層Ｄ３が残存せず、また、開口パターンＭＬの内周位置にデポ層Ｄ３が残存しない状態にした場合には、繰り返しサイクルの次のサイクルとして後工程である、次のサイクルにおけるデポ工程０５において、残存したデポ層Ｄ３にさらにデポ層Ｄ４が堆積することがなく、マスク層Ｍにおける開口パターンＭＳおよび開口パターンＭＬの開口径（開口面積）が所定の大きさを維持している状態に維持することができる。
すると、繰り返しサイクルの次のサイクルにおけるドライエッチング工程Ｓ０６において、後工程として異方性を強めたエッチングをおこなうことで、デポ層Ｄ３およびデポ層Ｄ４によって底部ＶＳｂ２および底部ＶＬｂ２までエッチングプラズマが到達することが阻害されない。したがって、底部ＶＳｂ２および底部ＶＬｂ２におけるエッチングが好適におこなわれて、開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑが垂直な状態で伸長され、凹部パターンＶＳ，ＶＬの形状が先細りとなってしまうことを防止して、同径の凹部パターンＶＳ，ＶＬを高アスペクト比で形成することが可能となる。
３サイクル目のアッシング工程Ｓ０７において、上記のように、開口パターンＭＳとＭＬとの内周位置に残存したデポ層Ｄ３を確実に除去するために、１サイクル目および／または２サイクル目と同様に、プラズマ処理に強い異方性を持たせる必要がある。このために、３サイクル目のアッシング工程Ｓ０７においても、後述するプラズマ処理装置１０を用いる。
このとき、３サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、１サイクル目および／または２サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
また、３サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、１サイクル目および／または２サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、デポ工程Ｓ０５における値よも大きく、また、３サイクル目のドライエッチング工程Ｓ０６における値と同じ値に設定することができる。
また、３サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、１サイクル目および／または２サイクル目と同様に、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２の供給電力が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３の供給電力と同じ値に設定することができる。
また、３サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、１サイクル目および／または２サイクル目と同様に、第一電極１２に対して、周波数λ１であるバイアス電圧を印加することが好ましい。周波数λ１は、外周側の第三電極Ｅ３に印加する高周波の周波数λ３よりも低い値に設定することができる。周波数λ１は、たとえば、４００ｋＨｚとすることができる。
また、３サイクル目のアッシング工程Ｓ０７におけるプラズマ処理装置１０では、１サイクル目および／または２サイクル目と同様に、第一電極１２に対して、バイアス電圧を印加することが好ましい。３サイクル目のアッシング工程Ｓ０７におけるバイアス電圧の電力は、３サイクル目のドライエッチング工程Ｓ０６におけるバイアス電圧の電力と等しいか、３サイクル目のドライエッチング工程Ｓ０６におけるバイアス電圧の電力よりも高く設定することができる。
３サイクル目のアッシング工程Ｓ０７において、Ｏ２ガスを供給してアッシングすることができる。Ｏ２ガス系異方性プラズマ処理では、開口パターンＭＳ，ＭＬの内周付近、および開口パターンＭＳ，ＭＬに対応する側壁ＶＳｑ，ＶＬｑにおいてデポ層Ｄ３が確実に除去されて側壁ＶＳｑ，ＶＬｑが露出する。同時に、３サイクル目のアッシング工程Ｓ０７において、Ｏ２ガスを供給してアッシングするが、マスク層Ｍが、ＳｉＯ２膜やＳｉＮ膜、あるいは、メタル（金属）などから形成されていることで、Ｏ２プラズマにより除去されない。
本実施形態に係るシリコンのドライエッチング方法は、図２に示すように、デポ工程Ｓ０５と、ドライエッチング工程Ｓ０６と、アッシング工程Ｓ０７と、を１サイクルとして繰り返す。これにより、凹部パターンＶＳ，ＶＬの深さをさらに長くする。
次に、４サイクル目について説明する。
図１３は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図２に示す４サイクル目のデポ工程Ｓ０５は、４サイクル目における後工程のドライエッチング工程Ｓ０６において、凹部パターンＶＳと凹部パターンＶＬとの側壁をエッチングから保護することができるように、図１３に示すように、シリコン基板Ｓ全面にフルオロカーボン等のポリマーからなるデポ層Ｄ４を異方性プラズマ処理により形成する。
デポ層Ｄ４は、４サイクル目における後工程として、フッ素化合物を使用したエッチングであるドライエッチング工程Ｓ０６において、垂直な側壁ＭＳｑ、ＭＬｑを達成するために、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑをエッチングから保護するとともに、エッチングを凹部パターンＶＳ，ＶＬの底部ＶＳｂ３，ＶＬｂ３に限定する。
デポ層Ｄ４は、マスク層Ｍの表面および凹部パターンＶＳ，ＶＬの底部ＶＳｂ３，ＶＬｂ３に積層する。また、図１３においては、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ、ＶＬｑにおいてはデポ層Ｄ４を示しているが、実際にはあまり積層されない。
４サイクル目のデポ工程Ｓ０５は、３サイクル目と同様に、ＣＨＦ３、Ｃ２Ｆ６、Ｃ２Ｆ４、またはＣ４Ｆ８などの過フッ化炭化水素ガスを用いて、異方性プラズマ処理をおこなう。デポ工程Ｓ０５においては、プラズマ処理に強い異方性を持たせるために、後述するプラズマ処理装置１０を用いる。
４サイクル目のデポ工程Ｓ０５において、プラズマ処理装置１０では、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２が、外周側の第三電極Ｅ３に印加する高周波の周波数λ３に比べて大きく設定することができる。具体的には、周波数λ２が１３．６５ＭＨｚとされ、周波数λ３が２ＭＨｚとされることができる。
このとき、１サイクル目～３サイクル目におけるいずれかのデポ工程Ｓ０５と同等の設定とすることもできる。
また、４サイクル目のデポ工程Ｓ０５において、プラズマ処理装置１０では、後述するように内周側の第二電極Ｅ２に印加する高周波の周波数λ２である電力が、後述するドライエッチング工程Ｓ０６およびアッシング工程Ｓ０７における値よりも小さく設定することができる。また、プラズマ処理装置１０においては、第一電極１２に対して、バイアス電圧を印加しないことができる。
４サイクル目のデポ工程Ｓ０５においては、所定の雰囲気圧力として処理をおこなう。さらに、４サイクル目のデポ工程Ｓ０５においては、１サイクル目～３サイクル目におけるいずれかのデポ工程Ｓ０５と同等の設定とすることもできる。
４サイクル目のデポ工程Ｓ０５で形成されるデポ層Ｄ４は、１サイクル目～３サイクル目におけるいずれかのデポ工程Ｓ０５と同様に、径寸法の小さい開口パターンＭＳに対応する底部ＶＳｂ３に比べて、径寸法の大きい開口パターンＭＬに対応する底部ＶＬｂ３における膜厚が大きくなる。なお、開口パターンＭＳ，ＭＬの外方となるマスク層Ｍの表面におけるデポ層Ｄ４の膜厚に比べて、開口パターンＭＬの底部ＶＬｂ３におけるデポ層Ｄ４の膜厚は同等かあるいは小さくなる。
つまり、デポ層Ｄ４の膜厚は、開口パターンＭＳ，ＭＬの外方となるマスク層Ｍの表面におけるデポ層Ｄ４の膜厚ＴＤ４、開口パターンＭＬの底部ＶＬｂ３におけるデポ層Ｄ４の膜厚ＴＬＤ４、開口パターンＭＳの底部ＶＳｂ３におけるデポ層Ｄ４の膜厚ＴＳＤ４、の順に小さくなる。
４サイクル目のデポ工程Ｓ０５において、上記のように条件設定をおこなうことにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ３，ＶＬｂ３におけるデポ層Ｄ４のデポジションカバレージをそれぞれ最適化するように制御することが可能となる。ここで、デポジションカバレージとして望ましい条件の方向は、必要な膜厚となるデポ層Ｄ４を底部ＶＳｂ３，ＶＬｂ３に積層する処理時間を短くすることである。つまり、デポ層Ｄ４を底部ＶＳｂ３，ＶＬｂ３に積層する成膜速度を増大することである。
また、４サイクル目のデポ工程Ｓ０５において、デポジションカバレージとして望ましい条件としては、エッチング深さおよびアスペクト比に対応してデポジションカバレージを調整することである。つまり、後述するように、底部ＶＳｂ２，ＶＬｂ２からの底部ＶＳｂ３，ＶＬｂ３の深さ変化に対応してアスペクト比が変化した場合でも、所望の厚さのデポ層Ｄ３を所定の積層成膜速度で成膜することを可能にできる。
さらに、底部ＶＳｂ３に積層するデポ層Ｄ４に対する均一性および確実性と、底部ＶＬｂ３に積層するデポ層Ｄ４に対する均一性および確実性とを、それぞれ向上することである。
次に、図２に示す４サイクル目のドライエッチング工程Ｓ０６として、異方性プラズマエッチングにより、開口パターンＭＳ，ＭＬに対応する底部ＶＳｂ２，ＶＬｂ２を掘り下げて、底部ＶＳｂ３，ＶＬｂ３を形成する。
次に、図２に示す４サイクル目のアッシング工程Ｓ０７として、残存したデポ層Ｄ４を除去する。
これにより、シリコン基板Ｓの表面に、径寸法ΦＳを有する凹部パターンＶＳと、径寸法ΦＬを有する凹部パターンＶＬを、同じ深さとして形成する。
さらに、図１に示すように、必要であればマスク層Ｍを除去することで、本実施形態に係るシリコンのドライエッチング方法を終了する。
本実施形態に係るシリコンのドライエッチング方法は、図２に示すように、デポ工程Ｓ０５と、ドライエッチング工程Ｓ０６と、アッシング工程Ｓ０７と、を１サイクルとして繰り返すことにより、異なる径寸法の凹部パターンＶＳ，ＶＬを同じ深さとして高アスペクト比に形成することが可能となる。
なお、サイクル数は１以上の任意の回数とすることができる。また、アッシング工程Ｓ０７は、各サイクル毎におこなわなくてもよい。当該サイクルにおける開口パターンＭＳ，ＭＬの内周でのデポ層の残存度合いによって、アッシング工程Ｓ０７の実施の有無を判断することができる。
次に、本実施形態におけるシリコンのドライエッチング方法において用いるプラズマ処理装置について、図面に基づいて説明する。
図１４は、本実施形態におけるシリコンのドライエッチング方法において用いるプラズマ処理装置を示す模式断面図である。図１５は、図１４の装置において、内周側と外周側に２つのスパイラル状電極を配置し、各電極にそれぞれ異なる周波数の電源を接続する位置を示す平面図である。図１６は、図１４の装置において、第一電極（外径Ｄ）と第二電極（外径ｄ）との関係を示す断面図である。図において、符号１０は、プラズマ処理装置である。
本実施形態におけるプラズマ処理装置１０は、Ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰとされる。プラズマ処理装置１０は、図１４に示すように、たとえば排気手段ＴＭＰにより減圧可能なチャンバ１１内において被処理体（シリコン基板）Ｓに対してプラズマ処理する装置である。
このプラズマ処理装置１０においては、ガス導入手段が上蓋１３の中央部１５ａ（１５）に配置され、固体ソース２０ａ（２０）の配置される領域が外周側に配された電極［第三電極Ｅ３（アンテナＡＴ３）］と重なる位置に設けられている。
プラズマ処理装置１０では、チャンバ１１内において、固体ソース２０ａの配置される領域が、第三電極Ｅ３と重なる位置にあり、かつ、印加する周波数が低い方の電極（第三電極Ｅ３）を少なくとも覆うように配置されており、固体ソース２０ａがチャンバ１１の上蓋１３と別体として設けられている。
プラズマ処理装置１０において、第二電極Ｅ２は印加する周波数が高い方の電極であり、第三電極Ｅ３は印加する周波数が低い方である。すなわち、プラズマ処理装置１０では、第二の周波数λ２と第三の周波数λ３が、λ２＞λ３の関係にあり、ガス導入手段が上蓋１３の中央部に配置されている。
プラズマ処理装置１０は、チャンバ１１と、平板状の第一電極（基板の支持手段）１２と、高周波電源Ａと、上蓋１３と、螺旋状の第二電極Ｅ２（アンテナＡＴ２）と、螺旋状の第三電極Ｅ３（アンテナＡＴ３）と、ガス導入口１５と、ガス導入手段（不図示）と、を備えている。
第一電極（支持手段）１２は、チャンバ１１内に配され、被処理体Ｓを載置する。高周波電源（第一の高周波電源）Ａは、第一電極１２に対して、周波数（第一の周波数）λ１のバイアス電圧を印加可能である。
螺旋状の第二電極Ｅ２と螺旋状の第三電極Ｅ３とは、いずれもチャンバ１１外に配され、チャンバ１１の上蓋１３を形成する石英板を挟んで、第一電極１２と対向するように配置される。螺旋状の第二電極Ｅ２は上蓋１３に沿って中央部に配置され、螺旋状の第三電極Ｅ３は上蓋１３に沿って第二電極Ｅ２より外周部に配置される。
高周波電源（第二の高周波電源）Ｂは、第二電極Ｅ２に対して、周波数（第二の周波数）λ２の交流電圧を印加可能である（図１４）。第二電極Ｅ２は、螺旋状の内周端に配置され、第二の高周波電源Ｂから高周波を印加する第一の部位と、螺旋状の外周端に配置され、アースに接地される第二の部位とを有する（図１５）。
高周波電源（第三の高周波電源）Ｃは、第三電極Ｅ３に対して、周波数（第三の周波数）λ３の交流電圧を印加可能である（図１４）。第三電極Ｅ３は、螺旋状の内周端に配置され、第三の高周波電源Ｃから高周波を印加する第三の部位と、螺旋状の外周端に配置され、アースに接地される第四の部位とを有する（図１５）。
第二の高周波電源Ｂは、第二電極Ｅ２に対して、第二の周波数λ２の交流電圧を印加する。第三の高周波電源Ｃは、第三電極Ｅ３に対して、第三の周波数λ３の交流電圧を印加する。
プラズマ処理装置１０におけるガス導入手段（不図示）は、上蓋１３に配されたガス導入口１５（１５ａ）から、チャンバ１１内にフッ素（Ｆ）を含有するプロセスガスＧを導入する。
プラズマ処理装置１０は、チャンバ１１内において、チャンバ１１の上蓋１３側、かつ、第一電極１２と対向する位置に、スパッタリング用の固体ソース２０を有する。特に、プラズマ処理装置１０では、固体ソース２０の配置される領域が外周側に配された第三電極Ｅ３と重なる位置に設けられている。
上記構成により、プラズマ処理装置１０においては、チャンバ１１内の上蓋１３側に、第二電極Ｅ２によるプラズマＰ２と第三電極Ｅ３によるプラズマＰ３が生じる。そして、プラズマ処理装置１０では、固体ソース２０の配置される領域が外周側に配された第三電極Ｅ３と重なる位置に設けられているので、固体ソース２０は主にプラズマＰ３によってスパッタリングされる。固体ソース２０として酸化シリコンを設けることにより、固体ソース２０からプラズマ（特にプラズマＰ３）の中に、不足するたとえば酸素元素が逐次導入される。
ここで、酸素元素（Ｏ）及びフッ素元素（Ｆ）の発光分光強度、並びにこれらの比率Ｏ／Ｆとの関係を所定の状態とするために、高周波（１３．５６ＭＨｚ）の電源パワーを２ｋＷに固定し、低周波（２ＭＨｚ）の電源パワーを０Ｗ～３ｋＷの範囲で変更することができる。
プラズマ処理装置１０において、図１６に示すように、シリコン基板Ｓを載置する第一電極１２（外径Ｄ）と、固体ソース２０と重ならない内周側の第二電極Ｅ２（外径ｄ）との関係を設定する。
・第二電極（アンテナ２）の直径ｄが、基板の支持手段（基板ステージ）である第一電極１２の直径Ｄに対して１／２以下の場合は、外周部のプラズマ密度が低下し、Ｆラジカルの生成量が著しく低下する。このため、基板の外周部が、基板の中央部と同様にエッチングを行うことができない。
・第二電極（アンテナ２）の直径ｄが、基板の支持手段（基板ステージ）である第一電極１２の直径Ｄの１．３倍以上の場合は、第三電極Ｅ３（アンテナ３）に低周波を印加し、固体ソース２０から酸素元素を供給しても、基板から遠いため、基板外周部に効果が及ばない。
したがって、本実施形態のプラズマ処理装置１０においては、固体ソース２０から酸素元素を供給する際には、関係式Ｄ／２≦ｄ≦Ｄを満たすことが好ましい。
本実施形態におけるシリコンのドライエッチング方法によれば、デポ層Ｄ１～Ｄ４～を堆積させることによるエッチストップ効果を利用することで、シリコン基板Ｓに形成する際のドライエッチング処理後における、異なる径寸法（ΦＡ，ΦＢなど）を有するホールやトレンチなどの凹部パターンＶＳ，ＶＬの深さの差を抑制することができる。
また、デポ工程Ｓ０５におけるデポジション堆積と、ドライエッチング工程Ｓ０６におけるエッチングとの反復の後に、デポ層Ｄ１～Ｄ４～を除去するアッシング工程Ｓ０７を追加することで、サイクル毎にデポジションを除去する。これにより、エッチング途中の開口パターンＭＳ，ＭＬの領域に対応する側壁ＶＳｑ，ＶＬｑに付着したＣｘＦｙ系ポリマーからなるデポ層Ｄ１～Ｄ４～も除去される。さらに、ドライエッチング工程Ｓ０６では、プラズマ処理装置１０におけるＤｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰ（例えば、１３．５６ＭＨｚと２ＭＨｚとからなる）により、添加ガスＯ２を積極解離させることで側壁ＶＳｑ，ＶＬｑにＳｉＯｘ保護膜を常時形成させることができる。
これにより、デポジションのオーバーハング、つまり、開口パターンＭＳ，ＭＬの開口内周に付着したデポ層Ｄ１～Ｄ４～が、開口パターンＭＳ，ＭＬの開口中心に向けて突出してしまうことを防止することができる。これにより、開口パターンＭＳ，ＭＬの開口領域が狭くなって、側壁ＶＳｑ，ＶＬｑ付近の底部ＶＳｂ，ＶＬｂに対するエッチングが阻害され、底部ＶＳｂ，ＶＬｂの面積が狭くなり、これに伴ってシリコンエッチング形状の先細りを防止することができる。
これにより、側壁ＶＳｑ，ＶＬｑの垂直性を維持したまま、異なる径寸法の凹部パターン（ホールやトレンチなど）ＶＳ，ＶＬを、エッチング処理後の深さの差が発生してしまうことを抑制した状態で形成することができる。したがって、本実施形態は、異なる径寸法の凹部パターン（ホールやトレンチなど）をエッチング処理後に深さの差が発生することを抑制して形成可能なドライエッチング処理方法を提供することができる。
本実施形態におけるシリコンのドライエッチング方法によれば、マスク層Ｍの開口パターンＭＳ，ＭＬの内周付近に付着したデポ層Ｄ１～Ｄ４～を、アッシング工程Ｓ０７によって除去した状態で、ドライエッチング工程Ｓ０６によって、凹部パターンＶＳ，ＶＬを形成することができる。したがって、マスク層Ｍの開口パターンＭＳ，ＭＬの内周付近に付着したデポ層Ｄ１～Ｄ４～によって、凹部パターンＶＳ，ＶＬのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。
また、開口パターンＭＬの大きな凹部パターンＶＬにおいて、デポ工程Ｓ０５において底部ＶＬｂ～ＶＬｂ１～に付着するデポ層Ｄ１～Ｄ４～の厚さを大きくし、同時に、開口パターンＭＳの小さな凹部パターンＶＳにおいて、デポ工程Ｓ０５において底部ＶＳｂ～ＶＳｂ１～に付着するデポ層Ｄ１～Ｄ４～の厚さを小さくして、異なる径寸法の開口パターンＭＳ，ＭＬを同時に形成する場合にも、凹部パターンＶＳ，ＶＬの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
つまり、本発明のシリコンドライエッチング手法は、デポジション堆積によるエッチングストップ効果を利用することで、シリコン基板Ｓに形成した異なる寸法の凹部パターンＶＳ，ＶＬ（ホールやトレンチなど）の処理後の深さの差を抑制することができる。
本実施形態におけるシリコンのドライエッチング方法によれば、マスク層Ｍの開口パターンＭＳ，ＭＬの内周付近に付着したデポ層Ｄ１～Ｄ４～が除去されたことによって、凹部パターンＶＳ，ＶＬのエッチングを深さに因らず同じ径寸法の底部ＶＳｂ，ＶＳｂ１～，ＶＬｂ，ＶＬｂ１～とすることができる。
また、デポ工程Ｓ０５におけるデポ層（デポジション）Ｄ１～の堆積とドライエッチング工程Ｓ０６との反復するサイクルにおいて、このサイクルの後に、アッシング工程Ｓ０７を追加することでサイクル毎に不要なデポジション（デポ層）を除去することができる。
マスク層Ｍの開口パターン内周付近に残存した不要なデポ層Ｄ１～Ｄ４～が除去された状態で新たに必要なデポ層Ｄ２～を凹部パターンＶＳ，ＶＬの底部ＶＳｂ～，ＶＬｂ～等に形成することができる。
マスク層Ｍの開口パターンＭＳ，ＭＬの内周付近に付着したデポ層Ｄ１～Ｄ４～が除去された状態で新たに必要なデポ層Ｄ２～を凹部パターンＶＳ，ＶＬの底部ＶＳｂ１～，ＶＬｂ１～等に形成することができ、この状態でドライエッチング工程Ｓ０６をおこなうことによって、凹部パターンＶＳ，ＶＬのエッチング処理において、深さに因らず同じ径寸法の底部とすることができる。
アッシング工程Ｓ０７とデポ工程Ｓ０５とドライエッチング工程Ｓ０６とを、同一のチャンバ１１内でおこなうことにより、ｉｎ－ｓｉｔｕとして、マスク層Ｍの開口パターンＭＳ，ＭＬ内周付近に付着したデポ層Ｄ１～Ｄ４～が除去された状態でドライエッチングをおこなうことができる。
したがって、余計な工程を必要とせず、外乱の影響を極めて抑制して、凹部パターンＶＳのエッチングによって深さに因らずに同じ径寸法ΦＡを維持した底部ＶＳｂ１～とし、また、凹部パターンＶＬのエッチングによって深さに因らずに同じ径寸法ΦＢを維持した底部ＶＬｂ１～とすることができる。
これにより、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
アッシング工程Ｓ０７において、保護膜をいわば再形成することができ、これによりドライエッチング工程Ｓ０６での凹部パターンＶＳ，ＶＬの側壁ＶＳｑ，ＶＬｑに対する酸化膜形成による保護を維持したまま、アッシングをおこなうことができる。
これにより、ドライエッチングによる凹部パターンＶＳ，ＶＬの側壁ＶＳｑ，ＶＬｑに対する影響を低減したまま、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ，ＶＬｑがシリコン基板Ｓの表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、Ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰにより導入ガスであるＯ２の解離を促進し、高いアッシングレートを実現することができる。
アッシング工程Ｓ０７とデポ工程Ｓ０５とドライエッチング工程Ｓ０６とを、プラズマ処理装置１０によっておこなうことで、凹部パターンＶＳ，ＶＬを形成する方向への異方性を有する異方性プラズマ処理により処理することができる。
これにより、ドライエッチングによる凹部パターンＶＳ，ＶＬの側壁ＶＳｑ，ＶＬｑに対する影響を低減したまま、凹部パターンＶＳ，ＶＬの径寸法が一定である所定の形状となるように処理をおこなうことができる。
これにより、凹部パターンＶＳ，ＶＬのエッチングが深くなるにつれて細くなる先細りとなってしまうことを防止できる。同時に、凹部パターンＶＳ，ＶＬの側壁ＶＳｑ，ＶＬｑがシリコン基板Ｓの表面に対して鉛直で、凹部パターンＶＳ，ＶＬの径寸法が一定である所定の形状となるように処理をおこなうことができる。
これにより、異なる径寸法ΦＡと径寸法ΦＢとを有する開口パターンＭＳと開口パターンＭＬとを同時に処理して凹部パターンＶＳ，ＶＬを同時に形成する場合にも、凹部パターンＶＳ，ＶＬの深さ寸法を等しくして、ＲＩＥ－ｌａｇの発生を防止することができる。
以下、本発明に係るシリコンのドライエッチング方法の第２実施形態を、図面に基づいて説明する。
図１７は、本実施形態において処理をおこなうプラズマ装置を示す模式断面図であり、本実施形態において、上述した第１実施形態と異なるのは、プラズマ装置に関する点であり、これ以外の上述した第１実施形態と対応する構成には同一の符号を付してその説明を省略する。
本実施形態におけるプラズマ処理装置１０は、図１７に示すように、ガス導入手段が上蓋１３の中央部に配置され、固体ソース２０ｂ（２０）の配置される領域が２つの電極［第二電極Ｅ２（アンテナＡＴ２）、第三電極Ｅ３（アンテナＡＴ３）］と重なる位置にある。
つまり、図１７の構成からなるプラズマ処理装置１０においては、チャンバ１１内において、固体ソース２０ｂの配置される領域が、第二電極Ｅ２および第三電極Ｅ３と重なる位置にあり、かつ、両電極を覆うように配置されており、固体ソース２０ｂがチャンバ１１の上蓋１３と別体として設けられている。
この構成により、図１７のプラズマ処理装置における固体ソース２０ｂ（２０）は、低周波プラズマＰ３において、優先的に、スパッタリングされる。ゆえに、被処理体であるシリコン基板Ｓに対して、シリコン基板Ｓの半径方向において酸素元素が増加するように供給される。
したがって、図１７のプラズマ処理装置においても、図１４のプラズマ処理装置と同様に、基板の中央部から外周部に亘る全域において、プラズマ処理における異方性を強化し、シリコン基板に加工される凹部パターンの側面形状が、凹部パターンの深さ方向において略直線状に保たれる。
以下、本発明に係るシリコンのドライエッチング方法の第３実施形態を、図面に基づいて説明する。
図１８は、本実施形態において処理をおこなうプラズマ装置を示す模式断面図であり、本実施形態において、上述した第２実施形態と異なるのは、チャンバ内において、チャンバの上蓋が固体ソース２０ｃ（２０）から構成されている点であり、これ以外の上述した第１実施形態と対応する構成には同一の符号を付してその説明を省略する。
本実施形態におけるプラズマ処理装置１０では、図１８に示すように、図１７のプラズマ処理装置と同様の作用・効果が得られる。これに加えて、図１８のプラズマ処理装置においては、チャンバの上蓋それ自体が固体ソースであることから、チャンバ内に固体ソースを保持する手段が不要となる。また、チャンバの上蓋が固体ソースから構成されているので、チャンバ内におけるプラズマＰ２、Ｐ３の放電状態を一段と安定したものとすることができる。
したがって、図１８のプラズマ処理装置においても、図１４のプラズマ処理装置と同様に、シリコン基板の中央部から外周部に亘る全域において、シリコン基板に加工される凹部パターンの側面形状が、凹部パターンの深さ方向において略直線状に保たれる。
以下、本発明に係るシリコンのドライエッチング方法の第４実施形態を、図面に基づいて説明する。
図１９は、本実施形態において処理をおこなうプラズマ装置を示す模式断面図であり、本実施形態において、上述した第１実施形態と異なるのは、ガス導入手段と固体ソース２０ｅ（２０）の配置とに関する点であり、これ以外の上述した第１実施形態と対応する構成には同一の符号を付してその説明を省略する。
本実施形態におけるプラズマ処理装置１０では、図１９に示すように、ガス導入手段がチャンバ１１の側壁部１５ｂ（１５）に配置され、固体ソース２０ｄ（２０）の配置される領域が内周側の電極［第二電極Ｅ２（アンテナＡＴ２）］と重なる位置にある。
本実施形態におけるプラズマ処理装置１０は、第二電極Ｅ２は印加する周波数が低い方の電極であり、第三電極Ｅ３は印加する周波数が高い方である。すなわち、図１９のプラズマ処理装置１０では、第二の周波数λ２と第三の周波数λ３が、λ２＜λ３の関係にあり、前記ガス導入手段がチャンバ１１の側壁部１５ｂ（１５）に配置されている。
図１４のプラズマ処理装置１０では、ガス導入手段がチャンバ１１の側壁部１５ｂ（１５）に配置される場合は、基板中心において不具合な状況が発生する傾向にある。そこで、本実施形態におけるプラズマ処理装置１０においては、図１９に示すように、固体ソース２０ｄ（２０）を内周側の電極［第二電極Ｅ２（アンテナＡＴ２）］と重なる位置に配置した。
これにより、図１４のプラズマ処理装置において基板外周部に対する作用・効果が、図１９のプラズマ処理装置では、基板中心部に対して得られる。
したがって、図１９のプラズマ処理装置においても、図１４のプラズマ処理装置と同様に、基板の中央部から外周部に亘る全域において、シリコン基板に加工される凹部パターンの側面形状が、凹部パターンの深さ方向において略直線状に保たれる。
以下、本発明に係るシリコンのドライエッチング方法の第５実施形態を、図面に基づいて説明する。
図２０は、本実施形態において処理をおこなうプラズマ装置を示す模式断面図であり、本実施形態において、上述した第４実施形態と異なるのは、ガス導入手段と固体ソース２０ｅ（２０）の配置とに関する点であり、これ以外の上述した第１実施形態と対応する構成には同一の符号を付してその説明を省略する。
本実施形態におけるプラズマ処理装置１０では、図２０に示すように、ガス導入手段がチャンバ１１の側壁部１５ｂ（１５）に配置され、固体ソース２０ｅ（２０）の配置される領域が２つの電極［第二電極Ｅ２（アンテナＡＴ２）、第三電極Ｅ３（アンテナＡＴ３）］と重なる位置にある。
すなわち、図２０に示す構成からなるプラズマ処理装置においては、チャンバ１１内において、固体ソース２０ｅの配置される領域が、第二電極Ｅ２および第三電極Ｅ３と重なる位置にあり、かつ、両電極を覆うように配置されており、固体ソース２０ｅがチャンバ１１の上蓋１３と別体として設けられている。
この構成により、図２０のプラズマ処理装置における固体ソース２０ｅ（２０）は、低周波プラズマＰ２において、優先的に、スパッタリングされる。ゆえに、被処理体であるシリコン基板Ｓに対して、シリコン基板Ｓの半径方向において酸素元素が増加するように供給される。
したがって、図２０のプラズマ処理装置においても、図１９のプラズマ処理装置と同様に、基板の中央部から外周部に亘る全域において、基板に加工される凹部の側面形状が、凹部の深さ方向において略直線状に保たれる。
以下、本発明に係るシリコンのドライエッチング方法の第６実施形態を、図面に基づいて説明する。
図２１は、本実施形態において処理をおこなうプラズマ装置を示す模式断面図であり、本実施形態において、上述した第５実施形態と異なるのは、チャンバの上蓋に関する点であり、これ以外の上述した第１実施形態と対応する構成には同一の符号を付してその説明を省略する。
本実施形態におけるプラズマ処理装置１０では、図２１に示すように、チャンバ内において、チャンバの上蓋が固体ソース２０ｆ（２０）から構成されている。
これにより、図２１に示すプラズマ処理装置１０は、図２０に示すプラズマ処理装置１０と同様の作用・効果が得られる。
これに加えて、図２１に示すプラズマ処理装置１０においては、チャンバの上蓋それ自体が固体ソースであることから、チャンバ内に固体ソースを保持する手段が不要となる。また、チャンバの上蓋が固体ソースから構成されているので、チャンバ内におけるプラズマＰ２、Ｐ３の放電状態を一段と安定したものとすることができる。
したがって、図２１に示すプラズマ処理装置においても、図２０に示すプラズマ処理装置と同様に、基板の中央部から外周部に亘る全域において、基板に加工される凹部の側面形状が、凹部の深さ方向において略直線状に保たれる。
以下、本発明にかかる実施例を説明する。
ここで、本発明におけるシリコンのエッチング方法の具体例として、確認試験について説明する。
＜実験例１＞
上述したように、図１７に示すプラズマ処理装置１０を用いて、シリコン基板Ｓに凹部パターンＶＳ，ＶＬを形成した。
ここでは、凹部パターンＶＳをΦＡが３μｍ、深さ２６μｍのＶｉａ、凹部パターンＶＬをΦＢが５μｍ、深さ２６μｍのＶｉａとして形成した。この際、デポ工程Ｓ０５、ドライエッチング工程Ｓ０６、アッシング工程Ｓ０７を１サイクルとして、３０サイクル繰り返した。
・第１工程： 炭素含有薄膜デポジションＳ０５
・第２工程： 炭素含有膜をマスクとしたＴＳＶ底部絶縁層エッチＳ０６
・第３工程： 炭素含有膜アッシングＳ０７
・第４工程： 貫通電極形成
以下に、Ｖｉａ形成における諸元を示す。
図１７に示すプラズマ処理装置１０において、基板の支持手段（基板ステージ）である第一電極１２の直径Ｄ［ｍｍ］は４００に固定し、第二電極（アンテナ２）の直径ｄ［ｍｍ］を４００に固定した。
デポ工程Ｓ０５における条件
供給ガス； Ｃ４Ｆ８
ガス流量； Ｃ４Ｆ８；２００ｓｃｃｍ
処理雰囲気圧力； ９Ｐａ
内側電極供給電力； １５００Ｗ
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給電力； ２０００Ｗ
外側電極供給周波数λ３；２ＭＨｚ
バイアス電力；０Ｗ
ドライエッチング工程Ｓ０６における条件
供給ガス； ＳＦ８， Ｏ２， ＳｉＦ４
ガス流量； ＳＦ８；２７５ｓｃｃｍ，
Ｏ２；６０ｓｃｃｍ，
ＳｉＦ４；３０ｓｃｃｍ，
処理雰囲気圧力； ９Ｐａ
内側電極供給電力； ２０００Ｗ
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給電力； ２０００Ｗ
外側電極供給周波数λ３；２ＭＨｚ
バイアス電力；１００～２００Ｗ
バイアス電力周波数λ１；４００ｋＨｚ
アッシング工程Ｓ０７における条件
供給ガス； Ｏ２
ガス流量； Ｏ２；４５０ｓｃｃｍ，
処理雰囲気圧力； ９Ｐａ
内側電極供給電力； ２０００Ｗ
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給電力； ２０００Ｗ
外側電極供給周波数λ３；２ＭＨｚ
バイアス電力；２００Ｗ
バイアス電力周波数λ１；４００ｋＨｚ
このように形成した凹部パターンＶＳ，ＶＬの断面ＳＥＭ画像を図２２に示す。
＜実験例２＞
実験例１と同様にして、デポ工程Ｓ０５、ドライエッチング工程Ｓ０６を繰り返して、凹部パターンＶＳをΦＡが３μｍ、深さ２４μｍのＶｉａ、凹部パターンＶＳをΦＬが５μｍ、深さ３０μｍのＶｉａとして形成した。この際、アッシング工程Ｓ０７をおこなわなかった。
このように形成した凹部パターンＶＳ，ＶＬの断面ＳＥＭ画像を図２３に示す。
図２２，図２３に示す実験例１，２の結果から、アッシング工程Ｓ０７をサイクル毎におこなうことにより、先細りのない形状として形成できることがわかる。
次に、ドライエッチング工程Ｓ０６における異方性の変化について検証した。
＜実験例３＞
実験例１と同様にして、１サイクルとしてデポ工程Ｓ０５、ドライエッチング工程Ｓ０６を繰り返さずに、凹部パターンＶＳをΦＡが５μｍ、深さ２５μｍのＶｉａとして形成した。
このとき、
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給周波数λ３；２ＭＨｚ
として、Ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰによる処理をおこなった。
このように形成した凹部パターンＶＳ，ＶＬの断面ＳＥＭ画像を図２４に示す。
＜実験例４＞
実験例１と同様にして、１サイクルとしてデポ工程Ｓ０５、ドライエッチング工程Ｓ０６を繰り返さずに、凹部パターンＶＳをΦＡが５μｍ、深さ１５μｍのＶｉａとして形成した。
このとき、
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給周波数λ３；ＯＦＦ
として、Ｓｉｎｇｌｅ ｆｒｅｑｕｅｎｃｙ ＩＣＰによる処理をおこなった。
このように形成した凹部パターンＶＳ，ＶＬの断面ＳＥＭ画像を図２５に示す。
これらの結果により、Ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰによる処理によれば、マスク開口部の塞がりやそれによる形状崩れ（先細り）の他、異方性の確保が可能となることがわかる。
次に、デポ工程Ｓ０５におけるデポジションカバレージ（デポジションの付き方）を比較した。
＜実験例５＞
実験例３と同様にして、１サイクルとしてデポ工程Ｓ０５、ドライエッチング工程Ｓ０６を繰り返さずに、凹部パターンＶＳをΦＡが５μｍ、深さ１０μｍのＶｉａとして形成した。
このとき、
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給周波数λ３；２ＭＨｚ
として、Ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰによる処理をおこなった。
同時に、デポジションカバレージを調整するために、
内側供給電力；１５００Ｗ（１３．５６ＭＨｚ）
外側供給電力；ＯＦＦ （２ＭＨｚ）
として、デポジション堆積の実験処理をおこなった。
このように形成した凹部パターンＶＳ，ＶＬの断面ＳＥＭ画像を図２６に示す。
＜実験例６＞
実験例１と同様にして、１サイクルとしてデポ工程Ｓ０５、ドライエッチング工程Ｓ０６を繰り返さずに、凹部パターンＶＳをΦＡが５μｍ、深さ１０μｍのＶｉａとして形成した。
このとき、
内側電極供給周波数λ２；１３．５６ＭＨｚ
外側電極供給周波数λ３；２ＭＨｚ
として、Ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰによる処理をおこなった。
同時に、デポジションカバレージを調整するために、
内側供給電力；１５００Ｗ（１３．５６ＭＨｚ）
外側供給電力；２０００Ｗ（２ＭＨｚ）
として、デポジション堆積の実験処理をおこなった。
このように形成した凹部パターンＶＳ，ＶＬの断面ＳＥＭ画像を図２７に示す。
これらの結果により、Ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰにより、Ｖｉａ底部でのデポジション堆積が増えるようカバレージを調整できることがわかる。
また、ＲＩＥ－ｌａｇ低減のためにデポジションを堆積させたいのはＶｉａ底部であり、処理時間の短縮に繋がることがわかる。
また，Ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰパワー調整によりエッチング深さおよびアスペクト比に応じてデポジションカバレージを調整することが可能であることがわかる。
上記の結果から、本発明としては、以下のように設定することが重要である。
・ＣｘＦｙ ｄｅｐｏｓｉｔｉｏｎ－ｓｔｅｐ→Ｅｔｃｈ－ｓｔｅｐ→Ｄｅｐｏｓｉｔｉｏｎ－ａｓｈ ｓｔｅｐの計３ステップの反復によりＲＩＥ－ｌａｇを無くすシリコンドライエッチングプロセス手法。
・ＣｘＦｙ ｄｅｐｏｓｉｔｉｏｎ－ｓｔｅｐ→Ｅｔｃｈ－ｓｔｅｐ→Ｄｅｐｏｓｉｔｉｏｎ－ａｓｈ ｓｔｅｐの計３ステップの反復プロセスを同一のプロセスチャンバー内で実行する。
・マスク層は、Ｏ２プラズマにより除去されないハードマスク（ＳｉＯ２やＳｉＮ、メタルなど）で構成される。
・Ｄｅｐｏｓｉｔｉｏｎ ｓｔｅｐ： Ｃ４Ｆ８放電によるデポジションの堆積。
・１３．５６＆２ＭＨｚ ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰによりデポジションカバレージを最適化し、より短時間でＶｉａ底部に確実にデポジションを堆積させる。
・また、１３．５６＆２ＭＨｚ ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰパワー調整によりエッチング深さおよびアスペクト比に応じてデポジションカバレージを調整することも考えられる。
・Ｅｔｃｈ ｓｔｅｐ： ＳＦ６ベースの放電によるエッチング。
・Ｅｔｃｈ ｓｔｅｐでは、Ｏ２ガス添加により側壁表面にＳｉＯｘ膜が付着し、側壁保護性（異方性）が維持される。
・Ｅｔｃｈ ｓｔｅｐではＳｉＦ４を追加で添加することも考えられる。
・ＳｉＯｘ保護膜形成は１３．５６＆２ＭＨｚ ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰにより実現する。
・Ｄｅｐｏｓｉｔｉｏｎ－ａｓｈ ｓｔｅｐがマスク開口部がデポジションで塞がることを防ぐためのステップ。Ｏ２放電によるデポジションの除去。
本発明のシリコンドライエッチング方法は、デポジション堆積によるＥｔｃｈ ｓｔｏｐ効果を利用することで、異なる寸法のシリコン凹部パターン（ホールやトレンチなど）における形成処理後の深さの差を抑制する。デポジション堆積とエッチングの反復の後にＤｅｐｏｓｉｔｉｏｎ－ａｓｈ ｓｔｅｐを追加することで、サイクル毎にデポジションを除去する。
エッチング途中のシリコン基板の凹部パターンの側壁のＣｘＦｙ系ポリマーも除去されるが、Ｅｔｃｈ ｓｔｅｐではＤｕａｌ ｆｒｅｑｕｅｎｃｙ ＩＣＰ（例えば、１３．５６ＭＨｚと２ＭＨｚ）により添加ガスＯ２を積極解離させることでＳｉＯｘ保護膜を常時形成させる。
これにより、デポジションのオーバーハングおよびそれに伴うシリコンエッチング形状の先細を防ぎつつ垂直性を維持したまま、異なる径寸法の凹部パターン（ホールやトレンチなど）をエッチング処理後の深さの差を抑制して作成することができる。したがって、本発明は、異なる寸法の凹部パターン（ホールやトレンチなど）をエッチング処理後の深さの差を抑制して作成することができる。
Ｄ１，Ｄ２，Ｄ３，Ｄ４…デポ層
Ｍ…マスク層
ＭＳ，ＭＬ…開口パターン（マスクパターン）
ＶＳ，ＶＬ…凹部パターン
ＶＳｑ、ＶＬｑ…側壁
ＶＳｂ，ＶＬｂ，ＶＳｂ１，ＶＬｂ１，ＶＳｂ２，ＶＬｂ２，ＶＳｂ３，ＶＬｂ３…底部
Ａ…高周波電源（第一の高周波電源）
Ｂ…高周波電源（第二の高周波電源）
Ｃ…高周波電源（第三の高周波電源）
Ｅ２…第二電極（アンテナＡＴ２）
Ｅ３…第三電極（アンテナＡＴ３）
Ｇ…プロセスガス…
Ｍ／Ｂ…マッチングボックス
Ｓ…被処理体（シリコン基板）
ＴＭＰ…排気手段
λ１…周波数（第一の周波数）
λ２…周波数（第二の周波数）
λ３…周波数（第三の周波数）
１０…プラズマ処理装置
１１…チャンバ
１２…第一電極（支持手段）
１３…上蓋
２０，２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ…固体ソース

Claims (23)

  1. シリコン基板表面に高アスペクト比の凹部パターンを形成するドライエッチング方法であって、
    前記シリコン基板上に開口を有するマスクパターンを形成するマスクパターン形成工程と、
    前記マスクパターンに応じて、第１ガスを導入して前記シリコン基板にデポ層を形成するデポ工程と、
    前記マスクパターンに応じて、第２ガスを導入して前記シリコン基板にドライエッチング処理をおこなうドライエッチング工程と、
    第３ガスを導入してアッシング処理するアッシング工程と、
    を有する
    ことを特徴とするシリコンのドライエッチング方法。
  2. 前記アッシング工程において、前記マスクパターンにおける前記開口パターンの内縁に付着した前記デポ層を除去する
    ことを特徴とする請求項１記載のシリコンのドライエッチング方法。
  3. 前記アッシング工程を、前記ドライエッチング工程の後におこなう、
    ことを特徴とする請求項２記載のシリコンのドライエッチング方法。
  4. 前記デポ工程と前記ドライエッチング工程とを繰り返しておこなう、
    ことを特徴とする請求項３記載のシリコンのドライエッチング方法。
  5. 前記アッシング工程を、前記デポ工程の前におこなう、
    ことを特徴とする請求項４記載のシリコンのドライエッチング方法。
  6. 前記アッシング工程と前記デポ工程と前記ドライエッチング工程とを、同一のチャンバ内でおこなう、
    ことを特徴とする請求項１記載のシリコンのドライエッチング方法。
  7. 前記アッシング工程において、前記第３ガスが酸素ガスを含む
    ことを特徴とする請求項１記載のシリコンのドライエッチング方法。
  8. 前記アッシング工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される
    ことを特徴とする請求項７記載のシリコンのドライエッチング方法。
  9. 前記マスクパターン形成工程で形成される前記マスクパターンが、前記アッシング工程による処理で除去されないハードマスクである
    ことを特徴とする請求項７記載のシリコンのドライエッチング方法。
  10. 前記デポ工程において、前記第１ガスがフルオロカーボンを含む
    ことを特徴とする請求項１記載のシリコンのドライエッチング方法。
  11. 前記デポ工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される
    ことを特徴とする請求項１０記載のシリコンのドライエッチング方法。
  12. 前記ドライエッチング工程において、前記第２ガスがフッ化硫黄を含む
    ことを特徴とする請求項１記載のシリコンのドライエッチング方法。
  13. 前記ドライエッチング工程において、前記第２ガスが酸素を含む
    ことを特徴とする請求項１２記載のシリコンのドライエッチング方法。
  14. 前記ドライエッチング工程において、前記第２ガスがフッ化シリコンを含む
    ことを特徴とする請求項１３記載のシリコンのドライエッチング方法。
  15. 前記ドライエッチング工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される
    ことを特徴とする請求項１２記載のシリコンのドライエッチング方法。
  16. 前記異方性プラズマ処理が、前記シリコン基板に対向配置される電極に対して前記シリコン基板表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する
    ことを特徴とする請求項８，１１，１５のいずれか１項に記載のシリコンのドライエッチング方法。
  17. 前記異方性プラズマ処理が、前記シリコン基板表面の中央部に印加する交流電圧の周波数よりも、前記シリコン基板表面の周縁部に印加する周波数を低く設定する
    ことを特徴とする請求項１６記載のシリコンのドライエッチング方法。
  18. 前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、
    前記デポ工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力よりも低いか同じに設定される、
    ことを特徴とする請求項１６記載のシリコンのドライエッチング方法。
  19. 前記デポ工程、前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、前記シリコン基板表面の周縁部に印加するプラズマ発生電力よりも低いか同じに設定される、
    ことを特徴とする請求項１６記載のシリコンのドライエッチング方法。
  20. 前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板にバイアス電力を印加するとともに、
    前記ドライエッチング工程において前記シリコン基板に印加するバイアス電力が、
    前記アッシング工程において前記シリコン基板に印加するバイアス電力よりも低いか同じに設定される、
    ことを特徴とする請求項１６記載のシリコンのドライエッチング方法。
  21. 前記アッシング工程における雰囲気圧力が、
    前記デポ工程における雰囲気圧力と同じか高く設定される、
    ことを特徴とする請求項１６記載のシリコンのドライエッチング方法。
  22. 前記ドライエッチング工程における雰囲気圧力が、
    前記デポ工程における雰囲気圧力と同じか高く設定される、
    ことを特徴とする請求項１６記載のシリコンのドライエッチング方法。
  23. その内部の減圧が可能で、前記内部で被処理体に対してプラズマ処理されるように構成されるチャンバと、
    前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
    前記第一電極に対して、第一の周波数λ１のバイアス電圧が印加されるように構成された第一の電源と、
    前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
    前記第二電極に対して、第二の周波数λ２の交流電圧を印加する第二の高周波電源と、
    前記第三電極に対して、第三の周波数λ３の交流電圧を印加する第三の高周波電源と、
    前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
    を備え、
    前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
    前記異方性プラズマ処理をおこなう際に、
    前記第二の周波数λ２と前記第三の周波数λ３が、λ２＞λ３の関係にある場合は、
    前記ガス導入手段が前記上蓋の中央部に配置されている、
    ことを特徴とする請求項１６記載のシリコンのドライエッチング方法。
JP2020133374A 2020-08-05 2020-08-05 シリコンのドライエッチング方法 Active JP7478059B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2020133374A JP7478059B2 (ja) 2020-08-05 2020-08-05 シリコンのドライエッチング方法
KR1020210099982A KR20220017837A (ko) 2020-08-05 2021-07-29 실리콘의 드라이 에칭 방법
CN202110879598.6A CN114068320A (zh) 2020-08-05 2021-08-02 硅的干蚀刻方法
TW110128470A TWI811753B (zh) 2020-08-05 2021-08-03 矽之乾蝕刻方法
US17/393,208 US20220044938A1 (en) 2020-08-05 2021-08-03 Silicon dry etching method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020133374A JP7478059B2 (ja) 2020-08-05 2020-08-05 シリコンのドライエッチング方法

Publications (2)

Publication Number Publication Date
JP2022029847A true JP2022029847A (ja) 2022-02-18
JP7478059B2 JP7478059B2 (ja) 2024-05-02

Family

ID=80113951

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020133374A Active JP7478059B2 (ja) 2020-08-05 2020-08-05 シリコンのドライエッチング方法

Country Status (5)

Country Link
US (1) US20220044938A1 (ja)
JP (1) JP7478059B2 (ja)
KR (1) KR20220017837A (ja)
CN (1) CN114068320A (ja)
TW (1) TWI811753B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11665809B2 (en) * 2020-11-20 2023-05-30 Ulvac, Inc. High-frequency power circuit, plasma treatment apparatus, and plasma treatment method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS551893B2 (ja) 1974-05-17 1980-01-17
KR100376441B1 (ko) 2000-10-30 2003-03-15 현대자동차주식회사 미드게이트를 갖는 차량의 글래스 개폐장치
JPWO2011102140A1 (ja) 2010-02-19 2013-06-17 東京エレクトロン株式会社 半導体装置の製造方法
SG195494A1 (en) * 2012-05-18 2013-12-30 Novellus Systems Inc Carbon deposition-etch-ash gap fill process
US9159574B2 (en) * 2012-08-27 2015-10-13 Applied Materials, Inc. Method of silicon etch for trench sidewall smoothing
JP2014063866A (ja) 2012-09-21 2014-04-10 Canon Inc シリコン基板の加工方法及び荷電粒子線レンズの製造方法
US9165783B2 (en) * 2012-11-01 2015-10-20 Applied Materials, Inc. Method of patterning a low-k dielectric film
JP6549765B2 (ja) 2014-06-16 2019-07-24 東京エレクトロン株式会社 処理方法
TWI625784B (zh) * 2015-04-02 2018-06-01 東京威力科創股份有限公司 藉由雙頻率電容耦合式電漿利用極紫外線光阻劑之溝槽與孔的圖案化
US10553430B2 (en) * 2015-09-25 2020-02-04 Intel Corporation Technologies for inverting lithographic patterns and semiconductor devices including high aspect ratio structures
US9627221B1 (en) * 2015-12-28 2017-04-18 Asm Ip Holding B.V. Continuous process incorporating atomic layer etching
US10930516B2 (en) 2016-06-15 2021-02-23 Sony Corporation Semiconductor device and semiconductor device manufacturing method
US10074543B2 (en) * 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
CN109804459B (zh) 2016-09-06 2023-08-04 东京毅力科创株式会社 准原子层蚀刻方法
JP6889043B2 (ja) 2017-06-15 2021-06-18 株式会社アルバック プラズマ処理装置

Also Published As

Publication number Publication date
TW202213503A (zh) 2022-04-01
CN114068320A (zh) 2022-02-18
US20220044938A1 (en) 2022-02-10
KR20220017837A (ko) 2022-02-14
TWI811753B (zh) 2023-08-11
JP7478059B2 (ja) 2024-05-02

Similar Documents

Publication Publication Date Title
JP5207406B2 (ja) プラズマ処理方法
US20040097090A1 (en) Silicon etching method
JP2009529225A (ja) プラズマ処理チャンバの選択的プレコーティングのための方法及び装置
US9570312B2 (en) Plasma etching method
KR102096119B1 (ko) 플라즈마 에칭 방법 및 플라즈마 처리 장치
WO2018110150A1 (ja) 成膜装置及び成膜方法
JP2023529533A (ja) 高性能コーティングが施された半導体チャンバ部品
JP2022029847A (ja) シリコンのドライエッチング方法
CN117293007A (zh) 等离子体处理装置及等离子体处理方法
TWI817471B (zh) 高深寬比特徵中的金屬蝕刻
JP7320554B2 (ja) エッチング方法
TW202416341A (zh) 電漿處理裝置及電漿處理方法
KR102660694B1 (ko) 플라스마 처리 방법
TWI804927B (zh) 處理方法、蝕刻方法及移除方法
WO2024062995A1 (ja) 基板処理方法及び基板処理装置
JP4958658B2 (ja) プラズマ処理方法
JP2024010798A (ja) プラズマ処理方法及びプラズマ処理システム
JP2022044696A (ja) プラズマ処理方法
TW202336862A (zh) 高深寬比特徵中的金屬沉積及蝕刻

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230608

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240419