KR20220017837A - 실리콘의 드라이 에칭 방법 - Google Patents

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KR20220017837A
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켄타 도이
토시유키 사쿠이시
토시유키 나카무라
야스히로 모리카와
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가부시키가이샤 아루박
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Abstract

본 발명의 실리콘의 드라이 에칭 방법은, 실리콘 기판을 준비하고, 상기 실리콘 기판 상에 개구를 가지는 마스크 패턴을 형성하고, 상기 마스크 패턴에 응하여, 제1 가스를 도입해 상기 실리콘 기판에 디포지션층을 형성하고, 상기 마스크 패턴에 응하여, 제2 가스를 도입해 상기 실리콘 기판에 드라이 에칭 처리를 실시하여 상기 실리콘 기판의 표면에 요부패턴을 형성하고, 제3 가스를 도입해 상기 실리콘 기판에 애싱 처리를 실시한다.

Description

실리콘의 드라이 에칭 방법{SILICON DRY ETCHING METHOD}
본 발명은, 실리콘의 드라이 에칭 방법에 관한 것이다. 특히, 본 발명은, 드라이 에칭으로 실리콘 기판 등의 기판의 표면을 처리해 고애스펙트비(high aspect ratio)를 가지는 트렌치(trench) 등의 요부(凹部)를 형성할 때 이용하기에 바람직한 기술에 관한 것이다.
종래, 실리콘 기판으로부터 부품, 예를 들면, 전자 장치용의 반도체 부품 또는 미소 기계 부품용의 파츠 등이 제조되고 있다. 이 때에, 이른바 보슈(Bosch)법 등, 플라스마에 의한 이방성의(anisotropic) 화학 침식(attack)에 의해 부품을 만드는 것이 알려져 있다(특허문헌 1).
또, 그러한 고애스펙트비를 가지는 부품의 가공을 실시할 때에, RIE-lag를 최소로 억제하거나, 또는, RIE-lag의 문제를 해소한다는 목적이 특허문헌 2에 기재되어 있다.
[특허문헌 1] 미국 특허 제5501893호 명세서 [특허문헌 2] 일본 특허공개 2002-033313호 공보
실리콘 웨이퍼에 고애스펙트비를 가지는 비아(Via)나 트렌치 등의 요부를 드라이 에칭에 의해 형성하는 경우가 있다. 이 경우에 있어서, 동일 웨이퍼 상에 애스펙트비가 다른 패턴이 혼재하도록 요부를 형성할 때에는, 고애스펙트비의 패턴에 비해, 저애스펙트비의 패턴에서 에칭레이트가 높아진다. 이 때문에, RIE-lag(Reactive Ion Etch-lag)라고 칭하는 깊이 차이가 발생한다고 하는 문제가 있었다.
「RIE-lag」란, 플라스마 에칭에 이용되는 마스크의 개구 크기에 따라, 에칭 속도에 차이가 생기는 현상이다. 이 에칭 속도의 차이는, 비아나 트렌치 등의 도랑(요부)의 애스펙트비(도랑 폭에 대한 깊이의 비)에 의존한다.
특허문헌 1에 기재된 기술에서는, 이 문제를 해결하지 못하고 있다.
또, 특허문헌 2에서는, RIE-lag에 언급하고 있으나, 상이한 애스펙트비의 패턴을 가지는 요부를 동시에 형성하는 것은 의도하고 있지 않고, 특허문헌 1의 기술과 마찬가지로, 이 특허문헌 2에 기재된 기술에서는, 상기의 문제를 해결하지 못하고 있다.
본 발명은, 상기의 사정을 감안해 이루어진 것으로, 이하의 목적을 달성하려고 하는 것이다.
1. RIE-lag의 발생을 해소하는 것.
2. 고애스펙트비의 패턴을 가지는 요부를 형성 가능하게 하는 것.
3. 개구지름이 다른 것과 함께, 동일한 깊이를 가진 패턴을 가지는 요부의 형성을 가능하게 하는 것.
4. 상이한 개구지름을 가지는 요부를 형성하는 경우에 있어서, 고애스펙트비로, 보다 깊은, 깊이 방향으로 동일 지름의 패턴을 가지는 요부의 형성을 가능하게 하는 것.
5. 요부의 형상을 보다 정확히 제어하는 것을 가능하게 하는 것.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법은, 실리콘 기판을 준비하고, 상기 실리콘 기판 상에, 개구를 가지는 마스크 패턴을 형성하고(마스크 패턴 형성 공정), 상기 마스크 패턴에 응하여, 제1 가스를 도입해 상기 실리콘 기판에 디포지션층을 형성하고(디포지션(deposition) 공정), 상기 마스크 패턴에 응하여, 제2 가스를 도입해 상기 실리콘 기판에 드라이 에칭 처리를 실시하여 상기 실리콘 기판의 표면에 요부패턴을 형성하고(드라이 에칭 공정), 제3 가스를 도입해 상기 실리콘 기판에 애싱(ashing) 처리를 실시한다(애싱 공정). 이것에 의해, 상기 과제를 해결하였다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 실리콘 기판에 상기 애싱 처리를 실시할 때에는, 상기 마스크 패턴의 상기 개구의 내연(內緣)에 부착한 상기 디포지션층과 같은 재료로 이루어진 부착물을 제거해도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리를, 상기 드라이 에칭 처리 후에 실시해도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 디포지션층을 상기 실리콘 기판에 형성하는 디포지션 처리와, 상기 드라이 에칭 처리를 반복해 실시해도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리를, 상기 디포지션 처리 전에 실시해도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리, 상기 디포지션층을 형성하는 디포지션 처리, 및 상기 드라이 에칭 처리를, 동일한 챔버 내에서 실시해도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리에 이용되는 상기 제3 가스는, 산소 가스를 포함해도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리에서는, 상기 실리콘 기판의 상기 표면에 대해서 상기 요부패턴을 형성하는 방향으로의 이방성을 가지는 이방성 플라스마 처리가 실시되어도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 마스크 패턴은, 상기 애싱 처리에 의해 제거되지 않는 하드 마스크에 형성된 마스크 패턴이어도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 디포지션층을 형성하는 디포지션 처리에 이용되는 상기 제1 가스는, 플루오르카본(fluorocarbon)을 포함해도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 디포지션층을 형성하는 디포지션 처리에서는, 상기 실리콘 기판의 상기 표면에 대해서 상기 요부패턴을 형성하는 방향으로의 이방성을 가지는 이방성 플라스마 처리가 실시되어도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 드라이 에칭 처리에 이용되는 상기 제2 가스는, 불화유황을 포함해도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 드라이 에칭 처리에 이용되는 상기 제2 가스는, 산소를 포함해도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 드라이 에칭 처리에 이용되는 상기 제2 가스는, 불화실리콘을 포함해도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 드라이 에칭 처리에서는, 상기 실리콘 기판의 상기 표면에 대해서 상기 요부패턴을 형성하는 방향으로의 이방성을 가지는 이방성 플라스마 처리가 실시되어도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 이방성 플라스마 처리에서는, 상기 실리콘 기판에 대향하도록 배치되는 전극에 대해 상기 실리콘 기판의 상기 표면의 중앙부와 주연부(周緣部)에서 주파수가 상이한 교류 전압을 인가해, 유도 결합 플라스마를 발생시켜 상기 이방성 플라스마 처리를 실시해도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 이방성 플라스마 처리에서는, 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 교류 전압의 주파수보다, 상기 실리콘 기판의 상기 표면의 상기 주연부에 인가하는 교류 전압의 주파수가 낮게 설정되어도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리 및 상기 드라이 에칭 처리에서의 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 플라스마 발생 전력은, 상기 디포지션층을 형성하는 디포지션 처리에서의 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 플라스마 발생 전력 보다 낮아지도록, 또는, 같아지도록, 설정되어도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 디포지션층을 형성하는 디포지션 처리, 상기 애싱 처리 및 상기 드라이 에칭 처리에서, 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 플라스마 발생 전력이, 상기 실리콘 기판의 상기 표면의 상기 주연부에 인가하는 플라스마 발생 전력 보다 낮아지도록, 또는, 같아지도록, 설정되어도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리 및 상기 드라이 에칭 처리에서, 상기 실리콘 기판에 바이어스 전력을 인가하는 것과 함께, 상기 드라이 에칭 처리에서의 상기 실리콘 기판에 인가하는 바이어스 전력이, 상기 애싱 처리에서의 상기 실리콘 기판에 인가하는 바이어스 전력 보다 낮아지도록, 또는, 같아지도록, 설정되어도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리가 실시되는 분위기에서의 압력이, 상기 디포지션층을 형성하는 디포지션 처리가 실시되는 분위기에서의 압력과 같아지도록, 또는, 높아지도록, 설정되어도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 드라이 에칭 처리가 실시되는 분위기에서의 압력이, 상기 디포지션층을 형성하는 디포지션 처리가 실시되는 분위기에서의 압력과 같아지도록, 또는, 높아지도록, 설정되어도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 중앙부를 가지는 상측덮개를 갖추고, 감압이 가능한 내부 공간에서 피처리체에 대해 플라스마 처리를 실시하는 챔버와, 상기 챔버 내에 배치되어, 상기 피처리체가 재치(載置)되는 평판상의 제1 전극과, 상기 제1 전극에 대해, 제1 주파수 λ1의 바이어스 전압을 인가하는 제1 고주파 전원과, 상기 챔버의 외부에 배치되어, 상기 상측덮개에 대해서 상기 제1 전극과는 반대측에 위치하면서, 상기 중앙부에 배치된 나선상의 제2 전극과, 상기 챔버의 외부에 배치되어, 상기 상측덮개에 대해서 상기 제1 전극과는 반대측에 위치하면서, 상기 제2 전극보다 외주부(外周部)에 배치된 나선상의 제3 전극과, 상기 제2 전극에 대해, 제2 주파수 λ2의 교류 전압을 인가하는 제2 고주파 전원과, 상기 제3 전극에 대해, 제3 주파수 λ3의 교류 전압을 인가하는 제3 고주파 전원과, 상기 챔버 내에 불소를 함유하는 프로세스 가스를 도입하는 가스 도입 장치와, 상기 챔버 내에서 상기 상측덮개와 상기 제1 전극과의 사이에 위치하고, 상기 제1 전극보다 상기 상측덮개의 근처에 배치되어, 스퍼터링에 이용되는 고체 소스를 가지는 플라스마 처리 장치를 준비하고, 상기 이방성 플라스마 처리를 실시할 때에, 상기 제2 주파수 λ2와 상기 제3 주파수 λ3이, λ2>λ3의 관계에 있는 경우에는, 상기 가스 도입 장치가 상기 상측덮개의 상기 중앙부에 배치되어도 무방하다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법은, 실리콘 기판을 준비하고, 상기 실리콘 기판 상에, 개구를 가지는 마스크 패턴을 형성하고, 상기 마스크 패턴에 응하여, 제1 가스를 도입해 상기 실리콘 기판에 디포지션층을 형성하고, 상기 마스크 패턴에 응하여, 제2 가스를 도입해 상기 실리콘 기판에 드라이 에칭 처리를 실시하여 상기 실리콘 기판의 표면에 요부패턴을 형성하고, 제3 가스를 도입해 상기 실리콘 기판에 애싱 처리를 실시한다.
이것에 의해, 마스크 패턴의 개구 내주(內周) 부근의 영역에 부착한 디포지션층을, 애싱 공정에 의해 제거한 상태에서, 드라이 에칭 공정에 의해, 요부패턴을 실리콘 기판의 표면에 형성할 수 있다. 따라서, 마스크 패턴의 개구 내주 부근의 영역에 부착한 디포지션층에 의해, 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼(Taper, 先細) 형상이 발생하는 것을 방지할 수 있다.
또, 개구패턴이 큰 요부패턴에 있어서, 디포지션 공정에서 저부(底部)에 부착하는 디포지션층의 두께를 크게 하고, 동시에, 개구패턴이 작은 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 작게 하도록 디포지션층을 형성하는 경우가 있다. 이처럼 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
즉, 본 발명의 양태에 따른 실리콘 드라이 에칭 방법은, 디포지션 공정에 의해 형성되는 디포지션층에 의한 에칭 스톱(Etching　stop) 효과를 이용한다. 이에 따라, 실리콘 기판에 형성한 상이한 치수를 가지는 요부패턴(홀이나 트렌치 등)을 형성한 후의 요부패턴의 깊이 차이를 억제할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 실리콘 기판에 상기 애싱 처리를 실시할 때에는, 상기 마스크 패턴의 상기 개구의 내연에 부착한 상기 디포지션층과 같은 재료로 이루어진 부착물을 제거한다.
이것에 의해, 마스크 패턴의 개구 내주 부근의 영역에 부착한 디포지션층이 제거된다. 이에 따라, 요부패턴의 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수가 같아지도록 요부패턴의 저부를 형성할 수 있다. 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있다. 동시에, 요부의 내부에서의 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다.
또, 디포지션 공정에서의 디포지션(디포지션층의 형성)과 드라이 에칭 공정을 반복해 실시하는 사이클에서, 이 사이클을 실시한 후에, 애싱 공정을 실시한다. 이러한 처리 사이클에 애싱 공정을 추가함으로써 사이클마다 불필요한 디포지션(디포지션층)을 제거할 수 있다.
또, 개구패턴이 큰 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 크게 하고, 동시에, 개구패턴이 작은 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 작게 하도록 디포지션층을 형성하는 경우가 있다. 이처럼 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리를, 상기 드라이 에칭 처리 후에 실시한다.
이것에 의해, 마스크 패턴의 개구 내주 부근의 영역에 잔존한 불필요한 디포지션층이 제거된 상태에서, 새롭게 필요한 디포지션층을 요부패턴의 저부 등에 형성할 수 있다. 이 때문에, 요부패턴의 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수가 같아지도록 요부패턴의 저부를 형성할 수 있다. 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있다. 동시에, 요부의 내부에서의 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다.
또, 디포지션 공정에서의 디포지션(디포지션층의 형성)과 드라이 에칭 공정을 반복해 실시하는 사이클에서, 이 사이클을 실시한 후에, 애싱 공정을 실시한다. 이러한 처리 사이클에 애싱 공정을 추가함으로써 사이클마다 불필요한 디포지션(디포지션층)을 제거할 수 있다.
또, 개구패턴이 큰 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 크게 하고, 동시에, 개구패턴이 작은 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 작게 하도록 디포지션층을 형성하는 경우가 있다. 이처럼 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 디포지션층을 상기 실리콘 기판에 형성하는 디포지션 처리와, 상기 드라이 에칭 처리를 반복해 실시한다.
이것에 의해, 마스크 패턴의 개구 내주 부근의 영역에 부착한 디포지션층이 제거된 상태에서 드라이 에칭을 실시한다. 이에 따라, 요부패턴의 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수가 같아지도록 요부패턴의 저부를 형성할 수 있다. 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있다. 동시에, 요부의 내부에서의 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다.
또, 디포지션 공정에서의 디포지션(디포지션층의 형성)과 드라이 에칭 공정을 반복해 실시하는 사이클에서, 이 사이클을 실시한 후에, 애싱 공정을 실시함으로써 사이클마다 불필요한 디포지션(디포지션층)을 제거할 수 있다.
또, 개구패턴이 큰 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 크게 하고, 동시에, 개구패턴이 작은 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 작게 하도록 디포지션층을 형성하는 경우가 있다. 이처럼 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리를, 상기 디포지션 처리 전에 실시한다.
이것에 의해, 마스크 패턴의 개구 내주 부근의 영역에 부착한 디포지션층이 제거된 상태에서, 새롭게 필요한 디포지션층을 요부패턴의 저부 등에 형성할 수 있다. 이 상태에서 드라이 에칭 공정을 실시한다. 이에 따라, 요부패턴의 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수가 같아지도록 요부패턴의 저부를 형성할 수 있다. 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있다. 동시에, 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다.
또, 디포지션 공정에서의 디포지션(디포지션층의 형성)과 드라이 에칭 공정을 반복해 실시하는 사이클에서, 이 사이클을 실시한 후에, 애싱 공정을 실시함으로써 사이클마다 불필요한 디포지션(디포지션층)을 제거할 수 있다.
또, 개구패턴이 큰 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 크게 하고, 동시에, 개구패턴이 작은 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 작게 하도록 디포지션층을 형성하는 경우가 있다. 이처럼 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리, 상기 디포지션층을 형성하는 디포지션 처리, 및 상기 드라이 에칭 처리를, 동일한 챔버 내에서 실시한다.
이것에 의해, in-situ 프로세스로서, 마스크 패턴의 개구 내주 부근의 영역에 부착한 디포지션층이 제거된 상태에서 드라이 에칭을 실시할 수 있다. 따라서, 불필요한 공정을 필요로 하지 않고, 프로세스에 대한 외란의 영향을 최소감소까지 억제하면서, 요부패턴의 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수가 같아지도록 요부패턴의 저부를 형성할 수 있다. 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있다. 동시에, 요부의 내부에서의 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다.
또, 디포지션 공정에서의 디포지션(디포지션층의 형성)과 드라이 에칭 공정을 반복해 실시하는 사이클에서, 이 사이클을 실시한 후에, 애싱 공정을 실시함으로써 사이클마다 불필요한 디포지션(디포지션층)을 제거할 수 있다.
또, 개구패턴이 큰 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 크게 하고, 동시에, 개구패턴이 작은 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 작게 하도록 디포지션층을 형성하는 경우가 있다. 이처럼 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리에 이용되는 상기 제3 가스는, 산소 가스를 포함한다.
이에 따라, 드라이 에칭 공정에서의 요부패턴의 측벽에 산화막을 형성하는 것에 의한 측벽을 보호한 상태를 유지한 채, 애싱을 실시할 수 있다. 이것에 의해, 마스크 패턴의 개구 내주 부근의 영역에 부착한 디포지션층이 제거된 상태에서 드라이 에칭을 실시한다. 이에 따라, 요부패턴의 측벽에 대한 에칭의 영향을 저감한 채, 요부의 내부에서의 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다. 동시에, 요부패턴의 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수가 같아지도록 요부패턴의 저부를 형성할 수 있다. 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있다. 동시에, 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 커진다, 혹은 요부패턴이 기판의 표면에 대해서 수직이 되지 않는 형상이 되는 것을 방지할 수 있다.
또, 요부패턴의 측벽에 대한 에칭의 영향을 저감한 채, 개구패턴이 큰 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 크게 하고, 동시에, 개구패턴이 작은 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 작게 하도록 디포지션층을 형성하는 경우가 있다. 이처럼 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리에서는, 상기 실리콘 기판의 상기 표면에 대해서 상기 요부패턴을 형성하는 방향으로의 이방성을 가지는 이방성 플라스마 처리가 실시된다.
이에 따라, 드라이 에칭 공정에서의 요부패턴의 측벽에 대한 에칭의 영향을 저감한 상태에서, 애싱을 실시할 수 있다. 이것에 의해, 마스크 패턴의 개구 내주 부근의 영역에 부착한 디포지션층이 제거된 상태에서 드라이 에칭을 실시한다. 이에 따라, 요부패턴의 측벽에 대한 에칭의 영향을 저감한 채로 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다. 동시에, 요부패턴의 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수가 같아지도록 요부패턴의 저부를 형성할 수 있다. 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있다.
또, 요부패턴의 측벽에 대한 에칭의 영향을 저감한 채, 개구패턴이 큰 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 크게 하고, 동시에, 개구패턴이 작은 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 작게 하도록 디포지션층을 형성하는 경우가 있다. 이처럼 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 마스크 패턴은, 상기 애싱 처리에 의해 제거되지 않는 하드 마스크에 형성된 마스크 패턴이다.
이에 따라, 애싱 공정에서의 요부패턴 형상에 대한 영향을 저감하여, 애싱 공정을 실시한 후의 공정에서의 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 소정 값으로 할 수 있다. 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
또, 드라이 에칭 공정에서의 요부패턴의 형성 영역(형성 범위)이 변화하지 않는 상태를 유지해, 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다. 이에 따라, 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시하고, 동시에, RIE-lag의 발생을 방지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 디포지션층을 형성하는 디포지션 처리에 이용되는 상기 제1 가스는, 플루오르카본을 포함한다.
이것에 의해, 마스크 패턴의 개구 내주 부근의 영역에 부착한 디포지션층을 애싱 공정에 의해 제거된 상태에서 드라이 에칭 공정을 실시할 수 있다. 따라서, 개구패턴이 큰 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 크게 하고, 동시에, 개구패턴이 작은 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 작게 하도록 디포지션층을 형성하는 경우가 있다. 이처럼 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 디포지션층을 형성하는 디포지션 처리에서는, 상기 실리콘 기판의 상기 표면에 대해서 상기 요부패턴을 형성하는 방향으로의 이방성을 가지는 이방성 플라스마 처리가 실시된다.
이것에 의해, 디포지션 공정에서의 요부패턴의 측벽에 대해서 디포지션층이 형성되는 것을 억제한 상태에서, 요부패턴의 저부에 디포지션층을 형성할 수 있다. 이것에 의해, 요부패턴의 측벽에 대한 에칭의 영향을 저감한 채, 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다.
동시에, 요부패턴의 측벽에 대한 에칭의 영향을 저감한 채, 개구패턴이 큰 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 크게 하고, 동시에, 개구패턴이 작은 요부패턴에 있어서, 디포지션 공정에서 저부에 부착하는 디포지션층의 두께를 작게 하도록 디포지션층을 형성하는 경우가 있다. 이처럼 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있고, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 드라이 에칭 처리에 이용되는 상기 제2 가스는, 불화유황을 포함한다.
이것에 의해, 드라이 에칭 공정에서는, 플라스마 중에서 불소화합물로부터 불소 라디칼을 일으킨다. 불소 라디칼은, 플라스마 중에 동시에 생산되는 화학적으로 활성의 중성 라디칼 및 에너지를 가지는 이온을 포함한다. 이러한 불소 라디칼은, 현저한 지향성을 가지고 있고, 불소 라디칼이 실리콘 기판의 표면에 대해서 수직 방향으로 입사하는 것에 의해 이방성 플라스마 에칭이 실시된다. 그 때, 요부패턴의 저부에는 현저하게 이온에 의한 충격이 가해진다. 한편, 요부패턴의 측벽에는, 요부패턴의 저부보다 비교적 약한 강도로 이온에 의한 충격이 가해진다. 이것에 의해, 측벽을 에칭에 대해서 선택적으로 보호해, 요부 구조의 저부, 즉, 요부패턴의 저부로 한정해서 에칭이 실시된다. 따라서, 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 드라이 에칭 처리에 이용되는 상기 제2 가스는, 산소를 포함한다.
이것에 의해, 드라이 에칭 공정에서는, 플라스마 에칭에 이용되는 플루오르 라디칼 외에 산소 라디칼이 사용된다. 이 라디칼은, 요부 내부의 측벽을 형성하는 실리콘 표면에 산화규소 혹은 질화규소로 변환시킨다. 이것에 의해, 요부패턴의 측벽에 보호층이 되는 산화막을 형성하여, 측벽에 패시베이션(passivation)막을 형성할 수 있다. 이 에칭에서는, 에칭은 요부의 저부로 주로 진행하고, 요부의 측벽이 비교적 보호된 상태를 유지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 드라이 에칭 처리에 이용되는 상기 제2 가스는, 불화실리콘을 포함한다.
이것에 의해, 에칭 가스가 분해할 때에, 불화실리콘이, 부차적 반응체로서 보호층의 규소 성분을 공급하는 화합물이 된다. 요부패턴의 측벽 상에는, 실리콘의 반응 생성물의 혼합물이 석출한다. 요부패턴의 측벽에는, 보호층으로서 작용하는 내(耐)에칭성의 규소화합물이 석출해, 측벽을 보호할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 드라이 에칭 처리에서는, 상기 실리콘 기판의 상기 표면에 대해서 상기 요부패턴을 형성하는 방향으로의 이방성을 가지는 이방성 플라스마 처리가 실시된다.
이것에 의해, 요부패턴의 측벽에 대해서 디포지션층이 형성되는 것을 억제한 상태에서, 드라이 에칭 공정에서 이방성 플라스마 에칭이 실시된다. 이에 따라, 요부패턴의 측벽에 대한 에칭을 억제한 채, 요부패턴의 저부에 형성된 디포지션층 및 요부패턴의 저부의 제거를 실시할 수 있다. 이에 따라, 요부패턴의 측벽에 대한 에칭의 영향을 저감한 채, 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다.
요부패턴의 측벽에 대한 에칭의 영향을 저감한 채, 개구패턴이 큰 요부패턴에 있어서, 저부에서의 실리콘에 대한 에칭량과, 개구패턴이 작은 요부패턴에 있어서, 저부에서의 실리콘에 대한 에칭량을 동일한 깊이로 설정하도록 디포지션층을 형성하는 경우가 있다. 이처럼 상이한 지름치수를 가지는 개구패턴을 동시에 형성하는 경우에도, 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있고, 요부패턴의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 이방성 플라스마 처리에서는, 상기 실리콘 기판에 대향하도록 배치되는 전극에 대해 상기 실리콘 기판의 상기 표면의 중앙부와 주연부에서 주파수가 상이한 교류 전압을 인가해, 유도 결합 플라스마를 발생시켜 상기 이방성 플라스마 처리를 실시한다.
이것에 의해, 실리콘 기판의 표면에 대해서 요부패턴을 형성하는 방향으로의 이방성을 가지는 이방성 플라스마 처리를 실시할 수 있다.
따라서, 디포지션 공정에서의 요부패턴의 측벽에 대한 디포지션층의 형성을 저감한 상태에서, 요부패턴의 저부에 대한 디포지션층의 형성을 실시할 수 있다. 이것에 의해, 요부패턴의 측벽에 대한 에칭의 영향을 저감한 채, 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다.
또, 드라이 에칭 공정에서 극히 높은 이방성을 가지는 이방성 플라스마 에칭을 실시할 수 있어, 실리콘 기판에 형성되는 요부패턴의 측벽 형상이, 요부패턴의 깊이 방향에서 대략 직선상으로 유지된다. 그러므로, 실리콘 기판의 표면에 따른 방향에 있어서, 실리콘 기판의 지름방향의 위치에 의존하지 않고, 에칭에 의해 얻어지는 형상이 수직(스트레이트형)인 요부패턴(홀이나 트렌치 등)을 안정적으로 제작하는 것이 가능해진다. 즉, 실리콘 기판의 중앙부와 마찬가지로 외주부에서도, 에칭에 의해 얻어지는 형상이 수직(스트레이트형)인 요부패턴(홀이나 트렌치 등)을 안정적으로 제작하는 것이 가능해진다.
게다가, 애싱 공정에서, 드라이 에칭 공정에서의 요부패턴의 측벽에 대한 에칭의 영향을 저감한 상태에서, 애싱을 실시할 수 있다. 이것에 의해, 마스크 패턴의 개구 내주 부근의 영역에 부착한 디포지션층이 제거된 상태에서 드라이 에칭을 실시한다. 이에 따라, 요부패턴의 측벽에 대한 에칭의 영향을 저감한 채, 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등, 소정의 형상이 되도록 상술의 처리를 실시할 수 있다. 동시에, 요부패턴의 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수가 같아지도록 요부패턴의 저부를 형성할 수 있다. 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있다.
따라서, 상술한 디포지션 공정, 드라이 에칭 공정, 애싱 공정을 반복함으로써, 기판 사이즈나 기판 형상에 의존하지 않고, 에칭에 의해 얻어지는 형상이 수직인 요부패턴을 실리콘 기판의 표면의 전역에 걸쳐 제작할 수 있다.
동시에, 요부패턴의 측벽에 보호층이 되는 산화막을 형성하여, 측벽을 패시베이션한 상태에서, 드라이 에칭 공정에서 극히 높은 이방성을 가지는 이방성 플라스마 에칭을 실시할 수 있다. 실리콘 기판에 형성되는 요부패턴의 측벽 형상을, 요부패턴의 깊이 방향에서 대략 직선상으로 유지할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 이방성 플라스마 처리에서는, 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 교류 전압의 주파수보다, 상기 실리콘 기판의 상기 표면의 상기 주연부에 인가하는 교류 전압의 주파수가 낮게 설정된다.
이것에 의해, 상술한 것처럼 실리콘 기판의 표면에 대해서 요부패턴을 형성하는 방향으로의 높은 이방성을 가지는 유도 결합 플라스마를 발생시켜 이방성 플라스마 처리를 실시할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리 및 상기 드라이 에칭 처리에서의 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 플라스마 발생 전력은, 상기 디포지션층을 형성하는 디포지션 처리에서의 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 플라스마 발생 전력 보다 낮아지도록, 또는, 같아지도록, 설정된다.
이것에 의해, 상술한 것처럼 실리콘 기판의 표면에 대해서 요부패턴을 형성하는 방향으로의 높은 이방성을 가지는 유도 결합 플라스마를 발생시켜 이방성 플라스마 처리를 실시할 수 있다.
게다가, 상기 디포지션 공정에서, 상기 실리콘 기판의 상기 표면의 중앙부에 인가하는 플라스마 발생 전력과 상기 실리콘 기판의 상기 표면의 주연부에 인가하는 플라스마 발생 전력을 조정함으로써, 상기 제1 가스의 해리도를 변경해, 디포지션층의 커버리지를 변경하는 것이 가능해진다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 디포지션층을 형성하는 디포지션 처리, 상기 애싱 처리 및 상기 드라이 에칭 처리에서, 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 플라스마 발생 전력이, 상기 실리콘 기판의 상기 표면의 상기 주연부에 인가하는 플라스마 발생 전력 보다 낮아지도록, 또는, 같아지도록, 설정된다.
이것에 의해, 상술한 것처럼 실리콘 기판의 표면에 대해서 요부패턴을 형성하는 방향으로의 높은 이방성을 가지는 유도 결합 플라스마를 발생시켜 이방성 플라스마 처리를 실시할 수 있다.
게다가, 상기 애싱 공정에서, 상기 실리콘 기판의 상기 표면의 중앙부에 인가하는 플라스마 발생 전력이, 상기 실리콘 기판의 상기 표면의 주연부에 인가하는 플라스마 발생 전력과 같게 설정됨으로써, 애싱레이트를 증대시켜, 상기 마스크 패턴의 개구 내주 부근의 영역에 부착한 디포지션층을 제거하는 시간을 단축하는 것이 가능해진다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리 및 상기 드라이 에칭 처리에서, 상기 실리콘 기판에 바이어스 전력을 인가하는 것과 함께, 상기 드라이 에칭 처리에서의 상기 실리콘 기판에 인가하는 바이어스 전력이, 상기 애싱 처리에서의 상기 실리콘 기판에 인가하는 바이어스 전력 보다 낮아지도록, 또는, 같아지도록, 설정된다.
이것에 의해, 상술한 것처럼 실리콘 기판의 표면에 대해서 요부패턴을 형성하는 방향으로의 높은 이방성을 가지는 유도 결합 플라스마를 발생시켜 이방성 플라스마 처리를 실시할 수 있다.
게다가, 상기 드라이 에칭 공정에서, 상기 실리콘 기판에 인가하는 바이어스 전력을, 상기 애싱 공정에서 상기 실리콘 기판에 인가하는 바이어스 전력 보다 낮게 설정함으로써, RIE-lag의 발생을 방지하는 것이 가능해진다.
본 발명의 프로세스는, RIE-lag가 에칭 공정에서의 바이어스 전력 증대에 응하여 커지는 경향을 가진다. 이 때문에, 에칭이 가능한 한계 범위 내에서 바이어스 전력의 값을 낮게 설정하면, 보다 RIE-lag를 작게 할 수 있다. 한편, 애싱 공정에서는, 바이어스 전력을 크게 해서 애싱레이트를 증대시킬 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 애싱 처리가 실시되는 분위기에서의 압력이, 상기 디포지션층을 형성하는 디포지션 처리가 실시되는 분위기에서의 압력과 같아지도록, 또는, 높아지도록, 설정된다.
이것에 의해, 상술한 것처럼 실리콘 기판의 표면에 대해서 요부패턴을 형성하는 방향으로의 높은 이방성을 가지는 유도 결합 플라스마를 발생시켜 이방성 플라스마 처리를 실시할 수 있다.
게다가, 상기 애싱 공정이 실시되는 분위기에서의 압력을 상기 디포지션 공정이 실시되는 분위기에서의 압력보다 높게 설정함으로써, 상기 애싱 공정에서의 애싱레이트를 증대시키는 것이 가능해진다.
여기서, 디포지션 공정에서는 커버리지의 조정이나 최적화를 위해 요부의 형상에 응해서 압력을 조정할 수 있다. 한편, 애싱 공정에서는 애싱레이트를 증대시키기 위해서 비교적 높은 압력 범위 내로 설정할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 상기 드라이 에칭 처리가 실시되는 분위기에서의 압력이, 상기 디포지션층을 형성하는 디포지션 처리가 실시되는 분위기에서의 압력과 같아지도록, 또는, 높아지도록, 설정된다.
이것에 의해, 상술한 것처럼 실리콘 기판의 표면에 대해서 요부패턴을 형성하는 방향으로의 높은 이방성을 가지는 유도 결합 플라스마를 발생시켜 이방성 플라스마 처리를 실시할 수 있다.
여기서, 드라이 에칭 공정이 실시되는 압력은, 에칭레이트를 증대시키기 위해서 비교적 높은 압력 범위 내로 설정할 수 있다.
본 발명의 양태에 따른 실리콘의 드라이 에칭 방법에서는, 중앙부를 가지는 상측덮개를 갖추고, 감압이 가능한 내부 공간에서 피처리체에 대해 플라스마 처리를 실시하는 챔버와, 상기 챔버 내에 배치되어, 상기 피처리체가 재치되는 평판상의 제1 전극과, 상기 제1 전극에 대해, 제1 주파수 λ1의 바이어스 전압을 인가하는 제1 고주파 전원과, 상기 챔버의 외부에 배치되어, 상기 상측덮개에 대해서 상기 제1 전극과는 반대측에 위치하면서, 상기 중앙부에 배치된 나선상의 제2 전극과, 상기 챔버의 외부에 배치되어, 상기 상측덮개에 대해서 상기 제1 전극과는 반대측에 위치하면서, 상기 제2 전극보다 외주부에 배치된 나선상의 제3 전극과, 상기 제2 전극에 대해, 제2 주파수 λ2의 교류 전압을 인가하는 제2 고주파 전원과, 상기 제3 전극에 대해, 제3 주파수 λ3의 교류 전압을 인가하는 제3 고주파 전원과, 상기 챔버 내에 불소를 함유하는 프로세스 가스를 도입하는 가스 도입 장치와, 상기 챔버 내에서 상기 상측덮개와 상기 제1 전극과의 사이에 위치하고, 상기 제1 전극보다 상기 상측덮개의 근처에 배치되어, 스퍼터링에 이용되는 고체 소스를 가지는 플라스마 처리 장치를 준비하고, 상기 이방성 플라스마 처리를 실시할 때에, 상기 제2 주파수 λ2와 상기 제3 주파수 λ3이, λ2>λ3의 관계에 있는 경우에는, 상기 가스 도입 장치가 상기 상측덮개의 상기 중앙부에 배치되어 있다.
이것에 의해, 챔버 내에서, 상기 상측덮개와 상기 제1 전극과의 사이에 위치하면서, 스퍼터링에 이용되는 고체 소스가 배치된다. 이에 따라, 고체 소스로부터 플라스마 중에 부족한, 예컨대 산소 원소가 순서대로 도입된다. 이에 따라, 피처리체인 실리콘 기판에 대해, 기판의 반경 방향에서의 산소 원소가 균일하게 공급된다.
이에 따라, 상술한 것처럼 실리콘 기판의 표면에 대해서 요부패턴을 형성하는 방향으로의 높은 이방성을 가지는 유도 결합 플라스마를 발생시켜 이방성 플라스마 처리를 실시할 수 있다. 이 때문에, 실리콘 기판에 형성되는 요부패턴의 측벽 형상이, 요부패턴의 깊이 방향에서 대략 직선상으로 유지된다. 그러므로, 실리콘 기판의 표면에 따른 방향에 있어서, 실리콘 기판의 반경 방향의 위치에 의존하지 않고, 즉, 실리콘 기판의 중앙부와 마찬가지로 외주부에서도, 에칭에 의해 얻어지는 형상이 수직(스트레이트형)인 요부패턴(홀이나 트렌치 등)을 안정적으로 제작하는 것이 가능해진다.
따라서, 기판 사이즈나 기판 형상에 의존하지 않고, 에칭에 의해 얻어지는 형상이 수직인 요부패턴을 실리콘 기판에서의 처리면의 전역에 걸쳐 제작할 수 있다.
본 발명의 양태에 의하면, 다음의 효과를 얻을 수 있다.
RIE-lag의 발생을 억제할 수 있다. 고애스펙트비로 고정밀 패턴을 가지는 요부를 형성할 수 있다. 에칭에 의해 실리콘 기판에 형성되는 요부의 형상이 테이퍼 형상이 되는 것을 방지할 수 있다. 요부의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상을 유지한 채, 상이한 치수를 가지는 요부패턴(홀이나 트렌치 등의 오목형상)을 형성할 수 있다. 에칭 처리 후에 있어서, 요부패턴의 깊이 차이를 억제할 수 있다. 따라서, 본 발명의 양태에 의하면, 에칭 처리 후에 있어서, 상이한 치수를 가지는 요부패턴(홀이나 트렌치 등)의 깊이 차이를 억제해, 실리콘 기판의 표면에 요부를 형성할 수 있다.
[도 1] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법에 따라 제조된 실리콘 기판을 나타내는 모식 단면도이다.
[도 2] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법을 나타내는 플로우차트이다.
[도 3] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
[도 4] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
[도 5] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
[도 6] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
[도 7] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
[도 8] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
[도 9] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
[도 10] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
[도 11] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
[도 12] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
[도 13] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
[도 14] 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법에서 이용되는 장치를 나타내는 모식 단면도이다.
[도 15] 도 14에 나타내는 장치에서, 내주측과 외주측에 배치된 2개의 스파이럴 형상 전극과, 2개의 스파이럴 형상 전극에 상이한 주파수를 가지는 전력을 출력하는 전원을 나타내는 도이며, 스파이럴 형상 전극과 전원이 접속된 위치를 설명하는 평면도이다.
[도 16] 도 14에 나타내는 장치에서, 제1 전극(외경 D)과 제2 전극(외경 d)과의 관계를 나타내는 단면도이다.
[도 17] 본 발명의 제2 실시 형태에 따른 실리콘의 드라이 에칭 방법에서 이용되는 제조 장치를 나타내는 모식 단면도이다.
[도 18] 본 발명의 제3 실시 형태에 따른 실리콘의 드라이 에칭 방법에서 이용되는 제조 장치를 나타내는 모식 단면도이다.
[도 19] 본 발명의 제4 실시 형태에 따른 실리콘의 드라이 에칭 방법에서 이용되는 제조 장치를 나타내는 모식 단면도이다.
[도 20] 본 발명의 제5 실시 형태에 따른 실리콘의 드라이 에칭 방법에서 이용되는 제조 장치를 나타내는 모식 단면도이다.
[도 21] 본 발명의 제6 실시 형태에 따른 실리콘의 드라이 에칭 방법에서 이용되는 제조 장치를 나타내는 모식 단면도이다.
[도 22] 본 발명의 실시예에 따른 실리콘의 드라이 에칭 방법을 나타내는 도이다.
[도 23] 본 발명의 실시예에 따른 실리콘의 드라이 에칭 방법을 나타내는 도이다.
[도 24] 본 발명의 실시예에 따른 실리콘의 드라이 에칭 방법을 나타내는 도이다.
[도 25] 본 발명의 실시예에 따른 실리콘의 드라이 에칭 방법을 나타내는 도이다.
[도 26] 본 발명의 실시예에 따른 실리콘의 드라이 에칭 방법을 나타내는 도이다.
[도 27] 본 발명의 실시예에 따른 실리콘의 드라이 에칭 방법을 나타내는 도이다.
이하, 본 발명의 제1 실시 형태에 따른 실리콘의 드라이 에칭 방법을, 도면에 근거해 설명한다.
도 1은, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법에 따라 제조된 실리콘 기판을 나타내는 모식 단면도이다. 도 2는, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법을 나타내는 플로우차트이다. 도 1에서, 부호 S는, 실리콘 기판이다.
본 실시 형태에 따른 실리콘의 드라이 에칭 방법은, 도 1에 도시한 것처럼, 실리콘 기판(S)의 표면에 요부패턴(VS) 및 요부패턴(VL)을 형성한다.
요부패턴(VS)은, 지름치수φS를 가진다. 요부패턴(VL)은, 지름치수φL을 가진다. 지름치수φL은, 지름치수φS 보다 크게 설정된다.
요부패턴(VS)과 요부패턴(VL)의 깊이는, 동일하게 설정된다.
요부패턴(VS)과 요부패턴(VL)은, 예를 들면, 4~8 정도, 보다 바람직하게는, 8~14 정도의 고애스펙트비를 가지는 형상으로 형성된다.
덧붙여, 요부패턴(VS)과 요부패턴(VL)은, 실리콘 기판(S)을 관통하고 있을 수도 있다.
본 실시 형태에 따른 실리콘의 드라이 에칭 방법은, 도 2에 도시한 것처럼, 전처리 공정(S01)과, 마스크 패턴 형성 공정(S02)과, 디포지션 공정(S05)과, 드라이 에칭 공정(S06)과, 애싱 공정(S07)과, 후처리 공정(S08)을 가진다.
도 2에 나타내는 전처리 공정(S01)에서는, 공지의 램프 히터 등을 이용한 200℃ 이상의 열처리로서, 실리콘 기판(S)의 전처리를 실시한다.
도 3은, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
도 2에 나타내는 마스크 패턴 형성 공정(S02)에서는, 도 3에 도시한 것처럼, 실리콘 기판(S)의 표면에 마스크층(M)을 형성한다.
마스크층(M)은, 예를 들면, O2 플라스마에 의해 제거되지 않는 SiO2막이나 SiN막, 혹은 메탈(금속) 등으로부터 형성할 수 있다.
게다가, 마스크층(M)은, 플라스마 CVD나 메탈 스퍼터링 등으로부터 형성할 수 있다.
게다가, 마스크 패턴 형성 공정(S02)에서는, 도 3에 도시한 것처럼, 마스크층(M)에 실리콘 기판(S)에서의 요부패턴(VS)의 형상에 대응하도록 처리 영역을 설정하는 개구패턴(마스크 패턴)(MS)과, 요부패턴(VL)의 형상에 대응하도록 처리 영역을 설정하는 개구패턴(마스크 패턴)(ML)을 형성한다.
구체적으로는, 마스크 패턴 형성 공정(S02)에서는, 도시하지 않은 포토레지스트(photoresist)층을 적층해, 노광 현상 등의 처리를 실시하고, 게다가, 드라이 에칭 처리 등 공지의 처리를 실시함으로써, 개구패턴(MS)과 개구패턴(ML)을 가지는 마스크층(M)을 형성한다.
도 4는, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
도 2에 나타내는 디포지션 공정(S05)은, 드라이 에칭 공정(S06)에서, 요부패턴(VS) 및 요부패턴(VL)의 측벽을 에칭으로부터 보호할 수 있도록, 도 4에 도시한 것처럼, 실리콘 기판(S)의 전면에 플루오르카본 등의 폴리머로 이루어진 디포지션층(D1)을 이방성 플라스마 처리에 의해 형성한다.
디포지션층(D1)은, 요부패턴(VS, VL)의 측벽(VSq, VLq)을 에칭으로부터 보호하는 것과 함께, 요부패턴(VS, VL)의 저부(VSb, VLb)로 한정해서 에칭을 실시하기 위해서 형성된다. 이것에 의해, 불소화합물을 사용한 에칭인 드라이 에칭 공정(S06)에서, 수직인 측벽(VSq, VLq)을 얻을 수 있다.
디포지션층(D1)은, 마스크층(M)의 표면 및 요부패턴(VS, VL)의 저부(VSb, VLb)에 적층한다. 또, 도 4에서는, 요부패턴(VS, VL)의 측벽(VSq, VLq)에서 디포지션층(D1)을 나타내고 있지만, 실제로는 그다지 적층되지 않는다.
디포지션 공정(S05)은, CHF3, C2F6, C2F4, 또는 C4F8 등의 과불화탄화수소 가스를 이용해, 플라스마 처리를 실시한다. 여기서, 퇴적 시간을 단축하기 위해서, 후술하는 플라스마 처리 장치(10)를 이용한다.
이때, 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)(내측 전극)에 인가하는 전력의 고주파의 주파수 λ2를, 외주측에 위치하는 제3 전극(E3)(외측 전극)에 인가하는 전력의 고주파의 주파수 λ3에 비해 크게 설정할 수 있다. 구체적으로는, 주파수 λ2가 13.65MHz로 되고 주파수 λ3이 2MHz로 될 수 있다. 디포지션 공정(S05)에서는, 내주측 및 외주측에 위치하는 전극에 공급되는 전력의 최대치는, 전원이 출력 가능한 전력의 값이다. 이것에 의해, 애싱레이트를 향상시킬 수 있다.
또, 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2를 가지는 전력 값을, 후술하는 드라이 에칭 공정(S06) 및 애싱 공정(S07)에서의 전력 값보다 작게 설정할 수 있다. 또, 플라스마 처리 장치(10)에서는, 제1 전극(12)에 대해서, 바이어스 전압을 인가하지 않을 수 있다. 디포지션 공정(S05)이 실시되는 분위기에서는, 소정의 압력이 설정되어 디포지션 처리가 실시된다. 게다가, 디포지션 공정(S05)에서는, 디포지션에 이용되는 가스에, Ar 등의 희가스를 소정량 첨가할 수 있다.
디포지션 공정(S05)에서 형성되는 디포지션층(D1)의 막두께에 관련하여, 지름치수가 작은 개구패턴(MS)에 대응하는 저부(VSb)에 형성되는 디포지션층(D1)의 막두께에 비해, 지름치수가 큰 개구패턴(ML)에 대응하는 저부(VLb)에 형성되는 디포지션층(D1)의 막두께가 커진다. 덧붙여, 개구패턴(MS, ML)의 외측에 위치하는 마스크층(M) 표면에서의 디포지션층(D1)의 막두께에 비해, 개구패턴(ML)의 저부(VLb)에서의 디포지션층(D1)의 막두께는, 동등하거나 혹은 작아진다.
즉, 디포지션층(D1)의 막두께에 관련하여, 개구패턴(MS, ML)의 외측에 위치하는 마스크층(M) 표면에서의 디포지션층(D1)의 막두께(TD1), 개구패턴(ML)의 저부(VLb)에서의 디포지션층(D1)의 막두께(TLD1), 개구패턴(MS)의 저부(VSb)에서의 디포지션층(D1)의 막두께(TSD1)의 순서로 작아진다.
디포지션 공정(S05)에서, 상기와 같이 디포지션 조건을 설정함으로써, 개구패턴(MS, ML)에 대응하는 저부(VSb, VLb)에서의 디포지션층(D1)의 디포지션 커버리지를 각각 최적화하도록 제어하는 것이 가능해진다. 여기서, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 필요한 막두께를 가지는 디포지션층(D1)을 저부(VSb, VLb)에 적층하는 처리 시간을 짧게 하는 것이다. 즉, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 디포지션층(D1)을 저부(VSb, VLb)에 적층하는 성막 속도를 증대하는 것이다.
또, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 에칭 깊이 및 애스펙트비에 응하여 디포지션 커버리지를 조정하는 것이다. 즉, 후술하는 것처럼, 저부(VSb, VLb)의 깊이 변화에 대응해 애스펙트비가 변화했을 경우에도, 소망한 두께를 가지는 디포지션층(D1)을 소정의 성막 속도로 성막할 수 있다.
게다가, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 저부(VSb)에 적층하는 디포지션층(D1)에 대한 균일성 및 확실성과, 저부(VLb)에 적층하는 디포지션층(D1)에 대한 균일성 및 확실성을 각각 향상시키는 것이다.
도 5는, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
도 2에 나타내는 드라이 에칭 공정(S06)은, 도 5에 도시한 것처럼, 이방성 플라스마 에칭에 의해, 개구패턴(MS, ML)에 대응하는 저부(VSb, VLb)를 파고, 저부(VSb, VLb)의 위치를 내려서, 저부(VSb1, VLb1)를 형성한다.
이때, 드라이 에칭 공정(S06)에서의 처리 조건, 플라스마의 이방성, 및 디포지션 공정(S05)에 의해 적층한 디포지션층(D1)의 막두께 차이 등에 따라, 드라이 에칭 공정(S06)에서 형성하는 개구패턴(MS)에 대응하는 저부(VSb1) 및 개구패턴(ML)에 대응하는 저부(VLb1)의 깊이는, 균일해지도록 설정한다.
구체적으로는, 개구패턴(MS)에 대응하는 저부(VSb)에 적층한 디포지션층(D1)의 막두께(TSD1)가, 개구패턴(ML)에 대응하는 저부(VLb)에 적층한 디포지션층(D1)의 막두께(TLD1)에 비해 작다. 게다가, 개구패턴(MS)에 대응하는 저부(VSb)에 대한 에칭량이, 개구패턴(ML)에 대응하는 저부(VLb)에 대한 에칭량에 비해 작다. 이 때문에, 상기의 디포지션에 의해 형성되는 막두께와, 상기 에칭에 의한 에칭량이 상쇄되어, 개구패턴(MS)에 대응하는 저부(VSb1)의 깊이와 개구패턴(ML)에 대응하는 저부(VLb1)의 깊이가 균일하게 된다.
또, 드라이 에칭 공정(S06)에서 처리 조건, 플라스마의 이방성, 및 디포지션층(D1)에 의해, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에 미치는 에칭의 영향을 극히 저감시킨다. 이것에 의해, 측벽(VSq, VLq)이 실리콘 기판(S)의 표면과 수직이면서, 서로 대략 면일(面一)이 된다. 따라서, 요철이 없는 측벽(VSq, VLq)이 깊이 방향으로 연장해 형성된다.
즉, 요부패턴(VS, VL)으로서, 균일한 지름치수를 가지도록 저부(VSb1, VLb1)가 형성된다.
이 형상을 실현하도록, 드라이 에칭 공정(S06)에서는, 높은 이방성을 가지는 플라스마를 발생시키기 위해, 후술하는 플라스마 처리 장치(10)를 이용한다.
이때, 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 전력의 고주파의 주파수 λ2를, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3에 비해 크게 설정할 수 있다. 구체적으로는, 주파수 λ2가 13.65MHz로 되고, 주파수 λ3이 2MHz로 될 수 있다.
또, 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 디포지션 공정(S05)에서의 값보다 크고, 또, 애싱 공정(S07)에서의 공급 전력 값과 같게 설정할 수 있다.
또, 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 외주측에 위치하는 제3 전극(E3)에 인가하는 고주파의 주파수 λ3의 공급 전력 값과 같게 설정할 수 있다.
또, 플라스마 처리 장치(10)에서는, 제1 전극(12)에 대해서, 주파수 λ1을 가지는 바이어스 전압을 인가하는 것이 바람직하다. 주파수 λ1은, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3 보다 낮게 설정할 수 있다. 주파수 λ1은, 예를 들면, 400kHz로 할 수 있다.
또, 드라이 에칭 공정(S06)에서의 이방성 플라스마 에칭에서는, SF6와 O2의 혼합가스를 플라스마에 의해 분해해, Si의 이방성 에칭을 실시한다. 이것에 의해, SF6가 분해해 생성하는 F라디칼이, Si를 에칭한다(F＋Si→SiF4). 이 에칭 반응은, 등방성 에칭이기 때문에, 이방성 에칭을 실시하기 위해서, 측벽(VSq, VLq)에 절연층(보호막)을 부착시켜, 측벽(VSq, VLq)의 에칭 반응을 억제해도 무방하다.
드라이 에칭 공정(S06)에서의 SF6/O2의 혼합가스를 이용하는 이방성 플라스마 에칭에서는, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에서 디포지션층(D1)이 제거되어 측벽(VSq, VLq)이 노출한다.
여기서, 드라이 에칭 공정(S06)에서의 SF6/O2의 혼합가스계를 이용하는 이방성 플라스마 에칭에서는, 절연층을 형성하는 것으로 측벽(VSq, VLq)이 보호되어도 무방하다. 동시에, 산소(O)에 의한 측벽(VSq, VLq)의 산화와, 에칭 생성물인 SiF4가 재분해된 Si와 O의 반응에 의해 생기는 SiOx의 디포지션막 형성에 의해, 측벽(VSq, VLq)이 보호된다.
또, 드라이 에칭 공정(S06)에서는, 에칭 생성물인 SiF4가 부족해지는 것을 방지하기 위해서, SiF4를 에칭 가스로서 이용할 수도 있다.
게다가, 드라이 에칭 공정(S06)에서는, 에칭 가스로서 SF6 또는 NF3를 사용하고, 에칭 가스에 규소화합물로서 SiF4를 첨가하면서, 반응체로서 O2, N2, N2O, NO, NOx 또는 CO2를 첨가한다. 이것에 의해, 저부를 집중적으로 에칭할 수 있다.
게다가, 드라이 에칭 공정(S06)에서는, 냉매 경로를 내부에 가진 정전척(Electrostatic Chuck)을 제1 전극(12)으로 이용해, 처리 중인 기판의 온도를 저온으로 함으로써 이방성의 정도를 높일 수 있다. 예를 들면, 냉매 경로를 유동(流動)하는 냉매의 온도는, 10℃ 이하로 설정된다.
도 6은, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
도 2에 나타내는 애싱 공정(S07)은, 도 6에 도시한 것처럼, 드라이 에칭 공정(S06)의 종료 후에 있어서, 잔존한 디포지션층(D1)을 제거한다.
특히, 애싱 공정(S07)에서는, 마스크층(M)의 개구패턴(MS) 및 개구패턴(ML)의 내주 부근의 영역에 잔존한 디포지션층(D1)을 확실히 제거하도록, 애싱 조건이 설정된다.
애싱 공정(S07)에서는, 드라이 에칭 공정(S06)이 종료한 후에, 마스크층(M)의 표면에 부착해 있는 디포지션층(D1)과, 마스크층(M)의 개구패턴(MS) 및 개구패턴(ML)의 내주 부근 영역에 잔존한 디포지션층(D1)과, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에 잔존한 디포지션층(D1)을 제거한다. 또, 개구패턴(MS)에 대응하는 저부(VSb1)에 잔존한 디포지션층(D1)과, 개구패턴(ML)에 대응하는 저부(VLb1)에 잔존한 디포지션층(D1)이 있었을 경우에는, 그 잔존물을 제거한다.
여기서, 가장 중요한 것은, 개구패턴(MS)의 내주 위치에 잔존한 디포지션층(D1)과, 개구패턴(ML)의 내주 위치에 잔존한 디포지션층(D1)을 제거하는 것이다. 만약, 이 디포지션층(D1)이 다 제거되지 못하고 잔존해 있었을 경우에는, 디포지션 공정(S05)과, 드라이 에칭 공정(S06)과, 애싱 공정(S07)을 반복해 실시하는 반복 사이클에서, 2사이클째의 디포지션 공정(S05)을 실시함에 따라, 잔존한 디포지션층(D1)에 디포지션층(D2)이 더 퇴적해 버린다. 이 경우, 마스크층(M)에서의 개구패턴(MS) 및 개구패턴(ML)의 개구지름(개구면적)이 감소해 버린다.
이하의 설명에서, 도 2에 나타내는 디포지션 공정(S05)과, 드라이 에칭 공정(S06)과, 애싱 공정(S07)을 반복해 실시하는 반복 사이클을 단지 「반복 사이클」이라고 칭하는 경우가 있다.
상기와 같이 마스크층(M)에서의 개구패턴(MS) 및 개구패턴(ML)의 개구지름이 감소해 버리면, 반복 사이클 중 1사이클째의 애싱 공정(S07)의 다음에 실시되는 2사이클째의 드라이 에칭 공정(S06)에서, 이방성의 정도를 강하게 한 에칭을 실시해도, 디포지션층(D1) 및 디포지션층(D2)에 의해 저부(VSb1) 및 저부(VLb1)에 에칭 플라스마가 도달하는 것이 저해된다. 따라서, 저부(VSb1) 및 저부(VLb1)에서의 에칭이 적절하게 실시되지 않고, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)이 수직하지 않게 되어, 요부패턴(VS, VL)의 형상이 테이퍼 형상이 되어 버릴 가능성이 있다.
이에 대해서, 개구패턴(MS)의 내주 위치에 디포지션층(D1)이 잔존하지 않고, 또, 개구패턴(ML)의 내주 위치에 디포지션층(D1)이 잔존하지 않는 상태로 했을 경우에는, 반복 사이클 중 1사이클째 다음에 실시되는 2사이클째가 되는 디포지션 공정(S05)에서, 잔존한 디포지션층(D1)에 디포지션층(D2)이 더 퇴적하는 경우가 없다. 이에 따라, 마스크층(M)에서의 개구패턴(MS) 및 개구패턴(ML)의 개구지름(개구면적)이 소정의 크기를 가지도록 유지할 수 있다.
그러면, 반복 사이클에서의 2사이클째의 드라이 에칭 공정(S06)에서, 이방성의 정도를 강하게 한 에칭을 실시함으로써, 디포지션층(D1) 및 디포지션층(D2)에 의해 저부(VSb1) 및 저부(VLb1)에 에칭 플라스마가 도달하는 것이 저해되지 않는다. 따라서, 저부(VSb1) 및 저부(VLb1)에서의 에칭이 적절하게 실시되어, 개구패턴(MS, ML)에 대응하도록 측벽(VSq, VLq)이 수직인 상태로 연재한다. 이 때문에, 요부패턴(VS, VL)의 형상이 테이퍼 형상이 되는 것을 방지해, 깊이 방향에서 같은 지름을 가지도록 요부패턴(VS, VL)의 각각을 고애스펙트비로 형성하는 것이 가능해진다.
1사이클째의 애싱 공정(S07)에서, 상기와 같이, 개구패턴(MS, ML)의 내주 위치에 잔존한 디포지션층(D1)을 확실히 제거하기 위해, 사용 가스 O2에 대해 해리도가 높은 플라스마 처리를 실시할 필요가 있다. 이 때문에, 1사이클째의 애싱 공정(S07)에서도, 후술하는 플라스마 처리 장치(10)를 이용한다.
이때, 1사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 전력의 고주파의 주파수 λ2를, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3에 비해 크게 설정할 수 있다. 구체적으로는, 주파수 λ2가 13.65MHz로 되고, 주파수 λ3이 2MHz로 될 수 있다.
또, 1사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 디포지션 공정(S05)에서의 값보다 크고, 또, 드라이 에칭 공정(S06)에서의 값과 같거나 높은 값으로 설정할 수 있다.
또, 1사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 외주측에 위치하는 제3 전극(E3)에 인가하는 고주파의 주파수 λ3의 공급 전력과 같은 값으로 설정할 수 있다.
또, 1사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)에서는, 제1 전극(12)에 대해서, 주파수 λ1인 바이어스 전압을 인가하는 것이 바람직하다. 주파수 λ1은, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3 보다 낮게 설정할 수 있다. 주파수 λ1은, 예를 들면, 400kHz로 할 수 있다.
또, 1사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)에서는, 제1 전극(12)에 대해서, 바이어스 전압을 인가하는 것이 바람직하다. 1사이클째의 애싱 공정(S07)에서의 바이어스 전압의 전력은, 1사이클째의 드라이 에칭 공정(S06)에서의 바이어스 전압의 전력과 일치하거나, 1사이클째의 드라이 에칭 공정(S06)에서의 바이어스 전압의 전력보다 높게 설정할 수 있다.
1사이클째의 애싱 공정(S07)에서, O2 가스를 공급해 애싱을 실시할 수 있다. O2 가스를 이용하는 이방성 플라스마 처리에서는, 개구패턴(MS, ML)의 내주 부근의 부분, 및 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에서 디포지션층(D1)이 확실히 제거되어 측벽(VSq, VLq)이 노출한다. 동시에, 1사이클째의 애싱 공정(S07)에서, O2 가스를 공급해 애싱을 실시하지만, 마스크층(M)이, SiO2막이나 SiN막, 혹은 메탈(금속) 등으로부터 형성되어 있으므로, O2 플라스마에 의해 제거되지 않는다.
본 실시 형태에 따른 실리콘의 드라이 에칭 방법은, 도 2에 도시한 것처럼, 디포지션 공정(S05)과, 드라이 에칭 공정(S06)과, 애싱 공정(S07)을 1사이클로 해서 반복한다. 이것에 의해, 요부패턴(VS, VL)의 깊이를 길게 한다.
다음에, 2사이클째에 대해 설명한다.
도 7은, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
도 2에 나타내는 2사이클째의 디포지션 공정(S05)에서는, 도 7에 도시한 것처럼, 실리콘 기판(S)의 전면(全面)에 플루오르카본 등의 폴리머로 이루어진 디포지션층(D2)을 이방성 플라스마 처리에 의해 형성한다. 이것에 의해, 2사이클째의 디포지션 공정(S05) 후에 실시되는 드라이 에칭 공정(S06)에서, 요부패턴(VS) 및 요부패턴(VL)의 측벽을 에칭으로부터 보호할 수 있다.
디포지션층(D2)은, 요부패턴(VS, VL)의 측벽(VSq, VLq)을 에칭으로부터 보호하는 것과 함께, 요부패턴(VS, VL)의 저부(VSb1, VLb1)로 한정해서 에칭을 실시하기 위해 형성된다. 이것에 의해, 2사이클째의 디포지션 공정(S05) 후에 실시되는 드라이 에칭 공정(S06)에서, 불소화합물을 사용한 에칭을 실시함으로써, 수직인 측벽(VSq, VLq)을 얻을 수 있다.
디포지션층(D2)은, 마스크층(M)의 표면 및 요부패턴(VS, VL)의 저부(VSb1, VLb1)에 적층한다. 또, 도 7에서는, 요부패턴(VS, VL)의 측벽(VSq, VLq)에서 디포지션층(D2)을 나타내고 있지만, 실제로는, 디포지션층(D2)은, 측벽(VSq, VLq)에 거의 적층되지 않는다.
2사이클째의 디포지션 공정(S05)은, 마찬가지로, CHF3, C2F6, C2F4, 또는 C4F8 등의 과불화탄화수소 가스를 이용해, 이방성 플라스마 처리를 실시한다. 디포지션 공정(S05)에서는, 높은 이방성을 가지는 플라스마를 발생시키기 위해, 후술하는 플라스마 처리 장치(10)를 이용한다.
2사이클째의 디포지션 공정(S05)에서, 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 전력의 고주파의 주파수 λ2를, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3에 비해 크게 설정할 수 있다. 구체적으로는, 주파수 λ2가 13.65MHz로 되고, 주파수 λ3이 2MHz로 될 수 있다.
여기서, 2사이클째 이후에 실시되는 디포지션 공정(S05)에서, 1사이클째의 디포지션 공정(S05)과 동등한 디포지션 조건을 설정할 수도 있다.
또, 2사이클째의 디포지션 공정(S05)에서, 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2를 가지는 전력 값을, 후술하는 드라이 에칭 공정(S06) 및 애싱 공정(S07)에서의 값보다 작게 설정할 수 있다. 또, 플라스마 처리 장치(10)에서는, 제1 전극(12)에 대해서, 바이어스 전압을 인가하지 않을 수 있다.
2사이클째의 디포지션 공정(S05)에서는, 소정의 압력을 가지는 분위기에서 처리가 실시된다. 게다가, 2사이클째의 디포지션 공정(S05)에서는, 1사이클째의 디포지션 공정(S05)과 동등한 디포지션 조건을 설정할 수도 있다. 그렇지만, 요부패턴(VS, VL)의 저부(VSb1, VLb1)에 대한 디포지션레이트의 저하를 억제하기 위해, 2사이클째의 디포지션 공정(S05)의 디포지션 조건을 1사이클째와는 다르게 해도 무방하다. 디포지션 조건으로서, 예를 들면, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파 전력, 또는, 외주측에 위치하는 제3 전극(E3)에 인가하는 고주파 전력의 어느 일방을 증대시켜도 무방하다. 또, 디포지션 조건으로서, 예를 들면, 제2 전극(E2)에 인가하는 고주파 전력 및 제3 전극(E3)에 인가하는 고주파 전력의 양방을 증대시켜도 무방하다. 게다가, 디포지션 조건으로서, 디포지션 입자를 저부(VSb1, VLb1)로 끌어들이기 위해 바이어스 전압을 인가하는 조건이 채용되어도 무방하다.
2사이클째의 디포지션 공정(S05)에서 형성되는 디포지션층(D2)의 막두께는, 1사이클째의 디포지션 공정(S05)과 마찬가지이다. 즉, 지름치수가 작은 개구패턴(MS)에 대응하는 저부(VSb)에 형성되는 디포지션층(D2)의 막두께에 비해, 지름치수가 큰 개구패턴(ML)에 대응하는 저부(VLb)에 형성되는 디포지션층(D2)의 막두께가 커진다. 덧붙여, 개구패턴(MS, ML)의 외측에 위치하는 마스크층(M) 표면에서의 디포지션층(D2)의 막두께에 비해, 개구패턴(ML)의 저부(VLb)에서의 디포지션층(D2)의 막두께는, 동등하거나 혹은 작아진다.
즉, 디포지션층(D2)의 막두께에 관련하여, 개구패턴(MS, ML)의 외측에 위치하는 마스크층(M) 표면에서의 디포지션층(D2)의 막두께(TD2), 개구패턴(ML)의 저부(VLb1)에서의 디포지션층(D2)의 막두께(TLD2), 개구패턴(MS)의 저부(VSb1)에서의 디포지션층(D2)의 막두께(TSD2)의 순서로 작아진다.
2사이클째의 디포지션 공정(S05)에서, 상기와 같이 디포지션 조건을 설정함으로써, 개구패턴(MS, ML)에 대응하는 저부(VSb1, VLb1)에서의 디포지션층(D2)의 디포지션 커버리지를 각각 최적화하도록 제어하는 것이 가능해진다. 여기서, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 필요한 막두께를 가지는 디포지션층(D2)을 저부(VSb1, VLb1)에 적층하는 처리 시간을 짧게 하는 것이다. 즉, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 디포지션층(D2)을 저부(VSb1, VLb1)에 적층하는 성막 속도를 증대하는 것이다.
또, 2사이클째의 디포지션 공정(S05)에서, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 에칭 깊이 및 애스펙트비에 대응해 디포지션 커버리지를 조정하는 것이다. 즉, 후술하는 것처럼, 저부(VSb, VLb)의 깊이와 저부(VSb1, VLb1)의 깊이는 서로 다르고, 저부의 깊이가 변화한다. 이러한 저부의 깊이 변화에 대응해 애스펙트비가 변화했을 경우에도, 소망한 두께를 가지는 디포지션층(D2)을 소정의 성막 속도로 성막할 수 있다.
게다가, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 저부(VSb1)에 적층하는 디포지션층(D2)에 대한 균일성 및 확실성과, 저부(VLb1)에 적층하는 디포지션층(D2)에 대한 균일성 및 확실성을, 각각 향상시키는 것이다.
게다가, 2사이클째의 디포지션 공정(S05)의 처리 시간을, 1사이클째의 디포지션 공정(S05)의 처리 시간 보다 길게 할 수 있다. 덧붙여, 이러한 처리 시간의 설정은, 3사이클째 이후에 실시되는 디포지션 공정(S05)에서도 마찬가지이다.
도 8은, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
도 2에 나타내는 2사이클째의 드라이 에칭 공정(S06)은, 도 8에 도시한 것처럼, 이방성 플라스마 에칭에 의해, 개구패턴(MS, ML)에 대응하는 저부(VSb1, VLb1)를 파고, 저부(VSb1, VLb1)의 위치를 내려서, 저부(VSb2, VLb2)를 형성한다.
이때, 2사이클째의 드라이 에칭 공정(S06)에서의 처리 조건, 플라스마의 이방성, 및 2사이클째의 디포지션 공정(S05)에 의해 적층한 디포지션층(D2)의 막두께 차이 등에 따라, 드라이 에칭 공정(S06)에서 형성하는 개구패턴(MS)에 대응하는 저부(VSb2) 및 개구패턴(ML)에 대응하는 저부(VLb2)의 깊이는, 균일해지도록 설정한다.
구체적으로는, 개구패턴(MS)에 대응하는 저부(VSb1)에 적층한 디포지션층(D2)의 막두께(TSD2)가, 개구패턴(ML)에 대응하는 저부(VLb1)에 적층한 디포지션층(D2)의 막두께(TLD2)에 비해 작다. 게다가, 개구패턴(MS)에 대응하는 저부(VSb1)에 대한 에칭량이, 개구패턴(ML)에 대응하는 저부(VLb1)에 대한 에칭량에 비해 작다. 이 때문에, 상기의 디포지션에 의해 형성되는 막두께와, 상기 에칭에 의한 에칭량이 상쇄되어, 개구패턴(MS)에 대응하는 저부(VSb2)의 깊이와 개구패턴(ML)에 대응하는 저부(VLb2)의 깊이가 균일하게 된다.
또, 2사이클째의 드라이 에칭 공정(S06)에서 처리 조건, 플라스마의 이방성, 및 디포지션층(D2)에 의해, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에 미치는 에칭의 영향을 극히 저감시킨다. 이것에 의해, 측벽(VSq, VLq)이 실리콘 기판(S)의 표면과 수직이면서, 서로 대략 면일이 된다. 따라서, 요철(凹凸)이 없는 측벽(VSq, VLq)이 깊이 방향으로 연장해 형성된다.
즉, 요부패턴(VS, VL)으로서, 균일한 지름치수를 가지도록 저부(VSb2, VLb2)가 형성된다.
이 형상을 실현하도록, 2사이클째의 드라이 에칭 공정(S06)에서도, 높은 이방성을 가지는 플라스마를 발생시키기 위해, 후술하는 플라스마 처리 장치(10)를 이용한다. 이때, 2사이클째의 드라이 에칭 공정(S06)에 이용되는 플라스마 처리 장치(10)의 설정 조건은, 1사이클째와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 전력의 고주파의 주파수 λ2를, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3에 비해 크게 설정할 수 있다. 구체적으로는, 주파수 λ2가 13.65MHz로 되고, 주파수 λ3이 2MHz로 될 수 있다.
또, 2사이클째의 드라이 에칭 공정(S06)에서도, 플라스마 처리 장치(10)의 설정 조건은, 1사이클째와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 2사이클째의 디포지션 공정(S05)에서의 값보다 크고, 또, 2사이클째의 애싱 공정(S07)에서의 공급 전력 값과 같게 설정할 수 있다.
또, 2사이클째의 드라이 에칭 공정(S06)에서도, 플라스마 처리 장치(10)의 설정 조건은, 1사이클째와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 외주측에 위치하는 제3 전극(E3)에 인가하는 고주파의 주파수 λ3의 공급 전력 값과 같게 설정할 수 있다.
또, 2사이클째의 드라이 에칭 공정(S06)에서도, 플라스마 처리 장치(10)의 설정 조건은, 1사이클째와 마찬가지이다. 즉, 제1 전극(12)에 대해서, 주파수 λ1인 바이어스 전압을 인가하는 것이 바람직하다. 주파수 λ1은, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3 보다 낮게 설정할 수 있다. 주파수 λ1은, 예를 들면, 400kHz로 할 수 있다.
또, 2사이클째의 드라이 에칭 공정(S06)에서의 이방성 플라스마 에칭은, 1사이클째와 마찬가지이다. 즉, SF6와 O2의 혼합가스를 플라스마에 의해 분해해, Si의 이방성 에칭을 실시한다. 이것에 의해, SF6가 분해해 생성하는 F라디칼이, Si를 에칭한다(F＋Si→SiF4). 이 에칭 반응은, 등방성 에칭이기 때문에, 이방성 에칭을 실시하기 위해, 측벽(VSq, VLq)에 보호막을 부착시켜, 측벽(VSq, VLq)의 에칭 반응을 억제해도 무방하다.
2사이클째의 드라이 에칭 공정(S06)에서의 SF6/O2의 혼합가스를 이용하는 이방성 플라스마 에칭은, 1사이클째와 마찬가지이다. 즉, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에서 디포지션층(D2)이 제거되어, 측벽(VSq, VLq)이 노출한다.
여기서, 2사이클째의 드라이 에칭 공정(S06)에서의 SF6/O2의 혼합가스를 이용하는 이방성 플라스마 에칭은, 1사이클째와 마찬가지이다. 즉, 절연층을 형성하는 것으로 측벽(VSq, VLq)이 보호되어도 무방하다. 동시에, 산소(O)에 의한 측벽(VSq, VLq)의 산화와, 에칭 생성물인 SiF4가 재분해된 Si와 O의 반응에 의해 생기는 SiOx의 디포지션막 형성에 의해 측벽(VSq, VLq)이 보호된다.
또, 2사이클째의 드라이 에칭 공정(S06)에서는, 1사이클째와 마찬가지로, 에칭 생성물인 SiF4가 부족해지는 것을 방지하기 위해서, SiF4를 에칭 가스로서 이용할 수도 있다.
게다가, 2사이클째의 드라이 에칭 공정(S06)은, 1사이클째와 마찬가지이다. 즉, 에칭 가스로서 SF6 또는 NF3을 사용하고, 에칭 가스에 규소화합물로서 SiF4를 첨가하고, 반응체로서 O2, N2, N2O, NO, NOx 또는 CO2를 첨가한다. 이것에 의해, 저부를 집중적으로 에칭할 수 있다.
게다가, 2사이클째의 드라이 에칭 공정(S06)의 처리 시간을, 1사이클째의 드라이 에칭 공정(S06)의 처리 시간 보다 길게 할 수도 있다. 덧붙여, 이러한 처리 시간의 설정은, 3사이클째 이후에 실시되는 드라이 에칭 공정(S06)에서도 마찬가지이다.
도 9는, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
도 2에 나타내는 2사이클째의 애싱 공정(S07)은, 도 9에 도시한 것처럼, 2사이클째의 드라이 에칭 공정(S06)의 종료 후에 있어서, 잔존한 디포지션층(D2)을 제거한다.
특히, 2사이클째의 애싱 공정(S07)에서는, 마스크층(M)의 개구패턴(MS) 및 개구패턴(ML)의 내주 부근 영역에 잔존한 디포지션층(D2)을 확실히 제거하도록, 애싱 조건이 설정된다.
2사이클째의 애싱 공정(S07)은, 1사이클째와 마찬가지이다. 즉, 2사이클째의 드라이 에칭 공정(S06)이 종료한 후에, 마스크층(M)의 표면에 부착해 있는 디포지션층(D2)과, 마스크층(M)의 개구패턴(MS) 및 개구패턴(ML)의 내주 부근 영역에 잔존한 디포지션층(D2)과, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에 잔존한 디포지션층(D2)을 제거한다.
게다가, 개구패턴(MS)에 대응하는 저부(VSb2)에 잔존한 디포지션층(D2)과, 개구패턴(ML)에 대응하는 저부(VLb2)에 잔존한 디포지션층(D2)이 있으면, 이 디포지션층(D2)을 제거한다.
여기서, 가장 중요한 것은, 개구패턴(MS)의 내주 위치에 잔존한 디포지션층(D2)과, 개구패턴(ML)의 내주 위치에 잔존한 디포지션층(D2)을 제거하는 것이다. 만약, 이 디포지션층(D2)이 다 제거되지 못하고 잔존해 있었을 경우에는, 반복 사이클에서 3사이클째의 디포지션 공정(S05)을 실시함에 따라, 잔존한 디포지션층(D2)에 디포지션층(D3)이 더 퇴적해 버린다. 이 경우, 마스크층(M)에서의 개구패턴(MS) 및 개구패턴(ML)의 개구지름(개구면적)이 감소해 버린다.
상기와 같이 마스크층(M)에서의 개구패턴(MS) 및 개구패턴(ML)의 개구지름이 감소해 버리면, 2사이클째 다음의 3사이클째가 되는 드라이 에칭 공정(S06)에서, 이방성의 정도를 강하게 한 에칭을 실시해도, 디포지션층(D2) 및 디포지션층(D3)에 의해 저부(VSb2) 및 저부(VLb2)에 에칭 플라스마가 도달하는 것이 저해된다. 따라서, 저부(VSb2) 및 저부(VLb2)에서의 에칭이 적절하게 실시되지 않고, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)이 수직하지 않게 되어, 요부패턴(VS, VL)의 형상이 테이퍼 형상이 되어 버릴 가능성이 있다.
이에 대해서, 개구패턴(MS)의 내주 위치에 디포지션층(D2)이 잔존하지 않고, 또, 개구패턴(ML)의 내주 위치에 디포지션층(D2)이 잔존하지 않는 상태로 했을 경우에는, 반복 사이클 중 2사이클째 다음에 실시되는 3사이클째가 되는 디포지션 공정(S05)에서, 잔존한 디포지션층(D2)에 디포지션층(D3)이 더 퇴적하는 경우가 없다. 이에 따라, 마스크층(M)에서의 개구패턴(MS) 및 개구패턴(ML)의 개구지름(개구면적)이 소정의 크기를 가지도록 유지할 수 있다.
그러면, 반복 사이클에서의 3사이클째 드라이 에칭 공정(S06)에서, 이방성의 정도를 강하게 한 에칭을 실시함으로써, 디포지션층(D2) 및 디포지션층(D3)에 의해 저부(VSb2) 및 저부(VLb2)에 에칭 플라스마가 도달하는 것이 저해되지 않는다. 따라서, 저부(VSb2) 및 저부(VLb2)에서의 에칭이 적절하게 실시되어, 개구패턴(MS, ML)에 대응하도록 측벽(VSq, VLq)이 수직인 상태로 연재한다. 이 때문에, 요부패턴(VS, VL)의 형상이 테이퍼 형상이 되는 것을 방지해, 깊이 방향에서 같은 지름을 가지도록 요부패턴(VS, VL)의 각각을 고애스펙트비로 형성하는 것이 가능해진다.
2사이클째의 애싱 공정(S07)에서, 상기와 같이, 개구패턴(MS, ML)의 내주 위치에 잔존한 디포지션층(D2)을 확실히 제거하기 위해서, 1사이클째와 마찬가지로, 높은 이방성을 가지는 플라스마를 발생시킬 필요가 있다. 이 때문에, 2사이클째의 애싱 공정(S07)에서도, 후술하는 플라스마 처리 장치(10)를 이용한다.
이때, 2사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)의 설정 조건은, 1사이클째와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 전력의 고주파의 주파수 λ2를, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3에 비해 크게 설정할 수 있다. 구체적으로는, 주파수 λ2가 13.65MHz로 되고, 주파수 λ3이 2MHz로 될 수 있다.
또, 2사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)의 설정 조건은, 1사이클째와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 디포지션 공정(S05)에서의 값보다 크고, 또, 2사이클째의 드라이 에칭 공정(S06)에서의 공급 전력 값과 같게 설정할 수 있다.
또, 2사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)의 설정 조건은, 1사이클째와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 외주측에 위치하는 제3 전극(E3)에 인가하는 고주파의 주파수 λ3의 공급 전력 값과 같게 설정할 수 있다.
또, 2사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)의 설정 조건은, 1사이클째와 마찬가지이다. 즉, 제1 전극(12)에 대해서, 주파수 λ1인 바이어스 전압을 인가하는 것이 바람직하다. 주파수 λ1은, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3 보다 낮게 설정할 수 있다. 주파수 λ1은, 예를 들면, 400kHz로 할 수 있다.
또, 2사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)의 설정 조건은, 1사이클째와 마찬가지이다. 즉, 제1 전극(12)에 대해서, 바이어스 전압을 인가하는 것이 바람직하다. 2사이클째의 애싱 공정(S07)에서의 바이어스 전압의 전력은, 2사이클째의 드라이 에칭 공정(S06)에서의 바이어스 전압의 전력과 일치하거나, 2사이클째의 드라이 에칭 공정(S06)에서의 바이어스 전압의 전력보다 높게 설정할 수 있다.
2사이클째의 애싱 공정(S07)에서, O2 가스를 공급해 애싱을 실시할 수 있다. O2 가스를 이용하는 이방성 플라스마 처리에서는, 개구패턴(MS, ML)의 내주 부근의 부분, 및 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에서 디포지션층(D2)이 확실히 제거되어 측벽(VSq, VLq)이 노출한다. 동시에, 2사이클째의 애싱 공정(S07)에서, O2 가스를 공급해 애싱을 실시하지만, 마스크층(M)이, SiO2막이나 SiN막, 혹은 메탈(금속) 등으로부터 형성되어 있으므로, O2 플라스마에 의해 제거되지 않는다.
본 실시 형태에 따른 실리콘의 드라이 에칭 방법은, 도 2에 도시한 것처럼, 디포지션 공정(S05)과, 드라이 에칭 공정(S06)과, 애싱 공정(S07)을 1사이클로 해서 반복한다. 이것에 의해, 요부패턴(VS, VL)의 깊이를 한층 길게 한다.
다음에, 3사이클째에 대해 설명한다.
도 10은, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
도 2에 나타내는 3사이클째의 디포지션 공정(S05)에서는, 도 10에 도시한 것처럼, 실리콘 기판(S)의 전면에 플루오르카본 등의 폴리머로 이루어진 디포지션층(D3)을 이방성 플라스마 처리에 의해 형성한다. 이것에 의해, 3사이클째의 디포지션 공정(S05) 후에 실시되는 드라이 에칭 공정(S06)에서, 요부패턴(VS) 및 요부패턴(VL)의 측벽을 에칭으로부터 보호할 수 있다.
디포지션층(D3)은, 요부패턴(VS, VL)의 측벽(VSq, VLq)을 에칭으로부터 보호하는 것과 함께, 요부패턴(VS, VL)의 저부(VSb2, VLb2)로 한정해서 에칭을 실시하기 위해 형성된다. 이것에 의해, 3사이클째의 디포지션 공정(S05) 후에 실시되는 드라이 에칭 공정(S06)에서, 불소화합물을 사용한 에칭을 실시함으로써, 수직인 측벽(VSq, VLq)을 얻을 수 있다.
디포지션층(D3)은, 마스크층(M)의 표면 및 요부패턴(VS, VL)의 저부(VSb2, VLb2)에 적층한다. 또, 도 10에서는, 요부패턴(VS, VL)의 측벽(VSq, VLq)에서 디포지션층(D3)을 나타내고 있지만, 실제로는, 디포지션층(D3)은, 측벽(VSq, VLq)에 거의 적층되지 않는다.
3사이클째의 디포지션 공정(S05)은, 2사이클째와 마찬가지이다. 즉, CHF3, C2F6, C2F4, 또는 C4F8 등의 과불화탄화수소 가스를 이용해, 이방성 플라스마 처리를 실시한다. 디포지션 공정(S05)에서는, 높은 이방성을 가지는 플라스마를 발생시키기 위해, 후술하는 플라스마 처리 장치(10)를 이용한다.
3사이클째의 디포지션 공정(S05)에서, 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 전력의 고주파의 주파수 λ2를, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3에 비해 크게 설정할 수 있다. 구체적으로는, 주파수 λ2가 13.65MHz로 되어 주파수 λ3이 2MHz로 될 수 있다.
이때, 플라스마 처리 장치(10)의 설정 조건은, 1사이클째의 디포지션 공정(S05) 및 2사이클째의 디포지션 공정(S05) 중 적어도 하나와 동등해도 무방하다.
또, 3사이클째의 디포지션 공정(S05)에서, 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2를 가지는 전력 값을, 후술하는 드라이 에칭 공정(S06) 및 애싱 공정(S07)에서의 값보다 작게 설정할 수 있다. 또, 플라스마 처리 장치(10)에서는, 제1 전극(12)에 대해서, 바이어스 전압을 인가하지 않을 수 있다.
3사이클째의 디포지션 공정(S05)에서는, 소정의 압력을 가지는 분위기에서 처리가 실시된다. 게다가, 3사이클째의 디포지션 공정(S05)에서는, 1사이클째의 디포지션 공정(S05) 및 2사이클째의 디포지션 공정(S05) 중 적어도 하나와 동등한 디포지션 조건을 설정할 수도 있다.
3사이클째의 디포지션 공정(S05)에서 형성되는 디포지션층(D3)의 막두께는, 2사이클째의 디포지션 공정(S05)과 마찬가지이다. 즉, 지름치수가 작은 개구패턴(MS)에 대응하는 저부(VSb2)에 형성되는 디포지션층(D3)의 막두께에 비해, 지름치수가 큰 개구패턴(ML)에 대응하는 저부(VLb2)에 형성되는 디포지션층(D3)의 막두께가 커진다. 덧붙여, 개구패턴(MS, ML)의 외측에 위치하는 마스크층(M) 표면에서의 디포지션층(D3)의 막두께에 비해, 개구패턴(ML)의 저부(VLb2)에서의 디포지션층(D3)의 막두께는, 동등하거나 혹은 작아진다.
즉, 디포지션층(D3)의 막두께에 관련하여, 개구패턴(MS, ML)의 외측에 위치하는 마스크층(M) 표면에서의 디포지션층(D3)의 막두께(TD3), 개구패턴(ML)의 저부(VLb2)에서의 디포지션층(D3)의 막두께(TLD3), 개구패턴(MS)의 저부(VSb2)에서의 디포지션층(D3)의 막두께(TSD3)의 순서로 작아진다.
3사이클째의 디포지션 공정(S05)에서, 상기와 같이 디포지션 조건을 설정함으로써, 개구패턴(MS, ML)에 대응하는 저부(VSb2, VLb2)에서의 디포지션층(D3)의 디포지션 커버리지를 각각 최적화하도록 제어하는 것이 가능해진다. 여기서, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 필요한 막두께를 가지는 디포지션층(D3)을 저부(VSb2, VLb2)에 적층하는 처리 시간을 짧게 하는 것이다. 즉, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 디포지션층(D3)을 저부(VSb2, VLb2)에 적층하는 성막 속도를 증대하는 것이다.
또, 3사이클째의 디포지션 공정(S05)에서, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 에칭 깊이 및 애스펙트비에 대응해 디포지션 커버리지를 조정하는 것이다. 즉, 후술하는 것처럼, 저부(VSb1, VLb1)의 깊이와 저부(VSb2, VLb2)의 깊이는 서로 다르고, 저부의 깊이가 변화한다. 이러한 저부의 깊이 변화에 대응해 애스펙트비가 변화했을 경우에도, 소망한 두께를 가지는 디포지션층(D3)을 소정의 성막 속도로 성막할 수 있다.
게다가, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 저부(VSb2)에 적층하는 디포지션층(D3)에 대한 균일성 및 확실성과, 저부(VLb2)에 적층하는 디포지션층(D3)에 대한 균일성 및 확실성을, 각각 향상시키는 것이다.
게다가, 3사이클째의 디포지션 공정(S05)의 디포지션 조건은, 1사이클째의 디포지션 공정(S05) 및 2사이클째의 디포지션 공정(S05) 중 적어도 하나와 같게 할 수 있다.
도 11은, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
도 2에 나타내는 3사이클째의 드라이 에칭 공정(S06)은, 도 11에 도시한 것처럼, 이방성 플라스마 에칭에 의해, 개구패턴(MS, ML)에 대응하는 저부(VSb2, VLb2)를 파고, 저부(VSb2, VLb2)의 위치를 내려서, 저부(VSb3, VLb3)를 형성한다.
이때, 3사이클째의 드라이 에칭 공정(S06)에서의 처리 조건, 플라스마의 이방성, 및 3사이클째의 디포지션 공정(S05)에 의해 적층한 디포지션층(D3)의 막두께 차이 등에 따라, 드라이 에칭 공정(S06)에서 형성하는 개구패턴(MS)에 대응하는 저부(VSb3) 및 개구패턴(ML)에 대응하는 저부(VLb3)의 깊이는, 균일해지도록 설정한다.
구체적으로는, 개구패턴(MS)에 대응하는 저부(VSb2)에 적층한 디포지션층(D3)의 막두께(TSD3)가, 개구패턴(ML)에 대응하는 저부(VLb2)에 적층한 디포지션층(D3)의 막두께(TLD3)에 비해 작다. 게다가, 개구패턴(MS)에 대응하는 저부(VSb2)에 대한 에칭량이, 개구패턴(ML)에 대응하는 저부(VLb2)에 대한 에칭량에 비해 작다. 이 때문에, 상기의 디포지션에 의해 형성되는 막두께와, 상기 에칭에 의한 에칭량이 상쇄되어, 개구패턴(MS)에 대응하는 저부(VSb3)의 깊이와 개구패턴(ML)에 대응하는 저부(VLb3)의 깊이가 균일하게 된다.
또, 3사이클째의 드라이 에칭 공정(S06)에서 처리 조건, 플라스마의 이방성, 및 디포지션층(D3)에 의해, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에 미치는 에칭의 영향을 극히 저감시켜도 무방하다. 이것에 의해, 측벽(VSq, VLq)이 실리콘 기판(S)의 표면과 수직이면서, 서로 대략 면일이 된다. 따라서, 요철이 없는 측벽(VSq, VLq)이 깊이 방향으로 연장해 형성된다.
즉, 요부패턴(VS, VL)으로서, 균일한 지름치수를 가지도록 저부(VSb3, VLb3)가 형성된다.
이 형상을 실현하도록, 3사이클째의 드라이 에칭 공정(S06)에서도, 높은 이방성을 가지는 플라스마를 발생시키기 위해, 후술하는 플라스마 처리 장치(10)를 이용한다. 이때, 3사이클째의 드라이 에칭 공정(S06)에 이용되는 플라스마 처리 장치(10)의 설정 조건은, 2사이클째와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 전력의 고주파의 주파수 λ2를, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3에 비해 크게 설정할 수 있다. 구체적으로는, 주파수 λ2가 13.65MHz로 되고, 주파수 λ3이 2MHz로 될 수 있다.
또, 3사이클째의 드라이 에칭 공정(S06)에서도, 플라스마 처리 장치(10)의 설정 조건은, 2사이클째와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 3사이클째의 디포지션 공정(S05)에서의 값보다 크고, 또, 3사이클째의 애싱 공정(S07)에서의 공급 전력 값과 같게 설정할 수 있다.
또, 3사이클째의 드라이 에칭 공정(S06)에서도, 플라스마 처리 장치(10)의 설정 조건은, 2사이클째와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 외주측에 위치하는 제3 전극(E3)에 인가하는 고주파의 주파수 λ3의 공급 전력 값과 같게 설정할 수 있다.
또, 3사이클째의 드라이 에칭 공정(S06)에서도, 플라스마 처리 장치(10)의 설정 조건은, 2사이클째와 마찬가지이다. 즉, 제1 전극(12)에 대해서, 주파수 λ1인 바이어스 전압을 인가하는 것이 바람직하다. 주파수 λ1은, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3 보다 낮게 설정할 수 있다. 주파수 λ1은, 예를 들면, 400kHz로 할 수 있다.
또, 3사이클째의 드라이 에칭 공정(S06)에서의 이방성 플라스마 에칭은, 2사이클째와 마찬가지이다. 즉, SF6와 O2의 혼합가스를 플라스마에 의해 분해해, Si의 이방성 에칭을 실시한다. 이것에 의해, SF6가 분해해 생성하는 F라디칼이, Si를 에칭한다(F＋Si→SiF4). 이 에칭 반응은, 등방성 에칭이기 때문에, 이방성 에칭을 실시하기 위해, 측벽(VSq, VLq)에 보호막을 부착시켜, 측벽(VSq, VLq)의 에칭 반응을 억제해도 무방하다.
3사이클째의 드라이 에칭 공정(S06)에서의 SF6/O2의 혼합가스를 이용하는 이방성 플라스마 에칭은, 2사이클째와 마찬가지이다. 즉, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에서 디포지션층(D2)이 제거되어, 측벽(VSq, VLq)이 노출한다.
여기서, 3사이클째의 드라이 에칭 공정(S06)에서의 SF6/O2의 혼합가스를 이용하는 이방성 플라스마 에칭은, 2사이클째와 마찬가지이다. 즉, 절연층을 형성하는 것으로 측벽(VSq, VLq)이 보호되어도 무방하다. 동시에, 산소(O)에 의한 측벽(VSq, VLq)의 산화와, 에칭 생성물인 SiF4가 재분해된 Si와 O의 반응에 의해 생기는 SiOx의 디포지션막 형성에 의해, 측벽(VSq, VLq)이 보호된다.
또, 3사이클째의 드라이 에칭 공정(S06)에서는, 2사이클째와 마찬가지로, 에칭 생성물인 SiF4가 부족해지는 것을 방지하기 위해서, SiF4를 에칭 가스로서 이용할 수도 있다.
게다가, 3사이클째의 드라이 에칭 공정(S06)은, 2사이클째와 마찬가지이다. 즉, 에칭 가스로서 SF6 또는 NF3를 사용하고, 에칭 가스에 규소화합물로서 SiF4를 첨가하고, 반응체로서 O2, N2, N2O, NO, NOx 또는 CO2를 첨가한다. 이것에 의해, 저부를 집중적으로 에칭할 수 있다.
게다가, 3사이클째의 드라이 에칭 공정(S06)의 처리 시간을, 1사이클째의 드라이 에칭 공정(S06) 및 2사이클째의 드라이 에칭 공정(S06) 중 적어도 하나의 처리 시간 보다 길게 할 수 있다.
도 12는, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
도 2에 나타내는 3사이클째의 애싱 공정(S07)은, 도 12에 도시한 것처럼, 3사이클째의 드라이 에칭 공정(S06)의 종료 후에 있어서, 잔존한 디포지션층(D3)을 제거한다.
특히, 3사이클째의 애싱 공정(S07)에서는, 마스크층(M)의 개구패턴(MS) 및 개구패턴(ML)의 내주 부근 영역에 잔존한 디포지션층(D3)을 확실히 제거하도록, 애싱 조건이 설정된다.
3사이클째의 애싱 공정(S07)은, 1사이클째 및 2사이클째 중 적어도 하나와 마찬가지이다. 즉, 3사이클째의 드라이 에칭 공정(S06)이 종료한 후에, 마스크층(M)의 표면에 부착해 있는 디포지션층(D3)과, 마스크층(M)의 개구패턴(MS) 및 개구패턴(ML)의 내주 부근 영역에 잔존한 디포지션층(D3)과, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에 잔존한 디포지션층(D3)을 제거한다.
게다가, 개구패턴(MS)에 대응하는 저부(VSb3)에 잔존한 디포지션층(D3)과, 개구패턴(ML)에 대응하는 저부(VLb3)에 잔존한 디포지션층(D3)이 있으면, 이 디포지션층(D3)을 제거한다.
여기서, 가장 중요한 것은, 개구패턴(MS)의 내주 위치에 잔존한 디포지션층(D3)과, 개구패턴(ML)의 내주 위치에 잔존한 디포지션층(D3)을 제거하는 것이다. 만약, 이 디포지션층(D3)이 다 제거되지 못하고 잔존해 있었을 경우에는, 반복 사이클에서 4사이클째의 디포지션 공정(S05)을 실시함에 따라, 잔존한 디포지션층(D3)에 다음의 디포지션층(D4)이 더 퇴적해 버린다. 이 경우, 마스크층(M)에서의 개구패턴(MS) 및 개구패턴(ML)의 개구지름(개구면적)이 감소해 버린다.
상기와 같이 마스크층(M)에서의 개구패턴(MS) 및 개구패턴(ML)의 개구지름이 감소해 버리면, 3사이클째 다음의 4사이클째가 되는 드라이 에칭 공정(S06)에서, 이방성의 정도를 강하게 한 에칭을 실시해도, 디포지션층(D2) 및 디포지션층(D3)에 의해 저부(VSb3) 및 저부(VLb3)에 에칭 플라스마가 도달하는 것이 저해된다. 따라서, 저부(VSb3) 및 저부(VLb3)에서의 에칭이 적절하게 실시되지 않고, 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)이 수직하지 않게 되어, 요부패턴(VS, VL)의 형상이 테이퍼 형상이 되어 버릴 가능성이 있다.
이에 대해서, 개구패턴(MS)의 내주 위치에 디포지션층(D3)이 잔존하지 않고, 또, 개구패턴(ML)의 내주 위치에 디포지션층(D3)이 잔존하지 않는 상태로 했을 경우에는, 반복 사이클 중 3사이클째 다음에 실시되는 4사이클째가 되는 디포지션 공정(S05)에서, 잔존한 디포지션층(D3)에 디포지션층(D4)이 더 퇴적하는 경우가 없다. 이에 따라, 마스크층(M)에서의 개구패턴(MS) 및 개구패턴(ML)의 개구지름(개구면적)이 소정의 크기를 가지도록 유지할 수 있다.
그러면, 반복 사이클에서의 4사이클째의 드라이 에칭 공정(S06)에서, 이방성의 정도를 강하게 한 에칭을 실시함으로써, 디포지션층(D3) 및 디포지션층(D4)에 의해 저부(VSb3) 및 저부(VLb3)에 에칭 플라스마가 도달하는 것이 저해되지 않는다. 따라서, 저부(VSb3) 및 저부(VLb3)에서의 에칭이 적절하게 실시되어, 개구패턴(MS, ML)에 대응하도록 측벽(VSq, VLq)이 수직인 상태로 연재한다. 이 때문에, 요부패턴(VS, VL)의 형상이 테이퍼 형상이 되어 버리는 것을 방지해, 깊이 방향에서 같은 지름을 가지도록 요부패턴(VS, VL)의 각각을 고애스펙트비로 형성하는 것이 가능해진다.
3사이클째의 애싱 공정(S07)에서, 상기와 같이, 개구패턴(MS, ML)의 내주 위치에 잔존한 디포지션층(D3)을 확실히 제거하기 위해서, 1사이클째 및 2사이클째 중 적어도 하나와 마찬가지로, 높은 이방성을 가지는 플라스마를 발생시킬 필요가 있다. 이 때문에, 3사이클째의 애싱 공정(S07)에서도, 후술하는 플라스마 처리 장치(10)를 이용한다.
이때, 3사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)의 설정 조건은, 1사이클째 및 2사이클째 중 적어도 하나와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 전력의 고주파의 주파수 λ2를, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3에 비해 크게 설정할 수 있다. 구체적으로는, 주파수 λ2가 13.65MHz로 되고, 주파수 λ3이 2MHz로 될 수 있다.
또, 3사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)의 설정 조건은, 1사이클째 및 2사이클째 중 적어도 하나와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 디포지션 공정(S05)에서의 값보다 크고, 또, 3사이클째의 드라이 에칭 공정(S06)에서의 공급 전력 값과 같게 설정할 수 있다.
또, 3사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)의 설정 조건은, 1사이클째 및 2사이클째 중 적어도 하나와 마찬가지이다. 즉, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2의 공급 전력 값을, 외주측에 위치하는 제3 전극(E3)에 인가하는 고주파의 주파수 λ3의 공급 전력 값과 같게 설정할 수 있다.
또, 3사이클째의 애싱 공정(S07)에 이용되는 플라스마 처리 장치(10)의 설정 조건은, 1사이클째 및 2사이클째 중 적어도 하나와 마찬가지이다. 즉, 제1 전극(12)에 대해서, 주파수 λ1인 바이어스 전압을 인가하는 것이 바람직하다. 주파수 λ1은, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3 보다 낮게 설정할 수 있다. 주파수 λ1은, 예를 들면, 400kHz로 할 수 있다.
또, 3사이클째의 애싱 공정(S07)에 플라스마 처리 장치(10)의 설정 조건은, 1사이클째 및 2사이클째 중 적어도 하나와 마찬가지이다. 즉, 제1 전극(12)에 대해서, 바이어스 전압을 인가하는 것이 바람직하다. 3사이클째의 애싱 공정(S07)에서의 바이어스 전압의 전력은, 3사이클째의 드라이 에칭 공정(S06)에서의 바이어스 전압의 전력과 일치하거나, 3사이클째의 드라이 에칭 공정(S06)에서의 바이어스 전압의 전력보다 높게 설정할 수 있다.
3사이클째의 애싱 공정(S07)에서, O2 가스를 공급해 애싱을 실시할 수 있다. O2 가스를 이용하는 이방성 플라스마 처리에서는, 개구패턴(MS, ML)의 내주 부근의 부분, 및 개구패턴(MS, ML)에 대응하는 측벽(VSq, VLq)에서 디포지션층(D3)이 확실히 제거되어 측벽(VSq, VLq)이 노출한다. 동시에, 3사이클째의 애싱 공정(S07)에서, O2 가스를 공급해 애싱을 실시하지만, 마스크층(M)이, SiO2막이나 SiN막, 혹은 메탈(금속) 등으로부터 형성되어 있으므로, O2 플라스마에 의해 제거되지 않는다.
본 실시 형태에 따른 실리콘의 드라이 에칭 방법은, 도 2에 도시한 것처럼, 디포지션 공정(S05)과, 드라이 에칭 공정(S06)과, 애싱 공정(S07)을 1사이클로 해서 반복한다. 이것에 의해, 요부패턴(VS, VL)의 깊이를 한층 길게 한다.
다음에, 4사이클째에 대해 설명한다.
도 13은, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법의 공정을 나타내는 단면도이다.
도 2에 나타내는 4사이클째의 디포지션 공정(S05)에서는, 도 13에 도시한 것처럼, 실리콘 기판(S)의 전면에 플루오르카본 등의 폴리머로 이루어진 디포지션층(D4)을 이방성 플라스마 처리에 의해 형성한다. 이것에 의해, 4사이클째의 디포지션 공정(S05) 후에 실시되는 드라이 에칭 공정(S06)에서, 요부패턴(VS) 및 요부패턴(VL)의 측벽을 에칭으로부터 보호할 수 있다.
디포지션층(D4)은, 요부패턴(VS, VL)의 측벽(VSq, VLq)을 에칭으로부터 보호하는 것과 함께, 요부패턴(VS, VL)의 저부(VSb3, VLb3)로 한정해서 에칭을 실시하기 위해 형성된다. 이것에 의해, 4사이클째의 디포지션 공정(S05) 후에 실시되는 드라이 에칭 공정(S06)에서, 불소화합물을 사용한 에칭을 실시함으로써, 수직인 측벽(VSq, VLq)을 얻을 수 있다.
디포지션층(D4)은, 마스크층(M)의 표면 및 요부패턴(VS, VL)의 저부(VSb3, VLb3)에 적층한다. 또, 도 13에서는, 요부패턴(VS, VL)의 측벽(VSq, VLq)에서 디포지션층(D4)을 나타내고 있지만, 실제로는, 디포지션층(D4)은, 측벽(VSq, VLq)에 거의 적층되지 않는다.
4사이클째의 디포지션 공정(S05)은, 3사이클째와 마찬가지이다. 즉, CHF3, C2F6, C2F4, 또는 C4F8 등의 과불화탄화수소 가스를 이용해, 이방성 플라스마 처리를 실시한다. 디포지션 공정(S05)에서는, 높은 이방성을 가지는 플라스마를 발생시키기 위해, 후술하는 플라스마 처리 장치(10)를 이용한다.
4사이클째의 디포지션 공정(S05)에서, 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 전력의 고주파의 주파수 λ2를, 외주측에 위치하는 제3 전극(E3)에 인가하는 전력의 고주파의 주파수 λ3에 비해 크게 설정할 수 있다. 구체적으로는, 주파수 λ2가 13.65MHz로 되고, 주파수 λ3이 2MHz로 될 수 있다.
이때, 플라스마 처리 장치(10)의 설정 조건은, 1사이클째~3사이클째 중 적어도 하나의 디포지션 공정(S05)과 동등해도 무방하다.
또, 4사이클째의 디포지션 공정(S05)에서, 플라스마 처리 장치(10)에서는, 후술하는 것처럼, 내주측에 위치하는 제2 전극(E2)에 인가하는 고주파의 주파수 λ2를 가지는 전력 값을, 후술하는 드라이 에칭 공정(S06) 및 애싱 공정(S07)에서의 전력 값보다 작게 설정할 수 있다. 또, 플라스마 처리 장치(10)에서는, 제1 전극(12)에 대해서, 바이어스 전압을 인가하지 않을 수 있다.
4사이클째의 디포지션 공정(S05)에서는, 소정의 압력을 가지는 분위기에서 처리가 실시된다. 게다가, 4사이클째의 디포지션 공정(S05)에서는, 1사이클째~3사이클째 중 적어도 하나의 디포지션 공정(S05)과 동등한 디포지션 조건을 설정으로 할 수도 있다.
4사이클째의 디포지션 공정(S05)에서 형성되는 디포지션층(D4)의 막두께는, 1사이클째~3사이클째 중 적어도 하나의 디포지션 공정(S05)과 마찬가지이다. 즉, 지름치수가 작은 개구패턴(MS)에 대응하는 저부(VSb3)에 형성되는 디포지션층(D4)의 막두께에 비해, 지름치수가 큰 개구패턴(ML)에 대응하는 저부(VLb3)에 형성되는 디포지션층(D4)의 막두께가 커진다. 덧붙여, 개구패턴(MS, ML)의 외측에 위치하는 마스크층(M) 표면에서의 디포지션층(D4)의 막두께에 비해, 개구패턴(ML)의 저부(VLb3)에서의 디포지션층(D4)의 막두께는, 동등하거나 혹은 작아진다.
즉, 디포지션층(D4)의 막두께에 관련하여, 개구패턴(MS, ML)의 외측에 위치하는 마스크층(M) 표면에서의 디포지션층(D4)의 막두께(TD4), 개구패턴(ML)의 저부(VLb3)에서의 디포지션층(D4)의 막두께(TLD4), 개구패턴(MS)의 저부(VSb3)에서의 디포지션층(D4)의 막두께(TSD4)의 순서로 작아진다.
4사이클째의 디포지션 공정(S05)에서, 상기와 같이 디포지션 조건을 설정함으로써, 개구패턴(MS, ML)에 대응하는 저부(VSb3, VLb3)에서의 디포지션층(D4)의 디포지션 커버리지를 각각 최적화하도록 제어하는 것이 가능해진다. 여기서, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 필요한 막두께를 가지는 디포지션층(D4)을 저부(VSb3, VLb3)에 적층하는 처리 시간을 짧게 하는 것이다. 즉, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 디포지션층(D4)을 저부(VSb3, VLb3)에 적층하는 성막 속도를 증대하는 것이다.
또, 4사이클째의 디포지션 공정(S05)에서, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 에칭 깊이 및 애스펙트비에 대응해 디포지션 커버리지를 조정하는 것이다. 즉, 후술하는 것처럼, 저부(VSb2, VLb2)의 깊이와 저부(VSb3, VLb3)의 깊이는 서로 다르고, 저부의 깊이가 변화한다. 이러한 저부의 깊이 변화에 대응해 애스펙트비가 변화했을 경우에도, 소망한 두께를 가지는 디포지션층(D4)을 소정의 성막 속도로 성막할 수 있다.
게다가, 디포지션 커버리지를 형성하기 위한 바람직한 조건은, 저부(VSb3)에 적층하는 디포지션층(D4)에 대한 균일성 및 확실성과, 저부(VLb3)에 적층하는 디포지션층(D4)에 대한 균일성 및 확실성을, 각각 향상시키는 것이다.
다음에, 도 2에 나타내는 4사이클째의 드라이 에칭 공정(S06)으로서 이방성 플라스마 에칭에 의해, 개구패턴(MS, ML)에 대응하는 저부(VSb2, VLb2)를 파고, 저부(VSb2, VLb2)의 위치를 내려서, 저부(VSb3, VLb3)를 형성한다.
다음에, 도 2에 나타내는 4사이클째의 애싱 공정(S07)에서는, 잔존한 디포지션층(D4)을 제거한다.
이것에 의해, 도 1에 도시한 것처럼, 실리콘 기판(S)의 표면에, 지름치수φS를 가지는 요부패턴(VS)과, 지름치수φL을 가지는 요부패턴(VL)을, 동일한 깊이를 가지도록 형성한다.
게다가, 도 1에 도시한 것처럼, 필요하다면 마스크층(M)을 제거함으로써, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법을 종료한다.
본 실시 형태에 따른 실리콘의 드라이 에칭 방법은, 도 2에 도시한 것처럼, 디포지션 공정(S05)과, 드라이 에칭 공정(S06)과, 애싱 공정(S07)을 1사이클로 해서 반복해 실시한다. 이것에 의해, 상이한 지름치수를 가지는 요부패턴(VS, VL)을 서로 같은 깊이를 가지도록 형성할 수 있다. 즉, 고애스펙트비를 가지는 요부패턴(VS, VL)을 형성하는 것이 가능해진다.
덧붙여, 반복 사이클의 횟수는, 1 이상이면, 임의로 선택된다. 또, 애싱 공정(S07)은, 각 사이클에서 실시하지 않아도 무방하다. 각 사이클에서의 개구패턴(MS, ML)의 내주에서의 디포지션층의 잔존 정도에 따라, 애싱 공정(S07)의 실시 유무를 판단할 수 있다.
다음에, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법에서 이용하는 플라스마 처리 장치에 대해, 도면에 근거해 설명한다.
도 14는, 본 실시 형태에 따른 실리콘의 드라이 에칭 방법에서 이용하는 플라스마 처리 장치를 나타내는 모식 단면도이다. 도 15는, 도 14에 나타내는 장치에서, 내주측과 외주측에 배치된 2개의 스파이럴 형상 전극과, 2개의 스파이럴 형상 전극에 상이한 주파수를 가지는 전력을 출력하는 전원을 나타내는 평면도이다. 도 15는, 스파이럴 형상 전극과, 전원이 접속된 위치를 설명하는 평면도이다. 도 16은, 도 14에 나타내는 장치에서, 제1 전극(외경 D)과 제2 전극(외경 d)과의 관계를 나타내는 단면도이다. 도 14에서, 부호 10은, 플라스마 처리 장치이다.
본 실시 형태에 따른 플라스마 처리 장치(10)는, Dual　frequency　ICP(Inductive　Coupled　Plasma)이다. 플라스마 처리 장치(10)는, 도 14에 도시한 것처럼, 예를 들면, 진공 펌프 등의 배기 장치(TMP)에 의해 감압 가능한 챔버(11)를 갖추고, 챔버(11) 내에서 실리콘 기판(S)(피처리체)에 대해서 플라스마 처리하는 장치이다.
이 플라스마 처리 장치(10)는, 상측덮개(13)와, 고체 소스(20a(20))와, 제1 전극(12)과, 제2 전극(E2)(전극, 안테나 AT2)과, 제3 전극(E3)(전극, 안테나 AT3)을 갖춘다. 상측덮개(13)는, 챔버(11)의 상단에 배치되어 있다. 상측덮개(13)의 중앙부(15a(13))에는, 가스 도입구가 형성되어 있다. 가스 도입구에는, 가스 도입 장치(30)가 배관 등을 통하여 접속되어 있다. 고체 소스(20a)는, 챔버(11)의 내부에서 상측덮개(13)에 대향해 배치되어 있다. 제2 전극(E2) 및 제3 전극(E3)은, 챔버(11)의 외부에서 상측덮개(13)의 상방에 위치하고 있다. 제2 전극(E2)은, 상측덮개(13)의 내측 영역에 배치되어 있다. 제3 전극(E3)은, 상측덮개(13)의 외측 영역(외주측)에 배치되어 있다.
플라스마 처리 장치(10)에서는, 챔버(11) 내에 고체 소스(20a)가 배치되어 있다. 상측덮개(13)의 수직 방향에서 볼 때, 제3 전극(E3)은, 고체 소스(20a)와 중첩되도록 배치되어 있다. 덧붙여, 고체 소스(20a)는, 제3 전극(E3)의 적어도 일부를 덮도록 중첩되어 배치되어 있으면 무방하다. 고체 소스(20a)는, 챔버(11)의 상측덮개(13)와는 별체로서 설치되어 있다. 고체 소스(20)의 재료는, 예를 들면, 산화실리콘을 포함한다.
제3 전극(E3)은, 제2 전극(E2)에 인가되는 전력의 주파수 보다 낮은 주파수를 가지는 전력이 공급되는 전극이다. 환언하면, 제2 전극(E2)은, 제3 전극(E3)에 인가되는 전력의 주파수 보다 높은 주파수를 가지는 전력이 공급되는 전극이다. 즉, 플라스마 처리 장치(10)는, 제2 주파수 λ2와 제3 주파수 λ3이, λ2>λ3의 관계를 가진다.
가스 도입 장치(30)는, 상측덮개(13)의 중앙부에 배치되어 있다.
플라스마 처리 장치(10)의 챔버(11) 내에 배치된 제1 전극(12)은, 평판상의 전극이다. 제1 전극(12)의 상면(上面)에는, 실리콘 기판(S)이 재치된다. 이 때문에, 제1 전극(12)은, 실리콘 기판(S)을 지지하는 지지부로서 기능한다. 또, 제1 전극(12)을 기판 스테이지라고 칭할 수도 있다.
플라스마 처리 장치(10)는, 제1 전극(12)에 전기적으로 접속된 고주파 전원(A)(제1 고주파 전원)과, 나선상의 제2 전극(E2)에 전기적으로 접속된 고주파 전원(B)(제2 고주파 전원)과, 나선상의 제3 전극(E3)에 전기적으로 접속된 고주파 전원(C)(제3 고주파 전원)을 갖춘다.
고주파 전원(A)은, 제1 전극(12)에 대해서, 주파수(제1 주파수) λ1의 바이어스 전압을 인가 가능하다.
나선상의 제2 전극(E2)과 나선상의 제3 전극(E3)은, 모두 챔버(11)의 외부에 배치되고, 챔버(11)의 상측덮개(13)를 형성하는 석영판을 사이에 두고, 제1 전극(12)과 대향하도록 배치된다. 나선상의 제2 전극(E2)은, 상측덮개(13)를 따라서 중앙부에 배치된다. 나선상의 제3 전극(E3)은, 상측덮개(13)를 따라서 제2 전극(E2)보다 외주부에 배치된다.
고주파 전원(B)은, 제2 전극(E2)에 대해서, 주파수(제2 주파수) λ2의 교류 전압을 인가 가능하다(도 14). 제2 전극(E2)은, 제1 부위와, 제2 부위를 가진다. 제1 부위는, 나선상의 제2 전극(E2)의 내주단에 배치되어 있다. 제1 부위에는, 제2 고주파 전원(B)으로부터 출력된 고주파 전력이 인가된다. 제2 부위는, 나선상의 제2 전극(E2)의 외주단에 배치되어 있다. 제2 부위는, 어스(earth)에 접지된다(도 15).
고주파 전원(C)은, 제3 전극(E3)에 대해서, 주파수(제3 주파수) λ3의 교류 전압을 인가 가능하다(도 14). 제3 전극(E3)은, 제3 부위와, 제４ 부위를 가진다. 제3 부위는, 나선상의 제3 전극(E3)의 내주단에 배치되어 있다. 제3 부위에는, 제3 고주파 전원(C)으로부터 출력된 고주파 전력이 인가된다. 제４ 부위는, 나선상의 제3 전극(E3)의 외주단에 배치되어 있다. 제４ 부위는, 어스에 접지된다(도 15).
제2 고주파 전원(B)은, 제2 전극(E2)에 대해서, 제2 주파수 λ2의 교류 전압을 인가한다. 제3 고주파 전원(C)은, 제3 전극(E3)에 대해서, 제3 주파수 λ3의 교류 전압을 인가한다.
플라스마 처리 장치(10)에서의 가스 도입 장치(30)는, 상측덮개(13)에 형성된 가스 도입구를 통해서 챔버(11) 내에 불소(F)를 함유하는 프로세스 가스(G)를 도입한다.
플라스마 처리 장치(10)는, 챔버(11) 내에서, 제1 전극(12)보다도 상측덮개(13)의 근처에 배치되면서, 제1 전극(12)과 대향하는 위치에, 스퍼터링용 고체 소스(20)를 가진다. 특히, 플라스마 처리 장치(10)에서는, 상측덮개(13)의 수직 방향에서 볼 때, 고체 소스(20)가 배치되는 영역과, 제3 전극(E3)이 배치된 영역(상측덮개(13)의 외측 영역)이 중첩되도록, 고체 소스(20) 및 제3 전극(E3)이 설치되어 있다.
상기 구성을 가지는 플라스마 처리 장치(10)의 챔버(11) 내부에서는, 상측덮개(13) 근처의 공간(영역)에, 제2 전극(E2)에 의한 플라스마(P2)와 제3 전극(E3)에 의한 플라스마(P3)가 생긴다. 플라스마 처리 장치(10)에서는, 고체 소스(20)가 배치되는 영역과, 상측덮개(13)의 외측 영역에 배치된 제3 전극(E3)이 중첩되도록 고체 소스(20) 및 제3 전극(E3)이 설치되어 있으므로, 고체 소스(20)는 주로 플라스마(P3)에 의해 스퍼터링 된다. 고체 소스(20)가 산화실리콘을 포함하므로, 예를 들면, 산소 원소가 고체 소스(20)로부터 플라스마(특히, 플라스마(P3))에 순차적으로 도입된다. 이 때문에, 플라스마(특히, 플라스마(P3))에서는, 산소 원소가 부족해지는 경우가 없다.
여기서, 산소 원소(O) 및 불소 원소(F)의 발광 분광 강도, 및 산소 원소(O) 및 불소 원소(F)의 비율(O/F)과의 관계를 소정 상태로 하기 위해, 고주파(13.56MHz)의 전원 파워를 2kW로 고정하고, 저주파(2MHz)의 전원 파워를 0W~3kW의 범위에서 변경할 수 있다.
플라스마 처리 장치(10)에서, 도 16에 도시한 것처럼, 실리콘 기판(S)이 재치되는 제1 전극(12)(외경 D)과, 고체 소스(20)와 중첩되지 않는 위치에 배치된(상측덮개(13)의 내측 영역에 배치된) 제2 전극(E2)(외경 d)과의 관계를 설정한다.
제2 전극(안테나 AT2)의 직경 d가, 실리콘 기판(S)을 지지하는 제1 전극(12)의 직경 D에 대해서 1/2 이하인 경우에는, 제1 전극(12)의 외주부의 플라스마 밀도가 저하하고, F라디칼의 생성량이 현저히 저하한다. 이 때문에, 실리콘 기판(S)의 외주부를, 실리콘 기판(S)의 중앙부와 마찬가지로 에칭을 행할 수 없다.
제2 전극(안테나 AT2)의 직경 d가, 실리콘 기판(S)을 지지하는 제1 전극(12)의 직경 D에 대해서 1.3배 이상인 경우에는, 제3 전극(E3)(안테나 AT3)에 저주파 전력을 인가하는 것과 함께, 고체 소스(20)로부터 산소 원소를 실리콘 기판(S)에 공급하여도, 고체 소스(20)가 실리콘 기판(S)으로부터 멀어지기 때문에, 실리콘 기판(S)의 외주부에 에칭 효과가 미치지 않는다.
따라서, 본 실시 형태의 플라스마 처리 장치(10)에서는, 고체 소스(20)로부터 실리콘 기판(S)에 산소 원소를 공급할 때에는, 관계식 D/2≤d≤D를 만족시키는 것이 바람직하다.
본 실시 형태에 따른 실리콘의 드라이 에칭 방법에서는, 디포지션층(D1~D4)을 퇴적시키는 것에 의한 에칭 스톱 효과를 이용한다. 이것에 의해, 드라이 에칭 처리 후에서의, 상이한 지름치수(φS, φL 등)를 가지는 홀이나 트렌치 등의 요부패턴(VS, VL)의 깊이 차이를 억제할 수 있다.
또, 디포지션 공정(S05)에서의 디포지션층 형성과, 드라이 에칭 공정(S06)에서의 에칭의 반복 후에, 디포지션층(D1~D4)을 제거하는 애싱 공정(S07)을 추가함으로써, 사이클마다 디포지션을 제거한다. 이에 따라, 에칭이 행해지고 있을 때에 있어서, 개구패턴(MS, ML) 영역에 대응하는 측벽(VSq, VLq)에 부착한 CxFy계 폴리머로 이루어진 디포지션층(D1~D4)도 제거된다. 게다가, 드라이 에칭 공정(S06)에서는, 플라스마 처리 장치(10)에서의 Dual frequency ICP(예를 들면, 13.56MHz와 2MHz로 이루어진다)를 이용한다. 이에 따라, 첨가 가스 O2를 적극 해리시킴으로써 측벽(VSq, VLq)에 SiOx 보호막을 상시 형성시킬 수 있다.
이것에 의해, 디포지션층의 오버행(overhang), 즉, 개구패턴(MS, ML)의 개구 내주에 부착한 디포지션층(D1~D4)이, 측벽(VSq, VLq)으로부터 개구패턴(MS, ML)의 개구 중심을 향해 돌출해 버리는 것을 방지할 수 있다. 이것에 의해, 개구패턴(MS, ML)의 개구 영역이 좁아지지 않고, 측벽(VSq, VLq)의 부근에 위치하는 저부(VSb, VLb)에 대해 에칭 플라스마가 충분히 도달한다. 즉, 저부(VSb, VLb)의 면적을 확보할 수 있고, 이에 수반해 실리콘 에칭에 의해 얻어지는 형상이 테이퍼 형상이 되는 것을 방지할 수 있다.
이것에 의해, 실리콘 기판(S)의 기판면에 대한 측벽(VSq, VLq)의 수직성을 유지한 채, 상이한 지름치수를 가지는 요부패턴(VS, VL)(홀이나 트렌치 등)에서 에칭 처리 후의 깊이 차이가 발생해 버리는 것을 억제할 수 있다. 따라서, 본 실시 형태는, 상이한 지름치수를 가지는 요부패턴(홀이나 트렌치 등)에서 에칭 처리 후의 깊이 차이가 발생하는 것을 억제하면서, 요부패턴을 형성하는 것이 가능한 드라이 에칭 처리 방법을 제공할 수 있다.
본 실시 형태에 따른 실리콘의 드라이 에칭 방법에 의하면, 마스크층(M)의 개구패턴(MS, ML)의 내주 부근 영역에 부착한 디포지션층(D1~D4)을, 애싱 공정(S07)에 의해 제거한다. 이 상태에서, 드라이 에칭 공정(S06)을 실시함으로써, 요부패턴(VS, VL)을 형성할 수 있다. 따라서, 마스크층(M)의 개구패턴(MS, ML)의 내주 부근 영역에 부착한 디포지션층(D1~D4)을 이용함으로써, 요부패턴(VS, VL)의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있다.
또, 개구패턴(ML)이 큰 요부패턴(VL)에 있어서, 디포지션 공정(S05)에서 저부(VLb~VLb3)에 부착하는 디포지션층(D1~D4)의 두께를 크게 한다. 동시에, 개구패턴(MS)이 작은 요부패턴(VS)에 있어서, 디포지션 공정(S05)에서 저부(VSb~VSb3)에 부착하는 디포지션층(D1~D4)의 두께를 작게 한다. 이것에 의해, 상이한 지름치수를 가지는 개구패턴(MS, ML)을 동시에 형성하는 경우에도, 요부패턴(VS, VL)의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
즉, 본 발명의 실시 형태에 따른 실리콘 드라이 에칭 방법은, 디포지션 공정에 의해 형성되는 디포지션층에 의한 에칭 스톱 효과를 이용한다. 이것에 의해, 실리콘 기판(S)에 형성한 상이한 치수를 가지는 요부패턴(VS, VL)(홀이나 트렌치 등)을 형성한 후의 요부패턴의 깊이 차이를 억제할 수 있다.
본 실시 형태에 따른 실리콘의 드라이 에칭 방법에 의하면, 마스크층(M)의 개구패턴(MS, ML)의 내주 부근의 영역에 부착한 디포지션층(D1~D4)을 제거한다. 이것에 의해, 요부패턴(VS, VL)의 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수가 같아지도록 요부패턴의 저부(VSb~VSb3, VLb~VLb3)를 형성할 수 있다.
또, 디포지션 공정(S05)에서의 디포지션층(디포지션)(D1~D4)의 퇴적과, 드라이 에칭 공정(S06)을 반복해 실시하는 사이클에 있어서, 이 사이클을 실시한 후에, 애싱 공정(S07)을 실시한다. 이러한 처리 사이클에 애싱 공정(S07)을 추가함으로써, 사이클마다 불필요한 디포지션(디포지션층)을 제거할 수 있다.
마스크층(M)의 개구패턴의 내주 부근 영역에 잔존한 불필요한 디포지션층이 제거된 상태에서, 새롭게 필요한 디포지션층을 요부패턴(VS, VL)의 저부(VSb~VSb3, VLb~VLb3)에 형성할 수 있다.
마스크층(M)의 개구패턴(MS, ML)의 내주 부근 영역에 부착한 디포지션층이 제거된 상태에서, 새롭게 필요한 디포지션층을 요부패턴(VS, VL)의 저부(VSb~VSb3, VLb~VLb3) 등에 형성할 수 있다. 이 상태에서, 드라이 에칭 공정(S06)을 실시함으로써, 요부패턴(VS, VL)의 에칭 처리에서, 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수가 같아지도록 요부패턴의 저부를 형성할 수 있다.
애싱 공정(S07), 디포지션 공정(S05), 드라이 에칭 공정(S06)은, 동일한 챔버(11) 내에서 실시된다. 이것에 의해, in-situ 프로세스로서, 마스크층(M)의 개구패턴(MS, ML)의 내주 부근 영역에 부착한 디포지션층(D1~D4)이 제거된 상태에서 드라이 에칭을 실시할 수 있다.
따라서, 불필요한 공정을 필요로 하지 않고, 프로세스에 대한 외란의 영향을 극히 억제하면서, 요부패턴(VS)의 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수φS를 유지한 저부(VSb~VSb3)를 가지는 요부패턴을 형성할 수 있다. 마찬가지로, 요부패턴(VL)의 에칭 깊이에 기인하지 않고, 에칭 깊이 방향에서의 요부의 지름치수φL을 유지한 저부(VLb~VLb3)를 가지는 요부패턴을 형성할 수 있다.
이것에 의해, 요부패턴의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있다. 동시에, 요부패턴의 측벽이 실리콘 기판의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다.
애싱 공정(S07)에서는, 이른바 보호막을 재형성할 수 있다. 이것에 의해, 드라이 에칭 공정(S06)에서의 요부패턴(VS, VL)의 측벽(VSq, VLq)에 대한 산화막 형성에 의한 보호 상태를 유지한 채, 애싱을 실시할 수 있다.
이것에 의해, 드라이 에칭에 의한 요부패턴(VS, VL)의 측벽(VSq, VLq)에 대한 영향을 저감한 채, 요부패턴(VS, VL)의 측벽(VSq, VLq)이 실리콘 기판(S)의 표면에 대해서 수직이 되는 형상 등의 소정의 형상을 가지도록 상술의 처리를 실시할 수 있다.
또, Dual frequency ICP에 의해 도입 가스인 O2의 해리를 촉진해, 높은 애싱레이트를 실현할 수 있다.
애싱 공정(S07)과 디포지션 공정(S05)과 드라이 에칭 공정(S06)을, 플라스마 처리 장치(10)에 의해 실시함으로써, 요부패턴(VS, VL)을 형성하는 방향으로의 이방성을 가지는 이방성 플라스마 처리를 실시할 수 있다.
이것에 의해, 드라이 에칭에 의한 요부패턴(VS, VL)의 측벽(VSq, VLq)에 대한 영향을 저감한 채, 에칭 깊이 방향에서의 요부패턴(VS, VL)의 지름치수가 일정한 소정의 형상을 가지도록, 드라이 에칭 처리를 실시할 수 있다.
이것에 의해, 요부패턴(VS, VL)의 에칭 깊이가 커짐에 따라 요부패턴의 에칭 폭이 가늘어지는 테이퍼 형상이 발생하는 것을 방지할 수 있다. 동시에, 요부패턴(VS, VL)의 측벽(VSq, VLq)이 실리콘 기판(S)의 표면에 대해서 수직이 되는 형상을 가지도록, 또한, 에칭 깊이 방향에서의 요부패턴(VS, VL)의 지름치수가 일정한 소정의 형상을 얻을 수 있도록, 상술의 처리를 실시할 수 있다.
이것에 의해, 상이한 지름치수φS와 지름치수φL을 가지는 개구패턴(MS)과 개구패턴(ML)을 동시에 형성하고, 요부패턴(VS, VL)을 동시에 형성하는 경우에도, 요부패턴(VS, VL)의 깊이 치수를 동일하게 하여, RIE-lag의 발생을 방지할 수 있다.
이하, 본 발명의 제2 실시 형태에 따른 실리콘의 드라이 에칭 방법을, 도면에 근거해 설명한다.
도 17은, 본 실시 형태에서 처리를 실시하는 플라스마 처리 장치를 나타내는 모식 단면도이다. 본 실시 형태는, 플라스마 처리 장치에 관한 점에서, 상술한 제1 실시 형태와 다르다. 이 점 이외의 상술한 제1 실시 형태와 대응하는 구성에는 동일한 부호를 교부해 그 설명을 생략한다.
본 실시 형태에 따른 플라스마 처리 장치(10)는, 도 17에 도시한 것처럼, 가스 도입 장치(30)가 상측덮개(13)의 중앙부(15a(13))에 접속되어 있다. 상측덮개(13)의 수직 방향에서 볼 때, 고체 소스(20b(20))가 배치되는 영역은, 2개의 전극(제2 전극(E2), 제3 전극(E3))과 중첩되도록 위치하고 있다.
즉, 도 17에 나타내는 구성을 가지는 플라스마 처리 장치(10)에서는, 챔버(11) 내에서, 고체 소스(20b)가 배치되는 영역이, 제2 전극(E2) 및 제3 전극(E3)과 중첩되도록 위치하고 있다. 게다가, 제1 전극(12)으로부터 상측덮개(13)를 향하는 방향에서 볼 때, 고체 소스(20b)는, 제2 전극(E2) 및 제3 전극(E3)을 덮도록 배치되어 있다. 챔버(11) 내에서, 고체 소스(20b)는, 챔버(11)의 상측덮개(13)와 별체로서 설치되어 있다.
이 구성에 의해, 도 17에 나타내는 플라스마 처리 장치에서의 고체 소스(20b(20))는, 제3 전극(E3)에 의한 플라스마(P3)(저주파 플라스마)에서, 우선적으로 스퍼터링 된다. 그러므로, 피처리체인 실리콘 기판(S)에 대해, 실리콘 기판(S)의 반경 방향에서 산소 원소가 증가하도록, 산소 원소가 공급된다.
따라서, 도 17에 나타내는 플라스마 처리 장치에서도, 도 14에 나타내는 플라스마 처리 장치와 마찬가지로, 실리콘 기판(S)의 중앙부로부터 외주부에 걸친 전역에서, 플라스마 처리에서의 이방성의 정도를 높일 수 있다. 실리콘 기판에 형성되는 요부패턴의 측면 형상은, 요부패턴의 깊이 방향에서 대략 직선상으로 유지된다.
이하, 본 발명의 제3 실시 형태에 따른 실리콘의 드라이 에칭 방법을, 도면에 근거해 설명한다.
도 18은, 본 실시 형태에서 처리를 실시하는 플라스마 처리 장치를 나타내는 모식 단면도이다. 본 실시 형태는, 챔버(11)에 접속된 상측덮개가 고체 소스(20c(20))로 구성되어 있는 점에서, 상술한 제2 실시 형태와 다르다. 이 점 이외의 상술한 제1 실시 형태와 대응하는 구성에는 동일한 부호를 교부해 그 설명을 생략한다.
본 실시 형태에 따른 플라스마 처리 장치(10)에서는, 도 18에 도시한 것처럼, 도 17의 플라스마 처리 장치와 마찬가지의 작용ㆍ효과를 얻을 수 있다. 이에 더하여, 도 18에 나타내는 플라스마 처리 장치에서는, 챔버(11)에 접속된 상측덮개가 고체 소스이다. 이 때문에, 챔버 내에 고체 소스를 보관유지(保持)하는 구조가 불필요해진다. 또, 챔버(11)에 접속된 상측덮개가 고체 소스로 구성되어 있으므로, 챔버 내에 발생하는 플라스마(P2, P3)의 방전 상태를 한층 안정시킬 수 있다.
따라서, 도 18에 나타내는 플라스마 처리 장치에서도, 도 14에 나타내는 플라스마 처리 장치와 마찬가지로, 실리콘 기판(S)의 중앙부로부터 외주부에 걸친 전역에서, 실리콘 기판에 형성되는 요부패턴의 측면 형상은, 요부패턴의 깊이 방향에서 대략 직선상으로 유지된다.
이하, 본 발명의 제4 실시 형태에 따른 실리콘의 드라이 에칭 방법을, 도면에 근거해 설명한다.
도 19는, 본 실시 형태에서 처리를 실시하는 플라스마 처리 장치를 나타내는 모식 단면도이다. 본 실시 형태는, 가스 도입 장치(30)와 고체 소스(20e(20))의 배치라는 점에서, 상술한 제1 실시 형태와 다르다. 이 점 이외의 상술한 제1 실시 형태와 대응하는 구성에는 동일한 부호를 교부해 그 설명을 생략한다.
본 실시 형태에 따른 플라스마 처리 장치(10)에서는, 도 19에 도시한 것처럼, 가스 도입 장치(30)가 챔버(11)의 측벽부(15b(11))에 접속되어 있다. 상측덮개(13)의 수직 방향에서 볼 때, 고체 소스(20d(20))가 배치되는 영역은, 내주측의 전극(제2 전극(E2))과 중첩되도록 위치하고 있다.
본 실시 형태에 따른 플라스마 처리 장치(10)에서는, 제2 전극(E2)에 인가되는 전력의 주파수 λ2는, 제3 전극(E3)에 인가되는 전력의 주파수 λ3 보다 낮다. 즉, 도 19에 나타내는 플라스마 처리 장치(10)에서는, 제2 주파수 λ2와 제3 주파수 λ3이, λ2<λ3의 관계를 가진다. 가스 도입 장치(30)는, 챔버(11)의 측벽부(15b(11))에 접속되어 있다.
도 14에 나타내는 플라스마 처리 장치(10)에서 가스 도입 장치(30)가 챔버(11)의 측벽부(15b(11))에 배치되는 경우에는, 실리콘 기판(S)의 중심에서 결함인 상황이 발생하는 경향이 있다. 그래서, 본 실시 형태에 따른 플라스마 처리 장치(10)에서는, 도 19에 도시한 것처럼, 고체 소스(20d(20))를 내주측의 전극(제2 전극(E2))과 중첩되는 위치에 배치하고 있다.
이것에 의해, 도 14에 나타내는 플라스마 처리 장치에서 실리콘 기판(S)의 외주부에 대한 작용ㆍ효과는, 도 19에 나타내는 플라스마 처리 장치에서의 실리콘 기판(S)의 중심부에 대해서 얻을 수 있다.
따라서, 도 19에 나타내는 플라스마 처리 장치에서도, 도 14에 나타내는 플라스마 처리 장치와 마찬가지로, 실리콘 기판(S)의 중앙부로부터 외주부에 걸친 전역에서, 실리콘 기판(S)에 형성되는 요부패턴의 측면 형상은, 요부패턴의 깊이 방향에서 대략 직선상으로 유지된다.
이하, 본 발명의 제5 실시 형태에 따른 실리콘의 드라이 에칭 방법을, 도면에 근거해 설명한다.
도 20은, 본 실시 형태에서 처리를 실시하는 플라스마 처리 장치를 나타내는 모식 단면도이다. 본 실시 형태는, 가스 도입 장치(30)와 고체 소스(20e(20))의 배치라는 점에서, 상술한 제4 실시 형태와 다르다. 이 점 이외의 상술한 제1 실시 형태와 대응하는 구성에는 동일한 부호를 교부해 그 설명을 생략한다.
본 실시 형태에 따른 플라스마 처리 장치(10)에서는, 도 20에 도시한 것처럼, 가스 도입 장치(30)가 챔버(11)의 측벽부(15b(11))에 접속되어 있다. 상측덮개(13)의 수직 방향에서 볼 때, 고체 소스(20e(20))가 배치되는 영역은, 2개의 전극(제2 전극(E2), 제3 전극(E3))과 중첩되도록 위치하고 있다.
즉, 도 20에 나타내는 구성을 가지는 플라스마 처리 장치에서는, 챔버(11) 내에서, 고체 소스(20e)가 배치되는 영역은, 제2 전극(E2) 및 제3 전극(E3)과 중첩되도록 위치하고 있다. 게다가, 제1 전극(12)으로부터 상측덮개(13)를 향하는 방향에서 볼 때, 고체 소스(20e)는, 제2 전극(E2) 및 제3 전극(E3)을 덮도록 배치되어 있다. 챔버(11) 내에서, 고체 소스(20e)는, 챔버(11)의 상측덮개(13)와 별체로서 설치되어 있다.
이 구성에 의해, 도 20에 나타내는 플라스마 처리 장치에서의 고체 소스(20e(20))는, 제2 전극(E2)에 의한 플라스마(P2)(저주파 플라스마)에서, 우선적으로 스퍼터링 된다. 그러므로, 피처리체인 실리콘 기판(S)에 대해, 실리콘 기판(S)의 반경 방향에서 산소 원소가 증가하도록, 산소 원소가 공급된다.
따라서, 도 20에 나타내는 플라스마 처리 장치에서도, 도 19에 나타내는 플라스마 처리 장치와 마찬가지로, 실리콘 기판(S)의 중앙부로부터 외주부에 걸친 전역에서, 실리콘 기판(S)에 형성되는 요부의 측면 형상은, 요부의 깊이 방향에서 대략 직선상으로 유지된다.
이하, 본 발명의 제6 실시 형태에 따른 실리콘의 드라이 에칭 방법을, 도면에 근거해 설명한다.
도 21은, 본 실시 형태에서 처리를 실시하는 플라스마 처리 장치를 나타내는 모식 단면도이다. 본 실시 형태는, 챔버(11)에 접속된 상측덮개에 관한 점에서, 상술한 제5 실시 형태와 다르다. 이 점 이외의 상술한 제1 실시 형태와 대응하는 구성에는 동일한 부호를 교부해 그 설명을 생략한다.
본 실시 형태에 따른 플라스마 처리 장치(10)에서는, 도 21에 도시한 것처럼, 챔버 내에서, 챔버(11)에 접속된 상측덮개가 고체 소스(20f(20))로 구성되어 있다.
이것에 의해, 도 21에 나타내는 플라스마 처리 장치(10)는, 도 20에 나타내는 플라스마 처리 장치(10)와 마찬가지의 작용ㆍ효과를 얻을 수 있다.
이에 더하여, 도 21에 나타내는 플라스마 처리 장치(10)에서는, 챔버(11)에 접속된 상측덮개가 고체 소스이다. 이 때문에, 챔버 내에 고체 소스를 보관유지하는 구조가 불필요해진다. 또, 챔버(11)에 접속된 상측덮개가 고체 소스로 구성되어 있으므로, 챔버 내에 발생하는 플라스마(P2, P3)의 방전 상태를 한층 안정시킬 수 있다.
따라서, 도 21에 나타내는 플라스마 처리 장치에서도, 도 20에 나타내는 플라스마 처리 장치와 마찬가지로, 실리콘 기판(S)의 중앙부로부터 외주부에 걸친 전역에서, 기판에 생성되는 요부의 측면 형상은, 요부의 깊이 방향에서 대략 직선상으로 유지된다.
[실시예]
이하, 본 발명에 따른 실시예를 설명한다.
여기서, 본 발명에서의 실리콘의 에칭 방법의 구체적인 예로서, 확인 시험에 대해 설명한다.
<실험예 1>
상술한 것처럼, 도 17에 나타내는 플라스마 처리 장치(10)를 이용해, 실리콘 기판(S)에 요부패턴(VS, VL)을 형성하였다.
여기에서는, 요부패턴(VS)으로서, φS가 3㎛이며, 깊이가 26㎛인 비아 홀을 형성하였다. 요부패턴(VL)으로서, φL이 5㎛이며, 깊이가 26㎛인 비아 홀을 형성하였다. 이때, 디포지션 공정(S05), 드라이 에칭 공정(S06), 애싱 공정(S07)을 1사이클로 해서, 이 사이클을 30회(사이클) 반복하였다.
ㆍ제1 공정: 탄소 함유 박막을 성막하는 디포지션 공정(S05)
ㆍ제2 공정: 탄소 함유 박막을 마스크로서 이용한 TSV 저부 절연층 드라이 에칭 공정(S06)
ㆍ제3 공정: 탄소 함유 박막을 제거하는 애싱 공정(S07)
ㆍ제4 공정: 관통 전극을 형성하는 공정
이하에, 비아 홀을 형성하는 조건을 나타낸다.
도 17에 나타내는 플라스마 처리 장치(10)에서, 실리콘 기판(S)을 지지하는 지지부(기판 스테이지)인 제1 전극(12)의 직경 D[mm]는, 400mm로 고정하고, 제2 전극(안테나 AT2)의 직경 d[mm]를 400mm로 고정하였다.
디포지션 공정(S05)에서의 조건
공급 가스: C4F8
가스 유량: C4F8 200sccm
처리 분위기 압력: 9Pa
제2 전극(E2)의 공급 전력: 1500W
제2 전극(E2)의 공급 전력의 주파수 λ2: 13.56MHz
제3 전극(E3)의 공급 전력: 2000W
제3 전극(E3)의 공급 전력의 주파수 λ3: 2MHz
바이어스 전력：0W
드라이 에칭 공정(S06)에서의 조건
공급 가스: SF8, O2, SiF4
가스 유량: SF8 275sccm, O2 60sccm, SiF4 30sccm
처리 분위기 압력: 9Pa
제2 전극(E2)의 공급 전력: 2000W
제2 전극(E2)의 공급 전력의 주파수 λ2：13.56MHz
제3 전극(E3)의 공급 전력: 2000W
제3 전극(E3)의 공급 전력의 주파수 λ3：2MHz
바이어스 전력：100~200W
바이어스 전력의 주파수 λ1：400kHz
애싱 공정(S07)에서의 조건
공급 가스: O2
가스 유량: O2 450sccm,
처리 분위기 압력: 9Pa
제2 전극(E2)의 공급 전력: 2000W
제2 전극(E2)의 공급 전력의 주파수 λ2：13.56MHz
제3 전극(E3)의 공급 전력: 2000W
제3 전극(E3)의 공급 전력의 주파수 λ3：2MHz
바이어스 전력：200W
바이어스 전력의 주파수 λ1：400kHz
상술한 조건에 근거해 형성된 요부패턴(VS, VL)의 단면을 촬상함으로써 얻어진 SEM 화상을 도 22에 나타낸다.
<실험예 2>
실험예 1과 마찬가지로, 디포지션 공정(S05), 드라이 에칭 공정(S06)을 반복해 실시하였다. 요부패턴(VS)으로서, φS가 3㎛이며, 깊이가 24㎛인 비아 홀을 형성하였다. 요부패턴(VL)으로서, φL이 5㎛이며, 깊이가 30㎛인 비아 홀을 형성하였다. 이때, 애싱 공정(S07)을 실시하지 않았다.
상술한 조건에 근거해 형성된 요부패턴(VS, VL)의 단면을 촬상함으로써 얻어진 SEM 화상을 도 23에 나타낸다.
도 22, 도 23에 나타내는 실험예 1, 2의 결과로부터, 애싱 공정(S07)을 사이클마다 실시함으로써, 요부패턴(VS, VL)에는, 테이퍼 형상이 발생되지 않고, 실리콘 기판(S)에 대해서 수직인 측벽을 가지도록 요부패턴(VS, VL)을 형성할 수 있는 것을 알 수 있다.
다음에, 드라이 에칭 공정(S06)에서의 이방성의 변화에 대해 검증하였다.
<실험예 3>
실험예 1과 마찬가지로, 1사이클로서 디포지션 공정(S05), 드라이 에칭 공정(S06)을 반복하지 않고, 요부패턴(VS)으로서, φS가 5㎛이며, 깊이가 25㎛인 비아 홀을 형성하였다.
이 때의 처리 조건은, 다음과 같다.
제2 전극(E2)의 공급 전력의 주파수 λ2：13.56MHz
제3 전극(E3)의 공급 전력의 주파수 λ3：2MHz
이 처리 조건에 근거해, Dual　frequency　ICP에 의한 처리를 실시하였다.
이와 같이 형성한 요부패턴(VS)의 단면을 촬상함으로써 얻어진 SEM 화상을 도 24에 나타낸다.
<실험예 4>
실험예 1과 마찬가지로, 1사이클로서 디포지션 공정(S05), 드라이 에칭 공정(S06)을 반복하지 않고, 요부패턴(VS)을 φS가 5㎛, 깊이가 15㎛인 비아 홀을 형성하였다.
이 때의 처리 조건은, 다음과 같다.
제2 전극(E2)의 공급 전력의 주파수 λ2：13.56MHz
제3 전극(E3)의 공급 전력의 주파수 λ3：OFF　
이 처리 조건에 근거해, Single frequency ICP에 의한 처리를 실시하였다.
이와 같이 형성한 요부패턴(VS)의 단면을 촬상함으로써 얻어진 SEM 화상을 도 25에 나타낸다.
도 24, 도 25에 나타내는 결과에 따라, Dual　frequency　ICP에 의한 처리에 의하면, 마스크의 개구부가 닫히는 것이 방지되어, 요부 형상의 붕괴(테이퍼 형상)의 발생이 방지되고, 높은 이방성을 확보할 수 있는 것을 알 수 있다.
다음에, 디포지션 공정(S05)에서의 디포지션 커버리지(디포지션층의 성막 상태)를 비교하였다.
<실험예 5>
실험예 3과 마찬가지로, 1사이클로서 디포지션 공정(S05), 드라이 에칭 공정(S06)을 반복하지 않고, 요부패턴(VS)으로서, φS가 5㎛이며, 깊이가 10㎛인 비아 홀을 형성하였다.
이 때의 처리 조건은, 다음과 같다.
제2 전극(E2)의 공급 전력의 주파수 λ2: 13.56MHz
제3 전극(E3)의 공급 전력의 주파수 λ3: 2MHz
이 처리 조건에 근거해, Dual　frequency　ICP에 의한 처리를 실시하였다.
동시에, 디포지션 커버리지를 조정하기 위해서, 이하의 처리 조건을 채용하였다.
제2 전극(E2)의 공급 전력: 1500W(13.56MHz)
제3 전극(E3)의 공급 전력: OFF　(2MHz)
이 처리 조건에 근거해, 디포지션 공정에 의해 디포지션층을 형성하는 실험을 실시하였다.
이와 같이 형성한 요부패턴(VS)의 단면을 촬상함으로써 얻어진 SEM 화상을 도 26에 나타낸다.
<실험예 6>
실험예 1과 마찬가지로, 1사이클로서 디포지션 공정(S05), 드라이 에칭 공정(S06)을 반복하지 않고, 요부패턴(VS)으로서, φS가 5㎛이며, 깊이가 10㎛인 비아 홀을 형성하였다.
이 때의 처리 조건은, 다음과 같다.
제2 전극(E2)의 공급 전력의 주파수 λ2: 13.56MHz
제3 전극(E3)의 공급 전력의 주파수 λ3: 2MHz
이 처리 조건에 근거해, Dual　frequency　ICP에 의한 처리를 실시하였다.
동시에, 디포지션 커버리지를 조정하기 위해서, 이하의 처리 조건을 채용하였다.
제2 전극(E2)의 공급 전력: 1500W(13.56MHz)
제3 전극(E3)의 공급 전력: 2000W(2MHz)
이 처리 조건에 근거해, 디포지션 공정에 의해 디포지션층을 형성하는 실험을 실시하였다.
이와 같이 형성한 요부패턴(VS)의 단면을 촬상함으로써 얻어진 SEM 화상을 도 27에 나타낸다.
도 26, 도 27에 나타내는 결과에 따라, Dual　frequency　ICP에 의해, 비아 홀의 저부에 디포지션층의 퇴적량이 증가하도록 커버리지를 조정할 수 있는 것을 알 수 있다.
또, RIE-lag를 저감하기 위해서 디포지션층을 퇴적시키려는 개소는, 비아 홀의 저부이다. 이 때문에, 처리 시간의 단축에 기여하는 것을 알 수 있다.　또, Dual　frequency　ICP의 파워를 조정함으로써, 에칭 깊이 및 애스펙트비에 응하여, 디포지션 커버리지를 조정하는 것이 가능하다는 것을 알 수 있다.
상기의 결과로부터, 본 발명에서는, 이하와 같이 처리 조건을 설정하는 것이 중요하다.
ㆍCxFy deposition-step을 실시하고, 그 후, Etching-step을 실시하고, 그 후, Deposition-ashing　step을 실시한다고 하는 합계 3스텝을 반복해 실시함으로써, RIE-lag의 발생을 없애는 실리콘 드라이 에칭 프로세스 방법.
ㆍ CxFy deposition-step을 실시하고, 그 후, Etch-step을 실시하고, 그 후, Deposition-ashing　step을 실시한다고 하는 합계 3스텝의 반복 프로세스를 동일한 프로세스 챔버 내에서 실행하는 방법.
ㆍ마스크층은, O2 플라스마에 의해 제거되지 않는 하드 마스크(SiO2나 SiN, 메탈 등)로 구성된다.
ㆍDeposition　step으로서,　C4F8 방전에 의한 디포지션층을 퇴적시킨다.
ㆍ주파수 λ2를 13.65MHz로 설정하고, 주파수 λ3을 2MHz로 설정한 조건에서, dual　frequency　ICP에 의한 처리를 실시해, 디포지션 커버리지를 최적화하여, 보다 단시간에 비아 홀의 저부에 확실하게 디포지션층을 퇴적시킨다.
ㆍ주파수 λ2를 13.65MHz로 설정하고, 주파수 λ3을 2MHz로 설정한 조건에서, dual　frequency　ICP의 파워를 조정함으로써, 에칭 깊이 및 애스펙트비에 응하여, 디포지션 커버리지를 조정하는 것도 고려할 수 있다.
ㆍEtching　step으로서, SF6 베이스의 방전에 의한 에칭을 실시한다.
ㆍEtching　step에서는, 에칭 가스에 O2 가스를 첨가함으로써, 요부의 측벽 표면에 SiOx막이 부착해, 측벽이 보호된 상태(이방성)가 유지된다.
ㆍEtching　step에서는, 에칭 가스에 SiF4를 첨가하는 것도 고려할 수 있다.
ㆍSiOx 보호막의 형성은, 주파수 λ2를 13.65MHz로 설정하고, 주파수 λ3을 2MHz로 설정한 조건에서, dual　frequency　ICP를 실시하는 것에 의해 실현된다.
ㆍDeposition-ashing　step은, 마스크의 개구부가 디포지션층에 의해 닫히는 것을 방지하기 위한 스텝이다. Deposition-ashing　step에서는, O2 방전을 실시함으로써 디포지션층이 제거된다.
본 발명의 실시 형태에 따른 실리콘 드라이 에칭 방법은, 디포지션층의 형성에 의한 Etching　stop 효과를 이용하고 있다. 이것에 의해, 상이한 치수를 가지는 요부패턴(홀이나 트렌치 등)을 실리콘 기판에 형성한 후에 있어서의 요부패턴의 깊이 차이를 억제한다. 디포지션층의 형성과 에칭을 실시한 후에, Deposition-ashing　step을 실시한다고 하는 처리 사이클을 실시한다. 이것에 의해, 처리 사이클마다 디포지션층을 제거한다.
에칭이 행해지고 있을 때에 있어서, 실리콘 기판의 요부패턴 측벽의 CxFy계 폴리머도 제거되지만, Etching　step에서는 Dual　frequency　ICP(예를 들면, 상술한 13.56MHz 및 2MHz의 주파수)에 의해, 첨가 가스 O2를 적극적으로 해리시킨다. 이것에 의해, SiOx 보호막을 상시 형성시킨다.
이것에 의해, 디포지션층의 오버행, 및 이 오버행에 기인하는 형상의 테이퍼 형상의 발생을 방지할 수 있다. 실리콘 기판(S)의 기판면에 대한 요부 측벽의 수직성을 유지한 채, 상이한 지름치수를 가지는 요부패턴(홀이나 트렌치 등)에서, 에칭 처리 후의 깊이 차이가 발생해 버리는 것을 억제할 수 있다. 따라서, 본 발명에 의하면, 에칭 처리 후에 있어서, 상이한 치수를 가지는 요부패턴(홀이나 트렌치 등)의 깊이 차이를 억제할 수 있다.
D1, D2, D3, D4…디포지션층
M…마스크층
MS, ML…개구패턴(마스크 패턴)
VS, VL…요부패턴
VSq, VLq…측벽
VSb, VLb, VSb1, VLb1, VSb2, VLb2, VSb3, VLb3…저부
A…고주파 전원(제1 고주파 전원)
B…고주파 전원(제2 고주파 전원)
C…고주파 전원(제3 고주파 전원)
E2…제2 전극(안테나 AT2)
E3…제3 전극(안테나 AT3)
G…프로세스 가스
M/B…매칭박스
S…피처리체(실리콘 기판)
TMP…배기 장치
λ1…주파수(제1 주파수)
λ2…주파수(제2 주파수)
λ3…주파수(제3 주파수)
10…플라스마 처리 장치
11…챔버
12…제1 전극(지지부)
13…상측덮개
20, 20a, 20b, 20c, 20d, 20e, 20f…고체 소스
30…가스 도입 장치

Claims (23)

  1. 실리콘의 드라이 에칭 방법에 있어서,
    실리콘 기판을 준비하고,
    상기 실리콘 기판 상에, 개구를 가지는 마스크 패턴을 형성하고,
    상기 마스크 패턴에 응하여, 제1 가스를 도입해 상기 실리콘 기판에 디포지션층을 형성하고,
    상기 마스크 패턴에 응하여, 제2 가스를 도입해 상기 실리콘 기판에 드라이 에칭 처리를 실시하여 상기 실리콘 기판의 표면에 요부패턴을 형성하고,
    제3 가스를 도입해 상기 실리콘 기판에 애싱 처리를 실시하는
    실리콘의 드라이 에칭 방법.
  2. 제1항에 있어서,
    상기 실리콘 기판에 상기 애싱 처리를 실시할 때에는,
    상기 마스크 패턴의 상기 개구의 내연에 부착한 상기 디포지션층과 같은 재료로 이루어진 부착물을 제거하는
    실리콘의 드라이 에칭 방법.
  3. 제2항에 있어서,
    상기 애싱 처리를, 상기 드라이 에칭 처리 후에 실시하는
    실리콘의 드라이 에칭 방법.
  4. 제3항에 있어서,
    상기 디포지션층을 상기 실리콘 기판에 형성하는 디포지션 처리와, 상기 드라이 에칭 처리를 반복해 실시하는
    실리콘의 드라이 에칭 방법.
  5. 제4항에 있어서,
    상기 애싱 처리를, 상기 디포지션 처리 전에 실시하는
    실리콘의 드라이 에칭 방법.
  6. 제1항에 있어서,
    상기 애싱 처리, 상기 디포지션층을 형성하는 디포지션 처리, 및 상기 드라이 에칭 처리를, 동일한 챔버 내에서 실시하는
    실리콘의 드라이 에칭 방법.
  7. 제1항에 있어서,
    상기 애싱 처리에 이용되는 상기 제3 가스는, 산소 가스를 포함하는
    실리콘의 드라이 에칭 방법.
  8. 제7항에 있어서,
    상기 애싱 처리에서는, 상기 실리콘 기판의 상기 표면에 대해서 상기 요부패턴을 형성하는 방향으로의 이방성을 가지는 이방성 플라스마 처리가 실시되는
    실리콘의 드라이 에칭 방법.
  9. 제7항에 있어서,
    상기 마스크 패턴은, 상기 애싱 처리에 의해 제거되지 않는 하드 마스크에 형성된 마스크 패턴인
    실리콘의 드라이 에칭 방법.
  10. 제1항에 있어서,
    상기 디포지션층을 형성하는 디포지션 처리에 이용되는 상기 제1 가스는, 플루오르카본을 포함하는
    실리콘의 드라이 에칭 방법.
  11. 제10항에 있어서,
    상기 디포지션층을 형성하는 디포지션 처리에서는, 상기 실리콘 기판의 상기 표면에 대해서 상기 요부패턴을 형성하는 방향으로의 이방성을 가지는 이방성 플라스마 처리가 실시되는
    실리콘의 드라이 에칭 방법.
  12. 제1항에 있어서,
    상기 드라이 에칭 처리에 이용되는 상기 제2 가스는, 불화유황을 포함하는
    실리콘의 드라이 에칭 방법.
  13. 제12항에 있어서,
    상기 드라이 에칭 처리에 이용되는 상기 제2 가스는, 산소를 포함하는
    실리콘의 드라이 에칭 방법.
  14. 제13항에 있어서,
    상기 드라이 에칭 처리에 이용되는 상기 제2 가스는, 불화실리콘을 포함하는
    실리콘의 드라이 에칭 방법.
  15. 제12항에 있어서,
    상기 드라이 에칭 처리에서는, 상기 실리콘 기판의 상기 표면에 대해서 상기 요부패턴을 형성하는 방향으로의 이방성을 가지는 이방성 플라스마 처리가 실시되는
    실리콘의 드라이 에칭 방법.
  16. 제8항, 제11항, 제15항 중 어느 한 항에 있어서,
    상기 이방성 플라스마 처리에서는, 상기 실리콘 기판에 대향하도록 배치되는 전극에 대해 상기 실리콘 기판의 상기 표면의 중앙부와 주연부에서 주파수가 상이한 교류 전압을 인가해, 유도 결합 플라스마를 발생시켜 상기 이방성 플라스마 처리를 실시하는
    실리콘의 드라이 에칭 방법.
  17. 제16항에 있어서,
    상기 이방성 플라스마 처리에서는, 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 교류 전압의 주파수보다, 상기 실리콘 기판의 상기 표면의 상기 주연부에 인가하는 교류 전압의 주파수가 낮게 설정되는
    실리콘의 드라이 에칭 방법.
  18. 제16항에 있어서,
    상기 애싱 처리 및 상기 드라이 에칭 처리에서의 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 플라스마 발생 전력은, 상기 디포지션층을 형성하는 디포지션 처리에서의 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 플라스마 발생 전력 보다 낮아지도록, 또는, 같아지도록, 설정되는
    실리콘의 드라이 에칭 방법.
  19. 제16항에 있어서,
    상기 디포지션층을 형성하는 디포지션 처리, 상기 애싱 처리 및 상기 드라이 에칭 처리에서, 상기 실리콘 기판의 상기 표면의 상기 중앙부에 인가하는 플라스마 발생 전력이, 상기 실리콘 기판의 상기 표면의 상기 주연부에 인가하는 플라스마 발생 전력 보다 낮아지도록, 또는, 같아지도록, 설정되는
    실리콘의 드라이 에칭 방법.
  20. 제16항에 있어서,
    상기 애싱 처리 및 상기 드라이 에칭 처리에서, 상기 실리콘 기판에 바이어스 전력을 인가하는 것과 함께,
    상기 드라이 에칭 처리에서의 상기 실리콘 기판에 인가하는 바이어스 전력이, 상기 애싱 처리에서의 상기 실리콘 기판에 인가하는 바이어스 전력 보다 낮아지도록, 또는, 같아지도록, 설정되는
    실리콘의 드라이 에칭 방법.
  21. 제16항에 있어서,
    상기 애싱 처리가 실시되는 분위기에서의 압력이, 상기 디포지션층을 형성하는 디포지션 처리가 실시되는 분위기에서의 압력과 같아지도록, 또는, 높아지도록, 설정되는
    실리콘의 드라이 에칭 방법.
  22. 제16항에 있어서,
    상기 드라이 에칭 처리가 실시되는 분위기에서의 압력이, 상기 디포지션층을 형성하는 디포지션 처리가 실시되는 분위기에서의 압력과 같아지도록, 또는, 높아지도록, 설정되는
    실리콘의 드라이 에칭 방법.
  23. 제16항에 있어서,
    중앙부를 가지는 상측덮개를 갖추고, 감압이 가능한 내부 공간에서 피처리체에 대해 플라스마 처리를 실시하는 챔버와,
    상기 챔버 내에 배치되어, 상기 피처리체가 재치되는 평판상의 제1 전극과,
    상기 제1 전극에 대해, 제1 주파수 λ1의 바이어스 전압을 인가하는 제1 고주파 전원과,
    상기 챔버의 외부에 배치되어, 상기 상측덮개에 대해서 상기 제1 전극과는 반대측에 위치하면서, 상기 중앙부에 배치된 나선상의 제2 전극과,
    상기 챔버의 외부에 배치되어, 상기 상측덮개에 대해서 상기 제1 전극과는 반대측에 위치하면서, 상기 제2 전극보다 외주부에 배치된 나선상의 제3 전극과,
    상기 제2 전극에 대해, 제2 주파수 λ2의 교류 전압을 인가하는 제2 고주파 전원과,
    상기 제3 전극에 대해, 제3 주파수 λ3의 교류 전압을 인가하는 제3 고주파 전원과,
    상기 챔버 내에 불소를 함유하는 프로세스 가스를 도입하는 가스 도입 장치와,
    상기 챔버 내에서 상기 상측덮개와 상기 제1 전극과의 사이에 위치하고, 상기 제1 전극보다 상기 상측덮개의 근처에 배치되어, 스퍼터링에 이용되는 고체 소스
    를 가지는 플라스마 처리 장치를 준비하고,
    상기 이방성 플라스마 처리를 실시할 때에,
    상기 제2 주파수 λ2와 상기 제3 주파수 λ3이, λ2>λ3의 관계에 있는 경우에는,
    상기 가스 도입 장치가, 상기 상측덮개의 상기 중앙부에 배치되어 있는
    실리콘의 드라이 에칭 방법.
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