TWI625784B - 藉由雙頻率電容耦合式電漿利用極紫外線光阻劑之溝槽與孔的圖案化 - Google Patents

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Abstract

揭露用以蝕刻基板上之抗反射塗層(604)的方法。基板(600)包含有機層(606)、設置在有機層(606)之上的抗反射塗層(604)、及設置在抗反射塗層(604)之上的光阻劑層(602)。方法包括:將光阻劑層(602)圖案化，而暴露出抗反射塗層(604)未被遮蓋的部分；並將含碳層(609)選擇性沉積(608)在抗反射塗層(604)未被遮蓋的部分上、及經圖案化之光阻劑層(602)的非側壁部分上。方法更包括:蝕刻(610)基板(600)，以移除含碳層(609)，並移除抗反射塗層(604)未被遮蓋的部分之部分厚度，但不減少光阻劑層(602)之厚度。方法更包括:重複執行(612)選擇性沉積(608)步驟與蝕刻(610)步驟，至少直到抗反射塗層(604)未被遮蓋的部分的完整厚度被移除，而暴露出底部的有機層(606)為止。

Description

藉由雙頻率電容耦合式電漿利用極紫外線光阻劑之溝槽與孔的圖案化
[相關申請案之交互參照]
本申請案依據美國專利法施行細則(37C.F.R.)§1.78(a)(4)，主張先前申請之共同受讓的臨時申請案(序號第62/142020號)之權益與優先權，其申請日為2015年4月2日，該案特此併入本案作為參考資料。
本發明係關於半導體處理技術，而更具體而言，係關於用以控制基板處理用之處理系統之性質的設備與方法。
對半導體工業而言，在10nm與小於10nm之技術節點下進行圖案化為其中一個關鍵的挑戰。若干圖案化技術正在研究中，以達到邏輯技術要求的積極性的(aggressive)節距規格。以極紫外線(EUV)微影技術為基礎的圖案化被認為係針對小於10nm之節點的嚴謹選項。EUV技術的一挑戰為，EUV光阻劑傾向於具有較習知193nm光阻劑更低的蝕刻選擇比，及較差的線邊緣粗糙度(LER)和線寬粗糙度(LWR)。因而，乾蝕刻處理的特性在圖案化處理之成果界定上，起著逐漸重要之作用。
小於30nm節點的半導體製造使習知微影技術的實體限度(limits)受到許多挑戰。存在對於替代性圖案化策略之需求，其涉及以下列技術擴充193i微影技術：LELE(微影-蝕刻-微影-蝕刻)、SADP(自身對齊雙重圖案化)及SAQP(自身對齊四重圖案化)。然而，多重圖案化的方案帶來下列形式的其他挑戰：邊緣位置誤差、因更多遍的微影與其他處理步驟而造成的更高成本、及在許多處理步驟中引起的節距移動(pitch walking)。
本文中揭露的方法提供比習知方法更高的EUV光阻劑蝕刻選擇比、及顯著降低的線邊緣粗糙度(LER)和線寬粗糙度(LWR)。
根據一實施例，揭露用以蝕刻基板上之抗反射塗層的方法。該基板包含有機層、設置在該有機層之上的抗反射塗層、及設置在該抗反射塗層之上的光阻劑層。該方法包括：將該光阻劑層圖案化，而暴露出該抗反射塗層未被遮蓋的部分；並將含碳層選擇性沉積在該抗反射塗層未被遮蓋的部分上、及經圖案化之光阻劑層的非側壁部分上。該方法更包括：蝕刻薄膜疊層，以移除該含碳層，並移除該抗反射塗層未被遮蓋的部分之部分厚度，但不減少該光阻劑層之厚度。該方法更包括：重複執行選擇性沉積步驟與蝕刻步驟，至少直到該抗反射塗層未被遮蓋的部分的完整厚度被移除，而暴露出底部的有機層為止。
根據一實施例，揭露蝕刻圖案化基板的進一步方法。該方法包含：提供圖案化基板，其包括圖案化極紫外線(EUV)光阻劑、轉移層(TL)、及有機平坦化層(OPL)。該方法更包括：重複執行沉積/蝕刻處理，以選擇性地並且漸進地蝕刻穿過該TL並進入該OPL中，其中該EUV光阻劑與TL作為遮罩，而將圖案從 該EUV光阻劑轉移到該OPL。該沉積/蝕刻處理依序包含下列兩個子處理。在第一個子處理(1)中，該方法包括將氟碳化物層沉積在該圖案化基板上，包括沉積在該EUV光阻劑上及該TL或OPL的暴露部分上。在第二個子處理(2)中，該方法包括反應性離子蝕刻，以相對於該EUV光阻劑而選擇性地移除該氟碳化物層以及該TL或OPL的增加部分。該方法更包括：重複執行該沉積/蝕刻子處理(1)及(2)，以比單獨執行反應性離子蝕刻處理所得到的更高的光阻劑蝕刻選擇比來蝕刻該TL及OPL。
202‧‧‧晶圓
204‧‧‧ESC
206‧‧‧電壓
208‧‧‧上EL
210‧‧‧電壓
212‧‧‧電壓
214‧‧‧陽極EL
215‧‧‧偏壓
216‧‧‧下區域
218‧‧‧上區域
302‧‧‧PR
304‧‧‧TL
306‧‧‧OPL
308‧‧‧疊層
402‧‧‧上EL
406‧‧‧正離子
408‧‧‧二次電子放射
410‧‧‧晶圓表面
412‧‧‧底部鞘層
414‧‧‧薄膜
418‧‧‧結果
416‧‧‧光阻劑
420‧‧‧偏差
422‧‧‧偏差
502‧‧‧疊層
504‧‧‧PR
506‧‧‧TL
508‧‧‧OPL
510‧‧‧疊層
512‧‧‧特徵部
514‧‧‧第一組
516‧‧‧第二組
518‧‧‧第三組
520‧‧‧第四組
522‧‧‧第五組
600‧‧‧基板
602‧‧‧PR
604‧‧‧TL
606‧‧‧OPL
608‧‧‧沉積處理/步驟
609‧‧‧含碳層
610‧‧‧蝕刻
612‧‧‧箭頭
614‧‧‧結構
700‧‧‧圖表
702‧‧‧處理
704‧‧‧氟碳化物
706‧‧‧氟碳化物
708‧‧‧H2
710‧‧‧處理
712‧‧‧N2
714‧‧‧氣壓
716‧‧‧功率
718‧‧‧功率
720‧‧‧DC電壓
800‧‧‧照片
802‧‧‧照片
804‧‧‧PR
806‧‧‧SiARC(轉移層)
808‧‧‧OPL
810‧‧‧照片
812‧‧‧照片
814‧‧‧PR
900‧‧‧基板
902‧‧‧光阻劑
904‧‧‧轉移層
906‧‧‧平坦化物
908‧‧‧疊層
910‧‧‧疊層
912‧‧‧照片
914‧‧‧照片
916‧‧‧照片
918‧‧‧照片
920‧‧‧作圖
922‧‧‧作圖
924‧‧‧表格
1002‧‧‧照片
1004‧‧‧照片
1006‧‧‧照片
1008‧‧‧照片
1102‧‧‧處理
1104‧‧‧處理
1106‧‧‧組
1108‧‧‧組
1110‧‧‧組
1112‧‧‧照片
1114‧‧‧組
1116‧‧‧照片
1118‧‧‧組
1120‧‧‧照片
1122‧‧‧組
1124‧‧‧組
1126‧‧‧組
1128‧‧‧組
1130‧‧‧組
1132‧‧‧照片
1202‧‧‧接觸窗
1204‧‧‧接觸窗
1302‧‧‧陣列
1304‧‧‧陣列
1306‧‧‧陣列
1310‧‧‧接觸窗
1312‧‧‧接觸窗
1316‧‧‧接觸窗
1402‧‧‧陣列
1502‧‧‧照片
1504‧‧‧照片
1506‧‧‧照片
併入此說明書中並構成說明書之一部分的隨附圖式，圖解本發明之實施例，並且與提供於上文中的發明的概略描述及提供於下文中的詳細描述一起用於解釋本發明。此外，參考號碼的左側編號等同該參考號碼第一次出現的圖式編號。
圖1A圖解產生自習知EUV微影技術的線邊緣粗糙度(LER)、線寬粗糙度(LWR)、及接觸窗邊緣粗糙度。
圖1B圖解產生自習知EUV微影技術的更高的缺陷度，其可能在電性測試期間導致晶片失敗。
圖1C圖解產生自習知EUV微影技術之削弱的抗蝕刻性、及低的光阻劑裕度(margin)，其要求高選擇比之轉移層蝕刻。
圖2根據一實施例，為用於蝕刻EUV圖案化基板的雙頻率電容耦合式電漿(CCP)反應器的示意圖200。
圖3A根據一實施例，圖解線路/間距、及接觸窗/柱參考結構在微影之後、及在蝕刻圖案轉移之後，上至下、及剖面的電子顯微鏡照片。
圖3B根據一實施例為進行EUV圖案化之一般材料層疊的示意圖。
圖3C根據一實施例為臨界尺寸、LER及LWR在各個處理步驟之標準化數值之作圖。
圖4A根據一實施例為直流疊加(DCS)處理之示意圖，其係由於施加DC電位到CCP腔室的上電極而產生。
圖4B根據一實施例圖解上至下、及剖面的電子顯微鏡照片，其顯示在轉移層蝕刻期間DCS對有機體之選擇比的影響。
圖5A示意地圖解進行EUV圖案化的進料疊層。
圖5B根據一實施例圖解剖面的電子顯微鏡照片，其顯示在以EUV微影進行圖5A之疊層的溝槽圖案化的應用中，DCS固化及蝕刻處理最佳化對光阻劑選擇比的影響。
圖6根據一實施例，為重複執行的沉積/蝕刻處理之示意圖。
圖7根據一實施例為一圖表，其說明一例示性沉積/蝕刻處理的製程條件。
圖8根據一實施例圖解剖面的電子顯微鏡照片，其顯示沉積/蝕刻處理相較於習知蝕刻的效果。
圖9A-9E根據一實施例圖解LER及LWR在使用EUV微影進行溝槽圖案化期間之演變，顯示LER及LWR因使用沉積/蝕刻處理而得到改善。
圖10A-10E圖解深寬比對圖案晃動及失真的影響。
圖11A圖解使用習知技術所得到的有機平坦化層之機械穩定度與作為結果的下游圖案粗糙度。
圖11B根據一實施例圖解DCS固化處理對有機平坦化層之機械穩定度與作為結果的下游圖案粗糙度之影響，與圖解於圖11A中無DCS固化的處理相比較。
圖12A-12B分別地圖解殘渣接觸孔及架橋接觸孔缺陷的上至下的剖面電子顯微鏡照片。
圖13圖解習知方法基於調節PR選擇比來減少接觸孔陣列中之缺陷的結果。
圖14根據一實施例圖解用於減少接觸孔陣列中之缺陷之方法的結果，其係基於包括重複執行沉積/蝕刻處理之技術。
圖15根據一實施例，呈現在TL開通蝕刻之三階段下的剖面的電子顯微鏡照片。
下文之實施方式參考隨附圖式，以說明與本發明一致的例示性實施例。實施方式中提及的「一個實施例」、「一實施例」、「一例示性實施例」等，表明所述之例示性實施例可包括特定的特徵、結構、或特性，但不必然每一例示性實施例皆包括該特定的特徵、結構、或特性。此外，此類用語不必然涉及相同的實施例。再者，當結合一實施例來描述特定的特徵、結構、或特性時，無論是否明確地描述，所屬技術領域中具有通常知識者已知將此種特徵、結構、或特性結合其他例示性實施例一起作用。
本文中描述的例示性實施例係提供用於說明性目的，且其非限制性。在本發明之範疇內可能有其他實施例，且可修改例示性實施例。因此，吾人不欲實施方式限制本發明。更精確地，僅根據下文之申請專利範圍與其等效應用來界定本發明之範疇。
下文中例示性實施例的實施方式將完整地揭露本發明之整體本質，使他人可在毋需過度實驗且不偏離本發明之範疇的情況下，透過應用所屬技術領域中具有通常知識者的知識，而立即地變更及/或修改此類例示性實施方式的各種應用。因此，吾人希望此類修改及/或變更，根據本文中呈現之指導與教示，而落入例示性實施例之意義與複數等效應用中。應理解，本文中的用語或術語係用於說明性目的，而非限制性，而所屬技術領域中具有通常知識者得以從本文中教示之觀點來解釋該術語或用語的即刻說明。
小於30nm節點的半導體製造使習知微影技術的實體限度受到許多挑戰。面對在10nm與小於10nm之技術節點下進行圖案化之挑戰，EUV微影係有希望之方法。然而，EUV微影亦受若干重大挑戰所苦，如圖1A-1C中圖解。
圖1A圖解產生自習知EUV微影技術的線邊緣粗糙度、線寬粗糙度、及接觸窗邊緣粗糙度。在另一實施例中，圖1B圖解產生自習知EUV微影技術的更高的缺陷度，其可能在電性測試期間導致晶片失敗。在進一步之範例中，圖1C圖解產生自習知EUV微影技術之削弱的抗蝕刻性、及低的光阻劑裕度，其要求高選擇比之轉移層蝕刻。
光阻劑預算(photoresist budget)隨著各技術節點之演進而不斷縮減。在更小的節距上執行微影的能力伴隨著對於PR厚度之取捨。針對小於30nm之技術節點，PR的一般厚度範圍介於60-20nm，其中技術節點愈小，可用於乾蝕 刻的進料的(incoming)光阻劑愈薄。此外，EUV光阻劑的抗蝕刻性遠低於193/193i微影光阻劑的抗蝕刻性，而使蝕刻處理的發展受到更多的要求，以提供更高選擇比的處理。為了克服這些挑戰所作的努力，包括EUV來源最佳化及發展新的EUV光阻劑材料。
本發明呈現基於電容耦合式電漿(CCP)乾蝕刻方法的微影技術，以面對EUV圖案化挑戰。所揭露的系統與方法在包括重複執行之沉積/蝕刻處理的圖案化處理中使用雙頻率CCP。如下描述，所揭露之實施例呈現出，對於孔及線路圖案之臨界尺寸(CD)可調性、光阻劑選擇比、及LER/LWR之改善。將使用所揭露之實施例得到的結果與使用習知電漿固化方法得到的結果進行比較。呈現來自系統研究之資料，其顯示對CD、光阻劑選擇比、及LER/LWR之關鍵圖案化度量指標造成影響的各種電漿蝕刻參數的作用。
根據一實施例，用以改善LER與LWR的一技術涉及在電漿反應器的其中一個電極將負DC電壓疊加(superimposing)於射頻(RF)電漿中。連同電漿化學一起作用的作為結果的彈道電子放射，經證明可改善LER與LWR，如下更詳細描述。
圖2根據一實施例，為用於蝕刻EUV圖案化基板的雙頻率CCP反應器的示意圖200。將待圖案化之晶圓202安裝在靜電卡盤(ESC)204上。根據一實施例，可施加偏壓RF電壓206至ESC以固定晶圓202的電壓。該反應器可包括上電極(EL)208，可施加高頻(HF)電壓210至上EL208。除了HF電壓210以外，亦可施加負DC電壓212至上EL208。根據一實施例，亦可設置DC陽極EL214。根據一實施例，在上EL208與DC陽極EL214之間可施加1kV的DC偏壓215。
根據一實施例，透過引入處理氣體，並施加偏壓電壓206至ESC204、上EL208、及陽極EL214，而在圖2之反應器中產生游離化電漿。根據一實施例，該處理氣體可包括Ar、N2H2、及各種氟碳化物(CFx)。施加DC電位至上EL208，產生具有下區域216與上區域218的電漿。上區域218為鞘層，其具有比下區域216高的電漿密度及更均勻的電漿徑向分布。使用上述DC電位來產生電漿的方法，稱為直流疊加(DCS)或DCS固化，如下更詳細描述(參考圖4A-4B及相關討論)。
在放寬標準的(relaxed)節距樣本上使用EUV基光阻劑來執行初始蝕刻可行性研究，以估量光阻劑材料的改變對於CD偏差控制及圖案保真度的影響。為此研究，使用IBM EUV微影工具組來完成圖案化。
圖3A-3C根據一實施例圖解初始蝕刻可行性研究之結果。圖3A根據一實施例，圖解線路/間距、及接觸窗/柱參考結構在微影之後、及在蝕刻圖案轉移之後，上至下、及剖面的電子顯微鏡照片。圖3B根據一實施例為進行EUV圖案化之一般材料層疊的示意圖。使用三層式圖案化方案：光阻劑(PR)302、轉移層(TL)304、及有機平坦化層(OPL)306。以TL304對PR302及OPL306兩者之高程度的電漿蝕刻選擇比來選擇TL304，而OPL306則如其名暗示地具有平坦化任何現存表面形貌的益處。根據一實施例，三層式疊層可在介電性疊層308的頂部上產生。
利用四個反應性離子蝕刻(RIE)製程條件(稱為RIE1-RIE4)來進行轉移層開通，呈現對送入之顯影CD從0到50%的CD偏差控制，例如圖3A中所示。在RIE1-4中，在時間、壓力、電極頻率、DC電位、氣流流率、或基板溫度之一或多者中作變化。在更傾向(leaner)「0蝕刻偏差」的情況中，因為未觀察到 LER劣化或架橋現象，故對PR預算的若干原先顧慮被證實係無足輕重的。此外，相對於進料物(即相對於送入之圖案化光阻)，所有蝕刻情況皆表現約63%的LWR的戲劇性改善，與蝕刻條件無關。LER隨著CD偏差而稍微劣化，且這指出，在轉移層開通中所使用的氟碳化物(CFx)之鈍化作用比所期望的多且造成LER成長，例如圖3C中所示。圖3C根據一實施例為臨界尺寸、LER及LWR在各個處理步驟之標準化數值之作圖。
針對線路-間距應用的積極性的節距尺度化(scaling)，導致光阻劑的高深寬比，因而引起圖案崩散的邊際性(marginality)。較佳的係，將EUV光阻劑高度尺度化並同時減少TL的厚度，以降低蝕刻選擇比之要求。TL厚度的下限，部分受制於對光阻劑溶劑與顯影劑溶液的封閉性(hermeticity)。與EUV光阻劑相關的其中一個挑戰為將圖案轉移到TL時的選擇比。因此，為了能達到LER與LWR降低的良好的圖案轉移，較佳的係具有良好的光阻劑選擇比。根據一實施例，為達成適當的圖案轉移保真度，預測蝕刻選擇比應為TL：EUV PR>5：1。
上述結果為習知EUV微影技術的特徵。根據一實施例，透過使用DCS技術可得到改善的結果，如下討論。
圖4A根據一實施例為DCS處理之示意圖，其係由於施加DC電位到CCP腔室的上電極而產生。在此處理中，相對於無施加DC偏壓之狀況下產生的電漿，施加DC電位到上EL402產生更厚的頂部鞘層404，改變了電漿之徑向分布並且增加了電漿密度。
此外，根據一實施例，DC電位使正離子406朝上電極加速。正離子撞擊上電極而產生二次電子放射408，其被DC電位朝晶圓表面410加速。該等電子具有足夠的能量可穿透底部鞘層412，並牽動晶圓表面410上的處理，包括 電荷相消、及包含光阻劑之有機薄膜414的交聯化。引起交聯化/硬化的電子射束可改善對有機的光阻劑與有機的平坦化物之蝕刻選擇比。
圖4B根據一實施例圖解上至下、及剖面的電子顯微鏡照片，其顯示在轉移層蝕刻期間DCS對有機體之選擇比的影響。顯然，與使用DCS之情況下所得到的結果418相比，使用無DCS的處理會消耗更多光阻劑416。此外，與不使用DCS所得到的偏差422相比，使用DCS得到改善的CD偏差420。關於在有及無DCS之情況下所得之結果的更多比較，呈現於下文中。
圖5A示意地圖解進行EUV圖案化的進料疊層，而圖5B根據一實施例圖解該疊層的剖面的電子顯微鏡照片，其顯示在以EUV微影進行溝槽圖案化的應用中，DCS固化及蝕刻處理最佳化對光阻劑選擇比的影響。在此範例中，如圖5A之示意呈現，進行EUV圖案化的疊層502包含構成在介電性疊層510之頂部上的EUV圖案化PR504、TL506、及有機平坦化層(OPL)508。PR504經圖案化，而具有特徵部512，其表現出小於40nm的節距。
圖5B的第一組514為送入之圖案化基板在蝕刻之前的剖面的電子顯微鏡照片。圖5B的第二組516顯示習知轉移層開通應用在溝槽上的結果。其具有低的對EUV光阻劑的光阻劑選擇比(即1.3：1)，且大部分的光阻劑在TL開通期間被消耗，而造成差的圖案轉移。在第三組518中，在轉移層開通處理之前應用以DC電壓為基礎的處理。由施加在上電極的DC電壓所產生的彈道電子可聚集在晶圓層級，而致使光阻劑改質、並硬化或固化。就EUV光阻劑而言，以DC電壓為基礎的預處理亦呈現提高到2.2：1的光阻劑選擇比。
圖5B的第四組520顯示因降低離子能量而造成的光阻劑選擇比提高。在此範例中，在轉移層開通階段降低離子能量，將光阻劑選擇比提高3.6：1。 降低離子能量亦改善EUV光阻劑輪廓，而得以保有光阻劑角落「侵蝕」較少的更直的輪廓。
根據一實施例，圖5B之結果說明，可針對習知TL開通處理逐漸地提高對EUV光阻劑的選擇比。為戲劇性地改善光阻劑選擇比，利用重複執行的沉積/蝕刻處理，如下更詳細描述。使用重複執行的沉積/蝕刻處理所得到的結果呈現於圖5B的第五組522。使用本發明之一實施例的沉積/蝕刻處理，此結果呈現光阻劑蝕刻選擇比從3.6：1到7.8：1的戲劇性地改善。
圖6根據一實施例，為上述重複執行的沉積/蝕刻處理之示意圖。此方法係基於由沉積處理之後接續蝕刻處理所組成的製程順序。在此範例中，進料基板600包括PR602、TL604、及有機層606，例如OPL，該OPL具有小於200nm的厚度。根據一實施例，PR602為有機光阻劑，例如EUV光阻劑，其具有小於60nm的厚度以及小於40nm的圖案化臨界尺寸。且根據一實施例，TL604可為矽抗反射塗層(SiARC)，其具有小於60nm的厚度。PR602經圖案化，使得PR602遮蓋下層的TL604的一部分，但暴露出TL604未被遮蓋的部分。
在第一步驟或階段中，執行沉積處理608。根據一實施例，在沉積處理608期間，可將含碳層609(例如氟碳化物(CFx)之聚合物)沉積在基板上。有利的係，CFx聚合物沉積在暴露的TL604未被遮蓋的部分上、及PR602的非側壁部分上。可透過施加DC電壓到上EL(例如圖4之402)來控制離子通量與CFx自由基之通量。根據一實施例，該離子通量可具有相當低的能量(例如<100eV)。在沉積步驟608中，氟碳化物氣體之氣流控制CFx自由基之通量，因此控制沉積作用。根據一實施例，CFx聚合物優先沉積在光阻劑圖案上。換句話說， CFx聚合物沉積在PR602的非側壁部分上的厚度，比沉積在TL604未被遮蓋的部分上的厚度更厚。
根據一實施例，在第二步驟或階段中，執行反應性離子蝕刻610。在反應性離子蝕刻610中，一部分的TL604可優先被蝕刻，而PR602則大部分不受影響。換言之，蝕刻TL604之部分厚度，但不減少PR602之厚度至可察覺的程度。在一實施例中，在蝕刻610期間使用DCS，其在TL604被蝕刻時硬化(固化)PR602，因此促成優先蝕刻。
在更進一步的步驟或階段中，如箭頭612指出，重複執行沉積608與蝕刻610的連續過程。隨著重複執行的過程進行，蝕穿TL604，之後接著蝕刻下層的OPL，而將圖案轉移到OPL606。根據一實施例，此重複執行的過程產生結構614，其中TL604與平坦化層被蝕穿，而PR大致上不受影響。連續的沉積608/蝕刻610的過程應重複執行的次數，由TL604之初始厚度、有機層606之厚度、以及在各處理週期中被蝕刻的部分厚度決定。
圖7根據一實施例為圖表700，其說明一例示性沉積/蝕刻處理的製程參數。在此範例中，在第一沉積處理702期間，將氟碳化物CH3F 704及CF4706伴隨著H2 708引入電漿反應器中，流率分別為40sccm、50sccm、及330sccm。在第一蝕刻/固化處理710期間，停止氟碳化物704及706之流量，而將H2 708與N2 712引入電漿反應器中，氣流流率各為450sccm。然後將交替的沉積/蝕刻(固化)重複執行預定之處理週期數。
在此範例中，將組合的沉積/蝕刻(固化)處理重複執行三次。在其他實施例中，可視所需將沉積/蝕刻(固化)處理重複執行任何預定之次數。表格700中提供的其他製程參數包括氣壓714、供給至上EL 208(請見圖2)的高頻(HF) 的功率716、供給至ESC 204(請見圖2)的功率718、及施加至上EL 208(請見圖2)的DC電壓720。
圖8根據一實施例圖解剖面的電子顯微鏡照片800，其顯示沉積/蝕刻處理與習知蝕刻相較之下的效果。第一照片802顯示進料基板，其具有圖案化PR804、SiARC轉移層806、及OPL808。第二照片810清楚地顯示在使用習知處理之情況下，PR804在SiARC蝕刻處理期間被消耗。第三照片812顯示本發明之一實施例中SiARC806已被蝕刻且OPL808已被部分蝕刻後的沉積/蝕刻(固化)處理之結果。在此範例中，PR814不受影響且PR814之高度未下降。
圖9A-9E根據一實施例圖解LER及LWR在使用EUV微影進行溝槽圖案化期間之演變，顯示因使用一沉積/蝕刻處理循環而改善LER及LWR。在相當低離子能量之情況下以DC電壓為基礎的電漿狀態促進對CFx自由基通量的良好控制，這有助於維持光阻劑預算與光阻劑輪廓。
圖9A為進料基板900的示意剖面圖。進料基板900包括圖案化光阻劑902、轉移層904、及平坦化物906。根據一實施例，基板900可亦包括硬遮罩(HM)疊層908。HM疊層908可設置在介電性疊層910之頂部上方並用以圖案化介電性疊層910。
圖9B包括上至下的電子顯微鏡照片912、914、916、及918，圖解在蝕刻處理之不同階段下的被蝕刻基板之特徵部。照片912顯示EUV微影之後的基板。照片914顯示TL蝕刻(TL開通)處理之後的基板。照片916顯示HM疊層開通處理之後的基板。照片918顯示溝槽與介電質蝕刻處理之後的基板。LER演變之結果呈現於圖9C之作圖920中。LWR演變之結果呈現於圖9D之作 圖922中。這些結果顯示達到了良好的CD一致性(在TL層開通之後測得)。這些結果亦顯示所測得的LER與LWR約降低25-30%，總結於圖9E之表格924。
圖10A-10E根據一實施例圖解在使用一沉積/蝕刻處理循環之狀況下，深寬比對圖案晃動及失真的影響。與多重圖案化的方案不同的係，EUV微影使完整的線路-間距圖案在單一遍處理(single pass)暴露出來。隨著線路-間距的節距變小，軟遮罩的高深寬比導致其相對之機械穩定度下降。這造成與深寬比相關的圖案失真與晃動。
在圖10A中，上至下的電子顯微鏡照片1002圖解對深寬比大約4.1的基板進行圖案化之良好結果。在圖10B中，相似的上至下的電子顯微鏡照片1004圖解對深寬比大約4.25的基板進行圖案化之良好結果。然而，針對深寬比大於約4.5的基板，則在作為結果的圖案化基板中觀察到失真。例如，在圖10C中，上至下的電子顯微鏡照片1006圖解對深寬比大約4.6的基板進行圖案化之圖案失真(即LER與LWR)。針對深寬比大約6.1的基板，則觀察到明顯的晃動失真，如圖10D之上至下的電子顯微鏡照片1008所示。將圖10A-10D之結果圖表化地繪製於圖10E中，其中將標準化CD表示為深寬比之函數。
根據一實施例，維持軟遮罩的深寬比低於4.5，即使在小節距尺寸之情況下仍可允許對硬遮罩的良好圖案轉移，如圖10A、10B與10E所示。在深寬比高於6.0之情況下，軟遮罩不再能維持圖案，且引起晃動，如圖10E與圖10D之照片1008所示。在深寬比介於4.5與6.0之間的情況下，會觀察到些微的圖案失真，如圖10C與10E所示。
軟遮罩的深寬比受制於節距尺寸，而節距尺寸受積體化及平坦化材料表現所要求。較薄的平坦化層降低深寬比，但可靠地產生此種層的過程具 挑戰性且限制疊層的設計。此外，在隨後步驟中必然存在更薄的軟遮罩，故需要額外的高選擇比處理。圖案失真的開始亦可能取決於用以蝕刻平坦化層的蝕刻化學。使用新的蝕刻化學與條件可提供軟遮罩增加的硬度，並達成在更高深寬比之情況下之無晃動的處理。
在蝕刻順序之分段處理中上至下的檢測(例如圖9A-9E所示)提供對於引起線路晃動之機制的另外理解。雖然邊緣粗糙度在TL剝離(strip)之後變得明顯，但氧化物蝕刻之後觀察到遮罩CD成長與顯著的線路晃動惡化。CFx沉積作用或因電漿化學暴露而產生的軟遮罩膨脹(swelling)，可能引致壓縮應力，而壓縮應力透過線路晃動而減輕。此非理想狀況可能直接地被轉移到介電質，如灰化後照片所示(參考圖11A-11B進一步討論如下)。在TL開通之前、或期間應用DCS固化，可消除此晃動現象。在積極性的<40nm之節距的情況下(其中晃動最為明顯)，以目視檢查，此效果係戲劇性且立即明顯的，如圖11A-11B所示，並更詳細描述如下。
圖11A-11B根據一實施例圖解DCS固化處理對有機平坦化層之機械穩定度與作為結果的下游圖案粗糙度之影響。圖11A之處理1102圖解在無應用DCS固化處理之情況下蝕刻高深寬比基板所得到的結果。在此實施例中使用約5：1之深寬比，但可想見其他的深寬比。圖11B之處理1104圖解在應用DCS固化處理之情況下蝕刻高深寬比基板所得到的改善結果。組1106示意地圖解進料基板。組1108示意地圖解已應用TL開通操作之後的基板。第三組1110包括上至下的電子顯微鏡照片1112，其顯示在有機遮罩開通/TL剝離處理之後顯著的晃動。第四組1114包括上至下的電子顯微鏡照片1116，其顯示在氧化物蝕刻 處理之後增強的晃動。第五組1118包括上至下的電子顯微鏡照片1120，其顯示最終蝕刻介電質的顯著的晃動。
執行DCS固化處理的效果圖解於圖11B之處理1104。組1122示意地圖解進料基板，其與處理1102中的進料基板相同。組1124示意地圖解已應用TL開通操作之後的基板，其中該TL開通操作包括應用DCS固化處理。組1126示意地圖解有機遮罩開通/TL剝離操作，且組1128示意地圖解氧化物蝕刻處理。組1130包括最終蝕刻介電質之上至下的電子顯微鏡照片1132。與產生自在無DCS固化處理之情況下執行的蝕刻處理的照片1120相比，照片1132清楚地呈現因組1124的DCS固化處理而造成之改善的LER與LWR特性。
圖11A-11B顯示具有相同的蝕刻後CD及因此相同的平坦化物深寬比的兩個處理之結果。在TL開通時不應用DCS固化之情況下，LWR比進料時改善34%(圖11A)。在TL開通之前包括DCS固化(圖11A)，提供比進料時降低52%的額外的改善。針對具有放寬標準的節距之基板亦觀察到LER與LWR的顯著改善，其中平坦化物深寬比低於先前認定的4.5：1閾值(結果未顯示於此)。
因使用DCS固化處理而得到的改善結果(圖11B所示)可能係起因於彈道電子與平坦化疊層之交互作用。在有了經尺度化之光阻劑、TL、及平坦化物的厚度之情況下，彈道電子可適當地穿透進入平坦化疊層，而提供增強的機械抗性，以抵抗先前在氧化物蝕刻期間觀察到的應力引致之變形。
此評估所觀察到的另一圖案保真度挑戰為，密集的1x1的接觸孔陣列之缺漏(missing)與架橋接觸窗之間的抗衡，如圖12A-12B所示，其分別地圖解「殘渣」接觸孔及架橋接觸孔缺陷的上至下的剖面電子顯微鏡照片。對進料圖案之嚴格檢視顯露出並存的殘渣接觸窗1202(其中光阻劑材料未完整地從 所期望的孔中顯影出來)、及部分架橋接觸窗1204(其中相鄰接觸窗之間的光阻劑高度遠低於所期望的)。
雖然習知蝕刻處理可獨立地解決兩問題(即殘渣接觸窗1202或架橋接觸窗1204)，但缺乏PR預算以在TL開通之前安插去殘渣處理(治療殘渣缺陷)。此外，連調節TL開通之PR選擇比的裕度亦不足。
圖13呈現基於調節PR選擇比來減少接觸孔陣列中之缺陷的習知方法。在此範例中，圖13顯示三個陣列1302、1304、1306，該等陣列分別應用低、中、與高PR選擇比TL開通配方。三個陣列1302、1304、1306皆為具有2200個接觸窗的1x1接觸孔陣列。在各情況下，針對缺失或架橋接觸窗來觀察接觸窗。雖然對於製造層級的產量分析而言，2200個接觸窗的樣本率非常低，但其提供足夠的清晰度來觀察作為光阻劑選擇比之函數的相互矛盾的缺陷模式之間的抗衡。
圖13的結果清楚地指出，存在作為調節PR選擇比之函數的架橋接觸窗與殘渣接觸窗之間的權衡。例如，在陣列1302的低PR選擇比時，架橋接觸窗1310優先形成，而非殘渣接觸窗。然而，隨著PR選擇比提高到陣列1304的中PR選擇比，以及陣列1306的高PR選擇比時，殘渣接觸窗1312、1316比架橋接觸窗優先形成。例如，當使用低PR選擇比配方時，在2200接觸孔陣列1302中未偵測到殘渣接觸窗，而觀察到4個架橋接觸窗1310。當使用中PR選擇比配方時，在2200接觸孔陣列1304中觀察到5個殘渣接觸窗1312，而未觀察到架橋接觸窗。最後，當使用高PR選擇比配方時，在2200接觸孔陣列1306中觀察到20個殘渣接觸窗1316，而未觀察到架橋接觸窗。
圖14根據一實施例圖解用於減少接觸孔陣列中之缺陷之方法的結果，其係基於包括重複執行沉積/蝕刻處理(圖解於圖5A、5B、7、及8中並描述於前文中)之技術。圖14顯示，2200接觸孔陣列1402未觀察到殘渣接觸窗及架橋接觸窗。此結果顯示超越圖13所繪之習知方法的顯著改善。此改善結果的可能解釋提供於下文。
上述高選擇比(如圖5B中組522所示之7.8：1)沉積/蝕刻處理之組成步驟的進一步特性分析提供對於圖14的改善結果之可能解釋的理解。接下來，此研究之結果呈現於圖15中。
圖15根據一實施例，呈現在TL開通蝕刻之三階段下取得的剖面的電子顯微鏡照片。應用一般的TL開通配方產生具有無變化推拔的梯形遮罩形狀，如照片1502所示。應用DCS增強沉積處理，將CFx聚合物優先沉積在光阻劑上，產生更垂直的輪廓，如照片1504所示。結構頂部的圓弧化及聚合物凸出部份的形成證明了，將沉積時間加倍會產生深寬比相關之沉積作用，如照片1506所示。CFx優先沉積在低深寬比的結構中的光阻劑上提供一機制，藉由此機制，部分架橋的接觸孔的脆弱點可被鈍化，而無顯著的沉積作用發生在較高深寬比孔底部的殘渣/殘留光阻劑上。在TL開通之前應用新的沉積處理與有機蝕刻/去殘渣之循環，使如圖14所繪之2200接觸孔取樣的兩個缺陷模式(即殘渣與架橋接觸窗)明顯消除。
包括重複操作的沉積/蝕刻順序的所揭露方法，已成功證實以CCP電漿為基礎的蝕刻解決方法，使EUV微影能夠用於溝槽與接觸孔圖案化應用。針對小於40nm之節距的應用，應用EUV減少標線片數、循環次數、積體化複 雜度、及層間重疊變化。面對減少進料有機遮罩厚度的挑戰，這些方法展現出避免圖案崩散的前瞻性。
所揭露方法更顯示在沉積/蝕刻順序中應用DCS對於提高有機剛性與抗蝕刻性係有利的。DCS亦有助於減緩平坦化層開通處理期間發生的圖案失真，因此降低下游之圖案的粗糙度。亦揭露用以透過選擇性鈍化光阻劑圖案來改善接觸孔圖案化應用之缺陷度，並用以在溝槽圖案化期間提供高光阻劑選擇比的電漿蝕刻方法。
已知實施方式段落(而非摘要)欲用以解釋申請專利範圍。摘要段落可闡述本發明的一或多個(而非全部)例示性實施例，且因此無論如何皆不欲限制本發明與隨附申請專利範圍。
雖然已透過其中一或多個實施例的描述來說明所揭露之發明，且雖然已相當詳細地描述該等實施例，但其不欲制約或，無論如何不欲限制隨附申請專利範圍之範疇至如此詳細的地步。所屬技術領域中具有通常知識者將立即想見其他優點與修改。因此本發明之更廣態樣不限於所呈現及描述的具體細節、代表性的設備、及方法與例示性範例。因此，在不離開整體發明概念之範疇之情況下，可從此類細節做變更。

Claims (19)

  1. 一種蝕刻穿過基板上之抗反射塗層的方法，包含下列步驟：在基板上形成薄膜疊層，薄膜疊層包含底部有機層、設置在該底部有機層之上的抗反射塗層、及設置在該抗反射塗層之上的光阻劑層；將該光阻劑層圖案化，而暴露出該抗反射塗層未被遮蓋的部分；將含碳層選擇性沉積在該抗反射塗層未被遮蓋的部分上、及經圖案化之光阻劑層的非側壁部分上；藉由產生雙頻率電容耦合式電漿同時疊加直流電位，蝕刻該薄膜疊層，以移除該含碳層並移除該抗反射塗層未被遮蓋的部分之部分厚度，但不減少該光阻劑層之厚度；並且重複執行該選擇性沉積步驟與蝕刻步驟，至少直到該抗反射塗層未被遮蓋的部分的完整厚度被移除，而暴露出該底部有機層為止。
  2. 如申請專利範圍第1項之蝕刻穿過基板上之抗反射塗層的方法，其中選擇性沉積含碳層之步驟包括，與該抗反射塗層未被遮蓋的部分相比，在經圖案化之光阻劑層的非側壁部分上沉積更多的厚度。
  3. 如申請專利範圍第1項之蝕刻穿過基板上之抗反射塗層的方法，其中在蝕刻步驟期間將該直流電位施加到上矽電極，而產生往該基板加速且促進該蝕刻步驟之二次電子發射，並濺射矽原子，矽原子在該含碳層被移除之後注入該光阻劑層，以使經注入之光阻劑層對於該蝕刻步驟更具抗性，俾進一步達成移除該抗反射塗層未被遮蓋的部分之部分厚度，但不減少該光阻劑層之厚度。
  4. 如申請專利範圍第1項之蝕刻穿過基板上之抗反射塗層的方法，其中該蝕刻步驟係使用從N2H2氣體產生的電漿並透過反應性離子蝕刻而達成。
  5. 如申請專利範圍第4項之蝕刻穿過基板上之抗反射塗層的方法，其中該底部有機層為平坦化層；該抗反射塗層為SiARC層；該光阻劑層為極紫外線光阻劑層；且該含碳層為氟碳化物。
  6. 一種圖案化基板的蝕刻方法，包含下列步驟：提供圖案化基板，其包含圖案化之極紫外線(EUV)光阻劑、轉移層(TL)、及有機平坦化層(OPL)；使用該EUV光阻劑與TL作為遮罩，重複執行沉積/蝕刻處理，以選擇性地並且漸進地蝕刻穿過該TL並進入該OPL中，而將圖案從該EUV光阻劑轉移到該OPL；其中該沉積/蝕刻處理依序包含下列步驟：(1)將氟碳化物層沉積在該圖案化基板上，包括沉積在該EUV光阻劑上及該TL或OPL的暴露部分上；並且(2)藉由產生雙頻率電容耦合式電漿同時疊加直流電位，執行反應性離子蝕刻處理，以相對於該EUV光阻劑而選擇性地移除該氟碳化物層以及該TL或OPL的增加部分；且其中重複執行該沉積/蝕刻處理(1)及(2)之結果為，以比單獨執行反應性離子蝕刻處理所得到的更高的光阻劑蝕刻選擇比來蝕刻該TL及OPL。
  7. 如申請專利範圍第6項之圖案化基板的蝕刻方法，其中該雙頻率電容耦合式電漿包含N2H2。
  8. 如申請專利範圍第7項之圖案化基板的蝕刻方法，其中該直流電位係施加到矽電極，透過從該矽電極濺射生成矽物種，而在該雙頻率電容耦合式電漿中產生矽物種，其中矽原子用以提高該EUV光阻劑的蝕刻選擇比。
  9. 如申請專利範圍第8項之圖案化基板的蝕刻方法，其中矽薄膜在該EUV光阻劑上形成，並用以提高該EUV光阻劑的蝕刻選擇比。
  10. 如申請專利範圍第6項之圖案化基板的蝕刻方法，其中該EUV光阻劑與該OPL包含碳聚合物。
  11. 如申請專利範圍第10項之圖案化基板的蝕刻方法，其中該TL及OPL在步驟(2)中相對於該EUV光阻劑而被優先地蝕刻。
  12. 如申請專利範圍第6項之圖案化基板的蝕刻方法，其中由重複執行該沉積/蝕刻處理所造成的該EUV光阻劑的蝕刻選擇比為至少7.8：1。
  13. 如申請專利範圍第6項之圖案化基板的蝕刻方法，其中相對於該TL，該氟碳化物層係優先地沉積在圖案化之EUV光阻劑的非側壁部分。
  14. 如申請專利範圍第6項之圖案化基板的蝕刻方法，其中相對於單獨執行反應性離子蝕刻處理所得到的線路寬度粗糙度，重複執行該沉積/蝕刻處理(1)及(2)蝕刻該TL及OPL所得到的線路寬度粗糙度改善至少52%。
  15. 如申請專利範圍第6項之圖案化基板的蝕刻方法，其中相對於單獨執行反應性離子蝕刻處理所得到的結果，重複執行該沉積/蝕刻處理(1)及(2)蝕刻該TL及OPL，減少了殘渣缺陷及架橋缺陷。
  16. 如申請專利範圍第15項之圖案化基板的蝕刻方法，其中與該殘渣缺陷相比，該氟碳化物層更大程度地優先沉積在該架橋缺陷上。
  17. 如申請專利範圍第6項之圖案化基板的蝕刻方法，其中圖案化之EUV光阻劑具有小於60nm的厚度以及小於40nm的圖案化臨界尺寸；該TL包含厚度小於60nm的矽抗反射塗層；且該OPL具有小於200nm的厚度。
  18. 如申請專利範圍第6項之圖案化基板的蝕刻方法，其中透過施加該直流電位而產生的彈道電子改質並硬化該EUV光阻劑，產生增強的光阻劑選擇比。
  19. 如申請專利範圍第6項之圖案化基板的蝕刻方法，其中該氟碳化物層包含CH3F與CF4。
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