TWI527117B - 橫向修整硬遮罩的方法 - Google Patents

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Description

橫向修整硬遮罩的方法
本發明涉及電漿處理，尤其是利用電漿產物對基板進行蝕刻。 〔相關案件交互參照〕
本申請案主張申請於2013年8月27日、名稱為「Method for Laterally Trimming a Hardmask」之美國臨時專利申請案第61/870546號的優先權，其於此全部併入作為參考。
半導體製作涉及在基板中產生特徵部的圖案。此圖案通常是利用光微影技術來產生。光微影技術涉及：在光阻中產生潛在圖案（latent pattern）、使潛在圖案顯影成為起伏圖案（relief pattern）、並隨後將起伏圖案轉移到一或更多下方層之中，藉此以產生硬遮罩、介電層遮罩、或各種結構（其可為永久性或犧牲性）。可藉由蝕刻技術來達到將起伏圖案轉移至下方層之中。若所產生之特定硬遮罩具有臨界尺寸（CD，critical dimension）過大的線條或特徵部，則對應的基板（晶圓）便無法使用且通常報廢。這類起因於硬遮罩CD過大之晶圓損耗將會是重大的損失。
本文之技術提供一種方法以矯正或調整硬遮罩上之不符合規定值的CD。本文之技術提供一種方法以縮小硬遮罩尺寸，進而防止晶圓變為無法使用。具體而言，本文之技術提供了一種橫向蝕刻介電層硬遮罩的方法，以使其落在規定CD之範圍內而能實施後續製作。這些技術包括改變突破步驟（breakthrough）或主要蝕刻步驟中的化學品，以便調整CD。此可修整一大部分的介電層硬遮罩，例如高達6 nm或更多。舉例而言，此技術可將一結構的臨界尺寸（或尺寸）從約36 nm縮小至約30 nm。
改變處理電漿中之碳對氟（C/F）的原子比例能實現介電層遮罩側壁上之保護聚合物厚度控制。控制該比例使得精準地橫向蝕刻結構（亦即，「修整（trimming）」輸入遮罩）變得可能。電漿中之C/F比例可藉由調整具有不同C：F比例之分子結構的二或數種先驅物之流速而加以控制。
本文之方法的一優點為：可獨立控制輸出之臨界尺寸（CD），而不需在微影及硬遮罩開孔（HMO，Hard Mask Opening）製程中調整。本文之特徵可明顯簡化製程最佳化，並且縮短製程開發時間。
本文之方法包括用於「介電層Si」堆疊蝕刻之一新蝕刻方案，其包括遮罩修整步驟作為Si蝕刻製程的一部分。因此，本文之技術可提供多合一的解決方法。將氟碳混合物用於介電層遮罩修整提供了數個優點，例如：其應用上直接簡單、並且為製程流程提供了額外的靈活性。在沒有於此所揭露之硬遮罩修整方法的情況下，若硬遮罩CD未達目標，則晶圓便要報廢。在具有於此所揭露之矽蝕刻中的硬遮罩修整功能的情況下，則能重新達到規定CD之目標以排除晶圓報廢。例如，若一硬遮罩開孔處理工具只能針對被認定為寬闊（太寬）的特定CD做出良好輪廓，則可藉由執行本文之技術而使此寬闊CD變窄。
示範性實施例包括：一種用以蝕刻基板上之特徵部的方法。此方法可包括：將基板設置在電漿處理系統中的基板夾持器上。基板具有定義複數開孔的圖案化硬遮罩，該等開孔使下方基板露出。圖案化硬遮罩具有複數特徵部，該等特徵部的臨界尺寸（CD）大於預定之目標特徵部的規定臨界尺寸。使蝕刻處理氣體流入電漿處理系統內。蝕刻處理氣體包括含氟氣體。使鈍化處理氣體流入電漿處理系統內。鈍化處理氣體包括氟碳化物。自蝕刻處理氣體及鈍化處理氣體形成電漿，以使基板曝露至電漿。藉由在電漿處理系統中控制蝕刻處理氣體對鈍化處理氣體之比例和控制電極偏壓，並利用電漿之產物來橫向蝕刻硬遮罩的側壁。
當然，為了清楚說明起見而提出如於此所述之各個步驟的討論順序。一般而言，這些步驟可以任何適當的順序執行。此外，雖然本文之各個不同的特徵、技術、配置等等可在此揭露內容的不同地方予以討論，但欲意使各個概念可彼此獨立執行或彼此結合執行。因此，本發明可用許多不同方式體現及觀察。
應注意到此發明內容章節並非要指出本揭露內容或所請發明的每一個實施例及/或增加新穎性實施態樣。反而此發明內容章節僅提供不同實施例及相對於習知技術之新穎特點的初步討論。關於本發明及實施例的額外細節及/或可能觀點，讀者可詳見如以下進一步討論之本揭露內容的實施方式章節及對應圖式。
本文之技術包括：在聚合氟碳電漿中可控制性橫向蝕刻介電層的方法。本文之方法包括針對「介電層Si」堆疊蝕刻的蝕刻方案，其包括一遮罩修整步驟作為Si蝕刻製程的一部分。因此，本文之技術可提供多合一的解決方法。使用氟碳混合物進行介電層遮罩修整提供了數個優點，例如：其應用上直接簡單、並且為製程流程提供了額外的靈活性。在沒有於此所揭露之硬遮罩修整方法的情況下，若硬遮罩CD未達目標，則晶圓便要報廢。在具有於此所揭露之矽蝕刻中的硬遮罩修整功能的情況下，則能重新達到規定CD之目標以排除晶圓報廢。例如，若一硬遮罩開孔處理工具只能針對被認定為寬闊（太寬）的特定CD做出良好輪廓，則可藉由執行本文之技術而使此寬闊CD變窄。
本文之技術提供一種矯正或調整硬遮罩上之CD的方法。本文之技術提供一種縮小硬遮罩尺寸以防止晶圓變為無法使用的方法。具體而言，本文之技術提供一種橫向蝕刻介電層硬遮罩以使其符合規定CD、從而能實施後續製作的方法。一般而言，此技術可包括：使用氟基及氟碳基（或氟烴基）化學品來產生電漿，以及控制此二化學品的比例。
一實施例包括用以蝕刻基板上之特徵部的方法。此方法包括將基板設置在電漿處理系統中的基板夾持器上。例如，將半導體晶圓裝載至電漿處理腔室中的靜電夾盤上。基板具有定義開孔之圖案化硬遮罩，且開孔使得下方基板露出。圖案化硬遮罩具有特徵部，而此特徵部的臨界尺寸（CD）大於預定之目標特徵部的規定臨界尺寸。應注意到圖案化硬遮罩可為單層或單一材料、或可包括多層及/或多種材料。在多層所構成的硬遮罩實施例中，這類的層可包括一層矽氧化物和一層矽氮化物。在一些實施例中，下方基板可為矽基板。在一些實施例中，基板在圖案化硬遮罩之頂部上可具有圖案化之含矽層。圖案化硬遮罩可選自介電材料，且可包括矽氮化物及/或矽氧化物。
可由一或更多量測步驟來確認圖案化硬遮罩之特徵部的臨界尺寸（CD）大於預定之目標特徵部的規定臨界尺寸，以驗證臨界尺寸。舉例而言，掃描式電子顯微鏡系統可確認圖案化硬遮罩特徵部的臨界尺寸大於預定之目標特徵部的規定臨界尺寸，這可作為將基板設置在基板夾持器上的觸發條件。
圖1A及圖2A係需要進行調整之範例基板部份的橫剖面示意圖。圖1A顯示在介電層硬遮罩110頂部上具有保護層115（其可為一層矽）的硬遮罩結構。介電層硬遮罩110可例如為氮化物或氧化物材料。此介電層硬遮罩110可包括不同或相同介電材料的多層。介電層硬遮罩110可實現為單介電材料層。在其他替代實施例中，介電層硬遮罩110可包括有機平坦化層（OPL，organic planarization layer）連同氧化物及/或氮化物層。或者，硬遮罩可為一半矽氮化物和一半矽氧化物。介電層硬遮罩110可設置在下方基板105上，基板105可包括矽基板。圖2A類似於圖1A，但不包括保護層115。由硬遮罩110所定義之圖案可利用以下方式形成：使用產生光阻起伏圖案的習知光微影圖案化技術，後接蝕刻技術，以便將起伏圖案轉移至介電層硬遮罩110中。圖1A及2A的介電層硬遮罩110具有初始CD 125，且初始CD 125大於欲轉移至下方基板105中的特定尺寸。
在將基板設置於電漿處理系統中的情況下，使蝕刻處理氣體流入電漿處理系統內。此蝕刻處理氣體包括含氟氣體。經由非限制性範例的方式，流入蝕刻處理氣體可包括：流入SF6（sulfur hexafluoride，六氟化硫）、NF3 （nitrogen trifluoride，三氟化氮）、CF4 （tetrafluoromethane，四氟甲烷）、或 XeF2 （xenon difluoride，二氟化氙）等等、或其組合。
同樣使鈍化處理氣體流入電漿處理系統內。鈍化處理氣體包含氟碳化物。經由非限制性範例的方式，鈍化處理氣體可包括選擇自N2及H2所組成之群組的雙原子分子氣體。選擇性地，鈍化處理氣體可包括CH2F2（difluoromethane，二氟甲烷）、CF4、CHF3、CH3F、C2F4、C4F8、C4F6、C5HF7、C5F8、或其組合。該方法亦可包括使稀釋處理氣體流入電漿處理系統內。範例稀釋處理氣體包括N2、氬、及氦。
實施例包括由蝕刻處理氣體及鈍化處理氣體形成電漿，以使基板曝露至電漿。依所選擇使用之特定類型的電漿處理腔室，電漿可直接形成 在指定基板上、或在指定基板上方數公分處。
該方法包括：藉由控制蝕刻處理氣體對鈍化處理氣體之比例和藉由控制電漿處理系統中的電極偏壓、並使用電漿產物，以便對硬遮罩的側壁進行橫向蝕刻。控制蝕刻處理氣體對鈍化處理氣體之比例可包括：將該比例維持在約0.10與10.0之間。控制蝕刻處理氣體對鈍化處理氣體之比例可選擇性地包括：將該比例維持在約2.5與5.0之間。控制電極偏壓可包括例如：控制電極偏壓以使來自電漿之產物進行等向移動（即朝向基板之等向流動分量）。控制電極偏壓可包括：使來自電漿之第一部份產物非等向性撞擊基板，並且使來自電漿之其餘部份產物等向性撞擊基板。在其他實施例中，控制電極偏壓可包括：將完全等向電漿產物維持曝露至基板。橫向蝕刻側壁可包括：橫向蝕刻一預定數量之介電材料，以使圖案化硬遮罩上之特徵部的臨界尺寸縮小至預定之特徵部的規定臨界尺寸的範圍內。在一些實施例中，橫向蝕刻側壁可包括：使特徵部厚度縮減約0.3至30奈米。在其他實施例中，橫向蝕刻側壁可包括：使特徵部厚度縮減約5至15奈米。
圖1B及2B顯示在聚合電漿（如CH2F2及SF6）中完成反應性離子蝕刻、以及改變氣體比例以控制介電層硬遮罩的橫向蝕刻速率後之範例結果。注意到所產生之CD 126具有比初始CD 125更小的尺寸。亦應注意到可能會發生一些垂直修整127，但藉由選擇夠厚的介電層硬遮罩110，則任何垂直蝕刻就不會對後續處理（例如將圖案轉移至下方基板105中）造成影響。在一些實施例中，移除保護層115可當作橫向蝕刻製程的一部分、或可在完成橫向蝕刻步驟後單獨移除保護層115。圖1B及2B中的範例結果顯示介電層遮罩已經過橫向調整，且因此能使基板繼續進行製作。
圖3及4係特定製作程序的流程圖。圖3繪示了使臨界尺寸最佳化之量測及品質控制的習知製程流程。CD最佳化可指出微影及介電層遮罩蝕刻製程中的變化。當錯誤發生時，從頭開始進行製程最佳化，但因為最佳化牽涉許多線上處理工具且可能需要相當長的時間，因而使製作過程變得複雜。流程始於微影步驟305，以使基板圖案化。此可包括：膜塗層、曝光、及顯影。微影步驟後接CD量測310，其可使用掃描式電子顯微鏡（SEM）或其他量測技術來執行。SEM影像之評估（312）可用以判定圖案化光阻層的CD是否可接受。若不能接受此圖案化光阻，則可重做微影步驟。若可接受圖案化光阻（起伏圖案）的CD，則製程流程可繼續至後續步驟（如硬遮罩開孔步驟）。結合進階製程控制（APC，advance process control）（315），將光阻所定義之圖案經由遮罩蝕刻製程320而轉移至硬遮罩。在完成遮罩蝕刻製程320後，將光阻移除並可對硬遮罩CD的SEM影像進行評估（322）。接著完成第二CD評估325。若可接受硬遮罩的CD，則處理步驟可繼續至例如在不同蝕刻工具上的堆疊蝕刻（330）。然而，若SEM影像評估認定為不能接受該硬遮罩CD，就必須報廢對應的一批晶圓（329），而這會是嚴重的損失（尤其因為時間浪費在重新調整流程和重新製作一批替換晶圓）。舉例而言，若目標硬遮罩CD為13 nm線條，但是硬遮罩開孔步驟所產生之線條為25 nm或36 nm等等，則該晶圓實質上對於轉移可接受之圖案是毫無用處的。
圖4係根據本文之實施例的硬遮罩蝕刻製程流程。圖4的製程流程顯示了CD最佳化步驟，其包括CD調整（若必要時）。因此，可在最後的製程步驟440中藉由調整沉積/蝕刻處理化學品而使CD最佳化，其因此節省了資源及製程進展時間。流程始於微影步驟405，以使基板圖案化。此可包括膜塗層、曝光、及顯影。微影步驟後接CD量測410，其可使用掃描式電子顯微鏡（SEM）或其他量測技術來執行。SEM影像之評估（412）可用以判定圖案化之光阻層的CD是否可接受。若不能接受此圖案化光阻，則可重做微影步驟。若可接受圖案化光阻（起伏圖案）的CD，則製程流程可繼續至後續步驟（如硬遮罩開孔步驟）。結合進階製程控制（APC）（415），將光阻所定義之圖案經由遮罩蝕刻製程420而轉移至硬遮罩。在完成遮罩蝕刻製程420後，將光阻移除並可對硬遮罩CD的SEM影像進行評估（422）。接著完成第二CD評估442。若可接受硬遮罩的CD，則處理步驟可繼續至例如在不同蝕刻工具上的堆疊蝕刻（446）。然而，若不能接受該CD，則可執行橫向修整步驟，以便利用如以上所述之橫向修整製程444來修整寬於目標CD之特定CD。因此，若硬遮罩CD過寬，就執行橫向蝕刻步驟，該步驟使用最佳比例的沉積及鈍化氣體（如SF6及CH2F2）以調整不被接受的介電層硬遮罩CD。
藉由增加或減少任一氣體來控制蝕刻氣體的比例而達到有利的橫向蝕刻效果。經由非限制性範例的方式，流入處理腔室內之鈍化處理氣體的數量可予以更改。範例製程條件可包括15 mT的壓力及2000 W/150 W的功率、以及使處理氣體混合物流入約10-20秒。範例處理氣體混合物可包括30 sccm的SF6、100 sccm的N2、500 sccm的氬、以及不同數量的CH2F2（其可產生不同的結果）。若指定輸入遮罩CD為約25 nm，則當流入27 sccm的CH2F2時，所產生的CD可為約12 nm。或者，當流入32 sccm的CH2F2時，所產生的CD可為約18 nm。如另一範例，當流入45 sccm的CH2F2時，所產生的CD可為約20 nm。減少側壁C/F保護可使橫向蝕刻結果得到好處，使得指定之遮罩實質上能得以縮小。
類似效果已藉由調整蝕刻處理氣體或蝕刻處理氣體混合物而達成。例如，處理氣體混合物可包括45 sccm的CH2F2、100 sccm的N2、500 sccm的氬、以及可變數量的SF6，且該處理氣體混合物流入約15-30秒。在使用38 sccm的SF6對36 nm之初始遮罩CD進行蝕刻的情況下，則遮罩CD減小至29 nm。當流入41 sccm的SF6時，則遮罩CD減小至27 nm。當流入43 sccm的SF6時，則遮罩CD減小至26 nm。因此，硬遮罩縮小程度可藉由增加SF6（即蝕刻處理氣體）的流速而增加。
此刻回到圖1A，介電遮罩層110可選擇性地包括頂部上之額外矽層。使用SF6化學品作為「修細（lean）」化學品能使蝕刻變得更佳，且同時實現橫向（水平）方向之修整。垂直和橫向蝕刻兩者皆可利用此化學品而受到有效控制。蝕刻可為部份等向或完全等向。下方矽層（基板105）可於此步驟期間進行部份蝕刻。藉由本文之如此縮小方法，便產生規定CD之線條或特徵部，其隨後準備進行後續製作程序，如反向步驟或堆疊蝕刻步驟。
使用相對高流量的CH2F2（45 sccm），則所產生之CD會相對的大（20.3 nm）。當CH2F2的流量降低至32 sccm時，所產生之CD為17.5 nm。接著，27 sccm的CH2F2流量可產生12.3 nm的遮罩CD。應注意這些範例結果皆使用30 sccm的SF6。藉由降低CH2F2，可將基板或遮罩特徵部進行更進一步的修整。因此，藉由改變CH2F2數量，可造成並調整介電層硬遮罩的CD縮小效果。在其他範例中，SF6對CH2F3之比例可在約0.2與10.0之間變化。選擇性地，可改變SF6的流量而非CH2F2的流量。在許多應用中，增加SF6流量通常導致較小的CD。因此，藉由降低CH2F2及/或增加SF6此二技術其中任一者都能造成在期望的方向上或以期望的數量修整CD。圖1B顯示所產生之經修整或經調整的介電層遮罩。應注意所產生之CD 126小於初始CD 125。亦應注意到圖1B之介電層遮罩110因為於橫向蝕刻期間之保護層115而保持初始高度。其他蝕刻劑及鈍化劑氣體可代替先前所述者。
在沒有保護矽層的情況下，除了橫向蝕刻以外，還可能有介電層硬遮罩的垂直蝕刻。圖2B繪示不具保護用的上方矽層之介電層遮罩結構的範例。應注意此硬遮罩有些下降（垂直修整），但部份垂直修整是可接受的（取決於所造成之硬遮罩高度）。
在橫向蝕刻機制中，鈍化劑（如CH2F2）可用以控制或防止蝕刻劑（SF6或NF3）快速蝕去整個硬遮罩層。應注意到所有種類的氟烴皆可使用，包括：CF4、CHF3、CH3F、C2F4、C4F8、C4F6、C5HF7、及C5F8。可使用載體及/或稀釋氣體，例如：N2、氬、及氦。雖然橫向蝕刻步驟可選擇性地與主要蝕刻步驟一起執行或緊接在後執行，但如此之橫向修整可在主要蝕刻步驟或遮罩蝕刻步驟後執行。
上述橫向蝕刻可執行在現有任何數量的電漿處理腔室之中。例如，ICP（感應式耦合系統）、CCP（電容式耦合系統）、微波系統、表面波電漿系統等等係為人熟知且可用以執行本文之橫向蝕刻技術。這類電漿處理系統通常包括具有基板夾持器之處理腔室。電力耦合系統可用以使處理氣體激發而形成為電漿。處理氣體入口可將一或更多處理氣體化學品從各個入口位置饋送至處理腔室內。真空泵可將氣體自處理腔室排出。電子系統可藉由耦合偏壓電力來控制離子能量以供非等向蝕刻、或藉由移除偏壓電力來控制離子能量以供等向蝕刻。
在先前敘述中，已提出一些具體細節，例如：一處理系統的特定幾何結構、以及其中所使用的各種元件和製程之敘述。然而，應注意到本文之技術可實施在脫離這些具體細節的其他實施例中、以及這些細節係作為說明之目的而非限制。於此所揭露之實施例已參照附圖而加以敘述。同樣地，為了說明之目的而提出具體數量、材料、及配置，以提供徹底之瞭解。儘管如此，實施例仍可在不具有如此具體細節下予以實施。實質上具有相同功能結構之元件係以同樣的參考符號表示，因而可能省略任何多餘的敘述。
各個技術內容已描述為多個分離操作，以幫助瞭解各種實施例。描述的順序不應被理解為暗示著這些操作必須依照這些順序。事實上，這些操作不需按描述之順序執行。所描述之操作可以不同於所敘述之實施例的順序來執行。在額外的實施例中，可執行各種額外操作且/或可省略所敘述之操作。
如於此所使用之「基板」或「目標基板」一般是指依據本發明所處理之物件。基板可包括裝置（尤其是半導體或其他電子裝置）的任何材料部份或結構，並且可例如為一基底基板結構（如半導體晶圓）、或者在基底基板結構上或覆蓋基底基板結構之一層（如一薄膜）。因此，基板並不限於任何特定基底結構（下方層或上方層、圖案化或非圖案化），而是預期包括任何這類的層或基底結構、以及這些層及/或基底結構的任何組合。本說明書可能涉及特定類型的基板，但這只是為了說明之目的。
本領域中具有通常技術者亦將瞭解可對以上說明之技術操作做出許多變化，而同時仍可達到本發明的相同目標。欲使如此之變化涵蓋在本揭露內容的範圍內。因此，上述之本發明實施例的敘述並非意欲為限制性。而是任何對本發明之實施例的限制係敘述在以下申請專利範圍中。
105‧‧‧基板
110‧‧‧介電層硬遮罩
115‧‧‧保護層
125‧‧‧初始CD
126‧‧‧所產生之CD
127‧‧‧垂直修整
305、310、312、315、320、322、325、329、330‧‧‧步驟
405、410、412、415、420、422、440、442、444、446‧‧‧步驟
在參照以下配合附圖之詳細描述後，本發明之各種實施例及許多伴隨其之優點的更完整理解將立刻變得顯而易見。這些圖式並不一定按照尺寸繪製，而是強調說明其特徵、原理、及概念。
圖1A係根據本文之實施例所處理之範例基板的橫剖面示意圖。
圖1B係根據本文之實施例所處理之範例基板的橫剖面示意圖。
圖2A係根據本文之實施例所處理之範例基板的橫剖面示意圖。
圖2B係根據本文之實施例所處理之範例基板的橫剖面示意圖。
圖3係用以處理半導體基板的示範性習知流程。
圖4係根據本文之實施例之用於處理半導體基板的範例流程。
105‧‧‧基板
110‧‧‧介電層硬遮罩
126‧‧‧所產生之CD

Claims (20)

  1. 一種用以蝕刻基板上之特徵部的方法，該方法包含：將基板設置在電漿處理系統中的基板夾持器上，該基板具有定義複數開孔的圖案化硬遮罩，該複數開孔使下方基板露出，該圖案化硬遮罩具有複數特徵部，該複數特徵部的臨界尺寸(CD，critical dimension)大於預定之目標特徵部的規定臨界尺寸；使蝕刻處理氣體流入該電漿處理系統內，該蝕刻處理氣體包括含氟氣體；使鈍化處理氣體流入該電漿處理系統內，該鈍化處理氣體包括氟碳化物，其中該鈍化處理氣體包含雙原子氫；自該蝕刻處理氣體及該鈍化處理氣體形成電漿，以使該基板曝露至該電漿；以及藉由在該電漿處理系統中控制蝕刻處理氣體對鈍化處理氣體之比例和控制電極偏壓，利用該電漿之產物來橫向蝕刻該硬遮罩的側壁，控制蝕刻處理氣體對鈍化處理氣體之比例的操作包含控制碳原子對氟原子的原子比例，其中，與該蝕刻處理氣體相比，該鈍化處理氣體具有不同之碳對氟的原子比例。
  2. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中該下方基板為矽基板。
  3. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中控制蝕刻處理氣體對鈍化處理氣體之該比例的步驟包含：將該比例維持在0.10與10.0之間。
  4. 如申請專利範圍第3項之用以蝕刻基板上之特徵部的方法，其中控制蝕刻處理氣體對鈍化處理氣體之該比例的步驟包含：將該比例維持在2.5與5.0之間。
  5. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中控制電極偏壓的步驟包括：控制電極偏壓，以使來自該電漿之產物進行等向移動。
  6. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中控制電極偏壓的步驟包括：使來自該電漿之第一部份產物對該基板進行非等向性撞擊，並且使來自該電漿之其餘部份產物對該基板進行等向性撞擊。
  7. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中控制電極偏壓的步驟包括：將完全等向電漿產物維持曝露至該基板。
  8. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中將該基板設置在該基板夾持器上的步驟包括：使該基板在該圖案化硬遮罩的頂部上具有圖案化之含矽層。
  9. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中將該基板設置在該基板夾持器上的步驟包括：使該圖案化硬遮罩包括二或更多層。
  10. 如申請專利範圍第9項之用以蝕刻基板上之特徵部的方法，其中該圖案化硬遮罩的該二或更多層包括矽氧化物及矽氮化物。
  11. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中將該基板設置在該基板夾持器上的步驟包括：該圖案化硬遮罩係選擇自一介電材料。
  12. 如申請專利範圍第11項之用以蝕刻基板上之特徵部的方法，將該基板設置在該基板夾持器上的步驟包括：該圖案化硬遮罩係選擇自由矽氮化物及矽氧化物所組成之群組的材料。
  13. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中流入該蝕刻處理氣體的步驟包括：流入選擇自由SF6、NF3、CF4、及XeF2所組成之群組的氣體。
  14. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中流入該鈍化處理氣體的步驟包括：流入選擇自由CH2F2、CF4、CHF3、CH3F、C2F4、C4F8、C4F6、C5HF7、及C5F8所組成之群組的氣體。
  15. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，更包含：使稀釋處理氣體流入該電漿處理系統內。
  16. 如申請專利範圍第15項之用以蝕刻基板上之特徵部的方法，其中流入該稀釋處理氣體的步驟包括：流入N2、氬、及氦。
  17. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中橫向蝕刻側壁的步驟包括：橫向蝕刻一預定之數量，以使該圖案化硬遮罩上之該複數特徵部的該臨界尺寸縮小至預定之該複數特徵部的規定臨界尺寸之範圍內。
  18. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中橫向蝕刻側壁的步驟包括：使該複數特徵部厚度縮減約0.3至30奈米。
  19. 如申請專利範圍第18項之用以蝕刻基板上之特徵部的方法，其中橫向蝕刻側壁的步驟包括：使該複數特徵部厚度縮減約5至15奈米。
  20. 如申請專利範圍第1項之用以蝕刻基板上之特徵部的方法，其中將該基板設置在該基板夾持器上的步驟係回應以下步驟：經由掃描式電子顯微鏡確認該複數圖案化硬遮罩特徵部的該臨界尺寸係大於該預定之目標特徵部的規定臨界尺寸。
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Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US9941125B2 (en) 2015-08-31 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9934984B2 (en) 2015-09-09 2018-04-03 International Business Machines Corporation Hydrofluorocarbon gas-assisted plasma etch for interconnect fabrication
KR102374204B1 (ko) * 2016-03-25 2022-03-14 삼성전자주식회사 반도체 장치 제조 방법
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10062579B2 (en) * 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10347506B2 (en) 2017-07-31 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple patterning method using mask portions to etch semiconductor substrate
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10424487B2 (en) 2017-10-24 2019-09-24 Applied Materials, Inc. Atomic layer etching processes
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) * 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US11227767B2 (en) * 2018-05-03 2022-01-18 Tokyo Electron Limited Critical dimension trimming method designed to minimize line width roughness and line edge roughness
US10522751B2 (en) 2018-05-22 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. MTJ CD variation by HM trimming
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
CN111106005A (zh) * 2018-10-29 2020-05-05 中微半导体设备(上海)股份有限公司 一种图形的修剪方法及等离子体处理装置
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
JP7180847B2 (ja) * 2018-12-18 2022-11-30 東京エレクトロン株式会社 カーボンハードマスク、成膜装置、および成膜方法
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
CN112164647B (zh) * 2020-09-25 2022-12-27 华虹半导体(无锡)有限公司 沟槽刻蚀的方法
TWI769118B (zh) * 2020-12-17 2022-06-21 大陸商北京北方華創微電子裝備有限公司 金屬硬式罩幕蝕刻方法
KR20220125821A (ko) 2021-03-03 2022-09-15 주식회사 에이치에스아쿠아피드 수산 부산물과 마른멸치 부산물을 이용한 기능성 어분 제조방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020076935A1 (en) * 1997-10-22 2002-06-20 Karen Maex Anisotropic etching of organic-containing insulating layers
US6423457B1 (en) * 2000-01-27 2002-07-23 Advanced Micro Devices, Inc. In-situ process for monitoring lateral photoresist etching
US6383931B1 (en) * 2000-02-11 2002-05-07 Lam Research Corporation Convertible hot edge ring to improve low-K dielectric etch
JP2001237415A (ja) 2000-02-21 2001-08-31 Nec Corp 半導体装置の製造方法
TWI241652B (en) 2002-08-13 2005-10-11 Lam Res Corp Method for hard mask CD trim
US6794230B2 (en) * 2002-10-31 2004-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Approach to improve line end shortening
US20050221513A1 (en) * 2004-03-31 2005-10-06 Tokyo Electron Limited Method of controlling trimming of a gate electrode structure
US6893975B1 (en) 2004-03-31 2005-05-17 Tokyo Electron Limited System and method for etching a mask
US7250373B2 (en) * 2004-08-27 2007-07-31 Applied Materials, Inc. Method and apparatus for etching material layers with high uniformity of a lateral etch rate across a substrate
US7241683B2 (en) * 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7491647B2 (en) 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7935602B2 (en) * 2005-06-28 2011-05-03 Micron Technology, Inc. Semiconductor processing methods
US20070037101A1 (en) * 2005-08-15 2007-02-15 Fujitsu Limited Manufacture method for micro structure
JP2007081383A (ja) 2005-08-15 2007-03-29 Fujitsu Ltd 微細構造の製造方法
US7662718B2 (en) 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits
US8367303B2 (en) 2006-07-14 2013-02-05 Micron Technology, Inc. Semiconductor device fabrication and dry develop process suitable for critical dimension tunability and profile control
KR100948093B1 (ko) * 2007-12-21 2010-03-16 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100958798B1 (ko) * 2008-04-04 2010-05-24 주식회사 하이닉스반도체 반도체 소자 제조 방법
JP5420923B2 (ja) * 2009-02-10 2014-02-19 株式会社ナノクリエート Ｘ線タルボ回折格子の製造方法
JP5466756B2 (ja) 2010-03-04 2014-04-09 東京エレクトロン株式会社 プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置

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