KR20090067530A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20090067530A
KR20090067530A KR1020070135219A KR20070135219A KR20090067530A KR 20090067530 A KR20090067530 A KR 20090067530A KR 1020070135219 A KR1020070135219 A KR 1020070135219A KR 20070135219 A KR20070135219 A KR 20070135219A KR 20090067530 A KR20090067530 A KR 20090067530A
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Abstract

본 발명은 DPT공정에서 감광막패턴의 정렬마진을 확보할 수 있고, 서로 다른 식각선택비를 갖는 층이 적층됨에 따른 식각마진의 부족으로 패턴이 무너지거나, 잔류물이 발생하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 식각대상층 상에 제1실리콘산화질화막, 폴리실리콘막과 제2실리콘산화질화막을 적층하는 단계; 상기 제2실리콘산화질화막 상에 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 식각배리어로 상기 제2실리콘산화질화막과 폴리실리콘막을 식각하는 단계; 패터닝된 상기 제2실리콘산화질화막과 폴리실리콘막 사이를 채우도록 제3실리콘산화질화막을 형성하는 단계; 상기 폴리실리콘막이 드러나는 타겟으로 상기 제3실리콘산화질화막을 평탄화하는 단계; 상기 제3실리콘산화질화막을 포함하는 전체 구조 상에 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴 및 폴리실리콘막을 식각배리어로 제3 및 제1실리콘산화질화막을 식각하는 단계; 패터닝된 상기 제1실리콘산화질화막을 식각배리어로 상기 식각대상층을 식각하여 패턴을 형성하는 단계를 포함한다.
DPT, 감광막, 정렬마진

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 DPT공정을 이용한 반도체 소자의 미세패턴 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 패턴의 미세화는 필수적이다. 그러나, 반도체 소자의 구현에 필요한 패턴, 예를 들어 라인 및 스페이스 패턴(line and space pattern, 이하, L/S 패턴)은 포토리소그래피(photolithography) 장비의 한계로 인하여 미세하게 형성하는 데 한계가 있다.
이러한 문제를 해결하기 위하여 최근 2장의 포토마스크를 이용하여 패턴을 형성하는 DPT(Double Patterning Technology) 기술이 제안되었으며, 이는 현재 상용화된 포토리소그래피 장비를 이용하면서도 미세한 L/S 패턴 형성을 용이하게 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 식각대상층(11) 상에 비정질카본층(12)을 형성하고, 비정질카본층(12) 상에 제1실리콘산화질화막(13), 제1폴리실리콘막(14), 제2실리콘산화질화막(15)와 제2폴리실리콘막을 적층한다.
이어서, 제2폴리실리콘막 상에 제1반사방지막을 형성하고, 제1반사방지막 상에 제1감광막패턴(18)을 형성한 후, 제1감광막패턴(18)을 식각배리어로 제1반사방지막 및 제2폴리실리콘막을 식각하여 제1반사방지막패턴(17) 및 제2폴리실리콘막패턴(16)을 형성한다.
도 1b에 도시된 바와 같이, 제1감광막패턴(18) 및 제1반사방지막패턴(17)을 제거한다.
이어서, 제2폴리실리콘막패턴(16)을 충분히 덮도록 제2실리콘산화질화막(15) 상에 제2반사방지막(19)을 형성하고, 제2반사방지막(19) 상에 제2감광막패턴(20)을 형성한다.
도 1c에 도시된 바와 같이, 제2감광막패턴(20)을 식각배리어로 제2반사방지막(19)을 식각하여 제2반사방지막패턴(19A)을 형성한다.
이어서, 제2감광막패턴(20), 제2반사방지막패턴(19A) 및 제2폴리실리콘막패턴(16)을 식각배리어로 제2실리콘산화질화막(15), 제1폴리실리콘막(14) 및 제1실리콘산화질화막(13)을 순차로 식각한다. 따라서, 제2실리콘산화질화막패턴(15A), 제1폴리실리콘막패턴(14A) 및 제1실리콘산화질화막패턴(13A)가 형성되고, 식각이 완료되는 시점에서 제2감광막패턴(20A)이 일부 손실될 수 있다.
위와 같이, 종래 기술은 제1 및 제2감광막패턴(18, 20)을 이용하여 DPT(Double Patterning Technology) 공정을 실시하고, 이를 위해 제1실리콘산화질화막(13), 제1폴리실리콘막(14), 제2실리콘산화질화막(15)과 제2폴리실리콘막(16) 등 4개의 층을 적층하고 있다. 또한, 제1감광막패턴(18)을 이용하여 제2폴리실리콘막(16)을 식각한 후, 제2감광막패턴(20)을 형성하고 있다.
그러나, 종래 기술은 제2폴리실리콘막패턴(16A)과 제2실리콘산화질화막(15) 간의 표면단차(Topology)에 의한 감광막 DOF 마진 및 정렬문제가 발생할 수 있다.
또한, SiON과 폴리실리콘 간의 식각선택비가 서로 다르기 때문에 제2감광막패턴(20), 제2반사방지막패턴(19A) 및 제2폴리실리콘막패턴(16)을 식각배리어로 제2실리콘산화질화막(15), 제1폴리실리콘막(14) 및 제1실리콘산화질화막(13)을 식각하는 과정에서 충분한 식각마진을 확보하지 못하여 패턴이 무너지거나, 잔류물(Residue)이 발생하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, DPT공정에서 감광막패턴의 정렬마진을 확보할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
또한, 서로 다른 식각선택비를 갖는 층이 적층됨에 따른 식각마진의 부족으로 패턴이 무너지거나, 잔류물이 발생하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 식각대상층 상에 제1실리콘산화질화막, 폴리실리콘막과 제2실리콘산화질화막을 적층하는 단계; 상기 제2실리콘산화질화막 상에 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 식각배리어로 상기 제2실리콘산화질화막과 폴리실리콘막을 식각하는 단계; 패터닝된 상기 제2실리콘산화질화막과 폴리실리콘막 사이를 채우도록 제3실리콘산화질화막을 형성하는 단계; 상기 폴리실리콘막이 드러나는 타겟으로 상기 제3실리콘산화질화막을 평탄화하는 단계; 상기 제3실리콘산화질화막을 포함하는 전체 구조 상에 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴 및 폴리실리콘막을 식각배리어로 제3 및 제1실리콘산화질화막을 식각하는 단계; 패터닝된 상기 제1실리콘산화질화막을 식각배리어로 상기 식각대상층을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 제1, 제2 및 제3실리콘산화질화막을 식각하는 단계는, CF, CHF3 및 O2의 혼합가스를 사용하여 실시하고, TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma) 및 ECR(Electron Cyclotron Resonance)으로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용하여 진행하는 것을 특징으로 한다.
또한, 폴리실리콘막을 식각하는 단계는, HBr과 O2의 혼합가스를 사용하여 실시하고, TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma) 및 ECR(Electron Cyclotron Resonance)으로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용하여 진행하는 것을 특징으로 한다.
또한, 제3실리콘산화질화막을 평탄화하는 단계는, 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행하는 것을 특징으로 한다.
그리고, 제1, 제2 및 제3실리콘산화질화막과 상기 폴리실리콘막은 화학기상증착법(Chemical Vapor Deposition) 또는 물리적기상증착법(Physical Vapor Deposition)으로 형성하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 DPT공정시 감광막패턴의 하부층이 균일한 높이를 갖도록 함으로써 표면단차에 의한 감광막패턴의 정렬마진을 확보할 수 있는 효과가 있다.
또한, 감광막패턴의 하부층을 단일막으로 형성함으로써 서로 다른 식각선택비에 의한 식각마진 부족을 방지할 수 있고, 따라서 식각마진 부족에 의한 패턴의 무너짐 및 잔류물의 발생을 방지하여 반도체 소자 수율 향상 및 불량을 줄일 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명이 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 식각대상층(31) 상에 하드마스크층(32)을 형성한다. 하드마스크층(32)은 식각대상층(31)의 식각시 식각배리어로 사용하기 위한 것으로, 카본계 물질로 형성하되, 비정질카본 또는 SOC(Spin On Carbon)으로 형성할 수 있다.
이어서, 하드마스크층(32) 상에 제1실리콘산화질화막(33), 폴리실리콘막(34)과 제2실리콘산화질화막(35)을 적층한다.
이어서, 제2실리콘산화질화막(35) 상에 제1반사방지막(36, Anti Reflection Coating)을 형성한다. 제1반사방지막(36)은 후속 감광막 노광시 반사방지역할을 하기 위한 것이다.
이때, 각각의 층은 하부층을 식각할 수 있는 두께로 조절하되 수십에서 수백Å으로 형성하고, 각각 화학기상증착법(Chemical Vapor Deposition) 또는 물리적기상증착법(Physical Vapor Deposition)으로 형성할 수 있다.
이어서, 제1반사방지막(36) 상에 제1감광막패턴(37)을 형성한다. 제1감광막패턴(37)은 제1반사방지막(36) 상에 감광막을 코팅(Coating)하고 노광 및 현상으로 패터닝하여 실시할 수 있다.
도 2b에 도시된 바와 같이, 제1감광막패턴(37)을 식각배리어로 제1반사방지막(36)과 제2실리콘산화질화막(35)을 식각한다.
제1반사방지막(36)은 저파워에서 O2와 Ar의 혼합가스를 사용하여 식각할 수 있다. 또한, 제2실리콘산화질화막(35)은 CF, CHF3 및 O2의 혼합가스를 사용하여 식각할 수 있다. 그리고, 제1반사방지막(36) 및 제2실리콘산화질화막(35)의 식각은 각각 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma) 및 ECR(Electron Cyclotron Resonance)으로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용하여 진행할 수 있다.
이어서, 제2실리콘산화질화막(35)을 식각배리어로 폴리실리콘막(34)을 식각한다. 폴리실리콘막(34)은 HBr과 O2의 혼합가스로 식각할 수 있고 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma) 및 ECR(Electron Cyclotron Resonance)으로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용하여 식각할 수 있다.
또한, 폴리실리콘막(34)의 식각이 완료되는 시점에서 제1반사방지막(36)과 제1감광막패턴(37)은 모두 손실될 수 있다. 그리고, 손실되지 않고 잔류하는 제1반사방지막(36) 및 제1감광막패턴(37)은 산소스트립공정으로 제거할 수 있다.
따라서, 제1실리콘산화질화막(33) 상에 폴리실리콘패턴(34A)과 제2실리콘산화질화막패턴(35A)이 형성된다.
도 2c에 도시된 바와 같이, 폴리실리콘패턴(34A)과 제2실리콘산화질화막패턴(35A) 사이를 채우도록 제3실리콘산화질화막을 형성한다.
이어서, 폴리실리콘패턴(34A)이 드러나는 타겟으로 제3실리콘산화질화막을 평탄화하여 제3실리콘산화질화막패턴(38)을 형성한다. 여기서, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
따라서, 제2실리콘산화질화막패턴(35A)은 제거되고, 폴리실리콘패턴(34A)과 동일한 높이로 제3실리콘산화질화막패턴(38)이 잔류하게 되어, 각 막간의 높이 차를 방지할 수 있다.
도 2d에 도시된 바와 같이, 제3실리콘산화질화막패턴(38) 상에 제2반사방지막패턴(39) 및 제2감광막패턴(40)을 형성한다. 제2반사방지막패턴(39) 및 제2감광막패턴(40)은 먼저, 제3실리콘산화질화막패턴(38)을 포함하는 전체구조 상에 제2반사방지막을 형성하고, 제2반사방지막 상에 감광막을 코팅한 후, 노광 및 현상으로 패터닝하여 제2감광막패턴(40)을 형성하고, 제2감광막패턴(40)을 식각배리어로 제2반사방지막을 식각하여 형성할 수 있다. 제2반사방지막패턴(39)을 형성하기 위한 식각공정은 저파워에서 O2와 Ar의 혼합가스를 사용하여 진행할 수 있다.
이때, 도 2c에서 제3실리콘산화질화막패턴(38)을 폴리실리콘패턴(34A)과 동일한 높이로 형성하여 각 막간의 높이 차를 없앰으로써 표면단차(Topology)에 의한 감광막 DOF 마진 및 정렬문제를 방지할 수 있다.
도 2e에 도시된 바와 같이, 제2감광막패턴(40) 및 폴리실리콘패턴(34A)을 식각배리어로 제3실리콘산화질화막패턴(38) 및 제1실리콘산화질화막(33)을 식각한다.
제3실리콘산화질화막패턴(38) 및 제1실리콘산화질화막(33)의 식각은 CF, CHF3 및 O2의 혼합가스를 사용하여 실시할 수 있다. 또한, TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma) 및 ECR(Electron Cyclotron Resonance)으로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용하여 진행할 수 있다.
특히, 제2감광막패턴(40) 및 폴리실리콘패턴(34A)을 식각배리어로 식각해야 하는 물질은 제3실리콘산화질화막패턴(38) 및 제1실리콘산화질화막(33)으로 실리콘산화질화막의 단일종류이기 때문에 각 막간의 식각선택비 차이가 없어서, 식각마진의 부족으로 패턴이 무너지거나, 잔류물이 발생하는 것을 방지할 수 있다.
이하, 식각된 제3실리콘산화질화막패턴(38)을 '제3실리콘산화질화막패턴(38A)'이라 하고, 제1실리콘산화질화막(33)을 '제1실리콘산화질화막패턴(33A)'이 라고 한다.
제3실리콘산화질화막패턴(38) 및 제1실리콘산화질화막(33)의 식각이 완료되는 시점에서 제2감광막패턴(40)과 제2반사방지막패턴(39)은 모두 제거될 수 있고, 잔류하는 제2감광막패턴(40)과 제2반사방지막패턴(39)은 산소스트립공정으로 제거할 수 있다.
도 2f에 도시된 바와 같이, 제1 및 제3실리콘산화질화막패턴(33A, 38) 및 폴리실리콘막패턴(34A)을 식각배리어로 하드마스크층(32)을 식각하여 하드마스크패턴(32A)을 형성한다.
이어서, 하드마스크패턴(32A)을 식각배리어로 식각대상층(31)을 식각하여 패턴(31A)을 형성한다. 하드마스크패턴(32A) 및 패턴(31A) 형성을 위한 식각은 각각 TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma) 및 ECR(Electron Cyclotron Resonance)으로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용하여 실시할 수 있다.
식각대상층(31)의 식각이 완료되는 시점에서 제1 및 제3실리콘산화질화막패턴(33A, 38) 및 폴리실리콘막패턴(34A)은 모두 제거될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2f는 본 발명이 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 식각대상층 32 : 하드마스크층
33 : 제1실리콘산화질화막 34 : 폴리실리콘막
35 : 제2실리콘산화질화막 36 : 제2반사방지막
37 : 제1감광막패턴 38 : 제3실리콘산화질화막
39 : 제2반사방지막패턴 40 : 제2감광막패턴

Claims (7)

  1. 식각대상층 상에 제1실리콘산화질화막, 폴리실리콘막과 제2실리콘산화질화막을 적층하는 단계;
    상기 제2실리콘산화질화막 상에 제1감광막패턴을 형성하는 단계;
    상기 제1감광막패턴을 식각배리어로 상기 제2실리콘산화질화막과 폴리실리콘막을 식각하는 단계;
    패터닝된 상기 제2실리콘산화질화막과 폴리실리콘막 사이를 채우도록 제3실리콘산화질화막을 형성하는 단계;
    상기 폴리실리콘막이 드러나는 타겟으로 상기 제3실리콘산화질화막을 평탄화하는 단계;
    상기 제3실리콘산화질화막을 포함하는 전체 구조 상에 제2감광막패턴을 형성하는 단계;
    상기 제2감광막패턴 및 폴리실리콘막을 식각배리어로 제3 및 제1실리콘산화질화막을 식각하는 단계; 및
    패터닝된 상기 제1실리콘산화질화막을 식각배리어로 상기 식각대상층을 식각하여 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1, 제2 및 제3실리콘산화질화막을 식각하는 단계는,
    CF, CHF3 및 O2의 혼합가스를 사용하여 실시하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 제1, 제2 및 제3실리콘산화질화막을 식각하는 단계는,
    TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma) 및 ECR(Electron Cyclotron Resonance)으로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용하여 진행하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 폴리실리콘막을 식각하는 단계는,
    HBr과 O2의 혼합가스를 사용하여 실시하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 폴리실리콘막을 식각하는 단계는,
    TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma) 및 ECR(Electron Cyclotron Resonance)으로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용하여 진행하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 제3실리콘산화질화막을 평탄화하는 단계는,
    화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 제1, 제2 및 제3실리콘산화질화막과 상기 폴리실리콘막은 화학기상증착법(Chemical Vapor Deposition) 또는 물리적기상증착법(Physical Vapor Deposition)으로 형성하는 반도체 소자의 제조방법.
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