JP2005129893A - エッチング方法 - Google Patents

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Abstract

【課題】 マスク層の各パターン幅を揃えつつ，マスク層によってマスクされる被エッチング層を所定のパターン幅にエッチングする。
【解決手段】 第１工程では，パターニングされたマスク層２１２の側壁に反応生成物を堆積させて，各パターン幅を広げるように，かつ，初期状態（ａ）においてパターン幅が異なっていた第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅と第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅が，第１工程終了時点（ｂ）で一致するようにプロセス条件を設定する。第２工程では，反射防止膜２１０を縦方向にエッチングするだけでなく，マスク層２１２のパターン幅を狭めるトリミング処理も並列実施する。第２工程終了時点（ｃ）では，マスク層および反射防止膜のパターン幅は，パターン密度に関わらず，ウェハ全域で均一に調整される。
【選択図】 図３

Description

本発明は，エッチング方法に関する。
一般に，半導体デバイスを製造するためには，半導体ウェハ（以下，「ウェハ」という）の上に積層された薄膜に所望の微細パターンを形成するエッチング処理が行われる。このエッチング処理には，微細パターン回路を形成するためにフォト・リソグラフィ技術が用いられる。具体的には，まずエッチングの対象となる被エッチング層上にフォトレジスト材を均一に塗布し，乾燥後，このフォトレジスト膜に所定波長の光を照射する露光処理を実施して，微細回路パターンを転写する。
例えば，フォトレジスト材がポジ型の場合，フォトレジスト膜のうち光が照射された部分が現像処理によって除去され，パターニングされたマスク層が形成される。次に，このマスク層をマスクとして用いてプラズマエッチング処理等を施すことによって，被エッチング層が所望のパターンに削られる。
従来，露光処理において，フォトレジスト膜に照射した光がフォトレジスト膜と下地膜との界面で乱反射すると，フォトレジスト膜の中の本来感光すべきではない領域にまで光が届いてしまい，所望のパターンが得られなくなる可能性があった。特に，回路パターンの微細化が進み，露光処理に使用される光源もＫｒＦエキシマレーザ（２４８ｎｍ）からＡｒＦエキシマレーザ（１９３ｎｍ）へと短波長化されている近年においては，この現象は大きな問題となっていた。そこで，フォトレジスト膜の下に，露光光を吸収する反射防止膜(Bottom Anti-Reflecting Coating: ＢＡＲＣ)を配置する膜構造が一般的となりつつある。図１１は，反射防止膜を備えた従来の半導体装置１０の膜構造およびその製造工程の一例を示している。
同図（ａ）に示したように，ウェハ１２の上には，シリコン酸化膜から成る絶縁層１４，多結晶シリコンから成る導体層１６，およびＴＥＯＳ(TetraEthyl OrthoSilicate)膜から成るハードマスク層１８が形成されており，このハードマスク層１８の上に反射防止膜２０とフォトレジスト材から成るマスク層２２が形成されている。
まず，露光装置および現像装置を用いて，マスク層２２を露光／現像し，同図（ｂ）に示すように，マスク層２２を所定のパターンに成形する。次に，パターニングされたマスク層２２をマスクとして用いて，所定の処理ガスによるプラズマエッチング処理を実施して，同図（ｃ）に示すように，反射防止膜２０を選択的にエッチング除去する。
次いで，マスク層２２および反射防止膜２０をマスクとして用いて，ハードマスク層１８を選択的にエッチング除去する（図示せず）。このようにしてハードマスク層１８がパターニングされた後に，マスク層２２（および反射防止膜２０）の除去を目的としたアッシング処理を実施する。そして，ハードマスク層１８をマスクとして用いて，導体層１６を選択的にエッチング除去する。以後，いくつかの工程を経て，半導体装置１０が完成する。
ところで，フォト・リソグラフィ工程においてマスク層２２に転写される回路パターンのパターン密度は，ウェハ全体で一様であるとは限らない。図１２に示すように，パターニングされたマスク層２２が，隣接するパターンが接近している（パターン密度が「密」である）第１領域ｒｅｇ１と，隣接するパターンが離間している（パターン密度が「疎」である）第２領域ｒｅｇ２とを有する場合がある。このようにマスク層２２のパターン密度に疎密差が存在すると，各パターニングされたマスク層２２がマスクとして用いられてエッチングされる反射防止膜２０の側壁形状が，第１領域ｒｅｇ１と第２領域ｒｅｇ２との間でばらつく可能性がある。この側壁形状のばらつきは，回路の微細化を進める上で大きな障害となる。ただし，この問題に関しては，既に下記特許文献１に記載の発明によって解決が図られている。
国際公開第０３／００７３５７号パンフレット
しかしながら，マスク層のパターン密度に疎密差が存在する場合，フォト・リソグラフィ工程において同一線幅（パターン幅）のフォトマスクを用いてマスク層をパターニングしても，パターニングされたマスク層のパターン幅がパターン密度によってばらつく可能性がある。
例えば，図１２に示すように，パターン密度が「密」である第１領域ｒｅｇ１に属するマスク層２２−１は，パターン幅Ｌ１にパターニングされるのに対して，パターン密度が「疎」である第２領域ｒｅｇ２に属するマスク層２２−２は，パターン幅Ｌ２（＜Ｌ１）にパターニングされるおそれがある。すなわち，マスク層２２−１の方がマスク層２２−２に比べて広くパターニングされてしまう。また，図１２に示した形状とは逆に，マスク層２２−１の方がマスク層２２−２に比べて狭くパターニングされてしまう場合もある。
このように，パターン幅が異なるマスク層２２−１とマスク層２２−２をマスクとして用いて，反射防止膜２０を選択エッチングし，さらにハードマスク層１８およびそれ以下の層に対するエッチング処理を進めれば，回路パターンの微小寸法(Critical Dimensions: CD)にばらつきが生じることになり，製造される半導体装置の性能をウェハ全体にわたり均一化することは極めて困難となる。
また，パターニングされたマスク層のパターン幅がパターン密度によってばらつかずに均一であっても，そのパターン幅が設計値からずれる可能性もある。さらに，最近では，フォト・リソグラフィ技術では実現することが困難な微細寸法レベルのパターニングが要求されつつある。いずれの場合も従来の技術では正確に設計値に合わせ込むことは極めて困難である。
本発明は，このような問題に鑑みてなされたもので，その目的は，マスク層のパターン幅を調整しつつ，マスク層によってマスクされる被エッチング層を所定のパターン幅にエッチングすることが可能な，新規かつ改良されたエッチング方法を提供することにある。
上記課題を解決するために，本発明の第１の観点によれば，予めパターニングされたマスク層の側壁にプラズマ反応生成物を堆積させてマスク層のパターン幅を広げる第１工程と，パターン幅が広げられたマスク層をマスクとして，被エッチング層をエッチングする第２工程とを有することを特徴とするエッチング方法が提供される。この方法によれば，予めパターニングされたマスク層のパターン幅が設計寸法に対してずれを有していても，このずれを修正することが可能となる。この結果，被エッチング層のパターンも設計値寸法通りに形成できる。また，前記第２工程において，前記マスク層の側壁をエッチングして前記マスク層のパターン幅を狭めながら，前記被エッチング層をエッチングすることが好ましい。第２工程において，マスク層のパターン幅が狭められるために，パターン幅をより微細寸法に調整することが可能となる。さらに，第１工程において，処理ガスとして，ＣＦ系ガス，ＣＨＦ系ガス，またはＣＨ系ガスのいずれかを用いることが好ましい。例えば，ＣＨＦ３を処理ガスとして用いれば，第１工程において，マスク層のパターン幅は，効率よく拡張される。
上記課題を解決するために，本発明の第２の観点によれば，予めパターニングされたマスク層の側壁を横方向にエッチングしてマスク層のパターン幅を狭める第１工程と，パターン幅が狭められたマスク層をマスクとして，当該マスク層の側壁を横方向にエッチングしてマスク層のパターン幅をさらに狭めながら，被エッチング層をエッチングする第２工程とを有することを特徴とするエッチング方法が提供される。この方法によれば，予めパターニングされたマスク層のパターン幅が設計寸法に対してずれを有していても，このずれを修正することが可能となる。この結果，被エッチング層のパターンも設計寸法通りに形成できる。また，第１工程と第２工程においてマスク層が横方向にエッチングされるため，マスク層のパターン幅をより微細に仕上げることができる。また，第１工程において，処理ガスとして，Ｏ２ガスを用いることが好ましい。さらに，第１工程において，マスク層および被エッチング層を備える被処理体が載置される一方の電極（例えば，下部電極）に対して電力を印加せず，他方の電極（例えば，上部電極）のみに電力を印加することによって，プラズマ中のイオンが被処理体の方向に引き込まれなくなる。これらのプロセス条件を選択することによって，第１工程において，マスク層の側壁のエッチングが効率よく進むことになる。
マスク層が，各パターンが接近して密に配置された第１領域と，各パターンが離間して疎に配置された第２領域とを有し，予めパターニングされたマスク層のパターン幅が，第１領域に属するマスク層と第２領域に属するマスク層との間で異なる場合，第１工程において，第１領域に属するマスク層のパターン幅と第２領域に属するマスク層のパターン幅が一致するように，前記各領域に属するマスク層のパターン幅を広げる（または狭める）ことが好ましい。このように各領域に属するマスク層のパターン幅が揃うことによって，被エッチング層のパターン幅も均一化されることになる。
マスク層は，フォトレジスト材から構成することができる。また，このフォトレジスト材は，ＡｒＦ光に感光するタイプであってもよい。
一方，被エッチング層は，反射防止膜から構成することができる。そして，有機系の反射防止膜を採用することが可能である。
前記第２工程において，処理ガスとして，ＣＦ４ガスとＯ２ガスの両方のガスを用いてもよい。また，前記第２工程において，処理ガスとして，ＣＦ４ガスを用いてもよい。
前記マスク層には，コンタクトホールのパターンが形成されていてもよい。また，前記第１工程において，前記マスク層のパターン幅を監視し，当該パターン幅が目標寸法に到達したときに当該第１工程を終了してもよい。
本発明によれば，マスク層のパターン幅を調整しつつ，マスク層によってマスクされる被エッチング層をエッチングすることが可能となる。この結果，被エッチング層は所定幅にパターニングされる。また，本発明によれば，同一のウェハ内にパターン密度が異なるマスク層が存在し，フォト・リソグラフィ工程においてパターニングされたマスク層のパターン幅にパターン密度毎にばらつきが生じた場合であっても，各マスク層のパターン幅を揃えることが可能となる。したがって，ウェハ全体にわたり被エッチング層のパターン幅が均一化される。
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書および図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
（プラズマ処理装置）
本実施の形態にかかるプラズマ処理装置の一例として，平行平板型のプラズマ処理装置１０１の概略構成を図１に示す。
このプラズマ処理装置１０１は，例えば表面が陽極酸化処理（アルマイト処理）されたアルミニウムから成るチャンバ（処理容器）１０２を有しており，このチャンバ１０２は接地されている。チャンバ１０２内の底部にはセラミックなどの絶縁板１０３を介して，被処理体としての半導体ウェハ（以下，「ウェハ」という）Ｗを載置するためのサセプタ支持台１０４が設けられている。このサセプタ支持台１０４の上には，下部電極を構成するサセプタ１０５が設けられている。このサセプタ１０５にはハイパスフィルタ（ＨＰＦ）１０６が接続されている。
サセプタ支持台１０４の内部には，温度調節媒体室１０７が設けられている。そして，導入管１０８を介して温度調節媒体室１０７に温度調節媒体が導入，循環され，排出管１０９から排出される。このような温度調節媒体の循環により，サセプタ１０５を所望の温度に調整できる。
サセプタ１０５は，その上側中央部が凸状の円板状に成形され，その上にウェハＷと略同形の静電チャック１１１が設けられている。静電チャック１１１は，絶縁材の間に電極１１２が介在された構成となっている。静電チャック１１１は，電極１１２に接続された直流電源１１３から例えば２．５ｋＶの直流電圧が印加される。これによって，ウェハＷが静電チャック１１１に静電吸着される。
そして，絶縁板１０３，サセプタ支持台１０４，サセプタ１０５，および静電チャック１１１には，被処理体であるウェハＷの裏面に伝熱媒体（例えばＨｅガスなどのバックサイドガス）を供給するためのガス通路１１４が形成されている。この伝熱媒体を介してサセプタ１０５とウェハＷとの間の熱伝達がなされ，ウェハＷが所定の温度に維持される。
サセプタ１０５の上端周縁部には，静電チャック１１１上に載置されたウェハＷを囲むように，環状のフォーカスリング１１５が配置されている。このフォーカスリング１１５は，セラミックスもしくは石英などの絶縁性材料，または導電性材料によって構成されている。フォーカスリング１１５が配置されることによって，エッチングの均一性が向上する。
また，サセプタ１０５の上方には，このサセプタ１０５と平行に対向して上部電極１２１が設けられている。この上部電極１２１は，絶縁材１２２を介して，チャンバ１０２の内部に支持されている。上部電極１２１は，サセプタ１０５との対向面を構成し多数の吐出孔１２３を有する電極板１２４と，この電極板１２４を支持する電極支持体１２５とによって構成されている。電極板１２４は例えば石英から成り，電極支持体１２５は例えば表面がアルマイト処理されたアルミニウムなどの導電性材料から成る。なお，サセプタ１０５と上部電極１２１との間隔は，調節可能とされている。
上部電極１２１における電極支持体１２５の中央には，ガス導入口１２６が設けられている。このガス導入口１２６には，ガス供給管１２７が接続されている。さらにこのガス供給管１２７には，バルブ１２８およびマスフローコントローラ１２９を介して，処理ガス供給源１３０が接続されている。
この処理ガス供給源１３０から，プラズマエッチングのためのエッチングガスが供給されるようになっている。なお，図１には，ガス供給管１２７，バルブ１２８，マスフローコントローラ１２９，および処理ガス供給源１３０等から成る処理ガス供給系を１つのみ示しているが，プラズマ処理装置１０１は，複数の処理ガス供給系を備えている。例えば，ＣＦ４，ＣＨＦ３，ＣＨ４，ＣＨ４Ｏ２，Ｎ２，Ａｒ，Ｈｅ，およびＸｅ等の処理ガスが，それぞれ独立に流量制御され，チャンバ１０２内に供給される。
チャンバ１０２の底部には排気管１３１が接続されており，この排気管１３１には排気装置１３５が接続されている。排気装置１３５は，ターボ分子ポンプなどの真空ポンプを備えており，チャンバ１０２内を所定の減圧雰囲気（例えば０．６７Ｐａ以下）に調整する。また，チャンバ１０２の側壁にはゲートバルブ１３２が設けられている。このゲートバルブ１３２が開くことによって，チャンバ１０２内へのウェハＷの搬入，および，チャンバ１０２内からのウェハＷの搬出が可能となる。なお，ウェハＷの搬送には例えば，ウェハカセットが用いられる。
上部電極１２１には，第１の高周波電源１４０が接続されており，その給電線には第１の整合器１４１が介挿されている。また，上部電極１２１にはローパスフィルタ（ＬＰＦ）１４２が接続されている。この第１の高周波電源１４０は，５０〜１５０ＭＨｚの範囲の周波数を有する電力を出力することが可能である。このように高い周波数の電力を上部電極１２１に印加することにより，チャンバ１０２内に好ましい解離状態でかつ高密度のプラズマを形成することができ，従来と比べて低圧条件下のプラズマ処理が可能となる。第１の高周波電源１４０の出力電力の周波数は，５０〜８０ＭＨｚが好ましく，典型的には図示した６０ＭＨｚまたはその近傍の周波数に調整される。
下部電極としてのサセプタ１０５には，第２の高周波電源１５０が接続されており，その給電線には第２の整合器１５１が介挿されている。この第２の高周波電源１５０は数百ｋＨｚ〜十数ＭＨｚの範囲の周波数を有する電力を出力することが可能である。このような範囲の周波数の電力をサセプタ１０５に印加することにより，被処理体であるウェハＷに対してダメージを与えることなく適切なイオン作用を与えることができる。第２の高周波電源１５０の出力電力の周波数は，典型的には図示した１３．５６ＭＨｚまたは２ＭＨｚ等に調整される。
（被処理体の膜構造）
次に，図１に示したプラズマ処理装置１０１によって，エッチング処理される被処理体の例について，図２を参照しながら説明する。
図２に示したように，被処理体２００は，ウェハ２０２の上に，順次積層された絶縁層２０４，導体層２０６，ハードマスク層２０８を備え，さらにハードマスク層２０８の上に，反射防止膜２１０と，フォトレジスト材から成るマスク層２１２を備えている。
マスク層２１２を構成するフォトレジスト材は，例えば，ＡｒＦ光（波長１９３ｎｍ）に感光するタイプのもので，その厚さは３００ｎｍである。
反射防止膜２１０は，マスク層２１２をＡｒＦ光等で露光する際に，下地層からの反射光を抑制する働きをする。これによって，より微細なパターニングが可能となる。なお，ここでの反射防止膜２１０の膜厚は９０ｎｍである。
ハードマスク層２０８は，例えばＴＥＯＳ(TetraEthyl OrthoSilicate)から構成されており，パターニングされたマスク層２１２と反射防止膜２１０をマスクとして用いて選択的にエッチングされる。下に位置する導体層２０６は，パターニングされたハードマスク層２０８を用いて，選択的にエッチングされる。なお，ここでのハードマスク層の厚さは５０ｎｍである。
導体層２０６は，例えば多結晶シリコンから構成されており，その厚さは１５０ｎｍである。また，絶縁層２０４は，例えばシリコン酸化膜から構成されており，その厚さは２ｎｍである。例えば，被処理体２００からトランジスタを製造する場合，導体層２０６はドレイン電極およびソース電極となり，絶縁層２０４はゲート酸化膜となる。
以上のような膜構造を有する被処理体２００は，プラズマ処理装置１０１によってエッチング処理される前に，フォト・リソグラフィ処理が施される。このフォト・リソグラフィ処理は，マスク層２１２に対して実施されるものであり，マスク層２１２には，例えばライン・アンド・スペース・パターンが形成される。
フォト・リソグラフィ処理が施された時点での被処理体２００の縦断面を図３（ａ）に示す。同図（ａ）に示したように，パターニングされたマスク層２１２は，隣接するパターンが接近している（パターン密度が「密」である）第１領域ｒｅｇ１１と，隣接するパターンが離間している（パターン密度が「疎」である）第２領域ｒｅｇ１２とを有している。ここでは，第１領域ｒｅｇ１１に属するマスク層２１２−１は，１：１のライン・アンド・スペース・パターン（線幅と隙間幅が１：１のパターン）で形成されており，第２領域ｒｅｇ１２に属するマスク層２１２−２は，１：１０のライン・アンド・スペース・パターン（線幅と隙間幅が１：１０のパターン）で形成されている。
ところで，フォト・リソグラフィ技術を用いてマスク層２１２をパターニングすると，フォトマスクの線幅とマスク層２１２の線幅との間に寸法変換差(Critical Dimensional shift: ＣＤシフト)が生じてしまう。しかも，このＣＤシフトの大きさは，マスク層２１２に転写されるパターン密度によってばらつく可能性がある。図３（ａ）に示した例では，第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅Ｌ１２０は，第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅Ｌ１１０に比べて狭くなっている。
マスク層２１２の下に位置する各層は，このマスク層２１２のパターンに応じてエッチングされるため，マスク層２１２のパターン幅がパターン密度によってばらついていたのでは，回路パターンの微小寸法(Critical Dimensions: CD)にもばらつきが生じることになる。また，製造される半導体装置の性能をウェハ全体にわたり均一化することは極めて困難となる。
本発明によれば，フォト・リソグラフィ技術を用いてパターニングされたマスク層２１２のパターン幅にばらつきがあった場合でも，このばらつきをなくして，ウェハ全体にわたり均一な回路を形成することが可能となる。以下，本発明の第１の実施の形態にかかるエッチング方法を説明する。
（第１の実施の形態）
本実施の形態においては，マスク層２１２をマスクとして用いて，その下の反射防止膜（被エッチング層）２１０を選択的にプラズマエッチングする。そして，このエッチング処置は，プロセス条件の異なる少なくとも２つの工程（第１工程と第２工程）に分けて実施される。
まず，第１工程では，予めフォト・リソグラフィ工程においてパターニングされたマスク層２１２の側壁に反応生成物を堆積させて，各パターン幅を広げるようにプロセス条件を設定する。しかも，単にパターン幅を広げるだけでなく，パターン幅が異なっていた第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅Ｌ１１０と第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅Ｌ１２０が，第１工程終了時点で一致するようにプロセス条件を設定する。第１工程における具体的な設定条件の例を以下に示す。なお，この第１工程においては，マスク層２１２によってマスクされる被エッチング層としての反射防止膜２１０はほとんどエッチングされない。
処理ガス：ＣＨＦ３（流量２００ｓｃｃｍ）
チャンバ内圧力：１０ｍＴｏｒｒ
上部電極印加高周波電力：２００Ｗ
下部電極印加高周波電力：１００Ｗ
Ｈｅガス圧力（センター／エッジ）：３／３Ｔｏｒｒ
チャンバ内温度（トップ／ウォール／ボトム）：８０／６０／３０℃
エッチング時間：１８５ｓｅｃ
上記のプロセス条件で第１工程を実施すると，図３（ｂ）に示すように，第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅Ｌ１１０が，パターン幅Ｌ１１１に増加し，第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅Ｌ１２０も，パターン幅Ｌ１２１に増加する。ただし，第１領域ｒｅｇ１１に属するマスク層２１２−１に比べて，第２領域ｒｅｇ１２に属するマスク層２１２−２の側壁に付着する反応性生物の量は多く，そのパターン幅の増加率も大きい。この結果，初期状態でパターン幅が異なっていた第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅Ｌ１１０と第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅Ｌ１２０は，第１工程終了時点でそれぞれパターン幅Ｌ１１１およびパターン幅Ｌ１２１（＝Ｌ１１１）となり，両者は一致する。
図４は，エッチング時間（第１工程では「デポ時間」）とマスク層２１２のパターン幅の関係を示している。同図中，第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅は，四角印でプロットされており，第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅は，丸印でプロットされている。同図によれば，エッチング時間１８５ｓｅｃ経過時点で，マスク層２１２−１のパターン幅とマスク層２１２−２のパターン幅が一致していることがわかる。この第１工程のエッチング時間（１８５ｓｅｃ）については，例えば次の手法に基づいて決定される。
予め，同様の膜構造を有するウェハサンプルを用いて，マスク層のパターン幅（初期値）を測定しておく。次に，同一の条件下で第１工程を実施し，適当な時間で処理を止め，そのときのマスク層のパターン幅を測定する。ここで測定されたパターン幅と初期値との差を求める。そして，このパターン幅の差と処理時間から，第１工程におけるマスク層のパターン幅増加率（線分の傾き）を算出する。本実施の形態においては，パターン密度が「密」の領域に属するマスク層と，パターン密度が「疎」の領域に属するマスク層はパターン幅増加率が異なるため，ある時間経過後にマスク層のパターン幅が一致する（線分が交わる）ことになる。この経過時間を第１工程の実施時間とする。本実施の形態では「１８５ｓｅｃ」である。なお，各種プロセスパラメータを変更することによってエッチング時間（第１工程の実施時間）を調整することができる。
図５は，第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅と，第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅を測定した結果を示している。
初期状態，すなわちフォト・リソグラフィ工程を終えた時点での第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅Ｌ１１０は，１１９．１ｎｍであるのに対して，第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅Ｌ１２０は，１０４．６ｎｍと狭い。その差は，−１４．５ｎｍである。
本実施の形態にかかるエッチング方法の第１工程を実施すると，第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅Ｌ１１０は，１３４．６ｎｍ（Ｌ１１１）に広がり，第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅Ｌ１２０も，１３４．８ｎｍ（Ｌ１２１）に広がる。このとき，第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅の増加率は，第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅の増加率に比べて大きいため，両パターン幅の差は，０．２ｎｍとなる。この値は，実質的に第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅Ｌ１１１と第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅Ｌ１２１が一致していると言える程僅かなものである。
ところで，フォト・リソグラフィ工程において，フォトレジスト材から成るマスク層にライン・アンド・スペース・パターンが形成されると，ライン端（側壁部）は，完全な直線には仕上がらず，ここに僅かな粗さ（うねり）が生じてしまう。これは一般的に，ライン・エッジ・ラフネス（LER: Line
Edge Roughness）と称されている。ＬＥＲは，通常数ｎｍ程度と小さいが，パターンの微細化が進むとこのオーダでも無視できなくなる。より高性能であって超微細な半導体装置を製造するためには，ＬＥＲを軽減させる必要がある。この点，本実施の形態によれば，第１工程において，マスク層２１２−１とマスク層２１２−２のパターン幅が拡大し，これに伴いライン端の平坦化も実現する。
このように，第１工程を終了した時点で，パターン密度の疎密に関わらず，マスク層２１２のパターン幅が揃い，またＬＥＲも軽減する。そして，続く第２工程において，パターン幅が揃ったマスク層２１２をマスクとして用いて，反射防止膜２１０をエッチングする。
第２工程では，反射防止膜２１０を縦方向にエッチングするだけでなく，第１工程において広げられたマスク層２１２のパターン幅を狭める処理も行われる。すなわち，マスク層２１２に対する横方向のエッチング（いわゆる「トリミング」）も併せて実施される。このトリミングは，第１工程の終了時点でのマスク層２１２のパターン幅に応じて実施される。例えば，第１工程において広げられたマスク層２１２のパターン幅が，最終的に要求される半導体装置の回路パターン幅より広い場合には，トリミング処理を実施することが好ましい。本実施の形態においては，反射防止膜２１０に対するエッチング処理とマスク層２１２に対するトリミング処理が並行実施される。
第２工程におけるプロセス条件は，反射防止膜２１０に対するエッチング処理を考慮して設定されるだけでなく，第２工程においてマスク層２１２に対するトリミングを行う場合，上記の第１工程とは異なり，第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅と第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅が同等のレートで狭まっていくように設定される。第２工程における具体的な設定条件の例を以下に示す。
処理ガス：ＣＦ４（流量４０ｓｃｃｍ）＋Ｏ２（流量４０ｓｃｃｍ）
チャンバ内圧力：２０ｍＴｏｒｒ
上部電極印加高周波電力：６００Ｗ
下部電極印加高周波電力：１００Ｗ
オーバーエッチング：１０％
なお，第２工程では，反射防止膜２１０の下地層（ここではハードマスク層２０８）の露出を検出した後，上記のように１０％のオーバーエッチングを行い，エッチング処理を終了する。
上記のプロセス条件で第２工程を実施すると，図３（ｃ）に示すように，第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅Ｌ１１１が，パターン幅Ｌ１１２に縮小し，第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅Ｌ１２１も，パターン幅Ｌ１２２に縮小する。しかも，その縮小率は，マスク層２１２のパターン密度に関わらず一定である。この結果，第２工程終了時点で，パターン幅Ｌ１１２およびパターン幅Ｌ１２２は等しい。
また，第２工程では，パターン幅Ｌ１１２のマスク層２１２−１とパターン幅Ｌ１２２のマスク層２１２−２をマスクとして用いて，反射防止膜２１０がエッチングされる。したがって，反射防止膜２１０のパターン幅もパターン密度に関わらず，ウェハ全域で均一に調整される。
ここで再び図４と図５を参照する。図４に示すように，第１工程で一旦増加したパターン幅は，第２工程において，パターン密度に関わらず一定のレートで縮小する。そして，マスク層２１２−１（および反射防止膜２１０）のパターン幅とマスク層２１２−２（および反射防止膜２１０）のパターン幅が一致した状態で第２工程が終了する。
図５は，第２工程終了時における第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅Ｌ１１２と，第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅Ｌ１２２の測定結果を示している。本実施の形態にかかるエッチング方法の第２工程を実施すると，第１工程終了時点と比べて，第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅は，１０４．７ｎｍに狭まり，第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅も，１０４．１ｎｍに狭まる。そして，両パターン幅の差は，−０．６ｎｍとなる。この値は，実質的に第１領域ｒｅｇ１１に属するマスク層２１２−１のパターン幅Ｌ１１２と第２領域ｒｅｇ１２に属するマスク層２１２−２のパターン幅Ｌ１２２が一致していると言える程僅かなものである。
以上のように，第１の実施の形態にかかるエッチング方法によれば，第１工程において，マスク層２１２のパターン幅が一旦広げられ，第２工程において，マスク層２１２が所定のパターン幅まで狭められる。特に，第１工程では，マスク層２１２のパターン密度の疎密に応じて，異なるレートでパターン幅が拡張され，第１工程終了時点において，パターン密度の疎密に関係なく，全てのマスク層２１２のパターン幅が等しくなるように処理が実施される。したがって，初期状態において，マスク層２１２のパターン密度の疎密に起因してマスク層２１２のパターン幅が異なっている場合でも，被エッチング層としての反射防止膜２１２のパターン幅を均一に調整することが可能となる。
また，第１の実施の形態にかかるエッチング方法によれば，初期状態においてマスク層２１２のパターン幅が大きなＣＤシフト量を有していても，第１工程において一旦設計値よりも広くマスク層２１２のパターン幅を拡張し，第２工程においてマスク層２１２のパターン幅を設計値に合わせ込むことも可能となる。この結果，極めて微細な回路パターンを形成し，かつ，その回路パターンの寸法誤差も最小限に抑えることができる。
ところで，実際のウェハ（被処理体）におけるマスク層のパターン密度領域は，図３に示したような２種類に限定されることは稀であり，一般的には，一のウェハには多くのマスク層のパターン密度領域が存在する。本発明によれば，マスク層のパターン密度のバリエーションが多く存在するウェハに対しても，上で説明した作用および効果と同様の作用，効果が得られる。この点を確認した実験結果を図６と図７に示す。
図６は，多数のパターン密度領域（ライン・アンド・スペース・パターン１：１，１：１．２，１：１．４，・・・，１：５，１：１０，１：２０）を備えたサンプルウェハに対して，本実施の形態にかかるエッチング方法の第１工程を実施したときのＣＤの変化（ＣＤバイアス）の測定結果を示している。また，図７は，同じサンプルに対して，本実施の形態にかかるエッチング方法の第２工程を実施したときのＣＤバイアスの測定結果を示している。なお，このサンプルでは，１：１のライン・アンド・スペース・パターン（線幅と隙間幅が１：１のパターン）の領域が最もパターン密度が「密」であり，１：２０のライン・アンド・スペース・パターン（線幅と隙間幅が１：２０のパターン）の領域が最もパターン密度が「疎」である。
図６から明らかなように，第１工程が完了した時点では，パターン密度が「密」である領域に比べて，「疎」である領域に属するマスク層のパターン幅がより拡張している。例えば，ライン・アンド・スペース・パターン１：１の領域では，マスク層のパターン幅が初期値に対して約１３ｎｍ増加しているのに対して，ライン・アンド・スペース・パターン１：２０の領域では，マスク層のパターン幅が初期値に対して約２５ｎｍも増加している。この状態から第２工程を実施することによって，図７に示したように，パターン密度に関係なく全ての領域においてマスク層のパターン幅が初期値に対して約４７ｎｍ縮小する。つまり，第２工程が終了した時点では，各マスク層のパターン幅は全てほぼ同じ値に調整されている。
以上のように，本実施の形態にかかるエッチング方法によれば，一のウェハに多くのマスク層のパターン密度領域が存在する場合であっても，全てのマスク層のパターン幅を均一化しつつ，このマスク層を用いて，被エッチング層をエッチングすることができる。
本実施の形態では，マスク層にライン・アンド・スペース・パターンが形成されている例について説明したが，マスク層には，コンタクトホールのパターンが形成されていてもよい。かかる場合，例えば第１工程において，マスク層のホールパターンの内壁にプラズマ反応生成物を堆積させることによって，被エッチング層に，さらに径の小さい微細なコンタクトホールを形成することができる。
（第２の実施の形態）
次に，本発明の第２の実施の形態について図面を参照しながら説明する。第１の実施の形態において図３（ａ）に示した例では，第２領域ｒｅｇ１２（パターン密度が「疎」である領域）に属するマスク層２１２−２のパターン幅Ｌ１２０が，第１領域ｒｅｇ１１（パターン密度が「密」である領域）に属するマスク層２１２−１のパターン幅Ｌ１１０に比べて狭くなっている。マスク層２１２に対してフォト・グラフィ処理を行い，マスク層をパターニングしたときには，これと逆の現象が生じる可能性もある。すなわち，図８（ａ）に示すように，第２領域ｒｅｇ２２（パターン密度が「疎」である領域）に属するマスク層２１２−２のパターン幅Ｌ２２０が，第１領域ｒｅｇ２１（パターン密度が「密」である領域）に属するマスク層２１２−１のパターン幅Ｌ２１０に比べて広くなることもある。
そこで，第２の実施の形態では，フォト・リソグラフィ技術を用いてパターニングされたマスク層２１２のパターン幅に，図８（ａ）に示したようなばらつきがあった場合でも，このばらつきをなくして，ウェハ全体にわたり均一な回路を形成可能な例を説明する。
本実施の形態においては，上記の第１の実施の形態と同様に，マスク層２１２をマスクとして用いて，その下の反射防止膜（被エッチング層）２１０を選択的にプラズマエッチングする。そして，このエッチング処置は，プロセス条件の異なる少なくとも２つの工程（第１工程と第２工程）に分けて実施される。
まず，第１工程では，パターニングされたマスク層２１２を横方法へエッチングするトリミング処理を行う。これによって，マスク層２１２の各パターン幅が狭まることになる。しかも，単にパターン幅を狭めるだけでなく，パターン幅が異なっていた第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅Ｌ２１０と第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅Ｌ２２０が，第１工程終了時点で一致するようにプロセス条件を設定する。第１工程における具体的な設定条件の例を以下に示す。なお，この第１工程においては，マスク層２１２によってマスクされる被エッチング層としての反射防止膜２１０はほとんどエッチングされない。
処理ガス：Ｏ２（流量７０ｓｃｃｍ）
チャンバ内圧力：１０ｍＴｏｒｒ
上部電極印加高周波電力：２００Ｗ
下部電極印加高周波電力：０Ｗ
Ｈｅガス圧力（センター／エッジ）：３／３Ｔｏｒｒ
チャンバ内温度（トップ／ウォール／ボトム）：８０／６０／３０℃
エッチング時間：３５．６ｓｅｃ
上記のプロセス条件で第１工程を実施すると，図８（ｂ）に示すように，第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅Ｌ２１０が，パターン幅Ｌ２１１に縮小し，第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅Ｌ２２０も，パターン幅Ｌ２２１に縮小する。ただし，第２領域ｒｅｇ２２に属するマスク層２１２−２に対するトリミング量が多く，そのパターン幅の縮小率も大きい。この結果，初期状態でパターン幅が異なっていた第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅Ｌ２１０と第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅Ｌ２２０は，第１工程終了時点でそれぞれパターン幅Ｌ２１１およびパターン幅Ｌ２２１（＝Ｌ２１１）となり，両者は一致する。
図９は，エッチング時間（第１工程では「トリミング時間」）とマスク層２１２のパターン幅の関係を示している。同図中，第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅は，四角印でプロットされており，第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅は，丸印でプロットされている。同図によれば，エッチング時間３５．６ｓｅｃ経過時点で，マスク層２１２−１のパターン幅とマスク層２１２−２のパターン幅が一致していることがわかる。この第１工程のエッチング時間（３５．６ｓｅｃ）については，第１の実施の形態における第１工程の場合と同様の手法に基づいて決定することができる。
予め，同様の膜構造を有するウェハサンプルを用いて，マスク層のパターン幅（初期値）を測定しておく。次に，同一の条件下で第１工程を実施し，適当な時間で処理を止め，そのときのマスク層のパターン幅を測定する。ここで測定されたパターン幅と初期値との差を求める。そして，このパターン幅の差と処理時間から，第１工程におけるマスク層のパターン幅増加率（線分の傾き）を算出する。本実施の形態においては，パターン密度が「密」の領域に属するマスク層と，パターン密度が「疎」の領域に属するマスク層はパターン幅縮小率が異なるため，ある時間経過後にマスク層のパターン幅が一致する（線分が交わる）ことになる。この経過時間を第１工程の実施時間とする。本実施の形態においては「３５．６ｓｅｃ」である。なお，各種プロセスパラメータを変更することによってエッチング時間（第１工程の実施時間）を調整することができる。
図１０は，第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅と，第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅を測定した結果を示している。
初期状態，すなわちフォト・リソグラフィ工程を終えた時点での第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅Ｌ２１０は，１１４．９ｎｍであるのに対して，第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅Ｌ２２０は，１２６．４ｎｍと広い。その差は，１１．５ｎｍである。
本実施の形態にかかるエッチング方法の第１工程を実施すると，第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅Ｌ２１０は，９１．６ｎｍ（Ｌ２１１）に狭まり，第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅Ｌ２２０も，９３．０ｎｍ（Ｌ２２１）に狭まる。このとき，第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅の縮小率は，第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅の縮小率に比べて大きいため，両パターン幅の差は，１．４ｎｍとなる。この値は，実質的に第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅Ｌ２１１と第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅Ｌ２２１が一致していると言える程僅かなものである。
このように，第１工程を終了した時点で，パターン密度の疎密に関わらず，マスク層２１２のパターン幅が揃う。そして，続く第２工程において，パターン幅が揃ったマスク層２１２をマスクとして用いて，反射防止膜２１０をエッチングする。
第２工程では，反射防止膜２１０を縦方向にエッチングするだけでなく，第１工程において狭められたマスク層２１２のパターン幅をさらに狭める処理も行われる。すなわち，マスク層２１２に対するトリミングも併せて実施される。このトリミングは，第１工程の終了時点でのマスク層２１２のパターン幅に応じて実施される。例えば，第１工程において狭められたマスク層２１２のパターン幅が，最終的に要求される半導体装置の回路パターン幅よりなお広い場合には，トリミング処理を実施することが好ましい。本実施の形態においては，反射防止膜２１０に対するエッチング処理とマスク層２１２に対するトリミング処理が並行実施される。
第２工程におけるプロセス条件は，反射防止膜２１０に対するエッチング処理を考慮して設定されるだけでなく，第２工程においてマスク層２１２に対するトリミングを行う場合，上記の第１工程とは異なり，第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅と第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅が同等のレートで狭まっていくように設定される。第２工程における具体的な設定条件の例を以下に示す。
処理ガス：ＣＦ４（流量４０ｓｃｃｍ）＋Ｏ２（流量４０ｓｃｃｍ）
チャンバ内圧力：２０ｍＴｏｒｒ
上部電極印加高周波電力：６００Ｗ
下部電極印加高周波電力：１００Ｗ
オーバーエッチング：１０％
なお，第２工程では，反射防止膜２１０の下地層（ここではハードマスク層２０８）の露出を検出した後，上記のように１０％のオーバーエッチングを行い，エッチング処理を終了する。
上記のプロセス条件で第２工程を実施すると，図８（ｃ）に示すように，第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅Ｌ２１１が，パターン幅Ｌ２１２に縮小し，第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅Ｌ２２１も，パターン幅Ｌ２２２に縮小する。しかも，その縮小率は，マスク層２１２のパターン密度に関わらず一定である。この結果，第２工程終了時点で，パターン幅Ｌ２１２およびパターン幅Ｌ２２２は等しい。
また，第２工程では，パターン幅Ｌ２１２のマスク層２１２−１とパターン幅Ｌ２２２のマスク層２１２−２をマスクとして用いて，反射防止膜２１０がエッチングされる。したがって，反射防止膜２１０のパターン幅もパターン密度に関わらず，ウェハ全域で均一に調整される。
ここで再び図９と図１０を参照する。図９に示すように，第１工程で縮小したパターン幅は，第２工程において，パターン密度に関わらず一定のレートで更に縮小する。そして，マスク層２１２−１（および反射防止膜２１０）のパターン幅とマスク層２１２−２（および反射防止膜２１０）のパターン幅が一致した状態で第２工程が終了する。
図１０は，第２工程終了時における第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅Ｌ２１２と，第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅Ｌ２２２の測定結果を示している。本実施の形態にかかるエッチング方法の第２工程を実施すると，第１工程終了時点と比べて，第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅はさらに，６４．４ｎｍに狭まり，第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅もさらに，６３．０ｎｍに狭まる。そして，両パターン幅の差は，−１．４ｎｍとなる。この値は，実質的に第１領域ｒｅｇ２１に属するマスク層２１２−１のパターン幅Ｌ２１２と第２領域ｒｅｇ２２に属するマスク層２１２−２のパターン幅Ｌ２２２が一致していると言える程僅かなものである。
以上のように，第２の実施の形態にかかるエッチング方法によれば，第１工程において，マスク層２１２のパターン幅が狭められ，第２工程において，マスク層２１２がさらに所定のパターン幅まで狭められる。特に，第１工程では，マスク層２１２のパターン密度の疎密に応じて，異なるレートでパターン幅が縮小され，第１工程終了時点において，パターン密度の疎密に関係なく，全てのマスク層２１２のパターン幅が等しくなるように処理が実施される。したがって，初期状態において，マスク層２１２のパターン密度の疎密に起因してマスク層２１２のパターン幅が異なっている場合でも，最終的には，被エッチング層としての反射防止膜２１２のパターン幅を均一に調整することが可能となる。
また，第２の実施の形態にかかるエッチング方法によれば，初期状態においてマスク層２１２のパターン幅が大きなＣＤシフト量を有していても，第１工程および第２工程を実施して，マスク層２１２のパターン幅を設計値に合わせ込むことも可能となる。この結果，極めて微細な回路パターンを形成し，かつ，その回路パターンの寸法誤差も最小限に抑えることができる。
一般的に，フォト・リソグラフィ技術を用いてマスク層を幅１００ｎｍ以下に，しかもばらつきなくパターニングすることは難易度の高い処理である。今日では仕様上要求されるパターン幅がフォト・リソグラフィ技術でカバーできる限界レベルに達しようとしている。この点，第２の実施の形態にかかるエッチング方法によれば，フォト・リソグラフィ技術によって得ることが困難な超微細なＣＤ（例えば，７０ｎｍ以下）でマスク層２１２および反射防止膜２１０をパターニングすることも可能となる。
なお，上記第２の実施の形態の第１工程では，バイアス電力を印加しない状態で処理ガスとしてＯ２ガスを使用している。バイアス電力を印加しない場合，第１工程の処理ガスとして，ＣＦ４ガス+Ｏ２ガスも使用できるが，Ｏ２ガスのみを使用した方が（マスク層の横方向の削れ量）/（マスク層の縦方向の削れ量）の比を大きくでき，相対的にマスク層の縦方向の削れを低減できるので好ましい。
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
例えば，第１の実施の形態にかかるエッチング方法の説明の中で，第１工程においてＣＨＦ３ガスを処理ガスとして用いると記載したが，本発明はこれに限定されるものではなく，他のＣＨＦ系ガス，ＣＦ系ガス，ＣＨ系ガスなどを処理ガスとして用いてもよい。すなわち，マスク層の側壁に反応生成物を堆積させる他の処理ガスを選択するようにしてもよい。以下，適用可能な処理ガスの例を挙げる。
上記ＣＦ系ガスとしては，例えばＣＦ４，Ｃ２Ｆ４，Ｃ２Ｆ６，Ｃ３Ｆ６，Ｃ３Ｆ８，Ｃ４Ｆ６，Ｃ４Ｆ８（環状／直鎖状），Ｃ５Ｆ８（環状／直鎖状），Ｃ５Ｆ１０が挙げられる。
上記ＣＨＦ系ガスとしては，例えばＣＨＦ３，ＣＨ２Ｆ２，ＣＨ３Ｆ，Ｃ２Ｈ２Ｆ４，Ｃ２Ｈ６Ｆが挙げられる。
上記ＣＨ系ガスとしては，例えばＣＨ４，Ｃ２Ｈ６，Ｃ３Ｈ８，Ｃ２Ｈ４およびその他の不飽和炭化水素ガス，Ｃ３Ｈ６が挙げられる。
上述した第１及び第２の実施の形態における第２工程では，処理ガスとして，ＣＦ４ガスとＯ２ガスの両方のガスを用いていたが，ＣＦ４ガスのみを用いてもよい。
例えば第２の実施の形態において，上述したプロセス条件，つまり処理ガスとしてＯ２ガスを供給し，下部電極印加高周波電力０Ｗ（バイアス電力なし）の状態で第１工程を行い，その後第２工程において，処理ガスとしてＣＦ４ガスを供給する。なお，この第２工程のプロセス条件は，処理ガス以外，例えば上記第２の実施の形態のプロセス条件と同様とする。かかる場合，上述したように最終的に形成される反射防止膜２１０のパターン幅を均一に調整できることに加えて，エッチング時のマスク層２１２の縦方向の削れ量を減らすことができる。また，エッチング後のマスク層２１２のパターン幅と反射防止膜２１０のパターン幅との差を低減することができる。
ここで，第２工程に処理ガスとしてＣＦ４ガスを用いたときの上記効果について検証する。例えば図１３に示すように，マスク層２１２をマスクとして反射防止膜２１０をエッチングした場合，マスク層２１２は，パターン幅が狭められるだけでなく，縦方向にも削られる。また，反射防止膜２１０は，マスク層２１２よりもエッチングレートが高いので，エッチング終了時には，反射防止膜２１０のパターン幅がマスク層２１２のパターン幅よりも狭くなる傾向にある。なお，図１３において，Ｈは，エッチング時のマスク層２１２の縦方向の削れ量を示し，Ｉは，エッチング時のマスク層２１２のパターンの横方向の削れ量を示す。また，Ｊは，エッチング後のマスク層２１２のパターン幅を示す，Ｋは，エッチング後の反射防止膜２１０のパターン幅を示す。
発明者による実験によると，例えばエッチング時に処理ガスとしてＣＦ４ガスとＯ２ガスを用いて，上記実施の形態のエッチング方法と異なり１つの工程のみで反射防止膜２１０のエッチングを行った場合，エッチング後の形状のＩ/Ｈ比が0.40で，Ｋ/Ｊ比が0.69であった。一方，第２の実施の形態にかかるエッチング方法において，第２工程で処理ガスとしてＣＦ４ガスを用いた場合には，Ｉ/Ｈ比が0.67でＫ/Ｊ比が0.76であった。Ｉ/Ｈ比は，マスク層２１２の縦方向の削れ量に対する横方向の削れ量の割合である。これは，マスク層２１２のパターン幅を一定量狭めたときにどの程度縦方向に削れるかを示すものなので，マスク層２１２の縦方向の削れ量を測る目安となる。また，Ｋ/Ｊ比は，マスク層２１２のパターン幅と反射防止膜２１０のパターン幅との比なので，両者のパターン幅の差を測る目安となる。
上記実験から，第２工程時に処理ガスとしてＣＦ４ガスを用いた場合に，Ｉ/Ｈ比が0.40から0.67に大幅に上昇し，マスク層２１２の縦方向の削れ量が減少していることが分かる。かかる場合，エッチング時のマスク層の厚みが確保され，マスク層が被エッチング膜のマスクとしての機能を十分に果たすことができるので，エッチング特性を向上できる。
また，上記実験から，第２工程時にＣＦ４ガスを用いた場合に，Ｋ/Ｊ比が0.69から0.76に大幅に上昇し，マスク層２１２のパターン幅と反射防止膜２１０のパターン幅の差が低減していることが分かる。かかる場合，反射防止膜上に直立したマスク層のパターンの安定性が向上するので，マスク層のパターン倒れを防止できる。
なお，上記例では，第２の実施の形態の第２工程において，処理ガスとしてＣＦ４ガスを用いていたが，第１の実施の形態の第２工程において，ＣＦ４ガスを用いても同様の効果が得られる。また，第１の実施の形態においてＣＦ４ガスを用いる場合，このＣＦ４ガスは，第１工程においてマスク層のパターン幅を広げる際の処理ガスとしても用いることができるし，第２工程においてマスク層の縦方向の削れ量を低減し，マスク層と反射防止膜とのパターン幅の差を低減する際の処理ガスとしても用いることができる。ＣＦ４ガスを使用する場合，プロセス条件を変更することにより，被エッチング膜のエッチング速度やパターン幅の寸法を自在に制御できる。例えば，第１工程において，処理容器内の圧力を低くし，ＣＦ４ガスの流量を多くし，プラズマを生成させるための高周波電力を高くした場合，被エッチング層のエッチング速度が小さくなって，プラズマ反応生成物が堆積するので，マスク層のパターン幅を広げることができる。また，第２工程においてもプロセス条件を適切に設定することにより，マスク層のパターンの縦方向の減少を抑えつつ，被エッチング膜とマスク層のパターン幅の減少量を抑えるようにエッチングできる。
以上の実施の形態では，第１工程のエッチングが予め定められた設定時間で行われていたが，第１工程のエッチング中にマスク層のパターン幅を監視し，当該パターン幅が目標寸法に到達したときに第１工程を終了させてもよい。
かかる場合，例えば，プラズマ処理装置１０１内には，スキャトロメトリ（Scatterometry）法によりマスク層の表面構造を測定できる表面構造測定装置が設置される。そして，第１工程のエッチング時には，前記表面構造測定装置により，例えばマスク層２１２の比較的パターン密度が「密」である第１領域と，比較的疎のパターン密度が「疎」である第２領域のパターン幅が継続的に測定され，モニタリングされる。そして，第１領域と第２領域のパターン幅が目標寸法になり一致した時点で第１工程のエッチングが終了される。こうすることによって，マスク層２１２のパターン幅をより確実に均一化することができる。
本発明は，例えば処理ガスをプラズマ化して被処理体にエッチング処理を施すエッチング方法に適用可能である。
本発明の実施の形態にかかるプラズマ処理装置の概略構成図である。 図１に示したプラズマ処理装置によってエッチング処理される被処理体の膜構造を示す概略断面図である。 第１の実施の形態にかかるエッチング方法が適用された被処理体の工程毎の概略断面図である。 同実施の形態にかかるエッチング方法を実施したときのエッチング時間とパターン幅の関係を示すグラフである。 同実施の形態にかかるエッチング方法を実施することによって変化したパターン幅の実測結果を示す図である。 同実施の形態にかかるエッチング方法の第１工程終了時点でのパターン密度とＣＤバイアスとの関係を示すグラフである。 同実施の形態にかかるエッチング方法の第２工程終了時点でのパターン密度とＣＤバイアスとの関係を示すグラフである。 第２の実施の形態にかかるエッチング方法が適用された被処理体の工程毎の概略断面図である。 同実施の形態にかかるエッチング方法を実施したときのエッチング時間とパターン幅の関係を示すグラフである。 同実施の形態にかかるエッチング方法を実施することによって変化したパターン幅の実測結果を示す図である。 一般的なエッチング方法が適用された被処理体の工程毎の概略断面図である。 一般的なフォト・リソグラフィ工程においてパターニングされたマスク層の概略断面図である。 エッチング後のマスク層と反射防止膜の形状を示す縦断面の説明図である。
符号の説明
１０１ プラズマ処理装置
１０２ チャンバ
１０５ サセプタ
１２１ 上部電極
１４０ 第１の高周波電源
１４１ 第１の整合器
１５０ 第２の高周波電源
１５１ 第２の整合器
２００ 被処理体
２０２ ウェハ
２０４ 絶縁層
２０６ 導体層
２０８ ハードマスク層
２１０ 反射防止膜
２１２ マスク層
ｒｅｇ１１ 第１領域
ｒｅｇ１２ 第２領域

Claims (17)

  1. 予めパターニングされたマスク層の側壁にプラズマ反応生成物を堆積させて前記マスク層のパターン幅を広げる第１工程と，
    パターン幅が広げられた前記マスク層をマスクとして，被エッチング層をエッチングする第２工程と，
    を有することを特徴とする，エッチング方法。
  2. 前記第２工程において，前記マスク層の側壁をエッチングして前記マスク層のパターン幅を狭めながら，前記被エッチング層をエッチングすることを特徴とする，請求項１に記載のエッチング方法。
  3. 前記マスク層は，各パターンが接近して密に配置された第１領域と，各パターンが離間して疎に配置された第２領域とを有し，予めパターニングされた前記マスク層のパターン幅は，前記第１領域に属するマスク層と前記第２領域に属するマスク層との間で異なり，
    前記第１工程において，前記第１領域に属するマスク層のパターン幅と前記第２領域に属するマスク層のパターン幅が一致するように，前記各領域に属するマスク層のパターン幅を広げることを特徴とする，請求項１または２に記載のエッチング方法。
  4. 前記第１工程において，処理ガスとして，ＣＦ系ガス，ＣＨＦ系ガス，またはＣＨ系ガスのいずれかを用いることを特徴とする，請求項１〜３のいずれかに記載のエッチング方法。
  5. 前記処理ガスは，ＣＨＦ３であることを特徴とする，請求項４に記載のエッチング方法。
  6. 予めパターニングされたマスク層の側壁をエッチングして前記マスク層のパターン幅を狭める第１工程と，
    パターン幅が狭められた前記マスク層をマスクとして，当該マスク層の側壁をエッチングして前記マスク層のパターン幅をさらに狭めながら，被エッチング層をエッチングする第２工程と，
    を有することを特徴とする，エッチング方法。
  7. 前記マスク層は，各パターンが接近して密に配置された第１領域と，各パターンが離間して疎に配置された第２領域とを有し，予めパターニングされた前記マスク層のパターン幅は，前記第１領域に属するマスク層と前記第２領域に属するマスク層との間で異なり，
    前記第１工程において，前記第１領域に属するマスク層のパターン幅と前記第２領域に属するマスク層のパターン幅が一致するように，前記各領域に属するマスク層のパターン幅を狭めることを特徴とする，請求項６に記載のエッチング方法。
  8. 前記第１工程において，処理ガスとして，Ｏ２ガスを用いることを特徴とする，請求項６〜７のいずれかに記載のエッチング方法。
  9. 前記第１工程において，前記マスク層および前記被エッチング層を備える被処理体が載置される電極に対して電力を印加しないことを特徴とする，請求項６〜８のいずれかに記載のエッチング方法。
  10. 前記マスク層は，フォトレジスト材から成ることを特徴とする，請求項１〜９のいずれかに記載のエッチング方法。
  11. 前記フォトレジスト材は，ＡｒＦ光に感光することを特徴とする，請求項１０に記載のエッチング方法。
  12. 前記被エッチング層は，反射防止膜から成ることを特徴とする，請求項１〜１１のいずれかに記載のエッチング方法。
  13. 前記反射防止膜は，有機系材料から成ることを特徴とする，請求項１２に記載のエッチング方法。
  14. 前記第２工程において，処理ガスとして，ＣＦ４ガスとＯ２ガスの両方のガスを用いることを特徴とする，請求項１〜１３のいずれかに記載のエッチング方法。
  15. 前記第２工程において，処理ガスとして，ＣＦ４ガスを用いることを特徴とする，請求項１〜１３のいずれかに記載のエッチング方法。
  16. 前記マスク層には，コンタクトホールのパターンが形成されていることを特徴とする，請求項１〜１５のいずれかに記載のエッチング方法。
  17. 前記第１工程において，前記マスク層のパターン幅を監視し，当該パターン幅が目標寸法に到達したときに当該第１工程を終了することを特徴とする，請求項１〜１６のいずれかに記載のエッチング方法。
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KR1020040073632A KR100619111B1 (ko) 2003-09-29 2004-09-15 에칭 방법 및 이를 실행시키기 위한 프로그램이 기억된 컴퓨터기억매체
US10/943,983 US7256135B2 (en) 2003-09-29 2004-09-20 Etching method and computer storage medium storing program for controlling same
CNB2004100806705A CN1300637C (zh) 2003-09-29 2004-09-29 蚀刻方法和记录用于控制该方法的程序的计算机记录媒体

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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009505421A (ja) * 2005-08-18 2009-02-05 ラム リサーチ コーポレーション ラインエッジ粗さを低減させた特徴のエッチング
JP2009193988A (ja) * 2008-02-12 2009-08-27 Tokyo Electron Ltd プラズマエッチング方法及びコンピュータ記憶媒体
JP2010034393A (ja) * 2008-07-30 2010-02-12 Tokyo Electron Ltd 基板処理制御方法及び記憶媒体
JP2012209290A (ja) * 2011-03-29 2012-10-25 Fujifilm Corp レジストパターン形成方法およびそれを用いたパターン化基板の製造方法
US8449785B2 (en) 2009-03-05 2013-05-28 Tokyo Electron Limited Substrate processing method
JP2014209593A (ja) * 2013-03-22 2014-11-06 株式会社半導体エネルギー研究所 薄膜の加工方法、半導体装置の作製方法
KR101534883B1 (ko) * 2007-08-20 2015-07-07 램 리써치 코포레이션 마스크 트리밍
JP2015220251A (ja) * 2014-05-14 2015-12-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
US9293346B2 (en) 2012-04-17 2016-03-22 Tokyo Electron Limited Method for etching organic film and plasma etching device
JP2019041020A (ja) * 2017-08-25 2019-03-14 東京エレクトロン株式会社 被処理体を処理する方法
JP2019041021A (ja) * 2017-08-25 2019-03-14 東京エレクトロン株式会社 被処理体を処理する方法
JP2020017709A (ja) * 2018-07-27 2020-01-30 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP2020077753A (ja) * 2018-11-07 2020-05-21 東京エレクトロン株式会社 処理方法及び基板処理装置
JP2022105522A (ja) * 2018-07-27 2022-07-14 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723238B2 (en) * 2004-06-16 2010-05-25 Tokyo Electron Limited Method for preventing striation at a sidewall of an opening of a resist during an etching process
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7539969B2 (en) * 2005-05-10 2009-05-26 Lam Research Corporation Computer readable mask shrink control processor
US7465525B2 (en) * 2005-05-10 2008-12-16 Lam Research Corporation Reticle alignment and overlay for multiple reticle process
US20060292876A1 (en) * 2005-06-21 2006-12-28 Tokyo Electron Limited Plasma etching method and apparatus, control program and computer-readable storage medium
US7271108B2 (en) * 2005-06-28 2007-09-18 Lam Research Corporation Multiple mask process with etch mask stack
US20070211402A1 (en) * 2006-03-08 2007-09-13 Tokyo Electron Limited Substrate processing apparatus, substrate attracting method, and storage medium
JP2007294905A (ja) * 2006-03-30 2007-11-08 Hitachi High-Technologies Corp 半導体製造方法およびエッチングシステム
JP4861893B2 (ja) * 2006-07-28 2012-01-25 東京エレクトロン株式会社 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板の処理システム
US7491343B2 (en) * 2006-09-14 2009-02-17 Lam Research Corporation Line end shortening reduction during etch
JP2008078582A (ja) * 2006-09-25 2008-04-03 Hitachi High-Technologies Corp プラズマエッチング方法
JP4912907B2 (ja) * 2007-02-06 2012-04-11 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP5065787B2 (ja) * 2007-07-27 2012-11-07 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、および記憶媒体
US7998872B2 (en) * 2008-02-06 2011-08-16 Tokyo Electron Limited Method for etching a silicon-containing ARC layer to reduce roughness and CD
JP4638550B2 (ja) 2008-09-29 2011-02-23 東京エレクトロン株式会社 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
US9601349B2 (en) * 2009-02-17 2017-03-21 Macronix International Co., Ltd. Etching method
CN102117737B (zh) * 2009-12-30 2015-01-07 中国科学院微电子研究所 减小半导体器件中ler的方法及半导体器件
US11227767B2 (en) 2018-05-03 2022-01-18 Tokyo Electron Limited Critical dimension trimming method designed to minimize line width roughness and line edge roughness

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129614A (ja) * 1995-10-27 1997-05-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置の製造装置
JPH10242117A (ja) * 1997-02-26 1998-09-11 Sharp Corp 半導体装置の製造方法
JP2000183027A (ja) * 1998-12-11 2000-06-30 Mitsubishi Electric Corp 半導体装置の製造方法
JP2002343780A (ja) * 2001-05-01 2002-11-29 Applied Materials Inc ガス導入装置、成膜装置、及び成膜方法
WO2003007357A1 (fr) * 2001-07-10 2003-01-23 Tokyo Electron Limited Procede de gravure a sec

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68923247T2 (de) * 1988-11-04 1995-10-26 Fujitsu Ltd Verfahren zum Erzeugen eines Fotolackmusters.
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
JP2000077386A (ja) * 1998-08-27 2000-03-14 Seiko Epson Corp パターン形成方法
US6362111B1 (en) * 1998-12-09 2002-03-26 Texas Instruments Incorporated Tunable gate linewidth reduction process
TW525260B (en) * 1999-08-02 2003-03-21 Taiwan Semiconductor Mfg Shallow trench isolation pull-back process
US6461969B1 (en) * 1999-11-22 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Multiple-step plasma etching process for silicon nitride
US6569774B1 (en) * 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
JP2003077900A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US20040097077A1 (en) * 2002-11-15 2004-05-20 Applied Materials, Inc. Method and apparatus for etching a deep trench
US20040224524A1 (en) * 2003-05-09 2004-11-11 Applied Materials, Inc. Maintaining the dimensions of features being etched on a lithographic mask
US6955961B1 (en) * 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129614A (ja) * 1995-10-27 1997-05-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置の製造装置
JPH10242117A (ja) * 1997-02-26 1998-09-11 Sharp Corp 半導体装置の製造方法
JP2000183027A (ja) * 1998-12-11 2000-06-30 Mitsubishi Electric Corp 半導体装置の製造方法
JP2002343780A (ja) * 2001-05-01 2002-11-29 Applied Materials Inc ガス導入装置、成膜装置、及び成膜方法
WO2003007357A1 (fr) * 2001-07-10 2003-01-23 Tokyo Electron Limited Procede de gravure a sec

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009505421A (ja) * 2005-08-18 2009-02-05 ラム リサーチ コーポレーション ラインエッジ粗さを低減させた特徴のエッチング
KR101534883B1 (ko) * 2007-08-20 2015-07-07 램 리써치 코포레이션 마스크 트리밍
JP2009193988A (ja) * 2008-02-12 2009-08-27 Tokyo Electron Ltd プラズマエッチング方法及びコンピュータ記憶媒体
JP2010034393A (ja) * 2008-07-30 2010-02-12 Tokyo Electron Ltd 基板処理制御方法及び記憶媒体
US8449785B2 (en) 2009-03-05 2013-05-28 Tokyo Electron Limited Substrate processing method
JP2012209290A (ja) * 2011-03-29 2012-10-25 Fujifilm Corp レジストパターン形成方法およびそれを用いたパターン化基板の製造方法
US9293346B2 (en) 2012-04-17 2016-03-22 Tokyo Electron Limited Method for etching organic film and plasma etching device
JP2014209593A (ja) * 2013-03-22 2014-11-06 株式会社半導体エネルギー研究所 薄膜の加工方法、半導体装置の作製方法
JP2018139330A (ja) * 2013-03-22 2018-09-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015220251A (ja) * 2014-05-14 2015-12-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
JP2019041020A (ja) * 2017-08-25 2019-03-14 東京エレクトロン株式会社 被処理体を処理する方法
JP2019041021A (ja) * 2017-08-25 2019-03-14 東京エレクトロン株式会社 被処理体を処理する方法
US11133192B2 (en) 2017-08-25 2021-09-28 Tokyo Electron Limited Workpiece processing method
JP2020017709A (ja) * 2018-07-27 2020-01-30 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7066565B2 (ja) 2018-07-27 2022-05-13 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP2022105522A (ja) * 2018-07-27 2022-07-14 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7278456B2 (ja) 2018-07-27 2023-05-19 東京エレクトロン株式会社 プラズマ処理装置
JP2020077753A (ja) * 2018-11-07 2020-05-21 東京エレクトロン株式会社 処理方法及び基板処理装置
JP7195113B2 (ja) 2018-11-07 2022-12-23 東京エレクトロン株式会社 処理方法及び基板処理装置

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KR100619111B1 (ko) 2006-09-04
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