KR20040035596A - 드라이 에칭 방법 - Google Patents

드라이 에칭 방법 Download PDF

Info

Publication number
KR20040035596A
KR20040035596A KR10-2003-7013572A KR20037013572A KR20040035596A KR 20040035596 A KR20040035596 A KR 20040035596A KR 20037013572 A KR20037013572 A KR 20037013572A KR 20040035596 A KR20040035596 A KR 20040035596A
Authority
KR
South Korea
Prior art keywords
gas
etching
tungsten
flow rate
layer
Prior art date
Application number
KR10-2003-7013572A
Other languages
English (en)
Other versions
KR100593826B1 (ko
Inventor
아키테루 고
도시히로 미우라
다카유키 후카사와
아키타카 시미즈
마사토 구시비키
아사오 야마시타
후미히코 히구치
Original Assignee
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2001121794A external-priority patent/JP2002319569A/ja
Priority claimed from JP2001364621A external-priority patent/JP3986808B2/ja
Application filed by 동경 엘렉트론 주식회사 filed Critical 동경 엘렉트론 주식회사
Publication of KR20040035596A publication Critical patent/KR20040035596A/ko
Application granted granted Critical
Publication of KR100593826B1 publication Critical patent/KR100593826B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

에칭 가스로서 Cl2+O2의 가스를 사용하고, 플라즈마 에칭에 의해서 텅스텐 실리사이드층(104)을 에칭한다. 텅스텐 실리사이드층(104)의 에칭이 거의 종료한 시점에서 에칭 가스를 Cl2+O2+NF3로 변경하고, 플라즈마 에칭에 의한 오버에칭을 하고, 텅스텐 실리사이드층(104)의 하측에 형성된 폴리실리콘층(103)을 약간 균일하게 에칭한 상태로 에칭 공정을 종료한다. 이것에 의해서 종래에 비교하여 폴리실리콘층(103)의 잔막량을 균일화할 수 있고, 양질인 반도체 장치를 안정적으로 제조할 수 있다.

Description

드라이 에칭 방법{DRY ETCHING METHOD}
최근, 반도체 장치의 전극재료 등으로서 텅스텐 실리사이드와 텅스텐이 많이 사용되고 있다. 또한, 반도체 장치에 있어서의 MOS 트랜지스터의 게이트 전극으로는 폴리실리콘층(다결정 실리콘) 위에 텅스텐 실리사이드 등의 금속 실리사이드를 적층시킨 폴리사이드 구조의 것이 많이 사용되고 있다.
이러한 폴리사이드 구조의 게이트 전극 등을 제조하는 경우, 도 10a에 도시하는 바와 같이 실리콘 기판(201)상에 게이트 산화막(SiO2)(202), 폴리실리콘층(203), 텅스텐 실리사이드층(204)을 이 순서대로 순차적으로 형성하고, 텅스텐 실리사이드층(204)의 위에 실리콘 질화막과 포토 레지스트 등으로 이루어지는 패터닝된 마스크층(205)을 형성한다.
그리고, 이 마스크층(205)을 거쳐서 에칭을 함으로써, 먼저 텅스텐 실리사이드층(204)을 패터닝한다.
이러한 텅스텐 실리사이드층(204)의 에칭 공정에서는, 종래에 Cl2+O2등으로 이루어지는 에칭 가스를 사용한 플라즈마 에칭이 일반적으로 사용되고 있다.
또한, 상기의 텅스텐 실리사이드층(204)의 에칭시에, 일반적으로 단(段) 차이부의 제거 등을 위해서 어느 정도 소위 오버에칭이 실행되고 있고, 이 오버에칭에 의해서 도 10b에 도시하는 바와 같이 폴리실리콘층(203)의 표면도 어느 정도 에칭된다.
또한, 상기 텅스텐 실리사이드층(204)의 에칭 후, 폴리실리콘층(203)을 에칭함으로써, 소정 패턴의 폴리사이드 구조를 얻을 수 있다.
상술한 바와 같이, 종래의 텅스텐 실리사이드층의 에칭 공정에서는 Cl2+O2등으로 이루어지는 에칭 가스를 사용한 1단계의 플라즈마 에칭이 일반적으로 사용되고 있다.
그러나, 상기 종래 방법에서는 텅스텐 실리사이드와 폴리실리콘의 선택비를 높이기 위해서 조건을 변경하면, 패턴형상의 악화와 찌꺼기가 발생한다고 하는 문제가 발생하기 때문에, 텅스텐 실리사이드와 폴리실리콘의 선택비를 높이기 어렵다. 이 때문에, 상술한 오버에칭시에 하층인 폴리실리콘층이 많이 에칭되어, 웨이퍼면 내에 있어서 에칭 종료시의 폴리실리콘층의 잔막량(도 10b에 도시하는 R)에 큰 격차가 발생한다고 하는 문제가 있었다.
상기 문제는, 특히 형성되는 패턴의 형상이 인접하는 패턴끼리 근접하여 조밀하게 배치된 부분과, 인접하는 패턴끼리 이간하여 드문드문 배치된 부분을 갖는 경우에 큰 문제가 된다.
즉, 패턴이 조밀하게 배치된(패턴 개공(開孔) 직경 : 패턴 개공 사이의 거리=1:0.8 내지 1:1) 부분과, 드문드문 배치된(패턴 개공 직경 : 패턴 개공 사이의 거리=1:10 내지 1:10000) 부분에 대하여, 텅스텐 실리사이드의 에칭 레이트(에칭 속도)에 차이가 발생한다. 이 에칭 레이트의 차이의 결과로서, 기초인 폴리실리콘층이 노출하는 타이밍에 어긋남이 발생하고, 폴리실리콘층이 일찍 노출한 부분에서는 폴리실리콘층의 에칭량이 많아져 잔막량이 감소하고, 반대로 폴리실리콘층이 늦게 노출한 부분에서는 폴리실리콘층의 에칭량이 적어져 잔막량이 많아지기 때문에, 폴리실리콘층의 잔막량에 큰 격차가 발생하기 때문이다.
그리고, 상기한 바와 같이 폴리실리콘층의 잔막량에 큰 격차가 발생하면, 다음 공정인 폴리실리콘층의 에칭 공정에서, 폴리실리콘층의 잔막량이 적은 부분에서는 잔막량이 많은 부분에 비교하여 빨리 하층인 게이트 산화막이 노출하여, 게이트 산화막이 노출하는 타이밍에 어긋남이 발생한다. 이 때문에, 일찍 노출한 게이트 산화막이 손상(damage)을 받아, 게이트 산화막으로서 파손되기 쉽게 되어버리고, 양품률의 저하와 품질의 저하를 초래한다고 하는 문제가 있었다.
본 발명은 반도체 장치의 제조에 있어서의 드라이 에칭 방법에 관한 것으로, 특히 폴리실리콘층 위에 형성된 텅스텐 실리사이드(tungsten silicide)층과 텅스텐층을 마스크층(mask layer)을 거쳐서 에칭하는 드라이 에칭 방법에 관한 것이다.
도 1a 내지 도 1c는 본 발명의 일실시예를 설명하기 위한 웨이퍼 단면의 구성을 모식적으로 도시하는 도면이다.
도 2는 본 발명의 일실시예에 사용하는 장치의 구성의 예를 도시하는 도면이다.
도 3은 본 발명의 일실시예에 있어서의 종점 검출의 예를 설명하기 위한 도면이다.
도 4는 가스의 유량비와 선택비의 관계를 도시하는 도면이다.
도 5a 및 도 5b는 본 발명의 다른 실시예를 설명하기 위한 웨이퍼 단면의 구성을 모식적으로 도시하는 도면이다.
도 6a 내지 도 6c는 본 발명의 다른 실시예를 설명하기 위한 웨이퍼 단면의 구성을 모식적으로 도시하는 도면이다.
도 7은 본 발명의 일실시예에 있어서의 종점 검출의 예를 설명하기 위한 도면이다.
도 8a 및 도 8b는 본 발명의 다른 실시예를 설명하기 위한 웨이퍼 단면의 구성을 모식적으로 도시하는 도면이다.
도 9a 내지 도 9c는 본 발명의 다른 실시예를 설명하기 위한 웨이퍼 단면의 구성을 모식적으로 도시하는 도면이다.
도 10a 및 도 10b는 종래 기술을 설명하기 위한 웨이퍼 단면의 구성을 모식적으로 도시하는 도면이다.
그래서, 본 발명의 목적은 종래에 비교하여 폴리실리콘층의 잔막량을 균일화할 수 있고, 양질인 반도체 장치를 안정적으로 제조할 수 있는 드라이 에칭 방법을 제공하고자 하는 것이다.
상술한 과제를 해결하기 위해서, 본 발명은 실리콘 상의 텅스텐 실리사이드를 Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명은 추가로 상기 Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정 전에 실리콘 상의 텅스텐 실리사이드를 Cl2가스와 O2가스를 포함하는 에칭 가스로 에칭하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명은 상기 Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정에서, 상기 Cl2가스와 O2가스를 포함하는 에칭 가스로 에칭하는 공정보다 Cl2가스에 대한 O2가스의 유량비(O2가스 유량/Cl2가스 유량)를 증가시키는 것을 특징으로 한다.
또한, 본 발명은 상기 Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정에서의 에칭 가스 전체에 대한 O2가스의 유량비가 0.2 이상 0.5 이하[0.2≤(O2가스 유량/(Cl2가스 유량+O2가스 유량+NF3가스 유량))≤0.5]인 것을 특징으로 한다.
또한, 본 발명은 상기 텅스텐 실리사이드를, 인접하는 패턴끼리 근접하여 조밀하게 배치된 부분과, 인접하는 패턴끼리 이간하여 드문드문 배치된 부분을 갖는 패턴으로 에칭하는 것을 특징으로 한다.
또한, 본 발명은 실리콘 상의 텅스텐을 N2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정을 갖는 것을 특징으로 한다. 또한, 본 발명은 상기 에칭 가스가 추가로 O2가스를 포함하는 것을 특징으로 한다.
또한, 본 발명은 추가로 상기 N2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정 전에 실리콘 상의 텅스텐을 Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명은 실리콘 상의 텅스텐을 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정을 갖는 것을 특징으로 한다. 또한, 본 발명은 질화 실리콘층을 마스크로 하여 상기 텅스텐을 에칭하는 것을 특징으로 한다.
또한, 본 발명은 실리콘 상의 텅스텐을, Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로서, 해당 에칭 가스 전체에 대한 Cl2가스의 유량비가 0보다 크고 0.125 이하[0<(Cl2가스 유량/(Cl2가스 유량+O2가스 유량+NF3가스 유량)≤0.125]인 에칭 가스로 에칭하는 에칭 공정을 갖는 것을 특징으로 한다.
또한, 본 발명은 추가로 상기 에칭 가스로 에칭하는 공정 전에 해당 공정보다 에칭 가스 전체에 대한 Cl2가스의 유량비가 큰 에칭 가스로 실리콘 상의 텅스텐을 에칭하는 전(前)단계의 에칭 공정을 갖는 것을 특징으로 한다.
또한, 본 발명은 피 처리 기판이 탑재되는 하부 전극에 고주파 전력을 공급 가능하도록 구성된 평행 평판형의 플라즈마 에칭 장치에 의해서, 상기 전단의 에칭 공정 및 상기 에칭 공정이 실행되고, 상기 에칭 공정에 있어서 상기 하부 전극에 인가되는 고주파 전력이 상기 전단의 에칭 공정에 있어서 상기 하부 전극에 인가되는 고주파 전력보다도 증가되는 것을 특징으로 한다.
또한, 본 발명은 상기 전단의 에칭 공정과 상기 에칭 공정을, 플라즈마중 파장이 578 nm 부근인 빛, 또는 파장이 542 nm 부근인 빛을 검출하여 이 검출광의 변화에 근거하여 실행하는 것을 특징으로 한다. 또한, 본 발명은 상기 텅스텐을, 인접하는 패턴끼리 근접하여 조밀하게 배치된 부분과, 인접하는 패턴끼리 이간하여 드문드문 배치된 부분을 갖는 패턴으로 에칭하는 것을 특징으로 한다.
또한, 본 발명은 상기 실리콘과 상기 텅스텐 사이에 장벽 금속(barrier metal)층이 설치되어 있는 것을 특징으로 한다.
이하, 본 발명의 실시예에 따른 드라이 에칭 방법에 대하여 도면을 참조하면서 설명한다.
도 1은 본 발명의 일실시예를 설명하기 위해서, 반도체 웨이퍼(실리콘 기판)의 종단면의 일부를 확대하여 모식적으로 도시한 것이다. 상기 도면 1a에 도시하는 바와 같이, 실리콘 기판(101)의 위에는 게이트 산화막(SiO2)(102), 폴리실리콘층(103), 텅스텐 실리사이드층(104)이 하측으로부터 이 순서대로 형성되어 있고, 텅스텐 실리사이드층(104) 상에는 소정의 패턴으로 패터닝된 마스크층(105)이 형성되어 있다.
상기 마스크층(105)은 실리콘 질화막과 포토 레지스트 등으로 구성되어 있고, 도면중 좌측 부분에 도시하는 바와 같이, 인접하는 패턴끼리 근접하여 조밀하게 배치된 부분과, 도면중 우측 부분에 도시하는 바와 같이, 인접하는 패턴끼리 이간하여 드문드문 배치된 부분을 갖는 형상의 패턴으로 되어 있다.
본 실시예에서는 우선 도 1a에 도시하는 상태로부터, 에칭 가스로서 Cl2+O2의 가스를 사용하여, 플라즈마 에칭에 의해서 텅스텐 실리사이드층(104)을 에칭한다.
그리고, 도 1b에 도시하는 상태와 같이, 텅스텐 실리사이드층(104)의 하측에 형성된 폴리실리콘층(103)이 노출한 시점[텅스텐 실리사이드층(104)의 하부가 남아 있는 상태]에서 에칭 가스를 상기 가스로부터 Cl2+O2+NF3로 변경하고, 플라즈마 에칭에 의한 오버에칭을 하여, 도 1c에 도시하는 상태와 같이, 텅스텐 실리사이드층(104)을 완전히 에칭한다. 이 때, 텅스텐 실리사이드층(104)의 하측에 형성된 폴리실리콘층(103)을 약간 균일하게 에칭한 상태로 에칭 공정을 종료한다.
이것에 의해서, Cl2+O2의 에칭 가스를 사용한 종래의 1단계에 의한 에칭과같이, 패턴 형상이 양호하고 찌꺼기가 발생하는 일도 없이 에칭을 할 수 있고, 또한 오버에칭시의 텅스텐 실리사이드와 폴리실리콘의 선택비(텅스텐 실리사이드의 에칭 레이트/폴리실리콘의 에칭 레이트)를 높일 수 있으므로, 텅스텐 실리사이드층(104)의 에칭 공정 종료시에 있어서의 폴리실리콘층(103)의 잔막량을 실리콘 기판(101)의 면내에 있어서 보다 균일화할 수 있다.
도 2는 본 발명의 실시예에 사용하는 플라즈마 처리 장치의 구성의 일례를 모식적으로 도시하는 것이다. 동 도면에 도시하는 바와 같이, 플라즈마 처리 장치(1)는 전극판이 상하 평행하게 대향하고, 한쪽에 플라즈마 형성용 전원이 접속된 용량 결합형 평행 평판 에칭 장치로서 구성되어 있다.
이 에칭 처리 장치(1)는, 예컨대 표면이 양극(陽極) 산화 처리(알루마이트 처리)된 알루미늄으로 이루어지는 원통형상으로 성형된 챔버(chamber)(2)를 갖고 있고, 이 챔버(2)는 보안 접지되어 있다. 챔버(2)내의 바닥부에는 세라믹 등의 절연판(3)을 거쳐서, 웨이퍼(W)[실리콘 기판(101)]를 탑재하기 위한 대략 원기둥형상의 서셉터 지지대(4)가 설치되어 있고, 또한 이 서셉터 지지대(4) 위에는 하부 전극을 구성하는 서셉터(susceptor)(5)가 설치된다. 이 서셉터(5)에는 고역 필터(HPF; High Pass Filter)(6)가 접속되어 있다.
서셉터 지지대(4)의 내부에는 온도 조절 매체실(7)이 설치되어 있고, 도입관(8)을 거쳐서 온도 조절 매체실(7)로 온도 조절 매체가 도입, 순환되어, 서셉터(5)를 소망하는 온도로 제어할 수 있도록 되어 있다.
서셉터(5)는 그 상부 중앙부가 볼록 형상의 원판형상으로 성형되고, 그 위에웨이퍼(W)와 대략 동일한 형태의 정전 척(electrostatic chuck)(11)이 설치된다. 정전 척(11)은 절연재의 사이에 전극(12)이 개재된 구성으로 되어 있고, 전극(12)에 접속된 직류 전원(13)으로부터 예컨대 1.5 kV의 직류 전압이 인가됨으로써, 쿨롱의 힘에 의해서 웨이퍼(W)를 정전 흡착한다.
그리고, 절연판(3), 서셉터 지지대(4), 서셉터(5), 또한 정전 척(11)에는 피 처리체인 웨이퍼(W)의 이면에 열전도 매체, 예컨대 He 가스 등을 공급하기 위한 가스통로(14)가 형성되어 있고, 이 열전도 매체를 거쳐서 서셉터(5)와 웨이퍼(W) 사이의 열 전달이 이루어져, 웨이퍼(W)가 소정의 온도로 유지되도록 되어 있다.
서셉터(5)의 상단 주연부에는 정전 척(11)상에 탑재된 웨이퍼(W)를 둘러싸도록, 환상(둥근 형상)의 포커스 링(focus ring)(15)이 배치되어 있다. 이 포커스 링(15)은 세라믹 또는 석영 등의 절연성 재료로 이루어져 있고, 에칭의 균일성을 향상시키도록 되어 있다.
또한, 서셉터(5)의 위쪽에는 이 서셉터(5)와 평행하게 대향하여 상부 전극(21)이 설치되어 있다. 이 상부 전극(21)은 절연재(22)를 거쳐서 챔버(2)의 상부에 지지되어 있고, 서셉터(5)와의 대향면을 구성하고, 다수의 토출 구멍(23)을 갖는 예컨대 카본, 석영으로 이루어지는 전극판(24)과, 이 전극(24)을 지지하는 도전성 재료, 예컨대 표면이 양극 산화 처리된 알루미늄으로 이루어지는 전극 지지체(25)에 의해서 구성되어 있다. 또한, 서셉터(5)와 상부 전극(21)과의 간격은 조절 가능하게 되어 있다.
상부 전극(21)에 있어서의 전극 지지체(25)의 중앙에는 가스 도입구(26)가설치된다. 이 가스 도입구(26)에는 가스 공급관(27)이 접속되어 있고, 또한 이 가스 공급관(27)에는 밸브(28) 및 질량 흐름 제어기(mass flow controller)(29)를 거쳐서, 처리 가스 공급원(30)이 접속되어 있다. 그리고, 이 처리 가스 공급원(30)으로부터 플라즈마 에칭을 위한 에칭 가스가 공급되도록 되어 있다. 또한, 도 2에는 상기 처리 가스 공급원(30) 등으로 이루어지는 처리 가스 공급계를 하나만 도시하고 있지만, 이들 처리 가스 공급계는 복수 설치되어 있고, 예컨대 Cl2, O2, NF3등의 가스를 각각 독립적으로 유량 제어하고, 챔버(2) 내로 공급할 수 있도록 구성되어 있다.
한편, 챔버(2)의 바닥부에는 배기관(31)이 접속되어 있고, 이 배기관(31)에는 배기 장치(35)가 접속되어 있다. 배기 장치(35)는 터보 분자 펌프 등의 진공 펌프를 구비하고 있고, 이에 따라 챔버(2) 내를 소정의 감압 분위기, 예컨대 1Pa 이하의 소정의 압력까지 진공 상태로 할 수 있도록 구성되어 있다. 또한, 챔버(2)의 측벽에는 게이트 밸브(32)가 설치되어 있고, 이 게이트 밸브(32)를 개방한 상태에서 웨이퍼(W)가 인접하는 로드록실(도시하지 않음)과의 사이에서 반송되도록 되어 있다.
상부 전극(21)에는 제 1 고주파 전원(40)이 접속되어 있고, 그 급전선에는 정합기(41)가 사이에 삽입되어 있다. 또한, 상부 전극(21)에는 저역필터(LPF; Low Pass Filter)(42)가 접속되어 있다. 이 제 1 고주파 전원(40)은 50 내지 150MHz 범위의 주파수를 갖고 있고, 이와 같이 높은 주파수를 인가함으로써 챔버(2) 내에바람직한 해리 상태로, 또한 고밀도의 플라즈마를 형성할 수 있어, 종래보다 저압조건하의 플라즈마 처리가 가능해진다. 이 제 1 고주파 전원(40)의 주파수는 50 내지 80 MHz가 바람직하고, 전형적으로는 도시한 60 MHz 또는 그 근방의 조건이 채용된다.
하부 전극으로서의 서셉터(5)에는 제 2 고주파 전원(50)이 접속되어 있고, 그 급전선에는 정합기(51)가 사이에 삽입되어 있다. 이 제 2 고주파 전원(50)은 수 내지 십수 MHz의 범위의 주파수를 갖고 있고, 이러한 범위의 주파수를 인가함으로써, 피처리체인 웨이퍼(W)에 대하여 손상(damage)을 가하지 않고 적절한 이온 작용을 부여할 수 있다. 제 2 고주파 전원(50)의 주파수는 전형적으로는 도시한 13.56 MHz 또는 그 근방의 조건이 채용된다.
다음에, 상기 구성의 플라즈마 처리 장치(1)에 의해서, 웨이퍼(W)[실리콘 기판(101)]에 형성된 텅스텐 실리사이드층(104)을 에칭하는 공정에 대하여 설명한다.
우선, 상술한 도 1a의 상태로 된 웨이퍼(W)[실리콘 기판(101)]를 게이트 밸브(32)를 개방하여 도시하지 않은 로드록실로부터 챔버(2)내로 반입하고, 정전 척(11) 상에 탑재한다. 그리고, 고압 직류 전원(13)으로부터 직류 전압을 인가함으로써, 웨이퍼(W)를 정전 척(11) 상에 정전 흡착한다.
이어서, 게이트 밸브(32)를 닫고, 배기 기구(35)로 챔버(2) 내를 소정의 진공도까지 진공 처리한 후, 밸브(28)를 개방하고, 처리 가스 공급원(30)으로부터 Cl2+O2의 에칭 가스(제 1 에칭 가스)를 질량 흐름 제어기(29)에 의해서 그 유량을조정하면서, 처리 가스 공급관(27), 가스 도입구(26), 상부 전극(21)의 중공부, 전극판(24)의 토출 구멍(23)을 통하여, 도 2의 화살표로 도시하는 바와 같이 웨이퍼(W)에 대하여 균일하게 토출시킨다. 이와 함께, 챔버(2) 내의 압력이 소정의 압력으로 유지되고, 제 1 고주파 전원(40) 및 제 2 고주파 전원(50)으로부터 상부 전극(21) 및 하부 전극으로서의 서셉터(5)에 고주파 전압을 인가하고, 에칭 가스를 플라즈마화하여, 웨이퍼(W)의 텅스텐 실리사이드층(104)을 에칭(메인 에칭)한다.
그리고, 도시하지 않은 종점 검출기에 의해서, 텅스텐 실리사이드층(104)의 에칭의 종점이 검출되고, 상술한 도 1b의 상태로 된 시점에서 일단 에칭을 정지하여 에칭 가스를 전환하거나, 또는 에칭을 속행하면서 에칭 가스만을 전환함으로써, 에칭 가스를 Cl2+O2+NF3(제 2 에칭 가스)로 하여 오버에칭을 한다. 이 오버에칭을 소정 시간 실행하여, 상술한 도 1c의 상태로 된 시점에서 오버에칭을 정지하고, 텅스텐 실리사이드층(104)의 에칭 공정을 종료한다.
상술한 공정에 의해서, 우선 이하의 조건,
제 1 에칭 가스 : Cl2(유량 33 sccm)+O2(유량 2 sccm)
압력 : 0.67 Pa
상부 전극 인가 고주파 전력 : 475 W
하부 전극 인가 고주파 전력 : 50 W
전극간 거리 : 150 mm
에 의해서 제 1 에칭 공정(메인 에칭)을 실행하고, 다음에 이하의 조건,
제 2 에칭 가스 : Cl2(유량 10 sccm)+O2(유량 20 sccm)+NF3(유량 20 sccm)
압력 : 1.3 Pa
상부 전극 인가 고주파 전력 : 500 W
하부 전극 인가 고주파 전력 : 10O W
전극간 거리 : 150 mm
에 의해서 제 2 에칭 공정(오버에칭)을 실행했다.
또한, 상기 에칭 공정의 전환은 도 3에 도시하는 바와 같이 플라즈마 중의 파장 704 nm인 빛이 감소함으로써, 검출되는 텅스텐 실리사이드층(104)의 에칭의 종점[도 3에 도시되는 곡선의 사면(slope)의 종점(E)]을 종점 검출 장치에 의해서 검출함으로써 실행했다. 또한, 제 2 에칭 공정(오버에칭)은 제 1 에칭 공정(메인 에칭)을 실행한 시간에 대하여, 40 %에 상당하는 시간 실행했다.
제 1 에칭 공정의 종점은 기초인 폴리실리콘층(103)이 노출하기 시작한 E'로부터 텅스텐 실리사이드층(104)의 에칭이 완료하기 직전인 E의 사이의 소정의 타이밍에서 검출하는 것이 바람직하다. 폴리실리콘층(103)의 오버에칭을 가장 억제할 때에는 E'을 제 1 에칭 공정의 종점으로 하는 것이 바람직하다.
또한, 에칭후의 웨이퍼를 주사 전자 현미경(SEM; Scanning Electron Microscope)으로 관찰한 결과, 패터닝된 텅스텐 실리사이드층(104)의 형상도 양호하고 찌꺼기도 볼 수 없었다. 또한, 상기 공정에 이어서, 폴리실리콘층(103)의 에칭을 한 결과, 패터닝된 폴리실리콘층(103) 및 텅스텐 실리사이드층(104)의 형상도 양호하고 찌꺼기도 볼 수 없었다.
또한, 상기 제 2 에칭 공정에 있어서의 텅스텐 실리사이드와 폴리실리콘의 선택비(텅스텐 실리사이드의 에칭 레이트/폴리실리콘의 에칭 레이트)를 측정한 결과, 블랑켓(blanket)(패턴이 없는) 웨이퍼에 대해서는 2.1, 패턴이 있는 웨이퍼에 대해서는 4.4였다. 한편, 제 1 에칭 공정에 있어서의 상기 선택비는 각각 1.1과 1.5이며, 제 2 에칭 공정에서 제 1 에칭 공정에 비교하여 선택비가 향상하고 있는 것이 확인되었다.
상기의 예에서는 제 2 에칭 공정에 있어서 제 1 에칭 공정과 비교하여 O2의 유량비를 증가시켜서 선택비(텅스텐 실리사이드의 에칭 레이트/폴리실리콘의 에칭 레이트)를 향상시키고, NF3을 첨가함으로써 찌꺼기를 억제하고 있다.
이들 가스의 유량비를 변경했을 때의 블랑켓(패턴이 없는) 웨이퍼에서의 선택비(텅스텐 실리사이드의 에칭 레이트/폴리실리콘의 에칭 레이트)의 변화를 조사한 결과를 나타내는 것이 도 4이다.
상기 도면에 있어서, 삼각형의 각 정점은 각각 Cl2, O2, NF3의 유량이 100 %, 이들 정점에 대향하는 변 위가 O %인 경우를 도시하고 있고, 각 정점으로부터 대향하는 변을 향하여 점차로 유량비가 감소하는 것을 도시하고 있다. 그리고, 이 삼각형의 각부에 기재된 원이 그 크기에 따라서 선택비의 수치를 나타내고 있고, 도면중 사선을 부여한 원은 에칭보다 증착(deposition)이 많이 발생했기 때문에, 막두께가 증가한 것을 도시하고 있다.
이 도 4에 도시된 바와 같이, O2에 대해서는 너무 유량비를 많게 하면, 에칭이 진행하지 않고, 증착이 발생해 버린다. 이 때문에, 도 4에 굵은 선으로 둘러싼 범위, 즉 O2의 유량비를 20 내지 50%의 유량비의 범위로 하는 것이 바람직하다. 이러한 유량비의 범위로 함으로써, 블랑켓(패턴이 없는) 웨이퍼에 대하여 선택비 약 1.5 이상을 얻을 수 있다.
이상 설명한 바와 같이, 본 실시예에 의하면, 종래에 비교하여 폴리실리콘층의 잔막량을 균일화할 수 있다. 따라서, 폴리실리콘층을 에칭할 때에, 하층의 산화막층이 손상을 받는 것을 억제할 수 있고, 이것에 의해서 게이트 산화막이 파손되는 것을 억제할 수 있다.
또한, 상기 예에서는 제 1 에칭 가스로서 Cl2+O2를 사용한 경우에 대하여 설명했지만, 제 1 에칭 가스는 텅스텐 실리사이드층을 패턴 형상이 좋고, 찌꺼기를 발생하지 않고 에칭할 수 있는 가스라면 좋고, 예컨대 Cl2+SF6등의 Cl2를 포함하는 다른 가스 등이라도 무방하다. 또한, 제 1 및 제 2 에칭 가스에는 Ar 등의 불활성 가스를 첨가해도 좋다.
다음에, 상기 텅스텐 실리사이드층 대신에 텅스텐층을 에칭하는 경우에 대하여 설명한다.
도 5a에 도시하는 바와 같이, 실리콘 기판(501) 위에는 게이트산화막(SiO2)(502), 폴리실리콘층(503), 질화 텅스텐 등으로 이루어지는 장벽 금속층(504), 텅스텐층(505)이 하측으로부터 이 순서대로 형성되어 있고, 텅스텐층(505) 상에는 소정의 패턴으로 패터닝된 마스크층(506)이 형성되어 있다. 각 층의 막 두께는 예컨대 게이트 산화막(502)이 3.5 내지 6.5 nm, 폴리실리콘층(503)이 80 nm, 장벽 금속층(504)이 4 nm, 텅스텐층(505)이 35 nm, 마스크층(506)이 150 nm 정도로 된다.
상기 마스크층(506)은 실리콘 질화막 등으로 구성되어 있고, 도면중 좌측 부분에 도시하는 바와 같이 인접하는 패턴끼리 근접하여 조밀하게 배치된 부분과, 도면중 우측 부분에 도시하는 바와 같이 인접하는 패턴끼리 이간하여 드문드문 배치된 부분을 갖는 형상의 패턴으로 되어 있다.
상기 실리콘 기판(501)에 있어서, 도 5a에 도시하는 상태로부터, 에칭 가스로서 Cl2+O2+NF3의 가스를 사용하여, 플라즈마 에칭에 의해서 텅스텐층(505) 및 장벽 금속층(504)을 에칭한 경우, 패턴형상이 양호하고, 찌꺼기가 발생하는 일 없이 에칭을 할 수 있다. 그러나, 이 경우, 텅스텐과 폴리실리콘의 선택비(텅스텐의 에칭 레이트/폴리실리콘의 에칭 레이트)가 약 1로, 하층의 폴리실리콘층(503)이 에칭되어 그 막 두께 감소량이 많아진다고 하는 문제가 있다.
이 때문에, 에칭 가스로서 도 5b에 도시하는 바와 같이 N2+O2+NF3의 가스를 사용하고, 플라즈마 에칭에 의해서 텅스텐층(505) 및 장벽 금속층(504)을 에칭한다. 그리고, 텅스텐층(505) 및 장벽 금속층(504)이 완전히 제거되고, 폴리실리콘층(503)이 완전히 노출한 상태로 된 시점에서 에칭 공정을 종료한다.
이것에 의해서, 패턴형상이 양호하고, 찌꺼기가 발생하는 일도 없이 에칭을 실행할 수 있고, 이것에 덧붙여 오버에칭시의 텅스텐과 폴리실리콘의 선택비(텅스텐의 에칭 레이트/폴리실리콘의 에칭 레이트)를 높일 수 있기 때문에, 폴리실리콘층(503)을 거의 에칭하지 않고, 텅스텐층(505) 및 장벽 금속층(504)을 완전히 제거할 수 있다.
도 6은 텅스텐을 에칭하는 경우의 다른 실시예를 나타내는 것으로, 상기 도면에 나타내는 실시예에서는 상술한 실시예와 동일한 구조로 형성된 반도체 웨이퍼(실리콘 기판)에 대하여, 우선 도 6a에 도시하는 상태로부터 에칭 가스로서 Cl2+O2+NF3의 가스를 사용하여, 플라즈마 에칭에 의해서 텅스텐층(505) 및 장벽 금속층(504)을 에칭(메인 에칭)한다.
그리고, 도 6b에 도시하는 상태와 같이, 반도체 웨이퍼면 내의 일부에서 하층의 폴리실리콘층(503)이 노출하기 시작한 시점에서 에칭 가스를 Cl2를 제외한 O2+NF3의 가스로 하거나, 또는 O2+NF3에 미량의 Cl2를 첨가한 가스에 있어서 상술한 공정보다도 Cl2의 첨가량을 감소시킨 가스로 하여, 에칭(오버에칭)을 한다. 그리고, 도 6c에 도시하는 바와 같이 반도체 웨이퍼면 내의 폴리실리콘층(503)이 완전히 노출한 상태로 된 시점에서 에칭 공정을 종료한다.
또한, 상기 에칭 공정의 전환은 플라즈마를 생기(生起)한 채로, 가스만을 바꿔 실행해도, 플라즈마를 일단 끄고 가스를 전환한 후에 다시 플라즈마를 생기시켜서 실행해도 무방하다.
또한, 상기 에칭 공정 전환을 위한 에칭 상태의 검출은 플라즈마의 발광 스펙트럼을 검출함으로써 실행한다. 즉, 예컨대 도 7에 도시하는 바와 같이 플라즈마광 중의 특정 파장의 빛(도 7에 도시하는 예에서는 542 nm)의 시간 변화를 측정함으로써, 에칭 상태를 검출하고, 도 7에 도시하는 바와 같이 이러한 파장의 빛의 강도가 저하하기 시작한 시점(P1)에서 에칭 공정을 바꾸고, 빛의 강도의 저하가 끝나고 대략 일정하게 된 시점(P2)에서 에칭 공정을 종료한다. 또한, 상기 파장으로서는 질화 텅스텐층이 노출한 시점 또는 폴리실리콘층이 노출한 시점에서의 빛의 강도의 저하가 명확한 542 nm 외에, 578 nm 등도 사용할 수 있다.
상기 실시예에 의하면, 오버에칭시에만 텅스텐과 폴리실리콘의 선택비(텅스텐의 에칭 레이트/폴리실리콘의 에칭 레이트)를 높일 수 있기 때문에, 폴리실리콘층(503)을 거의 에칭하지 않고, 텅스텐층(505) 및 장벽 금속층(504)을 완전히 제거할 수 있다.
다음에, 텅스텐을 에칭하는 경우의 다른 실시예에 대하여 설명한다. 이 실시예에서는 도 8a에 도시되는 것 같은 실리콘 기판(501)에 있어서, 실리콘층(503)상에 직접 텅스텐층(505)이 형성되고, 텅스텐층(505) 상에 소정의 패턴으로 패터닝된 마스크층(506)이 형성되고, 이 텅스텐층(505)을 에칭하는 경우의 실시예이다.
또한, 도 5에 도시한 경우와 같이, 실리콘층(503)과 텅스텐층(505) 사이에 질화 텅스텐 등의 장벽 금속층(504)이 있어도 무방하다. 또한, 실리콘층(503)은 단결정 실리콘, 무정형(amorphous) 실리콘, 폴리실리콘 중 어떤 것이라도 무방하다.
그리고, 이 실시예에서는 도 8a에 도시하는 것 같은 상태로부터, 에칭 가스로서 N2+NF3의 가스를 사용하여, 플라즈마 에칭에 의해서 텅스텐층(505)[또는 질화 텅스텐 등의 장벽 금속층(504)과 텅스텐층(505)]을 에칭하고, 도 8b에 도시하는 상태와 같이, 텅스텐층(505)이 완전히 제거되고, 실리콘층(503)이 완전히 노출한 상태가 된 시점에서 에칭 공정을 종료한다.
이것에 의해서, 패턴형상이 양호하고, 찌꺼기가 발생하는 일도 없이 에칭을 할 수 있고, 이것에 덧붙여 오버에칭시의 텅스텐과 실리콘의 선택비(텅스텐의 에칭 레이트/실리콘의 에칭 레이트)를 높일 수 있기 때문에, 실리콘층(503)을 거의 에칭하지 않고 텅스텐층(505)을 완전히 제거할 수 있다. 또한, 이 실시예의 경우, 텅스텐 에칭후의 실리콘 표면은 Cl2+O2+NF3의 에칭 가스를 사용한 경우에 비교해서 매우 매끄럽게 할 수 있다.
다음에, 텅스텐을 에칭하는 경우의 2단계 에칭의 다른 실시예에 대하여 도 9a 내지 도 9c를 참조하여 설명한다. 이 실시예에서는 상술한 도 6a 내지 도 6c에 도시한 2단계 에칭과 같이, 우선 도 9b에 도시하는 바와 같이 비교적 에칭 레이트가 높은 Cl2+O2+NF3의 가스로 도중까지 에칭하고, 텅스텐층(505)의 나머지가 적어진 후에, 도 9c에 도시하는 바와 같이 비교적 에칭 레이트가 낮지만 높은 선택비를 얻을 수 있는 N2+NF3의 가스를 사용한 에칭을 하는 것이다. 이 실시예에서는 도 6의 실시예의 효과에 추가하여, 에칭을 빠르게 실행할 수 있다고 하는 효과를 얻을 수있다.
도 2에 도시한 장치을 이용하여, 도 5에 도시한 공정, 즉 에칭 가스로서 N2+O2+NF3의 가스를 사용하고, 텅스텐층(505) 및 장벽 금속층(504)을 에칭한 결과, 텅스텐의 에칭 레이트가 170 nm/분, 폴리실리콘의 에칭 레이트가 33 nm/분, 선택비가 5.1이며, 에칭 종료시의 폴리실리콘층의 감소량은 6 nm이하였다. 또한, 마스크층의 질화 실리콘의 에칭 레이트가 34 nm/분, 에칭 종료시의 질화 실리콘층의 감소량은 12.2 nm였다. 또한, 에칭 조건은,
N2+O2+NF3가스 유량 : 20/20/20 sccm,
압력 : 0.67 Pa
상부 전극 인가 고주파 전력 : 500 W
하부 전극 인가 고주파 전력 : 100 W
전극간 거리 : 150 mm
온도 조절용 헬륨 가스 압력 : 2660 Pa
서셉터 온도 : 60 ℃
이다. 한편, 에칭 가스로서 Cl2+O2+NF3의 가스를 사용하여, 텅스텐층(505) 및 장벽 금속층(504)을 에칭한 결과, 텅스텐의 에칭 레이트가 306 nm/분, 폴리실리콘의 에칭 레이트가 310 nm/분, 선택비가 1.0이며, 에칭 종료시의 폴리실리콘층의 감소량은 36.7 nm이하였다. 또한, 마스크층의 질화 실리콘의 에칭 레이트가 164 nm/분, 에칭 종료시의 질화 실리콘층의 감소량은 36.9 nm였다. 또한, 에칭 조건은,
Cl2+O2+NF3가스 유량 : 20/20/20 sccm,
압력 : 0.67 Pa
상부 전극 인가 고주파 전력 : 500 W
하부 전극 인가 고주파 전력 : 150 W
전극간 거리 : 150 mm
온도 조절용 헬륨 가스 압력 : 399 Pa
서셉터 온도 : 90 ℃
이다. 에칭 가스로서 N2+O2+NF3의 가스를 사용한 경우, Cl2+O2+NF3의 가스를 사용한 경우에 비교해서, 선택비를 약 5배, 폴리실리콘층의 감소량을 1/6이하, 마스크층의 질화 실리콘층의 감소량을 약 1/3으로 할 수 있었다. 따라서, 폴리실리콘층을 에칭할 때에, 하층의 게이트 산화막(SiO2)이 손상을 받는 것을 억제할 수 있고, 게이트 산화막의 파손의 발생을 억제할 수 있다. 또한, 상기 N2+O2+NF3의 가스를 사용한 실시예에 있어서, 서셉터 온도를 저하시키고, 온도 조절용 헬륨 가스압력을 높게 한 것은 에칭중인 반도체 웨이퍼의 온도를 저하시키고, 사이드 에칭량을 감소시키기 위해서이며, 이러한 온도 제어를 함으로써, 양호한 형상으로 에칭을 할 수 있었다.
다음에, 도 2에 도시한 장치에 의해서, 도 6a 내지 도 6c에 도시한 공정, 즉제 1 공정의 에칭 가스로서 Cl2+O2+NF3의 가스를 사용하고, 제 2 공정의 에칭 가스로서 O2+NF3의 가스를 사용하고, 2단계에 의한 텅스텐층(505) 및 장벽 금속층(504)을 에칭한 결과, O2+NF3의 가스를 사용한 2단계째에 있어서의 텅스텐의 에칭 레이트가 281 nm/분, 폴리실리콘의 에칭 레이트가 98 nm/분, 선택비가 2.9이며, 에칭 종료시의 폴리실리콘층의 감소량은 6 nm이하였다. 이 2단계째의 에칭에서는 Cl2의 유량비를 저하시키고, 또한 O2의 유량비를 증가시킴으로써, 폴리실리콘의 에칭을 억제하여 선택비를 향상시킬 수 있었다. 또한, 1단계째의 에칭 조건은 상기한 Cl2+O2+NF3의 가스를 사용한 경우와 마찬가지이다. 2단계째의 에칭 조건은,
O2+NF3가스 유량 : 20/20 sccm,
압력 : 0.67 Pa
상부 전극 인가 고주파 전력 : 500 W
하부 전극 인가 고주파 전력 : 150 W
전극간 거리 : 150 mm
온도 조절용 헬륨 가스 압력 : 399 Pa,
서셉터 온도 : 90 ℃
이다.
이상과 같이, 도 6에 도시한 공정에 의한 실시예에 있어서도 종래에 비교해서 선택비를 향상시킬 수 있고, 폴리실리콘층의 감소량을 종래에 비교해서 억제할수 있었다.
또한, 에칭후의 웨이퍼를 주사 전자 현미경으로 관찰한 결과, 찌꺼기가 약간 발생하는 일이 있었지만, 이 경우는 2단계째의 에칭 시간을 길게 함으로써 저감하고, 없앨 수 있었다. 마스크층의 감소량을 크게 하지 않기 위해서, 2단계째의 에칭 시간은 30초 이하가 바람직하다. 또한, 상기 2단계째의 에칭 가스에 5 sccm정도의 근소한 Cl2가스를 첨가함으로써도, 이러한 찌꺼기의 발생을 방지할 수 있었다. Cl2가스의 첨가량은 선택비를 저하시키지 않도록 O2가스와 NF3가스의 합계 가스 유량에 대하여 12.5 % 이하가 바람직하다.
또한, 상기 실시예에서는 텅스텐층의 아래부분이 약간 테이퍼형상으로 되는 소위 언더컷(undercut)이 보였지만, 이러한 언더컷은 하부 전극 인가 고주파 전력을 300 W로 증가시킴으로써 방지할 수 있었다.
따라서, 상술한 2단계째의 에칭에서는 5 sccm 정도의 근소한 Cl2가스를 첨가하고, 또한 하부 전극 인가 고주파 전력을 300 W 정도로 늘리는 것이 바람직하다.
다음에, 도 2에 도시한 장치에 의해서, 도 8a 및 도 8b에 도시한 공정, 즉 에칭 가스로서 N2+NF3의 가스를 사용하여 텅스텐층(505)을 에칭했다. 또한, 에칭 조건은,
N2+NF3가스 유량 : 100/20 sccm,
압력 : 1.33 Pa
상부 전극 인가 고주파 전력 : 300 W
하부 전극 인가 고주파 전력 : 300 W
전극간 거리 : 150 mm
온도 조절용 헬륨 가스 압력 : 400 Pa
서셉터 온도 : 60 ℃
이다.
상기 N2+NF3의 가스를 사용한 공정에 의한 실시예에서도 Cl2+O2+NF3의 가스를 사용한 공정에 비교해서 선택비를 향상시킬 수 있는 것을 확인할 수 있었다.
또한, 상기 각 예에서는 평행 평판형의 에칭 장치를 사용한 경우에 대하여 설명했지만, 본 발명은 이러한 예에 한정되는 것이 아니라, 모든 플라즈마 에칭 장치를 사용할 수 있는 것은 물론이다.
본 발명에 따른 드라이 에칭 방법은 반도체 장치의 제조를 하는 반도체 제조 산업 등에 있어서 사용하는 것이 가능하다. 따라서, 산업상의 이용 가능성을 갖는다.

Claims (16)

  1. 실리콘 상의 텅스텐 실리사이드를 Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정을 갖는 것을 특징으로 하는
    드라이 에칭 방법.
  2. 제 1 항에 있어서,
    또한, 상기 Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정 전에, 실리콘 상의 텅스텐 실리사이드를 Cl2가스와 O2가스를 포함하는 에칭 가스로 에칭하는 공정을 갖는 것을 특징으로 하는
    드라이 에칭 방법.
  3. 제 2 항에 있어서,
    상기 Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정에서, 상기 Cl2가스와 O2가스를 포함하는 에칭 가스로 에칭하는 공정보다 Cl2가스에 대한 O2가스의 유량비(O2가스 유량/Cl2가스 유량)를 증가시키는 것을 특징으로 하는
    드라이 에칭 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정에서의 에칭 가스 전체에 대한 O2가스의 유량비가 0.2 이상 0.5 이하[0.2≤(O2가스 유량/(Cl2가스 유량+O2가스 유량+NF3가스 유량))≤0.5)인 것을 특징으로 하는
    드라이 에칭 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 텅스텐 실리사이드를, 인접하는 패턴끼리 근접하여 조밀하게 배치된 부분과, 인접하는 패턴끼리 이간하여 드문드문 배치된 부분을 갖는 패턴으로 에칭하는 것을 특징으로 하는
    드라이 에칭 방법.
  6. 실리콘 상의 텅스텐을 N2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정을 갖는 것을 특징으로 하는
    드라이 에칭 방법.
  7. 제 6 항에 있어서,
    상기 에칭 가스가 또한 O2가스를 포함하는 것을 특징으로 하는
    드라이 에칭 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    또한, 상기 N2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정 전에 실리콘 상의 텅스텐을 Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정을 갖는 것을 특징으로 하는
    드라이 에칭 방법.
  9. 실리콘 상의 텅스텐을 O2가스와 NF3가스를 포함하는 에칭 가스로 에칭하는 공정을 갖는 것을 특징으로 하는
    드라이 에칭 방법.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    질화 실리콘층을 마스크로서 상기 텅스텐을 에칭하는 것을 특징으로 하는
    드라이 에칭 방법.
  11. 실리콘 상의 텅스텐을, Cl2가스와 O2가스와 NF3가스를 포함하는 에칭 가스로서, 해당 에칭 가스 전체에 대한 Cl2가스의 유량비가 0보다 크고 0.125 이하[0<(Cl2가스 유량/(C12가스 유량+O2가스 유량+NF3가스 유량))≤0.125]인 에칭 가스로 에칭하는 에칭 공정을 갖는 것을 특징으로 하는
    드라이 에칭 방법.
  12. 제 11 항에 있어서,
    또한, 상기 에칭 가스로 에칭하는 공정 전에, 해당 공정보다 에칭 가스 전체에 대한 Cl2가스의 유량비가 큰 에칭 가스로 실리콘 상의 텅스텐을 에칭하는 전단의 에칭 공정을 갖는 것을 특징으로 하는
    드라이 에칭 방법.
  13. 제 12 항에 있어서,
    피처리 기판이 탑재되는 하부 전극에 고주파 전력을 공급할 수 있도록 구성된 평행 평판형의 플라즈마 에칭 장치에 의해서, 상기 전단의 에칭 공정 및 상기 에칭 공정이 실행되고, 상기 에칭 공정에 있어서 상기 하부 전극에 인가되는 고주파 전력이 상기 전단의 에칭 공정에 있어서 상기 하부 전극에 인가되는 고주파 전력보다도 증가되는 것을 특징으로 하는
    드라이 에칭 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 전단의 에칭 공정과 상기 에칭 공정을 플라즈마 중 파장이 578 nm 부근인 빛, 또는 파장이 542 nm 부근인 빛을 검출하고 이 검출광의 변화에 근거하여 실행하는 것을 특징으로 하는
    드라이 에칭 방법.
  15. 제 6 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 텅스텐을, 인접하는 패턴끼리 근접하여 조밀하게 배치된 부분과, 인접하는 패턴끼리 이간하여 드문드문 배치된 부분을 갖는 패턴으로 에칭하는 것을 특징으로 하는
    드라이 에칭 방법.
  16. 제 6 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 실리콘과 상기 텅스텐 사이에 장벽 금속층이 설치되는 것을 특징으로 하는
    드라이 에칭 방법.
KR1020037013572A 2001-04-19 2002-02-27 드라이 에칭 방법 KR100593826B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00121794 2001-04-19
JP2001121794A JP2002319569A (ja) 2001-04-19 2001-04-19 ドライエッチング方法
JP2001124731 2001-04-23
JPJP-P-2001-00124731 2001-04-23
JP2001364621A JP3986808B2 (ja) 2001-04-23 2001-11-29 ドライエッチング方法
JPJP-P-2001-00364621 2001-11-29
PCT/JP2002/001785 WO2002086957A1 (fr) 2001-04-19 2002-02-27 Procede de gravure a sec

Publications (2)

Publication Number Publication Date
KR20040035596A true KR20040035596A (ko) 2004-04-29
KR100593826B1 KR100593826B1 (ko) 2006-06-28

Family

ID=27346571

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037013572A KR100593826B1 (ko) 2001-04-19 2002-02-27 드라이 에칭 방법

Country Status (5)

Country Link
US (1) US7192532B2 (ko)
KR (1) KR100593826B1 (ko)
CN (1) CN1310293C (ko)
TW (1) TWI293092B (ko)
WO (1) WO2002086957A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771373B1 (ko) * 2005-11-02 2007-10-30 동부일렉트로닉스 주식회사 반도체 소자의 플라즈마 식각 방법
KR101153637B1 (ko) * 2004-12-24 2012-06-18 파나소닉 주식회사 반도체 칩의 제조 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200414344A (en) * 2002-09-06 2004-08-01 Tokyo Electron Ltd Method and apparatus for etching Si
US7988813B2 (en) 2007-03-12 2011-08-02 Tokyo Electron Limited Dynamic control of process chemistry for improved within-substrate process uniformity
US7576018B2 (en) 2007-03-12 2009-08-18 Tokyo Electron Limited Method for flexing a substrate during processing
US7674636B2 (en) 2007-03-12 2010-03-09 Tokyo Electron Limited Dynamic temperature backside gas control for improved within-substrate process uniformity
CN102148146B (zh) * 2010-02-10 2015-06-17 上海华虹宏力半导体制造有限公司 栅极结构形成方法
JP6096470B2 (ja) * 2012-10-29 2017-03-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
CN103149751B (zh) * 2013-02-19 2015-09-16 北京京东方光电科技有限公司 一种下部电极及其制作方法
JP6289996B2 (ja) * 2014-05-14 2018-03-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
US9418869B2 (en) * 2014-07-29 2016-08-16 Lam Research Corporation Method to etch a tungsten containing layer
JP6502160B2 (ja) * 2015-05-11 2019-04-17 東京エレクトロン株式会社 被処理体を処理する方法
CN112466749B (zh) 2020-11-16 2023-11-14 北京北方华创微电子装备有限公司 硅片的刻蚀方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164330A (en) * 1991-04-17 1992-11-17 Intel Corporation Etchback process for tungsten utilizing a NF3/AR chemistry
JP3210359B2 (ja) * 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
JPH0697116A (ja) 1992-09-17 1994-04-08 Fujitsu Ltd 半導体装置の製造装置
US5413670A (en) * 1993-07-08 1995-05-09 Air Products And Chemicals, Inc. Method for plasma etching or cleaning with diluted NF3
US5492597A (en) * 1994-05-13 1996-02-20 Micron Semiconductor, Inc. Method of etching WSix films
JPH0982687A (ja) * 1995-09-19 1997-03-28 Mitsubishi Electric Corp 半導体装置の製造方法
US5851926A (en) * 1996-10-01 1998-12-22 Applied Materials, Inc Method for etching transistor gates using a hardmask
JP3165047B2 (ja) * 1996-12-12 2001-05-14 日本電気株式会社 ポリサイド膜のドライエッチング方法
CN1049765C (zh) * 1997-04-08 2000-02-23 世界先进积体电路股份有限公司 在集成电路上互连的接触及其制造方法
US6541164B1 (en) * 1997-10-22 2003-04-01 Applied Materials, Inc. Method for etching an anti-reflective coating
JP2000000497A (ja) * 1998-06-12 2000-01-07 Asahi Sunac Corp 回転霧化静電塗装ガン用気体軸受
JP4060450B2 (ja) 1998-07-10 2008-03-12 アプライド マテリアルズ インコーポレイテッド ドライエッチング方法
JP3887123B2 (ja) 1999-04-27 2007-02-28 芝浦メカトロニクス株式会社 ドライエッチング方法
JP2001068453A (ja) 1999-08-24 2001-03-16 Sony Corp 有機膜のエッチング方法及び半導体装置の製造方法
US6613682B1 (en) * 1999-10-21 2003-09-02 Applied Materials Inc. Method for in situ removal of a dielectric antireflective coating during a gate etch process
US6277763B1 (en) * 1999-12-16 2001-08-21 Applied Materials, Inc. Plasma processing of tungsten using a gas mixture comprising a fluorinated gas and oxygen
KR100316028B1 (ko) * 1999-12-22 2001-12-13 박종섭 메모리소자의 메탈 전극 형성방법
US6440870B1 (en) * 2000-07-12 2002-08-27 Applied Materials, Inc. Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures
US6905800B1 (en) * 2000-11-21 2005-06-14 Stephen Yuen Etching a substrate in a process zone

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153637B1 (ko) * 2004-12-24 2012-06-18 파나소닉 주식회사 반도체 칩의 제조 방법
KR100771373B1 (ko) * 2005-11-02 2007-10-30 동부일렉트로닉스 주식회사 반도체 소자의 플라즈마 식각 방법

Also Published As

Publication number Publication date
US20050045588A1 (en) 2005-03-03
WO2002086957A1 (fr) 2002-10-31
US7192532B2 (en) 2007-03-20
CN1535473A (zh) 2004-10-06
KR100593826B1 (ko) 2006-06-28
TWI293092B (ko) 2008-02-01
CN1310293C (zh) 2007-04-11

Similar Documents

Publication Publication Date Title
US10566206B2 (en) Systems and methods for anisotropic material breakthrough
US7179752B2 (en) Dry etching method
KR100268513B1 (ko) 반도체장치의 제조방법
TW201822275A (zh) 氮化物間隔物之基腳移除
US8129282B2 (en) Plasma etching method and computer-readable storage medium
KR100593826B1 (ko) 드라이 에칭 방법
KR20040021613A (ko) 드라이 에칭 방법
WO2002103773A1 (en) Dry-etcching method
KR100595090B1 (ko) 포토레지스트 마스크를 사용한 개선된 엣칭방법
KR20020041447A (ko) 플라즈마 처리 챔버 내에서의 에칭을 개선하기 위한 기술
JP4722550B2 (ja) 半導体装置の製造方法
JP7054759B2 (ja) プラズマ処理方法
JP3986808B2 (ja) ドライエッチング方法
JP3362093B2 (ja) エッチングダメージの除去方法
JP4498662B2 (ja) ドライエッチング方法
JP2002319569A (ja) ドライエッチング方法
US20030153193A1 (en) Etching method
JP3892744B2 (ja) 半導体素子の製造方法
JP4308018B2 (ja) エッチング方法
US20240282585A1 (en) Treatments to improve etched silicon-and-germanium-containing material surface roughness
US20040137747A1 (en) Plasma etching method
US20240290623A1 (en) Processing methods to improve etched silicon-and-germanium-containing material surface roughness
JP4546667B2 (ja) ドライエッチング方法
JP2639402B2 (ja) 酸化物層のテーパーエッチング方法
JP2000100782A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150515

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160517

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180530

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 14