JP4308018B2 - エッチング方法 - Google Patents

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Description

技術分野
本発明は,プラズマ処理によって行うエッチング方法に関する。
背景技術
被処理基板上にメモリ,ロジック等のMOS構造などを形成する際,シリコン酸化膜,多結晶シリコン膜等のシリコン系半導体膜層のエッチングが行われる。例えば被処理基板上にゲート電極を加工する場合,被処理基板上に絶縁膜として形成された下地のシリコン酸化膜であるゲート酸化膜に,多結晶シリコン膜であるポリシリコン膜をCVD(化学気相成長法)などにより積層した層構造をエッチングする工程が行われる。
このようなエッチングを行うプラズマ処理装置としては,気密な処理室内に互いに対向する上部電極と下部電極を設けこの両方の電極に高周波電力を印加可能としたプラズマ処理装置がある。
このプラズマ処理装置によってゲート電極を加工する場合に上記層構造に対して酸化膜などのマスクパターンをマスクとしてポリシリコン膜をエッチングする際,処理容器内にCl,HBr,O等の処理ガスを導入してプラズマ処理を行う。このとき,エッチングレートを高めるため等の目的で上部電極及び下部電極の両方に高周波電力を印加し,下地のゲート酸化膜が露出されるまでエッチングを行った後,残りの部分をオーバーエッチングしていた。
最近,半導体装置の集積度が飛躍的に向上し,それに伴って被処理基板上に形成される各種素子の更なる微細化も技術的要求項目の一つとして挙げられている。この素子の微細化等のために例えばゲート電極を加工する際にも下地に使用されるゲート酸化膜の膜厚もさらに薄膜化が図られている。
ところが,上述したような従来のプラズマエッチングではエッチング処理全体としての高エッチングレート等を目的としてプラズマ処理装置の処理室内に上部電極と下部電極を設け,両方の電極に高周波電力を印加していたため,多結晶シリコン膜のゲート酸化膜に対する選択比が小さくなり,下地のゲート酸化膜が薄い程,ゲート酸化膜まで抜けてしまうという問題があった。
一方,多結晶シリコン膜のゲート酸化膜に対する選択比を増大させるには,プラズマ処理装置の処理室内に下部電極のみを設け,下部電極のみに高周波電力を印加してエッチングを行うことも考えられる。ところが,下部電極のみに高周波電力を印加してエッチングを行ったのではエッチングレートが低下してしまうという問題があった。
特に,選択比を大きくすると,エッチングによるSiBrなどの反応生成物が多い状態,いわゆるデポリッチの状態になることが多いため,この反応生成物が堆積してゲートの下部に大きくテーパができ,異方性形状が得られない。このように,被処理基板面に垂直方向のエッチング形状と選択比とはトレードオフの関係にある。
そこで,本発明は,このような問題に鑑みてなされたもので,その目的とするところは,エッチングの選択比を向上させつつ形状の異方性も向上させること(例えば被処理基板面に垂直なパターン形状を得ること)ができ,エッチング処理全体としてのエッチングレートの低下も防止できるエッチング方法を提供することを目的としている。
発明の開示
上記課題を解決するために,本発明によれば,気密な処理室内に互いに対向する上部電極と下部電極を設け両方の電極に高周波電力を印加可能としたプラズマ処理装置により,前記処理室内に処理ガスを導入し被処理体に形成された絶縁膜層上の被処理膜層に対してプラズマエッチング処理を施すエッチング方法として新規かつ改良された方法が提供される。
すなわち,本発明にかかる発明は,前記上部電極と前記下部電極の両方に高周波電力を印加し,前記被処理膜層に対してプラズマエッチング処理を施す途中で,前記上部電極に印加する高周波電力を所定電力以下にすることを特徴としている。
また,前記被処理膜層は,前記被処理体に形成された絶縁膜層上にあることが好ましい。また,前記第1のエッチング工程の途中で前記上部電極に印加する高周波電力を0.16W/cm以下(直径200mmのウェハの場合には約50W以下)にすることが好ましく,0W/cmにすることがより好ましい。この場合,前記下部電極に印加する高周波電力は,0.4W/cm以下(直径200mmのウェハの場合には約150W以下)とすることが好ましい。
また,ある観点から詳細に本願発明の特徴を言えば,前記上部電極と前記下部電極の両方に高周波電力を印加しマスクパターンをマスクとして,このマスクパターンの開口部の深さ方向へ前記被処理膜層にエッチング処理を施すメインエッチング工程と,前記メインエッチング工程の後,前記被処理膜層の残存した部分を除去するエッチング処理を施すオーバーエッチング工程とを有し,前記メインエッチング工程の途中で,前記上部電極に印加する高周波電力を所定電力以下に下げて前記絶縁膜層の一部が露出するまで前記被処理膜層にエッチング処理を施すことを特徴としている。
さらに,前記メインエッチング工程は,前記絶縁膜層が露出しない程度まで前記被処理膜層にエッチング処理を施す第1のメインエッチング工程と,前記第1のメインエッチング工程の後,前記上部電極に印加する高周波電力を前記第1のメインエッチング工程の場合よりも低い所定電力以下に下げて前記絶縁膜層の一部が露出するまで前記被処理膜層にエッチング処理を施す第2のメインエッチング工程とを有することが好ましい。
特に,前記第2のメインエッチング工程で前記上部電極に印加する高周波電力を0.16W/cm以下にすることが好ましく,0W/cmにすることがより好ましい。この場合,前記下部電極に印加する高周波電力は,0.4W/cm以下とすることが好ましい。
また,別の観点から詳細に本願発明の特徴を言えば,前記上部電極と前記下部電極の両方に高周波電力を印加しマスクパターンをマスクとして,このマスクパターンの開口部の深さ方向へ前記絶縁膜層の一部が露出する程度まで前記被処理膜層にエッチング処理を施すメインエッチング工程と,前記メインエッチング工程の後,前記被処理膜層の残存した部分を除去するエッチング処理を施すオーバーエッチング工程とを有し,前記オーバーエッチング工程で前記上部電極に印加する高周波電力を所定電力以下に下げて,残った被処理膜層にエッチング処理を施すことを特徴としている。
特に,前記オーバーエッチング工程で前記上部電極に印加する高周波電力を0.16W/cm以下にすることが好ましく,0W/cmにすることがより好ましい。この場合,前記下部電極に印加する高周波電力は,0.4W/cm以下とすることが好ましい。
また,本発明の別の観点にかかる発明は,前記上部電極と前記下部電極の両方に高周波電力を印加しマスクパターンをマスクとして,このマスクパターンの開口部の深さ方向へ前記絶縁膜層の一部が露出するまで前記被処理膜層にエッチング処理を施すメインエッチング工程と,前記メインエッチング工程の後,前記被処理膜層の残存した部分を除去するエッチング処理を施すオーバーエッチング工程とを有し,前記メインエッチング工程の途中と前記オーバーエッチング工程とのうちいずれか一方又は両方で,前記上部電極に印加する高周波電力を所定電力以下に下げて前記被処理膜層にエッチング処理を施すことを特徴としている。
また,本発明の別の観点にかかる発明は,前記上部電極と前記下部電極の両方に高周波電力を印加しマスクパターンをマスクとして,このマスクパターンの開口部の深さ方向へ前記絶縁膜層が露出しない程度まで前記被処理膜層にエッチング処理を施す第1のメインエッチング工程と,前記第1のメインエッチング工程の後,前記絶縁膜層の一部が露出するまで前記被処理膜層にエッチング処理を施す第2のメインエッチング工程と,前記被処理膜層の残存した部分を除去するエッチング処理を施すオーバーエッチング工程とを有し,前記第2のメインエッチング工程からオーバーエッチング工程まで,前記上部電極に印加する高周波電力を所定電力以下に下げて前記被処理膜層にエッチング処理を施すことを特徴としている。
特に,前記第2のメインエッチング工程から前記オーバーエッチング工程までにおいて,前記上部電極に印加する高周波電力を0.16W/cm以下にすることが好ましく,0W/cmにすることがより好ましい。この場合,前記下部電極に印加する高周波電力は,0.4W/cm以下とすることが好ましい。
このような発明によれば,メインエッチング工程の途中又はオーバーエッチング工程のいずれか一方又は両方で,上部電極に印加する高周波電力を所定値以下,例えば0.16W/cm以下にするとエッチングによる反応生成物が上部電極に付着し,より好ましくは0W/cmにすると,さらに多くの反応生成物が上部電極に付着する。
また,高周波電力が0.16W/cm以下なら上部電極にシース電圧が発生しても極力小さく,また高周波電力が0W/cmであれば上部電極にシース電圧は発生しないため,上部電極に付着した反応生成物がウェハ上に降ってくることを極力防止することができる。このため,エッチングによる反応生成物がウェハ上に極力堆積しない状態(デポレスの状態)にすることができる。
このため,ゲート酸化膜層などの絶縁膜層に対するポリシリコン膜層などの被処理膜層の選択比(絶縁膜層のエッチングレートに対する被処理膜のエッチングレート又は絶縁膜層のエッチング速度に対する被処理膜のエッチング速度)を高くしつつ,しかもエッチングによる反応生成物がウェハ上に極力堆積しない状態にすること(例えば被処理基板面に垂直なパターン形状を得ること)ができる。このため,ゲートの形状をその底部にテーパが極力形成されないような形状にすることができる。従って,選択性を向上させつつ,形状の異方性も向上させることができる。また,第1のメインエッチング工程において絶縁膜層が露出しない程度までは上部電極と下部電極の両方に高周波電力を印加したエッチング処理を施すため,エッチング処理全体としてのエッチングレートの低下も防ぐことができる。
なお,本明細書中1mTorrは(10−3×101325/760)Pa,1sccmは(10−6/60)m/secとする。
発明を実施するための最良の形態
以下に添付図面を参照しながら,本発明にかかる装置の好適な実施の形態について詳細に説明する。なお,本明細書及び図面において,実質的に同一の機能構成を有する構成要素については,同一の符号を付することにより重複説明を省略する。
図1は本実施の形態にかかるエッチング方法を実施するためのエッチング装置の一例としての平行平板型のプラズマエッチング装置の概略構成を示す。
このエッチング装置100の保安接地された処理容器102内には,処理室104が形成されており,この処理室104内には,上下動自在なサセプタを構成する下部電極106が配置されている。下部電極106の上部には,高圧直流電源108に接続された静電チャック110が設けられており,この静電チャック110の上面に被処理体,例えば半導体ウェハ(以下,「ウェハ」と称する。)Wが載置される。さらに,下部電極106上に載置されたウェハWの周囲には,絶縁性のフォーカスリング112が配置されている。また,下部電極106には,整合器118を介して第2高周波電源120が接続されている。
また,下部電極106の載置面と対向する処理室104の天井部には,多数のガス吐出孔122aを備えた上部電極122が配置されている。上部電極122と処理容器102との間には絶縁体123が介装され電気的に絶縁されている。また,上部電極122には,整合器119を介してプラズマ生成高周波電力を出力する第1高周波電源121が接続されている。
なお,上記上部電極122には第1高周波電源121から例えば30MHz以上,好ましくは60MHzの第1高周波電力が供給される。また,下部電極106には,第1高周波電源120からの高周波電力の周波数よりも低い周波数,例えば1MHz以上で,30MHzよりも小さい周波数,好ましくは13.56MHzの第2高周波電力が供給される。上記各電極106,122に印加される高周波電力は例えば0W〜650Wまで切替えることができるようになっている。
上記ガス吐出孔122aには,ガス供給管124が接続され,さらにそのガス供給管124には,例えばClを供給するプロセスガス供給系126aと,Oを供給するプロセスガス供給系126b,少なくともHとBrを含むガスさらに具体的にはHBrを供給するプロセスガス供給系126c,少なくともCとFを含むガスさらに具体的にはCFを供給するプロセスガス供給系126d,Heを供給するプロセスガス供給系126eが接続されている。
各プロセスガス供給系126a,126b,126c,126d,126eには,それぞれ開閉バルブ132a,132b,132c,132d,132eと流量調整バルブ134a,134b,134c,134d,134eを介して,Clガス供給源136a,Oガス供給源136b,HBrガス供給源136c,CFガス供給源136d,Heガス供給源136eが接続されている。
また,処理容器102の下方には,不図示の真空引き機構と連通する排気管150が接続されており,その真空引き機構の作動により,処理室104内を所定の減圧雰囲気に維持することができる。
次に,上記エッチング装置を用いて本実施の形態にかかるエッチング方法を適用する工程について図2〜図8を参照しながら説明する。先ず,本発明にかかるエッチング方法を適用する膜構造の具体例について図2(a)を参照しながら説明する。
この膜構造は次のように形成される。被処理体例えば直径200mmのウェハのシリコン基板200の上面に,絶縁膜としてゲート酸化膜(例えばSiO膜)202を形成する。その後,シリコン基板200の上に全面にわたって多結晶シリコン膜としてポリシリコン膜204を堆積する。その後,フォトリソグラフィーなどを用いてパターニングされたフォトレジストマスクからのパターン転写によりポリシリコン膜204上にSiOなど酸化膜206のマスクパターンを形成する。
次に,こうして形成された図2(a)に示すような膜構造に対して,上記エッチング装置を用いてエッチング処理を行う。先ず少なくともCFとOを含む混合ガスを用いてポリシリコン膜204の露出面の自然酸化膜を除去するエッチング処理を行う(BT;ブレークスルーエッチング工程)。このブレークスルーエッチングを行う際の条件としては例えば処理容器102内の圧力が10mTorr,上部電極122と下部電極106との間隔140mm,CF/Oのガス流量比(CFのガス流量/Oのガス流量)は134sccm/26sccmとし,ウェハを吸着する静電チャックに印加する電圧は2.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに3mTorr,処理室104内の設定温度については下部電極を75℃,上部電極を80℃,側壁部を60℃とする。
また,この場合には両電極106,122に高い高周波電力を印加する。例えば上部電極122に印加する高周波電力を650W,下部電極106に印加する高周波電力を220Wとする。これにより,図2(b)に示すようにポリシリコン膜204の露出面の自然酸化膜が除去される。
次いで,マスクパターンの開口部の深さ方向へポリシリコン膜層204にエッチング処理を施すメインエッチング工程を行う。このメインエッチング工程は,さらに第1のメインエッチング工程と第2のメインエッチング工程に分けられる。
このメインエッチング工程では,先ず少なくともHBrとOを含む混合ガスを処理ガスとしてマスクパターンの開口部の深さ方向へゲート酸化膜202が露出しない程度まで,例えばポリシリコン膜204を85%程度まで削るエッチング処理を行う(ME1:第1のメインエッチング工程)。この第1のメインエッチング工程では,未だゲート酸化膜が露出しないので主にポリシリコン膜204のエッチングレートが高くなるような条件でエッチングを行う。
第1のメインエッチングを行う際の条件としては例えば処理容器102内の圧力が20mTorr,上部電極122と下部電極106との間隔140mm,HBr/Oのガス流量比(HBrのガス流量/Oのガス流量)は400sccm/1sccmとし,ウェハを吸着する静電チャックに印加する電圧は2.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに3mTorr,処理室104内の設定温度については下部電極を75℃,上部電極を80℃,側壁部を60℃とする。
また,この場合にも両電極106,122に比較的高い高周波電力を印加する。例えば上部電極122に印加する高周波電力を200W,下部電極106に印加する高周波電力を100Wとする。これにより,図2(c)に示すようにポリシリコン膜204のマスクパターンの開口部が85%程度エッチングされる。
このように,第1のメインエッチング工程の終点を検出するには,次のような方法がある。例えば1つの方法として,予めダミーウェハを用いてポリシリコン膜204を所望の深さ(例えば85%程度)までエッチングした時間を検出しておく。そして,第1のメインエッチング工程を上記検出した時間だけ行う。これにより,ポリシリコン膜204を深さ方向へ所望の深さだけエッチングすることができる。
また,別の方法として,第1のメインエッチング工程の終点をゲート酸化膜202の上面(ポリシリコン膜204とゲート酸化膜202の境界面)からのポリシリコン膜204の膜厚で検出するようにしてもよい。上述した1つの方法のようにエッチング時間を決めてエッチングする場合には,ポリシリコン膜204の上面から所定の時間エッチングされたところでエッチングを終了することになる。従って,ポリシリコン膜204の膜厚に誤差やばらつきがあると,エッチングを終了したときに,ゲート酸化膜202の上面からのポリシリコン膜204の膜厚が変ってしまうおそれがある。従って,第1のメインエッチング工程の終点をゲート酸化膜202の上面からの膜厚で検出することができれば,ポリシリコン膜204の膜厚に誤差やばらつきがあっても常にゲート酸化膜202の上面から所定の膜厚のところまでエッチングすることができる。
このように,第1のメインエッチング工程の終点をゲート酸化膜202の上面からの膜厚で検出する方法を図4〜図6を参照しながら説明する。図4に示すように処理室104の上部電極に筒状の観察部140を設け,この観察部140を介して光源(図示しない)からの光をウェハ上に照射するとともに,反射光の波長の干渉光を例えばポリクロメータ(図示しない)により検出し,この干渉光の変化に基づいて検出する。
より具体的に説明すると,この観察部140は,その上端に石英ガラス等により形成された窓部142が設けられている。また観察部140は,上記窓部142に対向して設けられた集光レンズ144を介して光ファイバ146などにより,光源及びポリクロメータに接続されている。光源としては例えばキセノンランプやタングステンランプなどが用いられる。
図4及び図5に示すように光源例えばキセノンランプからの白色光Lを観察部140からウェハ上に向けて照射すると,白色光Lの一部はポリシリコン膜204の表面から反射光L1として反射され,残余の白色光Lはポリシリコン膜204を透過し,ポリシリコン膜204とゲート酸化膜202との境界面から反射光L2として反射される。これらの反射光L1,L2は干渉光となって,観察部140から光ファイバなどを介してポリクロメータにより検出される。
こうして得られた反射光L1,L2の干渉光は,ポリシリコン膜204がエッチングされるに従って図6に示すように変化する。図6は,横軸にポリシリコン膜204のエッチング時間をとり,縦軸に干渉光の単位時間あたりの発光強度をとったものである。図6に示すように干渉光の上記発光強度は,ポリシリコン膜204の残存膜厚が薄くなるに連れて周期的な変動を繰り返し,ポリシリコン膜204の残存膜厚がなくなるところで最も大きくなり,残存膜厚が完全になくなると一定になる。このように,干渉光の上記発光強度が一定となったところが,ポリシリコン膜204がエッチングされ,ゲート酸化膜202が露出した時点Eである。
従って,第1のメインエッチング工程の終点は,この時点E以前にあるはずである。そこで,予めダミーウェハを用いて,ポリシリコン膜204がゲート酸化膜202の上面から所望の膜厚となる時点の干渉光の反射強度(例えば図6に示す時点Pの反射強度)を検出しておく。そして,干渉光の反射強度をモニタし,検出した反射強度の時点に達したら第1のメインエッチングを終了する。これにより,ポリシリコン膜204は所望の深さ,すなわちゲート酸化膜202の上面から所望の膜厚のところまでエッチングされる。
本実施の形態では,例えばゲート酸化膜202の上面からの厚さが例えば30nm程度のところを第1のメインエッチング工程の終点としている(例えば図6に示す時点P)。この30nmという厚さは,ポリシリコン膜204の厚さ全体から見ると約15%の厚さであり,別の言い方をすれば第1のメインエッチング工程の終点はポリシリコン膜204を85%程度エッチングしたところと言える。
なお,この方法では,ポリシリコン膜204におけるゲート酸化膜202の上面からの残膜に基づいて第1のメインエッチング工程の終点を検出するので,たとえエッチング前のポリシリコン膜204などの膜厚にばらつきがあっても,ゲート酸化膜202の上面から所定の膜厚のところまでのエッチングを正確に行うことができる。
そして,上述したような方法により第1のメインエッチング工程の終点が検出されると第1のメインエッチング工程を終了する。
次に,少なくともHBrとOとHeを含む混合ガスを処理ガスとしてゲート酸化膜202が露出するまでポリシリコン膜204のエッチング処理を行う(ME2;第2のメインエッチング工程)。
第2のメインエッチング工程では,エッチングが進むに連れてゲート酸化膜202が露出し始めるため,ゲート酸化膜破れを防止するためにゲート酸化膜202に対するポリシリコン膜204の選択比(ゲート酸化膜202のエッチングレートに対するポリシリコン膜204のエッチングレート又はゲート酸化膜202のエッチング速度に対するポリシリコン膜204のエッチング速度)を向上させる必要がある。このため,例えばOやHBrの流量比を多くしている。
ところが,これらの流量比が多いとエッチングによる反応生成物が多い状態(デポリッチの状態)になり易い。このような反応生成物が多いとウェハ上に堆積してゲートの下部にテーパが形成されてしまう。このため,ゲートの底部にテーパが形成され,形状の異方性の向上を図ることができない。従って,上記選択比を向上させつつ,ゲートの形状をその底部にテーパが極力形成されないような形状にするためには反応生成物を少なくしてウェハ上に極力堆積しない状態にする必要がある。
そこで,実験を重ねた結果,メインエッチング工程中,すなわち第1の実施の形態の場合には第1のメインエッチングの後に上部電極122に印加する高周波電力を所定電力以下にすることにより,ゲート酸化膜202に対するポリシリコン膜204の選択比(ゲート酸化膜202のエッチングレートに対するポリシリコン膜204のエッチングレート又はゲート酸化膜202のエッチング速度に対するポリシリコン膜204のエッチング速度)を向上させつつ,反応生成物を少なくしてウェハ上に極力堆積しない状態にすることができることがわかった。
すなわち,上部電極122に印加する高周波電力を所定値以下,例えば直径200mmのウェハにエッチングする場合には約50W(0.16W/cm)以下,より好ましくは0W(0W/cm)にすると,エッチングによる反応生成物が上部電極122に付着する。さらに,高周波電力が50W以下なら上部電極122にシース電圧が発生しても極力小さく,また高周波電力が0Wであれば上部電極122に実効的なシース電圧は発生しないため,上部電極122に付着した反応生成物がウェハ上に降ってくることを極力防止することができる。このため,エッチングによる反応生成物がウェハ上に極力堆積しない状態(デポレスの状態)にすることができる。
このような原理に基づいて第2のメインエッチングを行う。この第2のメインエッチングを行う際の条件としては例えば処理容器102内の圧力が20mTorr,上部電極122と下部電極106との間隔140mm,HBr/O/Heのガス流量比(HBrのガス流量/Oのガス流量/Heのガス流量)は500sccm/15sccm/440sccmとし,ウェハを吸着する静電チャックに印加する電圧は2.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに3mTorr,処理室104内の設定温度については下部電極を75℃,上部電極を80℃,側壁部を60℃とする。
また,下部電極106には上述の第1のメインエッチングと同様に例えば高周波電力100Wを印加する。これに対して上部電極122に印加する高周波電力は,上述の第1のメインエッチングのときよりも低い所定電力に切替えて,上部電極122に印加する高周波電力を一気に低くする。例えばエッチングによる反応生成物がウェハ上に堆積しない程度,具体的には上部電極122に印加する高周波電力を0.16W/cm以下(直径200mmのウェハにエッチングする場合には約50W以下)にするのが好ましく,0W/cmとするのがより好ましい。この場合,下部電極106に印加する高周波電力を高くしすぎると,酸化膜破れが生じるおそれがある。このため,下部電極106に印加する高周波電力は0.4W/cm以下(直径200mmのウェハにエッチングする場合には約150W以下)にすることが好ましい。
これにより,図3(a)に示すように残りのポリシリコン膜204がエッチングされ,ゲートの形状をその底部にテーパが極力形成されないような形状にすることができる。従って,選択性を向上させつつ,形状の異方性も向上させることができる。
なお,このような第2のメインエッチング工程におけるエッチング終点は,例えば上記観察部140へ光源からの光をウェハに向けて照射し,その反射光の干渉光の変化に基づいて検出してもよい。具体的には例えば図6に示すグラフにおいて発光強度が一定となった時点(E)を終点とする。
その他,第2のメインエッチング工程の終点は,処理室104内で励起されたプラズマの発光スペクトルの変化に基づいて検出してもよい。具他的には処理室104の側壁に例えば石英から成るプラズマ光の検出窓(図示しない)を設け,この検出窓を介して処理室104内の発光スペクトルを,処理室104の外部に設けた終点検出器(図示しない)の光受容部に伝達する。そして,終点検出器では,光受容部で伝達された発光スペクトルの変化に基づいてエッチング処理の終点を検出する。
例えば第2のメインエッチング工程の処理時には,処理室104内にプラズマが励起され,そのプラズマによりウェハWに対して所定のエッチング処理が施される。この際,ウェハWの処理に伴ってプラズマの発光スペクトルが変化する。そこで,第2のメインエッチング工程の終点において予め発光スペクトルがどのように変化するかを検出しておき.実際にウェハWを第2のメインエッチングする際にそのような変化が生じたところをエッチング終点として検出する。そして,上述したような方法によりエッチング終点が検出されると第2のメインエッチングを終了する。
次に,ポリシリコン膜層204の残存した部分を除去するエッチング処理を施すオーバーエッチング工程を行う。すなわち,少なくともHBrとOを含む混合ガスを処理ガスとして最終的に残った部分(ゲートの底部のテーパ部分など)のポリシリコン膜204をエッチングする(OE;オーバーエッチング工程)。
オーバーエッチング工程を行う際の条件としては例えば処理容器102内の圧力が150mTorr,上部電極122と下部電極106との間隔140mm,HBr/Oのガス流量比(HBrのガス流量/Oのガス流量)は1000sccm/4sccmとし,ウェハを吸着する静電チャックに印加する電圧は2.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに10mTorr,処理室104内の設定温度については下部電極を75℃,上部電極を80℃,側壁部を60℃とする。
この場合には残った部分のポリシリコン膜204のエッチングレートを大きくするため,両電極106,122に高い高周波電力を印加する。例えば上部電極122に印加する高周波電力を650W,下部電極106に印加する高周波電力を200Wとする。なお,この場合には処理容器102内の圧力を例えば150mTorrのように高圧状態にしているので,上部電極122に印加する高周波電力を650Wのような高圧にしてもプラズマ中のイオンが散乱されるためゲート酸化膜破れが発生することはない。これにより,図3(b)に示すように最終的に残った部分(ゲートの底部のテーパ部分など)のポリシリコン膜204がエッチングされ,異方性形状のよいゲート電極(例えばゲート酸化膜に対して垂直なパターン形状のゲート電極)が形成される。
なお,このようなゲートを形成する際のポリシリコン膜のエッチングにおいては,例えばゲート酸化膜202が15Å(Å;オングストローム),ポリシリコン膜204が150nm,マスクとなる酸化膜206が50nmの膜構造においては,エッチングレート1500Å/min以上,面内均一性±3.0%以内,ゲート下部のゲート酸化膜に対する角度が90deg,ゲート酸化膜破れ(オキサイドブレイク)が生じないなどが好ましい条件として要求される。本発明にかかるエッチング処理はこれらの要求を満たすことができる。
ここで,第2のメインエッチング工程において上部電極122に300Wの高周波電力を印加した場合と,第2のメインエッチング工程において上部電極122に高周波電力を印加しないで上記各エッチング処理を行った場合の実験結果を比較する。
図7は,第1,第2のメインエッチング工程において上部電極122に300Wの高周波電力を印加してエッチング処理を行った場合の実験結果を示しており,図7(a)はウェハ上のセンタ部分にゲートを形成した場合,図7(b)はウェハ上のエッジ部分にゲートを形成した場合である。この場合にはウェハ上のセンタ部分,エッジ部分ともに形成されたゲートの底部にテーパ部が残っている。
これに対して図8は,メインエッチング工程において途中で上部電極122の高周波電力を0W,すなわち上部電極122には高周波電力を印加しないで上記各エッチング処理を行った場合の実験結果を示しており,図8(a)はウェハ上のセンタ部分にゲートを形成した場合,図8(b)はウェハ上のエッジ部分にゲートを形成した場合である。この場合にはウェハ上のセンタ部分,エッジ部分ともに形成されたゲートの底部に図7に示すようなテーパ部のない良好な形状に形成される。
このように,第1のメインエッチング工程の後に,上部電極122に印加する高周波電力を,第1のメインエッチング工程よりも低い50W以下,より好ましくは0Wに切替えて一気に低くすることにより,ゲート酸化膜202に対するポリシリコン膜204の選択比(ゲート酸化膜202のエッチングレートに対するポリシリコン膜204のエッチングレート又はゲート酸化膜202のエッチング速度に対するポリシリコン膜204のエッチング速度)が高い状態で,しかもエッチングによる反応生成物がウェハ上に極力堆積しない状態(デポレスの状態)にすることができる。このため,ゲートの形状をその底部にテーパが極力形成されないような形状にすることができる。従って,第1の実施の形態によれば選択性を向上させつつ,形状の異方性も向上させることができる。
次に,添付図面を参照しながら,本発明にかかるエッチング方法の第2の実施形態について説明する。第1の実施の形態においてはメインエッチング工程の途中から上部電極122に印加する高周波電力を所定電力に低下させるようにする例を説明したが,第2の実施の形態においてはオーバーエッチング工程において上部電極122に印加する高周波電力を所定電力に低下させるようにする例を説明する。この第2の実施の形態における工程を図9〜図12に示す。
先ず,本発明にかかるエッチング方法を適用する膜構造の具体例について図9(a)を参照しながら説明する。第2の実施の形態における膜構造は次のように形成される。被処理体例えば直径200mmのウェハのシリコン基板300の上面に,絶縁膜としてゲート酸化膜302を形成する。その後,シリコン基板300の上に全面にわたって多結晶シリコン膜としてポリシリコン膜304を堆積する。その後,フォトリソグラフィーなどを用いてポリシリコン膜304上に反射防止膜306を形成し,KrFなどのレジスト膜(PR)308のマスクパターンを形成する。
次に,こうして形成された図9(a)に示すような膜構造に対して,第1の実施の形態において説明したエッチング装置を用いてエッチング処理を行う。先ず少なくともClとOを含む混合ガスを用いてレジスト膜308のマスクパターンに対応して反射防止膜306を除去するエッチングを行う(ARC:反射防止膜除去エッチング)。このARCエッチング工程を行う際の条件としては例えば処理容器102内の圧力が5mTorr,上部電極122と下部電極106との間隔80mm,Cl/Oのガス流量比(Clのガス流量/Oのガス流量)は10sccm/30sccmとし,ウェハを吸着する静電チャックに印加する電圧は1.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに3mTorr,処理室104内の設定温度については下部電極を70℃,上部電極を80℃,側壁部を60℃とする。また,上部電極122に印加する高周波電力を300W,下部電極106に印加する高周波電力を30Wとし,100sec程度プラズマ処理を行う。これにより,図9(b)に示すようにレジスト膜308のマスクパターンに対応して反射防止膜306が除去される。
続いて,この反射防止膜306及びレジスト膜308をマスクとして,少なくともCFとOを含む混合ガスを用いてポリシリコン膜304の露出面の自然酸化膜を除去するエッチング処理を行う(BT;ブレークスルーエッチング工程)。ブレークスルーエッチング工程を行う際の条件としては例えば処理容器102内の圧力が10mTorr,上部電極122と下部電極106との間隔85mm,CF/Oのガス流量比(CFガスの流量/Oガスの流量)は67sccm/13sccmとし,ウェハを吸着する静電チャックに印加する電圧は1.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに3mTorr,処理室104内の設定温度については下部電極を70℃,上部電極を80℃,側壁部を60℃とする。また,上部電極122に印加する高周波電力を350W,下部電極106に印加する高周波電力を75Wとし,5.0sec程度プラズマ処理を行う。これにより,図10(a)に示すようにポリシリコン膜304の露出面の自然酸化膜が除去される。
次いで,マスクパターンの開口部の深さ方向へポリシリコン膜層304にエッチング処理を施すメインエッチング工程を行う。すなわち,ここでは先ず少なくともHBrとOを含む混合ガスを処理ガスとしてマスクパターンの開口部の深さ方向へゲート酸化膜302が露出しない程度まで,例えばポリシリコン膜304を85%程度まで削るエッチング処理を行う(ME1:第1のメインエッチング工程)。この第1のメインエッチング工程では,未だゲート酸化膜が露出しないので主にポリシリコン膜304のエッチングレートが高くなるような条件でエッチングを行う。
第1のメインエッチング工程を行う際の条件としては例えば処理容器102内の圧力が50mTorr,上部電極122と下部電極106との間隔100mm,HBr/Clのガス流量比(HBrのガス流量/Clのガス流量)は350sccm/50sccmとし,ウェハを吸着する静電チャックに印加する電圧は1.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに3mTorr,処理室104内の設定温度については下部電極を70℃,上部電極を80℃,側壁部を60℃とする。また,上部電極122に印加する高周波電力を700W,下部電極106に印加する高周波電力を75Wとする。45.0sec程度プラズマ処理を行う。これにより,図10(b)に示すようにポリシリコン膜304のマスクパターンの開口部が85%程度エッチングされる。なお,第1のメインエッチング工程の終点は,第1の実施の形態と同様の方法で検出するようにしてもよい。
次に,ポリシリコン膜層304の残存した部分を除去するエッチング処理を施す第2のメインエッチング工程(ME2)を行う。この第2のメインエッチング工程では,先ず少なくともHBrを含む混合ガスを処理ガスとしてゲート酸化膜302が露出するまでポリシリコン膜304のエッチング処理を行う。なお,第2のメインエッチングの終点は第1の実施の形態と同様に検出するようにしてもよい。
第2のメインエッチング工程を行う際の条件としては例えば処理容器102内の圧力が60mTorr,上部電極122と下部電極106との間隔90mm,HBrのガス流量は300sccmとし,ウェハを吸着する静電チャックに印加する電圧は1.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに10mTorr,処理室104内の設定温度については下部電極を70℃,上部電極を80℃,側壁部を60℃とする。この場合には残った部分のポリシリコン膜304のエッチングレートを大きくするため,両電極106,122に高い高周波電力を印加する。例えば上部電極122に印加する高周波電力を150W,下部電極106に印加する高周波電力を20Wとし,25.0sec程度プラズマ処理を行う。これにより,図11(a)に示すようにゲート酸化膜302が露出するまでポリシリコン膜304がエッチングされる。
続いて,少なくともHBrとOを含む混合ガスを処理ガスとして最終的に残った部分(ゲートの底部のテーパ部分など)のポリシリコン膜304をエッチングする(OE;オーバーエッチング工程)。
このオーバーエッチング工程では,ゲート酸化膜302に対するポリシリコン膜304のエッチングレート(エッチング速度)の選択比(ゲート酸化膜302のエッチングレートに対するポリシリコン膜304のエッチングレート又はゲート酸化膜302のエッチング速度に対するポリシリコン膜304のエッチング速度)を向上させるなどのため,例えばOやHBrを含む混合ガスを処理ガスとしているので,エッチングによる反応生成物が比較的多く発生する。第2の実施の形態では,酸化膜をマスクパターンとした第1の実施の形態と異なり,レジスト膜をマスクパターンにしているため,特に反応生成物が多く発生し易い。従って,反応生成物がウェハ上に堆積してゲートの下部にテーパが形成される可能性は第1の実施の形態の場合よりも高いため,形状の異方性の向上を図ることができない。
従って,上記選択比を向上させつつ,ゲートの形状をその底部にテーパが極力形成されないような形状にするためにはオーバーエッチング工程において反応生成物を少なくしてウェハ上に極力堆積しない状態にする必要がある。
そこで,実験を重ねた結果,オーバーエッチング工程において,第2のメインエッチングの後において,上部電極122に印加する高周波電力を所定電力以下にすることにより,第1の実施の形態と同様の原理で,ゲート酸化膜302に対するポリシリコン膜304の選択比(ゲート酸化膜302のエッチングレートに対するポリシリコン膜304のエッチングレート又はゲート酸化膜302のエッチング速度に対するポリシリコン膜304のエッチング速度)を向上させつつ,反応生成物を少なくしてウェハ上に極力堆積しない状態にすることができることがわかった。
このような原理に基づいてオーバーエッチングを行う。このオーバーエッチングを行う際の条件としては例えば処理容器102内の圧力が20mTorr,上部電極122と下部電極106との間隔150mm,HBr/Oのガス流量比(HBrのガス流量/Oのガス流量)は26sccm/4sccmとし,ウェハを吸着する静電チャックに印加する電圧は1.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに10mTorr,処理室104内の設定温度については下部電極を70℃,上部電極を80℃,側壁部を60℃とする。
また,下部電極106には上述の第2のメインエッチングと同様に例えば高周波電力100Wを印加する。これに対して上部電極122に印加する高周波電力は,上述の第2のメインエッチングのときよりも低い所定電力に切替えて,上部電極122に印加する高周波電力を一気に低くして30.0sec程度プラズマ処理を行う。
上部電極に印加する高周波電力としては,例えばエッチングによる反応生成物がウェハ上に堆積しない程度,具体的には50W以下にするのが好ましく,0Wとするのがより好ましい。これにより,図11(b)に示すように最終的に残った部分(ゲートの底部のテーパ部分など)のポリシリコン膜304がエッチングされ,異方性形状のよいゲート電極が形成される。この場合,下部電極106に印加する高周波電力を高くしすぎると,酸化膜破れが生じるおそれがある。このため,下部電極106に印加する高周波電力は0.4W/cm以下にすることが好ましい。
ここで,オーバーエッチングの工程において上部電極122に高周波電力を印加しないで,すなわち上記各エッチング処理を行った場合の実験結果を図12に示す。なお,図12(a)はウェハ上のセンタ部分にゲートを形成した場合,図12(b)はウェハ上のエッジ部分にゲートを形成した場合である。この図12に示すようにこの場合にはウェハ上のセンタ部分,エッジ部分ともに形成されたゲートの底部にテーパ部のない良好な形状に形成されることがわかる。
このように,第2のメインエッチング工程の後に,上部電極122に印加する高周波電力を,第2のメインエッチング工程よりも低い0.16W/cm以下,より好ましくは0W/cmに切替えて一気に低くすることにより,ゲート酸化膜302に対するポリシリコン膜304の選択比(ゲート酸化膜302のエッチングレートに対するポリシリコン膜304のエッチングレート又はゲート酸化膜302のエッチング速度に対するポリシリコン膜304のエッチング速度)が高い状態で,しかもエッチングによる反応生成物がウェハ上に極力堆積しない状態(デポレスの状態)にすることができる。このため,ゲートの形状をその底部にテーパが極力形成されないような形状にすることができる。従って,第2の実施の形態によっても選択性を向上させつつ,形状の異方性も向上させること(例えばゲート酸化膜302に対して垂直な形状を得ること)ができる。
また,第2の実施の形態では,酸化膜をマスクとした第1の実施の形態とは異なり,反射防止膜306及びレジスト膜308をマスクとするため,第1の実施の形態よりもエッチングによる反応生成物が多くなるため,この反応生成物を少なくしてウェハ上に極力堆積しない状態(デポレス状態)にできる効果は大きい。特に,最も反応生成物が多くなるオーバーエッチング工程において上部電極122に印加する高周波電力を途中で50W以下,より好ましくは0Wに切替えて一気に低くするのでさらに効果が大きい。
次に,添付図面を参照しながら,本発明にかかるエッチング方法の第3の実施形態について説明する。上部電極122に印加する高周波電力を所定電力に低下させるエッチング処理を,メインエッチング工程の途中からオーバーエッチング工程にかけて行った例を説明する。
本実施の形態にかかるエッチング方法を適用する膜構造の具体例は第1の実施の形態と同様である。図2(a)に示すような膜構造に対して,先ず,ポリシリコン膜204の露出面の自然酸化膜を除去するエッチング処理を行う(BT;ブレークスルーエッチング工程)。この場合のエッチングを行う際の条件としては例えば処理容器102内の圧力が10mTorr,上部電極122と下部電極106との間隔80mm,CF/Oのガス流量比(CFのガス流量/Oのガス流量)は67sccm/13sccmとし,ウェハを吸着する静電チャックに印加する電圧は1.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに3mTorr,処理室104内の設定温度については下部電極を60℃,上部電極を80℃,側壁部を60℃とする。
また,この場合には両電極106,122に高い高周波電力を印加する。例えば上部電極122に印加する高周波電力を650W,下部電極106に印加する高周波電力を220Wとする。これにより,図2(b)に示すようにポリシリコン膜204の露出面の自然酸化膜が除去される。
次いで,第1の実施の形態における第1のメインエッチング工程に相当するエッチング工程を行う。この第1のメインエッチング工程では,先ず少なくともHBrとOを含む混合ガスを処理ガスとしてマスクパターンの開口部の深さ方向へゲート酸化膜202が露出しない程度まで,例えばポリシリコン膜204を85%程度まで削るエッチング処理を行う。この第1のメインエッチング工程では,未だゲート酸化膜が露出しないので主にポリシリコン膜204のエッチングレートが高くなるような条件でエッチングを行う。
この第1のメインエッチングを行う際の条件としては例えば処理容器102内の圧力が30mTorr,上部電極122と下部電極106との間隔120mm,HBr/Oのガス流量比(HBrのガス流量/Oのガス流量)は400sccm/3sccmとし,ウェハを吸着する静電チャックに印加する電圧は1.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに3mTorr,処理室104内の設定温度については下部電極を60℃,上部電極を80℃,側壁部を60℃とする。
また,この場合にも両電極106,122に比較的高い高周波電力を印加する。例えば上部電極122に印加する高周波電力を100W,下部電極106に印加する高周波電力を75Wとする。これにより,図2(c)に示すようにポリシリコン膜204のマスクパターンの開口部が85%程度エッチングされる。なお,第1のメインエッチング工程の終点は,第1の実施の形態と同様の方法で検出するようにしてもよい。
次に,上部電極122に印加する高周波電力を所定値以下にし,少なくともHBrとOとHeを含む混合ガスを処理ガスとして,ポリシリコン膜層204の残存した部分をすべて除去するエッチング工程を行う。すなわち,上部電極122に印加する高周波電力を一気に低下して,上記第1の実施の形態における第2のメインエッチング工程(ME2)からオーバーエッチング工程(OE)までに相当するエッチング工程を同一のエッチング条件により行う。
具体的には上部電極122に印加する高周波電力を0.16W/cm以下(直径200mmのウェハにエッチングする場合には約50W以下)にするのが好ましく,0W/cmとするのがより好ましい。この場合,下部電極106に印加する高周波電力を高くしすぎると,酸化膜破れが生じるおそれがある。このため,下部電極106に印加する高周波電力は0.4W/cm以下(直径200mmのウェハにエッチングする場合には約150W以下)にすることが好ましい。
この場合のエッチングを行う際の条件としては例えば処理容器102内の圧力が60mTorr,上部電極122と下部電極106との間隔120mm,HBr/O/Heのガス流量比(HBrのガス流量/Oのガス流量/Heのガス流量)は400sccm/8sccm/500sccmとし,ウェハを吸着する静電チャックに印加する電圧は1.5kV,ウェハ裏面冷却ガス圧力はセンタ,エッジともに10mTorr,処理室104内の設定温度については下部電極を60℃,上部電極を80℃,側壁部を60℃とする。
また,下部電極106には例えば高周波電力100Wを印加する。これに対して上部電極122に印加する高周波電力は,例えば0Wとする。すなわち,上部電極122に印加する高周波電力は上述の第1のメインエッチングのときよりも一気に低くする。
これにより,図3(b)に示すように残った部分のポリシリコン膜204がすべてエッチングされ,異方性形状のよいゲート電極(例えばゲート酸化膜に対して垂直なパターン形状のゲート電極)が形成される。
ここで,第2のメインエッチング工程からオーバーエッチング工程まで上部電極122に高周波電力を印加しないで,エッチング処理を行った場合の実験結果を図13に示す。なお,図13(a)はウェハ上のセンタ部分にゲートを形成した場合,図13(b)はウェハ上のエッジ部分にゲートを形成した場合である。この図13に示すようにこの場合にはウェハ上のセンタ部分,エッジ部分ともに形成されたゲートの底部にテーパ部のない良好な形状に形成されることがわかる。
このように,上部電極122に印加する高周波電力を一気に低下して,第2のメインエッチング工程(ME2)からオーバーエッチング工程(OE)までを同一のエッチング条件により行うようにしても,ゲート酸化膜破れを生じるとこなく,選択性を向上させつつ,形状の異方性も向上させることができる。
以上,添付図面を参照しながら本発明に係る好適な実施形態について説明したが,本発明は係る例に限定されないことは言うまでもない。当業者であれぱ,特許請求の範囲に記載された範疇内において,各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
例えば,上記第1〜第3の実施の形態では絶縁膜であるゲート酸化膜としては,熱酸化膜で形成されたTh−Oxide膜,CVDで形成されたCVD膜,液体ガラスを回転の遠心力でウェハ全面につけるSOG(spin on glass)で形成したSOG膜,他の熱酸化膜としてもよい。
また,第1又は第3の実施の形態において,酸化膜をマスクとして絶縁膜上の被処理膜層であるポリシリコン膜層をエッチングする場合について説明したが,必ずしもこれに限定されるものではなく,被処理膜層としてはその他の多結晶シリコン,ポリサイド膜層,単結晶シリコン膜層などのシリコン系膜層に適用してもよい。また,酸化膜をマスクとして絶縁膜上の被処理膜層であるメタル層をメタルエッチングする場合に適用してもよい。
また,上部電極122に印加する高周波電力を切替えて一気に低くするのは,第1の実施の形態のようにメインエッチング工程の途中であってもよいし,第2の実施の形態のようにオーバーエッチング工程でもよく,さらに第3の実施の形態のようにメインエッチング工程の途中からオーバーエッチング工程にかけて行ってもよい。
以上詳述したように本発明によれば,処理容器内に上部電極と下部電極を備えたプラズマ処理装置において上部電極に印加する高周波電力をエッチング工程の途中で所定電力以下に下げることにより,エッチングの選択比を向上させつつ形状の異方性も向上させること(例えば被処理基板面に対して垂直なパターン形状を得ること)ができ,エッチング処理全体としてのエッチングレートの低下も防止できる。
産業上の利用の可能性
本発明は,エッチング方法に適用可能であり,特に互いに対向する上部電極と下部電極を有し両方の電極に高周波電力を印加可能なプラズマ処理装置により行うエッチング方法に適用可能である。
【図面の簡単な説明】
図1は本発明の第1の実施の形態におけるエッチング方法を適用可能なエッチング装置の概略構成図。
図2は同実施の形態におけるエッチング方法の工程を説明するための模式図。
図3は同実施の形態におけるエッチング方法の工程を説明するための模式図。
図4は同実施の形態における第1のメインエッチング終点を検出する検出手段の構成例を説明する図。
図5は同実施の形態におけるポリシリコン膜をエッチングする際の作用説明図。
図6は干渉光の発光強度とエッチング時間との関係を示す図。
図7は第2のメインエッチングの工程において上部電極に300Wの高周波電力を印加して各エッチング処理を行った場合の実験結果を示す図。
図8は第2のメインエッチングの工程において上部電極に高周波電力を印加しないで各エッチング処理を行った場合の実験結果を示す図。
図9は本発明の第2の実施の形態におけるエッチング方法の工程を説明するための模式図。
図10は同実施の形態におけるエッチング方法の工程を説明するための模式図。
図11は同実施の形態におけるエッチング方法の工程を説明する模式図。
図12はオーバーエッチング工程において上部電極に高周波電力を印加しないで各エッチング処理を行った場合の実験結果を示す図。
図13は本発明の第3の実施の形態にかかる第1のメインエッチング工程の途中から上部電極に高周波電力を印加しないでオーバーエッチング工程まで行った場合の実験結果を示す図。

Claims (16)

  1. 気密な処理室内に互いに対向する上部電極と下部電極を設け両方の電極に高周波電力を印加可能としたプラズマ処理装置により,前記処理室内に処理ガスを導入し被処理体に形成された被処理膜層に対してプラズマエッチング処理を施すエッチング方法において,
    前記被処理膜層は,前記被処理体上に形成された絶縁膜層上にあるシリコン系膜層又はメタル層であり,
    前記上部電極と前記下部電極の両方に高周波電力を印加し,前記被処理膜層に対してプラズマエッチング処理を施す途中で,前記上部電極に印加する高周波電力を0.16W/cm 以下にし,前記下部電極に印加する高周波電力を0.4W/cm 以下にすることを特徴とするエッチング方法。
  2. 前記被処理膜層に対してプラズマエッチング処理を施す途中で,前記上部電極に印加する高周波電力を0W/cmにすることを特徴とする請求項1に記載のエッチング方法。
  3. 前記上部電極と前記下部電極の両方に高周波電力を印加しマスクパターンをマスクとして,このマスクパターンの開口部の深さ方向へ前記被処理膜層にエッチング処理を施すメインエッチング工程と,
    前記メインエッチング工程の後,前記被処理膜層の残存した部分を除去するエッチング処理を施すオーバーエッチング工程とを有し,
    前記メインエッチング工程の途中で,前記上部電極に印加する高周波電力を所定電力以下に下げて前記絶縁膜層の一部が露出するまで前記被処理膜層にエッチング処理を施すこと,
    を特徴とする請求項1に記載のエッチング方法。
  4. 前記メインエッチング工程は,前記絶縁膜層が露出しない程度まで前記被処理膜層にエッチング処理を施す第1のメインエッチング工程と,
    前記第1のメインエッチング工程の後,前記上部電極に印加する高周波電力を前記第1のメインエッチング工程の場合よりも低い所定電力以下に下げて前記絶縁膜層の一部が露出するまで前記被処理膜層にエッチング処理を施す第2のメインエッチング工程とを有することを特徴とする請求項に記載のエッチング方法。
  5. 前記第2のメインエッチング工程で前記上部電極に印加する高周波電力を0.16W/cm以下にすることを特徴とする請求項に記載のエッチング方法。
  6. 前記第2のメインエッチング工程で前記下部電極に印加する高周波電力を0.4W/cm以下にすることを特徴とする請求項に記載のエッチング方法。
  7. 前記第2のメインエッチング工程で前記上部電極に印加する高周波電力を0W/cmにすることを特徴とする請求項に記載のエッチング方法。
  8. 前記上部電極と前記下部電極の両方に高周波電力を印加しマスクパターンをマスクとして,このマスクパターンの開口部の深さ方向へ前記絶縁膜層の一部が露出する程度まで前記被処理膜層にエッチング処理を施すメインエッチング工程と,
    前記メインエッチング工程の後,前記被処理膜層の残存した部分を除去するエッチング処理を施すオーバーエッチング工程とを有し,
    前記オーバーエッチング工程で前記上部電極に印加する高周波電力を所定電力以下に下げて,残った被処理膜層にエッチング処理を施すこと,
    を特徴とする請求項1に記載のエッチング方法。
  9. 前記オーバーエッチング工程で前記上部電極に印加する高周波電力を0.16W/cm以下にすることを特徴とする請求項に記載のエッチング方法。
  10. 前記オーバーエッチング工程で前記下部電極に印加する高周波電力を0.4W/cm以下にすることを特徴とする請求項に記載のエッチング方法。
  11. 前記オーバーエッチング工程で前記上部電極に印加する高周波電力を0W/cmにすることを特徴とする請求項に記載のエッチング方法。
  12. 前記上部電極と前記下部電極の両方に高周波電力を印加しマスクパターンをマスクとして,このマスクパターンの開口部の深さ方向へ前記絶縁膜層の一部が露出するまで前記被処理膜層にエッチング処理を施すメインエッチング工程と,
    前記メインエッチング工程の後,前記被処理膜層の残存した部分を除去するエッチング処理を施すオーバーエッチング工程とを有し,
    前記メインエッチング工程の途中と前記オーバーエッチング工程とのうちいずれか一方又は両方で,前記上部電極に印加する高周波電力を所定電力以下に下げて前記被処理膜層にエッチング処理を施すこと,を特徴とする請求項1に記載のエッチング方法。
  13. 前記上部電極と前記下部電極の両方に高周波電力を印加しマスクパターンをマスクとして,このマスクパターンの開口部の深さ方向へ前記絶縁膜層が露出しない程度まで前記被処理膜層にエッチング処理を施す第1のメインエッチング工程と,
    前記第1のメインエッチング工程の後,前記絶縁膜層の一部が露出するまで前記被処理膜層にエッチング処理を施す第2のメインエッチング工程と,
    前記被処理膜層の残存した部分を除去するエッチング処理を施すオーバーエッチング工程とを有し,
    前記第2のメインエッチング工程からオーバーエッチング工程まで,前記上部電極に印加する高周波電力を所定電力以下に下げて前記被処理膜層にエッチング処理を施すこと,
    を特徴とする請求項1に記載のエッチング方法。
  14. 前記メインエッチング工程の途中からから前記オーバーエッチング工程まで前記上部電極に印加する高周波電力を0.16W/cm以下にすることを特徴とする請求項13に記載のエッチング方法。
  15. 前記メインエッチング工程の途中からから前記オーバーエッチング工程まで前記下部電極に印加する高周波電力を0.4W/cm以下にすることを特徴とする請求項14に記載のエッチング方法。
  16. 前記メインエッチング工程の途中からから前記オーバーエッチング工程まで前記上部電極に印加する高周波電力を0W/cmにすることを特徴とする請求項15に記載のエッチング方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7250373B2 (en) * 2004-08-27 2007-07-31 Applied Materials, Inc. Method and apparatus for etching material layers with high uniformity of a lateral etch rate across a substrate
JP5264383B2 (ja) * 2008-09-17 2013-08-14 東京エレクトロン株式会社 ドライエッチング方法
US9640385B2 (en) * 2015-02-16 2017-05-02 Applied Materials, Inc. Gate electrode material residual removal process

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5716534A (en) * 1994-12-05 1998-02-10 Tokyo Electron Limited Plasma processing method and plasma etching method
TW297135B (ja) * 1995-03-20 1997-02-01 Hitachi Ltd
US5599745A (en) * 1995-06-07 1997-02-04 Micron Technology, Inc. Method to provide a void between adjacent conducting lines in a semiconductor device
US5632855A (en) * 1995-08-29 1997-05-27 Advanced Micro Devices Thermal oxide etch technique
JP3220383B2 (ja) * 1996-07-23 2001-10-22 東京エレクトロン株式会社 プラズマ処理装置及びその方法
JP3122618B2 (ja) * 1996-08-23 2001-01-09 東京エレクトロン株式会社 プラズマ処理装置
US5904800A (en) * 1997-02-03 1999-05-18 Motorola, Inc. Semiconductor wafer processing chamber for reducing particles deposited onto the semiconductor wafer
US6132551A (en) * 1997-09-20 2000-10-17 Applied Materials, Inc. Inductive RF plasma reactor with overhead coil and conductive laminated RF window beneath the overhead coil
US6136630A (en) * 1998-06-04 2000-10-24 The Regents Of The University Of Michigan Method of making a micromechanical device from a single crystal semiconductor substrate and monolithic sensor formed thereby
WO2000033369A1 (fr) * 1998-11-27 2000-06-08 Tokyo Electron Limited Appareil de gravure au plasma
US6217786B1 (en) * 1998-12-31 2001-04-17 Lam Research Corporation Mechanism for bow reduction and critical dimension control in etching silicon dioxide using hydrogen-containing additive gases in fluorocarbon gas chemistry
JP3640204B2 (ja) * 1999-04-14 2005-04-20 株式会社日立製作所 プラズマ処理装置及びプラズマ処理方法
US6318384B1 (en) * 1999-09-24 2001-11-20 Applied Materials, Inc. Self cleaning method of forming deep trenches in silicon substrates
JP2001156041A (ja) * 1999-11-26 2001-06-08 Nec Corp 半導体装置の製造方法及びその製造装置
US6605543B1 (en) * 1999-12-30 2003-08-12 Koninklijke Philips Electronics N.V. Process to control etch profiles in dual-implanted silicon films
US6136680A (en) * 2000-01-21 2000-10-24 Taiwan Semiconductor Manufacturing Company Methods to improve copper-fluorinated silica glass interconnects
US6447636B1 (en) * 2000-02-16 2002-09-10 Applied Materials, Inc. Plasma reactor with dynamic RF inductive and capacitive coupling control
KR100638917B1 (ko) * 2000-05-17 2006-10-25 동경 엘렉트론 주식회사 처리 장치 부품의 조립 기구 및 그 조립 방법
US6537928B1 (en) * 2002-02-19 2003-03-25 Asm Japan K.K. Apparatus and method for forming low dielectric constant film
DE10126575C1 (de) * 2001-05-31 2002-10-10 Infineon Technologies Ag Plasmaätzprozess für MoSiN-Schichten auf Halbton-Phasenmasken auf der Basis von Monofluormethan und Sauerstoff enthaltenden Gasgemischen

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