JP2020077753A - 処理方法及び基板処理装置 - Google Patents

処理方法及び基板処理装置 Download PDF

Info

Publication number
JP2020077753A
JP2020077753A JP2018210072A JP2018210072A JP2020077753A JP 2020077753 A JP2020077753 A JP 2020077753A JP 2018210072 A JP2018210072 A JP 2018210072A JP 2018210072 A JP2018210072 A JP 2018210072A JP 2020077753 A JP2020077753 A JP 2020077753A
Authority
JP
Japan
Prior art keywords
gas
taper angle
processing method
mask layer
time
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018210072A
Other languages
English (en)
Other versions
JP7195113B2 (ja
JP2020077753A5 (ja
Inventor
正太 吉村
Shota Yoshimura
正太 吉村
清仁 伊藤
Kiyohito Ito
清仁 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2018210072A priority Critical patent/JP7195113B2/ja
Priority to TW108139225A priority patent/TWI826563B/zh
Priority to US16/671,407 priority patent/US11380545B2/en
Priority to KR1020190140601A priority patent/KR20200052844A/ko
Priority to CN201911082523.4A priority patent/CN111162006A/zh
Publication of JP2020077753A publication Critical patent/JP2020077753A/ja
Publication of JP2020077753A5 publication Critical patent/JP2020077753A5/ja
Application granted granted Critical
Publication of JP7195113B2 publication Critical patent/JP7195113B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/042—Coating on selected surface areas, e.g. using masks using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

【課題】マスクパターンのばらつきを抑制することを提供する。【解決手段】被エッチング膜の上にパターン化されたマスク層に堆積物を堆積させる第１の工程と、前記マスク層の一部又は前記堆積物の一部の少なくともいずれかを除去する第２の工程と、を有し、前記第１の工程と前記第２の工程とを１回以上繰り返し、前記マスク層のパターンの側面のテーパ角を所望の角度にする、処理方法が提供される。【選択図】図２

Description

本開示は、処理方法及び基板処理装置に関する。
例えば、特許文献１は、ホール又はラインのパターンの凹部に堆積物を堆積させる工程と、ホール又はラインのパターンの凸部をエッチングにより除去する工程とを有し、パターンの凹凸を減少させることを提案している。
例えば、特許文献２は、パターン形成済みフォトレジストマスクを提供し、フォトレジストマスク上に被覆を配置し、エッチング層に特徴部をエッチングし、マスクを除去することを提案している。
米国特許第９９２２８３９号明細書 特開２０１０−５１６０５９号公報
本開示は、マスクパターンのばらつきを抑制することができる技術を提供する。
本開示の一の態様によれば、被エッチング膜の上にパターン化されたマスク層に堆積物を堆積させる第１の工程と、前記マスク層の一部又は前記堆積物の一部の少なくともいずれかを除去する第２の工程と、を有し、前記第１の工程と前記第２の工程とを１回以上繰り返し、前記マスク層のパターンの側面のテーパ角を所望の角度にする、処理方法が提供される。
一の側面によれば、マスクパターンのばらつきを抑制することができる。
一実施形態に係る基板処理装置の一例を示す縦断面図。 一実施形態に係る基板の処理工程の一例を示す図。 一実施形態に係る基板の処理方法の一例を示すフローチャート。 一実施形態に係るサイクル数とパターンのばらつきを示す実験結果例。 一実施形態に係るパターンのテーパ角とパターンのばらつきを示す実験結果例。 一実施形態に係る堆積工程及び除去工程における時間依存性を示す実験結果例。 一実施形態に係る堆積工程におけるガス依存性を示す実験結果例。 一実施形態に係る堆積工程におけるガス依存性を示す実験結果例。 一実施形態に係る堆積工程における圧力依存性を示す実験結果例。 一実施形態に係る堆積工程における温度依存性を示す実験結果例。 一実施形態に係る基板処理におけるテーパ角の調整を説明するための図。 一実施形態に係る基板処理におけるテーパ角の調整を説明するための図。
以下、本開示を実施するための形態について図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。
［基板処理装置の全体構成］
まず、基板処理装置１の一例について、図１を参照しながら説明する。一実施形態にかかる基板処理装置１は、容量結合型の平行平板の基板処理装置であり、略円筒形の処理容器２を有している。処理容器２の内部は、プラズマによりエッチング処理や成膜処理等のプラズマ処理が行われる処理室となっている。処理容器２の内面は、アルマイト処理（陽極酸化処理）されている。
ステージ３は、処理容器２の内部に設けられ、基板の一例であるウェハＷを載置する。ステージ３は、たとえばアルミニウム（Ａｌ）やチタン（Ｔｉ）、炭化ケイ素（ＳｉＣ）等から形成されている。ステージ３は、処理容器２の底部に保持され、下部電極としても機能する。
ステージ３は、基台１２と、基台１２上の静電チャック１０とを有する。静電チャック１０は、絶縁体１０ｂの間にチャック電極１０ａを挟み込んだ構造になっている。直流電源３０は、チャック電極１０ａと接続し、スイッチ３１の開閉に応じてチャック電極１０ａへ直流電圧の印加及び印加の停止が行われる。これにより、直流電圧がチャック電極１０ａに印加されると、クーロン力によってウェハＷが静電チャック１０に吸着される。
エッジリング（「フォーカスリング」とも呼ばれる。）１１は円環状であり、静電チャック１０の外周側にてウェハＷの周囲に設けられる。エッジリング１１は、例えば、シリコンから形成され、プラズマをウェハＷの上方に収束し、プラズマ処理の効率を向上させるように機能する。
冷媒流路１２ａは、基台１２の内部に形成されている。例えば冷却水やブライン等の冷却媒体（以下、「冷媒」ともいう。）は、チラー３６から出力され、冷媒入口配管１２ｂから冷媒流路１２ａを流れ、冷媒出口配管１２ｃから出てチラー３６へ戻される。これにより、ステージ３は抜熱され、冷却される。
伝熱ガス供給源３７は、ヘリウムガス（Ｈｅ）等の伝熱ガスを伝熱ガス供給ライン１６に通して静電チャック１０の表面とウェハＷの裏面との間に供給する。静電チャック１０の温度は、冷媒流路１２ａを循環する冷媒と、ウェハＷの裏面に供給する伝熱ガスとによって制御される。この結果、ウェハＷを所定の温度に制御できる。
高周波電源３４は、整合器３５を介してステージ３に接続され、第２周波数のバイアス電圧発生用の高周波電力ＬＦをステージ３に印加する。第２周波数は、例えば１３．５６ＭＨｚであってもよい。整合器３５は、高周波電源３４の内部（または出力）インピーダンスに負荷インピーダンスを整合させる。
シャワーヘッド２０は、その外縁部を被覆するシールドリング２１を介して処理容器２の天井部の開口を閉塞するように取り付けられている。シャワーヘッド２０は、シリコンにより形成されてもよい。高周波電源３２は、整合器３３を介してシャワーヘッド２０に接続され、第２周波数よりも高い第１周波数のプラズマ生成用の高周波電力ＨＦをシャワーヘッド２０に印加する。第１周波数は、例えば６０ＭＨｚであってもよい。また、高周波電力ＨＦは、ステージ３に印加されてもよい。
可変直流電源２６は、シャワーヘッド２０に接続され、負の直流電圧（ＤＣ）をシャワーヘッド２０に印加する。シャワーヘッド２０は、ステージ３（下部電極）に対向する対向電極（上部電極）としても機能する。整合器３３は、高周波電源３２の内部（または出力）インピーダンスに負荷インピーダンスを整合させる。
ガス供給源２３は、ガス導入口２２を介してプラズマ処理に使用するガスをセンター側の拡散室２４ａ及びエッジ側の拡散室２４ｂに供給する。センター側の拡散室２４ａ及びエッジ側の拡散室２４ｂの内部で拡散されたガスは、ガス供給孔２５からステージ３に導入される。
排気口１８は、処理容器２の底面に形成されている。排気装置３８は、排気口１８に接続し、処理容器２内を排気する。これにより、処理容器２内が所定の真空度に維持される。ゲートバルブ１７は、処理容器２の側壁にて搬送口１９を開閉し、未処理のウェハＷを処理容器２へ搬入又は処理容器２から搬出する。
制御部４０は、装置全体の動作を制御する。制御部４０は、ＣＰＵ４１、ＲＯＭ４２及びＲＡＭ４３を有する。ＣＰＵ４１は、ＲＯＭ４２又はＲＡＭ４３に記憶されたレシピに従い、プラズマを用いてエッチングや成膜等のプラズマ処理を制御する。レシピは、プロセス条件に対する装置の制御情報であるプロセス時間、圧力（ガスの排気）、高周波電力や電圧、各種ガス流量、処理容器内温度（上部電極温度、処理容器の側壁温度、ウェハＷ温度、静電チャック温度等）、冷媒温度等を設定する。なお、レシピは、ハードディスク、半導体メモリ、ＣＤ−ＲＯＭ、ＤＶＤ等の可搬性のコンピュータにより読み取り可能な記憶媒体に収容された状態で所定位置にセットされ、読み出されるようにしてもよい。
プラズマ処理を実行する際、制御部４０は、ゲートバルブ１７を開いて搬送口１９からウェハＷを搬入し、ステージ３に載置させる。制御部４０は、チャック電極１０ａに正又は負の極性の直流電圧を印加し、ウェハＷを静電チャック１０に吸着する。
制御部４０は、ガス供給源２３から処理容器２内に所望のガスを供給し、シャワーヘッド２０に高周波電力ＨＦと負の直流電圧を印加し、ステージ３に高周波電力ＬＦを印加する。これにより、ウェハＷの上方にてガスが乖離してプラズマが生成され、ウェハＷにプラズマ処理が施される。
プラズマ処理後、制御部４０は、チャック電極１０ａにウェハＷの吸着時とは正負の極性が逆の直流電圧を印加し、ウェハＷの電荷の除電を制御する。除電後、制御部４０は、ウェハＷを静電チャック１０から剥がし、ゲートバルブ１７を開いて搬送口１９から処理容器２の外に搬出する。
［パターンの微細化］
ウェハＷ上に形成される半導体デバイスの微細化が進むにつれて、配線又はコンタクト抵抗が増大している。そのため、配線及びコンタクト抵抗のばらつきがデバイス性能のばらつきに影響するようになってきており、そのばらつきを抑制することが重要になっている。
そこで、以下に説明する一実施形態に係る基板の処理方法では、コンタクトホールパターンのLocal Critical Dimension Uniformity（以下、「Ｌ−ＣＤＵ」とも表記する。）を改善する。Ｌ−ＣＤＵは、隣接するコンタクトホールのＣＤ（Critical Dimension）サイズのばらつきを示す。また、ラインパターンにおけるパターンのばらつきを示す指標の一例としては、ＬＷＲ（line width roughness）、ＬＥＲ（line edge roughness）などが挙げられる。
［基板処理の工程］
図２及び図３を参照して、一実施形態に係る基板の処理工程の一例について説明する。図２は、一実施形態に係る基板の処理工程の一例を示す。図３は、一実施形態に係る基板の処理方法の一例を示すフローチャートである。図３に示す各ステップの処理は、制御部４０により制御される。
（初期状態）
図２（ａ）は、初期状態のウェハＷ上の積層膜を示す。ウェハＷは、シリコン基板１００上に順に積層されたシリコン酸化膜１０２、ＳＯＣ膜１０４（Spin On Carbon）、ＳＯＧ膜１０６（Spin On Glass）、レジスト膜１０８を有する。
レジスト膜１０８は、コンタクトホールのパターン（以下、「マスクパターン」ともいう。）が形成された有機膜であって、パターン化されたマスク層として機能する。ＳＯＧ膜１０６、ＳＯＣ膜１０４、シリコン酸化膜１０２は、被エッチング膜の一例である。
図３のステップＳ１において、制御部４０は、まず、図２（ａ）の形状のウェハＷを準備する。
（トリートメント工程）
次に、ステップＳ２において、制御部４０は、レジスト膜１０８をＨ２ガスのプラズマ又はＨＢｒのプラズマによりトリートメントする。図２（ｂ）では、Ｈ２ガス及びＡｒガスを供給する例が示されている。これにより、レジスト膜１０８の表面をトリートメントし、パターン形状を良好にすることができる。ただし、ステップＳ２の処理は省略してもよい。
（サイクルステップ／堆積工程及び除去工程）
図３に戻り、次に、制御部４０は、レジスト膜１０８のマスクパターンのＣＤサイズを均一にするために、堆積工程と除去工程とを繰り返し実行するサイクルステップを制御する。ステップＳ３の処理において、制御部４０は、レジスト膜１０８の上面、側面及び底面（ＳＯＧ膜１０６の上面）に堆積物を堆積させ（堆積工程）、レジスト膜１０８のマスクパターンの側面のテーパ角を増加（大きく）させる（図５のテーパ角参照）。テーパ角とは、マスクパターンの側面を通る接線とマスクパターン底部の通る接線によってなす角度である（図５のθ）。この結果、図２（ｃ）に示すように、レジスト膜１０８の上面、側面及び底面に有機膜の保護膜１１０が形成される。
次に、図３のステップＳ４において、制御部４０は、堆積工程において堆積させた保護膜１１０のトリミングによりその一部を除去し（除去工程）、レジスト膜１０８のマスクパターンの側面のテーパ角を減少させる（図５のテーパ角参照）。
制御部４０は、上記サイクルステップを１回以上繰り返し、レジスト膜１０８のマスクパターンの側面のテーパ角を所望の角度に制御し、ＣＤサイズのばらつきをなくす。この結果、図２（ｄ）に示すように、レジスト膜１０８の主に側面に残った保護膜１１０により、レジスト膜１０８のマスクパターンのＣＤ（例えば、ＣＤ１，ＣＤ２）のサイズを均一にすることができる。なお、堆積工程は、マスク層に堆積物を堆積させる第１の工程に相当する。除去工程は、マスク層の一部又は堆積物の一部の少なくともいずれかを除去する第２の工程に相当する。なお、第１の工程と第２の工程とは、いずれが先に行われてもよい。
次に、図３のステップＳ５において、制御部４０は、堆積工程と除去工程の両ステップ（以下、「サイクルステップ」ともいう。）を所定回数（以下、「サイクル数」ともいう。）繰り返したかを判定する。
次に、制御部４０は、サイクルステップを所定回数繰り返していないと判定した場合、ステップＳ３〜Ｓ５の処理を繰り返す。これにより、レジスト膜１０８のマスクパターンの側面のテーパ角を所望の角度に制御する。所定回数は、１回以上であって予め設定された回数である。
（エッチング工程）
ステップＳ５において、制御部４０は、サイクルステップを所定回数繰り返したと判定した場合、ステップＳ６において、ＳＯＧ膜１０６をエッチングする。その結果、図２（ｅ）に示すように、レジスト膜１０８のマスクパターンにＳＯＧ膜１０６がエッチングされ、ＣＤサイズ（例えば、ＣＤ１，ＣＤ２）が均一なコンタクトホールが形成される。そして、制御部４０は、更にＳＯＣ膜１０４、シリコン酸化膜１０２の順にエッチングする。これにより、図２（ｆ）に示すように、シリコン酸化膜１０２にＣＤサイズが均一なコンタクトホールが形成される。次に、図３のステップＳ７において、制御部４０は、ウェハＷを処理容器２外に搬出し、本処理を終了する。
なお、処理容器２外に搬出されたウェハＷはアッシング装置やウェット洗浄装置に搬送され、シリコン酸化膜１０２上のＳＯＣ膜１０４やウェハＷの残渣物を除去されるが、これに限定されるものではない。例えば、ステップＳ６の終了後からステップＳ７の間に、制御部４０は、更にＳＯＣ膜１０４をアッシングにより除去してもよい。
［プロセス条件］
以上に説明した基板の処理方法における各工程のプロセス条件に付いて説明する。
（トリートメント工程）
まず、図３のステップＳ２のトリートメント工程のプロセス条件は以下である。
ガス種類：Ｈ２ガス、Ａｒガス
ただし、トリートメント工程では、上記ガスに限られず、ＨＢｒガス、Ａｒガスを供給してもよい。
（堆積工程）
次に、ステップＳ３の堆積工程のプロセス条件は以下である。
ガス種類：ＣＨ４ガス、Ｈ２ガス、Ａｒガス
ただし、堆積工程では、上記ガスに限られず、例えば、ＣＨ４ガスは、その他のハイドロカーボン（ＣＨ）ガス、ハイドロフルオロカーボン（ＣＨＦ）ガス及びフルオロカーボン（ＣＦ）ガスの少なくとも一つを含むガスを使用してもよい。堆積工程で使用するガスを第１のガスといい、堆積工程では、第１のガスを用いてプラズマ処理が実行される。第１のガスは、Ｈ２ガスを含まなくてもよい。また、Ａｒガスに替えてＮ２ガスやその他の不活性ガスを使用してもよい。
（除去工程）
次に、ステップＳ４の除去工程のプロセス条件は以下である。
ガス種類：ＣＯ２ガス、ＣＨ４ガス
ただし、除去工程では、上記ガスに限られず、例えば、ＣＯ２ガスに替えてＯ２ガス、ＣＯガス、Ｎ２ガス、Ｈ２ガスを使用してもよい。また、ＣＨ４ガスは、その他のハイドロカーボン（ＣＨ）ガス、ハイドロフロロカーボン（ＣＨＦ）ガス、フロロカーボン（ＣＦ）ガスであってもよい。
（エッチング工程）
次に、ステップＳ６のエッチング工程のプロセス条件は以下である。
ガス種類：ＣＨＦ３ガス、ＣＦ４ガス
ただし、エッチング工程では、上記ガスに限られない。
［サイクル数］
堆積工程では、コンタクトホールの側面に堆積物を付着させる。このとき、堆積物は狭いホールよりも広いホールにより多く付着する（Ｌｏａｄｉｎｇ効果）。本実施形態では、この堆積物のＬｏａｄｉｎｇ効果を利用する。
除去工程では堆積工程においてコンタクトホールの側面に付着した堆積物を均等に除去する。この堆積工程と除去工程とを繰り返すことでコンタクトホールのＣＤサイズを揃えてＬ−ＣＤＵを改善することができる。
図４のグラフは、堆積工程と除去工程とを繰り返すときのサイクル数とマスクパターンのばらつきの実験結果の一例を示す。図４（ａ）及び（ｂ）のグラフの横軸はサイクル数であり、縦軸は図４の右側に示すＣＤ値が異なる４つのパターン１〜４についてのＣＤ値及びＬ−ＣＤＵ（３σ）の実験結果である。Ｌ−ＣＤＵ（３σ）は、３σ（σ：標準偏差）の値を示す。
図４（ａ）の線Ａのパターン１（ＣＤ＝２９ｎｍ）、線Ｂのパターン２（ＣＤ＝２６ｎｍ）、線ＣＢのパターン３（ＣＤ＝２３ｎｍ）、線ＤＢのパターン４（ＣＤ＝２０ｎｍ）の初期状態におけるＣＤ値の差分の最大値は９ｎｍ（＝２９ｎｍ−２０ｎｍ）であった。
サイクルステップを繰り返し、サイクル数が増加すると、図４（ａ）に示すように、ＣＤ値の差分の最大値が小さくなり、サイクル数が１５回のとき、ＣＤ値の差分の最大値は４ｎｍ（＝２６ｎｍ−２２ｎｍ）になった。同様にして、サイクル数が増加すると、図４（ｂ）に示すように、パターンＡ〜ＤのいずれにおいてもＬ−ＣＤＵ（３σ）の値が小さくなり、サイクル数が１５回のとき最もＬ−ＣＤＵ（３σ）が改善された。
［テーパ角］
図５の右側に示すように、マスクパターンの側面が垂直のときのテーパ角を９０°とする。マスクパターンが逆テーパ形状になるときのテーパ角は９０°よりも大きく（増加）、マスクパターンがテーパ形状になるときのテーパ角は９０°よりも小さい（減少）と定義する。
図５のグラフは、横軸のマスクパターンのテーパ角に対する縦軸のマスクパターンのばらつき（Ｌ−ＣＤＵ（３σ）／ＣＤ）の実験結果の一例を示す。図５の縦軸に示すＬ−ＣＤＵ（３σ）／ＣＤは、単位長さ当たりのＬ−ＣＤＵ（３σ）である。Ｌ−ＣＤＵは、３σの値であるが、これに限られない。
ここで、線Ｙは、サイクルステップ後のテーパ角に対するＬ−ＣＤＵ（３σ）／ＣＤを示す。線Ｚは、ＳＯＧ膜１０６のエッチング後のテーパ角に対するＬ−ＣＤＵ（３σ）／ＣＤを示す。いずれの場合にも、マスクパターンのテーパ角を８５°〜９５°に調整するとマスクパターン及びＳＯＧ膜１０６のパターンにばらつきが少ないことがわかる。
Ｌ−ＣＤＵ（３σ）／ＣＤを小さくするには、サイクルステップ後のマスクパターンのテーパ角が８５°〜９０°になるように調整することが望ましい（枠Ｏ内参照）。
図６は、一実施形態に係る堆積工程及び除去工程における時間依存性を示す実験結果の一例である。図６（ａ）の実験結果では、堆積工程ではマスクパターンの上部に堆積物が付着し易く、堆積工程の時間が長くなるほどテーパ角が増加し、９０°よりも大きくなってマスクパターンは逆テーパ形状になることが分かった。
また、図６（ｂ）の実験結果では、除去工程ではマスクパターンの上部の保護膜１１０を除去し易く、除去工程の時間が長くなるほどテーパ角が減少し、９０°よりも小さくなってマスクパターンはテーパ形状になることがわかった。
以上から、堆積工程では、コンタクトホールの側面に堆積物を付着させ、テーパ角を増加させることができ、除去工程では、コンタクトホールの側面の堆積物の一部を除去し、テーパ角を減少させることができる。これにより、堆積工程と除去工程とを繰り返すことで、マスクパターンのテーパ角を制御することができる。また、堆積工程と除去工程とを繰り返すときのサイクル数を制御することで、堆積工程時間と除去工程時間を制御し、これにより、テーパ角を８５°〜９５°に調整することで、Ｌ−ＣＤＵを改善することができる。
つまり、制御部４０は、堆積工程と除去工程とを繰り返すことで、サイクルステップの処理時間を制御し、サイクルステップ後のテーパ角が８５°〜９５°になるようにマスク形状を調整することが可能となる。これにより、Ｌ−ＣＤＵを改善することができる。このようにしてレジスト膜１０８のＣＤサイズのばらつきをなくす処理を行うことで、ＳＯＧ膜１０６をエッチングする際のＣＤサイズのばらつきを抑制することができる。更に、ＳＯＧ膜１０６をマスクとしてＳＯＣ膜１０４、シリコン酸化膜１０２を順にエッチングする際のＣＤサイズのばらつきを抑制することができる。これにより、シリコン酸化膜１０２のエッチング形状を垂直にするとともにエッチング形状のＣＤのばらつきをなくすことでデバイス性能を向上させることができる。
［ガス依存性］
次に、堆積工程におけるガス依存性について、図７及び図８を参照しながら説明する。図７及び図８は、一実施形態に係る堆積工程におけるガス依存性を示す実験結果の一例を示す。
図７のグラフの線Ｅは、堆積工程においてＡｒガス、Ｈ２ガス、ＣＨ４ガスを使用した場合の堆積工程後のテーパ角に対するＬ−ＣＤＵ（３σ）／ＣＤを示す。線Ｆは、堆積工程においてＡｒガス、ＣＨ４ガスを使用した場合の堆積工程後のテーパ角に対するＬ−ＣＤＵ（３σ）／ＣＤを示す。線Ｇは、堆積工程においてＡｒガス、ＣＨ３Ｆガスを使用した場合の堆積工程後のテーパ角に対するＬ−ＣＤＵ（３σ）／ＣＤを示す。線Ｈは、堆積工程においてＡｒガス、ＣＨ２Ｆ２ガスを使用した場合の堆積工程後のテーパ角に対するＬ−ＣＤＵ（３σ）／ＣＤを示す。線Ｉは、堆積工程においてＡｒガス、Ｃ４Ｆ８ガスを使用した場合の堆積工程後のテーパ角に対するＬ−ＣＤＵ（３σ）／ＣＤを示す。
これによれば、線Ｅ〜線Ｉに示すいずれのガスを使用しても、テーパ角を８５°〜９５°に調整することで、Ｌ−ＣＤＵ（３σ）／ＣＤを小さくできることがわかった。つまり、堆積工程においてハイドロカーボン（ＣＨ）ガス、ハイドロフルオロカーボン（ＣＨＦ）ガス及びフルオロカーボン（ＣＦ）ガスの少なくとも一つを含む第１のガスのプラズマ処理によってテーパ角を８５°〜９５°に調整する。これにより、Ｌ−ＣＤＵを改善できることがわかった。
図８のグラフは、堆積工程における堆積時間に対するテーパ角の実験結果の一例を示す。これによれば、線Ｅ〜線Ｉに示すいずれのガスを使用しても、堆積時間によってテーパ角を制御できることが分かった。つまり、前記第１のガスのプラズマによる処理を行う堆積工程において、サイクル数によって堆積時間を制御することでテーパ角を制御できることがわかった。
特に、図７の線Ｅに示すＡｒガス、Ｈ２ガス、ＣＨ４ガス、線Ｆに示すＡｒガス、ＣＨ４ガス及び線Ｇに示すＡｒガス、ＣＨ３Ｆガスは、線Ｈに示すＡｒガス、ＣＨ２Ｆ２ガス及び線Ｉに示すＡｒガス、Ｃ４Ｆ８ガスよりもＬ−ＣＤＵ（３σ）／ＣＤを小さくできた。以上から、堆積工程に使用する第１のガスのＨ原子の含有量は、Ｆ原子の含有量よりも大きいことが好ましく、テーパ角を８５°〜９５°に調整するとより好ましいことがわかった。例えば、堆積工程に使用するガスとして、ＣＨ４ガス、ＣＨ３Ｆガスは、ＣＨ２Ｆ２ガス、Ｃ４Ｆ８ガスよりも好ましいことがわかった。
［圧力依存性］
次に、堆積工程における圧力依存性について、図９を参照しながら説明する。図９は、一実施形態に係る堆積工程における圧力依存性を示す実験結果の一例を示す。図９（ａ）のグラフは、処理容器２内の圧力を変動させたときのテーパ角の変化を示す。図９（ｂ）は、処理容器２内の圧力を変動させたときのＬ−ＣＤＵ（３σ）／ＣＤの変化を示す。
図９の線Ｊは、堆積工程においてＡｒガス、Ｈ２ガス、ＣＨ４ガスを使用した場合の堆積工程後のテーパ角とＬ−ＣＤＵ（３σ）／ＣＤを示す。線Ｋは、堆積工程においてＡｒガス、ＣＨ４ガスを使用した場合の堆積工程後のテーパ角とＬ−ＣＤＵ（３σ）／ＣＤを示す。線Ｌは、堆積工程においてＡｒガス、ＣＨ３Ｆガスを使用した場合の堆積工程後のテーパ角とＬ−ＣＤＵ（３σ）／ＣＤを示す。
これによれば、上記のいずれのガスを使用した場合にも、テーパ角とＬ−ＣＤＵ（３σ）／ＣＤとは、圧力の変動によって変動することがわかった。また、図９（ａ）に示すように、テーパ角が８５°〜９５°の間になる圧力条件では、図９（ｂ）に示すように、Ｌ−ＣＤＵ（３σ）／ＣＤが概ね１１％以下になった。つまり、テーパ角が８５°〜９５°の間になる圧力条件では、Ｌ−ＣＤＵ（３σ）／ＣＤが良好になることがわかった。他方、Ｌ−ＣＤＵ（３σ）／ＣＤの一部は１１％よりも大きくなった。よって、テーパ角が８５°〜９５°の間になる圧力条件のうち、Ｌ−ＣＤＵ（３σ）／ＣＤが１１％以下になる圧力条件に制御することが好ましいことがわかった。
［温度依存性］
次に、堆積工程における温度依存性について、図１０を参照しながら説明する。図１０は、一実施形態に係る堆積工程における温度依存性を示す実験結果の一例を示す。図１０（ａ）のグラフは、ウェハの温度を変動させたときのテーパ角の変化を示す。図１０（ｂ）のグラフは、ウェハの温度を変動させたときのＬ−ＣＤＵ（３σ）／ＣＤの変化を示す。図１０の線Ｌに示す堆積工程において使用したガスは、図９の線Ｌに示す堆積工程において使用したガスと同じであり、堆積工程においてＡｒガス、ＣＨ３Ｆガスを使用した場合の堆積工程後のテーパ角とＬ−ＣＤＵ（３σ）／ＣＤを示す。
これによれば、上記のいずれのガスを使用した場合にも、テーパ角とＬ−ＣＤＵ（３σ）／ＣＤとは、温度の変動によって変動することがわかった。また、図１０（ａ）に示すように、テーパ角が８５°〜９５°の間になる温度条件では、図１０（ｂ）に示すように、Ｌ−ＣＤＵ（３σ）／ＣＤは概ね１１％以下になった。よって、テーパ角が８５°〜９５°の間になる温度条件のうち、Ｌ−ＣＤＵ（３σ）／ＣＤが１１％以下になる温度条件に制御することが好ましいことがわかった。ただし、図９及び図１０において、許容できるＬ−ＣＤＵ（３σ）／ＣＤの値は１１％以下であったが、これに限られず、１１％よりも大きい値や小さい値等、他の閾値を用いてもよい。
［テーパ角の調整］
次に、基板処理のサイクルステップにおけるテーパ角の調整について、図１１及び図１２を参照しながら説明する。図１１及び図１２は、一実施形態に係る基板の処理方法におけるテーパ角の調整を説明するための図である。
図１１（ａ）〜図１２（ｅ）に示すように、レジスト膜１０８の初期状態の側面のテーパ角をθ０とし、堆積工程と除去工程とを所定の回数Ｎ（Ｎ＝サイクル数、Ｎは１以上の整数）繰り返す。サイクル数がｎ（ｎ≦Ｎ）回目の堆積工程におけるテーパ角の増加分をΔθＤ，ｎとし、サイクル数がｎ回目の除去工程におけるテーパ角の減少分をΔθＴ，ｎとしたとき、下記式（１）が成り立つ。また、制御部４０は、下記式（１）が成り立つように堆積工程と除去工程とのプロセス条件（処理時間、ガス種類、圧力、温度等）を調整する。
Figure 2020077753
図１１（ａ）〜図１２（ｅ）において、Ｄ１、Ｄ２、Ｄ３・・・は堆積工程Ｄを示し、Ｔ１、Ｔ２、Ｔ３・・・は除去工程Ｔを示す。堆積工程Ｄ１、Ｄ２、Ｄ３・・・では、レジスト膜１０８の側面のテーパ角が増加し、除去工程Ｔ１、Ｔ２、Ｔ３・・・では、レジスト膜１０８の側面のテーパ角が減少する。
式（１）は、図１１（ａ）に示すようにテーパ角の変化量が毎回異なる場合にテーパ角が８５°〜９５°の間になる条件式が示されている。
式（２）は、図１１（ｂ）に示すようにテーパ角の変化量が毎回同じ場合にテーパ角が８５°〜９５°の間になる条件式が示されている。
８５°≦（ΔθＤ−ΔθＴ）×Ｎ＋θ０≦９５°・・・（２）
調整するプロセス条件は、堆積工程及び除去工程の処理時間、堆積工程のガス種類、堆積工程の圧力及び堆積工程の温度の少なくともいずれかである。例えば、堆積工程及び除去工程の処理時間は、図６（ａ）及び（ｂ）のグラフのように予め得られた処理時間（堆積工程時間）とテーパ角との関係を示すデータをＲＯＭ４２又はＲＡＭ４３に記憶して、ＣＰＵ４１がこれらのデータに基づきプロセス調整してもよい。
また、例えば、堆積工程のガス種類は、図８のグラフのように予め得られたガスの種類毎の処理時間（堆積工程時間）とテーパ角との関係を示すデータをＲＯＭ４２又はＲＡＭ４３に記憶して、ＣＰＵ４１がこれらのデータに基づきプロセスの調整を行ってもよい。
また、例えば、堆積工程の圧力は、図９（ａ）のグラフのように予め得られた圧力とテーパ角との関係を示すデータをＲＯＭ４２又はＲＡＭ４３に記憶して、ＣＰＵ４１がこれらのデータに基づきプロセスの調整を行ってもよい。
また、例えば、堆積工程の温度は、図１０（ａ）のグラフのように予め得られた温度とテーパ角との関係を示すデータをＲＯＭ４２又はＲＡＭ４３に記憶して、ＣＰＵ４１がこれらのデータに基づきプロセスの調整を行ってもよい。
調整するプロセス条件の実施例として、堆積工程及び除去工程の処理時間、堆積工程のガス種類、堆積工程の圧力及び堆積工程の温度について説明したが、これに限定されるものではない。例えば、除去工程のガス種類、除去工程の圧力及び除去工程の温度、その他の処理パラメータとテーパ角との関係を示すデータを予めＲＯＭ４２又はＲＡＭ４３に記憶して、ＣＰＵ４１がこれらのデータに基づきプロセスの調整を行ってもよい。
このとき、堆積工程と除去工程とを繰り返す回数が２以上の場合、前記回数がｎ回目の堆積工程と、ｎ＋１回目の堆積工程とのプロセス条件は同じであってもよいし、異なってもよい。
更に、堆積工程と除去工程とを繰り返す回数が２以上の場合、前記回数がｎ回目の堆積工程と、ｎ＋１回目の堆積工程とのプロセス条件が同じ場合及び異なる場合のいずれであっても、前記回数がｎ回目の除去工程と、ｎ＋１回目の除去工程とのプロセス条件は同じであってもよいし、異なってもよい。
以上に説明した処理方法では、最初に堆積工程を行った後、除去工程を行い、その後、堆積工程と除去工程とを複数回繰り返しているが、これに限定されるものではなく、図１２（ｃ）に示すように最初に除去工程を行った後、堆積工程を行ってもよい。特に、イニシャルのテーパ角が９０°より大きい場合、除去工程によるテーパ角を減少させる工程から始めることになるので、より早い段階で規定の角度に到達することができる。
式（３）は、図１２（ｃ）に示すようにテーパ角の変化量が毎回同じ場合にテーパ角が８５°〜９５°の間になる条件式を示す。
Figure 2020077753
また、堆積工程と除去工程を繰り返す場合、以上に説明した処理方法では、各工程を行う回数は同じであったが、それに限定されるものではない。例えば、図１２（ｄ）に示すように最初に堆積工程を行った後、除去工程を行う場合、堆積工程をＮ回実行するのに対して、除去工程をＮ−１回実行するようにしてもよい。
式（４）は、図１２（ｄ）に示すようにテーパ角の変化量が毎回同じ場合にテーパ角が８５°〜９５°の間になる条件式を示す。
Figure 2020077753
なお、最初に除去工程を行った後、堆積工程を行う場合、除去工程がＮ回実行するに対して、堆積工程をＮ−１回実行するようにしてもよい。
また、ｎ回目の堆積工程を実行している間、およびｎ回目の除去工程を実行している間において、単一のプロセス条件にて処理しているがこれに限定されるものではない。例えばｎ回目の堆積工程を実行する間を複数のステップに分けて、ガス種、圧力、温度などのパラメータを切り替えてもよい。また、ｎ回目の除去工程を実行する間を複数のステップに分けて、ガス種、圧力、温度をなどのパラメータを切り替えてもよい。
更に、制御部４０は、堆積工程及び除去工程のサイクルステップを、図１２（ｅ）に示す２段階に制御してもよい。この場合、１段階目のサイクルステップＰでは、制御部４０は、レジスト膜１０８の側面を概ね垂直形状にするように制御する。例えば、図１１（ｃ）の例では、制御部４０は、テーパ角が８５°〜９５°の間になるように制御する。その後、２段階目のサイクルステップＱでは、制御部４０は、レジスト膜１０８の側面を概ね垂直形状にしつつ、式（５）を満たすように制御する。図１２（ｅ）の例では、制御部４０は、テーパ角が８５°〜９５°の間になるように制御しつつ、式（５）を満たすように制御する。
Figure 2020077753
これにより、１段階目のサイクルステップＰにてレジスト膜１０８の側面が概ね垂直形状になるように調整し、２段階目のサイクルステップＱにてレジスト膜１０８の側面の垂直形状を維持しながら、パターン表面の凹凸を減らし、滑らかにすることができる。つまり、１段階目のサイクルステップＰではテーパ角を制御することができる。また、２段階目のサイクルステップＱの堆積工程では、パターン表面の凹部に優先的にデポを堆積させ、除去工程ではパターン表面の凸部からエッチングを進行させる。これによって、テーパ角を概ね垂直形状に維持しつつ、パターン表面の凹凸を減少させることができる。
今回開示された一実施形態に係る処理方法及び基板処理装置は、すべての点において例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の請求の範囲及びその主旨を逸脱することなく、様々な形態で変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で他の構成も取り得ることができ、また、矛盾しない範囲で組み合わせることができる。
本開示の基板処理装置は、Capacitively Coupled Plasma(CCP)、Inductively Coupled Plasma(ICP)、Radial Line Slot Antenna(RLSA)、Electron Cyclotron Resonance Plasma(ECR)、Helicon Wave Plasma(HWP)のどのタイプでも適用可能である。
本明細書では、基板の一例としてウェハＷを挙げて説明した。しかし、基板は、これに限らず、ＦＰＤ（Flat Panel Display）に用いられる各種基板、プリント基板等であっても良い。
１ 基板処理装置
２ 処理容器
３ ステージ
１０ 静電チャック
１０ａ チャック電極
１１ エッジリング
１２ 基台
１２ａ 冷媒流路
１７ ゲートバルブ
２０ シャワーヘッド
２２ ガス導入口
２３ ガス供給源
２５ ガス供給孔
２６ 可変直流電源
３０ 直流電源
３２、３４ 高周波電源
３３、３５ 整合器
３６ チラー
３７ 伝熱ガス供給源
３８ 排気装置
４０ 制御部
１０２ シリコン酸化膜
１０４ ＳＯＣ膜
１０６ ＳＯＧ膜
１０８ レジスト膜
１１０ 保護膜

Claims (15)

  1. 被エッチング膜の上にパターン化されたマスク層に堆積物を堆積させる第１の工程と、
    前記マスク層の一部又は前記堆積物の一部の少なくともいずれかを除去する第２の工程と、を有し、
    前記第１の工程と前記第２の工程とを１回以上繰り返し、前記マスク層のパターンの側面のテーパ角を所望の角度にする、処理方法。
  2. 前記第１の工程は、前記堆積物を堆積させ、前記マスク層のパターンの側面のテーパ角を増加させ、
    前記第２の工程は、前記堆積物の一部を除去し、前記マスク層のパターンの側面のテーパ角を減少させる、
    請求項１に記載の処理方法。
  3. 前記マスク層の初期状態の側面のテーパ角をθ０とし、前記第１の工程と前記第２の工程とを所定の回数Ｎ（Ｎは１以上の整数）繰り返し、前記回数がｎ（ｎ≦Ｎ）回目の第１の工程におけるテーパ角の増加分をΔθＤ，ｎとし、前記回数がｎ回目の第２の工程におけるテーパ角の減少分をΔθＴ，ｎとしたとき、式（１）が成り立つ、
    Figure 2020077753
     請求項２に記載の処理方法。
  4. 前記式（１）が成り立つように、前記第１の工程と前記第２の工程とのプロセス条件を調整する、
    請求項３に記載の処理方法。
  5. 調整する前記プロセス条件は、前記第１の工程及び前記第２の工程の処理時間、前記第１の工程のガスの種類、前記第１の工程の圧力及び前記第１の工程の温度の少なくともいずれかである、
    請求項４に記載の処理方法。
  6. 前記第１の工程は、ハイドロカーボン（ＣＨ）、ハイドロフルオロカーボン（ＣＨＦ）及びフルオロカーボン（ＣＦ）の少なくとも一つを含む第１のガスのプラズマによる処理である、
    請求項１〜５のいずれか一項に記載の処理方法。
  7. 前記第１のガスは、更に水素（Ｈ２）ガスを含む、
    請求項６に記載の処理方法。
  8. 前記第１のガスのＨ原子の含有量は、Ｆ原子の含有量よりも大きい、
    請求項６又は７に記載の処理方法。
  9. 前記第１の工程の前に、前記マスク層をＨ２ガスのプラズマ又はＨＢｒのプラズマによりトリートメントする処理を実行する工程を有する、
    請求項１〜８のいずれか一項に記載の処理方法。
  10. 前記第１の工程と前記第２の工程とを所定の回数Ｎ繰り返した後、前記マスク層のパターンに前記被エッチング膜をエッチングする工程を有する、
    請求項１〜９のいずれか一項に記載の処理方法。
  11. 前記第１の工程と前記第２の工程とを繰り返す回数が２以上の場合、前記回数がｎ回目の第１の工程と、ｎ＋１回目の第１の工程とのプロセス条件は同じである、
    請求項１〜１０のいずれか一項に記載の処理方法。
  12. 前記第１の工程と前記第２の工程とを繰り返す回数が２以上の場合、前記回数がｎ回目の第１の工程と、ｎ＋１回目の第１の工程とのプロセス条件は異なる、
    請求項１〜１０のいずれか一項に記載の処理方法。
  13. 前記第１の工程と前記第２の工程とを繰り返す回数が２以上の場合、前記回数がｎ回目の第２の工程と、ｎ＋１回目の第２の工程とのプロセス条件は同じである、
    請求項１〜１２のいずれか一項に記載の処理方法。
  14. 前記第１の工程と前記第２の工程とを繰り返す回数が２以上の場合、前記回数がｎ回目の第２の工程と、ｎ＋１回目の第２の工程とのプロセス条件は異なる、
    請求項１〜１２のいずれか一項に記載の処理方法。
  15. 処理容器と、前記処理容器内にて被エッチング膜の上にパターン化されたマスク層を有する基板の処理を制御する制御部とを有し、
    前記制御部は、
    前記マスク層に堆積物を堆積させる第１の工程と、前記マスク層の一部又は前記堆積物の一部の少なくともいずれかを除去する第２の工程とを１回以上繰り返し、前記マスク層のパターンの側面のテーパ角を所望の角度にするように制御する、基板処理装置。
JP2018210072A 2018-11-07 2018-11-07 処理方法及び基板処理装置 Active JP7195113B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2018210072A JP7195113B2 (ja) 2018-11-07 2018-11-07 処理方法及び基板処理装置
TW108139225A TWI826563B (zh) 2018-11-07 2019-10-30 處理方法及基板處理裝置
US16/671,407 US11380545B2 (en) 2018-11-07 2019-11-01 Processing method and substrate processing apparatus
KR1020190140601A KR20200052844A (ko) 2018-11-07 2019-11-06 처리 방법 및 기판 처리 장치
CN201911082523.4A CN111162006A (zh) 2018-11-07 2019-11-07 处理方法和基板处理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018210072A JP7195113B2 (ja) 2018-11-07 2018-11-07 処理方法及び基板処理装置

Publications (3)

Publication Number Publication Date
JP2020077753A true JP2020077753A (ja) 2020-05-21
JP2020077753A5 JP2020077753A5 (ja) 2021-09-24
JP7195113B2 JP7195113B2 (ja) 2022-12-23

Family

ID=70458783

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018210072A Active JP7195113B2 (ja) 2018-11-07 2018-11-07 処理方法及び基板処理装置

Country Status (5)

Country Link
US (1) US11380545B2 (ja)
JP (1) JP7195113B2 (ja)
KR (1) KR20200052844A (ja)
CN (1) CN111162006A (ja)
TW (1) TWI826563B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005129893A (ja) * 2003-09-29 2005-05-19 Tokyo Electron Ltd エッチング方法
US20070181530A1 (en) * 2006-02-08 2007-08-09 Lam Research Corporation Reducing line edge roughness
JP2007294905A (ja) * 2006-03-30 2007-11-08 Hitachi High-Technologies Corp 半導体製造方法およびエッチングシステム
JP2012231162A (ja) * 2005-06-28 2012-11-22 Lam Research Corporation エッチングマスクスタックを用いたマルチマスクプロセス
US20130267097A1 (en) * 2012-04-05 2013-10-10 Lam Research Corporation Method and apparatus for forming features with plasma pre-etch treatment on photoresist

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624016B2 (en) * 2001-02-22 2003-09-23 Silicon-Based Technology Corporation Method of fabricating trench isolation structures with extended buffer spacers
JP4176365B2 (ja) * 2002-03-25 2008-11-05 東京エレクトロン株式会社 プラズマエッチング方法
KR100553839B1 (ko) * 2003-11-27 2006-02-24 삼성전자주식회사 캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및그 제조 방법
KR100573827B1 (ko) * 2003-12-30 2006-04-26 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
JP2006203035A (ja) * 2005-01-21 2006-08-03 Tokyo Electron Ltd プラズマエッチング方法
US7491343B2 (en) 2006-09-14 2009-02-17 Lam Research Corporation Line end shortening reduction during etch
US7894927B2 (en) * 2008-08-06 2011-02-22 Tokyo Electron Limited Using Multi-Layer/Multi-Input/Multi-Output (MLMIMO) models for metal-gate structures
US7772122B2 (en) * 2008-09-18 2010-08-10 Lam Research Corporation Sidewall forming processes
US8592327B2 (en) * 2012-03-07 2013-11-26 Tokyo Electron Limited Formation of SiOCl-containing layer on exposed low-k surfaces to reduce low-k damage
JP2014225501A (ja) * 2013-05-15 2014-12-04 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6185305B2 (ja) * 2013-06-28 2017-08-23 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
KR20150015978A (ko) * 2013-08-02 2015-02-11 삼성디스플레이 주식회사 표시 장치의 방법
CN104916577B (zh) * 2014-03-14 2018-08-24 北京北方华创微电子装备有限公司 斜孔刻蚀方法
US9922839B2 (en) 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
JP2017084938A (ja) * 2015-10-27 2017-05-18 東京エレクトロン株式会社 被処理体を処理する方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005129893A (ja) * 2003-09-29 2005-05-19 Tokyo Electron Ltd エッチング方法
JP2012231162A (ja) * 2005-06-28 2012-11-22 Lam Research Corporation エッチングマスクスタックを用いたマルチマスクプロセス
US20070181530A1 (en) * 2006-02-08 2007-08-09 Lam Research Corporation Reducing line edge roughness
JP2007294905A (ja) * 2006-03-30 2007-11-08 Hitachi High-Technologies Corp 半導体製造方法およびエッチングシステム
US20130267097A1 (en) * 2012-04-05 2013-10-10 Lam Research Corporation Method and apparatus for forming features with plasma pre-etch treatment on photoresist

Also Published As

Publication number Publication date
TWI826563B (zh) 2023-12-21
US20200144051A1 (en) 2020-05-07
JP7195113B2 (ja) 2022-12-23
TW202022928A (zh) 2020-06-16
US11380545B2 (en) 2022-07-05
CN111162006A (zh) 2020-05-15
KR20200052844A (ko) 2020-05-15

Similar Documents

Publication Publication Date Title
TWI743072B (zh) 蝕刻方法及蝕刻裝置
CN110246760B (zh) 蚀刻方法
TWI618145B (zh) 電漿蝕刻方法及電漿蝕刻裝置
KR20180000692A (ko) 에칭 처리 방법
JP2015154047A (ja) エッチング方法、及びプラズマ処理装置
JP6438831B2 (ja) 有機膜をエッチングする方法
US11289339B2 (en) Plasma processing method and plasma processing apparatus
TWI703414B (zh) 蝕刻方法
JP2017098323A (ja) プラズマエッチング方法
KR20100004891A (ko) 플라즈마 에칭 방법, 제어 프로그램 및 컴퓨터 기억 매체
US20200168468A1 (en) Etching method and substrate processing apparatus
JP7195113B2 (ja) 処理方法及び基板処理装置
US10651077B2 (en) Etching method
JP2023053351A (ja) プラズマ処理装置
KR20180096576A (ko) 에칭 방법
JP2021174902A (ja) 処理方法及び基板処理装置
US10720328B2 (en) Etching method and etching apparatus
US10811275B2 (en) Plasma etching method and plasma etching apparatus
TW202018806A (zh) 蝕刻方法及基板處理裝置
JP2015106587A (ja) 静電チャックのコーティング方法及びプラズマ処理装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210810

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221213

R150 Certificate of patent or registration of utility model

Ref document number: 7195113

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150