JP5466756B2 - プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置 - Google Patents

プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置 Download PDF

Info

Publication number
JP5466756B2
JP5466756B2 JP2012503261A JP2012503261A JP5466756B2 JP 5466756 B2 JP5466756 B2 JP 5466756B2 JP 2012503261 A JP2012503261 A JP 2012503261A JP 2012503261 A JP2012503261 A JP 2012503261A JP 5466756 B2 JP5466756 B2 JP 5466756B2
Authority
JP
Japan
Prior art keywords
gas
processing
etching
plasma
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012503261A
Other languages
English (en)
Other versions
JPWO2011108663A1 (ja
Inventor
勝 佐々木
和基 茂山
雅喜 井上
陽子 能登
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2012503261A priority Critical patent/JP5466756B2/ja
Publication of JPWO2011108663A1 publication Critical patent/JPWO2011108663A1/ja
Application granted granted Critical
Publication of JP5466756B2 publication Critical patent/JP5466756B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192Microwave generated discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192Microwave generated discharge
    • H01J37/32211Means for coupling power to the plasma
    • H01J37/32238Windows
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Description

本発明は、プラズマを用いたプラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置に関する。
LSI(Large Scale Integration)は、これまで2〜3年毎に4倍のスピードで集積化が進められてきており、今後も続くものと予想される。プラズマエッチング技術は半導体製造の微細パターンを形成する上で、リソグラフィと並び重要な基盤技術である。プラズマエッチングの基本メカニズムはプラズマ生成によって発生するラジカルの被エッチング膜への吸着と、RFによるイオン照射とによって起こるイオンアシストエッチング反応である。これまでにプラズマソースとして平行平板、ECR(Electron Cyclotron Resonance)、ICP(Inductively Coupled Plasma)タイプが使用されている。
プラズマエッチング方法として、シリコン基板上やシリコン酸化膜上のシリコン窒化膜をエッチングする場合がある。この場合、下地となるシリコン基板やシリコン酸化膜に対してシリコン窒化膜の選択比を高くすることが要求される。選択比は、エッチング対象のシリコン窒化膜のエッチングレートとエッチング非対象の下地膜のエッチングレートの比で表され、選択比が大きいほどよいことになる。
シリコン基板やシリコン酸化膜に対するシリコン窒化膜の選択比を高めたエッチング方法は、例えばMOS(Metal-Oxide-Semiconductor)トランジスタの製造方法において使用される。MOSトランジスタの製造方法の一例は以下のとおりである。
図24は、MOSトランジスタの製造方法の一例を示す。大規模LSIはほとんどがトランジスタとしてMOSトランジスタを用いている。MOSトランジスタを微細化する上で、MOSトランジスタのソース、ドレインには、pn接合深さを浅く形成する所謂「浅い接合」が要求される。「浅い接合」を実現するため、MOSトランジスタのソース、ドレインには、エクステンション領域が形成される(例えば特許文献1参照)。
まず、図24(a)に示すように、シリコン基板101上にシリコン酸化膜102を形成する。次に、基板上にポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチングにより、ポリシリコンをパターニングしてゲート電極103を形成する。
次に、図24(b)に示す工程で、CVD法により基板上にシリコン酸化膜104を堆積する。続いて、図24(c)に示す工程で、シリコン酸化膜104をエッチバックしてゲート電極103の側面上にオフセットスペーサ104aを形成するとともに、ゲート電極103の下にゲート絶縁膜102aを形成する。これに続いて、ゲート電極103及びオフセットスペーサ104aをマスクとしてイオン注入を行い、シリコン基板101内のゲート電極103の両側方にエクステンション領域108を形成する。
次に、図24(d)に示す工程で、基板上にシリコン酸化膜等の絶縁膜を堆積した後、これをエッチバックし、オフセットスペーサ104aの外側にシリコン酸化膜からなるサイドウォールスペーサ109を形成する。その後、ゲート電極103、オフセットスペーサ104a及びサイドウォールスペーサ109をマスクとしてイオン注入を行い、シリコン基板101内のエクステンション領域108の外側に高濃度ソース・ドレイン領域107を形成する。
次に、図24(e)に示す工程で、基板上にコバルト、ニッケル等の金属膜を堆積してから、ゲート電極103の上部及び高濃度ソース・ドレイン領域107の露出しているシリコン表面部とコバルト、ニッケル等とを反応させることにより、低抵抗化のためのシリサイド膜110を、ゲート電極103の上部及び高濃度ソース・ドレイン領域107の露出している表面部に自己整合的に形成する。
微細化したゲート電極103をエッチングする際、処理容器内にプラズマを発生させ、処理容器内の基板が載置される載置台にRFを印加することによって、基板上にイオンを引き込み、ゲート電極103をドライエッチングする。
特開2002−289841号公報
上記図24(d)に示す工程において、ゲート電極103の側壁にサイドウォールスペーサ109を形成するにあたり、ソース・ドレイン領域の上部及びゲート電極103の上部のシリコン窒化膜をエッチングする工程が必要になる場合がある。この場合、下地となるシリコン基板やシリコン酸化膜に対するシリコン窒化膜の選択比を高めたエッチングが要求される。
また、サイドウォールスペーサ109には、イオン注入に耐えられる強度が要求されることから、シリコン窒化膜が使用される場合がある。そして、上記図24(e)に示す工程で、イオン注入の際にマスクとして使用されたシリコン窒化膜からなるサイドウォールスペーサ109を除去するエッチングが必要になる。すなわち、シリコン窒化膜からなるサイドウォールスペーサ109をシリコン酸化膜からなるオフセットスペーサ104aに対して選択的に除去するエッチングが必要になる。
そこで本発明の目的は、下地となるシリコン基板やシリコン酸化膜に対するシリコン窒化膜の選択比を高めることができ、これにより下地にダメージ(リセス)入るのを防止できるプラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置を提供することにある。
上記課題を解決するために、本発明の一態様は、処理容器内に処理ガスを供給しながら前記処理ガスを排気して前記処理容器内の圧力を所定値に設定し、処理ガスに外部エネルギを供給してプラズマを生成し、前記処理容器内の基板が載置される載置台に印加するバイアスを所定値に設定することによって、シリコン窒化膜をシリコン及び/又はシリコン酸化膜に対して選択的にエッチングするプラズマエッチング方法において、前記処理ガスは、プラズマ励起用ガス、CHxFyガス、並びにO、CO、COの群から選ばれる少なくとも一つの酸化性ガスを含み、前記CHxFyガスに対する前記酸化性ガスの流量比を、前記酸化性ガスとしてO又はCOを用いた場合には4/9以上8/9以下に設定し、前記酸化性ガスとしてCOを用いた場合には8/9以上16/9以下に設定し、前記酸化性ガスとしてO、CO及びCOの少なくとも二つを混合した混合ガスを用いた場合にはOに換算して4/9以上8/9以下に設定することを特徴とするプラズマエッチング方法である。ただし、前記CHxFyガスにおいてX及びYは1以上の整数。
本発明の一態様によれば、CF系の堆積物(deposit)を除去するために必要な量よりも過剰に酸化性ガスが供給されるので、シリコン基板の表面を酸化しながらエッチングすることになり、シリコンの表面にSiOの被膜が形成される。結合エネルギに関して、Si−O>Si−N>Si−Siの関係があるので、シリコン基板の表面にSiOの被膜を形成することで、シリコン基板の表面が硬くなり、シリコンのエッチングレートが低くなる。一方、シリコン基板と同様にシリコン窒化膜も酸化されるが、エッチングレートはシリコンほど低くならないので、シリコンに対するシリコン窒化膜の選択比が高くなる。
また、CF系の堆積物(deposit)を除去するために必要な量よりも過剰に酸化性ガスを供給することで、もともと酸化されているシリコン酸化膜のエッチングレートも低くなる。したがって、シリコン酸化膜に対するシリコン窒化膜の選択比が高くなる。
本発明の一実施形態のRLSAエッチング装置の全体構成図 RLSAのスリットのパターンを示す斜視図(一部断面図を含む) RLSAエッチング装置における誘電体窓からの距離と電子密度との関係を示すグラフ RLSAエッチング装置における誘電体窓からの距離と電子温度との関係を示すグラフ MOSトランジスタの製造方法の工程図 サイドウォールスペーサを等方性エッチングしたMOSトランジスタの断面図 シリコン基板に発生するダメージ、フッティングを示す模式図(図中(a)はダメージを示し、図中(b)はフッティングを示す) MOSトランジスタのサイドウォールスペーサの等方性エッチングの工程図 MOSトランジスタのエッチングの工程図(図中(a)は異方的エッチングを示し、図中(b)は等方的エッチングを示す) FinFETの製造方法の工程図 実施例にて用意された半導体デバイスの異方性エッチングの工程図 リセスの観察結果を示す写真 リセスの観察結果を示す写真 エッチングレートのパラメータ依存性を示すグラフ(図中(a)はO流量依存性を示し、図中(b)はマイクロ波パワー依存性を示し、図中(c)はRFパワー依存性を示す) エッチング後のシリコン表面のXPS分析結果を示すグラフ 流量とシリコン酸化膜のエッチングレートとの関係を示すグラフ シリコン窒化膜の酸化状態を示す(図中(a)は深さと酸素濃度との関係を示し、図中(b)は表面のO濃度とエッチングレートとの関係を示す) シリコン基板の表面に形成されるシリコン酸化膜を示す模式図 Vppとシリコン酸化膜の関係を示すグラフ RLSAエッチング装置と平行平板のエッチング装置とでイオンエネルギを比較した模式図 プラズマ源としてRLSAを用いたエッチング装置と平行平板を用いたエッチング装置とで、プラズマポテンシャルを比較したグラフ(図中(a)はマイクロ波パワーを変化させたグラフを示し、図中(b)は圧力を変化させたグラフを示し、図中(c)はRFパワーを変化させたグラフを示す) 圧力を変化させたときのシリコン窒化膜のエッチングレート及びスリミングレートの変化を示すグラフ 圧力・RFを変化させたときのシリコン窒化膜、シリコン酸化膜、及びポリシリコンのエッチングレートの変化を示すグラフ 従来のMOSトランジスタの製造方法の工程図
以下、添付図面を参照して、本発明の第一及び第二の実施形態のプラズマエッチング方法を説明する。第一及び第二の実施形態のプラズマエッチング方法は同一の構造のエッチング装置において実行される。エッチング装置には、RLSA(Radial Line Slot Antenna)を用いてマイクロ波プラズマを生成するRLSAエッチング装置が用いられる。
図1は、RLSAエッチング装置の全体の構成図を示す。RLSAエッチング装置はプラズマ源としてマイクロ波を利用する。マイクロ波を利用することで、エッチング処理を行う領域において低電子温度かつ高密度のプラズマを生成することが可能になる。RLSAエッチング装置の各部の構造は以下のとおりである。
RLSAエッチング装置は、アルミニウム合金等からなる筒状の処理容器1を備える。処理容器1は接地されている。処理容器1の底部の中央には、支柱9により起立された載置台10が設けられる。載置台10の上面に半導体ウェハWが保持される。この載置台10は、例えばアルミナや窒化アルミナ等のセラミック材からなる。載置台10には、その略全域に亘って抵抗加熱ヒータ11が埋め込まれ、半導体ウェハWを所定の温度に加熱維持できるようになっている。この抵抗加熱ヒータ11は、支柱9内に配された配線を介してヒータ電源13に接続される。載置台10の内部には、図示しない冷却媒体経路が設けられる。冷却媒体経路は円環状に形成される。チラーユニットから供給される冷却媒体を冷却媒体経路に循環させることで、半導体ウェハWを所定の温度に冷却維持できるようになっている。
載置台10の上面には、網目状に配設した導体線12を内部に備える薄板状の静電チャック14が設けられる。導体線12には、直流電源15を接続してあり、直流電源15が供給する直流電圧により、静電チャック14は、載置台10に載置される半導体ウェハWを静電吸着する。静電チャック14の内部の導体線12には、例えば、整合器(不図示)を介して13.56MHzのバイアス用の高周波電力を印加するバイアス印加部としてのバイアス用高周波電源16が接続される。整合器は、載置台10、処理容器1内に生成されたプラズマ、及び処理容器1を含む負荷のインピーダンスにバイアス用高周波電源16の出力インピーダンスを整合させる。整合器は自己バイアスを発生させるためのブロックコンデンサ(blocking condenser)を含む。バイアス用高周波電源16が供給する高周波電力の周波数は、13.56MHzに限定されるものではなく、27MHzなど他のRF帯の周波数でもよい。
載置台10の下方には、半導体ウェハWの搬出入時に載置台10を昇降させるための複数の昇降ピン17が設けられる。昇降ピン17は、伸縮可能なベローズ18を介して処理容器1の底部を貫通して設けられた昇降ロッド19により昇降される。載置台10には、昇降ピン17が挿通可能な挿通孔20が形成される。
処理容器1の周囲壁には、半導体ウェハWを搬入、搬出するための搬出入口21が設けられる。搬出入口21には、処理容器1内を密閉状態にしたまま搬出入口21を開閉するためのゲートバルブ22が設けられる。
処理容器1の天井部の誘電体窓2の中央には、処理容器1内に処理ガスを供給するセンターガス導入路23が設けられる。センターガス導入路23は同軸管38の内側導体を貫通するように設けられる。誘電体窓2aの中央には処理容器に開口する噴射口23aが形成される。センターガス導入路23はガス通路25aを介してガス供給源24に接続される。ガス通路25aの途中には、各ガスの流量を制御する流量制御器(MFC)及びオンオフを行うバルブが設けられていて、処理ガスの各ガスの流量を制御しつつガス通路23に供給できるようになっている。ガス供給源24からの処理ガスは、ガス通路25a及びセンターガス導入路23を流れ、噴射口23aから下方に位置する載置台10に向かって噴射される。処理ガスは真空ポンプ30によって載置台10を囲む円環状の排気経路に引かれているので、半導体ウェハWに向かって噴射された処理ガスは処理容器内を半径方向外側に拡散する。
また、噴射口23aよりも下方でかつ半導体ウェハWよりも上方には、処理ガスを供給するためのガスリング7が設けられる。これらのガスリング7及びセンターガス導入路23が処理ガス供給部を構成する。ガスリング7は中空のリング形状に形成され、その内周側の側面には周方向に均等間隔を空けて複数の側面噴出口を有する。複数の側面噴射口は処理容器1内のプラズマ領域内に開口する。ガスリング7は、ガス通路25bを介してガス供給源24に接続される。ガス通路25bの途中には、処理ガスの各ガスの流量を制御する流量制御器(MFC)及びオンオフを行うバルブが設けられていて、処理ガスの各ガスの流量を制御しつつガスリング7に供給できるようになっている。ガス供給源24からの処理ガスはガス通路25bを介してガスリング7に導入される。ガスリング7の内部圧力は処理ガスが充満することで周方向に均一になり、多数の側面噴射口から処理容器1内のガスリング7の半径方向の内側領域に向かって均一に処理ガスが噴射される。ガスリング7からプラズマの電子温度の低い領域(プラズマ拡散領域)に処理ガスが供給されるので、処理ガスの過剰解離を抑制し、最適な解離状態を得ることができる。
処理ガスには、プラズマ励起用ガス、CHxFyガス(X及びYは1以上の整数)、及び酸化性ガスが含まれる。プラズマ励起用ガスは、Ar、He、Ne、Kr及びXeの少なくも一つを含む。CHxFyガスは、CH、CHF、CHF、CHFの群から選ばれる少なくとも一つを含む。酸化性ガスは、O、CO、COの群から選ばれる少なくとも一つを含む。CHxFyガス及び酸化性ガスがエッチングガスを構成する。エッチングガスのうち、CHF系ガスのラジカルは基板に堆積して堆積膜を形成する。O、CO、COなどの酸化性ガスは堆積膜中の炭素成分を除去・調整するために使用される。
処理容器1の底部には、処理ガスを排出する排気口28が設けられる。載置台10の上の基板Wに関して対称に分布する均一なガスの流れを得るために、排気口28は円周方向に均等間隔を空けて多数設けられる。排気口28には、制御部としての圧力調整弁29、ガス排気部としての真空ポンプ30が介装された排気路31が接続される。これにより、処理容器1内の圧力を所要の値に調節することができる。
処理容器1の天井部には、処理容器1の内部を密封するように誘電体窓2が設けられる。誘電体窓2は、石英、セラミック、アルミナ(Al23)、あるいは窒化アルミニウム(AlN)などの誘電体からなり、マイクロ波に対して透過性を有する。誘電体窓2の下面には処理容器1の内部に向かって突出する凸部2aが形成される。凸部2aを形成することで、プラズマ領域に対して斜めにマイクロ波が入射し、高真空から低真空まで広い圧力範囲にわたって共鳴吸収を起こさせることが可能になる。このため、高真空から低真空まで高密度プラズマを生成することが可能になる。
マイクロ波プラズマを発生させるRLSA4の構成は以下のとおりである。誘電体窓2の上面には、マイクロ波導入部として、処理容器1の内部にプラズマを発生させるRLSA4が設置される。RLSA4は、導電性材料よりなるスロット板3と、スロット板3の上面に設けられる円盤状の誘電体板5と、を備える。スロット板3の直径は半導体ウェハWの直径よりも大きい。例えば半導体ウェハWのサイズが300mmである場合、スロット板3の直径は400〜500mm程度である。スロット板3の厚みは1〜数mm程度に設定される。
スロット板3は、その表面が金メッキされた銅板又はアルミニウム板からなる。スロット板3には、同心円状に分布するT字状形状の多数のスリット3aが形成され、多数のスリット3aから処理容器1内にマイクロ波が放射される。スリット3aの配置は特に限定されるものでなく、例えば同心円状、渦巻状、あるいは放射状に配置される。
スロット板3の上面に設けられる誘電体板5は、石英、セラミック、アルミナ(Al23)、あるいは窒化アルミニウム(AlN)などの誘電体からなる。誘電体板5は、同軸導波管6から導入されるマイクロ波を半径方向に伝搬させると共に、マイクロ波の波長を圧縮する。誘電体板5の上面及び下面は導体で覆われる。誘電体板5の上部にはRLSA4を冷却するための冷却ジャケット8が設けられる。冷却ジャケット8には図示しないチラーユニットに接続される流路が形成される。冷却ジャケット8は誘電体板5に発生する熱を吸収し、外部に排出する。
誘電体板5には、マイクロ波を導入する同軸導波管6が接続される。同軸導波管6は、モード変換器32及び矩形導波管33を介してマイクロ波発生器34に接続される。マイクロ波発生器34は、例えば、2.45GHzのマイクロ波を発生する。マイクロ波の周波数は2.45GHzに限定されるものではなく、例えば8.35GHzなど他の周波数でもよい。また、マイクロ波を発生させるための高周波電力は100W以上であり、例えば、1500W、2000W、3000Wなどに設定される。矩形導波管33は矩形状のパイプから構成され、マイクロ波発生器34からモード変換器32にTEモードでマイクロ波を伝搬する。モード変換器32は、矩形導波管33を同軸導波管6に連結するためのものであり、矩形導波管33内のTEモードのマイクロ波を同軸導波管6内のTEMモードのマイクロ波に変換する。モード変換器32は下方に向かって尖った円錐形状に形成される。モード変換器32の上部は矩形導波管33に結合され、モード変換器32の下部は同軸導波管6の内側導体に結合される。同軸導波管6はモード変換器32からRLSA4に向かって垂直下方に延び、スロット板3に連結される。同軸導波管6は、外側導体と内側導体とを有する二重管から構成される。マイクロ波は外側導体と内側導体との間をTEMモードで伝搬する。
マイクロ波発生器34から出力されたマイクロ波は、矩形導波管33、モード変換器32、同軸導波管6を経由した後、RLSA4に供給される。マイクロ波はRLSA4の誘電体板5を半径方向に拡散し、スロット板3のスリット3aを介して処理容器1内に放射される。これにより、誘電体窓2の直下の処理ガスがイオン化され、処理容器1内にプラズマが発生する。
図2はRLSAの4の多数のスリットのパターンの一例を示す。スロット板3にはT字状の多数のスリット3aが同心円状に配列される。各スリット3aは長手方向が直交する二種類の個別スリットから構成される。同心円の半径方向のピッチは、RLSA4を半径方向に伝搬するマイクロ波の波長に基づいて定められる。スリット3aを通過することで、マイクロ波は互いに直交する二つの偏光成分を有する平面波に変換される。このようなRLSA4はアンテナの全領域から処理容器1内に均一にマイクロ波を放射するのに効果的であり、アンテナの下方に均一なプラズマを生成するのに適している。
マイクロ波発生器34、バイアス用高周波電源16、直流電源15、ヒータ電源13、ガス供給源24、排気ポンプ29等の個々の作動及び全体の動作は、制御部36によって制御される。制御部36は、例えばマイクロコンピュータ等から構成される。個々の作動及び全体の動作を定めたプログラムは、HDD、半導体メモリ又はCD等の記憶媒体37に記憶される。
制御部には、処理ガスの流量、処理容器内の圧力、マイクロ波発生器34のマイクロ波パワー、載置台10のRFパワーを設定するためのレシピ設定部が設けられる。レシピ設定部に設定された各種の値はHDD、半導体メモリ又はCD等の記憶媒体37に記憶される。
RLSAエッチング装置の特徴は、エッチング処理を行う領域において低電子温度、かつ高密度のプラズマを生成できることにある。図3に示すように、処理容器1の上部の誘電体窓2を介してマイクロ波を導入すると、誘電体窓2の直下の10〜50mmの領域に高密度のプラズマが励起される。図4に示すように、発生領域のプラズマは高密度で電子温度も比較的高いが、プラズマは拡散によって発生領域からエッチング処理を行う領域に輸送されるので、電子温度が低下する。半導体ウェハWは電子温度の十分に低い拡散領域に設置されるため、イオン衝撃ダメージの少ないエッチングが可能になる。電子密度も同様に拡散によって減衰するが、発生領域のプラズマは高密度であるため、拡散領域においても十分に高密度が維持される。誘電体窓2の下方のガスリング7からプラズマ拡散領域に処理ガスを供給することで、処理ガスの解離制御が可能になる。
上記構成のRLSAエッチング装置を用いて、本発明の第一及び第二の実施形態のエッチング方法を実行する。本発明の第一及び第二の実施形態のエッチング方法は、半導体デバイスの製造方法の一工程として行われる。まず、半導体デバイスの製造方法の一例として、MOSトランジスタの製造方法を説明する。
図5は、「浅い接合」が形成されるMOSトランジスタの製造方法を示す。まず、図5(a)に示すように、シリコン基板41に活性領域を囲むための素子分離を形成した後、熱酸化法により、シリコン基板41の活性領域上にゲート絶縁膜としてシリコン酸化膜42を形成する。次に、CVD法により、シリコン酸化膜42上にポリシリコン膜43を堆積する。その後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜43をパターニングして、ゲート電極44を形成する。なお、ゲート絶縁膜としてHigh-K材料を用い、ゲート電極として金属を用いてもよい。
次に、図5(b)に示す工程で、例えばCVD法により、ゲート電極44の表面上にシリコン酸化膜45を形成する。
次に、図5(c)に示す工程で、ゲート電極44のポリシリコン表面が露出するまで、ドライエッチングを行ない、シリコン酸化膜45のうちゲート電極44の上面の部分、及びシリコン基板41の上面の部分を除去する。これにより、オフセットスペーサ45aがゲート電極44の側壁に形成される。
この後、図5(d)に示す工程で、ゲート電極44及びオフセットスペーサ45aをマスクとして不純物イオンを注入し、シリコン基板41内のゲート電極44の両側方にエクステンション領域46を形成する。オフセットスペーサ45aを形成することにより、シリコン基板41内の、ゲート電極44の直下方へのエクステンション領域46の入り込みを浅くすることができる。
次に、図5(e)に示す工程で、シリコン基板41上にCVD法により、シリコン窒化膜48を形成し、これを図5(f)に示す工程で、エッチバックしてサイドウォールスペーサ48aをオフセットスペーサ45aの側面上に形成する。その後、ゲート電極44、オフセットスペーサ45a及びサイドウォールスペーサ48aをマスクとして不純物イオンのイオン注入を行ない、エクステンション領域46の外側に高濃度ソース・ドレイン領域50を形成する。
次に、図5(g)に示す工程で、CVD法によりコバルト膜を基板上に堆積し、コバルト膜とポリシリコンとを反応させた後、エッチングにより未反応の金属コバルト膜を除去する。その後、シリサイドの相転換を行うことにより、ゲート電極44の上部にはシリサイド膜51が形成され、高濃度ソース・ドレイン領域50の表面部にもシリサイド膜が形成される(図示せず)。
本発明の第一の実施形態の半導体ウェハのエッチング方法は、上記図5(e)→図5(f)に示すように、ゲート電極44の上部及びエクステンション領域46の上部のシリコン窒化膜48を異方性エッチングする工程に使用される。
以下に、本発明の第一の実施形態の半導体ウェハのエッチング方法を説明する。図6には、図5の(e)から(f)に至る工程が示されている。シリコン基板41上にシリコン窒化膜48が積層された半導体ウェハWは、RLSAエッチング装置に搬送される。RLSAエッチング装置では、シリコン酸化膜48をエッチバックしてサイドウォールスペーサ48aをオフセットスペーサ45aの側面上に形成する。
本発明の第一の実施形態の半導体ウェハのエッチング方法においては、処理容器1内に処理ガスを供給しながら処理ガスを排気して処理容器1内の圧力を所定値に設定し、処理ガスにマイクロ波を供給してプラズマを生成し、処理容器1内の半導体ウェハWが載置される載置台10に印加するバイアスを所定値に設定することによって、シリコン窒化膜48をエッチングする。
処理ガスは、プラズマ励起用ガス、CHxFyガス、及び酸化性ガスを混合したガスである。プラズマ励起ガスは、Ar、He、Ne、Kr及びXeの群から選ばれる少なくも一つを含む。CHxFyガスは、CH、CHF、CHF、CHFの群から選ばれる少なくとも一つを含む。酸化性ガスは、O、CO、COの群から選ばれる少なくとも一つを含む。CHxFyガス及び酸化性ガスがエッチングガスを構成する。エッチングガスのうち、CHF系ガスのラジカルは基板に堆積して堆積膜を形成する。O、CO、COなどの酸化性ガスは堆積膜中のC分を除去・調整するために使用される。
シリコン窒素膜48をエッチングするにあたり、シリコン基板41に対するシリコン窒化膜48の選択比を高くすることが課題となる。図7(a)に示すように、選択比が低いと、シリコン基板41にダメージ(リセス)が発生し、トランジスタの電流駆動能力(drivability)に悪影響を及ぼすからである。
シリコン基板41に対するシリコン窒化膜48の選択比を高くするために、本発明の第一の実施形態の半導体ウェハのエッチング方法においては、CHxFyガスに対する酸化性ガスの流量比を、酸化性ガスとしてO又はCOを用いた場合には4/9以上に設定し、酸化性ガスとしてCOを用いた場合には8/9以上に設定する。酸化性ガスとしてO、CO及びCOの少なくとも二つを混合した混合ガスを用いた場合にはOに換算して4/9以上に設定する。例えばOの流量がα、COの流量がβだとすると、Oに換算した流量はα+β/2になる。同様にCOの流量がγ、COの流量がβだとすると、Oに換算した流量はγ+β/2になる。Oの流量がα、COの流量がβ、COの流量がγだとすると、Oに換算した流量はα+β/2+γになる。これらのOに換算した流量をCHxFyガスの流量で割ることで流量比が得られる。Oに換算したときの流量比を4/9以上に設定すればよい。
CF系の堆積物(deposit)を除去する捕集材(scavenger)としての酸化性ガスの流量は、CHxFyガスの流量の1/20程度である。CHxFyガスに対する酸化性ガスの流量比を酸素ガスに換算して4/9以上という大きな値に設定することで過剰に酸化性ガスが供給され、シリコン基板41の表面を酸化しながらエッチングすることになる。詳しくは実施例にて後述するが、シリコンの表面にSiOの被膜を形成することで、シリコン基板41の表面が硬くなり、シリコンのエッチングレートが低くなる。したがって、シリコン基板41に対するシリコン窒化膜48の選択比が高くなる。
ただし、シリコン基板41の表面にSiOの被膜を形成すると、SiOの被膜がダメージ(リセス)となってしまう。このため、SiOの被膜の厚さは薄いことが望まれる。SiOの被膜の厚さはイオンエネルギと相関関係があり、イオンエネルギが小さければ小さいほどSiOの被膜が薄くなる。載置台10に印加されるRFバイアスを小さくすれば、イオンエネルギが小さくなるので、半導体ウェハWの直径が300mmの場合、ウェハ1cmあたり、30W/(15×15×πcm)以下のRF(radio frequency)を載置台10に印加する。半導体ウェハWの直径が450mmの場合、30W×(22.5×22.5×πcm)/(15×15×πcm)以下のRFを印加すればよい。
ただし、RFバイアスを15W/(15×15×πcm)以下にすると、図7(b)に示すように、シリコン窒化膜48のサイドウォールスペーサ48aにフッティング48a1(footing)が形成されてしまう。フッティング48a1が生ずると、次工程のドーピングの精度に悪影響を及ぼす。フッティング48a1(footing)を生じさせないため、20W/(15×15×πcm)以上のRF(radio frequency)を印加するのが望ましい。なお、フッティングが生じないエッチングの場合には、RFを20W以下にしてもよい。
表1に本発明の第一の実施形態の半導体ウェハのエッチング方法の処理条件(300mmの半導体ウェハWをエッチングするとき)の一例を示す。
Figure 0005466756
本発明の第二の実施形態の半導体ウェハのエッチング方法は、上記図5(g)に示す工程で、ゲート電極44の上部及びソース・ドレイン領域50の表面部にシリサイド膜51を形成した後、マスクとして使用されたゲート電極44の側壁のサイドウォールスペーサ48aを除去する工程に使用される。
ゲート電極44に側壁のサイドウォールスペーサ48aが形成された半導体ウェハWは、RLSAエッチング装置に搬送される。RLSAエッチング装置では、ゲート電極44の側壁のサイドウォールスペーサ48aをエッチングする。
本発明の第二の実施形態の半導体ウェハのエッチング方法においては、処理容器1内に処理ガスを供給しながら処理ガスを排気して処理容器1内の圧力を所定値に設定し、処理ガスにマイクロ波を供給してプラズマを生成し、処理容器1内の半導体ウェハWが載置される載置台10に印加するバイアスを0に設定することによって、シリコン窒化膜48を選択的にエッチングする。
処理ガスは、プラズマ励起用ガス、CHxFyガス、及び酸化性ガスを混合したガスである。プラズマ励起ガスは、Ar、He、Ne、Kr及びXeの群から選ばれる少なくも一つを含む。CHxFyガスは、CH、CHF、CHF、CHFの群から選ばれる少なくとも一つを含む。酸化性ガスは、O、CO、COの群から選ばれる少なくとも一つを含む。CHxFyガス及び酸化性ガスがエッチングガスを構成する。エッチングガスのうち、CHF系ガスのラジカルは基板に堆積して堆積膜を形成する。O、CO、COなどの酸化性ガスは堆積膜中の炭素成分を除去・調整するために使用される。
図8(a)はサイドウォールスペーサ48aの除去前の状態を示し、図8(b)はサイドウォールスペーサ48aの除去後の状態を示す。ゲート電極44の側壁のSiNからなるサイドウォールスペーサ48aをエッチングするにあたり、下地のシリコン酸化膜45やシリサイド膜51にダメージ(リセス)を与えず、設計値どおりにデバイスを製造することが課題になる。
本実施形態のエッチング方法では、下地のシリコン酸化膜45やシリサイド膜51にダメージ、リセスを与えないために、マイクロ波プラズマが生成される処理容器1内の圧力を40.0Pa以上(300mTorr以上)に設定し、載置台10にRFを印加しない状態でサイドウォールスペーサ48aを等方的にエッチングする。RFを印加しないことで、イオンが方向性を持たなくなるので、等方的なエッチングが可能になる。処理容器1内の圧力を40.0Pa以上(300mTorr以上)に高圧に設定することで、イオンが基板に到達するまでにガス分子に衝突する回数が多くなり、その方向性を失い易くなる。このため、より等方的なエッチングが可能になる。図9(a)はRFを印加した比較例を示す。RFを印加すると、イオンがシリコン基板41に引き込まれ、イオンの方向性、すなわち異方性が生まれる。
表2に本発明の第二の実施形態の半導体ウェハのエッチング方法の処理条件(300mmのウェハWのエッチングするとき)の一例を示す。
Figure 0005466756
なお、本発明は、本発明の教示を考慮して様々に修正・変更可能である。具体的な実施形態についても、本発明の範囲から逸脱しない範囲で様々に修正・変更可能である。
例えば本発明の第一の実施形態の半導体ウェハのエッチング方法においては、プラズマを発生させるのにRLSAエッチング装置を用いているが、RLSAエッチング装置の替わりに、平行平板、ECR(Electron Cyclotron Resonance)、ICP(Inductively Coupled Plasma)のエッチング装置を用いてもよい。
本発明の第二の実施形態の半導体ウェハのエッチング方法においても、プラズマを発生させるのにRLSAエッチング装置を用いているが、マイクロ波によって処理容器内にプラズマを発生させることができれば、RLSAエッチング装置の替わりに、他のエッチング装置を用いてもよい。
また、本発明の第一及び第二の実施形態の半導体ウェハのエッチング方法は、三次元構造のMOSFETであるFinFETのエッチングにも適用することができる。図10はFinFETの製造方法の工程図を示す。図10(a)に示すように、シリコン基板61にフィン(fin)62と呼ばれるシリコン領域を形成し、フィン(fin)62の上面にシリコン酸化膜を形成する。次に、シリコン窒化膜65をマスクにしてポリシリコンからなるゲート電極63をエッチングする。ゲート電極63はフィン62をまたぐように形成されていて、フィン62の側面がチャネルとして使用される。ゲート電極63はゲート絶縁膜64を介してシリコン基板61上に形成される。次に、図10(b)に示すように、シリコン基板61、フィン62及びシリコン窒化膜65の上面に例えばCVD法によりシリコン窒化膜66を形成し、これを図10(c)に示す工程で、エッチバックしてゲート電極63の側壁にスペーサ46aを形成する。
図10(b)から図10(c)に至る過程で、シリコン基板及びシリコン酸化膜に対するシリコン窒化膜66の選択比を高めた異方性エッチングが必要になる。この異方性エッチングに本発明の第一の実施形態の半導体ウェハのエッチング方法を使用することができる。また図5(c)に示す工程で、ゲート電極63の側壁のスペーサ66aを等方的なエッチングが必要になる。この等方的なエッチングに本発明の第二の実施形態の半導体ウェハのエッチング方法を使用することができる。
本発明の第一及び第二の実施形態のエッチング方法はMOSFETの製造方法だけでなく、各種の半導体デバイスの製造方法に適用できる、
図11(a)に示す半導体デバイスを用意し、シリコン窒化膜73をハードマスクにしてポリシリコンからなるゲート電極72をエッチングした。次に、CVD法によりシリコン基板71、ゲート電極72及びシリコン窒化膜73の上面に6nmのシリコン窒化膜74を形成した。RLSAエッチング装置を用いて、図11(b)に示すように、シリコン窒化膜74を異方性エッチングした。エッチングの処理条件は以下のとおりである。
Figure 0005466756
そして、シリコン71の表面のリセスをTEM(Transmission Electron Microscope)で観察した。
図12はリセスの観察結果を示す。図12中のinitialはエッチング前のリセスを示し、MEはメインエッチング後のリセスを示し、50%OEは50%オーバーエッチング後のリセスを示す。リセスの欄の括弧書き内の数字はリセスの深さを表し、Δが付された数字はエッチング後のリセスの増加量を表す。50%オーバーエッチングしてもリセスの増加量は1nm未満であった。このリセスの値は半導体デバイス上許容される値よりもかなり低かった。50%オーバーエッチングによりフッティングもなくなった。
図13はRFバイアスを15Wから25Wに変化させたときのリセスの観察結果を示す。RFバイアスを15Wにすると、リセスは小さいもののフッティングが生じた。RFバイアスを25Wにすると、フッティングが無くなった。フッティングをなくすためにはRFバイアスを20W以上にする必要があった。
ポリシリコン又はシリコン窒化膜を被覆したブランケットウェハを用意し、RLSAエッチング装置を用いて各種の条件でエッチングした。エッチングの処理条件は下記の表4のとおりである。
Figure 0005466756
そして、光学干渉法を用いてこれらのエッチングレートを測定し、エッチングレートのO流量、マイクロ波パワー、RFパワーの依存性を調べた。またXPSを用いてブランケットウェハの表面を解析した。
図14(a)はエッチングレートのO流量依存性を示す。O流量を20sccm以上に増やすと、シリコンに対するシリコン窒化膜の選択比が急激に増加した。このときのCHガスに対するOガスの流量比は、20/45=4/9であった。O流量を30sccm以上に増やすと、選択比は40程度の大きな値となった。O流量を増やすと、シリコン窒化膜のエッチングレート及びシリコンのエッチングレートが共に低下する。しかし、シリコンのエッチングレートが低下する割合がシリコン窒化膜の割合よりも大きいので、エッチングレートが増加する。一方、図14(b)に示すように、エッチングレートはマイクロ波パワーの大きさやRFパワーの大きさには依存しなかった。
流量を増やすとエッチングレートが増加する原因を調べるために、エッチング後のシリコン基板の表面をXPS分析した。図15にXPS分析の結果を示す。分析の結果、O流量を20sccm以上に増やしたとき、シリコン基板の表面がSiOの膜で被覆されていたることがわかった。つまり、シリコンの表面がSiOに酸化されながらシリコン窒化膜のエッチングが行われていたことになる。結合エネルギには、Si−O>Si−N>Si−Siの関係がある。酸化膜は結合エネルギが大きく、図16に示すように、エッチングしされにくい。シリコンが同士の結合エネルギが小さいが、酸化することでエッチングしされにくくなり、これが原因で選択比が高くなるものと推測される。
従来のエッチング方法において、Oガスを添加する目的はCF系の堆積物中の炭素(C)を除去することにあった。このため、CHxFyガスに対するOガスの流量比は1/20程度に設定されていた。これに対して、本発明のエッチング方法において、CF系の堆積物を取りきるだけでなく、さらに過剰にOガスを供給することで、シリコンの表面を酸化させている。
図14(a)にも示すように、O流量を増やすとシリコン窒化膜のエッチングレートが低下する。シリコン窒化膜も酸化されているのではないかと考え、シリコン窒化膜の表面をXPS分析した。その結果、図17(a)に示すように、シリコン窒化膜の表面も酸化されているというデータが得られた。図17(b)に示すように、シリコン窒化膜の表面が酸化されると、シリコン窒化膜のエッチングレートも低下した。しかし、Siを酸化してSiOになるのとは異なり、SiONになっているので、膜の強さが弱く、酸化してもエッチングされ易いと考えられる。
次に、イオンエネルギとシリコン表面に形成されるシリコン酸化膜の厚さとの関係を調べた。図18に示すように、シリコン基板の表面にはOガスによってシリコン酸化膜が形成される。このシリコン酸化膜はリセスとしてカウントされる。図19に示すように、Vppが高くなればなるほど、言い換えればイオンエネルギが高くなればなるほど、酸化膜の厚さが厚くなった。イオンエネルギを低く抑えればシリコン酸化膜の厚さを薄くできると考えられる。イオンエネルギはRFバイアス電圧Vdcとプラズマポテンシャルとの和と相関関係がある。図20に示すように、RLSAエッチング装置を用いた場合には、平行平板のエッチング装置を用いた場合に比べて、プラズマポテンシャルを小さくできるので、イオンエネルギも小さくできる。このため、酸化膜の厚さを薄くできると考えられる。
図21に示すうように、プラズマ源としてRLSAを用いたRLSAエッチング装置(出願人のポリエッチャー用RLSAエッチング装置)と平行平板を用いたエッチング装置(出願人のポリエッチャー用平行平板型のエッチング装置)とで、プラズマポテンシャルを比較した。
図21(a)に示すように、RLSAエッチング装置において、マイクロ波電力を増加させても、イオンエネルギは殆ど変化しなかった。
図21(b)に示すように、RLSAエッチング装置及び平行平板型のエッチング装置においては、いずれも処理容器1内の圧力を上げれば上げるほどイオンエネルギは低下した。そして、RLSAエッチング装置で発生させたプラズマのイオンエネルギは平行平板型のエッチング装置よりも小さかった。圧力30mTorrでみたとき、RLSAエッチング装置は7〜8eV以下であるのに対して、平行平板型のエッチング装置は40eVもあった。イオンエネルギは電子温度に比例する。RLSAエッチング装置では、低電子温度のプラズマが生成することがわかった。なお、このグラフには、RLSAについて圧力が30mTorr以上のデータが示されていないが、30mTorr以上にしてもイオンエネルギは減少し続けた。
図21(c)はシリコン基板にRFを印加したときのイオンエネルギの変化を示す。イオンエネルギは、プラズマポテンシャルとRFバイアスの和と相関関係がある。RFバイアスを印加しない場合、プラズマポテンシャルだけでエッチングできることになる。RLSA装置では、RFバイアスを印加しないと、7〜8eVの低いイオンエネルギでエッチングできる。平行平板型のエッチング装置では、RFバイアスを0にしても80eV程度の高いイオンエネルギが残る。
処理容器1内の圧力を高圧に設定することでも、図9(b)に示すような等方的なエッチングが可能になる。低圧の場合よりもイオンがサイドウォールスペーサ48aやシリコン基板41に到達するまでにガス分子に衝突し易くなり、その方向性を失うからである。処理容器1内の圧力を高圧にすると、電子温度も低下する。
図22は、サイドウォールスペーサ48aのエッチングレート(縦方向のエッチング速度)及びスリミングレート(幅方向のエッチング速度)を示す。スリミングレートはサイドウォールスペーサ48aの上部と下部の二か所で測定されている。エッチングレートが高くなると、サイドウォールスペーサ48aが縦方向にエッチングされ易くなり、スリミングレートが高くなると、サイドウォールスペーサ48aが幅方向にエッチングされ易くなることを示す。
エッチングの処理条件(処理ガスの流量、圧力、マイクロ波の高周波電力、RFバイアス)は以下の表5のとおりである。
Figure 0005466756
図22から圧力が100mTorrから高くなるにしたがって、サイドウォールスペーサ48aの縦方向のエッチングレートが線形に落ちていき、300mTorr以上になるとスリミングレートに近づいた。
これに対して、サイドウォールスペーサ48aの幅方向のスリミングレートは圧力が高くなっても殆ど変化しなかった。サイドウォールスペーサ48aの下部のスリミングレートは圧力にかかわらずほぼ一定の値になり、サイドウォールスペーサ48aの上部のスリミングレートは300mTorr以上でほぼ一定になった。
そして、圧力が300mTorr以上になると、サイドウォールスペーサ48a縦方向のエッチングレートと幅方向のスリミングレートが近くなるので、等方的なエッチングが可能になることがわかる。
なお、低圧仕様のRLSAでは、圧力を500mTorr以上にするとプラズマが安定しなくなる。このため、圧力は500mTorr以下に設定するのが好ましい。
図23は、圧力を変化させたときのシリコン窒化膜、シリコン酸化膜、及びポリシリコンのエッチングレートの変化を示す。使用したガス種、流量、マイクロ波の高周波電力、RFバイアスは表5のとおりである。図中上段がRF=0(W)の場合である。エッチングレートはOの流量に依存性があるため、横軸にOの流量をとっている。
図23の上段に示すように、圧力が350mTorr以上の高圧になるとき、Oの流量を最適化するとことで(具体的にはOの流量が17〜18sccm以上で)、シリコン窒化膜のエッチングレートを正の値にすることができる。これに対し、ポリシリコンやシリコン酸化膜のエッチングレートはOの流量によらず、常に0以下の負の値になること、すなわちエッチングされずに堆積膜が形成されることがわかった。すなわち、シリコン酸化膜やポリシリコンに対するシリコン窒化膜のエッチング選択比を無限大にすることができる。したがって、シリコン酸化膜やポリシリコンをエッチングすることなく、シリコン窒化膜のみをエッチングすることができる。また、シリコン窒化膜のエッチングレートは極めて小さい値なので、10nm程度と薄いシリコン窒化膜の厚さ制御も可能になる。特に、シリコン窒化膜をエッチングすることなく、シリコン窒化膜を薄く残す場合に有効である。
これに対し、圧力が40mTorrのときは、シリコン酸化膜及びポリシリコンのエッチングレートだけでなく、シリコン窒化膜のエッチングレートも負になってしまう(つまり、堆積性の反応が生ずる)。
図23の下段は、シリコン基板に50WのRFを印加したときのシリコン窒化膜、シリコン酸化膜、及びポリシリコンのエッチングレートを示す。処理容器1内が40mTorrのとき、図23の上段に示すように、RFバイアスが0のときはシリコン窒化膜がエッチングできない。しかし、図23の下段に示すように、RFバイアスを50W印加するとシリコン窒化膜がエッチングできるようになる。RFバイアスを印加すると、イオンがシリコン窒化膜の表面に留まることなく、シリコン窒化膜の中に入り、シリコン窒化膜と反応すると推定される。
これに対し、シリコン酸化膜やポリシリコンのエッチングレートは、RFバイアスを印加しても0に近い。このため、RFバイアスを印加することで、シリコン酸化膜やポリシリコンに対するシリコン窒化膜の選択比を高くできることがわかる。
なお、図示されてはいないが、RFバイアスを80Wまで上げても、また圧力を500mTorrまで上げても、同様にシリコン酸化膜やポリシリコンに対してシリコン窒化膜のエッチングレートを高くすることができた。実際にRFを80W以下、圧力を500mTorr以下にしてシリコン窒化膜48をエッチングしたところ、シリコン酸化膜45やポリシリコンからなるゲート電極44に発生するリセスが少なく、サイドウォールスペーサ48aの形状も安定化させることができた。
本明細書は、2010年3月4日出願の特願2010−048450に基づく。この内容はすべてここに含めておく。
1…処理容器
2…誘電体窓
4…RLSA(マイクロ波導入部)
7…シャワーヘッド(処理ガス供給部)
10…載置台
16…バイアス用高周波電源(バイアス印加部)
23…ガス導入管(処理ガス供給部)
29…圧力調整弁
30…真空ポンプ(ガス排気部)
36…制御部
41…シリコン基板(基板)
44…ゲート電極
45…シリコン酸化膜
45a…オフセットスペーサ
48…シリコン窒化膜
49a…スペーサ(サイドウォールスペーサ)

Claims (6)

  1. 処理容器内に処理ガスを供給しながら前記処理ガスを排気して前記処理容器内の圧力を所定値に設定し、処理ガスに外部エネルギを供給してプラズマを生成し、前記処理容器内の基板が載置される載置台に印加するバイアスを所定値に設定することによって、シリコン窒化膜をシリコン及び/又はシリコン酸化膜に対して選択的にエッチングするプラズマエッチング方法において、
    前記処理ガスは、プラズマ励起用ガス、CHxFyガス、並びにO、CO、COの群から選ばれる少なくとも一つの酸化性ガスを含み、
    前記CHxFyガスに対する前記酸化性ガスの流量比を、前記酸化性ガスとしてO又はCOを用いた場合には4/9以上8/9以下に設定し、前記酸化性ガスとしてCOを用いた場合には8/9以上16/9以下に設定し、前記酸化性ガスとしてO、CO及びCOの少なくとも二つを混合した混合ガスを用いた場合にはOに換算して4/9以上8/9以下に設定することを特徴とするプラズマエッチング方法。
    ただし、前記CHxFyガスにおいてX及びYは1以上の整数。
  2. 前記外部エネルギとして、前記処理容器の上部の誘電体窓を介して前記処理容器内にマイクロ波を導入し、
    前記処理容器内の基板が載置される載置台に基板1cmあたり、30W/(15×15×πcm)以下のRF(radio frequency)を印加することを特徴とする請求項1に記載のプラズマエッチング方法。
  3. 前記処置容器内の圧力を13.3Pa以下(100mTorr以下)に設定することを特徴とする請求項1又は2に記載のプラズマエッチング方法。
  4. 前記プラズマエッチング方法は、ゲート電極の側壁にシリコン窒化膜からなるスペーサを形成するためのものであることを特徴とする請求項1ないし3のいずれかに記載のプラズマエッチング方法。
  5. 処理容器内に処理ガスを供給しながら前記処理ガスを排気して前記処理容器内の圧力を所定値に設定し、処理ガスに外部エネルギを供給してプラズマを生成し、前記処理容器内の基板が載置される載置台に印加するバイアスを所定値に設定することによって、シリコン窒化膜をシリコン及び/又はシリコン酸化膜に対して選択的にエッチングする半導体デバイスの製造方法において、
    前記処理ガスは、プラズマ励起用ガス、CHxFyガス、並びにO、CO、COの群から選ばれる少なくとも一つの酸化性ガスを含み、
    前記酸化性ガスの前記CHxFyガスに対する前記酸化性ガスの流量比を、前記酸化性ガスとしてO又はCOを用いた場合には4/9以上8/9以下に設定し、前記酸化性ガスとしてCOを用いた場合には8/9以上16/9以下に設定し、前記酸化性ガスとしてO、CO及びCOの少なくとも二つを混合した混合ガスを用いた場合にはOに換算して4/9以上8/9以下に設定することを特徴とする半導体デバイスの製造方法。
    ただし、前記CHxFyガスにおいてX及びYは1以上の整数。
  6. シリコン窒化膜をシリコン及び/又はシリコン酸化膜に対して選択的にエッチングするプラズマエッチング装置であって、
    内部が減圧可能な処理容器と、前記処理容器の内部に設けられる載置台と、前記処理容器に処理ガスを供給する処理ガス供給部と、前記処理容器内の前記処理ガスを排気するガス排気部と、プラズマを生成するために前記処理ガスに外部エネルギを供給するエネルギ供給部と、前記載置台にRF(radio frequency)を印加するバイアス印加部と、前記処理ガスの流量、前記処理容器内の圧力、及び前記載置台に印加されるバイアスを制御する制御部と、を備え、
    前記処理ガスは、プラズマ励起用ガス、CHxFyガス、並びにO、CO、COの群から選ばれる少なくとも一つの酸化性ガスを含み、
    前記制御部は、前記酸化性ガスの前記CHxFyガスに対する前記酸化性ガスの流量比を、前記酸化性ガスとしてO又はCOを用いた場合には4/9以上8/9以下に制御し、前記酸化性ガスとしてCOを用いた場合には8/9以上8/9以下に制御し、前記酸化性ガスとしてO、CO及びCOの少なくとも二つを混合した混合ガスを用いた場合にはOに換算して4/9以上8/9以下に制御することを特徴とするプラズマエッチング装置。
    ただし、前記CHxFyガスにおいてX及びYは1以上の整数。
JP2012503261A 2010-03-04 2011-03-03 プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置 Expired - Fee Related JP5466756B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012503261A JP5466756B2 (ja) 2010-03-04 2011-03-03 プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010048450 2010-03-04
JP2010048450 2010-03-04
JP2012503261A JP5466756B2 (ja) 2010-03-04 2011-03-03 プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置
PCT/JP2011/054961 WO2011108663A1 (ja) 2010-03-04 2011-03-03 プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013223110A Division JP5706946B2 (ja) 2010-03-04 2013-10-28 プラズマエッチング方法及びプラズマエッチング装置

Publications (2)

Publication Number Publication Date
JPWO2011108663A1 JPWO2011108663A1 (ja) 2013-06-27
JP5466756B2 true JP5466756B2 (ja) 2014-04-09

Family

ID=44542310

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012503261A Expired - Fee Related JP5466756B2 (ja) 2010-03-04 2011-03-03 プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置
JP2013223110A Expired - Fee Related JP5706946B2 (ja) 2010-03-04 2013-10-28 プラズマエッチング方法及びプラズマエッチング装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2013223110A Expired - Fee Related JP5706946B2 (ja) 2010-03-04 2013-10-28 プラズマエッチング方法及びプラズマエッチング装置

Country Status (5)

Country Link
US (1) US9324572B2 (ja)
JP (2) JP5466756B2 (ja)
KR (1) KR101430093B1 (ja)
TW (1) TWI492297B (ja)
WO (1) WO2011108663A1 (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102084469B (zh) * 2008-07-09 2013-05-01 东京毅力科创株式会社 等离子体处理装置
US8808561B2 (en) * 2011-11-15 2014-08-19 Lam Research Coporation Inert-dominant pulsing in plasma processing systems
US8906760B2 (en) 2012-03-22 2014-12-09 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for FinFET scheme
KR101644732B1 (ko) * 2012-04-11 2016-08-01 도쿄엘렉트론가부시키가이샤 Finfet 방식용 게이트 스페이서 프로파일, 핀 손실 및 하드 마스크 손실 개선을 위한 종횡비 종속 성막
JP2014049667A (ja) * 2012-09-03 2014-03-17 Tokyo Electron Ltd プラズマ処理装置及びこれを備えた基板処理装置
US9123654B2 (en) * 2013-02-15 2015-09-01 International Business Machines Corporation Trilayer SIT process with transfer layer for FINFET patterning
JP2014216331A (ja) * 2013-04-22 2014-11-17 株式会社日立ハイテクノロジーズ プラズマエッチング方法
JP2015037091A (ja) * 2013-08-12 2015-02-23 東京エレクトロン株式会社 エッチング方法
JP2016529736A (ja) * 2013-08-27 2016-09-23 東京エレクトロン株式会社 ハードマスクを横方向にトリミングする方法
JP2015050433A (ja) * 2013-09-04 2015-03-16 東京エレクトロン株式会社 プラズマ処理方法
EP2908345A1 (en) 2014-02-13 2015-08-19 IMEC vzw Contact formation in Ge-containing semiconductor devices
JP6295130B2 (ja) * 2014-04-22 2018-03-14 株式会社日立ハイテクノロジーズ ドライエッチング方法
US9911620B2 (en) * 2015-02-23 2018-03-06 Lam Research Corporation Method for achieving ultra-high selectivity while etching silicon nitride
KR102354473B1 (ko) 2015-06-15 2022-01-24 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9892979B2 (en) 2015-06-19 2018-02-13 Globalfoundries Inc. Non-destructive dielectric layer thickness and dopant measuring method
US10957561B2 (en) 2015-07-30 2021-03-23 Lam Research Corporation Gas delivery system
US9837286B2 (en) 2015-09-04 2017-12-05 Lam Research Corporation Systems and methods for selectively etching tungsten in a downstream reactor
US10192751B2 (en) 2015-10-15 2019-01-29 Lam Research Corporation Systems and methods for ultrahigh selective nitride etch
US10269814B2 (en) * 2015-11-30 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating semiconductor structure
US10825659B2 (en) 2016-01-07 2020-11-03 Lam Research Corporation Substrate processing chamber including multiple gas injection points and dual injector
KR102496037B1 (ko) 2016-01-20 2023-02-06 삼성전자주식회사 플라즈마 식각 방법 및 장치
US10147588B2 (en) 2016-02-12 2018-12-04 Lam Research Corporation System and method for increasing electron density levels in a plasma of a substrate processing system
US10699878B2 (en) 2016-02-12 2020-06-30 Lam Research Corporation Chamber member of a plasma source and pedestal with radially outward positioned lift pins for translation of a substrate c-ring
US10651015B2 (en) 2016-02-12 2020-05-12 Lam Research Corporation Variable depth edge ring for etch uniformity control
US10438833B2 (en) 2016-02-16 2019-10-08 Lam Research Corporation Wafer lift ring system for wafer transfer
US11532497B2 (en) 2016-06-07 2022-12-20 Applied Materials, Inc. High power electrostatic chuck design with radio frequency coupling
US10410832B2 (en) 2016-08-19 2019-09-10 Lam Research Corporation Control of on-wafer CD uniformity with movable edge ring and gas injection adjustment
KR20190038945A (ko) * 2016-08-29 2019-04-09 도쿄엘렉트론가부시키가이샤 실리콘 질화물의 준원자 층 에칭 방법
WO2018044727A1 (en) * 2016-08-29 2018-03-08 Tokyo Electron Limited Method of anisotropic extraction of silicon nitride mandrel for fabrication of self-aligned block structures
JP2017028312A (ja) * 2016-10-07 2017-02-02 三菱電機株式会社 トランジスタの製造方法、増幅器の製造方法
US10319613B2 (en) 2016-12-13 2019-06-11 Tokyo Electron Limited Method of selectively etching first region made of silicon nitride against second region made of silicon oxide
JP6836953B2 (ja) * 2016-12-13 2021-03-03 東京エレクトロン株式会社 窒化シリコンから形成された第1領域を酸化シリコンから形成された第2領域に対して選択的にエッチングする方法
US10446405B2 (en) 2017-02-23 2019-10-15 Tokyo Electron Limited Method of anisotropic extraction of silicon nitride mandrel for fabrication of self-aligned block structures
US10431470B2 (en) 2017-02-23 2019-10-01 Tokyo Electron Limited Method of quasi-atomic layer etching of silicon nitride
JP7071850B2 (ja) * 2017-05-11 2022-05-19 東京エレクトロン株式会社 エッチング方法
KR102003362B1 (ko) 2017-11-30 2019-10-17 무진전자 주식회사 고 선택적 실리콘 산화물 제거를 위한 건식 세정 장치 및 방법
KR102044763B1 (ko) 2018-08-22 2019-11-15 무진전자 주식회사 고 선택적 실리콘 산화물 제거를 위한 건식 세정 방법
WO2020093013A1 (en) * 2018-11-01 2020-05-07 Lam Research Corporation Method for generating high quality plasma for enhanced atomic layer deposition

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998016950A1 (fr) * 1996-10-11 1998-04-23 Tokyo Electron Limited Procede de decapage au plasma
JPH11214355A (ja) * 1998-01-20 1999-08-06 Nec Corp 異方性ドライエッチング方法
JP2003229418A (ja) * 2001-11-30 2003-08-15 Tokyo Electron Ltd エッチング方法
JP2008078209A (ja) * 2006-09-19 2008-04-03 Hitachi High-Technologies Corp エッチング処理方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412885A (en) * 1982-11-03 1983-11-01 Applied Materials, Inc. Materials and methods for plasma etching of aluminum and aluminum alloys
JPH06104190A (ja) 1992-09-17 1994-04-15 Sumitomo Metal Ind Ltd プラズマプロセス装置
JPH06163471A (ja) * 1992-11-16 1994-06-10 Nippon Steel Corp 半導体製造方法
JPH06168920A (ja) 1992-11-30 1994-06-14 Sumitomo Metal Ind Ltd 薄膜の除去方法
TW487983B (en) 1996-04-26 2002-05-21 Hitachi Ltd Manufacturing method for semiconductor device
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
JP3764594B2 (ja) * 1998-10-12 2006-04-12 株式会社日立製作所 プラズマ処理方法
US6730587B1 (en) * 2000-12-07 2004-05-04 Advanced Micro Devices, Inc. Titanium barrier for nickel silicidation of a gate electrode
JP2002289841A (ja) 2001-03-27 2002-10-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR20030027505A (ko) 2001-09-28 2003-04-07 삼성전자주식회사 배기 구조가 개선된 반도체 처리장치
US6900104B1 (en) * 2004-02-27 2005-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming offset spacer manufacturing for critical dimension precision
JP4933728B2 (ja) * 2004-12-02 2012-05-16 株式会社アルバック トンネル接合素子のエッチング加工方法
JP2008243942A (ja) * 2007-03-26 2008-10-09 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
JP5147318B2 (ja) * 2007-07-17 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009194032A (ja) * 2008-02-12 2009-08-27 Tokyo Electron Ltd プラズマ測定方法及びプラズマ測定装置並びに記憶媒体
JP2009302181A (ja) * 2008-06-11 2009-12-24 Tokyo Electron Ltd プラズマエッチング処理方法およびプラズマエッチング処理装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998016950A1 (fr) * 1996-10-11 1998-04-23 Tokyo Electron Limited Procede de decapage au plasma
JPH11214355A (ja) * 1998-01-20 1999-08-06 Nec Corp 異方性ドライエッチング方法
JP2003229418A (ja) * 2001-11-30 2003-08-15 Tokyo Electron Ltd エッチング方法
JP2008078209A (ja) * 2006-09-19 2008-04-03 Hitachi High-Technologies Corp エッチング処理方法

Also Published As

Publication number Publication date
TWI492297B (zh) 2015-07-11
JP5706946B2 (ja) 2015-04-22
KR101430093B1 (ko) 2014-09-22
KR20120120400A (ko) 2012-11-01
TW201201275A (en) 2012-01-01
JP2014060413A (ja) 2014-04-03
US9324572B2 (en) 2016-04-26
JPWO2011108663A1 (ja) 2013-06-27
US20130029494A1 (en) 2013-01-31
WO2011108663A1 (ja) 2011-09-09

Similar Documents

Publication Publication Date Title
JP5706946B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
KR101399765B1 (ko) 패턴 형성 방법 및 반도체 장치의 제조 방법
KR100914542B1 (ko) 반도체 장치의 제조 방법, 플라즈마 산화 처리 방법, 플라즈마 처리 장치 및 이 플라즈마 처리 장치를 제어하는 컴퓨터 판독 가능한 기억 매체
KR101189926B1 (ko) 플라즈마 cvd 방법, 질화 규소막의 형성 방법 및 반도체 장치의 제조 방법
KR101028625B1 (ko) 기판의 질화 처리 방법 및 절연막의 형성 방법
KR100966927B1 (ko) 절연막의 제조 방법 및 반도체 장치의 제조 방법
US20060269694A1 (en) Plasma processing method
KR101333352B1 (ko) 에칭 방법 및 장치
US6855643B2 (en) Method for fabricating a gate structure
JP2008251855A (ja) シリコン酸化膜の形成方法
KR101070568B1 (ko) 실리콘 산화막의 형성 방법, 플라즈마 처리 장치 및 기억 매체
US9263283B2 (en) Etching method and apparatus
KR20120069755A (ko) 선택적 플라즈마 질화 처리방법 및 플라즈마 질화 처리장치
US20100093185A1 (en) Method for forming silicon oxide film, plasma processing apparatus and storage medium
JP5460011B2 (ja) 窒化珪素膜の成膜方法、コンピュータ読み取り可能な記憶媒体およびプラズマcvd装置
JP5231232B2 (ja) プラズマ酸化処理方法、プラズマ処理装置、及び、記憶媒体
JP2009267391A (ja) 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマcvd装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140124

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5466756

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees