KR20120069755A - 선택적 플라즈마 질화 처리방법 및 플라즈마 질화 처리장치 - Google Patents

선택적 플라즈마 질화 처리방법 및 플라즈마 질화 처리장치 Download PDF

Info

Publication number
KR20120069755A
KR20120069755A KR1020127011264A KR20127011264A KR20120069755A KR 20120069755 A KR20120069755 A KR 20120069755A KR 1020127011264 A KR1020127011264 A KR 1020127011264A KR 20127011264 A KR20127011264 A KR 20127011264A KR 20120069755 A KR20120069755 A KR 20120069755A
Authority
KR
South Korea
Prior art keywords
plasma
silicon
nitrogen
processing
selective
Prior art date
Application number
KR1020127011264A
Other languages
English (en)
Inventor
다이치 몬덴
히데오 나카무라
주니치 기타가와
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20120069755A publication Critical patent/KR20120069755A/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C8/00—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals
    • C23C8/06—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using gases
    • C23C8/36—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals using gases using ionised gases, e.g. ionitriding
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C8/00—Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals
    • C23C8/04—Treatment of selected surface areas, e.g. using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3211—Nitridation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/338—Changing chemical properties of treated surfaces
    • H01J2237/3387—Nitriding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Analytical Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Plasma Technology (AREA)
  • Non-Volatile Memory (AREA)

Abstract

실리콘 표면과 실리콘 화합물층이 노출된 피처리체에 대해, 선택적으로 실리콘을 높은 질화 레이트와 높은 질소 도즈량으로 플라즈마 질화 처리하는 방법이 제공된다. 선택적 플라즈마 질화 처리는 처리 압력을 66.7Pa이상 667Pa이하의 범위내로 설정하고, 탑재대(2)의 전극(42)에 고주파 전원(44)으로부터 피처리체의 면적당 0.1W/㎠ 이상 1.2W/㎠ 이하의 고주파 전력을 공급하여 실행한다. 이 고주파 전력에 의해서 웨이퍼(W)에 바이어스 전압이 인가되고, 높은 Si/SiO2 선택비가 얻어진다.

Description

선택적 플라즈마 질화 처리방법 및 플라즈마 질화 처리장치{SELECTIVE PLASMA NITRIDING METHOD AND PLASMA NITRIDING DEVICE}
본 발명은 선택적 플라즈마 질화 처리방법 및 플라즈마 질화 처리장치에 관한 것이다．
반도체장치의 제조 과정에서는 플라즈마에 의해서 실리콘을 질화 처리하여 실리콘 질화막을 형성하는 것이 실행되고 있다. 기판 상에는 플라즈마 질화 처리가 대상으로 되는 실리콘 표면 이외에, 그 이전의 공정에서 형성된 실리콘 화합물층이 혼재되어 있는 것이 통상이다. 이와 같이 복수 종류의 막이 혼재된 상황 하에서, 플라즈마 질화 처리를 실행하는 경우, 전체 노출 표면이 플라즈마에 노출되기 때문에, 질화가 불필요한 부위에도 질소 함유층이 형성되어 버린다. 예를 들면, 실리콘을 질화 처리할 때에, 실리콘과 함께 기판 상에 형성되어 있는 실리콘 산화막(SiO2막)도 질화되어 실리콘 산질화막(SiON막)으로 개질되어 버리는 경우가 있다.
그러나, 반도체장치의 제조 프로세스상, 목적으로 하는 실리콘 이외의 재료막이 질화되면, 예를 들면, 후공정의 에칭에 의해서 재료막을 제거하는 경우에, 다른 막과의 에칭 선택비가 다르게 되어 버려, 공정수가 증가하거나, 양품률이 저하하는 등, 바람직하지 못한 영향이 생기는 경우가 있다.
또한, 플래시 메모리에 있어서, 플로팅 게이트 전극의 표면을 덮는 ONO(Oxide-Nitride-Oxide) 구조를 끼워 넣도록 상부와 하부와 질화해서 절연막을 형성하는 경우에는 실리콘 기판 상에 폴리 실리콘의 플로팅 게이트 전극을 형성한 후, 플라즈마 질화 처리를 실행하면, 인접하는 셀을 분리하는 소자 분리막의 표면도 질화되어, 실리콘 산질화막이 형성되어 버린다. 이 때문에, 최종적으로 제조되는 플래시 메모리의 소자 분리막에는 본래 불필요한 질소 함유층(SiON층)이 잔존한 상태로 된다. 이와 같이 잔존한 불필요한 질소 함유층은 인접하는 셀간에서 전기적인 간섭을 발생시키는 원인으로 되고, 플래시 메모리의 데이터 유지 성능을 저하시켜 버리는 경우가 있다.
하기 특허문헌에서는 표면에 실리콘과 산화 실리콘층이 노출된 피처리체에 대해, 플라즈마를 이용하여, 산화 실리콘층에 대한 높은 선택성을 가져 실리콘을 질화 처리하는 선택적 플라즈마 처리방법이 제안되어 있다. 여기에 개시된 방법에서는 재료막을 구성하는 물질의 결합 에너지의 차를 이용하는 것에 의해 선택적인 질화 처리를 실현하고 있다. 즉, 결합 에너지가 높은 산화 실리콘층의 질화를 억제하면서 상대적으로 결합 에너지가 낮은 실리콘만을 질화 처리하기 때문에, 2개의 물질의 결합 에너지의 중간의 에너지를 갖는 질소 이온을 생성시켜, 플라즈마 질화 처리를 실행하고 있다. 또한, 여기에 개시된 방법에서는 처리압력을 400Pa∼1000Pa로 설정하는 것에 의해서 플라즈마 중의 질소 이온의 이온 에너지를 컨트롤하고 있다.
하기 특허문헌에서 제안되어 있는 바와 같이, 비교적 높게 설정된 처리압력에 의해서 플라즈마의 이온 에너지를 컨트롤하는 방법에서는 높은 선택성이 얻어지는 반면, 목적으로 하는 실리콘에의 질화력은 약해져 버린다. 그 결과, 높은 질화 레이트(rate)나 높은 질소 농도(질소 도즈(dose)량)의 질화를 바랄 수 없게 된다고 하는 문제가 있다. 또한, 플라즈마 처리의 압력을 높여 감에 따라, 플라즈마의 분포가 한쪽으로 치우치고, 기판 면 내에서의 질화 처리의 균일성이 얻어지기 어렵다고 하는 문제도 있다.
국제공개 WO2007/034871호
본 발명은 실리콘 표면과 실리콘 화합물층이 노출된 피처리체에 대해, 선택적으로 실리콘을 높은 질화 레이트와 높은 질소 도즈량으로 플라즈마 질화 처리하는 방법을 제공한다.
또한, 본 발명은 상기 방법을 실시하기 위한 플라즈마 질화 처리장치를 제공한다.
본 발명의 선택적 플라즈마 질화 처리방법은 실리콘 표면과 실리콘 화합물층이 노출된 피처리체를 플라즈마 처리장치의 처리용기 내에서 탑재대에 탑재하고, 상기 처리용기 내의 압력을 66.7Pa이상 667Pa이하의 범위 내에 설정하고, 상기 탑재대에 상기 피처리체의 면적당 0.1W/㎠ 이상 1.2W/㎠ 이하의 출력으로 고주파 전력을 공급하여 상기 피처리체에 바이어스 전압을 인가하면서 질소함유 플라즈마를 생성시키고, 상기 질소함유 플라즈마에 의해서 상기 실리콘 표면을 선택적으로 질화 처리하고, 실리콘 질화막을 형성한다.
본 발명의 선택적 플라즈마 질화 처리방법에 있어서, 상기 실리콘 화합물층이 실리콘 산화막인 것이 바람직하다. 여기서, 상기 실리콘 산화막의 질화에 대한 상기 실리콘의 질화의 선택비가 2 이상인 것이 바람직하다.
또한, 본 발명의 선택적 플라즈마 질화 처리방법은 상기 처리용기 내의 압력을 133Pa 이상 400Pa 이하의 범위 내로 설정하여 실행하는 것이 바람직하다.
또한, 본 발명의 선택적 플라즈마 질화 처리방법은 상기 고주파 전력의 주파수가 400㎑ 이상 60㎒ 이하의 범위 내인 것이 바람직하다.
또한, 본 발명의 선택적 플라즈마 질화 처리방법은 처리시간이 10초 이상 180초 이하인 것이 바람직하다.
또한, 본 발명의 선택적 플라즈마 질화 처리방법은 처리시간이 10초 이상 90초 이하인 것이 더욱 바람직하다.
또한, 본 발명의 선택적 플라즈마 질화 처리방법에 있어서, 상기 질소함유 플라즈마는 상기 처리 가스와, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리용기 내에 도입되는 마이크로파에 의해서 형성되는 마이크로파 여기 플라즈마인 것이 바람직하다.
또한, 본 발명의 선택적 플라즈마 질화 처리방법에 있어서, 상기 마이크로파의 파워 밀도가 피처리체의 면적당 0.255W/㎠이상 2.55W/㎠이하의 범위 내인 것이 바람직하다.
또한, 본 발명의 선택적 플라즈마 질화 처리방법은 처리온도가 실온이상 600℃이하의 범위 내인 것이 바람직하다.
본 발명의 플라즈마 질화 처리장치는 플라즈마를 이용하여 실리콘 표면과 실리콘 화합물층이 노출된 피처리체를 처리하는 처리용기와, 상기 처리용기 내를 감압 배기하는 배기 장치와, 상기 처리용 기내에 플라즈마를 생성시키는 플라즈마 생성 수단과, 상기 처리용기 내에서 피처리체를 탑재하는 탑재대와, 상기 탑재대에 접속된 고주파 전원과, 상기 처리용기 내의 압력을 66.7Pa 이상 667Pa 이하의 범위 내에 설정하고, 상기 탑재대에 상기 피처리체의 면적당 0.1W/㎠이상 1.2W/㎠이하의 출력으로 고주파 전력을 공급하여 상기 피처리체에 바이어스 전압을 인가하면서 질소함유 플라즈마를 생성시키고, 상기 질소함유 플라즈마에 의해서 상기 실리콘 표면을 선택적으로 질화 처리하고, 실리콘 질화막을 형성하는 선택적 플라즈마 질화 처리방법이 실행되도록 제어하는 제어부를 구비하고 있다.
본 발명의 선택적 플라즈마 질화 처리방법에 따르면, 피처리체에 바이어스 전압을 인가하면서 플라즈마 질화 처리를 실행하는 것에 의해, 실리콘 표면과 실리콘 화합물층(예를 들면, SiO2막)을 갖는 피처리체에 대해, 높은 선택성을 갖고 실리콘을 질화 처리할 수 있다. 즉, 피처리체 상에, 질화 처리의 대상인 실리콘 이외의 실리콘 화합물층이 존재하는 경우에도, 실리콘을 우세적으로 질화 처리할 수 있다. 따라서, 본 발명 방법을 반도체장치의 제조공정에 적용하는 것에 의해서, 불필요한 영역에 질소 함유층이 형성되는 일이 없고, 질소 함유층에 의한 악영향, 예를 들면, 인접하는 셀간에서의 전기적인 간섭의 문제 등을 방지하고, 신뢰성이 우수한 반도체장치를 제공할 수 있다.
도 1은 본 발명의 선택적 플라즈마 질화 처리방법의 처리대상을 설명하는 도면이다.
도 2는 선택적 플라즈마 질화 처리의 공정도이다.
도 3은 선택적 플라즈마 질화 처리 후의 피처리체를 설명하는 도면이다.
도 4는 본 발명의 선택적 플라즈마 질화 처리방법의 실시에 적합한 플라즈마 질화 처리 장치의 구성예를 나타내는 개략 단면도이다.
도 5는 평면 안테나의 구조를 나타내는 도면이다.
도 6은 제어부의 구성을 나타내는 설명도이다.
도 7은 Si/SiO2 선택비와 실리콘에의 질소 도즈량의 관계를 나타내는 그래프이다.
도 8은 Si/SiO2 선택비의 압력 의존성을 나타내는 그래프이다.
도 9는 실리콘에의 질소 도즈량의 압력 의존성을 나타내는 그래프이다.
도 10은 Si/SiO2 선택비의 바이어스 파워 의존성을 나타내는 그래프이다.
도 11은 실리콘에의 질소 도즈량의 바이어스 파워 의존성을 나타내는 그래프이다.
도 12는 Si/SiO2 선택비의 처리시간 의존성을 나타내는 그래프이다.
도 13은 실리콘에의 질소 도즈량의 처리시간 의존성을 나타내는 그래프이다.
도 14는 실리콘 질화막에 후에 산화 처리를 실행한 경우의 증가막량과 질소 도즈량의 관계를 나타내는 그래프이다.
도 15는 바이어스를 인가한 경우와 인가하지 않은 경우의 실리콘 질화막의 두께의 면내 균일성의 측정 결과를 나타내는 그래프이다.
도 16은 Si 표면 및 SiO2 표면을 플라즈마 질화 처리했을 때의 질소 도즈량과 Vdc의 상관 관계를 나타내는 그래프이다.
도 17은 본 발명의 선택적 플라즈마 질화 처리방법을 적용해서 제조가능한 플래시 메모리의 구조를 나타내는 단면도이다.
도 18은 플래시 메모리의 제조에 있어서, 선택적 플라즈마 질화 처리전의 상태를 설명하는 도면이다.
도 19는 플래시 메모리의 제조에 있어서, 선택적 플라즈마 질화 처리후의 상태를 설명하는 도면이다.
도 20은 종래의 플래시 메모리에 있어서의 전자의 누설의 기구를 설명하는 도면이다.
이하, 본 발명의 선택적 플라즈마 질화 처리방법의 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 우선, 본 실시형태에 관한 선택적 플라즈마 질화 처리방법의 개요에 대해 도 1 내지도 3을 참조하면서 설명한다. 도 1은 본 발명의 선택적 플라즈마 질화 처리의 피처리체로서의 반도체 웨이퍼(이하, “웨이퍼”라 함)(W)의 단면을 나타내고 있다. 웨이퍼(W)에는 실리콘층(60)과 실리콘 화합물층으로서의 SiO2층(61)이 노출되어 있다. 또한, 실리콘층(60)으로서는 단결정 실리콘, 다결정 실리콘 등을 들 수 있다.
웨이퍼(W)를 질소함유 플라즈마에 노출시키는 것에 의해, 질소함유 플라즈마중의 활성종(주로, N이온)에 의해서 실리콘층(60)의 Si 표면(60a)에 대해 플라즈마 질화 처리를 실행한다. 이 때, 웨이퍼(W)에는 실리콘층(60)의 Si 표면(60a)과 함께 SiO2층(61)의 SiO2 표면(61a)도 노출되어 있기 때문에, SiO2층(61)의 SiO2 표면(61a)도 플라즈마 중의 N이온에 노출된다. SiO2 표면(61a)을 가능한 한 질화시키지 않고, Si 표면(60a)을 우세적으로 질화하기 위해서는 Si 표면(60a)과 SiO2 표면(61a)의 질화의 선택비(이하 간략히 "Si/SiO2 선택비"로 기재하는 경우가 있음)를 높이는 것이 필요하다．
본 발명의 선택적 플라즈마 질화 처리에서는 실리콘층(60)의 Si-Si 결합과, SiO2층(61)의 Si-O 결합의 결합 에너지의 차를 이용하여, SiO2층(61)의 SiO2 표면(61a)의 질화를 억제하면서, 실리콘층(60)의 Si 표면(60a)을 선택적으로 질화 처리한다. Si-Si 결합의 결합 에너지는 약 2.3[eV]이며, Si-O 결합의 결합 에너지는 약 4.6[eV]이다. 따라서, N이온의 이온 에너지E가 2.3[eV]<E<4.6[eV]로 되도록 처리압력을 조절하는 것에 의해, Si 표면(60a)을 우세적으로 질화하고, SiO2 표면(61a)의 표면은 거의 질화하지 않는 플라즈마 질화 처리가 가능하게 된다.
플라즈마 중의 N이온의 이온 에너지 E는 처리압력에 따라 변화한다.플라즈마 질화 처리에서 설정 가능한 처리압력의 범위(대략 1∼1333Pa 정도)에서는 압력이 높아짐에 따라, 이온 에너지 E가 억제되는 경향이 있다. 또한, 상기 1∼1333Pa 정도의 압력범위를 플라즈마 질화 처리에서의 "설정가능 압력 범위"로 하고, 이하 "고압", "저압"의 말은 상기 설정 압력 범위내에서의 압력의 상대적인 고저를 의미하는 것으로서 사용한다.
상기 처리 압력의 제어에 의해서 선택성은 개선되지만, 고압화 됨에 따라, 플라즈마 중의 활성종으로서 N래디컬이 지배적이기 때문에, 질화력은 저하하는 경향을 나타낸다. 따라서, 처리 압력을 고압으로 설정하는 것만으로는 실리콘층(60)의 Si 표면(60a)에 대한 질화 레이트 및 질소 도즈량을 크게 하는 것은 곤란하고, 실용적으로는 불충분하다. 따라서, 본 발명의 선택적 플라즈마 질화 처리에서는 도 2에 나타내는 바와 같이, 웨이퍼(W)에 고주파 바이어스 전압(이하, 단지 "바이어스"로 하는 경우가 있음)을 인가한다. 이것에 의해서, 고압 조건에서의 질화력의 저하를 보완하고, 바이어스를 인가하지 않는 경우에 비해 더욱 많은 N이온이 웨이퍼(W)에 인입되도록 한다. 이와 같이, 처리 압력의 제어와 바이어스의 인가를 조합하는 것에 의해서, 높은 선택성을 얻으면서, 고질화 레이트, 또한 충분한 질소 도즈량으로 플라즈마 질화 처리를 실행하는 것이 가능하게 된다.
이상과 같이 해서, 도 3에 나타낸 바와 같이, 웨이퍼(W)의 실리콘층(60)이 선택적으로 질화되고, 실리콘 질화막(70)이 형성된다. 또한, SiO2층(61)의 SiO2 표면(61a)도 약간 질화되어 질소 함유층(SiON층)(71)이 생긴다. 그러나, 형성된 질소함유층(71)은 Si 표면(60a)에 형성된 실리콘 질화막(70)에 비해 얇기 때문에, 그 막두께 차를 이용해서 에칭 등의 처리로 용이하게 제거하는 것이 가능하고, 반도체장치에 대한 영향을 회피할 수 있다. 이러한 관점에서, 본 발명의 선택적 플라즈마 질화 처리에서는 Si/SiO2 선택비를 2 이상으로 하는 것이 바람직하며, 4 이상인 것이 더욱 바람직하다.
또한, 본 발명의 선택적 플라즈마 질화 처리에서는 실리콘 중에 도입하는 질소 도즈량의 기준으로서, 바람직하게는 10×1015본 발명의 선택적 플라즈마 질화 처리방법에 따르면, 피처리체에 바이어스 전압을 인가하면서 플라즈마 질화 처리를 실행하는 것에 의해, 실리콘 표면과 실리콘 화합물층(예를 들면, SiO2막)을 갖는 피처리체에 대해, 높은 선택성을 갖고 실리콘을 질화 처리할 수 있다. 즉, 피처리체 상에, 질화 처리의 대상인 실리콘 이외의 실리콘 화합물층이 존재하는 경우에도, 실리콘을 우세적으로 질화 처리할 수 있다. 따라서, 본 발명 방법을 반도체장치의 제조공정에 적용하는 것에 의해서, 불필요한 영역에 질소 함유층이 형성되는 일이 없고, 질소 함유층에 의한 악영향, 예를 들면, 인접하는 셀간에서의 전기적인 간섭의 문제 등을 방지하고, 신뢰성이 우수한 반도체장치를 제공할 수 있다. /㎠ 이상으로 하고, 더욱 바람직하게는 17×1015원자/㎠ 이상으로 한다. 질소 도즈량을 10×1015원자/㎠ 이상으로 함으로써, 반도체장치의 제조 과정에서, 예를 들면, 선택적 플라즈마 질화 처리의 후에 산화 처리의 공정을 실행하는 경우에, 배리어 기능을 갖게 해서 실리콘 산질화막의 증가를 억제할 수 있기 때문이다．
다음에, 도 4∼6을 참조하여, 본 발명의 선택적 플라즈마 질화 처리방법에 이용가능한 플라즈마 질화 처리장치의 구성과, 거기에서 실행되는 선택적 플라즈마 질화 처리의 수순에 대해 설명한다. 도 4는 플라즈마 질화 처리장치(100)의 개략 구성을 모식적으로 나타내는 단면도이다. 또한, 도 5는 도 4의 플라즈마 질화 처리장치(100)의 평면 안테나를 나타내는 평면도이며, 도 6은 플라즈마 질화 처리장치(100)의 제어 계통의 구성을 설명하는 도면이다.
플라즈마 질화 처리 장치(100)는 복수의 슬롯형상의 구멍을 갖는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna; 레디얼 라인 슬롯 안테나)에서 직접 처리용기내에 마이크로파를 도입하여 처리용기내에서 플라즈마를 발생시키는 것에 의해, 고정밀도이고 또한 저전자 온도의 마이크로파 여기 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리장치로서 구성되어 있다. 플라즈마 질화 처리장치(100)에서는 1×1010∼5×1012/㎤의 플라즈마 밀도이고 또한 0.7∼2eV의 저전자 온도를 갖는 플라즈마에 의한 처리가 가능하다. 따라서, 플라즈마 질화 처리장치(100)는 각종 반도체장치의 제조 과정에 있어서, 실리콘 질화막(SiN막)을 형성할 목적으로 바람직하게 이용할 수 있다.
플라즈마 질화 처리장치(100)는 주요한 구성으로서, 피처리체인 웨이퍼(W)를 수용하는 처리용기(1)와, 처리용기(1) 내에서 웨이퍼(W)를 탑재하는 탑재대(2)와, 처리용기(1) 내에 가스를 공급하는 가스 공급 장치(18)와, 이 가스 공급 장치(18)에 접속하는 가스 도입부(15)와, 처리용기(1) 내를 감압 배기하기 위한 배기 장치(24)와, 처리용기(1)의 상부에 마련되고, 처리용기(1) 내에 마이크로파를 도입해서 플라즈마를 생성하는 플라즈마 생성 수단으로서의 마이크로파 도입 장치(27)와, 이들 플라즈마 질화 처리장치(100)의 각 구성부를 제어하는 제어부(50)를 구비하고 있다. 또한, 가스 공급 장치(18)는 플라즈마 질화 처리장치(100)의 구성 부분에는 포함되지 않고, 외부의 가스 공급 장치를 가스 도입부(15)에 접속하여 사용하는 구성으로 해도 좋다.
처리용기(1)는 접지된 대략 원통형상의 용기에 의해 형성되어 있다. 또한, 처리용기(1)는 각통형상의 용기에 의해 형성해도 좋다. 처리용기(1)는 상부가 개구되어 있고, 알루미늄 등의 재질로 이루어지는 저벽(1a)과 측벽(1b)을 갖고 있다.
처리용기(1)의 내부에는 피처리체인 웨이퍼(W)를 수평으로 탑재하기 위한 탑재대(2)가 마련되어 있다. 탑재대(2)는, 예를 들면, AlN, Al2O3 등의 세라믹스에 의해 구성되어 있다. 그 중에서도 특히 열전도성이 높은 재질, 예를 들면, AlN이 바람직하게 이용된다. 이 탑재대(2)는 배기실(11)의 바닥부 중앙으로부터 위쪽으로 연장하는 원통형상의 지지 부재(3)에 의해 지지되어 있다. 지지 부재(3)는, 예를 들면, AlN 등의 세라믹스에 의해 구성되어 있다.
또한, 탑재대(2)에는 그 바깥가장자리부 또는 전체면을 커버하고, 또한 웨이퍼(W)를 가이드하기 위한 커버 부재(4)가 마련되어 있다. 이 커버 부재(4)는 환상으로 형성되고, 탑재대(2)의 탑재면 및/또는 측면을 커버하고 있다. 커버 부재(4)에 의해서 탑재대(2)와 플라즈마의 접촉을 차단하고, 탑재대(2)가 스퍼터링되는 것을 방지하여, 웨이퍼(W)에의 불순물의 혼입 방지를 도모할 수 있다. 커버 부재(4)는, 예를 들면, 석영, 단결정 실리콘, 폴리 실리콘, 아몰퍼스 실리콘, SiN 등의 재질로 구성되고, 이들 중에서도 플라즈마와의 상성(相性)이 좋은 석영이 가장 바람직하다. 또한, 커버 부재(4)를 구성하는 상기 재질은 알칼리 금속, 금속 등의 불순물의 함유량이 적은 고순도의 것이 바람직하다.
또한, 탑재대(2)에는 저항 가열형의 히터(5)가 매립되어 있다. 이 히터(5)는 히터 전원(5a)으로부터 급전되는 것에 의해 탑재대(2)를 가열하여, 그 열로 피처리 기판인 웨이퍼(W)를 균일하게 가열한다.
또한, 탑재대(2)에는 열전쌍(TC)(6)이 마련되어 있다. 이 열전쌍(6)에 의해서 온도 계측을 실행하는 것에 의해, 웨이퍼(W)의 가열 온도를, 예를 들면, 실온에서 900℃까지의 범위에서 제어 가능하게 되어 있다.
또한, 탑재대(2)에는 웨이퍼(W)를 처리용기(1) 내에 반입할 때에 웨이퍼(W)의 수수에 이용하는 웨이퍼 지지 핀(도시하지 않음)이 마련되어 있다. 각 웨이퍼 지지 핀은 탑재대(2)의 표면에 대해 돌출 함몰 가능하게 마련되어 있다.
또한, 탑재대(2)에는 웨이퍼(W)에 대해 바이어스를 인가하기 위한 바이어스 인가 수단이 마련되어 있다. 이 바이어스 인가 수단에 대해서는 후술한다.
처리용기(1)의 내주에는 석영으로 이루어지는 원통형상의 라이너(7)가 마련되어 있다. 또한, 탑재대(2)의 외주측에는 처리용기(1) 내에서 균일한 배기를 실현하기 위해, 다수의 배기 구멍(8a)을 갖는 석영제의 배플 플레이트(8)가 환상으로 마련되어 있다. 이 배플 플레이트(8)는 복수의 지주(9)에 의해 지지되어 있다.
처리용기(1)의 저벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있다. 저벽(1a)에는 이 개구부(10)와 연통하고, 아래쪽을 향해 돌출된 배기실(11)이 마련되어 있다. 이 배기실(11)에는 배기관(12)이 접속되어 있고, 이 배기관(12)은 배기 장치(24)에 접속되어 있다. 이와 같이 하여, 처리용기(1) 내를 진공 배기할 수 있도록 구성되어 있다.
처리용기(1)의 상부에는 개구부를 갖는 플레이트(13)가 배치되어 있다. 플레이트(13)의 내주는 내측(처리용기내 공간)을 향해 돌출되고, 환상의 지지부(13a)를 형성하고 있다. 이 플레이트(13)와 처리용기(1)의 사이는 시일 부재(14)를 거쳐서 기밀하게 시일되어 있다.
처리용기(1)의 측벽(1b)에는 플라즈마 질화 처리장치(100)와 이것에 인접하는 반송실(도시하지 않음)의 사이에서, 웨이퍼(W)의 반입 반출을 실행하기 위한 반입출구(16)와, 이 반입출구(16)를 개폐하는 게이트밸브(17)가 마련되어 있다.
또한, 처리용기(1)의 측벽(1b)에는 환상을 이루는 가스 도입부(15)가 마련되어 있다. 이 가스 도입부(15)는 질소함유 가스나 플라즈마 여기용 가스를 공급하는 가스 공급 장치(18)에 접속되어 있다. 또한, 가스 도입부(15)는 노즐형상 또는 샤워형상으로 마련해도 좋다.
가스 공급 장치(18)는 가스 공급원(예를 들면, 불활성 가스 공급원(19a) 및 질소함유 가스 공급원(19b))과, 배관(예를 들면, 가스 라인(20a, 20b, 20c))과, 유량 제어 장치(예를 들면, 매스플로 컨트롤러(21a, 21b))와, 밸브(예를 들면, 개폐 밸브(22a, 22b))를 갖고 있다. 또한, 가스 공급 장치(18)는 상기 이외의 도시하지 않은 가스 공급원으로서, 예를 들면, 처리용기(1)내분위기를 치환할 때에 이용하는 퍼지 가스 공급원 등을 갖고 있어도 좋다.
불활성 가스로서는, 예를 들면, 희가스 등을 이용할 수 있다. 희가스로서는, 예를 들면, Ar가스, Kr가스, Xe가스, He가스 등을 이용할 수 있다. 이들 중에서도, 경제성이 우수한 점에서 Ar가스를 이용하는 것이 특히 바람직하다. 또한, 질소함유 가스는 질소원자를 함유하는 가스이며, 예를 들면, 질소 가스(N2), 암모니아 가스(NH3), NO, N2O 등을 이용할 수 있다.
불활성 가스, 질소함유 가스는 가스 공급 장치(18)의 불활성 가스 공급원(19a) 및 질소함유 가스 공급원(19b)으로부터 각각 가스 라인(배관)(20a, 20b)을 거쳐서 가스 라인(20c)에 합류하고, 이 가스 라인(20c)에 접속된 가스 도입부(15)에 이르고, 가스 도입부(15)로부터 처리용기(1) 내에 도입된다. 각 가스 공급원에 접속하는 각각의 가스 라인(20a, 20b)에는 각각 매스플로 컨트롤러(21a, 21b) 및 그 전후에 배비된 1조의 개폐 밸브(22a, 22b)가 마련되어 있다. 이러한 가스 공급 장치(18)의 구성에 의해, 공급되는 가스의 전환이나 유량 등의 제어가 가능하게 되어 있다.
배기 장치(24)는, 예를 들면, 터보 분자 펌프 등의 고속 진공펌프를 구비하고 있다. 상기와 같이, 배기 장치(24)는 배기관(12)을 거쳐서 처리용기(1)의 배기실(11)에 접속되어 있다. 처리용기(1) 내의 가스는 배기실(11)의 공간(11a) 내에 균일하게 흐르고, 또한 공간(11a)으로부터 배기 장치(24)를 작동시키는 것에 의해, 배기관(12)을 거쳐서 외부에 배기된다. 이에 따라, 처리용기(1) 내를 소정의 진공도, 예를 들면, 0.133Pa까지 고속으로 감압하는 것이 가능하게 되어 있다.
다음에, 마이크로파 도입 장치(27)의 구성에 대해 설명한다. 마이크로파 도입 장치(27)는 주요한 구성으로서, 투과판(28), 평면 안테나(31), 지파재(33), 커버 부재(34), 도파관(37), 매칭 회로(38) 및 마이크로파 발생 장치(39)를 구비하고 있다. 마이크로파 도입 장치(27)는 처리용기(1) 내에 전자파(마이크로파)를 도입해서 플라즈마를 생성시키는 플라즈마 생성 수단이다.
투과판(28)은 플레이트(13)에 있어서 내주측으로 돌출된 지지부(13a) 상에 마련되어 있다. 마이크로파를 투과시키는 투과판(28)은 유전체, 예를 들면, 석영이나 Al2O3, AlN등의 세라믹스 등의 부재로 구성되어 있다. 이 투과판(28)과 지지부(13a)의 사이는 O링 등의 시일 부재(29)를 거쳐서 기밀하게 시일되어 있다. 따라서, 처리용기(1)내는 기밀하게 유지된다.
평면 안테나(31)는 투과판(28)의 위쪽(처리용기(1)의 외측)에 있어서 탑재대(2)와 대향하도록 마련되어 있다. 평면 안테나(31)는 원판형상을 이루고 있다. 또한, 평면 안테나(31)의 형상은 원판형상에 한정되지 않고, 예를 들면, 사각판형상이어도 좋다. 이 평면 안테나(31)는 플레이트(13)의 상단에 걸어 고정되어 있다.
평면 안테나(31)는, 예를 들면, 표면이 금 또는 은 도금된 동판, 알루미늄판, 니켈판 및 그들 합금 등의 도전성 부재로 구성되어 있다. 평면 안테나(31)는 마이크로파를 방사하는 다수의 슬롯형상의 마이크로파 방사 구멍(32)을 갖고 있다. 마이크로파 방사 구멍(32)은 소정의 패턴으로 평면 안테나(31)를 관통해서 형성되어 있다.
각각의 마이크로파 방사 구멍(32)은, 예를 들면, 도 5에 나타내는 바와 같이, 가늘고 긴 장방형상(슬롯 형상)을 이루고 있다. 그리고, 전형적으로는 인접하는 마이크로파 방사 구멍(32)이 "L"자형상으로 배치되어 있다. 또한, 이와 같이 소정의 형상(예를 들면, L자형상)에 조합해서 배치된 마이크로파 방사 구멍(32)은 또한 전체적으로 동심원형상으로 배치되어 있다.
마이크로파 방사 구멍(32)의 길이나 배열 간격은 마이크로파의 파장(λg)에 따라 결정된다. 예를 들면, 마이크로파 방사 구멍(32)의 간격은 λg/4 내지 λg로 되도록 배치된다. 도 5에 있어서는 동심원형상으로 형성된 인접하는 마이크로파 방사 구멍(32)끼리의 간격을 Δr로 나타내고 있다. 또한, 마이크로파 방사 구멍(32)의 형상은 원형상, 원호형상 등의 다른 형상이어도 좋다. 또한, 마이크로파 방사 구멍(32)의 배치 형태는 특히 한정되지 않으며, 동심원형상 이외, 예를 들면, 나선형상, 방사상 등으로 배치할 수도 있다.
평면 안테나(31)의 상면(평면 안테나(31)와 커버 부재(34)의 사이에서 형성되는 편평 도파관)에는 진공보다도 큰 유전율을 갖는 지파재(33)가 마련되어 있다. 이 지파재(33)는 진공 중에서는 마이크로파의 파장이 길어지기 때문에, 마이크로파의 파장을 짧게 해서 플라즈마를 조정하는 기능을 갖고 있다. 지파재(33)의 재질로서는, 예를 들면, 석영, 폴리 데트라플루오로에틸렌 수지, 폴리이미드 수지 등을 이용할 수 있다.
또한, 평면 안테나(31)와 투과판(28)의 사이, 또한 지파재(33)와 평면 안테나(31)의 사이는 각각 접촉시켜도 이간시켜도 좋지만, 접촉시키는 것이 바람직하다.
처리용기(1)의 상부에는 이들 평면 안테나(31) 및 지파재(33)를 덮도록 커버 부재(34)가 마련되어 있다. 커버 부재(34)는, 예를 들면, 알루미늄이나 스테인리스강 등의 금속재료에 의해서 구성되어 있다. 커버 부재(34)와 평면 안테나(31)에 의해서 편평 도파로가 형성되고, 마이크로파를 처리용기(1) 내에 균일하게 공급할 수 있도록 되어 있다. 플레이트(13)의 상단과 커버 부재(34)는 시일 부재(35)에 의해 시일되어 있다. 또한, 커버 부재(34)의 벽체의 내부에는 냉각수 유로(34a)가 형성되어 있다. 이 냉각수 유로(34a)에 냉각수를 통류시키는 것에 의해, 커버 부재(34), 지파재(33), 평면 안테나(31) 및 투과판(28)을 냉각할 수 있도록 되어 있다. 또한, 커버 부재(34)는 접지되어 있다.
커버 부재(34) 윗벽(천장부)의 중앙에는 개구부(36)가 형성되어 있고, 이 개구부(36)에는 도파관(37)이 접속되어 있다. 도파관(37)의 타단측에는 매칭 회로(38)를 거쳐서 마이크로파를 발생하는 마이크로파 발생 장치(39)가 접속되어 있다.
도파관(37)은 상기 커버 부재(34)의 개구부(36)로부터 위쪽으로 연장하는 단면 원형상의 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단부에 모드 변환기(40)를 거쳐서 접속된 수평방향으로 연장하는 직사각형 도파관(37b)을 갖고 있다. 모드 변환기(40)는 직사각형 도파관(37b) 내를 TE모드로 전파하는 마이크로파를 TEM모드로 변환하는 기능을 갖고 있다.
동축 도파관(37a)의 중심에는 내부 도체(41)가 연장되어 있다. 이 내부 도체(41)는 그 하단부에 있어서 평면 안테나(31)의 중심에 접속 고정되어 있다. 이러한 구조에 의해, 마이크로파는 동축 도파관(37a)의 내부 도체(41)를 거쳐서 평면 안테나(31)에 의해 형성되는 편평 도파로에 방사상으로 효율적으로 균일하게 전파된다.
이상과 같은 구성의 마이크로파 도입 장치(27)에 의해, 마이크로파 발생 장치(39)에서 발생한 마이크로파가 도파관(37)을 거쳐서 평면 안테나(31)에 전파되고, 또한 마이크로파 방사 구멍(32)(슬롯)으로부터 투과판(28)을 거쳐서 처리용기(1) 내에 도입되도록 되어 있다. 또한, 마이크로파의 주파수로서는, 예를 들면, 2.45㎓가 바람직하게 이용되고, 그 밖에 8.35㎓, 1.98㎓ 등이 이용될 수도 있다.
다음에, 탑재대(2)에 바이어스를 인가하는 바이어스 인가 수단에 대해 설명한다. 탑재대(2)의 표면측에는 전극(42)이 매설되어 있다. 이 전극(42)에는 급전선(42a)에 의해서, 매칭 박스(M.B.)(43)를 거쳐서 바이어스 인가용의 고주파전원(44)이 접속되어 있다. 즉, 전극(42)에 고주파 전력을 공급하는 것에 의해서, 기판인 웨이퍼(W)에 바이어스를 인가할 수 있는 구성으로 되어 있다. 전극(42), 급전선(42a), 매칭 박스(M.B.)(43) 및 고주파전원(44)은 플라즈마 질화 처리장치(100)에 있어서 바이어스 인가 수단을 구성하고 있다. 전극(42)의 재질로서는, 예를 들면, 몰리브덴, 텅스텐 등의 도전성 재료를 이용할 수 있다. 전극(42)은, 예를 들면, 그물코형상, 격자형상, 나선 형상 등의 형상으로 형성되어 있다.
플라즈마 질화 처리장치(100)의 각 구성부는 제어부(50)에 접속되어 제어되는 구성으로 되어 있다. 제어부(50)는 전형적으로는 컴퓨터이며, 예를 들면, 도 6에 나타낸 바와 같이, CPU를 구비한 프로세스 컨트롤러(51)와, 이 프로세스 컨트롤러(51)에 접속된 유저 인터페이스(52) 및 기억부(53)를 구비하고 있다. 프로세스 컨트롤러(51)는 플라즈마 질화 처리장치(100)에 있어서, 예를 들면, 온도, 압력, 가스 유량, 마이크로파 출력, 바이어스 인가용의 고주파 전력 등의 프로세스 조건에 관한 각 구성부(예를 들면, 히터 전원(5a), 가스 공급 장치(18), 배기 장치(24), 마이크로파 발생 장치(39), 고주파전원(44) 등)를 통괄해서 제어하는 제어 수단이다.
유저 인터페이스(52)는 공정 관리자가 플라즈마 질화 처리장치(100)를 관리하기 위해 커맨드의 입력 조작 등을 실행하는 키보드나, 플라즈마 질화 처리장치(100)의 가동 상황을 가시화해서 표시하는 디스플레이 등을 갖고 있다. 또한, 기억부(53)에는 플라즈마 질화 처리장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(51)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리조건 데이터 등이 기록된 레시피 등이 보존되어 있다.
그리고, 필요에 따라, 유저 인터페이스(52)로부터의 지시 등으로 임의의 레시피를 기억부(53)로부터 호출해서 프로세스 컨트롤러(51)에 실행시킴으로써, 프로세스 컨트롤러(51)에 의한 제어 하에 플라즈마 질화 처리장치(100)의 처리용기(1) 내에서 원하는 처리가 실행된다. 또한, 상기 제어 프로그램이나 처리조건 데이터 등의 레시피는 컴퓨터 판독가능한 기억 매체, 예를 들면, CD-ROM, 하드 디스크, 플렉시블 디스크, 플래시 메모리, DVD, 블루레이 디스크 등에 저장된 상태의 것을 이용할 수 있다. 또한, 상기 레시피를 다른 장치로부터, 예를 들면, 전용 회선을 거쳐서 전송시켜 이용하는 것도 가능하다.
이와 같이 구성된 플라즈마 질화 처리장치(100)에서는 600℃이하, 예를 들면, 실온(25℃ 정도)이상 600℃이하의 저온에서 하지막이나 기판(웨이퍼(W)) 등에 손상 없이 플라즈마 처리를 실행할 수 있다. 또한, 플라즈마 질화 처리장치(100)는 플라즈마의 균일성이 우수하기 때문에, 대구경의 웨이퍼(W)(피처리체)에 대해서도 프로세스의 균일성을 실현할 수 있다.
다음에, RLSA방식의 플라즈마 질화 처리장치(100)를 이용한 선택적 플라즈마 질화 처리의 수순에 대해 설명한다. 우선, 게이트밸브(17)를 열림으로 해서 반입출구(16)로부터 웨이퍼(W)를 처리용기(1) 내에 반입하고, 탑재대(2) 상에 탑재한다. 이 웨이퍼(W)는 실리콘층과 실리콘 화합물층(예를 들면, SiO2층)을 갖고, 각각의 표면이 노출되어 있다(도 1 참조). 다음에, 처리용기(1) 내를 감압 배기하면서, 가스 공급 장치(18)의 불활성 가스 공급원(19a) 및 질소함유 가스 공급원(19b)으로부터 불활성 가스 및 질소함유 가스를 소정의 유량으로 각각 가스 도입부(15)를 거쳐서 처리용기(1) 내에 도입한다. 이와 같이 하여, 처리용기(1) 내를 소정의 압력으로 조절한다.
다음에, 마이크로파 발생 장치(39)에서 발생시킨 소정 주파수, 예를 들면, 2.45㎓의 마이크로파를, 매칭 회로(38)를 거쳐서 도파관(37)으로 보낸다. 도파관(37)으로 보내진 마이크로파는 직사각형 도파관(37b) 및 동축 도파관(37a)을 순차 통과하고, 내부 도체(41)를 거쳐서 평면 안테나(31)에 공급된다. 즉, 마이크로파는 직사각형 도파관(37b) 내에서는 TE 모드로 전파하고, 이 TE모드의 마이크로파는 모드 변환기(40)로 TEM 모드로 변환되어, 동축 도파관(37a) 내를 평면 안테나(31)를 향해 전파되어 간다. 그리고, 마이크로파는 평면 안테나(31)에 관통 형성된 슬롯형상의 마이크로파 방사 구멍(32)으로부터 투과판(28)을 거쳐서 처리용기(1) 내에 있어서 웨이퍼(W)의 위쪽 공간으로 방사된다. 이 때의 마이크로파 출력은, 예를 들면, 파워 밀도로서 0.255∼2.55W/㎠의 범위내로부터 선택할 수 있다.
평면 안테나(31)로부터 투과판(28)을 거쳐서 처리용기(1) 내에 방사된 마이크로파에 의해, 처리용기(1) 내에서 전자계가 형성되고, 불활성 가스 및 질소함유 가스 등의 처리 가스를 플라즈마화한다. 플라즈마 질화 처리를 실행하고 있는 동안, 탑재대(2)의 전극(42)에 고주파 전원(44)으로부터 소정의 주파수 및 파워의 고주파 전력을 공급한다. 이 고주파 전원(44)으로부터 공급되는 고주파 전력에 의해서 웨이퍼(W)에 바이어스가 인가되고, 플라즈마가 낮은 전자온도(0.7∼2eV)를 유지하면서, 플라즈마 질화 처리가 촉진된다. 즉, 바이어스는 플라즈마 중의 질소 이온을 웨이퍼(W)에 인입하도록 작용하기 때문에, 실리콘의 질화 레이트를 증대시키도록 작용한다.
또한, 본 발명에서 이용하는 마이크로파 여기 플라즈마는 마이크로파가 평면 안테나(31)의 다수의 마이크로파 방사 구멍(32)으로부터 방사되는 것에 의해, 대략 1×1010∼5×1012/㎤의 고밀도이고 또한 웨이퍼(W) 근방에서는 대략 1.2eV이하의 저전자 온도 플라즈마로 된다. 또한, 저압 조건(예를 들면, 20Pa이하)에서는 이온 성분 주체의 플라즈마가 생성되고 또한 입자충돌도 적으므로, 기판(웨이퍼(W))에, 예를 들면, 100∼200V의 전압으로 바이어스를 인가하면, 이온이 가속되어 이온 에너지가 높아지고, 기판(웨이퍼(W))에 손상이 발생하는 경우가 있다. 그러나, 고압 조건(예를 들면, 66.7Pa이상)에서는 래디컬 성분 주체의 플라즈마가 생성되고 또한 입자간 충돌이 많아지므로, 이온 에너지가 충돌에 의해 감쇠해서 바이어스를 인가해도 기판(웨이퍼(W))에 손상은 거의 생기지 않는다.
<플라즈마 질화 처리조건>
여기서, 플라즈마 질화 처리장치(100)에 있어서 실행되는 선택적 플라즈마 질화 처리의 바람직한 조건에 대해 설명을 실행한다. 본 발명의 선택적 플라즈마 질화 처리에서는 (1) 처리 압력, (2) 웨이퍼(W)에 인가하는 바이어스의 크기 및 (3) 처리 시간이 중요하며, 이들의 밸런스를 고려하는 것에 의해서, 높은 Si/SiO2 선택비(실리콘 산화막의 질화에 대한 실리콘의 질화의 비)와, 고질화 레이트와, 고도즈량을 실현할 수 있다.
[처리 압력]
처리 압력은 Si/SiO2 선택비를 높이는 관점에서, 66.7Pa이상 667Pa이하의 범위내로 설정하는 것이 바람직하고, 66.7Pa이상 133Pa이하의 범위내가 더욱 바람직하다. 처리 압력이 66.7Pa미만에서는 질화 레이트가 크고 Si의 질화 레이트 SiO2의 질화 레이트의 차가 거의 없으며, Si/SiO2 선택비가 충분히 얻어지지 않는다. 한편, 처리압력이 667Pa를 넘으면, 질화력이 약해지고, 바이어스를 인가해도 충분한 질화 레이트와 질소 도즈량이 얻어지지 어려워진다.
[고주파 바이어스 전압]
고주파 전원(44)으로부터 공급하는 고주파 전력의 주파수는, 예를 들면, 400㎑이상 60㎒이하의 범위내가 바람직하고, 400㎑이상 13.5㎒이하의 범위내가 더욱 바람직하다. 고주파 전력은 웨이퍼(W)의 면적당 파워 밀도로서, 예를 들면, 0.1W/㎠이상 1.2W/㎠이하의 범위내에서 공급하는 것이 바람직하고, 0.4W/㎠이상 1.2W/㎠이하의 범위내에서 공급하는 것이 더욱 바람직하다. 파워 밀도가 0.1W/㎠미만에서는 이온의 인입력이 약하고, 고질화 레이트 및 고도즈량이 얻어지지 않는다. 한편, 파워 밀도가 1.2W/㎠초과에서는 질화 레이트가 크고 Si의 질화 레이트 SiO2의 질화 레이트의 차가 거의 없고, Si/SiO2 선택비가 저하해 버린다. 또한, 고주파 전력은 100W이상이 바람직하고, 예를 들면, 100W이상 1000W이하의 범위내가 더욱 바람직하며, 300W 이상 1000W이하의 범위내가 바람직하다. 이러한 고주파 전력의 범위로부터 상기 파워 밀도가 되도록 설정하면 좋다.
이와 같이, 탑재대(2)의 전극(42)에 공급된 고주파 전력은 플라즈마의 낮은 전자온도를 유지하면서, 플라즈마 중의 이온종을 웨이퍼(W)에 인입하는 작용을 갖고 있다. 따라서, 탑재대(2)의 전극(42)에 고주파 전력을 공급해서 웨이퍼(W)에 바이어스를 인가하는 것에 의해, 플라즈마 질화 레이트와 질소 도즈량을 향상시킬 수 있다. 또한, 본 실시형태에서 이용하는 플라즈마 질화 처리장치(100)에서는 저전자 온도의 플라즈마를 생성할 수 있는 동시에, 고압(예를 들면, 66.7Pa이상)에서는 웨이퍼(W)에 바이어스를 인가해도 이온 등에 의한 손상이 거의 생기지 않으며, 저온이고 또한 단시간에 높은 질소 도즈량이고 또한 높은 Si/SiO2 선택비로 양질의 실리콘 질화막을 형성할 수 있다.
[처리 시간]
처리 시간은 성막하는 실리콘 질화막(70)의 두께, 처리 압력이나 바이어스의 크기 등의 다른 플라즈마 처리조건에 따라 설정할 수 있지만, 180 초이하, 예를 들면, 10초이상 180초이하로 설정하는 것이 바람직하고, 10초이상 90초이하로 설정하는 것이 더욱 바람직하다. 처리시간이 길어지면, 질소 도즈량은 처리시간에 비례해서 커지지만, 질화 레이트가 포화되므로 Si/SiO2 선택비는 저하해 간다. 따라서, Si/SiO2 선택비를 높게 유지하기 위해서는 원하는 막두께가 얻어지는 범위에서, 고선택비로 가능한 한 처리시간을 짧게 설정하는 것이 바람직하다.
[처리 가스]
처리 가스로서는 희가스로서 Ar가스를, 질소함유 가스로서 N2가스를 각각 사용하는 것이 바람직하다. 이 때, 전체 처리 가스중에 포함되는 N2가스의 유량 비율(부피 비율)은 특히 한정하는 의미는 아니지만, 고선택비를 달성하면서, 질화 레이트를 높이고, 질소 도즈량을 충분히 크게 하는 관점에서 10%이상 70%이하의 범위내가 바람직하고, 17%이상 60%이하의 범위내가 더욱 바람직하다. 예를 들면, 300㎜직경의 웨이퍼(W)를 처리하는 경우에는 Ar가스의 유량은 10mL/min(sccm)이상 2000mL/min(sccm)이하의 범위내, N2가스의 유량은 1mL/min(sccm)이상 1400mL/min(sccm)이하의 범위내로부터, 상기 유량비가 되도록 설정할 수 있다.
[마이크로파 파워]
플라즈마 질화 처리에 있어서의 마이크로파의 파워 밀도는 안정하고 또한 균일하게 플라즈마를 생성시키는 동시에, 질소 도즈량과 Si/SiO2 선택비를 더욱 향상시키는 관점에서, 0.255W/㎠이상 2.55W/㎠이하의 범위내로 하는 것이 바람직하다. 또한, 본 발명에 있어서 마이크로파의 파워 밀도는 투과판(28)의 면적 1㎠당의 마이크로파 파워를 의미한다. 또한, 예를 들면, 300㎜직경 이상의 웨이퍼(W)를 처리하는 경우에는 마이크로파 파워를 500W이상 5000W미만의 범위내로 하는 것이 바람직하고, 1000W이상 4000W이하로 하는 것이 더욱 바람직하다.
[처리 온도]
처리 온도(웨이퍼(W)의 가열 온도)는 질소 도즈량을 더욱 향상시키는 관점에서, 탑재대(2)의 온도로서, 예를 들면, 실온(25℃ 정도)이상 600℃이하의 범위내로 하는 것이 바람직하고, 200℃이상 500℃이하의 범위내로 설정하는 것이 더욱 바람직하며, 400℃이상 500℃이하의 범위내로 설정하는 것이 바람직하다.
이상의 처리조건은 제어부(50)의 기억부(53)에 레시피로서 보존해 둘 수 있다. 그리고, 프로세스 컨트롤러(51)가 그 레시피를 읽어내어 플라즈마 질화 처리장치(100)의 각 구성부, 예를 들면, 가스 공급 장치(18), 배기 장치(24), 마이크로파 발생 장치(39), 히터 전원(5a), 고주파 전원(44) 등에 제어 신호를 송출하는 것에 의해, 원하는 조건에서의 플라즈마 질화 처리가 실현된다.
이상과 같이, 본 실시형태의 선택적 플라즈마 질화 처리방법에서는 탑재대(2)의 전극(42)에 고주파 전력을 공급하여 플라즈마 중의 N이온을 웨이퍼(W)에 인입하는 것에 의해서 질화 속도를 높이는 동시에 질소 도즈량을 증가시킬 수 있다. 또한, 처리압력을 66.7Pa이상으로 설정하는 것에 의해서, 질화 처리의 Si/SiO2 선택성을 높이고, 실리콘 표면을 우세적으로 질화하고, 원하는 막두께로 선택적으로 실리콘을 질화하여 실리콘 질화막을 형성할 수 있다. 이와 같이 형성된 실리콘 질화막은 예를 들면, 반도체 메모리 장치 등의 절연막으로서 적용가능하다.
다음에, 본 발명의 기초로 된 실험 결과에 대해 설명한다. 플라즈마 질화 처리장치(100)를 이용하고, 하기의 조건에서 실리콘 기판상의 Si표면 및 SiO2 표면에 대해 플라즈마 질화 처리를 실행하였다.
<조건>
처리압력; 20Pa, 133Pa, 400Pa
Ar가스 유량; 1800mL/min(sccm)
N2가스 유량; 360mL/min(sccm)
고주파 전력의 주파수: 13.56㎒
고주파 전력의 파워: 0W(바이어스 인가하지 않음), 450W(파워 밀도0.5W/㎠), 900W(파워 밀도 1.1W/㎠)
마이크로파의 주파수: 2.45㎓
마이크로파 파워: 1500W(파워 밀도 2.1W/㎠)
처리 온도: 500℃
처리 시간: 30초, 90초, 180초
웨이퍼 직경: 300㎜
도 7은 20Pa와 133Pa의 처리압력에서의 Si/SiO2 선택비와 실리콘에의 질소 도즈량의 관계를 플롯한 그래프이다. 도 7의 그래프의 종축은 Si/SiO2 선택비를 나타내고 있고, 횡축은 실리콘에의 도즈량을 나타내고 있다. 또한, "Si/SiO2 선택비"는 질소 도즈량을 기준으로 산출하고 있으며, 또한, 연결된 플롯은 도 7에 있어서 좌측부터 30초, 90초, 180초의 처리 시간인 것을 나타내고 있다.
이 도 7에 나타나는 바와 같이, 20Pa의 저압 조건에서는 바이어스를 인가하지 않은 경우의 Si/SiO2 선택비는 1정도이며, 바이어스를 인가해도 최대 2정도의 Si/SiO2 선택비밖에 얻어지지 않는다. 한편, 처리압력을 133Pa로 설정하면, Si/SiO2 선택비가 대폭 개선되어 있다. 이것은 압력의 상승에 의해서, 이온 에너지가 저하하고, 래디컬이 주체가 되기 때문이다. 그러나, 압력133Pa에서는 질소 도즈량(혹은 질화 레이트)이 20Pa에 비해 낮고, 바이어스를 인가하지 않은 경우에는 180초의 처리에서도 10×1015원자/㎠를 하회하는 값으로 되어 있다. 한편, 압력133Pa에서 바이어스를 인가하는 것에 의해, 바이어스의 크기에 따라 플롯은 그래프의 우측상부 방향으로 시프트하고 있다. 이것으로부터, 압력 제어에 부가해서, 바이어스를 인가하는 것에 의해서 웨이퍼(W)에 이온이 인입되므로, Si/SiO2 선택비를 향상시키면서, 질소 도즈량(혹은 질화 레이트)을 대폭 개선할 수 있는 것을 확인할 수 있었다.
도 8∼도 13에, 처리 압력, 웨이퍼(W)에 인가하는 바이어스의 크기, 및 처리 시간에 관한 더욱 상세한 데이터를 나타낸다. 도 8은 바이어스 파워가 0W(인가하지 않음), 450W, 900W의 각각에 있어서의 Si/SiO2 선택비의 압력 의존성을 나타내고 있다. 처리 시간은 모두 30초이다. 도 8로부터, 바이어스를 인가하지 않은 경우, 인가한 경우의 어디에 있어서도, 처리 압력이 20Pa에서는 충분한 Si/SiO2 선택비가 얻어지지 않았다. 그러나, 처리 압력을 고압측(133Pa, 400Pa)으로 설정하는 것에 의해, Si/SiO2 선택비가 대폭 향상하고 있다. 한편, 도 9는 도 8과 마찬가지의 조건에 있어서의, 실리콘에의 질소 도즈량(혹은 질화 레이트)의 압력 의존성을 나타내고 있다. 도 8과는 반대로, 바이어스를 인가하지 않은 경우, 인가한 경우의 어디에 있어서도, 처리 압력이 고압측으로 될수록, 질소 도즈량(혹은 질화 레이트)이 저하하고 있다. 그러나, 바이어스를 인가하는 것에 의해서, 웨이퍼(W)에 이온이 인입되고, 질소 도즈량(혹은 질화 레이트)이 증가하는 방향으로 시프트되어 있고, 바이어스를 인가하지 않은 경우에 비해 고도즈량(혹은 고질화 레이트)으로 되어 있다.
도 10은 처리압력이 133Pa 또는 400Pa에 있어서의 Si/SiO2 선택비의 바이어스 파워 의존성을 나타내고 있다. 처리 시간은 30초, 90초, 180초이다. 도 10으로부터, 압력 133Pa에서는 바이어스 파워를 0(인가하지 않은 경우)으로부터 450W, 또한 900W로 크게 해 가는 것에 의해, Si/SiO2 선택비의 개선이 확인되었다. 한편, 압력 400Pa에서는 바이어스 파워가 0(인가하지 않은 경우)일 때가 Si/SiO2 선택비가 가장 높고, 450W에서는 Si/SiO2 선택비가 크게 저하하고 있지만, 900W에서는 개선되어 있다. 이 결과로부터, 바이어스 파워를 크게 하는 것에 의해서 Si/SiO2 선택비는 개선하는 방향을 향하지만, 400Pa를 초과해서 처리 압력을 고압측으로 설정한 경우에는 바이어스의 인가 자체에 의해서 Si/SiO2 선택비가 대폭 저하하는 것이 예측되었다. 따라서, 처리압력은 Si/SiO2 선택비를 크게 저하시키지 않는 범위내에서 설정할 필요가 있는 것이 이해된다. 도 11은 도 10과 마찬가지의 조건에 있어서의 실리콘에의 질소 도즈량(혹은 질화 레이트)의 바이어스 파워 의존성을 나타내고 있다. 압력 133Pa, 400Pa의 양쪽에서, 바이어스 파워를 0(인가하지 않은 경우)으로부터 450W, 또한 900W에 크게 해 가는 것에 의해, 실리콘에의 질소 도즈량(혹은 질화 레이트)의 향상이 확인되었다.
도 12는 처리압력 133Pa 또는 400Pa에 있어서의 Si/SiO2 선택비의 처리시간 의존성을 나타내고 있다. 바이어스 파워는 450W, 900W이다. 도 12로부터, 처리압력 133Pa, 400Pa의 어디에 있어서도, 처리시간이 길어짐에 따라, Si/SiO2 선택비가 저하되어 가는 것을 알 수 있다. 한편, 도 13은 도 12와 마찬가지의 조건에 있어서의 실리콘에의 질소 도즈량(혹은 질화 레이트)의 처리시간 의존성을 나타내고 있다. 도 12와는 반대로, 처리 압력133Pa, 400Pa의 어디에 있어서도, 처리시간이 길어질수록, 질소 도즈량(혹은 질화 레이트)이 커지고 있다.
본 발명의 선택적 플라즈마 질화 처리에 있어서의 처리압력은 Si/SiO2 선택비를 높이는 관점에서, 66.7Pa이상 667Pa이하의 범위내로 설정하는 것이 바람직하고, 66.7Pa이상 133Pa이하의 범위내가 더욱 바람직하다. 또한, 바이어스용의 고주파 전력은 100W이상이 바람직하고, 예를 들면, 100W이상 1500W이하의 범위내가 더욱 바람직하며, 300W이상 1000W이하의 범위내가 바람직하다. 처리 시간은 성막하는 실리콘 질화막의 두께, 처리 압력이나 고주파 전력 등의 다른 플라즈마 처리조건에 따라 설정할 수 있지만, 예를 들면, 10초이상 180초이하로 설정하는 것이 바람직하고, 10초이상 90초이하로 설정하는 것이 더욱 바람직하다.
다음에, 실리콘에의 질소 도즈량의 범위에 대해 설명한다. 도 14는 실리콘을 질화해서 실리콘 질화막을 형성한 후에, 산화 처리를 실행한 경우의 증가막량과, SiO2막 중의 질소 도즈량의 관계를 나타내고 있다. 도 14의 종축은 광학 막두께의 증가량을 나타내고, 횡축은 두께 6㎚의 SiO2막에 있어서의 질소 도즈량을 나타내고 있다. 실리콘을 질화 처리하는 것에 의해서, 그 후, 산화 처리를 실행하는 경우 막 증가를 억제할 수 있지만, 도 14로부터 질소 도즈량이 10×1015원자/㎠ 미만에서는 막 증가의 억제 효과가 충분히 얻어지고 있지 않은 것을 알 수 있다. 따라서, 막 증가의 배리어(barrier) 특성을 갖게 하기 위해서는 10×1015원자/㎠ 이상의 질소 도즈량이 필요한 것으로 이해된다.
상기 질소 도즈량의 범위를 근거로 하여, 다시 도 7을 참조하면, 바이어스를 인가하지 않고 압력 133Pa에서 플라즈마 질화 처리를 실행한 경우, 10×1015원자/㎠이상의 질소 도즈량은 도 7 중에 파선으로 나타내는 바와 같이, Si/SiO2 선택비가 2미만의 범위에서밖에 얻어지지 않는다. 이것으로부터, 가령, Si/SiO2 선택비가 2이상의 범위에서, 10×1015원자/㎠이상의 질소 도즈량이 얻어지면, 바이어스를 인가하는 효과(Si/SiO2 선택비의 향상과 질소 도즈량의 증가)가 발휘되어 있게 된다. 따라서, SiO2막의 질화를 가능한 한 억제하고 Si를 질화한다고 하는 관점에서, 본 발명의 선택적 플라즈마 질화 처리방법에 있어서의 Si/SiO2 선택비의 기준은 2이상이며, 4이상인 것이 더욱 바람직하다. 또한, Si/SiO2 선택비의 상한은 10이하이다.
본 발명의 선택적 플라즈마 질화 처리에서는 웨이퍼(W)에 바이어스를 인가하는 것에 의해서, 웨이퍼(W)의 면내에 있어서의 질화 처리의 균일성을 향상시키는 효과도 갖고 있다. 도 15는 상기 조건의 처리압력 133Pa에 있어서, 바이어스를 인가한 경우와 인가하지 않은 경우의 실리콘 질화막의 두께의 면내 균일성의 측정 결과를 나타내고 있다. 도 15의 종축의 "Range/2ave[%]on Si"는 실리콘 상의 실리콘 질화막의 “(막두께의 최대값-막두께의 최소값)/막두께의 평균값×2”의 백분율을 나타내고, 횡축의 "AVE Tnit[㎚] on Si@RI=2“은 실리콘 질화막의 평균 막두께를 나타내고 있다. 측정 포인트는 웨이퍼(W) 상의 49개소이다.
도 15로부터, 바이어스를 인가하는 것에 의해서, 바이어스를 인가하지 않은 경우에 비해, 플라즈마 질화 처리의 면내 균일성(즉, 웨이퍼(W)면내에 있어서의 실리콘 질화막의 막두께의 균일성)이 대폭 개선되어 있는 것을 확인할 수 있었다. 이것은 바이어스를 인가하는 것에 의해서 탑재대(2)(웨이퍼(W))의 전역에 있어서 이온의 인입이 강해지고, 불균일한 플라즈마로부터라도 웨이퍼(W)의 전체 면에 충분한 이온을 공급할 수 있도록 되기 때문이다. 또한, 바이어스를 인가함으로써, 질화 레이트가 높아지고, 실리콘 질화막의 막두께도 증가하는 것도, 균일성이 개선된 하나의 요인이라 생각된다.
다음에, 도 16을 참조하면서, 본 발명의 선택적 플라즈마 질화 처리의 메커니즘에 대해 설명한다. 도 16은 Si 표면 및 SiO2 표면을 플라즈마 질화 처리하고 있을 때의 질소 도즈량과 Vdc의 상관 관계를 나타내고 있다. 여기서, 횡축의 Vdc는 바이어스 인가시의 탑재대(2)에 탑재된 웨이퍼(W)의 평균 전위를 의미한다. 도 16에 있어서, 파선으로 연결한 SiO2 표면의 질화의 데이터로 처리 압력 20Pa와 133Pa를 비교하면, 압력차에 기인해서 질소 도즈량에 큰 차가 보이지만, Vdc의 절대값이 증가해도, SiO2에의 질소 도즈량은 어느 압력에서도 그다지 증가하고 있지 않다. 이 원인으로서, 압력 133Pa에서는 래디컬이 지배적인 플라즈마가 생성하고, 또한 이온의 다른 입자와의 충돌의 영향이 크기 때문에, 바이어스에 의해서 이온 에너지는 증가하지 않기 때문으로 고려된다. 압력 20Pa에서는 입자충돌이 적기 때문에, 바이어스 인가에 의한 에너지 상승이 있지만, 그다지 SiO2에의 질소 도즈량이 증가하고 있지 않은 것은 이온이 지배적인 플라즈마에 의해서 바이어스를 인가하지 않은 0W의 단계에서 이미 높은 질소 도즈량으로 되어 있기 때문이며, 높은 에너지로도 질소 도즈량의 증가는 완만하게 되어 있다.
한편, 도 16에 있어서, 실선으로 연결한 Si의 질화의 데이터에서는 처리압력 20Pa와 133Pa를 비교하면, 압력차에 의한 질소 도즈량의 차보다도 Vdc의 변화에 의한 질소 도즈량의 변화량 쪽이 크고, Vdc의 영향이 지배적인 것을 알 수 있다. 이것은 Si-Si 결합의 결합 에너지가 낮으므로, 이온 에너지보다도 바이어스의 인입 효과에 의한 이온 밀도의 증대가 질소 도즈량에 영향을 미치기 때문으로 고려된다. 그러나, 이온이 지배적인 플라즈마가 생성하는 압력 20Pa에서는 원래 Si 표면 및 SiO2 표면에의 질화 레이트가 높기 때문에, Si/SiO2 선택비는 작게 되어 있다. 이에 대해, 래디컬이 지배적인 플라즈마를 생성할 수 있는 압력 133Pa에서는 Si/SiO2 선택비를 크게 취하면서, 바이어스에 의해서 질소 도즈량도 향상시킬 수 있다. 이상의 결과로부터, 압력 133Pa으로 바이어스를 인가하는 것에 의해서, 이온 에너지가 아닌 이온 밀도를 높이고, SiO2에의 질소 도즈량을 증가시키는 일 없이, Si에의 질소 도즈량 및 질화 레이트를 향상시킬 수 있는 것이 이해된다.
다음에, 본 발명의 효과를 더욱 명확하게 하기 위해, 본 발명의 선택적 플라즈마 질화 처리방법을 불휘발성 메모리의 제조 공정에 적용하는 경우를 예로 들어 설명한다. 도 17은 본 발명방법을 적용해서 제조 가능한 플래시 메모리의 개략 구성을 나타내는 단면도이다. 이 플래시 메모리(200)는 플로팅 게이트 전극과 컨트롤 게이트 전극의 사이에 개재하는 층간 용량막으로서, ONO(산화 규소막-질화 규소막-산화 규소막)를 끼워 넣도록, 상부와 하부를 질화한 적층 구조를 갖는 것이다.
도 17에 나타낸 바와 같이, 실리콘 기판(201)에, 예를 들면, STI(Shallow Trench Isolation)에 의해 오목부(트렌치)가 형성되어 있고, 그 내부에는 라이너 산화 규소막(203)을 거쳐서 소자 분리막(205)이 매립되어 있다. 실리콘 기판(201)의 볼록부의 위(오목부와 오목부의 사이)에는 터널 절연막(207)을 거쳐서, 예를 들면, 폴리 실리콘으로 이루어지는 플로팅 게이트 전극(209)이 형성되어 있다. 전하를 축적하는 부분인 플로팅 게이트 전극(209)은 내측부터 차례로, 제 1 질화 규소막(211), 제 1 산화 규소막(213), 제 2 질화 규소막(215), 제 2 산화 규소막(217) 및 제 3 질화 규소막(219)의 5층의 절연막으로 이루어지는 층간 용량막(221)에 의해서 덮여 있다. 그리고, 층간 용량막(221)의 위에는, 예를 들면, 폴리 실리콘으로 이루어지는 컨트롤 게이트 전극(223)이 형성되고, 플래시 메모리(200)가 구성되어 있다.
본 발명의 선택적 플라즈마 질화 처리방법은, 예를 들면, 제 1 질화 규소막(211)의 형성 공정에 적용할 수 있다. 도 17로부터 명확한 바와 같이, 제 1 질화 규소막(211)은 플로팅 게이트 전극(209)의 표면을 덮도록 형성되어 있지만, 소자 분리막(205) 상에는 형성되어 있지 않다. 이러한 구조에 의해, 플래시 메모리(200)에서는 인접하는 셀간에서의 간섭, 구체적으로는 전자의 이동을 억제할 수 있고, 우수한 데이터 유지 특성을 달성할 수 있다.
도 18은 본 발명의 선택적 플라즈마 질화 처리가 대상으로 되는 플래시 메모리(200)의 제조 도중에 있어서의 웨이퍼(W)의 주요부의 단면 구조를 나타내고 있다. 실리콘 기판(201)에는 터널 절연막(207)을 거쳐서 폴리 실리콘을 주성분으로 하는 플로팅 게이트 전극(209)이 형성되어 있다. 터널 절연막(207) 및 플로팅 게이트 전극(209)은 기지의 성막 처리, 포토리소그래피 기술 및 에칭 처리에 의해서 형성할 수 있다. 실리콘 기판(201)의 오목부의 내면에는 라이너 산화 규소막(203)이 형성되어 있는 동시에, 이 라이너 산화 규소막(203)을 거쳐서 소자 분리막(205)이 매립되어 있다. 소자 분리막(205)은 플래시 메모리 (200)에 있어서 액티브 영역과 필드 영역을 획정하고 있다. 소자 분리막(205)은, 예를 들면, HDP-CVD(High Density Plasma Chemical Vapor Deposition)법이나, SOG(Spin-On-Glass)법에 의해 이산화규소(SiO2)막을 형성한 후, 희불산 등을 이용하여 웨트 에칭하고, 에치백하는 것에 의해 형성되어 있다.
도 18의 상태의 웨이퍼(W)(실리콘 기판(201))의 플로팅 게이트 전극(209)의 폴리 실리콘에 대해 선택 플라즈마 질화 처리를 실행한다. 선택적 플라즈마 질화 처리는 상술한 조건에서 실행할 수 있다. 도 19는 선택적 플라즈마 질화 처리에 의해서, 질소 함유층(212a, 212b)이 형성된 상태를 나타내고 있다. 폴리 실리콘을 주성분으로 하는 플로팅 게이트 전극(209)의 표면에는 질화규소(SiN)로 이루어지는 질소함유층(212a)이 형성된다. 한편, 이산화규소(SiO2)로 이루어지는 소자 분리막(205)의 표면에는 Si/SiO2 선택비가 1이면, 파선으로 나타내는 바와 같이, 질소함유층(212a)과 동일한 두께로 질화산화규소(SiON)로 이루어지는 질소함유층(212b)이 형성될 것이다. 그러나, 선택적 플라즈마 질화 처리에 의해서, 질소함유층(212b)은 거의 형성되지 않는다. 또한, 이와 같이 소자 분리막(205) 표면에 형성된 질화산화규소(SiON)로 이루어지는 질소함유층(212b)은, 예를 들면, 희불산을 이용하여 웨트 에칭을 실행하는 것에 의해서 용이하게 제거할 수 있다. 잔존한 질소함유층(212a)은 플래시 메모리(200)에 있어서 층간 용량막(221)의 일부분을 구성하는 제 1 질화 규소막(211)으로 된다(도 17 참조).
이후의 공정은 일반적인 방법에 따라 실행할 수 있다. 즉, 제 1 질화 규소막(211)의 위에, 제 1 산화 규소막(213), 제 2 질화 규소막(215), 제 2 산화 규소막(217) 및 제 3 질화 규소막(219)을 순차 적층하고, 층간 용량막(221)을 형성한다. 그리고, 제 3 질화 규소막(219)의 위에, CVD법 등에 의해 컨트롤 게이트 전극(223)을 형성하는 것에 의해, 도 17에 나타낸 구조의 플래시 메모리(200)를 제조할 수 있다.
다음에, 본 발명 방법을 일부의 공정에 적용해서 제조한 플래시 메모리(200)의 장점에 대해, 종래 방법에 의해 제조된 플래시 메모리와의 대비에 의해 설명한다. 도 20은 종래 방법에 의해 제조된 플래시 메모리(300)의 구조를 모식적으로 나타내고 있다. 플래시 메모리(300)에서는(선택적이 아닌)플라즈마 질화 처리에 의해서, 플로팅 게이트 전극(209) 표면의 질소함유층(212a)(도 17의 제 1 질화 규소막(211)에 상당함)에 연속해서, 소자 분리막(205)의 표면에, 질화산화규소(SiON)로 이루어지는 질소함유층(212b)이 형성되어 있다. 즉, 층간 용량막(221a)은 질소함유층(212b)을 갖고 있는 점에서, 도 17에 나타낸 플래시 메모리(200)와 다르다. 또한, 도 20에 나타낸 플래시 메모리(300)에 있어서, 도 17에 나타낸 플래시 메모리(200)와 동일한 구성에는 동일한 부호를 붙여 설명을 생략한다.
불필요한 질소함유층(212b)(질화산화규소막)은 전자의 이동 경로가 되어 인접하는 셀간에 간섭을 발생시키고, 플래시 메모리(300)의 데이터 유지 특성을 저하시킨다. 즉, 플래시 메모리(300)의 인접하는 셀에서 기입 상태가 다른 경우(즉, Write 0 또는 1)에, 플로팅 게이트 전극(209)에 전하가 주입된 셀로부터, 플로팅 게이트 전극(209)에 전하가 주입되어 있지 않은 인접하는 셀을 향해, 소자 분리막(205)에 접하는 질소함유층(212b)을 거쳐서 전자가 이동하고, 데이터 유지 특성이 저하해 버린다. 예를 들면, 도 20에서는 소자 분리막(205)에 의해 떨어진 2개의 셀 중, 한 쪽(좌측)의 셀의 플로팅 게이트 전극(209)에 전자가 주입된 기입 상태(write 1)로 하고, 다른 쪽(우측)의 셀의 플로팅 게이트 전극(209)은 전자가 주입되어 있지 않은 소거 상태(write 0)이다. 이 상태에서 장시간 방치하면, 도 20에 화살표로 나타낸 바와 같이, 소자 분리막(205)과 제 1 산화 규소막(213)의 사이에 형성되어 있는 질소함유층(212b)을 거쳐서 전자가 기입 상태의 셀로부터 소거 상태의 셀을 향해 흐르고, 기입 상태(write 1)의 셀의 임계값 전압을 변화시키는 동시에, 데이터 유지 특성을 저하시켜 버린다. 플로팅 게이트 전극(209)과 컨트롤 게이트 전극(223)의 사이에는 배리어 높이가 큰 층간 용량막(221a)이 개재하기 때문에, 층간 용량막(221a)을 관통하는 방향으로의 전자의 누설은 생기기 어렵다. 그에 반해, 선택적이 아닌 플라즈마 질화 처리에 의해 형성된, 플로팅 게이트 전극(209)에 접하는 질소함유층(212b)은 비교적 에너지 밴드 갭이 작고 배리어 높이가 낮기 때문에, 플로팅 게이트 전극(209)으로부터 질소함유층(212b) 중에 약간이긴 하지만 전자가 누설된다. 그리고, 질소함유층(212b) 중의 결함에 전달되어 인접하는 셀로 전자가 이동해 가는 것으로 고려된다.
한편, 본 발명 방법을 적용해서 제조된 플래시 메모리(200)(도 17)에서는 선택적인 플라즈마 질화 처리에 의해서, 소자 분리막(205) 상의 질소함유층(도 19의 ‘212b’)이 거의 형성되지 않거나, 형성되어도 에칭에 의해서 용이하게 제거할 수 있기 때문에, 제 1 질화 규소막(211)을 플로팅 게이트 전극(209)의 주위에서 종단시키고 있다. 그 때문에, 소자 분리막(205) 상의 질소함유층을 따른 전자의 이동이 차단되고, 인접하는 셀간에서의 간섭이 방지된다.
이상과 같이, 본 발명 방법을 플래시 메모리(200)의 제조 과정에 적용하는 것에 의해서, 인접 셀간에서의 간섭을 방지하여 플래시 메모리(200)에 우수한 데이터 유지 특성을 부여하고, 그 신뢰성을 향상시키는 효과가 얻어진다.
이상, 본 발명의 실시형태를 예시의 목적으로 상세하게 설명했지만, 본 발명은 상기 실시형태에 제약되는 일은 없다. 당업자는 본 발명의 사상 및 범위를 이탈하는 일 없이 많은 변경이 가능하며, 이 또한 본 발명의 범위내에 포함된다. 예를 들면, 상기 실시형태에서는 RLSA방식의 플라즈마 질화 처리장치(100)를 사용했지만, 다른 방식의 플라즈마 처리장치를 이용해도 좋고, 예를 들면, 전자 사이클로트론 공명(ECR) 플라즈마, 마그네트론 플라즈마, 표면파 플라즈마(SWP) 등의 방식의 플라즈마 처리장치를 이용해도 좋다.
또한, 본 발명 방법의 적용예에서는 층간 용량막(221)으로서 ONO의 상부와 하부를 질화한 적층 구조를 갖는 플래시 메모리 소자(200)를 예시했지만, 어디까지나 예시이며, 다른 구성, 예를 들면, 내측(플로팅 게이트 전극측)으로부터 NONO로 되는 구조의 플래시 메모리의 제조나, Si 및 SiO2의 노출면을 갖고 선택적인 질화 처리가 필요한 반도체 제조 장치의 제조 과정에서도, 마찬가지로 본 발명을 적용할 수 있다.

Claims (11)

  1. 선택적 플라즈마 질화 처리방법으로서,
    실리콘 표면과 실리콘 화합물층이 노출된 피처리체를 플라즈마 처리장치의 처리용기 내에서 탑재대에 탑재하고,
    상기 처리용기 내의 압력을 66.7Pa 이상 667Pa 이하의 범위 내로 설정하고,
    상기 탑재대에 상기 피처리체의 면적당 0.1W/㎠ 이상 1.2W/㎠ 이하의 출력으로 고주파 전력을 공급하여 상기 피처리체에 바이어스 전압을 인가하면서 질소함유 플라즈마를 생성시키고,
    상기 질소함유 플라즈마에 의해서 상기 실리콘 표면을 선택적으로 질화 처리하고, 실리콘 질화막을 형성하는
    것을 포함하는 선택적 플라즈마 질화 처리방법.
  2. 제 1 항에 있어서,
    상기 실리콘 화합물층이 실리콘 산화막인 선택적 플라즈마 질화 처리방법.
  3. 제 2 항에 있어서,
    상기 실리콘 산화막의 질화에 대한 상기 실리콘의 질화의 선택비가 2 이상인 선택적 플라즈마 질화 처리방법.
  4. 제 1 내지 제 3 항 중 어느 한 항에 있어서,
    상기 처리용기 내의 압력을 133Pa 이상 400Pa 이하의 범위 내로 설정하여 실행하는 선택적 플라즈마 질화 처리방법.
  5. 제 1 내지 제 4 항 중 어느 한 항에 있어서,
    상기 고주파 전력의 주파수가 400㎑ 이상 60㎒ 이하의 범위 내인 선택적 플라즈마 질화 처리방법.
  6. 제 1 내지 제 5 항 중 어느 한 항에 있어서,
    처리시간이 10초 이상 180초 이하인 선택적 플라즈마 질화 처리방법.
  7. 제 1 내지 제 5 항 중 어느 한 항에 있어서,
    처리시간이 10초 이상 90초 이하인 선택적 플라즈마 질화 처리방법.
  8. 제 1 내지 제 7 항 중 어느 한 항에 있어서,
    상기 질소함유 플라즈마는 상기 처리 가스와, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리용기 내에 도입되는 마이크로파에 의해서 형성되는 마이크로파 여기 플라즈마인 선택적 플라즈마 질화 처리방법.
  9. 제 1 내지 제 8 항 중 어느 한 항에 있어서,
    상기 마이크로파의 파워 밀도가, 피처리체의 면적당 0.255W/㎠ 이상 2.55W/㎠ 이하의 범위 내인 선택적 플라즈마 질화 처리방법.
  10. 제 1 내지 제 9 항 중 어느 한 항에 있어서,
    처리온도가 실온 이상 600℃ 이하의 범위 내인 선택적 플라즈마 질화 처리방법.
  11. 플라즈마를 이용하여 실리콘 표면과 실리콘 화합물층이 노출된 피처리체를 처리하는 처리용기와,
    상기 처리용기 내를 감압 배기하는 배기 장치와,
    상기 처리용기 내에 플라즈마를 생성시키는 플라즈마 생성 수단과,
    상기 처리용기 내에서 피처리체를 탑재하는 탑재대와,
    상기 탑재대에 접속된 고주파 전원과,
    상기 처리용기 내의 압력을 66.7Pa 이상 667Pa 이하의 범위 내로 설정하고, 상기 탑재대에 상기 피처리체의 면적당 0.1W/㎠ 이상 1.2W/㎠ 이하의 출력으로 고주파 전력을 공급하여 상기 피처리체에 바이어스 전압을 인가하면서 질소함유 플라즈마를 생성시키고, 상기 질소함유 플라즈마에 의해서 상기 실리콘 표면을 선택적으로 질화 처리하고, 실리콘 질화막을 형성하는 선택적 플라즈마 질화 처리방법이 실행되도록 제어하는 제어부
    를 구비한 플라즈마 질화 처리장치.
KR1020127011264A 2009-09-30 2010-09-29 선택적 플라즈마 질화 처리방법 및 플라즈마 질화 처리장치 KR20120069755A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009227637A JP2011077321A (ja) 2009-09-30 2009-09-30 選択的プラズマ窒化処理方法及びプラズマ窒化処理装置
JPJP-P-2009-227637 2009-09-30

Publications (1)

Publication Number Publication Date
KR20120069755A true KR20120069755A (ko) 2012-06-28

Family

ID=43826271

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127011264A KR20120069755A (ko) 2009-09-30 2010-09-29 선택적 플라즈마 질화 처리방법 및 플라즈마 질화 처리장치

Country Status (6)

Country Link
US (1) US20120184111A1 (ko)
JP (1) JP2011077321A (ko)
KR (1) KR20120069755A (ko)
CN (1) CN102414803A (ko)
TW (1) TW201128703A (ko)
WO (1) WO2011040455A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140100948A (ko) * 2011-11-11 2014-08-18 어플라이드 머티어리얼스, 인코포레이티드 층간 폴리실리콘 유전체 캡 및 그것을 형성하는 방법
KR20170103672A (ko) * 2016-03-04 2017-09-13 도쿄엘렉트론가부시키가이샤 기판 처리 장치
KR102458845B1 (ko) * 2021-09-17 2022-10-26 주식회사 플라즈맵 플라즈마 처리 장치 및 이를 이용한 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120244685A1 (en) * 2011-03-24 2012-09-27 Nuflare Technology, Inc. Manufacturing Apparatus and Method for Semiconductor Device
JP6022785B2 (ja) * 2012-03-26 2016-11-09 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、及びプログラム
KR20140072434A (ko) * 2012-12-04 2014-06-13 에스케이하이닉스 주식회사 반도체 메모리 소자 및 이의 제조방법
US9177787B2 (en) * 2013-03-15 2015-11-03 Applied Materials, Inc. NH3 containing plasma nitridation of a layer of a three dimensional structure on a substrate
US20150118416A1 (en) * 2013-10-31 2015-04-30 Semes Co., Ltd. Substrate treating apparatus and method
JP6671166B2 (ja) * 2015-12-15 2020-03-25 東京エレクトロン株式会社 絶縁膜積層体の製造方法
JP6688698B2 (ja) * 2016-07-08 2020-04-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6842988B2 (ja) * 2017-05-19 2021-03-17 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP6929209B2 (ja) * 2017-12-04 2021-09-01 東京エレクトロン株式会社 シリコン窒化膜の成膜方法及び成膜装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087865A (ja) * 2002-08-28 2004-03-18 Hitachi Ltd 半導体装置の製造方法
US7138691B2 (en) * 2004-01-22 2006-11-21 International Business Machines Corporation Selective nitridation of gate oxides
US20070049043A1 (en) * 2005-08-23 2007-03-01 Applied Materials, Inc. Nitrogen profile engineering in HI-K nitridation for device performance enhancement and reliability improvement
CN100587923C (zh) * 2005-09-22 2010-02-03 东京毅力科创株式会社 选择性等离子体处理方法和等离子体处理装置
KR101249611B1 (ko) * 2008-01-24 2013-04-01 도쿄엘렉트론가부시키가이샤 실리콘 산화막의 형성 방법, 기억 매체, 및 플라즈마 처리 장치
NL1036460A1 (nl) * 2008-02-20 2009-08-24 Asml Netherlands Bv Lithographic apparatus and device manufacturing method.

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140100948A (ko) * 2011-11-11 2014-08-18 어플라이드 머티어리얼스, 인코포레이티드 층간 폴리실리콘 유전체 캡 및 그것을 형성하는 방법
KR20170103672A (ko) * 2016-03-04 2017-09-13 도쿄엘렉트론가부시키가이샤 기판 처리 장치
US10734201B2 (en) 2016-03-04 2020-08-04 Tokyo Electron Limited Substrate processing apparatus
US11328904B2 (en) 2016-03-04 2022-05-10 Tokyo Electron Limited Substrate processing apparatus
KR102458845B1 (ko) * 2021-09-17 2022-10-26 주식회사 플라즈맵 플라즈마 처리 장치 및 이를 이용한 방법

Also Published As

Publication number Publication date
WO2011040455A1 (ja) 2011-04-07
US20120184111A1 (en) 2012-07-19
JP2011077321A (ja) 2011-04-14
TW201128703A (en) 2011-08-16
CN102414803A (zh) 2012-04-11

Similar Documents

Publication Publication Date Title
KR20120069755A (ko) 선택적 플라즈마 질화 처리방법 및 플라즈마 질화 처리장치
KR100997868B1 (ko) 플라즈마 처리 장치 및 플라즈마 처리 방법
US8569186B2 (en) Plasma CVD method, method for forming silicon nitride film and method for manufacturing semiconductor device
KR101063083B1 (ko) 플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법, 반도체 장치의 제조 방법 및 플라즈마 ｃｖｄ 장치
JP6742165B2 (ja) 窒化珪素膜の処理方法および窒化珪素膜の形成方法
US7811945B2 (en) Selective plasma processing method
JP5138261B2 (ja) シリコン酸化膜の形成方法、プラズマ処理装置および記憶媒体
KR100966927B1 (ko) 절연막의 제조 방법 및 반도체 장치의 제조 방법
KR101028625B1 (ko) 기판의 질화 처리 방법 및 절연막의 형성 방법
JP2006332555A (ja) プラズマ処理方法
KR20130000409A (ko) 실리콘 산화막의 형성 방법, 및 플라즈마 산화 처리 장치
WO2008038788A1 (fr) Procédé de formation d&#39;un film d&#39;oxyde de silicium, appareil de traitement au plasma et support de stockage
JP5231232B2 (ja) プラズマ酸化処理方法、プラズマ処理装置、及び、記憶媒体
US8318267B2 (en) Method and apparatus for forming silicon oxide film
KR101255905B1 (ko) 실리콘 산화막의 형성 방법 및 장치
JP2010087186A (ja) 窒化珪素膜の成膜方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
WO2009123325A1 (ja) 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application