TWI492297B - 電漿蝕刻方法、半導體裝置之製造方法、及電漿蝕刻裝置 - Google Patents

電漿蝕刻方法、半導體裝置之製造方法、及電漿蝕刻裝置 Download PDF

Info

Publication number
TWI492297B
TWI492297B TW100107394A TW100107394A TWI492297B TW I492297 B TWI492297 B TW I492297B TW 100107394 A TW100107394 A TW 100107394A TW 100107394 A TW100107394 A TW 100107394A TW I492297 B TWI492297 B TW I492297B
Authority
TW
Taiwan
Prior art keywords
gas
processing container
processing
plasma
etching
Prior art date
Application number
TW100107394A
Other languages
English (en)
Other versions
TW201201275A (en
Inventor
Masaru Sasaki
Kazuki Moyama
Masaki Inoue
Yoko Noto
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201201275A publication Critical patent/TW201201275A/zh
Application granted granted Critical
Publication of TWI492297B publication Critical patent/TWI492297B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H01J37/32211—Means for coupling power to the plasma
    • H01J37/32238—Windows
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Description

電漿蝕刻方法、半導體裝置之製造方法、及電漿蝕刻裝置
本發明係關於一種使用電漿之電漿蝕刻方法、半導體裝置之製造方法、及電漿蝕刻裝置。
LSI(Large Scale Integration,大型積體電路)，至今為止每2～3年就以4倍的速度向密集化前進，吾人預想此情況於今後亦會持續。電漿蝕刻技術形成半導體製造之細微圖案後，與微影同為重要之基盤技術。電漿蝕刻之基本機制係為，因電漿產生而產生之自由基往被蝕刻膜之吸附，與因RF(radio frequency,射頻)之離子照射所產生之離子輔助蝕刻反應。至今為止作為電漿源之平行平板，係使用ECR(Electron Cyclotron Resonance,電子迴旋共振)、ICP(Inductively Coupled Plasma,感應耦合電漿)類別。
作為電漿蝕刻方法，有蝕刻矽基板上或氧化矽薄膜上之氮化矽薄膜的情況。此一情況，要求氮化矽薄膜對成為基底之矽基板或氧化矽薄膜之選擇比為高。選擇比係表示，蝕刻對象之氮化矽薄膜的蝕刻速率與非蝕刻對象之基底膜的蝕刻速率之比，選擇比越大越佳。
提高氮化矽薄膜對矽基板或氧化矽薄膜之選擇比的蝕刻方法，例如MOS(Metal-Oxide-Semiconductor,金屬氧化半導體)電晶體之製造方法中所使用者。MOS電晶體之製造方法的一例如以下所示。
圖24表示MOS電晶體之製造方法的一例。大規模LSI幾乎皆使用作為電晶體之MOS電晶體。使MOS電晶體微細化後，要求MOS電晶體之源極、汲極其pn接合深度淺淺地成行為所謂「淺接面」。為實現「淺接面」，MOS電晶體之源極‧汲極，形成有延伸區域108(例如參考專利文獻1)。
首先，如圖24(a)所示，於矽基板101上形成氧化矽薄膜102。其次，於基板上沉積多晶矽薄膜後，藉微影技術及乾蝕刻，將多晶矽圖案形成以形成閘電極103。
其次，以圖24(b)所示之步驟，藉CVD法於基板上沉積氧化矽薄膜104。其後，以圖24(c)所示之步驟，回蝕氧化矽薄膜104使閘電極103之側面上形成補償間隙壁104a，並於閘電極103下方形成閘極絕緣膜102a。接續此步驟，將閘電極103及補償間隙壁104a作為遮罩施行離子注入，在矽基板101內其閘電極103之兩側方形成延伸區域108。
其次，以圖24(d)所示之步驟，於基板上沉積氧化矽薄膜等之絕緣膜後，回蝕此絕緣膜，於補償間隙壁104a之外側，形成由氧化矽薄膜形成的側壁間隙壁109。之後，將閘電極103、補償間隙壁104a及側壁間隙壁109作為遮罩施行離子注入，在矽基板101內其延伸區域108之外側形成高濃度源‧汲極區域107。
其次，以圖24(e)所示之步驟，於基板上沉積鈷、鎳等之金屬膜後，藉由使閘電極103頂部及高濃度源‧汲極區域107露出之矽表面部與鈷、鎳等反應，將為低電阻化之矽化物薄膜110，於閘電極103頂部及高濃度源‧汲極區域107露出之表面部自對準地形成成。
蝕刻微細化之閘電極103之時，使處理容器內產生電漿，藉著將RF施加於處理容器內載置基板之載置台，將離子引入基板上，乾蝕刻閘電極103。
[習知技術文獻]
[專利文獻1]　日本特開2002-289841號公報
如上述圖24(d)所示之步驟中，閘電極103之側壁形成有側壁間隙壁109時，有必須蝕刻源‧汲極區域頂部及閘電極103頂部之氮化矽薄膜的步驟之情況。此一情況，要求提高氮化矽薄膜對成為基底之矽基板或氧化矽薄膜的選擇比之蝕刻。
此外，側壁間隙壁109，被要求為耐受離子注入之強度，而有使用氮化矽薄膜之情況。而如上述圖24(e)所示之步驟中，必須有去除離子注入時被作為遮罩使用之氮化矽薄膜形成的側壁間隙壁109之蝕刻。亦即，必須有對由氧化矽薄膜形成之補償間隙壁104a，將由氮化矽薄膜形成之側壁間隙壁109，選擇性地去除之蝕刻。
故本發明之目的係為，提供一可提高氮化矽薄膜對成為基底之矽基板或氧化矽薄膜的選擇比，藉此可防止損害(凹部)侵入基底之電漿蝕刻方法、半導體裝置之製造方法、及電漿蝕刻裝置。
為解決上述課題，本發明之第一態樣的電漿蝕刻方法，係於處理容器內供給處理氣體，同時將該處理氣體排氣，將該處理容器內之壓力設定為既定值；供給外部能量予處理氣體以產生電漿；藉由將施加於該處理容器內之載置基板的載置台之偏壓設定為既定值，將氮化矽薄膜相對於矽及/或氧化矽薄膜選擇性地蝕刻；該電漿蝕刻方法之特徵係為：該處理氣體包含電漿激發用氣體、CHxFy氣體、及由O2 、CO2 、CO之群中所選出至少一種之氧化性氣體，將該氧化性氣體對該CHxFy氣體之流量比，於使用O2 或CO2 作為該氧化性氣體之情況下設定為4/9以上，於使用CO作為該氧化性氣體之情況下設定為8/9以上，於使用O2 、CO2 及CO之至少二者混合之混合氣體作為該氧化性氣體的情況下，換算為O2 設定為4/9以上。其中，該CHxFy氣體中之X與Y為1以上之整數。
為解決上述課題，本發明之第二態樣的電漿蝕刻方法，其選擇性地蝕刻氮化矽薄膜，該方法包含如下步驟：供給處理氣體予處理容器內同時將該處理氣體排氣，將該處理容器內之壓力設定為40.0Pa以上(300mTorr以上)的壓力；介由該處理容器頂部之介電質窗將微波導入該處理容器，於該處理容器內使電漿產生；並於不對該處理容器內之載置基板的載置台施加RF(radio frequency,射頻)之無偏壓狀態下，選擇性地蝕刻該氮化矽薄膜之電漿蝕刻方法。然而，該CHxFy氣體中之X與Y為1以上之整數。
依本發明之第一態樣，係供給較去除CF系之沉積物(deposit)所須之量更多的氧化性氣體，將矽基板氧化的同時對其蝕刻，使矽之表面形成SiO2 之被覆膜。關於結合能，因有Si-O＞Si-N＞Si-Si之關係，故藉由於矽基板之表面形成SiO2 之被覆膜，使矽基板之表面變硬，矽的蝕刻速率降低。另一方面，氮化矽薄膜雖與矽基板同樣被氧化，但因蝕刻速率不如矽般變低，故氮化矽薄膜對矽之選擇比提高。
此外，藉著為將CF系之沉積物去除而供給較必要之量過剩的氧化性氣體，使原本被氧化之氧化矽薄膜的蝕刻速率亦變低。因此，氮化矽薄膜對氧化矽薄膜之選擇比變高。
依本發明之第二態樣，因使處理容器內為40.0Pa以上(300mTorr以上)之高壓，並使施加於載置台之RF偏壓為0(不施加RF偏壓)，故可等向地蝕刻氮化矽薄膜。照射於基板之離子能量，其與電漿之位能及施加於基板之偏壓的和有相關關係。藉由使RF偏壓為略0，可僅以電漿之位能蝕刻。因電漿之位能亦因使用微波電漿而變低，故可不造成損害地蝕刻氮化矽薄膜。
以下，參考添附之附圖，對本發明之第一與第二實施態樣的電漿蝕刻方法加以說明。第一與第二實施態樣的電漿蝕刻方法係於同一構造之蝕刻裝置中實行。蝕刻裝置係使用，運用RLSA(Radial Line Slot Antenna,輻射狀槽孔天線)產生微波電漿之RLSA蝕刻裝置。
圖1為顯示RLSA蝕刻裝置之全體的構成圖。RLSA蝕刻裝置作為電漿源利用微波。藉由利用微波，施行蝕刻處理之區域中可產生低電子溫度且高密度之電漿。RLSA蝕刻裝置之各部分構造如以下。
RLSA蝕刻裝置，具備有由鋁合金等形成之筒狀的處理容器1。處理容器1接地。處理容器1之底部中央，設有藉支柱9立起之載置台10。載置台10之頂面保存有半導體晶圓W。此一載置台10，由例如氧化鋁或氮化鋁等之陶瓷材所形成。載置台10，將橫跨其略全域之抵抗加熱器11埋入其中，可將半導體晶圓W加熱維持於既定之溫度。此一抵抗加熱器11，經由配置於支柱9內之配線與加熱器電源13連接。載置台10之內部，設有未圖示之冷卻介質通道。冷卻介質通道被形成為圓環狀。將由冷卻裝置供給之冷卻介質循環於冷卻介質通道，藉以使半導體晶圓W可冷卻維持於既定之溫度。
載置台10之頂面，設有內部具備配設為網狀之導體線12之薄板狀的靜電吸盤14。導體線12與直流電源15連接，藉直流電源15供給之直流電壓，使靜電吸盤14靜電吸附載置台10上所載置之半導體晶圓W。靜電吸盤14內部之導體線12，例如，介由匹配器(未圖示)與施加13.56MHz之偏壓用高頻率電力的作為偏壓施加部之偏壓用高頻率電源16連接。匹配器，將載置台10、處理容器1內所產生之電漿、及包含處理容器1之負載阻抗，與偏壓用高頻率電源16之輸出阻抗匹配。匹配器包含用以產生自偏壓之阻隔電容器(blocking condenser)。偏壓用高頻率電源16所供給之高頻率電力的頻率，不限為13.56MHz，亦可為27MHz等之其他RF帶的頻率。
載置台10之下方，設有將半導體晶圓W搬出入時為使載置台10升降之複數的升降銷17。升降銷17，藉著升降桿19升降，而該升降桿19係介由可伸縮之伸縮囊18並貫通處理容器1之底部而設。載置台10，形成有升降銷17可插通之插通孔20。
處理容器1之周圍壁，設有為將半導體晶圓W搬入、搬出之搬出入口21。搬出入口21，為使處理容器1內為密閉狀態而直接開閉搬出人口21，設有閘閥22。
處理容器1頂棚部之介電質窗2的中央，設有於處理容器1內供給處理氣體之中心氣體導入路23。中心氣體導入路23被設置為貫通同軸管38之內側導體。介電質窗2之中央形成有將處理容器開口之噴射口23a。中心氣體導入路23經由氣體通路25a與氣體供給源24連接。氣體通路25a之中途，設有控制各氣體之流量的流量控制器(MFC)及施行ONOFF的閥，可控制處理氣體之各氣體的流量並供給予氣體通路23。來自氣體供給源24之處理氣體，流通於氣體通路25a及中心氣體導入路23，由噴射口23a朝向位於其下方位置的載置台10噴射。處理氣體因藉真空泵浦30被引入包圍載置台10之圓環狀的排氣通道，故朝向半導體晶圓W噴射之處理氣體往處理容器內之半徑方向外側擴散。
另，較噴射口23a下方且較半導體晶圓W上方之處，設有為供給處理氣體之氣體環7。此等氣體環7及中心氣體導入路23構成處理氣體供給部。氣體環7被形成為中空之環狀，其內周側之側面於圓周方向隔著均等間隔具有複數的側面噴出口。複數的側面噴射口在處理容器1內之電漿區域內開口。氣體環7，經由氣體通路25b與氣體供給源24連接。氣體通路25b之中途，設有控制處理氣體之各氣體流量的流量控制器及施行ONOFF的閥，可控制處理氣體之各氣體的流量並供給予氣體環7。來自氣體供給源24之處理氣體經由氣體通路25b被導入氣體環7。藉由充滿處理氣體使氣體環7之內部壓力於圓周方向均一，由多數的側面噴射口朝向處理容器1內氣體環7之半徑方向的內側區域，均一地噴射處理氣體。因由氣體環7供給處理氣體予電漿之低電子溫度的區域(電漿擴散區域)，可抑制處理氣體之過剩解離，得到最佳之解離狀態。
處理氣體包含電漿激發用氣體、CHxFy氣體(X與Y為1以上之整數)、及氧化性氣體。電漿激發用氣體包含Ar、He、Ne、Kr及Xe中之至少一種。CHxFy氣體包含CH2 F2 、CH3 F、CHF2 、CHF3 之群中所選出之至少一種。氧化性氣體包含O2 、CO2 、CO之群中所選出之至少一種。CHxFy氣體及氧化性氣體構成蝕刻氣體。蝕刻氣體之中，CHF系氣體之自由基沉積於基板形成沉積薄膜。O2 、CO2 、CO等之氧化性氣體係為去除‧調整沉積薄膜中之碳成分而使用。
處理容器1之底部，設有排出處理氣體之排氣口28。為獲得對載置台10上之半導體晶圓W對稱分布的均一氣體流動，排氣口28於圓周方向隔著均等間隔設有多數個。排氣口28與排氣路31連接，該排氣路插設有作為控制部之壓力調整閥29、作為氣體排氣部之真空泵浦30的排氣路31連接。藉此，可將處理容器1內的壓力調節為所要之值。
處理容器1之頂棚部，設有密封處理容器1內部的介電質窗2。介電質窗2係由石英、陶瓷、氧化鋁(Al2 O3 )、或氮化鋁(AlN)等之介電體所形成，對微波具有透過性。介電質窗2之底面形成有朝向處理容器1之內部突出的凸部2a。藉由凸部2a的形成，微波可對電漿區域傾斜地入射，跨越由高真空起至低真空為止之廣大壓力範圍引起共振吸收。因此，可由高真空起至低真空為止，產生高密度電漿。
使微波電漿產生之RLSA4的構成如下。介電質窗2之頂面，設置有作為微波導入部，於處理容器1內部使電漿產生之RLSA4。RLSA4具備由導電性材料所形成之槽孔板3、及設於槽孔板3之頂面的圓盤狀介電板5。槽孔板3之直徑較半導體晶圓W之直徑為大。例如半導體晶圓W之大小為300mm的情況，槽孔板3之直徑約為400～500mm。槽孔板3之厚度設定為約1～數mm。
槽孔板3，其表面由鍍金之銅板或鋁板所形成。槽孔板3形成有分布為同心圓狀之T字形形狀的多數槽孔3a，微波由多數槽孔3a往處理容器1內放射。槽孔3a之配置無特別限定，例如配置為同心圓狀、螺旋狀、或放射狀。
設於槽孔板3之頂面的介電板5，係由石英、陶瓷、氧化鋁(Al2 O3 )、或氮化鋁(AlN)等之介電體所形成。介電板5將由同軸導波管6導入之微波往半徑方向傳遞，並壓縮微波的波長。介電板5之頂面與底面以導體覆蓋。介電板5之頂部設有為冷卻RLSA4之冷卻護套8。冷卻護套8形成有與未圖示之冷卻裝置連接的流路。冷卻護套吸收介電板5所產生的熱，往外部排出。
介電板5，與導入微波之同軸導波管6連接。同軸導波管6，經由模式變換器32與矩形導波管33與微波產生器34連接。微波產生器34，產生例如2.45GHz的微波。微波之頻率並不限為2.45GHz，例如亦可為8.35GHz等其他頻率。此外，為產生微波之高頻率電力係為100W以上，例如設定為1500W、2000W、3000W等。矩形導波管33由矩形狀之管構成，以TE模式將微波由微波產生器34傳遞往模式變換器32。模式變換器32係為將矩形導波管33與同軸導波管6連結之裝置，將矩形導波管33內之TE模式的微波變換為同軸導波管6內之TEM模式的微波。模式變換器32被形成為朝向下方之尖圓錐形狀。模式變換器32的頂部與矩形導波管33結合，模式變換器32之底部與同軸導波管6的內側導體結合。同軸導波管6由模式變換器32朝向RLSA4垂直往下方延伸，與槽孔板3連結。同軸導波管6，係由具有外側導體與內側導體之雙管所構成。微波在外側導體與內側導體之間以TEM模式傳遞。
由微波產生器34輸出之微波，經由矩形導波管33、模式變換器32、同軸導波管6後，、被供給至RLSA4。微波於RLSA4之介電板5往半徑方向擴散，經由槽孔板3之槽孔3a放射於處理容器1內。藉此，介電質窗2正下方之處理氣體被離子化，處理容器1內產生電漿。
圖2顯示RLSA4之多數槽孔其型態之一例。槽孔板3中T字形之多數槽孔3a配列為同心圓狀。各槽孔3a由在長邊方向垂直之兩種類的個別槽孔所構成。同心圓半徑方向的間距，係依據RLSA4於半徑方向傳遞之微波的波長來決定。藉通過槽孔3a，微波變換為具有互相垂直之兩種偏光成分的平面波。此一RLSA4在由天線之全領域往處理容器1內均一地放射微波上具有效果，適合於天線下方產生均一電漿。
微波產生器34、偏壓用高頻率電源16、直流電源15、加熱器電源13、氣體供給源24、及排氣泵浦29等之個別運作與全體的動作，係藉控制部36控制。控制部36，由例如微電腦等所構成。決定個別運作與全體動作之程式，儲存於HDD、半導體記憶體或CD等之記憶媒體37。
控制部為設定處理氣體之流量、處理容器內之壓力、微波產生器34之微波功率、及載置台10之RF功率，設有處理程序設定部。處理程序設定部所設定之各種值係儲存於HDD、半導體記憶體或CD等之記憶媒體37。
RLSA蝕刻裝置之特徵為，可於施行蝕刻處理之區域中產生低電子溫度且高密度之電漿。如圖3所示，介由處理容器1頂部之介電質窗2導入微波，則介電質窗2正下方10～50mm之區域激發高密度之電漿。如圖4所示，產生區域之電漿在高密度下電子溫度雖比較性地亦較高，但電漿因擴散而從產生區域被輸送往施行蝕刻處理之區域，故電子溫度低。半導體晶圓W因設置於電子溫度相當低之擴散區域，而得以成為離子轟擊損害少之蝕刻。電子密度雖亦同樣因擴散而衰減，但因產生區域之電漿為高密度，故擴散區域中亦維持相當高密度。藉著由介電質窗2下方之氣體環7供給處理氣體予電漿擴散區域，可進行處理氣體的解離控制。
使用上述構成之RLSA蝕刻裝置，實行本發明第一與第二實施態樣之蝕刻方法。本發明第一與第二實施態樣之蝕刻方法，作為半導體裝置之製造方法的一步驟來施行。首先，作為半導體裝置之製造方法的一例，對MOS電晶體之製造方法加以說明。
圖5顯示形成「淺接面」的MOS電晶體之製造方法。首先，如圖5(a)所示，使矽基板41上為包圍主動區之元件分離後，藉熱氧化法，於矽基板41之主動區上形成作為閘極絕緣膜之氧化矽薄膜42。其次，藉CVD法，於氧化矽薄膜42上沉積多晶矽薄膜43。之後，藉微影技術與乾蝕刻技術，使多晶矽薄膜43圖案形成，形成閘電極44。此外，亦可使用High-K材料作為閘極絕緣膜，使用金屬作為閘電極。
其次，在圖5(b)所示之步驟，藉由如CVD法，於閘電極44之表面上形成氧化矽薄膜45。
其次，在圖5(c)所示之步驟，施行乾蝕刻至閘電極44之多晶矽表面露出為止，去除氧化矽薄膜45內，閘電極44之頂面部分及矽基板41之頂面部分。藉此，補償間隙壁45a形成閘電極44之側壁。
之後，在圖5(d)所示之步驟，將閘電極44與補償間隙壁45a作為遮罩注入雜質離子，於矽基板41內閘電極44的兩側方形成延伸區域46。藉著形成補償間隙壁45a，可使延伸區域46往矽基板41內的閘電極44正下方侵入程度較淺。
其次，在圖5(e)所示之步驟，於矽基板41上藉由CVD法，形成氮化矽薄膜48，在圖5(f)所示之步驟中，將此薄膜回蝕而使側壁間隙壁48a形成於補償間隙壁45a之側面上。之後，將閘電極44、補償間隙壁45a及側壁間隙壁48a作為遮罩施行雜質離子之離子注入，於延伸區域46外側形成高濃度源‧汲極區域50。
其次，在圖5(g)所示之步驟，藉CVD法於基板上沉積鈷膜，使鈷膜與多晶矽反應後，藉蝕刻將未反應之金屬鈷膜去除。之後，藉施行矽化物之相的轉換，於閘電極44頂部形成矽化物薄膜51，亦於高濃度源‧汲極區域50之表面部形成矽化物薄膜(未圖示)。
本發明第一實施態樣之半導體晶圓的蝕刻方法，如上述圖5(e)→ 圖5(f)所示，於閘電極44頂部及延伸區域46頂部的氮化矽薄膜48使用非等向性蝕刻之步驟。
以下，對本發明第一實施態樣之半導體晶圓的蝕刻方法加以說明。圖6表示自圖5之(e)起至(f)為止之步驟。矽基板41上疊積氮化矽薄膜48之半導體晶圓W，被搬送至RLSA蝕刻裝置。RLSA蝕刻裝置回蝕氮化矽薄膜48，於補償間隙壁45a之側面上形成側壁間隙壁48a。
本發明第一實施態樣之半導體晶圓的蝕刻方法中，於處理容器1內供給處理氣體同時使處理氣體排氣，將處理容器1內的壓力設定為既定值，供給微波予處理氣體以產生電漿，藉由將對處理容器1內載置半導體晶圓W的載置台10所施加之偏壓設定為既定值，蝕刻氮化矽薄膜48。
處理氣體係為電漿激發用氣體、CHxFy氣體、及氧化性氣體所混合之氣體。電漿激發用氣體，包含由Ar、He、Ne、Kr及Xe之群中所選出之至少一種。CHxFy氣體，包含由CH2 F2 、CH3 F、CHF2 、CHF3 之群中所選出之至少一種。氧化性氣體，包含由O2 、CO2 、CO之群中所選出之至少一種。CHxFy氣體及氧化性氣體構成蝕刻氣體。蝕刻氣體之中，CHF氣體之自由基沉積於基板形成沉積薄膜。O2 、CO2 、CO等之氧化性氣體係為去除‧調整沉積薄膜中之C成分而使用。
蝕刻氮化矽薄膜48時，使氮化矽薄膜48對矽基板41之選擇比為高一事成為課題。如圖7(a)所示，若選擇比低，則矽基板41產生損害(凹部)，對電晶體之電流驅動能力(drivability)帶來不良影響。
為使氮化矽薄膜48對矽基板41之選擇比高，本發明第一實施態樣之半導體晶圓的蝕刻方法中，氧化性氣體對CHxFy氣體的流量比，於使用O2 或CO2 作為氧化性氣體之情況設定為4/9以上，於使用CO作為氧化性氣體之情況設定為8/9以上。於使用O2 、CO2 及CO之至少混合兩種之混合氣體作為氧化性氣體之情況，換算為O2 ，設定為4/9以上。例如若使O2 的流量為α、CO的流量為β，則換算為O2 的流量為α+β/2。同樣地若使CO2 的流量為γ、CO的流量為β，則換算為O2 之流量為γ+β/2。若使O2 的流量為α、CO的流量為β、CO2 的流量為γ，則換算為O2 之流量為α+β/2+γ。藉由將此等換算為O2 之流量除以CHxFy氣體之流量可獲得流量比。將換算為O2 時之流量比設定為4/9以上即可。
作為去除CF系沉積物之捕捉劑(scavenger)的氧化性氣體，其流量約為CHxFy氣體之流量的1/20。將氧化性氣體對CHxFy氣體的流量比換算為氧氣設定為4/9以上之大值，藉以過剩地供給氧化性氣體，氧化矽基板41之表面並蝕刻。詳細內容後述於之實施例中，藉著於矽之表面形成SiO2 之被覆膜，使矽基板41之表面變硬，矽之蝕刻速率變低。因此，氮化矽薄膜48對矽基板41之選擇比變高。
然而，若於矽基板41之表面形成SiO2 被覆膜，則SiO2 被覆膜會受損(凹部)。因此，宜使SiO2 被覆膜之厚度為薄。SiO2 被覆膜之厚度與離子能量有相關關係，離子能量越小SiO2 被覆膜越薄。因對載置台10施加之RF偏壓越小，離子能量越小，故半導體晶圓W之直徑為300mm的情況，對載置台10施加：晶圓每1cm2 、30W/(15×15×πcm2 )以下之RF。半導體晶圓W之直徑為450mm的情況，施加30W×(22.5×22.5×πcm2 )/(15×15×πcm2 )以下之RF即可。
然而，若使RF偏壓為15W/(15×15×πcm2 )以下，則如圖7(b)所示，氮化矽薄膜48之側壁間隙壁48a形成底腳48a1(footing)。若底腳48a1產生，則對下一步驟之摻雜其精度帶來不良影響。為不產生底腳48a1，宜施加20W/(15×15×πcm2 )以上的RF。此外，於未產生底腳之蝕刻的情況，RF為20W以下亦可。
表1顯示本發明第一實施態樣之半導體晶圓的蝕刻方法其處理條件(蝕刻300mm之半導體晶圓W時)的一例。
本發明第二實施態樣之半導體晶圓的蝕刻方法，以上述圖5(9)所示之步驟，於閘電極44頂部與源‧汲極區域50之表面部形成矽化物薄膜51後，使用於將作為遮罩而使用之閘電極44側壁的側壁間隙壁48a去除之步驟。
於閘電極44之側壁形成側壁間隙壁48a之半導體晶圓W，被搬送至RLSA蝕刻裝置。RLSA蝕刻裝置，蝕刻閘電極44側壁之側壁間隙壁48a。
本發明第二實施態樣之半導體晶圓的蝕刻方法中，於處理容器1內供給處理氣體同時使處理氣體排氣，將處理容器1內之壓力設定為既定值，供給微波予處理氣體以產生電漿，藉由將對處理容器1內載置半導體晶圓W之載置台10施加之偏壓設定為0，選擇性地蝕刻氮化矽薄膜48。
處理氣體係為電漿激發用氣體、CHxFy氣體、及氧化性氣體所混合之氣體。電漿激發用氣體，包含由Ar、He、Ne、Kr及Xe之群中所選出之至少一種。CHxFy氣體，包含CH2 F2 、CH3 F、CHF2 、CHF3 之群中所選出之至少一種。氧化性氣體，包含由O2 、CO2 、CO之群中所選出之至少一種。CHxFy氣體及氧化性氣體構成蝕刻氣體。蝕刻氣體之中，CHF系氣體之自由基沉積於基板形成沉積薄膜。O2 、CO2 、CO等之氧化性氣體係為去除‧調整沉積薄膜中之碳成分而使用。
圖8(a)顯示去除側壁間隙壁48a前之狀態，圖8(b)顯示去除側壁間隙壁48a後之狀態。蝕刻由閘電極44側壁之SiN所形成之側壁間隙壁48a時，不對基底之氧化矽薄膜45與矽化物薄膜51造成損害(凹部)，依照設計值製造裝置一事成為課題。
本實施態樣之蝕刻方法，為避免對基底之氧化矽薄膜45與矽化物薄膜51造成損害、凹部，將產生微波電漿之處理容器1內的壓力設定為40.0Pa以上(300mTorr以上)，以不對載置台10施加RF之狀態等向地蝕刻側壁間隙壁48a。藉由不施加RF，使離子不持有方向性，故可等向地蝕刻。而藉由將處理容器1內的壓力設定為400Pa以上(300mTorr以上)之高壓，離子在到達基板為止與氣體分子碰撞之回數變多，其方向性容易遺失。因此，可更等向地蝕刻。圖9(a)表示施加RF之比較例。若施加RF，則離子被引入矽基板41，離子之方向性，即非等向性產生。
表2表示本發明第二實施態樣之半導體晶圓的蝕刻方法其處理條件(蝕刻300mm之晶圓W時)的一例。
此外，考慮本發明之揭露內容可作各種修正‧變更。對於具體之實施態樣，亦可於不超脫本發明之範疇的範圍內，作各種修正‧變更。
例如本發明第一實施態樣之半導體晶圓的蝕刻方法中，為使電漿產生雖使用RLSA蝕刻裝置，但亦可使用平行平板、ECR(Electron Cyclotron Resonance,電子迴旋加速器共振)、ICP(Inductively Coupled Plasma,感應耦合電漿)之蝕刻裝置替代RLSA蝕刻裝置。
本發明第二實施態樣之半導體晶圓的蝕刻方法中，為使電漿產生雖使用RLSA蝕刻裝置，但若可藉微波使處理容器內產生電漿，亦可使用其他蝕刻裝置替代RLSA蝕刻裝置。
此外，本發明之第一與第二實施態樣之半導體晶圓的蝕刻方法，亦可應用於三次元構造之MOSFET的FinFET之蝕刻。圖10顯示FinFET之製造方法的步驟圖。如圖10(a)所示，矽基板61上形成有被稱為鰭(fin)62之矽區域，鰭62之頂面形成有氧化矽薄膜。其次，使氮化矽薄膜65為遮罩蝕刻由多晶矽形成之閘電極63。閘電極63以跨過鰭62的方式形成，鰭62之側面作為通道使用。閘電極63隔著閘極絕緣膜64於矽基板61上形成。其次，如圖10(b)所示，於矽基板61、鰭62及氮化矽薄膜65頂面，藉由例如CVD法形成氮化矽薄膜66，以圖10(c)所示之步驟，將此氮化矽薄膜回蝕並於閘電極63之側壁形成間隙壁66a。
由圖10(b)起至圖10(c)為止之過程中，提高氮化矽薄膜66對矽基板與氧化矽薄膜的選擇比之非等向性蝕刻係為必要。此一非等向性蝕刻可使用本發明第一實施態樣之半導體晶圓的蝕刻方法。此外圖10(c)所示之步驟中，必須等向地蝕刻閘電極63之側壁的間隙壁66a。此一等向地蝕刻可使用本發明第二實施態樣之半導體晶圓的蝕刻方法。
本發明之第一與第二實施態樣之蝕刻方法不僅只為MOSFET之製造方法，可應用各種半導體裝置之製造方法。
[實施例1]
準備圖11(a)所示之半導體裝置，使氮化矽薄膜73為硬罩蝕刻由多晶矽形成的閘電極72。其次，藉CVD法於矽基板71、閘電極72及氮化矽薄膜73頂面形成6nm之氮化矽薄膜74。使用RLSA蝕刻裝置，如圖11(b)所示，非等向性蝕刻氮化矽薄膜74。蝕刻之處理條件如以下。
之後，以TEM(Transmission Electron Microscope,穿透式電子顯微鏡)觀察矽基板71之表面的凹部。
圖12顯示凹部之觀察結果。圖12中之initial表示蝕刻前之凹部，ME表示主蝕刻後之凹部，50%OE表示50%過蝕刻後之凹部。凹部之列其括弧內之數字表示凹部深度，附有△之數字表示蝕刻後凹部的增加量。即使50%過蝕刻凹部之增加量仍未滿1nm。此一凹部之值與半導體裝置上之許容值相較下相當低。而藉50%過蝕刻底腳亦消失。
圖13顯示將RF偏壓由15W變化為25W時凹部之觀察結果。使RF偏壓為15W，則凹部產生微小的底腳。使RF偏壓為25W，則底腳消失。為使底腳消失，必須使RF偏壓為20W以上。
[實施例2]
準備被覆有多晶矽或氮化矽薄膜之毯覆式晶圓，使用RLSA蝕刻裝置以各種條件蝕刻。蝕刻之處理條件如下記之表4。
之後，使用光學干涉法測定此等之蝕刻速率，調查蝕刻速率之O2 流量、微波功率、RF功率的相關性。此外使用XPS解析毯覆式晶圓之表面。
圖14(a)顯示蝕刻速率之O2 流量相關性。若O2 流量增為20sccm以上，則氮化矽薄膜對矽的選擇比急遽增加。此時的O2 氣體對CH2 F2 氣體之流量比係為，20/45=4/9。若O2 流量增為30sccm以上，則選擇比為約為40之大值。O2 流量增加，則氮化矽之蝕刻速率與矽之蝕刻速率皆降低。然而，因矽之蝕刻速率降低的比例較氮化矽薄膜之比例為大，故蝕刻速率增加。另一方面，如圖14(b)所示，蝕刻速率與微波功率之大小或RF功率之大小無相關。
為調查O2 流量增加則蝕刻速率增加之原因，於蝕刻後之矽基板表面進行XPS分析。圖15顯示XPS分析之結果。分析之結果可得知：O2 流量增為20sccm以上時，矽基板的表面被SiO2 膜被覆。亦即，矽的表面被氧化為SiO2 並同時施行氮化矽薄膜之蝕刻。結合能有Si-O＞Si-N＞Si-Si的關係。氧化薄膜之結合能大，如圖16所示，不易被蝕刻。而矽彼此間之結合能雖小，但藉由氧化使其變得不易被蝕刻，吾人推測因此一原因使選擇比變高。
習知之蝕刻方法中，添加O2 氣體之目的係為去除CF系沉積物中的碳(C)。因此，O2 氣體對CHxFy氣體之流量比被設定為約1/20。與其相對，本發明之蝕刻方法中，不僅去除CF系沉積物，更藉由過剩地供給O2 氣體，使矽之表面氧化。
亦如圖14(a)所示，O2 流量增加則氮化矽之蝕刻速率降低。考量氮化矽薄膜是否亦被氧化，於氮化矽薄膜表面進行XPS分析。此一結果，如圖17(a)所示，可得到氮化矽薄膜之表面亦被氧化之資料。如圖17(b)所示，氮化矽薄膜之表面被氧化，則氮化矽薄膜之蝕刻速率亦降低。然而吾人認為：與Si氧化成SiO2 不同，因其成為SiON，故膜之強度弱，即便氧化亦仍易於蝕刻。
其次，調查離子能量與矽表面所形成之氧化矽薄膜的厚度之關係。如圖18所示，矽基板之表面藉O2 氣體形成氧化矽薄膜。此一氧化矽薄膜被作為凹部計算。如圖19所示，Vpp越高，換而言之離子能量越高，氧化薄膜之厚度變得越厚。吾人認為：若離子能量被抑制得越低則氧化矽薄膜之厚度可越薄。離子能量，與RF偏壓電壓Vdc及電漿電位之和有相關關係。如圖20所示，使用RLSA蝕刻裝置的情況，與使用平行平板之蝕刻裝置的情況相比，因電漿電位可減小，故離子能量亦可減小。因此，吾人認為氧化薄膜之厚度可減薄。
[實施例3]
如圖21所示，以使用作為電漿源之RLSA的RLSA蝕刻裝置(本案發明人之多晶矽蝕刻用RLSA蝕刻裝置)與使用平行平板的蝕刻裝置(本案發明人之多晶矽蝕刻用平行平板型之蝕刻裝置)，比較電漿電位。
如圖21(a)所示，RLSA蝕刻裝置中，即使增加微波電力，離子能量仍幾乎未變化。
如圖21(b)所示，RLSA蝕刻裝置與平行平板型之蝕刻裝置中，兩者之處理容器1內的壓力升得越高，離子能量降得越低。而，於RLSA蝕刻裝置產生之電漿的離子能量，較平行平板型之蝕刻裝置產生之電漿的離子能量小。以壓力30mTorr觀查時，相對於RLSA蝕刻裝置為7～8eV以下，平行平板型之蝕刻裝置為40eV。離子能量與電子溫度成正比。可得知RLSA蝕刻裝置中，產生低電子溫度之電漿。此外，此一圖表，雖未顯示對RLSA壓力為30mTorr以上的資料，即使使其為30mTorr以上離子能量亦持續減少。
圖21(c)顯示於矽基板施加RF時離子能量之變化。離子能量，與電漿電位及RF偏壓之和有相關關係。未施加RF偏壓之情況，可僅以電漿電位蝕刻。RLSA裝置中，不施加RF偏壓，則可以7～8eV之低離子能量蝕刻。平行平板型之蝕刻裝置中，即使使RF偏壓為0亦有約80eV之高離子能量殘留。
藉由將處理容器1內之壓力設定為高壓，亦可成為如圖9(b)所示之等向地蝕刻。相較於低壓之情況，離子在到達側壁間隙壁48a或矽基板41為止容易與氣體分子碰撞，失去其方向性。使處理容器1內之壓力為高壓，則電子溫度亦降低。
圖22顯示側壁間隙壁48a之蝕刻速率(縱方向的蝕刻速度)與橫向蝕刻速率(橫方向的蝕刻速度)。橫向蝕刻速率係於側壁間隙壁48a之頂部與底部兩處測定。蝕刻速率變高，則表示側壁間隙壁48a於縱方向變得易於被蝕刻；橫向蝕刻速率變高，則表示側壁間隙壁48a於橫方向變得易於被蝕刻。
蝕刻的處理條件(處理氣體之流量、壓力、微波之高頻率電力、RF偏壓)如以下之表5。
由圖22可知，隨著壓力由100mTorr開始提高，側壁間隙壁48a之縱方向的蝕刻速度呈線形落下，至壓力為300mTorr以上則接近橫向蝕刻速率。
相對於此，側壁間隙壁48a之橫方向的蝕刻速度即使壓力升高亦幾乎無變化。側壁間隙壁48a之底部的橫向蝕刻速率與壓力無關幾乎維持一定值，側壁間隙壁48a之頂部的橫向蝕刻速率於300mTorr以上時幾乎為一定。
而因壓力升為300mTorr以上，則側壁間隙壁48a縱方向的蝕刻速度與橫方向的蝕刻速度變得接近，故得知可為等向地蝕刻。
此外，低壓規格之RLSA，若使壓力為500mTorr以上則電漿變得不安定。因此，宜將壓力設定為500mTorr以下。
圖23顯示，使壓力變化時之氮化矽薄膜、氧化矽薄膜、及多晶矽其蝕刻速率的變化。使用之氣體種類、流量、微波之高頻率電力、及RF偏壓如同表5。圖中上段係為RF=0(W)之情況。因蝕刻速率與O2 之流量有相關性，故橫軸取O2 之流量。
如圖23之上段所示，壓力為350mTorr以上之高壓時，藉由使O2 之流量最佳化(具體而言使O2 之流量為17～18sccm以上)，可使氮化矽之蝕刻速率為正值。與此相對，多晶矽與氧化矽薄膜之蝕刻速率與O2 之流量無關，經常為0以下之負值，亦即可得知其不被蝕刻而形成沉積薄膜。亦即，氮化矽薄膜對氧化矽薄膜或多晶矽之蝕刻選擇比可為無限大。因此，不蝕刻氧化矽薄膜或多晶矽，可僅蝕刻氮化矽薄膜。此外，因氮化矽薄膜之蝕刻速率為極小值，故亦可將氮化矽薄膜的厚度控制為約10nm薄。特別是，於不蝕刻氮化矽，使薄層之氮化矽薄膜殘留之情況有效。
與此相對，壓力為40mTorr時，不只氧化矽薄膜或多晶矽之蝕刻速率，氮化矽薄膜之蝕刻速率亦成為負值(亦即，產生沉積性的反應)。
圖23之下段，顯示於矽基板施加50W之RF時的氮化矽薄膜、氧化矽薄膜、及多晶矽之蝕刻速率。處理容器1內為40mTorr時，如圖23之上段所示，RF偏壓為0時無法蝕刻氮化矽薄膜。然而，如圖23之下段所示，施加50W之RF偏壓則變為可蝕刻氮化矽薄膜。推論其係為：施加RF偏壓，則離子不停留於氮化矽薄膜之表面，進入氮化矽薄膜中，與氮化矽薄膜反應。
與此相對，氧化矽薄膜或多晶矽之蝕刻速率，即使施加RF偏壓亦接近0。因此，得知藉由施加RF偏壓，可使氮化矽薄膜對氧化矽薄膜或多晶矽之選擇比為高。
此外，雖未圖示，即便將RF偏壓提高至80W，或將壓力升高至500mTorr，同樣可使氮化矽薄膜對氧化矽薄膜或多晶矽之蝕刻速率為高。實際上使RF為80W以下、壓力為500mTorr蝕刻氮化矽薄膜48後，於氧化矽薄膜45或多晶矽所形成之閘電極44上產生之凹部少，亦可使側壁間隙壁48a之形狀安定化。
本說明書係依據2010年3月4日提出申請之日本特願2010-048450號。其內容全部包含於此。
W．．．半導體晶圓
1．．．處理容器
2．．．介電質窗
2a．．．凸部
3．．．槽孔板
3a．．．槽孔
4．．．RLSA(微波導入部)
5．．．介電板
6．．．同軸導波管
7．．．氣體環(處理氣體供給部)
8．．．冷卻護套
9．．．支柱
10．．．載置台
11．．．抵抗加熱器
12．．．導體線
13．．．加熱器電源
14．．．靜電吸盤
15．．．直流電源
16．．．偏壓用高頻率電源(偏壓施加部)
17．．．升降銷
18．．．伸縮囊
19．．．升降桿
20．．．插通孔
21．．．搬出入口
22．．．閘閥
23．．．中心氣體導入路(處理氣體供給部)
23a．．．噴射口
24．．．氣體供給源
25a、25b．．．氣體通路
28．．．排氣口
29．．．壓力調整閥
30．．．真空泵浦(氣體排氣部)
31．．．排氣路
32．．．模式變換器
33．．．矩形導波管
34．．．微波產生器
36．．．控制部
37．．．記憶媒體
38．．．同軸管
41、61、71、101．．．矽基板
43．．．多晶矽薄膜
42、45、102、104．．．氧化矽薄膜
44、63、72、103．．．閘電極
45a、104a．．．補償間隙壁
46、108．．．延伸區域
66a．．．間隙壁
48、65、66、73、74．．．氮化矽薄膜
48a、109．．．側壁間隙壁
48a1．．．底腳
50、107．．．源‧汲極區域
51、110．．．矽化物薄膜
62．．．鰭(fin)
64、102a．．．閘極絕緣膜
[圖1]本發明之一實施態樣的RLSA蝕刻裝置之全體構成圖。
[圖2]顯示RLSA之槽孔型態的立體圖(包含一部分剖面圖)。
[圖3]顯示RLSA蝕刻裝置之由介電質窗起始之距離與電子密度之關係的圖表。
[圖4]顯示RLSA蝕刻裝置之由介電質窗起始之距離與電子溫度之關係的圖表。
[圖5](a)(b)(c)(d)(e)(f)(g)MOS電晶體之製造方法的步驟圖。
[圖6]異向性蝕刻側壁間隙壁之MOS電晶體的剖面圖。
[圖7]顯示於矽基板產生之損害、底腳的模式圖(圖中(a)顯示損害、圖中(b)顯示底腳)。
[圖8](a)(b)等向性蝕刻MOS電晶體之側壁間隙壁的步驟圖。
[圖9](a)(b)蝕刻MOS電晶體之步驟圖(圖中(a)顯示非等向地蝕刻、圖中(b)顯示等相地蝕刻)。
[圖10](a)(b)(c)FinFET之製造方法的步驟圖。
[圖11](a)(b)實施例所準備之半導體裝置之非等向性蝕刻的步驟圖。
[圖12]顯示凹部之觀察結果的照片。
[圖13]顯示凹部之觀察結果的照片。
[圖14](a)(b)(c)顯示蝕刻速率之參數相關性的圖表(圖中(a)表示O2 流量相關性、圖中(b)顯示微波功率相關性、圖中(c)顯示RF功率相關性)。
[圖15]顯示蝕刻後矽表面之XPS分析結果的圖表。
[圖16]顯示O2 流量與氧化矽薄膜之蝕刻速率的關係之圖表。
[圖17](a)(b)顯示氮化矽薄膜之氧化狀態(圖中(a)顯示深度與氧氣濃度之關係、圖中(b)顯示表面之O2 濃度與蝕刻速率之關係)。
[圖18]顯示於矽基板之表面形成氧化矽薄膜的模式圖。
[圖19]顯示Vpp與氧化矽薄膜之關係的圖表。
[圖20]以RLSA蝕刻裝置與平行平板之蝕刻裝置比較離子能量的模式圖。
[圖21](a)(b)(c)以作為電漿源使用RLSA之蝕刻裝置與使用平行平板之蝕刻裝置，比較電漿電位之圖表(圖中(a)顯示使微波功率變化之圖表、圖中(b)顯示使壓力變化之圖表、圖中(c)顯示使RF功率變化之圖表)。
[圖22]顯示使壓力變化時之氮化矽的蝕刻速率與橫向蝕刻速率之變化的圖表。
[圖23]顯示使壓力‧RF變化時之氮化矽薄膜、氧化矽薄膜、及多晶矽的蝕刻速率之變化的圖表。
[圖24](a)(b)(c)(d)(e)習知之MOS電晶體的製造方法之步驟圖。
W．．．半導體晶圓
1．．．處理容器
2．．．介電質窗
2a．．．凸部
3．．．槽孔板
3a．．．槽孔
4．．．RLSA(微波導入部)
5．．．介電板
6．．．同軸導波管
7．．．氣體環(處理氣體供給部)
8．．．冷卻護套
9．．．支柱
10．．．載置台
11．．．抵抗加熱器
12．．．導體線
13．．．加熱器電源
14．．．靜電吸盤
15．．．直流電源
16．．．偏壓用高頻率電源(偏壓施加部)
17．．．升降銷
18．．．伸縮囊
19．．．升降桿
20．．．插通孔
21．．．搬出入口
22．．．閘閥
23．．．中心氣體導入路(處理氣體供給部)
23a．．．噴射口
24．．．氣體供給源
25a、25b．．．氣體通路
28．．．排氣口
29．．．壓力調整閥
30．．．真空泵浦(氣體排氣部)
31．．．排氣路
32．．．模式變換器
33．．．矩形導波管
34．．．微波產生器
36．．．控制部
37．．．記憶媒體
38．．．同軸管

Claims (10)

  1. 一種電漿蝕刻方法，包含如下步驟：一面供給處理氣體予處理容器內，一面進行該處理氣體之排氣，將該處理容器內之壓力設定為既定值；對處理氣體供給外部能量以產生電漿；藉由將對該處理容器內載置基板之載置台所施加之偏壓設定為既定值，將氮化矽薄膜相對於矽及/或氧化矽薄膜選擇性地蝕刻；其特徵為：該處理氣體包含：電漿激發用氣體、CHxFy氣體、與由O2 、CO2 、及CO之群中所選出之至少一種的氧化性氣體；該氧化性氣體對該CHxFy氣體之流量比，於使用O2 或CO2 作為該氧化性氣體之情況設定為4/9以上8/9以下，於使用CO作為該氧化性氣體之情況設定為8/9以上16/9以下，於使用O2 、CO2 及CO中至少兩種該氧化性氣體所混合的混合氣體之情況，換算為O2 並設定為4/9以上8/9以下，其中，該CHxFy氣體中之X與Y為1以上之整數。
  2. 如申請專利範圍第1項之電漿蝕刻方法，其中，經由該處理容器頂部之介電質窗將微波導入該處理容器內，以作為該外部能量；對於該處理容器內載置基板之載置台，針對每1cm2 之基板，施加30W/(15×15×πcm2 )以下的RF(radio frequency，射頻)。
  3. 如申請專利範圍第1項或第2項之電漿蝕刻方法，其中，將該處理容器內之壓力設定為13.3Pa以下(100mTorr以下)。
  4. 如申請專利範圍第1至3項中任一項之電漿蝕刻方法，其中，該電漿蝕刻方法，係用以在閘電極之側壁形成由氮化矽薄膜所構成之間隙壁的方法。
  5. 一種半導體裝置之製造方法，包含如下步驟：一面供給處理氣體予處理容器內，一面進行該處理氣體之排氣，將該處理容器內之壓力設定為既定值；對處理氣體供給外部能量以產生電漿；藉由將對該處理容器內載置基板之載置台所施加之偏壓設定為既定值，將氮化矽薄膜相對於矽及/或氧化矽薄膜選擇性地蝕刻；其特徵為：該處理氣體包含：電漿激發用氣體、CHxFy氣體、與由O2 、CO2 、及CO之群中所選出之至少一種的氧化性氣體；該氧化性氣體對該CHxFy氣體之流量比，於使用O2 或CO2 作為該氧化性氣體之情況設定為4/9以上8/9以下，於使用CO作為該氧化性氣體之情況設定為8/9以上16/9以下，於使用O2 、CO2 及CO中至少兩種該氧化性氣體所混合的混合氣體之情況，換算為O2 並設定為4/9以上8/9以下，其中，該CHxFy氣體中之X與Y為1以上之整數。
  6. 一種電漿蝕刻裝置，將氮化矽薄膜相對於矽及/或氧化矽薄膜選擇性地蝕刻，其特徵為：包含：內部可減壓之處理容器；載置台，設於該處理容器之內部；處理氣體供給部，供給處理氣體予該處理容器；氣體排氣部，將該處理容器內的該處理氣體排氣；能源供給部，為產生電漿而將外部能量供給予該處理氣體；偏壓施加部，對該載置台施加RF(射頻)；以及控制部，控制該處理氣體之流量、該處理容器內之壓力、及施加於該載置台之偏壓；且該處理氣體包含：電漿激發用氣體、CHxFy氣體、與由O2 、CO2 、及CO之群中所選出之至少一種的氧化性氣體；前記控制部，將該氧化性氣體對該CHxFy氣體之流量比，於使用O2 或CO2 作為該氧化性氣體之情況控制為4/9以上8/9以下，於使用CO作為該氧化性氣體之情況控制為8/9以上16/9以下，於使用O2 、CO2 及CO中至少兩種該氧化性氣體所混合的混合氣 體之情況，換算為O2 並控制為4/9以上8/9以下，其中，該CHxFy氣體中之X與Y為1以上之整數。
  7. 一種電漿蝕刻方法，其選擇性地蝕刻氮化矽薄膜，包含如下步驟：供給處理氣體予處理容器內，同時將該處理氣體排氣，將該處理容器內之壓力設定為40.0Pa以上(300mTorr以上)之壓力；介由該處理容器頂部之介電質窗將微波作為外部能源導入該處理容器，於該處理容器內使電漿產生；以不對該處理容器內載置基板之載置台施加RF(射頻)之無偏壓狀態，選擇性地蝕刻該氮化矽薄膜。
  8. 申請專利範圍第7項之電漿蝕刻方法，其中，該處理氣體包含：電漿激發用氣體、CHxFy氣體、與由O2 、CO2 、及CO之群中所選出之至少一種的氧化性氣體。其中，該CHxFy氣體中之X與Y為1以上之整數。
  9. 如申請專利範圍第7項之電漿蝕刻方法，其中，該電漿蝕刻方法將閘電極之側壁的由氮化矽薄膜所形成的間隙壁予以蝕刻。
  10. 一種電漿蝕刻裝置，其選擇性地蝕刻氮化矽薄膜，包含：內部可減壓之處理容器；載置台，設於該處理容器之內部；微波導入部，介由該處理容器頂部之介電質窗將微波導入該處理容器；處理氣體供給部，供給處理氣體予該處理容器；氣體排氣部，將該處理容器內之該處理氣體排氣；以及該控制部，控制該處理容器內之壓力；介由該處理容器頂部之介電質窗將微波作為外部能源導入該處理容器，於該處理容器內使電漿產生；該控制部，將該處理容器內之壓力控制為40.0Pa以上 (300mTorr以上)之壓力；以不對該處理容器內載置有基板之載置台施加RF之無偏壓狀態，選擇性地蝕刻該氮化矽薄膜。
TW100107394A 2010-03-04 2011-03-04 電漿蝕刻方法、半導體裝置之製造方法、及電漿蝕刻裝置 TWI492297B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010048450 2010-03-04

Publications (2)

Publication Number Publication Date
TW201201275A TW201201275A (en) 2012-01-01
TWI492297B true TWI492297B (zh) 2015-07-11

Family

ID=44542310

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100107394A TWI492297B (zh) 2010-03-04 2011-03-04 電漿蝕刻方法、半導體裝置之製造方法、及電漿蝕刻裝置

Country Status (5)

Country Link
US (1) US9324572B2 (zh)
JP (2) JP5466756B2 (zh)
KR (1) KR101430093B1 (zh)
TW (1) TWI492297B (zh)
WO (1) WO2011108663A1 (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102084469B (zh) * 2008-07-09 2013-05-01 东京毅力科创株式会社 等离子体处理装置
US8808561B2 (en) * 2011-11-15 2014-08-19 Lam Research Coporation Inert-dominant pulsing in plasma processing systems
US8906760B2 (en) 2012-03-22 2014-12-09 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for FinFET scheme
KR101644732B1 (ko) * 2012-04-11 2016-08-01 도쿄엘렉트론가부시키가이샤 Finfet 방식용 게이트 스페이서 프로파일, 핀 손실 및 하드 마스크 손실 개선을 위한 종횡비 종속 성막
JP2014049667A (ja) * 2012-09-03 2014-03-17 Tokyo Electron Ltd プラズマ処理装置及びこれを備えた基板処理装置
US9123654B2 (en) * 2013-02-15 2015-09-01 International Business Machines Corporation Trilayer SIT process with transfer layer for FINFET patterning
JP2014216331A (ja) * 2013-04-22 2014-11-17 株式会社日立ハイテクノロジーズ プラズマエッチング方法
JP2015037091A (ja) 2013-08-12 2015-02-23 東京エレクトロン株式会社 エッチング方法
CN105493255B (zh) 2013-08-27 2021-04-20 东京毅力科创株式会社 用于横向裁剪硬掩模的方法
JP2015050433A (ja) * 2013-09-04 2015-03-16 東京エレクトロン株式会社 プラズマ処理方法
EP2908345A1 (en) 2014-02-13 2015-08-19 IMEC vzw Contact formation in Ge-containing semiconductor devices
JP6295130B2 (ja) * 2014-04-22 2018-03-14 株式会社日立ハイテクノロジーズ ドライエッチング方法
US10658222B2 (en) 2015-01-16 2020-05-19 Lam Research Corporation Moveable edge coupling ring for edge process control during semiconductor wafer processing
US9911620B2 (en) * 2015-02-23 2018-03-06 Lam Research Corporation Method for achieving ultra-high selectivity while etching silicon nitride
KR102354473B1 (ko) 2015-06-15 2022-01-24 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9892979B2 (en) 2015-06-19 2018-02-13 Globalfoundries Inc. Non-destructive dielectric layer thickness and dopant measuring method
US10957561B2 (en) 2015-07-30 2021-03-23 Lam Research Corporation Gas delivery system
US9837286B2 (en) 2015-09-04 2017-12-05 Lam Research Corporation Systems and methods for selectively etching tungsten in a downstream reactor
US10192751B2 (en) 2015-10-15 2019-01-29 Lam Research Corporation Systems and methods for ultrahigh selective nitride etch
US10269814B2 (en) * 2015-11-30 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating semiconductor structure
US10825659B2 (en) 2016-01-07 2020-11-03 Lam Research Corporation Substrate processing chamber including multiple gas injection points and dual injector
KR102496037B1 (ko) 2016-01-20 2023-02-06 삼성전자주식회사 플라즈마 식각 방법 및 장치
US10699878B2 (en) 2016-02-12 2020-06-30 Lam Research Corporation Chamber member of a plasma source and pedestal with radially outward positioned lift pins for translation of a substrate c-ring
US10651015B2 (en) 2016-02-12 2020-05-12 Lam Research Corporation Variable depth edge ring for etch uniformity control
US10147588B2 (en) 2016-02-12 2018-12-04 Lam Research Corporation System and method for increasing electron density levels in a plasma of a substrate processing system
US10438833B2 (en) 2016-02-16 2019-10-08 Lam Research Corporation Wafer lift ring system for wafer transfer
US11532497B2 (en) 2016-06-07 2022-12-20 Applied Materials, Inc. High power electrostatic chuck design with radio frequency coupling
US10410832B2 (en) 2016-08-19 2019-09-10 Lam Research Corporation Control of on-wafer CD uniformity with movable edge ring and gas injection adjustment
US10312102B2 (en) 2016-08-29 2019-06-04 Tokyo Electron Limited Method of quasi-atomic layer etching of silicon nitride
US10192743B2 (en) 2016-08-29 2019-01-29 Tokyo Electron Limited Method of anisotropic extraction of silicon nitride mandrel for fabrication of self-aligned block structures
JP2017028312A (ja) * 2016-10-07 2017-02-02 三菱電機株式会社 トランジスタの製造方法、増幅器の製造方法
JP6836953B2 (ja) * 2016-12-13 2021-03-03 東京エレクトロン株式会社 窒化シリコンから形成された第１領域を酸化シリコンから形成された第２領域に対して選択的にエッチングする方法
US10319613B2 (en) 2016-12-13 2019-06-11 Tokyo Electron Limited Method of selectively etching first region made of silicon nitride against second region made of silicon oxide
US10446405B2 (en) 2017-02-23 2019-10-15 Tokyo Electron Limited Method of anisotropic extraction of silicon nitride mandrel for fabrication of self-aligned block structures
WO2018156975A1 (en) 2017-02-23 2018-08-30 Tokyo Electron Limited Method of quasi-atomic layer etching of silicon nitride
JP7071850B2 (ja) * 2017-05-11 2022-05-19 東京エレクトロン株式会社 エッチング方法
KR102003362B1 (ko) 2017-11-30 2019-10-17 무진전자 주식회사 고 선택적 실리콘 산화물 제거를 위한 건식 세정 장치 및 방법
KR102044763B1 (ko) 2018-08-22 2019-11-15 무진전자 주식회사 고 선택적 실리콘 산화물 제거를 위한 건식 세정 방법
WO2020093013A1 (en) * 2018-11-01 2020-05-07 Lam Research Corporation Method for generating high quality plasma for enhanced atomic layer deposition

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730587B1 (en) * 2000-12-07 2004-05-04 Advanced Micro Devices, Inc. Titanium barrier for nickel silicidation of a gate electrode
US20090311870A1 (en) * 2008-06-11 2009-12-17 Tokyo Electron Limited Plasma etching method and plasma etching apparatus

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412885A (en) * 1982-11-03 1983-11-01 Applied Materials, Inc. Materials and methods for plasma etching of aluminum and aluminum alloys
JPH06104190A (ja) 1992-09-17 1994-04-15 Sumitomo Metal Ind Ltd プラズマプロセス装置
JPH06163471A (ja) * 1992-11-16 1994-06-10 Nippon Steel Corp 半導体製造方法
JPH06168920A (ja) 1992-11-30 1994-06-14 Sumitomo Metal Ind Ltd 薄膜の除去方法
TW487983B (en) 1996-04-26 2002-05-21 Hitachi Ltd Manufacturing method for semiconductor device
WO1998016950A1 (fr) * 1996-10-11 1998-04-23 Tokyo Electron Limited Procede de decapage au plasma
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
JPH11214355A (ja) * 1998-01-20 1999-08-06 Nec Corp 異方性ドライエッチング方法
JP3764594B2 (ja) * 1998-10-12 2006-04-12 株式会社日立製作所 プラズマ処理方法
JP2002289841A (ja) 2001-03-27 2002-10-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR20030027505A (ko) 2001-09-28 2003-04-07 삼성전자주식회사 배기 구조가 개선된 반도체 처리장치
JP4123428B2 (ja) 2001-11-30 2008-07-23 東京エレクトロン株式会社 エッチング方法
US6900104B1 (en) * 2004-02-27 2005-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming offset spacer manufacturing for critical dimension precision
JP4933728B2 (ja) 2004-12-02 2012-05-16 株式会社アルバック トンネル接合素子のエッチング加工方法
JP5209859B2 (ja) * 2006-09-19 2013-06-12 株式会社日立ハイテクノロジーズ プラズマエッチング方法
JP2008243942A (ja) 2007-03-26 2008-10-09 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
JP5147318B2 (ja) 2007-07-17 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009194032A (ja) * 2008-02-12 2009-08-27 Tokyo Electron Ltd プラズマ測定方法及びプラズマ測定装置並びに記憶媒体

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730587B1 (en) * 2000-12-07 2004-05-04 Advanced Micro Devices, Inc. Titanium barrier for nickel silicidation of a gate electrode
US20090311870A1 (en) * 2008-06-11 2009-12-17 Tokyo Electron Limited Plasma etching method and plasma etching apparatus

Also Published As

Publication number Publication date
JP5466756B2 (ja) 2014-04-09
US9324572B2 (en) 2016-04-26
WO2011108663A1 (ja) 2011-09-09
US20130029494A1 (en) 2013-01-31
KR20120120400A (ko) 2012-11-01
JP5706946B2 (ja) 2015-04-22
JPWO2011108663A1 (ja) 2013-06-27
KR101430093B1 (ko) 2014-09-22
TW201201275A (en) 2012-01-01
JP2014060413A (ja) 2014-04-03

Similar Documents

Publication Publication Date Title
TWI492297B (zh) 電漿蝕刻方法、半導體裝置之製造方法、及電漿蝕刻裝置
TWI453793B (zh) A pattern forming method and a method of manufacturing the semiconductor device
TWI515791B (zh) Plasma etching method and plasma etching device
KR101188553B1 (ko) 플라즈마 산화 처리 방법 및 플라즈마 처리 장치
JP5073482B2 (ja) シリコン酸化膜の製造方法、その制御プログラム、記憶媒体及びプラズマ処理装置
KR100914542B1 (ko) 반도체 장치의 제조 방법, 플라즈마 산화 처리 방법, 플라즈마 처리 장치 및 이 플라즈마 처리 장치를 제어하는 컴퓨터 판독 가능한 기억 매체
TWI415187B (zh) Selective plasma treatment
TWI433237B (zh) A plasma oxidation treatment method and a plasma processing apparatus
KR101333352B1 (ko) 에칭 방법 및 장치
JP5089121B2 (ja) シリコン酸化膜の形成方法およびプラズマ処理装置
US20110017586A1 (en) Method for forming silicon oxide film, storage medium, and plasma processing apparatus
KR20180025273A (ko) 자가 정렬 다중 패터닝 방법들 및 시스템들에 대한 인시츄 스페이서 재성형
JP5231232B2 (ja) プラズマ酸化処理方法、プラズマ処理装置、及び、記憶媒体
JP2008109128A (ja) シリコン酸化膜の形成方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees