KR101188553B1 - 플라즈마 산화 처리 방법 및 플라즈마 처리 장치 - Google Patents

플라즈마 산화 처리 방법 및 플라즈마 처리 장치 Download PDF

Info

Publication number
KR101188553B1
KR101188553B1 KR1020097020434A KR20097020434A KR101188553B1 KR 101188553 B1 KR101188553 B1 KR 101188553B1 KR 1020097020434 A KR1020097020434 A KR 1020097020434A KR 20097020434 A KR20097020434 A KR 20097020434A KR 101188553 B1 KR101188553 B1 KR 101188553B1
Authority
KR
South Korea
Prior art keywords
plasma
processing
high frequency
gas
oxide film
Prior art date
Application number
KR1020097020434A
Other languages
English (en)
Other versions
KR20090126280A (ko
Inventor
요시로 가베
다카시 고바야시
도시히코 시오자와
준이치 기타가와
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20090126280A publication Critical patent/KR20090126280A/ko
Application granted granted Critical
Publication of KR101188553B1 publication Critical patent/KR101188553B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Abstract

플라즈마 처리 장치의 처리실 내에서, 요철 패턴을 갖는 피처리체에 플라즈마에 의한 산화 처리를 실시하여 실리콘 산화막을 형성함에 있어서, 처리 가스 중의 산소의 비율이 0.5% 이상 10% 미만이고, 또한 처리 압력이 1.3~665Pa의 조건으로, 피처리체를 탑재하는 탑재대에 고주파 전력을 인가하면서 플라즈마를 형성한다.

Description

플라즈마 산화 처리 방법 및 플라즈마 처리 장치{PLASMA OXIDATION METHOD AND PLASMA PROCESSING APPARATUS}
본 발명은 플라즈마 산화 처리 방법에 관한 것으로, 구체적으로는, 예컨대, 반도체 장치의 제조 과정의 소자 분리 기술인 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI)에 있어서의 트렌치 내에 산화막을 형성하는 경우 등에 적용 가능한 플라즈마 산화 처리 방법에 관한 것이다.
실리콘 기판 상에 형성되는 소자를 전기적으로 분리하는 기술로서, STI가 알려져 있다. STI에서는, 실리콘 질화막 등을 마스크로 해서 실리콘을 에칭하여 트렌치를 형성하고, 그 안에 SiO2 등의 절연막을 매립한 후, 화학 기계 연마(CMP; Chemical Mechanical Polishing) 처리에 의해 마스크(실리콘 질화막)를 스토퍼(stopper)로 하여 평탄화하는 공정이 실시된다.
STI에 있어서 트렌치 형성을 실시하는 경우, 트렌치의 어깨부(肩部)(홈의 측벽의 상단의 모서리부)나, 트렌치의 구석(홈의 측벽의 하단의 코너부)의 형상이 예 각적으로 되는 경우가 있다. 그 결과, 트랜지스터 등의 반도체 장치에 있어서, 이들 부위에 응력이 집중하여 결함이 생겨서, 리크 전류의 증대, 또는 소비 전력의 증가를 초래하는 요인이 된다. 이 때문에, 에칭에 의해 트렌치를 형성한 후, 트렌치의 내벽에 산화막을 형성함으로써, 트렌치의 형상을 매끄럽게 하는 것이 알려져 있다.
이러한 실리콘 산화막을 형성하는 방법으로서는, 산화로나 RTP(Rapid Thermal Process) 장치를 이용하는 열산화 처리가 이용되고 있다. 예컨대, 열산화 처리의 하나인 산화로에 의한 웨트 산화 처리에서는, 800℃를 넘는 온도로 실리콘 기판을 가열하여, 산소와 수소를 연소시켜서 수증기(H2O)를 생성하는 WVG(Water Vapor Generator) 장치를 이용해 수증기(H2O)의 산화 분위기에 노출함으로써 실리콘 표면을 산화시켜서 실리콘 산화막을 형성한다.
열산화 처리는 양질의 실리콘 산화막을 형성할 수 있는 방법이라고 생각되고 있다. 그러나, 800℃가 넘는 고온에 의한 처리가 필요하기 때문에, 열적 버짓(thermal budget)이 증대하여, 열응력에 의해서 실리콘 기판에 왜곡 등을 발생시켜 버린다고 하는 문제가 있다.
이에 대하여, 처리 온도가 400℃ 전후이기 때문에, 열산화 처리에 있어서의 열적 버짓의 증대나 기판 왜곡 등의 문제를 회피할 수 있는 기술로서, 아르곤 가스와 산소 가스를 포함하고, 산소의 유량 비율이 약 1%인 처리 가스를 이용하며, 133.3Pa의 챔버내 압력으로 형성된 마이크로파 여기 플라즈마를 이용하여, 실리콘 을 주성분으로 하는 전자 디바이스의 표면에 작용시켜서 산화 처리를 실시하는 것에 의해, 막두께 제어가 용이하고 양질의 실리콘 산화막을 형성할 수 있는 산화막 형성 방법이 제안되고 있다(예컨대, WO2001/69673호, WO2004/008519호).
또한, 이 기술은 처리 압력 133.3Pa 정도, 처리 가스 중의 O2 유량 1%의 조건(설명의 편의상, 「저압력, 저산소 농도 조건」이라고 함)으로 플라즈마 처리를 실시함으로써, 높은 산화 레이트가 얻어짐과 아울러, 요철을 갖는 실리콘 표면을 산화시킨 경우에 볼록부 상단의 실리콘의 코너에 라운드(round) 형상이 도입되고, 이 부위로부터의 전계 집중에 의해 리크 전류를 억제할 수 있다고 하는 장점을 갖고 있다.
그러나, 상기 저압력ㆍ저산소 농도 조건으로 플라즈마 산화 처리를 하면, 피처리체 표면에 형성된 홈, 라인&스페이스 등의 패턴에 소밀(疏密)이 있는 경우에는, 패턴이 성긴 부위와 빽빽한 부위에서 실리콘 산화막의 형성 속도에 차이가 생겨 버려서, 균일한 막두께로 실리콘 산화막을 형성할 수 없다고 하는 문제가 있다. 실리콘 산화막의 막두께가 부위에 따라 상이하면, 이것을 절연막으로서 이용하는 반도체 장치의 신뢰성을 저하시키는 한가지 원인으로 되어 버린다.
또한, 반도체 디바이스의 미세화가 점점 진행하고 있어, 트렌치 형성시에, 산화막 두께의 바닥부와 측벽의 선택성을 보다 높게 하여, 측벽에 형성되는 산화막을 보다 얇게 하는 것이 요구된다.
발명의 개시
본 발명의 목적은, 패턴의 볼록부 상단의 실리콘 코너에 라운드 형상을 형성한 후에, 패턴의 소밀에 따른 막두께 차이를 발생시키지 않고서 균일한 막두께로 실리콘 산화막을 형성하는 것이 가능한 플라즈마 산화 처리 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 이것에 부가하여, 실리콘 산화막 두께의 바닥부와 측벽의 선택성을 보다 높게 하고, 측벽에 형성되는 산화막을 보다 얇게 하는 것이 가능한 플라즈마 산화 처리 방법을 제공하는 것을 목적으로 한다.
본 발명의 제 1 관점에 의하면, 요철 패턴을 갖는 피처리체에 플라즈마에 의한 산화 처리를 실시하여 실리콘 산화막을 형성하는 플라즈마 산화 처리 방법으로서, 플라즈마 처리 장치의 처리실 내에 마련된 탑재대에 요철 패턴을 갖는 피처리체를 세트하는 것과, 상기 처리실 내에 산소의 비율이 0.5% 이상 10% 미만인 처리가스를 공급하고, 상기 처리실 내의 압력을 1.3~665Pa로 유지하는 것과, 상기 탑재대에 고주파 전력을 인가하면서 상기 처리 가스의 플라즈마를 형성하고, 그 플라즈마에 의해 피처리체에 산화 처리를 실시하는 것을 포함하는 플라즈마 산화 처리 방법이 제공된다.
상기 제 1 관점에서, 처리 가스 중의 산소의 비율은 0.5~5%인 것이 바람직하고, 0.5~2.5%인 것이 보다 바람직하다. 또한, 처리 압력이 1.3~266.6Pa인 것이 바람직하고, 1.3~133.3Pa인 것이 보다 바람직하다.
상기 고주파 전력의 출력은, 피처리체의 면적당 0.015~5W/㎠로 할 수 있고, 0.05~1W/㎠인 것이 바람직하다. 또한, 상기 고주파 전력의 출력은 5~3600W로 할 수 있다. 또한, 상기 고주파 전력의 주파수는 300kHz~60MHz로 할 수 있고, 400kHz~27MHz가 바람직하다.
또한, 상기 제 1 관점에서, 상기 처리 가스는, 수소를 0.1~10%의 비율로 포함하도록 할 수 있다. 또한, 처리 온도는 200~800℃로 할 수 있다.
상기 요철 패턴은 적어도 실리콘 부분에 형성되어 있는 것이 바람직하고, 구체예로서는, 실리콘 부분 및 절연막 부분에 형성되고, 적어도 오목부는 실리콘 부분에 형성되어 있는 형태를 들 수 있다.
또한, 상기 플라즈마는, 상기 처리 가스와, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리실 내에 도입되는 마이크로파에 의해서 형성되는 마이크로파 여기 플라즈마라고 할 수 있다.
본 발명의 제 2 관점에 의하면, 피처리체에 대하여 플라즈마 처리하는 진공 배기 가능한 처리실과, 상기 처리실 내에 배치되어, 피처리체를 탑재하는 탑재대와, 상기 처리실 내에 처리 가스를 공급하는 처리 가스 공급 기구와, 상기 처리실 내에 상기 처리 가스의 플라즈마를 생성하는 플라즈마 생성 기구와, 처리 가스 중의 산소의 비율이 0.5% 이상 10% 미만, 상기 처리실 내의 압력이 1.3~665Pa로 되도록 하여, 상기 탑재대에 고주파 전력을 인가하면서 상기 처리 가스의 플라즈마를 형성하고, 그 플라즈마에 의해 피처리체에 산화 처리가 실시되도록 제어하는 제어부를 구비하는 플라즈마 처리 장치가 제공된다.
본 발명의 제 3 관점에 의하면, 컴퓨터 상에서 동작하여, 플라즈마 처리 장 치를 제어하는 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행시에, 플라즈마 처리 장치의 처리실 내에 마련된 탑재대에 요철 패턴을 갖는 피처리체를 세트하는 것과, 상기 처리실 내에 산소의 비율이 0.5% 이상 10% 미만인 처리 가스를 공급하고, 상기 처리실 내의 압력을 1.3~665Pa로 유지하는 것과, 상기 탑재대에 고주파 전력을 인가하면서 상기 처리 가스의 플라즈마를 형성하고, 그 플라즈마에 의해 피처리체에 산화 처리를 실시하는 것을 포함하는 플라즈마 산화 처리 방법이 행해지도록, 컴퓨터에 상기 플라즈마 처리 장치를 제어시키는 기억 매체가 제공된다.
본 발명에 의하면, 요철 패턴을 갖는 피처리체에 플라즈마에 의한 산화 처리를 실시하여 요철 패턴의 노출 표면을 산화시킴으로써 실리콘 산화막을 형성할 때에, 처리 가스 중의 산소의 비율이 0.5% 이상 10% 미만이고, 또한 처리 압력이 1.3~665Pa의 조건으로, 피처리체를 탑재하는 탑재대에 고주파 전력을 인가하면서 플라즈마를 형성하기 때문에, 볼록부 코너부의 라운드성을 양호하게 하면서, 패턴의 소밀에 따른 막두께 차이를 발생시키지 않고서 균일한 막두께로 실리콘 산화막을 형성할 수 있다. 또한, 이와 같이 탑재대에 고주파 전력을 인가함으로써, 실리콘 산화막 두께의 바닥부와 측벽의 선택성을 보다 높게 하여, 측벽에 형성되는 산화막을 보다 얇게 할 수 있어, 디바이스의 미세화에 적합한 것이라고 할 수 있다. 또한, 탑재대에 대한 고주파 전력 인가는, 볼록부 코너부의 라운드성을 보다 향상시키는 작용을 갖고, 단순히, 처리 가스 중의 산소의 비율이 0.5~10%, 처리 압력이 1.3~665Pa인 조건으로 행함으로써 볼록부 코너부의 라운드를 보다 크게 할 수 있다.
도 1은 본 발명의 방법 실시에 적합한 플라즈마 처리 장치의 일례를 나타내는 개략적인 단면도,
도 2는 평면 안테나의 구조를 나타내는 도면,
도 3은 플라즈마에 랭뮤어 프로브를 삽입하여 인가 전압을 스위프(sweep)한 경우의 일반적인 전류-전압 특성을 나타내는 도면,
도 4는 바이어스 파워를 변화시킨 경우의 전류-전압 특성을 나타내는 도면,
도 5는 바이어스 파워 밀도와 플라즈마의 전자 온도와의 관계를 나타내는 도면,
도 6은 STI에 의한 소자 분리에 대한 적용예를 나타내는 웨이퍼 단면의 모식도,
도 7은 패턴이 형성된 웨이퍼 표면 부근의 종단면을 나타내는 모식도,
도 8은 고주파 바이어스 파워 밀도와 바닥부/측벽 막두께비와의 관계를 나타내는 도면,
도 9는 고주파 바이어스 파워 밀도와 바닥부 소밀비의 관계를 나타내는 도면,
도 10은 고주파 바이어스 파워 밀도와 바이어스 0W에 대한 코너부 막두께 증가비와의 관계를 나타내는 도면,
도 11은 고주파 바이어스를 변화시킨 경우의 (100)면에서의 실리콘 산화막의 두께와 (110)면에서의 실리콘 산화막의 두께의 관계를 나타내는 도면.
이하, 도면을 참조하면서, 본 발명의 바람직한 형태에 대해서 설명한다. 도 1은 본 발명의 실리콘 산화막의 형성 방법의 실시에 적합한 플라즈마 처리 장치의 일례를 모식적으로 나타내는 단면도이다. 이 플라즈마 처리 장치는, 복수의 슬롯을 갖는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna; 래디얼 라인 슬롯 안테나)에 의해 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시킴으로써, 고밀도 또한 저전자 온도의 마이크로파 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있고, 예컨대, 트랜지스터의 게이트 절연막을 비롯한 각종 반도체 장치에 있어서의 절연막의 형성에 바람직하게 이용된다.
상기 플라즈마 처리 장치(100)는, 기밀하게 구성되어, 접지된 대략 원통 형상의 챔버(1)를 갖고 있다. 챔버(1)의 바닥벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있고, 바닥벽(1a)에는 상기 개구부(10)와 연통하여, 아래쪽을 향해서 돌출하는 배기실(11)이 마련되어 있다.
챔버(1) 내에는 피처리 기판인 반도체 웨이퍼(이하, 「웨이퍼」라고 기재함) W를 수평으로 지지하기 위한 AlN 등의 세라믹스로 이루어지는 서셉터(2)(탑재대)가 마련되어 있다. 이 서셉터(2)는, 배기실(11)의 바닥부 중앙으로부터 위쪽으로 연장되는 원통 형상의 AlN 등의 세라믹스로 이루어지는 지지 부재(3)에 의해 지지되어 있다. 서셉터(2)의 외연부에는 웨이퍼 W를 가이드하기 위한 가이드 링(4)이 마련되어 있다. 또한, 서셉터(2)에는 저항 가열형의 히터(5)가 매립되어 있고, 이 히터(5)는 히터 전원(6)으로부터 급전되어 서셉터(2)를 가열하고, 그 열로 피처리 체인 웨이퍼 W를 가열한다. 이때, 예컨대 실온으로부터 800℃까지의 범위에서 처리 온도가 제어 가능하게 되어 있다.
또한, 서셉터(2)에는, 매칭 회로(60)를 통해서 바이어스용의 고주파 전원(61)이 접속되어 있다. 구체적으로는, 서셉터(2)에 전극(62)이 매설되어 있고, 이 전극(62)에 고주파 전원(61)이 접속되어 고주파 전력을 공급할 수 있도록 구성되어 있다. 이 전극(62)은 웨이퍼 W와 대략 동일한 면적으로 형성되고, 예컨대 몰리브덴, 텅스텐 등의 도전성 재료에 의해, 예컨대 가는 체 형상, 격자 형상, 소용돌이 형상 등으로 형성되어 있다.
이 고주파 전원(61)으로부터 소정의 주파수, 바람직하게는 300kHz~60MHz, 보다 바람직하게는 400~27MHz, 웨이퍼의 면적당 고파워 밀도가 바람직하게는 0.05~1W/㎠, 파워가 바람직하게는 5~3600W인 고주파 전력이 인가된다.
서셉터(2)에는, 웨이퍼 W를 지지하고 승강시키기 위한 웨이퍼 지지 핀(도시하지 않음)이 서셉터(2)의 표면에 대하여 돌몰(突沒) 가능하게 마련되어 있다.
챔버(1)의 내주에는, 석영으로 이루어지는 원통 형상의 라이너(7)가 마련되어 있다. 또한, 서셉터(2)의 외주 측에는, 챔버(1) 내를 균일 배기하기 위해서, 다수의 배기 구멍(8a)을 갖는 석영제의 배플 플레이트(8)가 환상(環狀)으로 마련되고, 이 배플 플레이트(8)는 복수의 지주(9)에 의해 지지되어 있다.
챔버(1)의 측벽에는 환상을 이루는 가스 도입 부재(15)가 마련되어 있고, 이 가스 도입 부재(15)에는 균등하게 가스 방사 구멍이 형성되어 있다. 이 가스 도입 부재(15)에는 가스 공급계(16)가 접속되어 있다. 가스 도입 부재는 샤워 형상으로 배치할 수도 있다. 이 가스 공급계(16)는, 예컨대 Ar 가스 공급원(17), O2 가스 공급원(18), H2 가스 공급원(19)을 갖고 있고, 이들 가스가 각각 가스 라인(20)을 통해서 가스 도입 부재(15)에 도달하여, 가스 도입 부재(15)의 가스 방사 구멍으로부터 챔버(1) 내에 균일하게 도입된다. 가스 라인(20)의 각각에는, 매스 플로우 컨트롤러(21) 및 그 앞뒤에 개폐 밸브(22)가 마련되어 있다. 또한, Ar 가스를 대신하여 다른 희가스인, 예컨대 Kr, He, Ne, Xe 등을 이용해도 좋다.
상기 배기실(11)의 측면에는 배기관(23)이 접속되어 있고, 이 배기관(23)에는 고속 진공 펌프를 포함하는 배기 장치(24)가 접속되어 있다. 그리고, 이 배기 장치(24)를 작동시킴으로써 챔버(1) 내의 가스가, 배기실(11)의 공간(11a) 내로 균일하게 배출되고, 배기관(23)을 통해서 배기된다. 이에 의해, 챔버(1) 내를 소정의 진공도, 예컨대 0.133Pa까지 고속으로 감압하는 것이 가능하게 된다.
챔버(1)의 측벽에는, 플라즈마 처리 장치(100)에 인접한 반송실(도시하지 않음) 사이에서 웨이퍼 W의 반입ㆍ반출을 행하기 위한 반입출구(25)와, 이 반입출구(25)를 개폐하는 게이트 밸브(26)가 마련되어 있다.
챔버(1)의 상부는 개구부로 되어 있고, 이 개구부의 주연부를 따라서 링 형상의 지지부(27)가 마련되어 있다. 이 지지부(27)에 유전체, 예컨대 석영이나 Al2O3 등의 세라믹스로 이루어지고, 마이크로파를 투과하는 마이크로파 투과판(28)이 밀봉(seal) 부재(29)를 통해서 기밀하게 마련되어 있다. 따라서, 챔버(1) 내는 기밀하게 유지된다.
마이크로파 투과판(28)의 위쪽에는, 서셉터(2)와 대향하도록, 원판 형상의 평면 안테나(31)가 마련되어 있다. 이 평면 안테나(31)는 챔버(1)의 측벽 상단에 걸려 있다. 평면 안테나(31)는, 예컨대 8인치 크기의 웨이퍼 W에 대응하는 경우에는, 직경이 300~400mm, 두께가 0.1~수mm(예컨대 1mm)의 도전성 재료로 이루어지는 원판이다. 구체적으로는, 예컨대 표면이 은 또는 금도금된 구리판 또는 알루미늄판으로 이루어지고, 다수의 마이크로파 방사 구멍(32)(슬롯)이 소정의 패턴으로 관통해서 형성된 구성으로 되어 있다. 또한, 니켈판이나 스테인리스 강판이더라도 좋다. 마이크로파 방사 구멍(32)은, 예컨대 도 2에 나타내는 바와 같이 긴 형상을 만들어 내는 것이 쌍을 이루고, 전형적으로는 쌍을 이루는 마이크로파 방사 구멍(32)끼리가 「T」자 형상으로 배치되고, 이들 쌍이 복수, 동심원 형상으로 배치되어 있다. 마이크로파 방사 구멍(32)의 길이나 배열 간격은, 마이크로파의 파장(λg)에 따라 결정되고, 예컨대 마이크로파 방사 구멍(32)의 간격은 λg/4으로부터 λg로 되도록 배치된다. 또한, 도 2에서는, 동심원 형상으로 형성된 인접하는 마이크로파 방사 구멍(32)끼리의 간격을 Δr로 표시하고 있다. 또한, 마이크로파 방사 구멍(32)은, 원형상, 원호 형상 등의 다른 형상이더라도 좋다. 또한, 마이크로파 방사 구멍(32)의 배치 형태는 특별히 한정되지 않고, 동심원 형상 외에, 예컨대, 나선 형상, 방사 형상으로 배치할 수도 있다.
이 평면 안테나(31)의 상면에는, 진공보다 큰 1 이상의 유전율을 갖는 예컨대 석영, 폴리테트라플루오로에틸렌, 폴리이미드 등의 수지로 이루어지는 지파재(wave retardation member)(33)가 마련되어 있다. 이 지파재(33)는, 진공중에서 는 마이크로파의 파장이 길어지기 때문에, 마이크로파의 파장을 짧게 하여 플라즈마를 조정하는 기능을 갖고 있다. 또한, 평면 안테나(31)와 마이크로파 투과판(28) 사이, 또한, 지파재(33)와 평면 안테나(31) 사이는, 각각 밀착시켜서 배치할 수 있지만, 이격시켜서 배치해도 좋다.
챔버(1)의 상면에는, 이들 평면 안테나(31) 및 지파재(33)를 덮도록, 예컨대 알루미늄이나 스테인레스강, 구리 등의 금속재로 이루어지는 커버(34)가 마련되어 있다. 챔버(1)의 상면과 커버(34)는 밀봉 부재(35)에 의해 밀봉되어 있다. 커버(34)에는, 냉각수 유로(34a)가 형성되어 있고, 거기로 냉각수를 흐르게 함으로써, 커버(34), 지파재(33), 평면 안테나(31), 마이크로파 투과판(28)을 냉각하여, 변형이나 파손을 방지할 수 있도록 되어 있다. 또한, 커버(34)는 접지되어 있다.
커버(34)의 상벽의 중앙에는 개구부(36)가 형성되어 있고, 이 개구부에는 도파관(37)이 접속되어 있다. 이 도파관(37)의 단부에는, 매칭 회로(38)를 통해서 마이크로파 발생 장치(39)가 접속되어 있다. 이에 의해, 마이크로파 발생 장치(39)에서 발생한 예컨대 주파수 2.45GHz의 마이크로파가 도파관(37)을 통해서 상기 평면 안테나(31)로 전파되도록 되어 있다. 또한, 마이크로파의 주파수로서는, 8.35GHz, 1.98GHz 등을 이용할 수도 있다.
도파관(37)은 상기 커버(34)의 개구부(36)로부터 위쪽으로 연장해서 돌출하는 단면 원형상의 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단부에 모드 변환기(40)를 통해서 접속된 수평 방향으로 연장되는 직사각형 도파관(37b)을 갖고 있다. 직사각형 도파관(37b)과 동축 도파관(37a) 사이의 모드 변환기(40)는, 직사각 형 도파관(37b) 내를 TE 모드에서 전파하는 마이크로파를 TEM 모드로 변환하는 기능을 갖고 있다. 동축 도파관(37a)의 중심에는 내측 도체(41)가 연장되어 존재하고 있고, 이 내측 도체(41)의 하단부는 평면 안테나(31)의 중심에 접속 고정되어 있다. 또한, 커버(34)와 평면 안테나(31) 사이에 편평 도파로가 형성되고, 이러한 구조에 의해, 마이크로파는 동축 도파관(37a)의 내측 도체(41)를 통해서 그 편평 도파로로 방사 형상으로 효율적이고 균일하게 전파된다.
플라즈마 처리 장치(100)의 각 구성부는, 마이크로 프로세서(컴퓨터)를 구비한 프로세스 컨트롤러(50)에 접속되어 제어되는 구성으로 되어 있다. 프로세스 컨트롤러(50)에는, 공정 관리자가 플라즈마 처리 장치(100)를 관리하기 위해서 커맨드의 입력 조작 등을 행하는 키보드나, 플라즈마 처리 장치(100)의 가동 상황을 가시화해서 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(51)가 접속되어 있다.
또한, 프로세스 컨트롤러(50)에는, 플라즈마 처리 장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(50)의 제어에 의해 실현하기 위한 제어 프로그램이나, 처리 조건에 따라 플라즈마 처리 장치(100)의 각 구성부에 처리를 실행시키기 위한 프로그램, 즉 레시피가 저장된 기억부(52)가 접속되어 있다. 레시피는 기억부(52) 내의 기억 매체에 기억되어 있다. 기억 매체는 하드 디스크나 반도체 메모리이어도 좋고, CDROM, DVD, 플래시 메모리 등의 휴대가능한 것이어도 좋다. 또한, 다른 장치로부터, 예컨대 전용 회선을 통해서 레시피를 적절히 전송시키도록 해도 좋다.
그리고, 필요에 따라, 사용자 인터페이스(51)로부터의 지시 등에 의해 임의의 레시피를 기억부(52)로부터 호출하여 프로세스 컨트롤러(50)에 실행시킴으로써, 프로세스 컨트롤러(50)의 제어하에서, 플라즈마 처리 장치(100)에서의 소망하는 처리가 행해진다.
이와 같이 구성된 플라즈마 처리 장치(100)는, 800℃ 이하 바람직하게는 500℃ 이하의 낮은 온도에서도 웨이퍼 W에 대하여 손상 없는 플라즈마 처리에 의해, 양질의 막을 형성할 수 있고, 또한, 플라즈마 균일성이 우수하여, 프로세스의 균일성을 실현할 수 있다.
이 플라즈마 처리 장치(100)는, 반도체 장치의 제조 과정에서 소자 분리 기술로서 이용되고 있는 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI)에 있어서 트렌치 내에 산화막을 형성하는 경우에 바람직한 것이다.
플라즈마 처리 장치(100)에 의한 트렌치(오목부)의 산화 처리에 대해서 설명한다. 먼저, 게이트 밸브(26)를 열어서 반입출구(25)로부터 트렌치(오목부)가 형성된 웨이퍼 W를 챔버(1) 내에 반입하여, 서셉터(2) 상에 탑재한다.
그리고, 가스 공급계(16)의 Ar 가스 공급원(17) 및 O2 가스 공급원(18)으로부터, Ar 가스 및 O2 가스를 소정의 유량으로 가스 도입 부재(15)를 통해서 챔버(1) 내에 도입하여, 소정의 처리 압력으로 유지한다. 이때의 조건으로서는, 처리 가스 중의 산소의 비율(유량비, 즉 부피비)이 0.5% 이상 10% 미만이 바람직하고, 0.5~5%가 보다 바람직하며, 0.5~2.5%가 바람직하다. 처리 가스의 유량은, Ar 가스: 0~5000mL/min, O2 가스: 1~500mL/min의 범위로부터, 전체 가스 유량에 대한 산소의 비율이 상기 값으로 되도록 선택할 수 있다.
또한, Ar 가스 공급원(17) 및 O2 가스 공급원(18)으로부터의 Ar 가스 및 O2 가스에 부가하여, H2 가스 공급원(19)으로부터 H2 가스를 소정 비율로 도입할 수도 있다. H2 가스를 공급함으로써, 플라즈마 산화 처리에 있어서의 산화 레이트를 향상시킬 수 있다. 이것은, H2 가스를 공급함으로써 OH 래디컬이 생성되고, 이것이 산화 레이트 향상에 기여하기 때문이다. 이 경우, H2의 비율은, 처리 가스 전체의 양에 대하여 0.1~10%로 되도록 하는 것이 바람직하고, 0.1~5%가 보다 바람직하며, 0.1~2%가 바람직하다. H2 가스의 유량은 1~650mL/min(sccm)이 바람직하다.
또한, 챔버 내 처리 압력은 1.3~665Pa가 바람직하고, 1.3~266.6Pa가 보다 바람직하며, 1.3~133.3Pa가 바람직하다. 처리 온도는 200~800℃의 범위로 할 수 있고, 400~600℃가 바람직하다.
이어서, 마이크로파 발생 장치(39)로부터의 마이크로파를, 매칭 회로(38)를 지나서 도파관(37)으로 유도한다. 마이크로파는 직사각형 도파관(37b), 모드 변환기(40), 및 동축 도파관(37a)을 순차적으로 지나서 평면 안테나(31)에 공급된다. 마이크로파는 직사각형 도파관(37b) 내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축 도파관(37a) 내를 평면 안테나(31)를 향해서 전파되고, 평면 안테나(31)로부터 마이크로파 투과 판(28)을 지나서 챔버(1) 내에서의 웨이퍼 W의 위쪽 공간으로 방사된다. 이때, 마이크로파 발생 장치(39)의 파워는 0.5~5kW(0.25~2.5W/㎠)로 하는 것이 바람직하다.
또한, 플라즈마 산화 처리를 실행하고 있는 동안, 서셉터(2)에 고주파 전원(61)으로부터 소정의 주파수 및 파워의 고주파 바이어스(고주파 전력)를 공급한다. 이 고주파 전원(61)으로부터 공급되는 고주파 바이어스는, 플라즈마가 낮은 전자 온도(웨이퍼 W의 근방으로 1.2eV 이하)를 유지하면서, 차지업 손상(charge up damage)을 억제하여, 패턴에 소밀에 따른 산화막의 막두께 차이를 해소하기 위해서 공급된다.
이러한 관점에서, 고주파 전력의 주파수로서, 예컨대 300kHz~60MHz를 이용할 수 있고, 400kHz~27MHz가 바람직하다. 웨이퍼 면적당의 파워 밀도로서는, 0.015~5W/㎠가 바람직하고, 0.05~1W/㎠가 보다 바람직하다. 특히, 0.1W/㎠ 이상이 바람직하다. 또한, 고주파 전력의 파워는 5~3600W가 바람직하다. 보다 바람직하게는 10~1000W이다.
평면 안테나(31)로부터 마이크로파 투과판(28)을 지나서 챔버(1)로 방사된 마이크로파에 의해 챔버(1) 내에서 전자계가 형성되어, Ar 가스, O2 가스 등이 플라즈마화하고, 이 플라즈마에 의해 웨이퍼 W에 형성된 오목부 내에 노출된 실리콘 표면을 산화한다. 이 마이크로파 플라즈마는, 마이크로파가 평면 안테나(31)의 다수의 마이크로파 방사 구멍(32)으로부터 방사됨으로써, 대략 1×1010~5×1012/㎤ 또는 그 이상의 고밀도의 플라즈마로 되고, 그 전자 온도는 0.5~2eV 정도, 플라즈마 밀 도의 균일성은 ±5% 이하이다. 그리고, 플라즈마 처리 장치(100)는 서셉터(2)에 고주파 전원(61)으로부터 고주파 전력을 공급함으로써 웨이퍼 W에 바이어스 전압을 인가하더라도, 플라즈마의 저전자 온도를 유지할 수 있고, 웨이퍼 W 근방에서 1.2eV 이하를 실현할 수 있다고 하는 특징을 갖고 있다.
이것을 데이터에 기초하여 설명한다.
플라즈마의 전자 온도는 플라즈마에 랭뮤어 프로브를 삽입하여, 인가 전압을 스위핑함으로써 얻어지는 도 3에 나타내는 전압-전류 특성으로부터 구할 수 있다. 구체적으로는, 도 3의 지수 함수 영역의 임의의 위치에 있어서 전류값 I1을 취하고, 그 전류가 e배(약 2.7배)로 되는 전압의 변화 ΔV가 전자 온도(Te)로 된다. 따라서, 지수 함수 영역의 경사가 동일하면 전자 온도는 동일하다.
그래서, 도 1의 플라즈마 처리 장치(100)에 있어서, 서셉터에 인가하는 고주파 바이어스를 변화시켜서 플라즈마를 생성했을 때의 전압-전류 특성을 랭뮤어 프로브에 의해 측정하였다. 여기서는, 200mm 웨이퍼를 이용하여, Ar 가스를 250mL/min(sccm)의 유량으로 공급하고, 압력: 7.3Pa, 마이크로파 파워: 1000W로 하고, 바이어스 파워를 0,10, 30, 50W로 변화시켰다. 또한, 서셉터에 배치된 전극의 면적은 706.5㎠이다. 그 결과를 도 4에 나타낸다. 이 도면에 나타내는 바와 같이, 지수 함수 영역의 경사는 바이어스 파워에 관계없이 거의 일정하고, 따라서 전자 온도도 도 5에 나타내는 바와 같이 바이어스 파워(도 5는 바이어스 파워 밀도로 나타내고 있음)에 의존하지 않고서 거의 일정한 값으로 되었다. 즉, 웨이퍼 W에 0.015~1W/㎠의 파워 밀도로 고주파 바이어스를 인가하더라도 플라즈마의 저전자 온 도 특성을 유지할 수 있다.
따라서, 본 실시형태와 같이 웨이퍼 W로 고주파 바이어스를 인가하더라도, 저온 또한 단시간에 산화 처리를 행하여 얇고 균일한 산화막을 형성할 수 있고, 또한 산화막으로의 플라즈마 중의 이온 등에 의한 손상이 실질적으로 존재하지 않아, 양질의 실리콘 산화막을 형성할 수 있다고 하는 이점이 있다.
또한, 1.3~665Pa, 바람직하게는 1.3~266.6Pa, 바람직하게는 1.3~133.3Pa의 처리 압력, 처리 가스 중의 산소의 비율이 0.5% 이상 10% 미만, 바람직하게는 0.5~5%, 바람직하게는 0.5~2.5%의 조건으로 플라즈마 산화 처리를 행함으로써, 트렌치 등 요철을 갖는 실리콘의 볼록부 상단의 코너에 라운드 형상을 도입할 수 있다. 그러나, 이러한 조건으로 설정한 것만으로는, 패턴의 조밀(粗密)에 따라 산화막의 막두께가 변화된다.
이와 같이, 1.3~665Pa라는 비교적 저압력이고 또한 산소의 비율이 0.5% 이상 10% 미만이라는 「저압력, 저산소 농도 조건」으로 코너 부분의 라운드가 양호하게 되는 것은, 코너부에서의 전계 집중에 의한 것이라고 생각된다. 즉, 이온이 코너부에 집중하여, 선택적으로 코너 산화가 진행한다.
그러나, 「저압력, 저산소 농도 조건」에서는, 마이크로 로딩 효과 때문에, 패턴의 조밀에 따른 산화막의 막두께 차이가 생긴다.
이에 대하여, 상술한 바와 같이, 플라즈마 산화 처리를 실행하는 동안에 웨이퍼 W에 고주파 전원(61)으로부터 고주파 바이어스(고주파 전력)를 인가함으로써, 피처리체 표면에 형성된 패턴의 소밀에 영향을 받지 않고서, 균일한 막두께로 실리 콘 산화막을 형성할 수 있다.
이와 같이, 웨이퍼 W에 고주파 바이어스를 인가함으로써 패턴의 조밀 차이가 해소되는 것은, 밀부(密部)에 적극적으로 이온을 끌어들이는 것이 가능하게 되었기 때문이다.
이상과 같이, 웨이퍼 W에 고주파 바이어스를 인가함으로써, 코너 부분의 라운드 형상을 보다 효과적으로 도입하는 것이 가능해지고, 또한, 실리콘 산화막 두께의 바닥부와 측벽의 선택성을 보다 높게 하여, 측벽에 형성되는 산화막을 보다 얇게 하는 것이 가능해진다.
또한, 처리 압력 및 처리 가스 중의 산소의 비율을 적절히 제어하면서, 서셉터(2)에 적절한 고주파 바이어스를 인가함으로써, 종래 양립할 수 없었던 조밀 차이를 작게 하는 것과 코너 부분에 충분히 라운드를 형성하는 것의 양쪽을 달성할 수 있다.
이와 같이, 웨이퍼 W에 고주파 바이어스를 인가함으로써, 코너 부분에 라운드를 형성하는 효과가 촉진되는 것은, 전계 집중에 의해서 산화가 보다 등방적으로 이루어지기 때문이라고 추측된다. 또한, 실리콘 산화막 두께의 바닥부와 측벽의 선택성이 보다 높아지는 것은, 이온 어시스트 래디컬 산화 효과 때문이라고 추측된다.
실리콘 산화막의 코너 부분의 라운드 정도나 실리콘 산화막 두께의 선택성에 대해서도 산화막 두께의 조밀 차이와 마찬가지로, 고주파 바이어스의 파워에 의해서 제어할 수 있고, 산화막 두께의 조밀 차이, 코너 부분의 라운드 정도, 측벽의 산화막 두께가 적절한 밸런스로 되도록 고주파 바이어스의 파워를 적절하게 설정하면 좋다.
다음에, 도 6을 참조하면서, 본 발명의 실리콘 산화막의 형성 방법에 의해 STI에서의 트렌치 내부의 산화막을 형성한 예에 대해서 설명한다. 도 6은 STI에서의 트렌치의 형성과 그 후에 행해지는 산화막 형성까지의 공정을 도시하고 있다.
먼저, 도 6의 (a) 및 (b)에 있어서, 실리콘 기판(101)에 예컨대 열산화 등의 방법에 의해 SiO2 등의 실리콘 산화막(102)을 형성한다. 다음에, (c)에서는, 실리콘 산화막(102) 상에, 예컨대 CVD(Chemical Vapor Deposition)에 의해 Si3N4 등의 실리콘 질화막(103)을 형성한다. 또한, (d)에서는, 실리콘 질화막(103) 위에, 포토레지스트를 도포한 후, 포토리소그래피 기술에 의해 패터닝하여 레지스트층(104)을 형성한다.
다음에, (e)에 나타내는 바와 같이, 레지스트층(104)을 에칭 마스크로 하여, 예컨대 할로겐계의 에칭 가스를 이용하여 실리콘 질화막(103)과 실리콘 산화막(102)을 선택적으로 에칭함으로써, 레지스트층(104)의 패턴에 대응하여 실리콘 기판(101)을 노출시킨다. 즉, 실리콘 질화막(103)에 의해, 트렌치를 위한 마스크 패턴이 형성된다. (f)는, 예컨대 산소 등을 포함하는 처리 가스를 이용한 산소 함유 플라즈마에 의해, 이른바 에싱 처리를 실시하여, 레지스트층(104)을 제거한 상태를 나타낸다.
(g)에서는, 실리콘 질화막(103) 및 실리콘 산화막(102)을 마스크로 하여, 실 리콘 기판(101)에 대하여 선택적으로 에칭을 실시함으로써, 트렌치(105)를 형성한다. 이 에칭은, 예컨대 Cl2, HBr, SF6, CF4 등의 할로겐 또는 할로겐 화합물이나, O2 등을 포함하는 에칭 가스를 사용하여 실시할 수 있다.
(h)는, STI에서의 에칭 후의 웨이퍼 W의 트렌치(105)에 대하여, 실리콘 산화막을 형성하는 공정을 나타내고 있다. 여기서는, 서셉터(2)에 상기 범위의 주파수 및 파워로 고주파 전력을 공급하면서, 상술한 바와 같은, 처리 가스 중의 산소의 비율이 0.5% 이상 10% 미만이고, 또한 처리 압력이 1.3~665Pa의 조건으로 플라즈마 산화 처리가 행해진다. 이러한 조건으로 (i)에 나타낸 바와 같이 플라즈마 산화 처리를 실시함으로써, 상술한 바와 같이, 트렌치 형성시에, 산화막 두께의 바닥부와 측벽의 선택성을 보다 높게 하고, 측벽에 형성되는 산화막을 보다 얇게 할 수 있다. 또한, 트렌치(105)의 어깨부(肩部)(105a)의 실리콘(101)에 라운드를 갖게 할 수 있음과 아울러, 트렌치(105)의 라인&스페이스의 패턴에 소밀이 있는 경우에도, 성긴 부위와 빽빽한 부위의 표면에 형성되는 실리콘 산화막의 막두께 차이를 작게 할 수 있어, 균일한 실리콘 산화막을 형성할 수 있다.
이와 같이, 산화막 두께의 바닥부와 측벽의 선택성을 보다 높게 하고, 측벽에 형성되는 산화막을 얇게 함으로써, 디바이스의 미세화에 적합한 것으로 된다. 즉, 디바이스의 미세화가 진행하면 트랜지스터 형성 부분의 면적을 확보하기 위해서 산화막의 막두께를 무시할 수 없게 되고, 그 막두께가 두꺼우면 트랜지스터 형성 부분의 면적을 확보하기 어렵게 되지만, 본 발명의 조건에서는 바닥부와 측벽의 선택성을 높게 하여 측벽에 형성되는 산화막을 얇게 함으로써 트랜지스터 형성 부분을 확보할 수 있다. 또한, 바닥부의 산화막은 소자 분리 형성 공정시의 손상 복구를 위해서 종래와 같은 두께가 필요하지만, 이와 같이 산화막 두께의 바닥부와 측벽의 선택성을 높게 함으로써, 바닥부의 산화막의 막두께를 필요한 두께로 할 수 있다.
또한, 트렌치(105)의 어깨부(105a)의 실리콘(101)에 라운드 형상을 도입함으로써, 이 부위가 예각으로 형성되어 있는 경우와 비교하여, 리크 전류의 발생을 억제할 수 있다.
또한, 본 발명의 실리콘 산화막의 형성 방법에 의해서 실리콘 산화막(111)을 형성한 후는, STI에 의한 소자 분리 영역 형성의 순서에 따라서, 예컨대 CVD법에 의해 트렌치(105) 내에 SiO2 등의 절연막을 매립한 후, 실리콘 질화막(103)을 스토퍼층으로 하여 CMP(Chemical Mechanical Polishing)에 의해서 연마를 실행하여 평탄화한다. 평탄화한 후는, 에칭 또는 CMP에 의해서 실리콘 질화막(103) 및 매립 절연막의 상부를 제거함으로써, 소자 분리 구조가 형성된다.
다음에, 본 발명의 효과를 확인한 시험 결과에 대해서 설명한다.
본 발명의 실리콘 산화막의 형성 방법을, 도 7에 나타내는 소밀을 가지는 라인&스페이스의 패턴이 형성된 실리콘 표면의 산화막 형성에 적용하였다. 도 7은 패턴(110)을 갖는 실리콘 기판(101)의 표면에 실리콘 산화막(111)을 형성한 후의 웨이퍼 W의 주요부의 단면 구조를 모식적으로 나타낸 것이다.
본 시험에서는, 도 1의 플라즈마 처리 장치(100)를 이용하여, 하기의 조건 A~C로 플라즈마 산화 처리를 행하여, 실리콘 산화막을 형성한 후, SEM 사진을 촬영하고, 그 화상으로부터, 패턴이 빽빽한 부분(밀부(dense))에 있어서의 측부 막두께 a, 바닥부 막두께 b, 및 패턴(110)이 성긴 부분으로서의 개방부(소부(疎部)(open))에 있어서의 바닥부 막두께 b', 코너부 막두께 c를 측정하여, 바닥부/측벽 막두께비(b/a), Dense/Open 바닥부 막두께비(바닥부 소밀비)(b/b'), 및 바이어스 0W에 대한 코너부 막두께 증가비(바이어스 0W일 때의 코너부 막두께 c를 1로 한 경우의 바이어스 인가시의 코너부 막두께 c)를 구하였다. 또한, 코너부(어깨부)(112)의 라운드 반경 R에 대해서도 측정하였다. 이들 결과를 표 1 및 도 8~10에 나타낸다. 또한, 친밀한 영역의 오목부의 개구폭 L1은 200nm, 오목부의 깊이 L2은 450nm이었다.
바닥부/측벽 막두께비는 산화막 두께의 바닥부와 측벽과의 선택성의 지표이며, 클수록 양호하다. 또한, 상술한 바와 같이 디바이스의 미세화에 대응하는 관점에서 측벽 막두께는 매우 작게 하는 것이 바람직하고, 10nm 이하, 또는 5nm 이하가 바람직하다. 또한, Dense/Open 바닥부 막두께비는 패턴(110)의 소부와 밀부와의 막두께 차이의 지표로서, 0.8 이상이면 양호하고, 0.9 이상이 바람직하고, 0.95 이상이 바람직하다. 또한, 바이어스 0W에 대한 코너부 막두께 증가비는 모서리 라운드 효과의 지표로서, 1.2 이상이 바람직하다. 코너부(112)의 라운드 반경은 코너부의 곡률 반경으로서 계측되고, 이것도 클수록 양호하다.
<공통 조건>
Ar 유량: 2000mL/min(sccm)
O2 유량: 30mL/min(sccm)
O2 가스 비율: 1.5%
처리 압력: 127Pa(0.95Torr)
마이크로파 파워: 1.87W/㎠
처리 온도: 500℃
형성 막두께: 6nm
웨이퍼 직경: 200mm
<조건 A; 비교예>
고주파 바이어스: 없음
처리 시간: 335초
<조건 B; 본 발명예>
고주파 바이어스 주파수: 400kHz
파워: 50W(파워 밀도 0.159W/㎠)
처리 시간: 130초
<조건 C; 본 발명예>
고주파 바이어스 주파수: 400kHz
파워: 200W(파워 밀도 0.637W/㎠)
처리 시간: 36초
Figure 112009060102530-pct00001
표 1, 도 8로부터, 산화막 두께의 바닥부와 측벽과의 선택성의 지표인 바닥부/측벽 막두께비에 관해서는, 바이어스를 인가하지 않은 비교예의 조건 A가 1.09인 데 대하여, 조건 B가 2.09, 조건 C가 2.43으로 바이어스 파워가 증가함에 따라서 상승하고, 고주파 바이어스를 인가한 본 발명예에서는 측벽의 산화막 두께를 얇게 할 수 있으며, 그 정도는 바이어스 파워가 클수록 현저한 것이 확인되었다. 또한, 조건 B, C도 측벽 막두께는 5nm 이하이었다.
또한, 표 1, 도 9로부터, 본 발명예인 조건 B 및 조건 C에 의해 실리콘 산화막을 형성한 경우의 패턴(110)의 소부와 밀부와의 막두께 차이의 지표인 Dense/Open 바닥부 막두께비는, 각각 1.045, 1.030으로 되어, 고주파 바이어스를 인가하지 않은 비교예인 조건 A의 0.767과 비교해서 크고, 소부와 밀부와의 막두께 차이가 현저히 개선된 것이 확인되었다.
표 1, 도 10으로부터, 본 발명예인 조건 B 및 조건 C에 의해 실리콘 산화막을 형성한 경우에는, 바이어스를 인가하지 않은 경우의 코너부 막두께 c를 1로 한 경우에, 1.56, 1.68으로 대폭 증가하고 있고, 또한, 코너부(112)의 라운드 반경의 지표인 코너부의 곡률 반경은, 바이어스를 인가하지 않은 비교예인 조건 A가 1.6cm인 데 대하여, 바이어스를 인가한 본 발명예인 조건 B, C에서는, 각각 2.5cm, 2.7cm로 되어, 코너부의 라운드 형상이 더욱 개선된 것이 확인되었다. 이것은 고주파 바이어스를 인가함으로써 산화가 비교적 등방적으로 진행하기 때문인 것으로 추측되지만, 이것을 확인한 실험 결과에 대해서 이하에 설명한다.
여기서는, 실리콘의 (100)면과 (110)면 위에 상기 조건 A~C로 산화되었을 때의 실리콘 산화막의 두께를 파악하였다. 도 11은 가로축으로 (100)면에서의 실리콘 산화막의 두께를 취하고, 세로축으로 (110)면에서의 실리콘 산화막의 두께를 취하여, 고주파 바이어스를 변화시킨 경우의 이것들의 관계를 나타내는 도면이다. 이 도면으로부터, 고주파 바이어스의 파워에 의존하여 실리콘 산화막 형성의 면방향 의존성이 보다 작게 되어, 실리콘 산화막의 형성이 보다 등방적으로 되는 것이 확인되었다.
또한, 본 발명은 상기 실시형태에 한정되지 않고, 여러 가지의 변형이 가능하다. 예컨대, 상기 실시형태에서는, 본 발명의 방법을 실시하는 장치로서 RLSA 방식의 플라즈마 처리 장치를 예로 들었지만, 예컨대 리모트 플라즈마 방식, ICP 플라즈마 방식, ECR 플라즈마 방식, 표면 반사파 플라즈마 방식, 마그네트론 플라즈마 방식 등의 다른 플라즈마 처리 장치이더라도 좋다.
또한, 상기 실시형태에서는 단결정 실리콘인 실리콘 기판의 요철 패턴의 표면에 고품질의 산화막을 형성할 필요성이 높은 STI에서의 트렌치 내부의 산화막 형성을 예시했지만, 트랜지스터의 폴리실리콘 게이트 전극 측벽의 산화막 형성 등 그 밖의 요철 패턴의 표면에 고품질의 산화막 형성의 필요성이 높은 애플리케이션에도 적용할 수 있고, 또한, 요철이 형성되어 부위에 따라 면방향이 상이한 실리콘 표면, 예컨대 핀 구조나 홈(溝) 게이트 구조의 3차원 트랜지스터의 제조 과정에서 게이트 절연막 등으로서의 실리콘 산화막을 형성하는 경우에도 적용 가능하다.
또한, 상기 실시형태에서는, STI에서의 트렌치 내의 산화막 형성을 예로 들어서 설명했지만, 이것에 한정되지 않고, 예컨대 폴리실리콘 게이트 전극의 에칭 후의 측면 산화나, 게이트 산화막 등, 여러 가지의 실리콘 산화막의 형성에 적용할 수 있다.

Claims (18)

  1. 요철 패턴을 갖는 피처리체에 플라즈마에 의한 산화 처리를 실시하여 실리콘 산화막을 형성하는 플라즈마 산화 처리 방법으로서,
    플라즈마 처리 장치의 처리실 내에 마련된 탑재대에 요철 패턴을 갖는 피처리체를 세트하는 단계와,
    상기 처리실 내에 산소의 비율이 0.5% 이상 10% 미만인 처리 가스를 공급하고, 상기 처리실 내의 압력을 1.3~665Pa로 유지하는 단계와,
    상기 탑재대에 고주파 전력을 공급하여 상기 피처리체에 고주파 바이어스를 인가하면서 상기 처리 가스의 플라즈마를 형성하고, 그 플라즈마에 의해 피처리체에 산화 처리를 실시하는 단계
    를 포함하고,
    상기 고주파 전력의 출력은 5~3600W이고,
    상기 고주파 전력의 주파수는 300kHz~60MHz이고,
    상기 처리실 내의 처리 온도는 200~800℃이며,
    상기 요철 패턴은 적어도 상기 피처리체의 실리콘 부분에 형성되어 있는 플라즈마 산화 처리 방법.
  2. 제 1 항에 있어서,
    처리 가스 중의 산소의 비율이 0.5~5%인 플라즈마 산화 처리 방법.
  3. 제 1 항에 있어서,
    처리 가스 중의 산소의 비율이 0.5~2.5%인 플라즈마 산화 처리 방법.
  4. 제 1 항에 있어서,
    상기 처리실 내의 압력이 1.3~266.6Pa인 플라즈마 산화 처리 방법.
  5. 제 4 항에 있어서,
    상기 처리실 내의 압력이 1.3~133.3Pa인 플라즈마 산화 처리 방법.
  6. 제 1 항에 있어서,
    상기 고주파 전력의 출력은 피처리체의 면적당 0.015~5W/㎠인 플라즈마 산화 처리 방법.
  7. 제 6 항에 있어서,
    상기 고주파 전력의 출력은 피처리체의 면적당 0.05~1W/㎠인 플라즈마 산화 처리 방법.
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 고주파 전력의 주파수는 400kHz~27MHz인 플라즈마 산화 처리 방법.
  11. 제 1 항에 있어서,
    상기 처리 가스는 수소를 0.1~10%의 비율로 포함하는 플라즈마 산화 처리 방법.
  12. 삭제
  13. 삭제
  14. 제 1 항에 있어서,
    상기 요철 패턴은 피처리체의 실리콘 부분 및 절연막 부분에 형성되고, 적어도 오목부는 피처리체의 실리콘 부분에 형성되어 있는 플라즈마 산화 처리 방법.
  15. 제 1 항에 있어서,
    상기 플라즈마는, 상기 처리 가스와, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 처리실 내에 도입되는 마이크로파에 의해서 형성되는 마이크로파 여기 플라즈마인 플라즈마 산화 처리 방법.
  16. 피처리체에 대하여 플라즈마 처리하는 진공 배기 가능한 처리실과,
    상기 처리실 내에 배치되어, 피처리체를 탑재하는 탑재대와,
    상기 처리실 내에 처리 가스를 공급하는 처리 가스 공급 기구에 접속되는 가스 도입부와,
    상기 처리실 내에 상기 처리 가스의 플라즈마를 생성하는 플라즈마 생성 기구와,
    처리 가스 중의 산소의 비율이 0.5% 이상 10% 미만, 상기 처리실 내의 압력이 1.3~665Pa로 되도록 하여, 상기 탑재대에 고주파 전력을 공급하여 상기 피처리체에 고주파 바이어스를 인가하면서 상기 처리가스의 플라즈마를 형성하고, 그 플라즈마에 의해 피처리체에 산화 처리가 실시되도록 제어하는 제어부
    를 구비하는 플라즈마 처리 장치.
  17. 삭제
  18. 제 1 항에 있어서,
    상기 고주파 전력의 출력은 10~1000W인 플라즈마 산화 처리 방법.
KR1020097020434A 2007-03-30 2008-03-28 플라즈마 산화 처리 방법 및 플라즈마 처리 장치 KR101188553B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007091700A JP5138261B2 (ja) 2007-03-30 2007-03-30 シリコン酸化膜の形成方法、プラズマ処理装置および記憶媒体
JPJP-P-2007-091700 2007-03-30
PCT/JP2008/056134 WO2008123431A1 (ja) 2007-03-30 2008-03-28 プラズマ酸化処理方法、プラズマ処理装置、及び、記憶媒体

Publications (2)

Publication Number Publication Date
KR20090126280A KR20090126280A (ko) 2009-12-08
KR101188553B1 true KR101188553B1 (ko) 2012-10-05

Family

ID=39830916

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097020434A KR101188553B1 (ko) 2007-03-30 2008-03-28 플라즈마 산화 처리 방법 및 플라즈마 처리 장치

Country Status (6)

Country Link
US (1) US8372761B2 (ko)
JP (1) JP5138261B2 (ko)
KR (1) KR101188553B1 (ko)
CN (1) CN101652842B (ko)
TW (1) TWI487027B (ko)
WO (1) WO2008123431A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7929798B2 (en) * 2005-12-07 2011-04-19 Micron Technology, Inc. Method and apparatus providing noise reduction while preserving edges for imagers
JPWO2009099252A1 (ja) * 2008-02-08 2011-06-02 東京エレクトロン株式会社 絶縁膜のプラズマ改質処理方法
JP5357487B2 (ja) * 2008-09-30 2013-12-04 東京エレクトロン株式会社 シリコン酸化膜の形成方法、コンピュータ読み取り可能な記憶媒体およびプラズマ酸化処理装置
US8809199B2 (en) 2011-02-12 2014-08-19 Tokyo Electron Limited Method of etching features in silicon nitride films
JP2012216667A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ処理方法
CN102881592B (zh) * 2011-07-15 2015-08-26 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
TWI637517B (zh) 2012-10-24 2018-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102052936B1 (ko) * 2012-11-13 2019-12-06 삼성전자 주식회사 반도체 소자 제조 방법
CN103077883B (zh) * 2013-01-11 2016-08-24 武汉新芯集成电路制造有限公司 一种背照式cmos影像传感器制作方法
US9217201B2 (en) * 2013-03-15 2015-12-22 Applied Materials, Inc. Methods for forming layers on semiconductor substrates
US9627216B2 (en) * 2013-10-04 2017-04-18 Applied Materials, Inc. Method for forming features in a silicon containing layer
US20160218286A1 (en) 2015-01-23 2016-07-28 Macronix International Co., Ltd. Capped contact structure with variable adhesion layer thickness
CN106328593B (zh) * 2015-06-24 2019-05-31 旺宏电子股份有限公司 以金属氧化物作为基底的存储器元件及其制造方法
SG11201907092YA (en) 2017-03-27 2019-09-27 Kokusai Electric Corp Semiconductor device production method, program and substrate processing device
CN112542370B (zh) * 2019-09-23 2024-04-05 中微半导体设备(上海)股份有限公司 一种等离子体处理器及其加热器组件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294551A (ja) * 2004-03-31 2005-10-20 Toshiba Corp シリコン系被処理物の酸化処理方法、酸化処理装置および半導体装置の製造方法
JP2006286662A (ja) * 2005-03-31 2006-10-19 Toshiba Corp シリコン系被処理物の酸化処理方法、酸化処理装置および半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998033362A1 (fr) * 1997-01-29 1998-07-30 Tadahiro Ohmi Dispositif a plasma
JP3505493B2 (ja) * 1999-09-16 2004-03-08 松下電器産業株式会社 半導体装置の製造方法
JP4397491B2 (ja) * 1999-11-30 2010-01-13 財団法人国際科学振興財団 １１１面方位を表面に有するシリコンを用いた半導体装置およびその形成方法
KR100833406B1 (ko) 2000-03-13 2008-05-28 다다히로 오미 플래시 메모리 소자 및 그 제조 방법, 유전체막의 형성 방법
US6368941B1 (en) * 2000-11-08 2002-04-09 United Microelectronics Corp. Fabrication of a shallow trench isolation by plasma oxidation
TWI235433B (en) 2002-07-17 2005-07-01 Tokyo Electron Ltd Oxide film forming method, oxide film forming apparatus and electronic device material
WO2004049423A1 (ja) * 2002-11-26 2004-06-10 Hitachi Kokusai Electric Inc. 半導体装置の製造方法
TW200511430A (en) * 2003-05-29 2005-03-16 Tokyo Electron Ltd Plasma processing apparatus and plasma processing method
JP4509864B2 (ja) * 2005-05-30 2010-07-21 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
CN101523575B (zh) * 2006-09-29 2011-02-16 东京毅力科创株式会社 等离子体氧化处理方法和等离子体处理装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294551A (ja) * 2004-03-31 2005-10-20 Toshiba Corp シリコン系被処理物の酸化処理方法、酸化処理装置および半導体装置の製造方法
JP2006286662A (ja) * 2005-03-31 2006-10-19 Toshiba Corp シリコン系被処理物の酸化処理方法、酸化処理装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP5138261B2 (ja) 2013-02-06
TW200905750A (en) 2009-02-01
US8372761B2 (en) 2013-02-12
US20100136797A1 (en) 2010-06-03
WO2008123431A1 (ja) 2008-10-16
TWI487027B (zh) 2015-06-01
KR20090126280A (ko) 2009-12-08
CN101652842B (zh) 2012-11-14
JP2008251855A (ja) 2008-10-16
CN101652842A (zh) 2010-02-17

Similar Documents

Publication Publication Date Title
KR101188553B1 (ko) 플라즈마 산화 처리 방법 및 플라즈마 처리 장치
JP5073482B2 (ja) シリコン酸化膜の製造方法、その制御プログラム、記憶媒体及びプラズマ処理装置
TWI492297B (zh) 電漿蝕刻方法、半導體裝置之製造方法、及電漿蝕刻裝置
TWI515791B (zh) Plasma etching method and plasma etching device
TWI433237B (zh) A plasma oxidation treatment method and a plasma processing apparatus
KR101249611B1 (ko) 실리콘 산화막의 형성 방법, 기억 매체, 및 플라즈마 처리 장치
JP5089121B2 (ja) シリコン酸化膜の形成方法およびプラズマ処理装置
JP4906659B2 (ja) シリコン酸化膜の形成方法
JP5231232B2 (ja) プラズマ酸化処理方法、プラズマ処理装置、及び、記憶媒体

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150827

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160831

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170830

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 7