TWI487027B - Plasma oxidation treatment method - Google Patents

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Toshihiko Shiozawa
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Description

電漿氧化處理方法
本發明關於電漿氧化處理方法，詳言之為，例如在半導體裝置之製程之元件隔絕技術、亦即STI(Shallow Trench Isolation，淺溝隔絕層)中之溝內，形成氧化膜時適用之電漿氧化處理方法。
STI係習知之對Si基板上形成之元件施予電氣隔絕之技術，於STI，係以矽氮化膜為遮罩進行Si(矽)之蝕刻形成溝(Trench)，於其中填埋SiO2 等絕緣膜之後，藉由CMP(化學機械研磨)處理以遮罩(矽氮化膜)為阻障層而進行平坦化工程。
於STI進行溝之形成時，溝之肩部(溝之側壁上端之角部)，或溝之隅部(溝之側壁下端之角落部)之形狀成為銳角之情況存在。結果，於電晶體等半導體裝置中，應力集中隅彼等部位而產生缺陷，導致漏電流增大，以及消費電力之增加。因此，蝕刻形成溝之後，於溝之內壁形成氧化膜而使溝之形狀平滑乃習知者。
形成此種矽氧化膜的方法，係使用氧化爐或RTP(Rapid Thermal Process)裝置的熱氧化處理。例如熱氧化處理之一的藉由氧化爐的溼氧化處理中，係使用將矽基板加熱至超過800℃之溫度，燃燒氧與氫而產生水蒸氣(H2 O)之WVG(Water Vapor Generator)裝置，藉由曝曬 於水蒸氣(H2 O)之氧化環境中使矽表面氧化而形成矽氧化膜。
熱氧化處理可考慮為形成良質矽氧化膜的方法。但是需要超過800℃之高溫處理，熱供給增大，熱應力會使矽基板有可能產生變形等之問題。
針對該問題，在處理溫度約400℃前後，可以迴避熱氧化處理之熱供給增大或基板變形等問題的技術被提案者有，在包含Ar氣體與氧氣體，使用氧之流量比率約1%之處理氣體，使用在133.3Pa之腔室內壓力形成之微波激發電漿，使其作用於以矽為主成份之電子裝置表面而進行氧化處理，在膜厚容易控制下可以形成良質矽氧化膜的氧化膜形成方法(例如WO2001/69673號，WO2004/008519號)。
又，該技術，係在處理壓力約133.3Pa，處理氣體中之O2 流量1%之條件(為方便說明而稱為「低壓力、低氧濃度條件」)進行電漿處理，欲獲得高氧化速率之同時，進行具有凹凸之矽表面之氧化時，於凸部上端之矽之角落部被導入平整之形狀，具有之優點為可以抑制該部位之電場集中引起之漏電流。
但是，在上述低壓力、低氧濃度條件進行電漿氧化處理時，在被處理體表面形成之溝、線(line)及間隔(space)等之圖案存在疏密時，在疏圖案部位與密圖案部位之矽氧化膜之形成速度會有差異，而導致無法以均勻厚度形成矽氧化膜之問題。矽氧化膜之膜厚因部位而有差異 時，以其作為絕緣膜而使用之半導體裝置之信賴性會降低。
亦即，藉由電漿氧化處理形成矽氧化膜時，被期待能不受圖案疏密之影響而能獲得均勻膜厚之同時，亦能實現對凸部上端之角部的圓滑形狀之導入。此種矽氧化膜之形成，被期待儘可能在高作業效率下形成。
另外，半導體裝置之微細化日益進展，溝形成時被期待著，能更增大氧化膜厚之底部與側壁間之選擇性，更薄化側壁上形成之氧化膜之厚度。
本發明目的在於提供電漿氧化處理方法，其能使圖案之凸部上端的矽之角落部形成為圓滑形狀，不會因圖案疏密而產生膜厚差，可以均勻膜厚形成矽氧化膜。
本發明另一目的在於提供電漿氧化處理方法，除上述以外，更能增大矽氧化膜之底部與側壁間之選擇性，更能薄化形成於側壁之氧化膜。
本發明第1觀點提供之電漿氧化處理方法，係對具有凹凸圖案之被處理體進行電漿氧化處理而形成矽氧化膜者；包含：使具有凹凸圖案之被處理體載置於，在電漿處理裝置之處理室內設置之載置台的步驟；對上述處理室內供 給氧之比例為0.5%以上小於10%之處理氣體、保持上述處理室內之壓力為1.3~665Pa的步驟；及對上述載置台施加高頻電力而形成上述處理氣體之電漿，藉由該電漿對被處理體進行氧化處理的步驟。
於上述第1觀點中，較好是上述處理氣體中之氧之比例為0.5~5%，更好為0.5~2.5%。又，較好是上述處理室內之壓力為1.3~266.6Pa，更好為1.3~133.3Pa。
上述高頻電力之輸出可設為相當於被處理體之單位面積0.015~5W/cm2 ，更好為0.05~1W/cm2 。上述高頻電力之輸出可設為5~3600W。上述高頻電力之頻率可設為300kHz~60MHz，更好為400kHz~27MHz。
於上述第1觀點中，可以是上述處理氣體包含比例為0.1~10%之氫。又，上述處理室內之處理溫度可設為200~800℃。
較好是上述凹凸圖案至少形成於被處理體之矽部分。具體例可為，形成於矽部分及絕緣膜部分，至少凹部被形成於矽部分之形態。
上述電漿可設為，藉由上述處理氣體、及具有多數縫隙之平面天線而被導入上述處理室內的微波，所形成之微波激發電漿。
本發明第2觀點提供之電漿處理裝置，係具備：處理室，用於對被處理體進行電漿處理，可真空排氣；載置台，配置於上述處理室內，用於載置被處理體；處理氣體供給機構，用於對上述處理室內供給處理氣體；電漿產生機 構，於上述處理室內產生上述處理氣體之電漿；及控制部，設定處理氣體中之氧之比例為0.5%以上小於10%、上述處理室內之壓力成為1.3~665Pa，對上述載置台施加高頻電力而形成上述處理氣體之電漿，藉由該電漿對被處理體施予氧化處理而加以控制。
本發明第3觀點提供之記憶媒體，係記憶有：於電腦上動作，用於控制電漿處理裝置之程式者；上述程式，執行時係於電腦上控制上述電漿處理裝置而使電漿氧化處理方法被進行，該電漿氧化處理方法包含：使具有凹凸圖案之被處理體載置於，在電漿處理裝置之處理室內設置之載置台的步驟；對上述處理室內供給氧之比例為05%以上小於10%之處理氣體、保持上述處理室內之壓力為1.3~665Pa的步驟；及對上述載置台施加高頻電力而形成上述處理氣體之電漿，藉由該電漿對被處理體進行氧化處理的步驟。
以下參照圖面具體說明本發明之較佳實施形態。圖1為本發明之矽氧化膜形成方法實施時適用之電漿處理裝置之一例之模式斷面圖。該電漿處理裝置100構成為RLSA微波電漿處理裝置，可藉由具有多數縫隙的平面天線、特別是RLSA(Radial Line Slot Antenna)將微波導入處理室內而產生電漿，可以獲得高密度、且低電子溫度的微波電漿，可使用於例如包含電晶體之閘極絕緣膜等之各種半 導體裝置之中之絕緣膜之形成。
上述電漿處理裝置100具有以氣密構成、被接地之大略圓筒狀之腔室1。於腔室1之底壁1a之大略中央部形成圓形開口部10，於底壁1a設有和開口部10連通之朝下方突出的排氣室11。
於腔室1內設有AlN等陶瓷構成之承受器(載置台)2用於水平支持被處理基板之半導體晶圓W(以下稱「晶圓」)。該承受器2係由排氣室11底部中央延伸至上方的圓筒狀AlN等陶瓷構成之支撐構件3支撐。於承受器2之外緣部設置導環4用於導引晶圓W。又，於承受器2埋入電阻加熱型加熱器5，藉由加熱電源6對加熱器5供電而加熱承受器2，以該熱加熱被處理體之晶圓W。此時溫度可控制於例如室溫至800℃之範圍。
於承受器2，介由匹配電路60連接偏壓用高頻電源61。具體言之為，於承受器2埋設電極62，於該電極62連接高頻電源6而可供給高頻電力。電極62，係以和晶圓W大略同一面積被形成，例如藉由Mo(鉬)、W(鎢)等導電性材料被形成微例如網目狀、隔子狀、渦捲狀等。
由高頻電源61以特定頻率、較好是300kHz~60MHz，更好是400 kHz~27MHz，和晶圓W之單位面積相當的高電力密度較好是0.05~1W/cm2 ，電力較好是施加5~3600W之高頻電力。
於承受器2，相對於承受器2之表面以可突出/沒入方式設有晶圓支撐銷(未圖示)用於支撐、升降晶圓W。
於腔室1之內周設有石英構成之圓筒狀套筒7。於承受器2之外周側以環狀設有具有多數排氣孔8a的石英製緩衝板8用於對腔室1內施予均勻排氣，該緩衝板8藉由多數支柱9予以支撐。
於腔室1側壁設有環狀之氣體導入構件15，均等形成氣體放射孔。於該氣體導入構件15連接氣體供給系16。氣體導入構件可以配置為噴氣形狀。氣體供給系16具有例如Ar氣體供給源17、O2 氣體供給源18、H2 氣體供給源19。彼等氣體分別介由氣體管線20到達氣體導入構件15，由氣體導入構件15之氣體放射孔被均勻地導入腔室1內。於氣體管線20之各個設有流量控制器21及其前後之開/關閥22。又，亦可取代上述Ar氣體改用Kr、Xe、He、xe等稀有氣體。
於排氣室11側面連接排氣管23，於排氣管23連接含有高速真空泵之排氣裝置24。藉由排氣裝置24之動作可使腔室1內之氣體均勻排出至排氣室11之空間11a內，介由排氣管23而被排氣。依此則，腔室1內可高速減壓至例如0.133Pa。
於腔室1之側壁設有搬出入口25，可於鄰接電漿處理裝置100之搬送室(未圖示)之間進行晶圓W之搬出入；及開/關該搬出入口25的柵閥26。
腔室1之上部成為開口部，沿著開口部之周緣部設有環狀支撐部27。於該支撐部27，使介電體、例如石英或AL2 O3 等之陶瓷構成，可透過微波的微波透過板28，介由 密封構件29以氣密狀設置。因此，腔室1保持於氣密。
於微波透過板28上方，以和承受器2呈對向而配置圓板狀之平面天線31。平面天線31卡合於腔室1之側壁上端。平面天線31，例如對應於8英吋晶圓W時，為由直徑300~400mm、厚度0.1~數mm(例如1mm)之導電性材料構成的圓板。具體言之為，例如由表面鍍金或鍍銀之銅板或鋁板等構成，以特定圖案貫穿形成多數微波放射孔32(縫隙)用於放射微波，亦可為鎳板或不鏽鋼板。該微波放射孔32，如圖2所示，以長形狀形成對，典型為成對之微波放射孔32彼此間以「T」字狀配置，彼等對以多數被配置為同心圓狀。微波放射孔32之長度或配列間隔依微波波長(λ g)決定，例如微波放射孔32之間隔配置為λ g/4、λ g/2或λ g。又，於圖2，以同心圓狀形成之鄰接微波放射孔32彼此間之間隔以△r表示。又，微波放射孔32可為圓形、圓弧形等其他形狀。微波放射孔32之配置形態並未特別限定，除同心圓狀以外，可配置為例如螺旋狀、放射狀。
於平面天線31上面設有，由大於真空之1以上介電率的介電材料、例如石英構成之遲波構件33。該遲波構件33，亦可由聚四氟乙烯等樹脂或聚醯亞胺系樹脂構成，於真空中微波波長會變長，因此具有縮短微波波長調整電漿之功能。又，於平面天線31與透過板28之間，或於遲波構件33與平面天線31之間分別使其密接或隔絕配置均可。
於腔室1之上面，覆蓋彼等平面天線31及遲波構件33而設置例如鋁或不鏽鋼、銅等金屬構件構成之具有導波管功能的屏蔽蓋體34。腔室1之上面與屏蔽蓋體34藉由密封構件35密封。於屏蔽蓋體34形成冷卻水流路34a。於此通過冷卻水使屏蔽蓋體34、遲波構件33、平面天線31、透過板28冷卻，防止變形或破損。又，屏蔽蓋體34被接地。
於屏蔽蓋體34上壁中央形成開口部36。於該開口部36連接導波管37。該導波管37之端部介由匹配電路38連接微波產生裝置39。依此則，微波產生裝置39產生之例如頻率2.45GHz之微波介由導波管37被傳送至上述平面天線31，該微波之頻率可使用8.35GHz、1.98GHz等。
導波管37具有：斷面圓形狀之同軸導波管37a，其自屏蔽蓋體34之開口部36朝上方延伸，及矩形導波管37b，其介由模態轉換器40連接於同軸導波管37a上端部而朝水平方向延伸。矩形導波管37b與同軸導波管37a之間的模態轉換器40，具有將在矩形導波管37b內以TE模態傳送的微波轉換為TEM模態的功能。於同軸導波管37a中心延伸設置內導體41，內導體41於其下端部連接固定於平面天線31之中心。又，於屏蔽蓋體34與平面天線31之間形成扁平導波路。依此構造，微波可介由同軸導波管37a之內導體41以放射狀有效、均勻地傳送至該扁平導波路。
電漿處理裝置100之各構成部，係連接於具備微處理 器(微電腦)之製程控制器50而被控制。於製程控制器50連接使用者介面51，其由：鍵盤，用於工程管理者管理電漿處理裝置100之指令輸入操作，及使電漿處理裝置100之稼動狀況可視化予以顯示的顯示器等構成。
於製程控制器50連接記憶部52，記憶部52儲存有：藉由製程控制器50之控制來實現電漿處理裝置100執行之各種處理用的控制程式、或者和處理條件對應而使電漿處理裝置100之各構成部執行處理用的程式、亦即處理程序(recipe)。處理程序被記憶於記憶部52之中的記憶媒體。記憶媒體可為硬碟或半導體記憶體、或為CDROM、DvD、快閃記憶體等可攜帶者。或者可由其他裝置介由例如專用線路適當傳送處理程序。
必要時可依使用者介面51之指示將任意之處理程序由記憶部52叫出於製程控制器50執行，在製程控制器50控制下而於電漿處理裝置100進行所要處理。
上述構成之電漿處理裝置100，即使於800℃以下、較好是500℃以下低溫，藉由無損傷之電漿處理，可形成良質膜之同時，可實現極佳之電漿均勻性，可實現製程之均勻性。
上述構成之電漿處理裝置100，可使用於半導體裝置之製程中作為元件隔絕技術被使用之STI(Shallow Trench Isolation)中，於溝(Trench)內形成氧化膜之情況等。
以下說明電漿處理裝置100進行之溝(凹部)之氧化 處理。首先，設定柵閥26為開放，由搬出入口25將形成有溝(凹部)之晶圓W搬入腔室1內，載置於承受器2上。
之後，由氣體供給系16之Ar氣體供給源17、O2 氣體供給源18，將Ar氣體、O2 氣體以特定流量，介由氣體導入構件15導入腔室1內，維持於特定處理壓力。此時之條件，較好是處理氣體中之氧之比例(流量比、亦即體積比)為0.5以上小於10%，更好為0.5~5%，再更好為0.5~2.5%。處理氣體之流量可由Ar氣體：0~5000mL/min、O2 氣體：1~500mL/min之範圍，使氧之比例相對於全部氣體流量成為上述值而加以選擇。
又，除來自Ar氣體供給源17及O2 氣體供給源18之Ar氣體及O2 氣體之外，可由H2 氣體供給源19以特定比率導入H2 氣體。藉由H2 氣體之供給可提升電漿氧化處理中之氧化速率。此乃因為，藉由H2 氣體之供給可產生OH自由基，有助於氧化速率之提升。此時，H2 氣體之比率較好是相對於處理氣體全體之量成為0.1~10%，更好是0.1~5%，再更好是0.1~2%。H2 氣體之流量較好是1~650mL/min(sccm)。
又，腔室內處理壓力較好是在1.3~665Pa之範圍，更好是1.3~266.6Pa之範圍，再更好是1.3~133.3Pa之範圍。處理溫度可由200~800℃之範圍選擇，較好是400~600℃。
之後，使微波產生裝置39之微波經由匹配電路38到 達導波管37。微波依序通過矩形導波管37b、模態轉換器40、及同軸導波管37a而供給至平面天線31。微波於矩形導波管37b內以TE模態傳送，該TE模態之微波於模態轉換器40被轉換為TEM模態，於同軸導波管37a內朝平面天線31傳送出，由平面天線31介由微波透過板28放射至腔室1內之晶圓W之上方空間。此時微波產生裝置39之電力較好是設為0.5~5kW(0.25~2.5W/cm2 )。
進行電漿氧化處理期間，由高頻電源61對承受器2供給特定之頻率及電力之高頻偏壓(高頻電力)。該高頻電源61供給之高頻偏壓，係為維持電漿之低電子溫度(於晶圓W附近為1.2eV以下)之同時，抑制電壓上升(charge up)引起之損傷，消除圖案疏密引起之氧化膜之厚度差而被供給。
就此一觀點而言，高頻電力之頻率可使用例如300kHz~60MHz，較好是400 kHz~27MHz。相當於晶圓W面積的電力密度較好是0.015~5W/cm2 ，更好是0.05~1W/cm2 ，特別0.1W/cm2 以上更好。又，高頻電力較好是5~3600W，更好是10~1000W。
由平面天線31經由透過板28放射至腔室1的微波使腔室1內形成電磁場，Ar氣體、O2 氣體被電漿化。藉由該電漿使由晶圓W凹部內露出之矽表面被氧化。該微波電漿之微波係由平面天線31之多數孔32放射，成為大略1×1010 ~5×1012 /cm3 或其以上之高密度電漿，其電子溫度為約0.5~2eV，電漿密度之均勻性為±5%以下。電漿處理 裝置100，係藉由高頻電源61對承受器2供給高頻電力，即使對晶圓W施加偏壓情況下，亦可維持電漿之低電子溫度，於晶圓W附近為1.2eV以下，具有此一特長。
以下依據資料說明此點。
電漿之電子溫度可由，在電漿中插入蘭米爾探針(Langmuir probe)，掃描施加電壓而獲得之如圖3所示電流－電壓特性而算出。具體言之為，於圖3之指數函數區域之任意位置取電流值11，該電流成為e倍(約2.7倍)時之電壓變化△V設為電子溫度(Te)。因此指數函數區域之斜率相同時，電子溫度為相同。
於圖1之電漿處理裝置100，藉由蘭米爾探針測定變化施加於承受器2之高頻偏壓而產生電漿時之電流－電壓特性。其中，使用200mm之晶圓，Ar氣體以250mL/min(sccm)之流量供給，設定壓力為7.3Pa，微波電力為1000W，偏壓電力依0、10、30、50W變化。又，配置於承受器2之電極面積為706.5cm2 。結果，如圖4所示，指數函數區域之斜率不受偏壓電力影響而保持一定，因此，如圖5所示，電子溫度亦不受偏壓電力(於圖5以偏壓電力密度表示)影響而保持大略一定之值。亦即，即使對晶圓W以0.015~1W/cm2 之電力密度施加高頻偏壓情況下，亦可維持電漿之低電子溫度特性。
因此，如本實施形態，即使對晶圓W施加高頻偏壓情況下，亦可於低溫、且短時間進行氧化處理而形成薄的均勻之氧化膜，而且電漿中之離子等對氧化膜之損傷實質 上不存在，具有能形成良質矽氧化膜之優點。
又，在處理壓力為1.3~665Pa、較好是1.3~266.6Pa、更好是1.3~133.3Pa範圍內，處理氣體中之氧之比例為05以上、小於10%，較好為0.5~5%，更好為0.5~2.5%條件下進行電漿氧化處理，可於具有溝等之凹凸的矽之凸部上端之隅部，導入圓滑形狀。但是僅設為此條件時，圖案之疏密會導致氧化膜膜之厚變化。
如上述說明，在處理壓力為1.3~665Pa之較低壓力，而且氧之比例為0.5以上、小於10%之「低壓力、低氧濃度條件」下，隅部之圓滑形狀之所以良好之理由，可推測為隅部之電場集中引起者。亦即，離子集中於隅部而促進選擇性之隅部氧化。
但是，低壓力、低氧濃度條件下，因為微負載效應關係，圖案疏密會引起氧化膜之膜厚差。
針對此，如上述說明，在進行電漿氧化處理期間，由高頻電源61對晶圓W施加高頻偏壓(高頻電力)，可以消除被處理體表面形成之圖案疏密之影響，而形成均勻厚度之矽氧化膜。
如上述說明，藉由對晶圓W施加高頻偏壓，之所以能解消圖案之疏密差之理由在於，可於密部積極引入離子。
如上述說明，藉由對晶圓W施加高頻偏壓，可以有效導入隅部之圓滑形狀之同時，更能提升矽氧化膜之底部與側壁間之選擇性，更能薄化形成於側壁之氧化膜。
又，適當控制處理壓力及處理氣體中之氧之比率之同時，對承受器2施加高頻偏壓，則可以實現習知無法兼顧之縮小疏密差與有效導入隅部之圓滑形狀。
如上述說明，藉由對晶圓W施加高頻偏壓，可以有效促進隅部之圓滑形狀之形成的理由，可推測為電場集中而使氧化成為更等方性而達成者。另外，矽氧化膜之底部與側壁間之選擇性變高的理由，可推測為離子自由基之促進氧化效應而導致者。
矽氧化膜之隅部之圓滑度形狀之程度或矽氧化膜厚之選擇性，亦和氧化膜厚之疏密差同樣，可藉由高頻偏壓之電力加以控制，以氧化膜厚之疏密差、隅部之圓滑度形狀之程度、側壁之氧化膜厚成為適當平衡的方式，而適當設定高頻偏壓之電力即可。
以下參照圖6說明藉由本發明之矽氧化膜形成方法，形成STI中之溝內部之氧化膜之例。圖6為STI中之溝之形成及其後進行之氧化膜形成為止之工程圖。
首先，於圖6之(a)及(b)，於Si基板101，藉由例如熱氧化等方法形成SiO2 等之矽氧化膜102。之後，於(c)，於矽氧化膜102上，藉由例如CVD(Chemical Vapor Deposition)形成Si3 N4 等之矽氮化膜103。於(d)，於矽氮化膜103上，塗布光阻之後，藉由微影成像技術進行圖案化形成阻劑層104。
之後，如(e)所示，以阻劑層104為蝕刻遮罩，使用例如鹵素系之蝕刻氣體選擇性蝕刻矽氮化膜103及矽氧 化膜102，對應於阻劑層104之圖案使矽基板101露出。亦即，藉由矽氮化膜103來形成溝用之遮罩圖案。如(f)所示為，使用例如含氧等的處理氣體，藉由含氧的電漿實施所謂去灰處理而除去阻劑層104之狀態。
之後，於(g)，以矽氮化膜103及矽氧化膜102為遮罩，對矽基板101進行選擇性蝕刻而形成溝105。該蝕刻可使用例如Cl2 、HBr、SF6 、CF4 等之鹵素或鹵素化合物、或含O2 的蝕刻氣體而進行。
(h)所示為，STI中之蝕刻後，對晶圓W之溝105，形成矽氧化膜之工程。其中，於對承受器2施加上述範圍之頻率及高頻偏壓電力之同時，在上述處理氣體中之氧之比例為0.5以上、小於10%，而且，處理壓力為1.3~665Pa條件下進行電漿氧化處理。於此條件下，如(i)所示，藉由進行電漿氧化處理，則如上述說明，於溝105之形成時，能更提升矽氧化膜之底部與側壁間之選擇性，能更薄化形成於側壁之氧化膜。又，可使溝105之肩部105a之矽101具有圓滑形狀之同時，即使溝105之線及間隔(space)圖案有疏密情況下，疏部位與密部位之表面上形成之矽氧化膜之膜厚差亦可縮小，可均勻地形成矽氧化膜。
如上述說明，藉由更提升矽氧化膜之底部與側壁間之選擇性，薄化形成於側壁之氧化膜，可以實現更適合裝置之微細化。亦即，隨裝置之微細化進展，為確保電晶體形成部分之面積而使氧化膜之膜厚成為無法被忽視者，該膜 厚變厚時，電晶體形成部分之面積將難以確保。而於本發明條件下，藉由提升矽氧化膜之底部與側壁間之選擇性，薄化形成於側壁之氧化膜，可以確保電晶體形成部分。另外，底部之氧化膜，可作為元件隔絕形成工程時之損傷修復之用，而需要習知之厚度，如上述說明，藉由提升矽氧化膜之底部與側壁間之選擇性，可使底部氧化膜之膜厚構成必要之厚度。
又，藉由溝105之肩部105a之矽之形成為圓滑形狀，如此則，和該部位形成為銳角情況比較，更能抑制漏電流之產生。
又，藉由本發明之矽氧化膜形成方法形成矽氧化膜111之後，依據STI之元件隔絕技術區域形成順序，藉由例如CVD法，於溝105內埋入SiO2 等絕緣膜之後，以矽氮化膜103作為阻蝕層藉由CMP進行研磨使平坦化，平坦化之後，藉由蝕刻或CMP除去矽氮化膜103及埋入之絕緣膜之上部，可形成元件隔絕構造。
以下說明確認本發明效果之實驗結果。
本發明之矽氧化膜形成方法，適用於圖7所示具有疏密之線及間隔物(space)之圖案被形成的矽表面之氧化膜形成之例。圖7為在具有圖案110的矽基板101表面形成矽氧化膜111後的晶圓W之重要部分縱斷面構造之模式圖。
本實驗中使用圖1之電漿處理裝置100，依以下之條件A~C進行電漿氧化處理，形成矽氧化膜後，攝取SEM 影像照片，由該影像測定：圖案為密部分(密部(dense))之側部膜厚a、底部膜厚b及圖案110為疏部分之開放部分(疏部(open))中之底部膜厚b’、隅部膜厚c，算出底部/側壁膜厚比(b/a)、dense/open底部膜厚比(底部疏密比)(b/b’)、及對偏壓0W之隅部膜厚增加比(以偏壓0W時之隅部膜厚c為1時，偏壓施加時之隅部膜厚c)。另位，亦進行隅部(肩部)112之圓滑度半徑R之測定。彼等結果表示於表1及圖8－10。又，密區域之凹部之開口寬度L1 為200nm，凹部之深度L2 為450 nm。
底部/側壁膜厚比為矽氧化膜之底部與側壁間之選擇性之指標，越大越好。又，如上述說明，又，裝置之微細化對應之觀點而言，側壁膜厚較好是盡量縮小，較好是10nm以下，更好是5 nm以下。dense/open底部膜厚比為凹凸圖案110之疏部與密部間膜厚差之指標，0.8以上為良好，0.9以上為較好，0.95以上為更好。另外，對偏壓0W之隅部膜厚增加比，係圓滑度效果之指標，1.2以上為較好。隅部112之圓滑半徑係以隅部112之曲率半徑加以測定，亦為越大越好。
(共通條件) Ar流量：2000mL/min(sccm)O2 流量：30mL/min(sccm)O2 氣體比率：1.5% 處理壓力：127Pa(0.95Torr)微波電力：1.87w/cm2 處理溫度：500℃形成膜厚：6nm晶圓徑：200nm
(條件A，比較例) 高頻偏壓：無處理時間：335秒
(條件B，本發明例) 高頻偏壓頻率：400kHz電力：50W(電力密度0.159W/cm2 )處理時間：130秒
(條件C，本發明例) 高頻偏壓頻率：400kHz電力：200W(電力密度0.637W/cm2 )處理時間：36秒
由表1、圖8可知氧化膜厚之底部與側壁間之選擇性之指標、亦即底部/側壁膜厚比，在未施加偏壓之比較例之條件A為1.09，相對於此，在條件B為2.09，條件C為2.43，因此可以確認其隨偏壓電力增加而上升，施加有高頻偏壓之本發明例可以削薄側壁之氧化膜厚。條件B、C之側壁膜厚均為5nm以下。
由表1、圖9可知藉由條件B、C形成矽氧化膜時，圖案110之疏部與密部間膜厚差之指標、亦即dense/open底部膜厚比分別為1.045、1.030，相較於未施加偏壓之比較例之條件A之0.767變大，因此可以確認疏部與密部間膜厚差顯著改善。
由表1、圖10可知藉由條件B、C形成矽氧化膜時，以未施加偏壓時之隅部膜厚c為1時，大幅增加為1.56、1.68，另外，隅部112之圓滑半徑之指標、亦即隅部112之曲率半徑，在未施加偏壓之比較例之條件A為1.6cm，相對於此，施加有偏壓之本發明例之條件B、C分別為2.5cm、2.7cm，因此可以確認隅部112之圓滑形狀更加被改善。此可推測為，藉由高頻偏壓之施加，氧化可以比較等方性被進行，以下說明確認此事之實驗結果。
於矽之(100)面與(110)面上，把握上述條件A~C氧化時之矽氧化膜之膜厚。圖11為橫軸取(100)面之矽氧化膜之膜厚，縱軸取(110)面之矽氧化膜之膜厚，變化高頻偏壓時彼等之關係。由該圖可知，受到高頻偏壓電力之影響，矽氧化膜之形成之面方位影響變小，因此可以確認矽氧化膜之形成可以更等方性進行。
又，本發明不限定於上述實施形態，可作各種變形實施。例如上述實施形態中，以RLSA方式之電漿處理裝置說明實施本發明方法之裝置，但是亦可為其他方式之電漿處理裝置、例如遠隔控制電漿方式、ICP電漿方式、ECR電漿方式、表面反射波電漿方式、磁控管電漿方式等之電漿處理裝置。
又，上述實施形態中，以在單晶矽之矽基板之凹凸圖案表面，形成高品質氧化膜之必要性較高的、STI之中之溝內部之氧化膜形成為例加以說明，但是亦適用在例如電晶體之多晶矽閘極側壁之氧化膜形成等、其他凹凸圖案表面，形成高品質氧化膜之必要性較高的應用。另外，在凹凸被形成、部位造成面方位不同之矽表面、例如翼片構造或溝閘極構造之3次元電晶體之製造過程中，形成作為閘極絕緣膜之矽氧化膜亦可適用。
又，上述實施形態中，以STI之中之溝內部之氧化膜形成為例加以說明，但是不限定於此，亦適用在例如多晶矽閘極蝕刻後之側面氧化、或閘極氧化膜等各種矽氧化膜之形成。
(發明效果)
依據本發明，對具有凹凸圖案之被處理體進行電漿氧化處理，使凹凸圖案之露出表面氧化而形成矽氧化膜時，係在處理氣體中之氧之比例為0.5%以上小於10%、而且處理壓力為1.3~665Pa的條件下，對載置被處理體的載置台施加高頻電力而形成電漿，因此，凸部角落部之圓滑性可以保持良好之同時，不會因圖案疏密而產生膜厚差，可以均勻膜厚形成矽氧化膜。另外，如上述說明，藉由對載置台施加高頻電力，可以更增大矽氧化膜之底部與側壁間之選擇性，更能薄化形成於側壁之氧化膜，可以適用於裝置之微細化。另外，對載置台之高頻電力施加，具有更能提升凸部角落部之圓滑性的作用，相較於單純在處理氣體中之氧之比例為0.5~10%、處理壓力為1.3~665Pa的條件下進行之情況，更能增大凸部角落部之圓滑性。
1‧‧‧腔室
1a‧‧‧底壁
2‧‧‧承受器2
3‧‧‧支撐構件
4‧‧‧導環
5‧‧‧加熱器
6‧‧‧加熱電源
7‧‧‧套筒
8‧‧‧緩衝板
8a‧‧‧排氣孔
9‧‧‧支柱
10‧‧‧開口部
11‧‧‧排氣室
11a‧‧‧空間
15‧‧‧氣體導入構件
16‧‧‧氣體供給系
17‧‧‧Ar氣體供給源
18‧‧‧N2 氣體供給源
19‧‧‧H2 氣體供給源
20‧‧‧氣體管
21‧‧‧流量控制器
22‧‧‧開關閥
23‧‧‧排氣管
24‧‧‧排氣裝置
25‧‧‧搬出入口
26‧‧‧柵閥
27‧‧‧支撐部
28‧‧‧微波透過板
29‧‧‧密封構件
31‧‧‧平面天線
32‧‧‧微波放射孔
33‧‧‧遲波構件
34‧‧‧屏蔽蓋體
34a‧‧‧冷却水流路
35‧‧‧密封構件
36‧‧‧開口部
37‧‧‧導波管
37a‧‧‧同軸導波管
37b‧‧‧矩形導波管
38‧‧‧匹配電路
39‧‧‧微波產生裝置
40‧‧‧模態轉換器
41‧‧‧內導體
50‧‧‧製程控制器
51‧‧‧使用者介面
52‧‧‧記憶部
100‧‧‧電漿處理裝置
W‧‧‧晶圓
101‧‧‧矽基板
102‧‧‧矽氧化膜
103‧‧‧矽氮化膜
104‧‧‧阻劑層
105‧‧‧溝
105a‧‧‧肩部
111、111a、111b‧‧‧矽氧化膜
112‧‧‧隅部
110‧‧‧圖案
a‧‧‧密部之側部膜厚
b‧‧‧底部膜厚
b’‧‧‧疏部之底部膜厚
c‧‧‧隅部膜厚
L1 ‧‧‧密區域之凹部之開口寬度
L2 ‧‧‧凹部之深度
圖1為本發明之方法實施適用之濺鍍處理裝置之一例之概略斷面圖。
圖2為平面天線之構造圖。
圖3為電漿中插入蘭米爾探針(Langmuir probe)掃描施加電壓時之通常之電流－電壓特性。
圖4為變化偏壓電力時之電流－電壓特性。
圖5為偏壓電力密度與電漿之電子溫度之關係圖。
圖6為STI之元件隔絕之適用例的晶圓斷面模式圖。
圖7為形成有圖案的晶圓表面附近之縱斷面模式圖。
圖8為高頻偏壓電力密度與底部/側壁膜厚比之關係圖。
圖9為高頻偏壓電力密度與底部疏密比之關係圖。
圖10為高頻偏壓電力密度與對偏壓0W之角落部膜厚增加比之關係圖。
圖11為變化高頻偏壓時，(100)面之矽氧化膜厚度與(110)面之矽氧化膜厚度之間的關係圖。
1‧‧‧腔室
1a‧‧‧底壁
2‧‧‧承受器2
3‧‧‧支撐構件
4‧‧‧導環
5‧‧‧加熱器
6‧‧‧加熱電源
7‧‧‧套筒
8‧‧‧緩衝板
8a‧‧‧排氣孔
9‧‧‧支柱
10‧‧‧開口部
11‧‧‧排氣室
11a‧‧‧空間
15‧‧‧氣體導入構件
16‧‧‧氣體供給系
17‧‧‧Ar氣體供給源
18‧‧‧N2 氣體供給源
19‧‧‧H2 氣體供給源
20‧‧‧氣體管
21‧‧‧流量控制器
22‧‧‧開關閥
23‧‧‧排氣管
24‧‧‧排氣裝置
25‧‧‧搬出入口
26‧‧‧柵閥
27‧‧‧支撐部
28‧‧‧微波透過板
29‧‧‧密封構件
31‧‧‧平面天線
32‧‧‧微波放射孔
33‧‧‧遲波構件
34‧‧‧屏蔽蓋體
34a‧‧‧冷却水流路
35‧‧‧密封構件
36‧‧‧開口部
37‧‧‧導波管
37a‧‧‧同軸導波管
37b‧‧‧矩形導波管
38‧‧‧匹配電路
39‧‧‧微波產生裝置
40‧‧‧模態轉換器
41‧‧‧內導體
50‧‧‧製程控制器
51‧‧‧使用者介面
52‧‧‧記憶部
60‧‧‧匹配電路
61‧‧‧偏壓用高頻電源
100‧‧‧電漿處理裝置

Claims (14)

  1. 一種電漿氧化處理方法，係對具有疏密之凹凸圖案之被處理體進行電漿氧化處理而形成矽氧化膜者；其特徵為包含：使具有凹凸圖案之被處理體載置於，在電漿處理裝置之處理室內設置之載置台的步驟；對上述處理室內供給氧之比例為0.5%以上小於10%之處理氣體、保持上述處理室內之壓力為1.3~665Pa的步驟；及對上述載置台施加高頻電力而形成上述處理氣體之電漿，藉由該電漿對被處理體進行氧化處理的步驟，上述處理室內之壓力為1.3~133.3Pa，上述高頻電力之輸出為相當於被處理體之單位面積0.015~5W/cm2 ，上述電漿，係藉由上述處理氣體、及利用具有多數縫隙之平面天線而被導入上述處理室內的微波，所形成之微波激發電漿，而微波輸出為0.5~5W。
  2. 如申請專利範圍第1項之電漿氧化處理方法，其中，上述處理氣體中之氧之比例為0.5~5%。
  3. 如申請專利範圍第1項之電漿氧化處理方法，其中，上述處理氣體中之氧之比例為0.5~2.5%。
  4. 如申請專利範圍第1項之電漿氧化處理方法，其中， 上述處理室內之壓力為1.3~266.6Pa。
  5. 如申請專利範圍第1項之電漿氧化處理方法，其中，上述高頻電力之輸出為相當於被處理體之單位面積0.05~1W/cm2 。
  6. 如申請專利範圍第1項之電漿氧化處理方法，其中，上述高頻電力之輸出為5~3600W。
  7. 如申請專利範圍第1項之電漿氧化處理方法，其中，上述高頻電力之頻率為300kHz~60MHz。
  8. 如申請專利範圍第7項之電漿氧化處理方法，其中，上述高頻電力之頻率為400kHz~27MHz。
  9. 如申請專利範圍第1項之電漿氧化處理方法，其中，上述處理氣體包含比例為0.1~10%之氫。
  10. 如申請專利範圍第1項之電漿氧化處理方法，其中，上述處理室內之處理溫度為200~800℃。
  11. 如申請專利範圍第1項之電漿氧化處理方法，其中，上述凹凸圖案至少形成於被處理體之矽部分。
  12. 如申請專利範圍第11項之電漿氧化處理方法，其 中，上述凹凸圖案形成於被處理體之矽部分及絕緣膜部分，至少凹部被形成於被處理體之矽部分。
  13. 一種電漿處理裝置，其特徵為具備：處理室，用於對被處理體進行電漿處理，可真空排氣；載置台，配置於上述處理室內，用於載置被處理體；處理氣體供給機構，用於對上述處理室內供給處理氣體；電漿產生機構，於上述處理室內產生上述處理氣體之電漿；及控制部，設定處理氣體中之氧之比例為0.5%以上小於10%、上述處理室內之壓力成為1.3~665Pa，對上述載置台施加高頻電力而形成上述處理氣體之電漿，藉由該電漿對被處理體施予氧化處理而加以控制，上述處理室內之壓力為1.3~133.3Pa，上述高頻電力之輸出為相當於被處理體之單位面積0.015~5W/cm2 ，上述電漿，係藉由上述處理氣體、及利用具有多數縫隙之平面天線而被導入上述處理室內的微波，所形成之微波激發電漿，而微波輸出為0.5~5W。
  14. 一種記憶媒體，係記憶有：於電腦上動作，用於控制電漿處理裝置之程式者；上述程式，執行時係於電腦上控制上述電漿處理裝置而使電漿氧化處理方法被進行，該電漿氧化處理方法包含： 使具有凹凸圖案之被處理體載置於，在電漿處理裝置之處理室內設置之載置台的步驟；對上述處理室內供給氧之比例為0.5%以上小於10%之處理氣體、保持上述處理室內之壓力為1.3~665Pa的步驟；及對上述載置台施加高頻電力而形成上述處理氣體之電漿，藉由該電漿對被處理體進行氧化處理的步驟，上述處理室內之壓力為1.3~133.3Pa，上述高頻電力之輸出為相當於被處理體之單位面積0.015~5W/cm2 ，上述電漿，係藉由上述處理氣體、及利用具有多數縫隙之平面天線而被導入上述處理室內的微波，所形成之微波激發電漿，而微波輸出為0.5~5W。
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Publication number Priority date Publication date Assignee Title
US7929798B2 (en) * 2005-12-07 2011-04-19 Micron Technology, Inc. Method and apparatus providing noise reduction while preserving edges for imagers
WO2009099252A1 (ja) * 2008-02-08 2009-08-13 Tokyo Electron Limited 絶縁膜のプラズマ改質処理方法
JP5357487B2 (ja) * 2008-09-30 2013-12-04 東京エレクトロン株式会社 シリコン酸化膜の形成方法、コンピュータ読み取り可能な記憶媒体およびプラズマ酸化処理装置
US8809199B2 (en) 2011-02-12 2014-08-19 Tokyo Electron Limited Method of etching features in silicon nitride films
JP2012216667A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ処理方法
CN102881592B (zh) * 2011-07-15 2015-08-26 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
TWI782259B (zh) 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102052936B1 (ko) * 2012-11-13 2019-12-06 삼성전자 주식회사 반도체 소자 제조 방법
CN103077883B (zh) * 2013-01-11 2016-08-24 武汉新芯集成电路制造有限公司 一种背照式cmos影像传感器制作方法
US9217201B2 (en) * 2013-03-15 2015-12-22 Applied Materials, Inc. Methods for forming layers on semiconductor substrates
US9627216B2 (en) * 2013-10-04 2017-04-18 Applied Materials, Inc. Method for forming features in a silicon containing layer
US20160218286A1 (en) 2015-01-23 2016-07-28 Macronix International Co., Ltd. Capped contact structure with variable adhesion layer thickness
CN106328593B (zh) * 2015-06-24 2019-05-31 旺宏电子股份有限公司 以金属氧化物作为基底的存储器元件及其制造方法
JP6748779B2 (ja) * 2017-03-27 2020-09-02 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、プログラム及び基板処理装置
CN112542370B (zh) * 2019-09-23 2024-04-05 中微半导体设备(上海)股份有限公司 一种等离子体处理器及其加热器组件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004049423A1 (ja) * 2002-11-26 2004-06-10 Hitachi Kokusai Electric Inc. 半導体装置の製造方法
JP2005294551A (ja) * 2004-03-31 2005-10-20 Toshiba Corp シリコン系被処理物の酸化処理方法、酸化処理装置および半導体装置の製造方法
CN1841674A (zh) * 2005-03-31 2006-10-04 株式会社东芝 硅类被处理物的处理方法、装置及半导体器件的制造方法
TW200710990A (en) * 2005-05-30 2007-03-16 Tokyo Electron Ltd Plasma processing method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998033362A1 (fr) 1997-01-29 1998-07-30 Tadahiro Ohmi Dispositif a plasma
JP3505493B2 (ja) * 1999-09-16 2004-03-08 松下電器産業株式会社 半導体装置の製造方法
JP4397491B2 (ja) * 1999-11-30 2010-01-13 財団法人国際科学振興財団 １１１面方位を表面に有するシリコンを用いた半導体装置およびその形成方法
TW498544B (en) 2000-03-13 2002-08-11 Tadahiro Ohmi Flash memory device, manufacturing and its dielectric film formation
US6368941B1 (en) * 2000-11-08 2002-04-09 United Microelectronics Corp. Fabrication of a shallow trench isolation by plasma oxidation
TWI235433B (en) 2002-07-17 2005-07-01 Tokyo Electron Ltd Oxide film forming method, oxide film forming apparatus and electronic device material
TW200511430A (en) * 2003-05-29 2005-03-16 Tokyo Electron Ltd Plasma processing apparatus and plasma processing method
US7910495B2 (en) * 2006-09-29 2011-03-22 Tokyo Electron Limited Plasma oxidizing method, plasma processing apparatus, and storage medium

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004049423A1 (ja) * 2002-11-26 2004-06-10 Hitachi Kokusai Electric Inc. 半導体装置の製造方法
JP2005294551A (ja) * 2004-03-31 2005-10-20 Toshiba Corp シリコン系被処理物の酸化処理方法、酸化処理装置および半導体装置の製造方法
CN1841674A (zh) * 2005-03-31 2006-10-04 株式会社东芝 硅类被处理物的处理方法、装置及半导体器件的制造方法
TW200710990A (en) * 2005-05-30 2007-03-16 Tokyo Electron Ltd Plasma processing method

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