KR20190038945A - 실리콘 질화물의 준원자 층 에칭 방법 - Google Patents

실리콘 질화물의 준원자 층 에칭 방법 Download PDF

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소남 디. 셰르파
알록 란잔
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도쿄엘렉트론가부시키가이샤
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Abstract

에칭 방법이 기재된다. 방법은, 실리콘 질화물을 함유하는 제1 재료 및 제1 재료와 상이한 제2 재료를 갖는 기판을 제공하는 단계, H 및 선택적으로 비활성 가스를 함유하는 제1 프로세스 가스의 플라즈마-여기에 의해 제1 화학 혼합물을 형성하는 단계, 및 기판 상의 제1 재료를 제1 화학 혼합물에 노출시키는 단계를 포함한다. 그 후에, N, F, O 및 선택적으로 비활성 원소를 함유하는 제2 프로세스 가스의 플라즈마-여기에 의해 제2 화학 혼합물을 형성하는 단계, 및 제2 재료에 대해 제1 재료를 선택적으로 에칭하도록 기판 상의 제1 재료를 제2 플라즈마-여기된 프로세스 가스에 노출시키는 단계를 포함한다.

Description

실리콘 질화물의 준원자 층 에칭 방법
본 출원은, 2016년 8월 29일 출원되어 발명의 명칭이 “METHOD OF QUASI-ATOMIC LAYER ETCHING OF SILICON NITRIDE”인 미국 가특허 출원 번호 제62/380,567호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
본 발명은 에칭을 위한 방법에 관한 것으로, 보다 상세하게는 전자 디바이스 응용을 위해 박막을 에칭하기 위한 정밀 에칭 기술에 관한 것이다.
본 발명은 집적 회로와 집적 회로용 트랜지스터 및 트랜지스터 컴포넌트와 같은 반도체 디바이스를 제조하는 방법에 관한 것이다. 반도체 디바이스의 제조에 있어서(특히, 미시적 규모로), 성막 퇴적, 에칭 마스크 생성, 패터닝, 재료 에칭 및 제거, 및 도핑 트리트먼트와 같은 다양한 제조 프로세스가 실행되고, 기판 상에 원하는 반도체 디바이스 요소를 형성하도록 반복적으로 수행된다. 역사적으로, 마이크로제조를 이용해, 트랜지스터들은 위에 배선/금속화가 형성되어 있는 하나의 평면에 생성되었고, 따라서 2차원(2D) 회로 또는 2D 제조로 특징지어졌다. 스케일링 노력으로 2D 회로에서 단위 면적당 트랜지스터의 수를 크게 증가시켰지만, 스케일링이 한자릿수 나노미터 반도체 디바이스 제조 노드로 진입함에 따라 스케일링 노력이 더욱 큰 난제에 부딪히고 있다. 반도체 디바이스 제조자들은 트랜지스터들이 서로의 상면 상에 적층되는 3차원(3D) 반도체 디바이스에 대한 요구를 표명하였다.
디바이스 구조물들이 치밀화되고 수직으로 발전함에 따라, 정밀 재료 에칭에 대한 필요성이 점점 더 강해지고 있다. 플라즈마 에칭 프로세스에 있어서 선택도, 프로파일, ARDE(aspect ratio dependent etching), 및 균일도 간의 상충관계(trade-off)가 관리하기가 어려워지지고 있다. 이들 상충관계의 균형을 맞춤으로써 패터닝 및 패턴 전사에 대한 현행 접근법은 지속가능하지 않다. 이들 상충관계에 대한 근본 원인은, 이온 에너지, 이온 플럭스, 및 라디칼 플럭스를 독립적으로 제어할 수 없다는 것에 있다. 그러나, 원자층 에칭(ALE; atomic layer etching)과 같은 자체 제한(self-limiting) 프로세스는, 에칭 프로세스를 표면 개질 및 개질된 표면 영역 제거의 순차적 단계들로 분리함으로써 이들 상충관계를 벗어나려는 실행가능한 경로를 제공하며, 그에 의해 라디칼 플럭스와 이온 플럭스 및 에너지의 역할의 구분을 가능하게 한다.
여기에서의 기술은 정밀 에칭 기술을 사용한 디바이스 제조에 관한 것이다.
에칭 방법이 기재된다. 방법은, 실리콘 질화물을 함유하는 제1 재료 및 제1 재료와 상이한 제2 재료를 갖는 기판을 제공하는 단계, H 및 선택적으로 비활성 가스를 함유하는 제1 프로세스 가스의 플라즈마-여기에 의해 제1 화학 혼합물을 형성하는 단계, 및 기판 상의 제1 재료를 제1 화학 혼합물에 노출시키는 단계를 포함한다. 그 후에, N, F, O 및 선택적으로 비활성 원소를 함유하는 제2 프로세스 가스의 플라즈마-여기에 의해 제2 화학 혼합물을 형성하는 단계, 및 제2 재료에 대해 제1 재료를 선택적으로 에칭하도록 기판 상의 제1 재료를 제2 플라즈마-여기된 프로세스 가스에 노출시키는 단계를 포함한다.
물론, 명확하게 하기 위해 본 명세서에 기재된 바와 다른 단계의 설명 순서가 제시되었다. 일반적으로, 이들 단계는 임의의 적합한 순서로 수행될 수 있다. 또한, 본 명세서에서의 다양한 특징, 기술, 구성 등의 각각이 본 개시의 상이한 곳에 설명되어 있을 수 있지만, 개념의 각각은 서로 독립적으로 또는 서로 결합하여 실행될 수 있는 것으로 의도된다. 따라서, 본 발명은 많은 다양한 방식들로 구현되고 보여질 수 있다.
이 요약 부분은 본 개시 또는 청구하는 발명의 모든 실시예 및/또는 점증적인 신규의 양상을 명시한 것은 아님을 유의하자. 대신, 이 요약은 단지 다양한 실시예들의 예비 설명 및 종래 기술 이상의 신규성의 대응점을 제공하는 것이다. 본 발명 및 실시예의 추가적인 세부사항 및/또는 가능한 관점에 대하여, 아래에 더 설명되는 바와 같은 본 개시의 상세한 설명 부분 및 대응하는 도면을 참조한다.
도 1은 실시예에 따라 기판 상의 박막을 에칭하는 방법의 개략도를 예시한다.
도 2는 실시예에 따라 기판을 에칭하는 방법을 예시한 흐름도를 제공한다.
도 3은 도 1 및 도 2에 도시된 에칭 방법을 사용하여 획득된 결과를 예시한다.
도 4 및 도 5는 도 1 및 도 2에 도시된 에칭 방법을 사용하여 획득된 추가의 결과를 예시한다.
도 6a 내지 도 6d는 도 1 및 도 2에 도시된 에칭 방법이 여러 실시예에 따라 적용될 수 있는 다양한 예시적인 제조 순서를 예시한다.
도 7a 및 도 7b는 또다른 실시예에 따라 기판 상의 박막을 에칭하는 방법의 개략도를 예시한다.
도 8은 또 다른 실시예에 따라 기판을 에칭하는 방법을 예시한 흐름도를 제공한다.
도 9a 내지 도 9d는 다양한 실시예에 따라 에칭 방법을 수행하기 위한 플라즈마 프로세싱 시스템의 개략도를 제공한다.
여기에서의 기술은 정밀 에칭 기술을 사용한 디바이스 제조에 관한 것이다. FEOL(front end of line, 예컨대, 트랜지스터 제조)에서 BEOL(back end of line, 예컨대, 상호접속부 제조)에 이르기까지 반도체 제조에 있어서 여러 사례가 나타나는데, 산화물 질화물 막(통상적으로 실리콘 함유, 본질적으로)은 높은 수준의 정밀도로 에칭되어야 한다.
반도체 제조에서 다수의 제조 순서들은 정밀 에칭 기술을 요구한다. 추후에 설명될 예는 다음을 포함한다: (1) 2D(2차원) 및 3D(3차원) 디바이스 구조물 둘 다에 대한 게이트 스페이서 에칭, (2) 멀티패터닝을 위해 측벽 이미지 전사(SIT; sidewall image transfer)를 위한 스페이서 에칭, (3) 스페이서 에칭-후(post-spacer etch) SIT 구조물로부터의 맨드릴(mandrel) 제거, 및 (4) 융기된 구조물(raised structure)로부터의 라이너 에칭.
또다른 예로서, 자가 정렬 블록(SAB; self-aligned block) 구조물의 제조가 자가 정렬 이중 패터닝(SADP; self-aligned double patterning), 자가 정렬 사중 패터닝(SAQP; self-aligned quadruple patterning), 및 자가 정렬 다중 패터닝(SAMP; self-aligned multiple patterning)의 기타 변형에서 결정적인 단계가 되었다. SAB 흐름의 일부로서, 실리콘 질화물 맨드릴은 산화물 스페이서에 대해 선택도를 가지고 이방성 에칭된다. 실리콘 질화물 맨드릴을 에칭하기 위한 현행 접근법은, 산화물 스페이서를 손상시키지 않고서 맨드릴을 에칭하도록 15를 넘는(즉, 실리콘 질화물의 에칭 속도가 실리콘 산화물의 에칭 속도보다 15배 더 큼), 필요한 선택도를 갖지 못한다.
본 발명은 SAB 제조 흐름을 가능하게 하기 위해 산화물 스페이서에 대해 매우 높은 선택도(예컨대, >15, 또는 >20, 또는 >30, 또는 >50, 또는 >80, 그리고 심지어는 >100)로 실리콘 질화물 맨드릴을 에칭할 수 있는 이방성 프로세스의 개발에 관한 것이다.
여러 실시예에 따라, 도 1 및 도 2는 박막의 에칭 방법을 예시한다. 흐름도(200)로서 도시된 방법은, 실리콘 질화물을 함유하는 제1 재료(100) 및 제1 재료(100)와 상이한 제2 재료(도시되지 않음)를 갖는 기판을 제공하고, 단계 210에서 H 및 선택적으로 비활성 가스를 함유하는 제1 프로세스 가스의 플라즈마-여기에 의해 제1 화학 혼합물(chemical mixture)을 형성하고, 단계 220에서 기판 상의 제1 재료를 제1 화학 혼합물에 노출시키는 것을 포함하며, 이들의 조합이 도 1에서 102로서 도시되어 있다. 그 후에, 방법은, 단계 230에서 N, F, O, 및 선택적으로 비활성 원소를 함유하는 제2 프로세스 가스의 플라즈마-여기에 의해 제2 화학 혼합물을 형성하고, 단계 240에서 제2 재료에 대해 제1 재료(100)를 선택적으로 에칭하도록 기판 상의 제1 재료(100)를 제2 플라즈마-여기된 프로세스 가스에 노출시키는 것을 포함하며, 이들의 조합이 도 1에서 104로서 도시되어 있다.
에칭될 제1 재료(100)는 Si3N4, 또는 보다 일반적으로 SixNy(x 및 y는 0보다 더 큰 실수임)로 표현되는 실리콘 질화물을 함유하거나, 본질적으로 실리콘 질화물로 구성되거나, 또는 실리콘 질화물로 구성된다. 제2 재료(도시되지 않음)는 실리콘 산화물, 예컨대, SiO2 또는 다른 실리콘 함유 재료, 금속 또는 금속 함유 재료, 또는 OPL(organic planarization layer), 레지스트, 또는 반사방지 코팅(ARC; antireflective coating)과 같은 유기 재료를 포함할 수 있다.
상기에 서술된 바와 같이, 제1 화학 혼합물은 제1 프로세스 가스의 플라즈마 여기로부터 형성된다. 제1 프로세스 가스는 수소(H)를 함유하고, 원자 수소(H), 분자 수소(H2), 준안정(matastable) 수소, 수소 라디칼, 또는 수소 이온, 또는 이들 중 둘 이상의 임의의 조합을 포함할 수 있다. 하나의 실시예에서, 제1 프로세스 가스는 H2, 또는 H2 및 Ar을 포함한다. 또다른 실시예에서, 제1 프로세스 가스는 본질적으로 H2로 구성되거나, 또는 H2로 구성된다. 또 다른 실시예에서, 제1 프로세스 가스는 본질적으로 H2 및 Ar로 구성되거나, 또는 H2 및 Ar로 구성된다.
상기에 또한 서술된 바와 같이, 제2 화학 혼합물은 제2 프로세스 가스의 플라즈마 여기로부터 형성된다. 제2 프로세스 가스는 질소(N), 불소(F), 및 산소(O)를 함유하고, 선택적으로 Ar(아르곤)과 같은 비활성 원소를 포함할 수 있다. 하나의 실시예에서, 제2 프로세스 가스는 NF3, O2, 및 Ar을 포함한다. 또다른 실시예에서, 제2 프로세스 가스는 본질적으로 NF3, O2, 및 Ar로 구성되거나, 또는 NF3, O2, 및 Ar로 구성된다.
제1 프로세스 및/또는 제2 프로세스 가스의 플라즈마-여기는 인시추로(in-situ)(즉, 제1 및/또는 제2 화학 혼합물은 기판과 근접하게 접하는 기체상 진공 환경 내에서 형성됨) 또는 엑스시추로(ex-situ)(즉, 제1 및/또는 제2 화학 혼합물은 기판에 대하여 원격으로 위치된 기체상 진공 환경 내에서 형성됨) 수행될 수 있다. 도 9a 내지 도 9d는 프로세스 가스의 플라즈마-여기를 용이하게 하도록 사용될 수 있는 여러 플라즈마 생성 시스템을 제공한다. 도 9a는 용량 결합 플라즈마(CCP; capacitively coupled plasma) 시스템을 예시하며, 플라즈마는 상부 평판 전극(UEL; upper plate electrode)과 하부 평판 전극(LEL; lower plate electrode) 사이의 기판 부근에 형성되고, 하부 전극은 또한 기판을 지지하고 유지하기 위한 정전 척(ESC; electrostatic chuck)으로도 작용한다. 플라즈마는 무선 주파수(RF; radio frequency) 전력을 전극 중의 적어도 하나에 결합시킴으로써 형성된다. 도 9a에 도시된 바와 같이, RF 전력은 상부 전극과 하부 전극 둘 다에 결합되고, 전력 결합은 상이한 RF 주파수를 포함할 수 있다. 대안으로서, 복수의 RF 전원이 동일 전극에 결합될 수 있다. 또한, 직류(DC) 전력이 상부 전극에 결합될 수 있다.
도 9b는 유도 결합 플라즈마(ICP; inductively coupled plasma) 시스템을 예시하며, 플라즈마는 유도성 소자(inductive element)(예컨대, 평면, 또는 솔레노이드/헬리컬 코일)와 하부 평판 전극(LEL) 사이의 기판 부근에 형성되고, 하부 전극은 또한 기판을 지지하고 유지하기 위한 정전 척(ESC)으로도 작용한다. 플라즈마는 무선 주파수(RF) 전력을 유도성 결합 소자에 결합시킴으로써 형성된다. 도 9b에 도시된 바와 같이, RF 전력은 유도성 소자와 하부 전극 둘 다에 결합되고, 전력 결합은 상이한 RF 주파수를 포함할 수 있다.
도 9c는 표면파 플라즈마(SWP; surface wave plasma) 시스템을 예시하며, 플라즈마는 슬롯형 평면 안테나(slotted plane antenna)와 하부 평판 전극(LEL) 사이의 기판 부근에 형성되고, 하부 전극은 또한 기판을 지지하고 유지하기 위한 정전 척(ESC)으로도 작용한다. 플라즈마는 도파관 및 동축선을 통해 마이크로파 주파수의 무선 주파수(RF) 전력을 슬롯형 평면 안테나에 결합시킴으로써 형성된다. 도 9c에 도시된 바와 같이, RF 전력은 슬롯형 평면 안테나와 하부 전극 둘 다에 결합되고, 전력 결합은 상이한 RF 주파수를 포함할 수 있다.
도 9d는 원격 플라즈마 시스템을 예시하며, 플라즈마는 원격 플라즈마 소스로부터 기판 부근의 프로세싱 영역으로 대전 입자의 수송을 지연시키도록 배열된 필터에 의해 기판으로부터 원격이며 기판으로부터 분리된 영역에서 형성된다. 기판은 하부 평판 전극(LEL)에 의해 지지되며, LEL은 기판을 유지하도록 정전 척(ESC)으로도 작용한다. 플라즈마는 원격으로 위치된 영역에 인접한 플라즈마 생성 디바이스에 무선 주파수(RF) 전력을 결합시킴으로써 형성된다. 도 9d에 도시된 바와 같이, RF 전력은 원격 영역에 인접한 플라즈마 생성 디바이스와 하부 전극 둘 다에 결합되고, 전력 결합은 상이한 RF 주파수를 포함할 수 있다.
도 9a 내지 도 9d의 플라즈마 프로세싱 시스템은 기재되는 스텝형 이온/라디칼 프로세스를 구현하기 위한 다양한 기술을 예시하고자 하는 것이다. 기재된 시스템들의 조합과 변형 전부 포함하는 다른 실시예도 고려해볼 수 있다.
이제 도 3 및 표 1로 가면, 화학적 기상 증착(CVD; chemical vapor deposition)에 의해 퇴적된 실리콘 질화물 막(CVD Sin)이 인접한 실리콘 산화물 막과 함께 여러 에칭 프로세스에 노출된다. 제1 예에서, 표 1에 제공된 조건에 따라, 2개의 막은 수소(H2) 플라즈마에만 노출된다. 이 이온 구동형 수소 플라즈마에서는, 2개의 막은 에칭되지 않고 막 사이에 선택도는 관찰되지 않는다. 제2 예에서, 2개의 막은 NF3 및 O2로 구성된 플라즈마에 노출된다. 이 라디칼 구동형 플라즈마에서는, 실리콘 질화물 막으로부터 11 옹스트롬이 에칭되고, 실리콘 산화물 막으로부터 1 옹스트롬만 에칭되며, 따라서 11:1의 에칭 선택도가 된다. 제3 예에서, 2개의 막은 순차적으로 수소(H2) 플라즈마에 노출된 다음, NF3 및 O2로 구성된 플라즈마에 노출된다. 이 라디칼 및 이온 구동형 순차적 플라즈마에서는, 실리콘 질화물 막으로부터 61 옹스트롬이 에칭되고, 실리콘 산화물 막에서는 실질적으로 어떠한 에칭도 관찰되지 않으며, 따라서 60:1를 넘는 에칭 선택도가 된다.
Figure pct00001
본 발명자들은, 수소 플라즈마 단계 동안 수소 이온이 실리콘 질화물 및 실리콘 산화물의 표면 영역을 풍부하게 하며, 표면 하의(sub-surface) 수소 농도를 상승시키게 된다고 추측한다: 도 4 및 도 5 참조. 도 5에 도시된 바와 같이, 수소 함량은 영역 1(고농도 개질된 표면 하의 영역)에서 최대로 증가하고, 그 다음 영역 2(중간 개질된 표면 하의 영역)에서 중간 농도 레벨을 통해 감소하고, 이어서 영역 3(원래 또는 오리지널 재료)에서 저 레벨로 감소한다. 그 다음, NF3 및 O2 플라즈마는 라디칼을 생성하며, 라디칼은 수소화된 실리콘 질화물과 선택적으로 반응하여 제2 재료, 예컨대 실리콘 산화물 또는 유기 재료의 경우보다 더 큰 속도로 휘발한다. 도 3은 각각의 예시적인 프로세스로 달성된 에칭 양을 예시한다. 그리고 도 4에 도시된 바와 같이, 에칭이 표면 하의 영역을 통해 비교적 높은 수소 농도로부터 비교적 낮은 수소 농도로 진행함에 따라, NF3 및 O2 단계 동안 달성된 에칭 양은 감소한다(또는 에칭 속도 감소).
도 6a 내지 도 6d에서, 정밀 에칭 기술을 요구하는 반도체 제조에 있어서 제조 순서들의 여러 예들이 제공된다. 각각의 예에서, 다른 재료에 대해 높은 선택도로 실리콘 질화물을 제거하는 것이 필요하며, 예는 다음을 포함한다: (1) 2D(2차원) 및 3D(3차원) 디바이스 구조물 둘 다에 대한 게이트 스페이서 에칭, (2) 멀티패터닝을 위해 측벽 이미지 전사(SIT)를 위한 스페이서 에칭, (3) 스페이서 에칭-후 SIT 구조물로부터의 맨드릴 제거, 및 (4) 융기된 구조물로부터의 라이너 에칭. 도 6a는 게이트 구조물(610)의 캡 영역으로부터 실리콘 질화물(615)을 선택적으로 제거하는 것을 예시한다. 도 6b는 자가 정렬 다중 패터닝(SAMP) 방식에서 이용되는 맨드릴(620)을 둘러싸는 캡 영역 및 푸터 영역으로부터 실리콘 질화물(625)을 선택적으로 제거하는 것을 예시한다. 도 6c는 이중 패터닝 스페이서 구조물을 남기도록 스페이서 에칭-후 구조물(630)로부터 실리콘 질화물 맨드릴(635)을 선택적으로 제거하는 것을 예시한다. 도 6d는 융기된 특징부(640)를 남기도록 실리콘 질화물 라이너(645)를 선택적으로 제거하는 것을 예시한다.
또 다른 실시예에서, 자가 정렬 이중 패터닝(SADP), 자가 정렬 사중 패터닝(SAQP), 및 자가 정렬 다중 패터닝(SAMP)의 기타 변형에서 자가 정렬 블록(SAB) 구조물의 제조가 결정적인 단계가 되었다. SAB 흐름의 일부로서, 실리콘 질화물 맨드릴은 산화물 스페이서에 대한 선택도를 가지고 이방성 에칭된다. 실리콘 질화물 맨드릴을 에칭하기 위한 현행 접근법은, 산화물 스페이서를 손상시키지 않고서 맨드릴을 에칭하도록 15를 넘는(즉, 실리콘 질화물의 에칭 속도가 실리콘 산화물의 에칭 속도보다 15배 더 큼), 필요한 선택도를 갖지 못한다.
도 7a에 도시된 바와 같이, 기판(700)은 에칭 또는 패터닝될 하나 이상의 선택적 층(712, 714, 716)을 포함하는 막 스택(710) 위의 패터닝된 층(720)을 포함할 수 있다. 패터닝된 층(720)은 하나 이상의 추가의 층 위의 개방 특징부 패턴을 정의할 수 있다. 기판(700)은 디바이스 층을 더 포함한다. 디바이스 층은 패턴이 전사되거나 또는 타겟 재료가 제거되어야 할 워크피스 상의 임의의 박막 또는 구조물을 포함할 수 있다. 또한, 패터닝된 층(720)은 유지 층(722) 및 제거될 타겟 층(724)을 포함할 수 있다.
타겟 층(724)은 실리콘 질화물로 구성될 수 있다. 도 7a에 도시된 바와 같이, 타겟 층(724)은 유지 층(722) 내의 트렌치 또는 비아(725)를 채우며, 트렌치 또는 비아(725)는 깊이(D)(727), 폭(W)(726), 및 종횡비(D/W)를 갖는다. 종횡비는 3, 4, 또는 5보다 더 클 수 있다. 일부 구조물에 대하여, 종횡비는 10, 15, 또는 심지어 20보다 더 클 수 있다. 폭(W)(726)은 50 nm, 40 nm, 30 nm, 또는 20 nm보다 더 작을 수 있다. 일부 응용에서, 폭(W)(726)은 10 nm보다 더 작다. 유지 층(722)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 전이 금속 산화물(예컨대, 티타늄 산화물(TiOx)), 전이 금속 질화물(예컨대, 티타늄 질화물(TiNy)), 및 15 중량% 내지 50 중량% 실리콘 범위의 실리콘 함량을 갖는 실리콘 함유 유기 재료로 구성된 그룹으로부터 선택된 재료로 구성될 수 있다.
예로서, 도 7a에서의 패터닝된 층(720)은 다중 패터닝 방식에서 사용되는 맨드릴 층을 둘러싸는 스페이서 층을 포함할 수 있다. 대안으로서, 예를 들어, 도 1a의 패터닝된 층(720)은 금속 게이트 구조물과 같은 진보된 게이트 구조물로 교체될 영역을 채우는 더미 실리콘 질화물 층을 포함할 수 있다.
기판(700)은 벌크 실리콘 기판, 단결정 실리콘(도핑 또는 미도핑) 기판, SOI(semiconductor-on-insulator) 기판, 또는 예를 들어 Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP 뿐만 아니라 다른 III/V 또는 II/VI 화합물 반도체를 함유한 임의의 기타 반도체 기판, 또는 이들의 임의의 조합을 포함할 수 있다(II, III, V, VI 족은 원소 주기율표에서의 고전 또는 구형 IUPAC 표기를 지칭하며, 개정된 또는 새로운 IUPAC 표기에 따르면, 이들 족은 각각 2, 13, 15, 16족을 지칭할 것임). 기판(700)은 임의의 크기로 이루어질 수 있으며, 예를 들어 200 mm(밀리미터) 기판, 300 mm 기판, 450 mm 기판, 또는 그보다도 더 큰 기판일 수 있다. 디바이스 층은 패턴이 전사될 수 있는 임의의 막 또는 디바이스 구조물을 포함할 수 있다.
유기 층(721)은 기판(700)의 다양한 영역을 덮으며, 높은 종횡비 특징부로부터 실리콘 질화물 맨드릴이 제거되어야 할 블록 영역을 노출시킨다. 도 7b에서, 실리콘 질화물 맨드릴(714)은 실리콘 산화물 스페이서 및 유기 충전 층(721)에 최소한의 영향을 미치며 선택적으로 제거된다.
도 8은 또다른 실시예에 따라 기판을 에칭하기 위한 흐름도(800)를 제공한다. 810에서, 자가 정렬 블록(SAB) 구조물이 준비된다. 그리고 820에서, 맨드릴이 SAB 구조물의 노출된 영역으로부터 제거된다. 도 2는 실리콘 산화물 스페이서를 남기도록 높은 종횡비 특징부로부터 실리콘 질화물 맨드릴을 선택적으로 에칭하는 방법을 도시한다. 종횡비는 10을 넘을 수 있고, 다른 재료, 예컨대 실리콘 산화물 및 유기 재료에 대해 실리콘 질화물 맨드릴을 제거하기 위한 에칭 선택도는 20:1, 또는 50:1, 또는 심지어 100:1을 넘을 수 있다.
아래의 청구항에서, 임의의 종속 한정은 독립 청구항 중 어느 하나에 의존할 수 있다.
앞의 설명에서, 프로세싱 시스템의 특정 기하학 및 여기에 사용된 다양한 컴포넌트 및 프로세스의 기재와 같은 구체적인 세부사항들이 서술되었다. 그러나, 여기에서의 기술은 이들 구체적인 세부사항에서 벗어난 다른 실시예에서 실시될 수 있고, 이러한 세부사항은 설명을 위한 목적인 것이며 한정하는 것이 아님을 이해하여야 한다. 여기에 개시된 실시예는 첨부 도면을 참조하여 기재되었다. 마찬가지로, 설명을 위한 목적으로, 완전한 이해를 제공하기 위해 특정 수치, 재료 및 구성이 서술되었다. 그러나, 실시예는 이러한 구체적인 세부사항 없이도 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 컴포넌트는 유사한 참조 문자로 표시되고, 따라서 임의의 중복 기재가 생략되었을 수 있다.
다양한 실시예를 이해하는 것을 돕도록 다양한 기술들이 복수의 개별 동작들로서 기재되었다. 기재의 순서는 이 동작들이 반드시 순서에 따라야 함을 의미하는 것으로 해석되어서는 안 된다. 실제로, 이들 동작은 제시된 순서대로 수행될 필요가 없다. 기재된 동작들은 기재된 실시예와 상이한 순서로 수행될 수 있다. 추가의 실시예에서 다양한 추가의 동작이 수행될 수 있고 그리고/또는 기재된 동작들이 생략될 수도 있다.
여기에서 사용될 때에 “기판” 또는 “타겟 기판”은 일반적으로 본 발명에 따라 처리되고 있는 객체를 지칭한다. 기판은 디바이스, 구체적으로 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조물이거나, 박막과 같이 베이스 기판 구조물 위에 있거나 이를 덮는 층일 수 있다. 따라서, 기판은 임의의 특정 베이스 구조물, 하부층 또는 상부층, 패터닝된 또는 패터닝되지 않은 것에 한정되지 않으며, 오히려 임의의 이러한 층 또는 베이스 구조물, 그리고 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것을 고려할 수 있다. 기재는 기판의 특정 유형을 참조할 수 있지만, 이는 단지 설명을 위한 목적인 것이다.
당해 기술 분야에서의 숙련자는 또한, 본 발명의 동일 목적을 여전히 달성하면서 상기에 설명된 기술의 동작에 많은 변형이 행해질 수 있다는 것을 이해할 것이다. 이러한 변형은 본 개시의 범위 내에 포함되는 것으로 의도된다. 그리하여, 본 발명의 실시예의 전술한 기재는 한정하는 것으로 의도되지 않는다. 오히려 본 발명의 실시예에 대한 임의의 한정이 다음 청구항에서 제시된다.

Claims (19)

  1. 에칭 방법에 있어서,
    실리콘 질화물을 함유하는 제1 재료 및 상기 제1 재료와 상이한 제2 재료를 갖는 기판을 제공하는 단계;
    H 및 선택적으로 비활성 가스를 함유하는 제1 프로세스 가스의 플라즈마-여기에 의해 제1 화학 혼합물(chemical mixture)을 형성하는 단계;
    상기 기판 상의 상기 제1 재료를 상기 제1 화학 혼합물에 노출시키는 단계;
    N, F, O 및 선택적으로 비활성 원소를 함유하는 제2 프로세스 가스의 플라즈마-여기에 의해 제2 화학 혼합물을 형성하는 단계; 및
    상기 제2 재료에 대해 상기 제1 재료를 선택적으로 에칭하도록 상기 기판 상의 상기 제1 재료를 상기 제2 플라즈마-여기된 프로세스 가스에 노출시키는 단계를 포함하는 에칭 방법.
  2. 청구항 1에 있어서, 상기 제1 프로세스 가스는 H2를 함유하는 것인 에칭 방법.
  3. 청구항 1에 있어서, 상기 제1 프로세스 가스는 H2로 구성되는 것인 에칭 방법.
  4. 청구항 1에 있어서, 상기 제1 프로세스 가스는 H2 및 Ar로 구성되는 것인 에칭 방법.
  5. 청구항 1에 있어서, 상기 제2 프로세스 가스는 NF3, O2 및 Ar을 함유하는 것인 에칭 방법.
  6. 청구항 1에 있어서, 상기 제2 프로세스 가스는 NF3, O2 및 Ar로 구성되는 것인 에칭 방법.
  7. 청구항 1에 있어서, 상기 제1 화학 혼합물은 수소 이온을 함유하는 것인 에칭 방법.
  8. 청구항 1에 있어서, 상기 제2 화학 혼합물은 실질적으로 전하-중성 종(charge-neutral species)을 함유하는 것인 에칭 방법.
  9. 청구항 1에 있어서, 상기 제2 재료는 SiO2 및 유기 재료로 구성된 그룹으로부터 선택되는 것인 에칭 방법.
  10. 청구항 1에 있어서, 상기 제1 재료는 상기 기판 상의 융기된 특징부(raised feature)를 포함하고, 상기 제2 재료는 상기 융기된 특징부의 수직 부분에 측벽 스페이서를 형성하고, 상기 노출시키는 단계는 상기 제1 재료의 융기된 특징부를 제거하지만 상기 측벽 스페이서는 제거하지 않는 것인 에칭 방법.
  11. 청구항 1에 있어서, 상기 제1 프로세스 가스 또는 상기 제2 프로세스 가스의 플라즈마 여기는, 상부 평판 전극 및 상기 기판을 지지하는 하부 평판 전극을 포함하는 용량 결합 플라즈마 소스를 사용하여 플라즈마를 생성하는 것을 포함하는 것인 에칭 방법.
  12. 청구항 1에 있어서, 상기 제1 프로세스 가스 또는 상기 제2 프로세스 가스의 플라즈마 여기는, 유도성 소자(inductive element) 및 상기 기판을 지지하는 하부 평판 전극을 포함하는 유도 결합 플라즈마 소스를 사용하여 플라즈마를 생성하는 것을 포함하는 것인 에칭 방법.
  13. 청구항 1에 있어서, 상기 제1 프로세스 가스 또는 상기 제2 프로세스 가스의 플라즈마 여기는, 높은 라디칼 대 이온 플럭스(radical to ion flux)
    비를 생성하는 원격 플라즈마 소스를 사용하여 플라즈마를 생성하는 것을 포함하는 것인 에칭 방법.
  14. 청구항 1에 있어서,
    상기 제1 재료의 추가 부분을 점진적으로 제거하도록, 상기 제1 화학 혼합물을 형성하는 단계, 상기 제1 재료를 상기 제1 화학 혼합물에 노출시키는 단계, 상기 제2 화학 혼합물을 형성하는 단계, 및 상기 제1 재료를 상기 제2 화학 혼합물에 노출시키는 단계를 반복하는 단계를 더 포함하는 에칭 방법.
  15. 청구항 1에 있어서, 상기 제1 재료는 상기 제2 재료에 대해 100:1보다 더 큰에칭 선택도로 제거되는 것인 에칭 방법.
  16. 청구항 1에 있어서, 상기 제1 재료는 게이트 구조물 위에 컨포멀하게(conformally) 적용된 스페이서 층의 일부인 것인 에칭 방법.
  17. 청구항 1에 있어서, 상기 제1 재료는 자가 정렬 다중 패터닝(SAMP; self-aligned multi-patterning) 프로세스에서 맨드릴(mandrel) 위에 컨포멀하게 적용된 스페이서 층의 일부인 것인 에칭 방법.
  18. 청구항 1에 있어서, 상기 제1 재료는 자가 정렬 다중 패터닝(SAMP) 프로세스에서 맨드릴인 것인 에칭 방법.
  19. 청구항 1에 있어서, 상기 제1 재료는 융기된 특징부 상의 라이너 또는 리세싱된 특징부(recessed feature) 내의 라이너인 것인 에칭 방법.
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