TWI784967B - 矽氮化物之準原子層蝕刻方法 - Google Patents

矽氮化物之準原子層蝕刻方法 Download PDF

Info

Publication number
TWI784967B
TWI784967B TW106129116A TW106129116A TWI784967B TW I784967 B TWI784967 B TW I784967B TW 106129116 A TW106129116 A TW 106129116A TW 106129116 A TW106129116 A TW 106129116A TW I784967 B TWI784967 B TW I784967B
Authority
TW
Taiwan
Prior art keywords
etching method
plasma
substrate
processing gas
chemical mixture
Prior art date
Application number
TW106129116A
Other languages
English (en)
Other versions
TW201826377A (zh
Inventor
索南 夏爾巴
艾洛克 蘭傑
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW201826377A publication Critical patent/TW201826377A/zh
Application granted granted Critical
Publication of TWI784967B publication Critical patent/TWI784967B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0245—Pretreatment of the material to be coated by cleaning or etching by etching with a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B21/00—Nitrogen; Compounds thereof
    • C01B21/06—Binary compounds of nitrogen with metals, with silicon, or with boron, or with carbon, i.e. nitrides; Compounds of nitrogen with more than one metal, silicon or boron
    • C01B21/068—Binary compounds of nitrogen with metals, with silicon, or with boron, or with carbon, i.e. nitrides; Compounds of nitrogen with more than one metal, silicon or boron with silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本發明描述一種蝕刻的方法。該方法包含：提供具有包含矽氮化物的第一材料及不同於該第一材料之第二材料的一基板；藉由電漿激發包含H及選用性的一稀有氣體之第一處理氣體而形成第一化學混合物；及將在該基板上的該第一材料曝露於該第一化學混合物。之後，該方法包含：藉由電漿激發包含N、F、O及選用性的一稀有元素之第二處理氣體而形成第二化學混合物；及將在該基板上的該第一材料曝露於經電漿激發的該第二處理氣體，以相對於該第二材料選擇性地蝕該第一材料。

Description

矽氮化物之準原子層蝕刻方法
本發明關於一種用於蝕刻的方法，且尤其關於針對電子元件應用用於蝕刻薄膜的精確蝕刻技術。
〔相關申請案〕
本專利申請案主張於2016年8月29日申請、標題為“METHOD OF QUASI-ATOMIC LAYER ETCHING OF SILICON NITRIDE”之美國臨時專利申請案第62/380,567號的權利，其全部內容於此藉由參照納入本案揭示內容。
本發明關於一種製造諸如積體電路及用於積體電路的電晶體及電晶體元件之半導體元件的方法。在半導體元件的製造中(特別是在微觀尺度上)，執行各種製造製程，舉例而言，成膜沉積、蝕刻遮罩產生、圖案化、材料蝕刻和移除、及摻雜處理係重複地加以執行以在基板上形成期望的半導體元件。歷史上，使用微製程的情況下，電晶體已產生在一平面中，而配線/金屬化在上方形成，且因而以二維(2D)電路或2D製造為特徵。縮放上的努力已大幅增加2D電路中每單位面積之電晶體的數量，然而隨著縮放進入單位數奈米半導 體元件製造節點，縮放上努力遭遇更大的挑戰。半導體元件製造者已表達對於其中電晶體堆疊於彼此的頂部上之三維(3D)半導體元件的期望。
隨著元件結構緻密化及垂直地發展，對於精密材料蝕刻的需求變得更加強烈。在選擇性、輪廓、ARDE(深寬比相依的蝕刻)、及電漿蝕刻製程中的均勻性之間的權衡變得難以管理。目前藉由平衡這些權衡而進行圖案化及圖案轉移的方法係無法長期保持的。這些權衡的根本原因係無法獨立控制離子能量、離子通量、及自由基通量。然而，諸如原子層蝕刻(ALE)的自限制製程提供一種可行的方法，以藉由將蝕刻製程分成表面改質及改質之表面區域的移除之連續步驟而避開這些權衡，從而允許自由基通量及離子通量和能量之作用的分離。
此處技術關於使用精確蝕刻技術的元件製造。
本文敘述一種蝕刻的方法。該方法包含：提供具有包含矽氮化物的第一材料及不同於該第一材料之第二材料的一基板；藉由電漿激發包含H及選用性的一稀有氣體之第一處理氣體而形成第一化學混合物；及將在該基板上的該第一材料曝露於該第一化學混合物。之後，該方法包含：藉由電漿激發包含N、F、O及選用性的一稀有元素之第二處理氣體而形成第二化學混合物；及將在該基板上的該第一材料曝露於經電漿激發的該第二處理氣體，以相對於該第二材料選擇性地蝕該第一材料。
當然，如此處描述之不同步驟的討論順序已為了清楚起見而呈現。通常，這些步驟可以任何適當的順序執行。此外，雖然此處各個不同的特 徵、技術、配置等可在本揭示內容的不同地方加以討論，但吾人欲使各個概念可彼此獨立或彼此結合而實行。因此，本發明可以許多不同的方式體現及審視。
注意此發明內容章節未明確指出本揭示內容或所請發明的所有實施例及/或增加的新穎實施態樣。取而代之的是，此發明內容僅提供不同實施例的初步討論、及優於習知技術的新穎性對應點。對於本發明及實施例的額外細節及/或可能的看法，讀者可參照下方進一步討論的實施方式章節及本揭示內容之相對應的圖示。
100:第一材料
102:製程
104:製程
200:流程圖
210:步驟
220:步驟
230:步驟
240:步驟
610:閘極結構
615:矽氮化物
620:心軸
625:矽氮化物
630:蝕刻結構
635:矽氮化物心軸
640:凸起特徵部
645:襯墊
700:基板
710:膜堆疊
712:層
714:層(矽氮化物心軸)
716:層
720:圖案化層
721:有機層
722:保留層
724:目標層
725:溝槽或通孔
726:寬度
727:深度
800:流程圖
810:步驟
820:步驟
在隨附圖式中：圖1根據一實施例描繪在基板上蝕刻薄膜之方法的示意圖；圖2根據一實施例提供說明蝕刻基板之方法的流程圖；圖3說明使用圖1及2中描繪之蝕刻方法所獲得的結果；圖4及5說明使用圖1及2中描繪之蝕刻方法獲得的額外結果；圖6A至6D根據若干實施例說明可對其應用圖1及2中描繪之蝕刻方法之各種示例製造順序；圖7A及7B根據另一實施例描繪在基板上蝕刻薄膜之方法的示意圖；圖8根據又另一實施例提供說明蝕刻基板之方法的流程圖；及圖9A至9D根據各種實施例提供用於執行蝕刻的方法之電漿處理系統的示意圖。
本文的技術關於使用精確蝕刻技術的元件製造。一些例子顯示在半導體製造中之前段製程(FEOL，例如電晶體製造)及後段製程(BEOL，例如互連線製造)兩者中，其中氧化物及氮化物膜(通常本質上為含矽的)需要以高精度蝕刻。
半導體製造中的許多製造序列需要精確的蝕刻技術。後續將討論的例子包含：(1)用於2D(二維)及3D(三維)元件結構兩者的閘極間隔件蝕刻、(2)針對多重圖案化之用於側壁影像轉移(SIT)的間隔件蝕刻、(3)自後間隔件蝕刻SIT結構移除心軸、及(4)自凸起的結構蝕刻襯墊。
作為另一示例，自對準塊體(SAB)結構之製造已成為在自對準雙重圖案化(SADP)、自對準四重圖案化(SAQP)、及自對準多重圖案化(SAMP)之其他變化中的關鍵步驟。作為SAB流程的一部分，矽氮化物心軸係以相對於氧化物間隔件之選擇性加以非等向性蝕刻。目前蝕刻矽氮化物心軸的方法不具有所需之超過15的選擇性(即，矽氮化物的蝕刻速率高於矽氧化物的蝕刻速率15倍)，以在不損壞氧化物間隔件的情況下蝕刻心軸。
本發明關於非等向性製程的發展，該非等向性製程可相對於氧化物間隔件以非常高的選擇性(例如>15、或>20、或>30、或>50、或>80、及甚至>100)蝕刻矽氮化物心軸，從而達成SAB製造流程。
根據幾個實施例，圖1及2說明蝕刻薄膜的方法。描繪成流程圖200的方法包含：提供具有包含矽氮化物的第一材料100及不同於第一材料100之第二材料(未顯示)的基板；在步驟210中藉由電漿激發包含H及選用性的稀有氣體之第一處理氣體而形成第一化學混合物；及在步驟220中將在基板上的第一材料曝露於該第一化學混合物，以上組合係描繪成圖1中的製程102。之後，該方 法包含：在步驟230中藉由電漿激發包含N、F、O及選用性的稀有元素之第二處理氣體而形成第二化學混合物，且在步驟240中將基板上的第一材料100曝露於第二電漿激發處理氣體，以相對於該第二材料選擇性地蝕刻第一材料100，以上組合係描繪成在圖1中的製程104。
待蝕刻的第一材料100包含矽氮化物、實質上由矽氮化物所組成、或由矽氮化物所組成，矽氮化物表示為Si3N4，或更一般地表示為SixNy，其中x和y係大於零的實數。第二材料(未顯示)可包含矽氧化物(例如SiO2)或其他含矽材料、金屬或含金屬材料、或有機材料，諸如有機平坦化層(OPL)、光阻、或抗反射層塗層(ARC)。
如上所述，第一化學混合物係自電漿激發第一處理氣體而形成。第一處理氣體包含氫(H)，且可包含原子氫(H)、分子氫(H2)、亞穩態氫、氫自由基、或氫離子、或其兩者以上的任何組合。在一實施例中，第一處理氣體包含H2、或H2及Ar。在另一實施例中，第一處理氣體實質上由H2所組成或由H2所組成。在又另一實施例中，第一處理氣體實質上由H2及Ar所組成或由H2及Ar所組成。
亦如上所述，第二化學混合物係自電漿激發第二處理氣體而加以形成。第二處理氣體包含氮(N)、氟(F)、及氧(O)，且可選用性地包含諸如Ar(氬)的稀有元素。在一實施例中，第二處理氣體包含NF3、O2、及Ar。在另一實施例中，第二處理氣體實質上由NF3、O2、及Ar所組成或由NF3、O2、及Ar所組成。
第一處理氣體及/或第二處理氣體的電漿激發可原位(即，該第一及/或第二化學混合物係在氣相、鄰近接觸基板的真空環境內形成)、或異地(即，該第一及/或第二化學混合物係在相對於基板遠程配置之氣相的真空環境內形 成)執行。圖9A至9D提供可用以促進電漿激發處理氣體的若干電漿產生系統。圖9A描繪電容耦合電漿(CCP)系統，其中電漿係在上板電極(UEL)與下板電極(LEL)之間靠近基板而形成，該下電極亦作為靜電夾頭(ESC)以支撐及固定基板。電漿係藉由將射頻(RF)功率耦合至該等電極的其中至少一者而加以形成。如圖9A所示，RF功率係耦合至上及下電極兩者，且功率耦合可包含不同的RF頻率。或者，多個RF功率源可耦合至相同的電極。此外，直流(DC)功率可耦合至上電極。
圖9B描繪感應耦合電漿(ICP)系統，其中電漿係在感應元件(例如平面的、或螺線管/螺旋的線圈)與下板電極(LEL)之間靠近基板而形成，該下電極亦作為靜電卡盤(ESC)以支撐及固定基板。電漿係藉由將射頻(RF)功率耦合至感應耦合元件而形成。如圖9B所示，RF功率係耦合至感應元件及下電極兩者，且功率耦合可包含不同的RF頻率。
圖9C描繪表面波電漿(SWP)系統，其中電漿係在槽式平面天線與下板電極(LEL)之間靠近基板而形成，該下電極亦作為靜電夾頭(ESC)以支撐及固定基板。電漿係藉由將在微波頻率的射頻(RF)功率經由波導及同軸線耦合至槽孔式平面天線而形成。如圖9C所示，RF功率係耦合至槽孔式平面天線及下電極兩者，且功率耦合可包含不同的RF頻率。
圖9D描繪遠程電漿系統，其中電漿係在遠離基板且藉由過濾器與基板分隔的區域中形成，該過濾器係配置成阻止帶電粒子從遠程電漿源傳送至靠近基板的處理區域。基板係藉由下板電極(LEL)加以支撐，該下板電極(LEL)亦作為靜電夾頭(ESC)以容納基板。電漿係藉由將射頻(RF)功率耦合至毗鄰位於遠處區域的電漿產生裝置而形成。如圖9D所示，RF功率係耦合至毗鄰遠程區域的電漿產生裝置及下電極兩者，且功率耦合可包含不同的RF頻率。
圖9A至9D的電漿處理系統係意圖描繪用於實施所描述的步驟式離子/自由基製程的各種技術。其他實施例係設想包含所描述之系統的組合及變化兩者。
現參照圖3及表1，藉由化學氣相沉積(CVD)沉積的矽氮化物膜(CVD SiN)係與毗鄰的矽氧化物膜一起曝露於幾個蝕刻製程。在第一示例中，根據表1提供的條件，該二膜係僅曝露於氫(H2)電漿。在此離子驅動的氫電漿中，該二膜未被蝕刻且在膜之間未觀察到選擇性。在第二示例中，該二膜係曝露於由NF3及O2構成的電漿。在此自由基驅動的電漿中，自矽氮化物膜蝕刻十一(11)埃，而僅從矽氧化物膜蝕刻一(1)埃，因此導致11比1的蝕刻選擇性。在第三示例中，該二膜係依序曝露於氫(H2)電漿，且接著曝露於由NF3及O2構成的電漿。在此自由基及離子驅動的序列式電漿中，自矽氮化物膜蝕刻六十一(61)埃，且實質上未觀察到矽氧化物膜的蝕刻，因此導致超過60比1的蝕刻選擇性。
Figure 106129116-A0305-02-0009-1
本發明人推測在氫電漿步驟期間的氫離子富集於矽氮化物和矽氧化物的表面區域，導致升高的次表面氫濃度；見圖4及5。如圖5所示，氫含量在區域1(重度改質的次表面區域)中增加至最大值，接著在區域2(中度改質的次表面區域)衰減通過中等濃度位準，直到其在區域3中衰減至低位準(初始或原始的材料)。接著，NF3及O2電漿產生自由基，該自由基選擇性地與氫化的矽氮化物反應且以大於第二材料(例如矽氧化物或有機材料)之更高的速率揮發。圖3描繪各示例製程達成的蝕刻量。而且，如圖4所示，當蝕刻從相對高的氫濃度至相對低的氫濃度通過次表面區域進行蝕刻時，在NF3及O2步驟期間達成的蝕刻量減小(或蝕刻速率衰減)。
在圖6A至6D中，提供在需要精確蝕刻技術之半導體製造中之製造順序的幾個示例。在各示例中，必須相對於其他材料以高選擇性移除矽氮化物，且該等示例包含：(1)用於2D(二維)及3D(三維)元件結構兩者的閘極間隔件蝕刻、(2)用於多重圖案化之側壁影像轉移(SIT)的間隔件蝕刻、(3)自後間隔件蝕刻SIT結構移除心軸、及(4)從凸起的結構蝕刻襯墊。圖6A描繪自閘極結構610的覆蓋區域選擇性地移除矽氮化物615。圖6B描繪從自對準多重圖案化(SAMP)方案中使用之心軸620周圍的覆蓋區域及底腳(footer)區域選擇性地移除矽氮化物625。圖6C描繪自後間隔件蝕刻結構630選擇性地移除矽氮化物心軸635，以留下雙重圖案化的間隔件結構。圖6D描繪選擇性地移除矽氮化物襯墊645以留下凸起特徵部640。
在又另一示例中，自對準塊體(SAB)結構之製造已成為在自對準雙重圖案化(SADP)、自對準四重圖案化(SAQP)、及自對準多重圖案化(SAMP)之其他變化中的關鍵步驟。作為SAB流程的一部分，矽氮化物心軸係 相對於氧化物間隔件選擇性地加以非等向性蝕刻。目前蝕刻矽氮化物心軸的方法不具有所需之超過15的選擇性(即，矽氮化物的蝕刻速率高於矽氧化物的蝕刻速率15倍)，以在不損壞氧化物間隔件的情況下蝕刻心軸。
如圖7A所示，基板700可包含覆蓋膜堆疊710的圖案化層720，該膜堆疊710包含待蝕刻或圖案化之一或多個選用性的層712、714及716。圖案化層720可定義覆蓋一或多個額外的層之開放的特徵部圖案。基板700更包含元件層。元件層可包含工件上之圖案待轉移至其中或目標材料待移除的任何薄膜或結構。此外，圖案化層720可包含保留層722及待移除的目標層724。
目標層724可由矽氮化物所構成。如圖7A及7B所示，目標層724填充保留層722之內的溝槽或通孔725，該溝槽或通孔725具有深度(D)727、寬度(W)726、及深寬比(D/W)。深寬比可為大於3、4、或5。對於一些結構，深寬比可為大於10、15、或甚至20。寬度(W)726可為小於50nm、40nm、30nm、或20nm。在一些應用中，寬度(W)726係小於10nm。保留層722可由選自由矽氧化物(SiOx)、矽氮氧化物(SiOxNy)、過渡金屬氧化物(例如鈦氧化物(TiOx))、過渡金屬氮化物(例如鈦氮化物(TiNy))、及含矽有機材料所組成之群組的材料所構成，該含矽有機材料具有範圍自重量15%至重量50%的矽含量。
作為一示例，圖7A中的圖案化層720可包含圍繞用於多重圖案化方案中之心軸層的間隔件層。或者，舉例而言，圖7A中的圖案化層720可包含仿製的矽氮化物層，該仿製的矽氮化物層填充將以先進閘極結構(諸如金屬閘極結構)取代的區域。
基板700可包含主體矽基板、單晶矽(摻雜或未摻雜)基板、絕緣體上半導體(SOI)基板、或包含例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、及其他III/V或II/VI族化合物之半導體、或其任何組合的任何其他半導體基板(II、III、V、VI族意指在元素週期表中傳統的或舊的IUPAC表示法；根據修訂或新的IUPAC表示法，這些族分別指第2、13、15、16族)。基板700可為任何尺寸，例如：200mm(毫米)的基板、300mm的基板、450mm的基板、或甚至更大的基板。元件層可包含可將圖案轉移進入的任何膜或元件結構。
有機層721覆蓋基板700的各種區域，且曝露塊體區域，在該塊體區域之內矽氮化物心軸係將自高深寬比特徵部移除。在圖7B中，矽氮化物心軸714係使用對矽氧化物間隔件及有機層721影響最小的方式選擇性地加以移除。
圖8根據另一實施例描繪用於蝕刻基板的流程圖800。在步驟810中，製備自對準塊體(SAB)結構。而且，在步驟820中，心軸係自SAB結構之曝露的區域移除。圖8描繪自高深寬比特徵部選擇性地蝕刻矽氮化物心軸以留下矽氧化物間隔件的方法。深寬比可超過十(10)，且用於相對於其他材料(例如矽氧化物及有機材料)移除矽氮化物心軸的蝕刻選擇性可超過20比1、或50比1、或甚至100比1。
在以下的申請專利範圍中，任何附屬項的限制可附屬於任何獨立請求項。
在先前的描述中具體細節已加以說明，諸如處理系統的特殊幾何結構及其中使用的各種元件與製程的描述。然而應理解，此處技術可在背離這些具體細節的其他實施例中加以實行，且此等細節係以解釋而非限制為目的。此處揭示的實施例已參考隨附圖示加以描述。同樣地，為了解擇的目的，特定 的數字、材料、及配置已加以說明以提供完整的理解。僅管如此，實施例可在無此等具體細節的情況下加以實施。具有實質上相同功能性結構的元件以類似的參考符號表示，且因此任何冗餘的描述可加以省略。
為了有助於理解各種實施例，各種技術係以多個分立操作加以描述。描述的順序不應被解釋為暗示這些操作係必然順序相依。的確，這些操作不需以陳述的順序加以執行。所述操作可以不同於所述實施例的順序加以執行。在額外的實施例中，各種額外的操作可加以執行及/或所述操作可加以省略。
如此處使用的「基板」或「目標基板」泛指根據本發明所處理的物件。基板可包含元件(尤其是半導體或其他電子元件)的任何材料部分或結構，及例如可為基底基板結構，諸如半導體晶圓、倍縮光罩、或基底基板結構之上或覆蓋基底基板結構的一層(諸如薄膜)。因此，基板係非限於任何特定的基底結構、底層或覆蓋層、圖案化或未圖案化，而是，係設想以包含任何這樣的層或基底結構，及層及/或基底結構的任何組合。此描述可論及特殊之基板的類型，但此係僅用於說明之目的。
精於本項技術之人士亦將理解對於以上所述技術的操作，可做出許多變化，且仍達到本發明的相同目標。此等變化係意圖由本揭示內容的範圍所包含。因此，本發明之實施例的先前描述係非意圖為限制性的。更準確地說，本發明之實施例的任何限制係呈現於以下申請專利範圍中。
200‧‧‧流程圖
210‧‧‧步驟
220‧‧‧步驟
230‧‧‧步驟
240‧‧‧步驟

Claims (19)

  1. 一種蝕刻的方法，包含：提供具有包含矽氮化物的第一材料及不同於該第一材料之第二材料的一基板，其中該第二材料係設置在該第一材料的第一側及第二側上，該第一側在橫向上與該第二側隔開，使得該第一材料介於該第一側上之該第二材料與該第二側上之該第二材料之間，且其中該第二材料包含選自由下列者組成的群組：矽氧化物、矽氮氧化物、過渡金屬氧化物、過渡金屬氮化物、及含矽有機材料，該含矽有機材料具有自重量15%至重量50%的矽含量；藉由電漿激發包含H及選用性的一稀有氣體之第一處理氣體而形成第一化學混合物；將該基板上的該第一材料曝露於該第一化學混合物，以氫化設置在該第一側上之該第二材料與該第二側上之該第二材料之間的該第一材料內之一深度，將該第一材料曝露於該第一化學混合物形成氫化的矽氮化物；之後，藉由電漿激發包含N、F、O及選用性的一稀有元素之第二處理氣體而形成第二化學混合物；及將該基板上的該第一材料曝露於經電漿激發的該第二處理氣體，以相對於該第二材料選擇性地蝕刻該第一材料的經氫化深度之至少一部分。
  2. 如申請專利範圍第1項之蝕刻的方法，其中，該第一處理氣體包含H2。
  3. 如申請專利範圍第1項之蝕刻的方法，其中，該第一處理氣體由H2所組成。
  4. 如申請專利範圍第1項之蝕刻的方法，其中，該第一處理氣體由H2及Ar所組成。
  5. 如申請專利範圍第1項之蝕刻的方法，其中，該第二處理氣體包含NF3、O2、及Ar。
  6. 如申請專利範圍第1項之蝕刻的方法，其中，該第二處理氣體由NF3、O2、及Ar所組成。
  7. 如申請專利範圍第1項之蝕刻的方法，其中，該第一化學混合物包含氫離子。
  8. 如申請專利範圍第1項之蝕刻的方法，其中，該第二化學混合物實質上包含帶電-中性物種。
  9. 如申請專利範圍第1項之蝕刻的方法，其中，該第二材料係選自由SiO2及有機材料所組成之群組。
  10. 如申請專利範圍第1項之蝕刻的方法，其中，該第一材料包含該基板上之複數凸起特徵部，該第二材料在該等凸起特徵部之垂直部分上形成側壁間隔件，且其中該曝露步驟移除該第一材料之該等凸起特徵部而不移除該側壁間隔件。
  11. 如申請專利範圍第1項之蝕刻的方法，其中，該電漿激發該第一處理氣體或該第二處理氣體的步驟，包括使用包含一上板電極及支撐該基板之一下板電極的一電容耦合電漿源產生電漿。
  12. 如申請專利範圍第1項之蝕刻的方法，其中，該電漿激發該第一處理氣體或該第二處理氣體的步驟，包括使用包含一感應元件及支撐該基板之一下板電極的一感應耦合電漿源產生電漿。
  13. 如申請專利範圍第1項之蝕刻的方法，其中，該電漿激發該第一處理氣體或該第二處理氣體的步驟，包括使用產生一高自由基對離子通量比例的一遠程電漿源產生電漿。
  14. 如申請專利範圍第1項之蝕刻的方法，更包含：重複形成該第一化學混合物、將該第一材料曝露於該第一化學混合物、形成該第二化學混合物、及將該第一材料曝露於該第二化學混合物的步驟，以逐漸移除該第一材料的額外部分。
  15. 如申請專利範圍第1項之蝕刻的方法，其中，該第一材料係以相對於該第二材料之大於100比1的蝕刻選擇性加以移除。
  16. 如申請專利範圍第1項之蝕刻的方法，其中，該第一材料係保形地塗佈在一閘極結構上之間隔層的一部分。
  17. 如申請專利範圍第1項之蝕刻的方法，其中，該第一材料係一自對準多重圖案化(SAMP)製程中保形地塗佈在心軸上之間隔層的一部分。
  18. 如申請專利範圍第1項之蝕刻的方法，其中，該第一材料係一自對準多重圖案化(SAMP)製程中的心軸。
  19. 如申請專利範圍第1項之蝕刻的方法，其中，該第一材料係一心軸，且該第二材料係該心軸上的一襯墊。
TW106129116A 2016-08-29 2017-08-28 矽氮化物之準原子層蝕刻方法 TWI784967B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662380567P 2016-08-29 2016-08-29
US62/380,567 2016-08-29

Publications (2)

Publication Number Publication Date
TW201826377A TW201826377A (zh) 2018-07-16
TWI784967B true TWI784967B (zh) 2022-12-01

Family

ID=61243377

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106129116A TWI784967B (zh) 2016-08-29 2017-08-28 矽氮化物之準原子層蝕刻方法

Country Status (4)

Country Link
US (3) US10312102B2 (zh)
KR (1) KR20190038945A (zh)
TW (1) TWI784967B (zh)
WO (1) WO2018044713A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381235B2 (en) * 2016-05-29 2019-08-13 Tokyo Electron Limited Method of selective silicon nitride etching
US10658192B2 (en) * 2017-09-13 2020-05-19 Tokyo Electron Limited Selective oxide etching method for self-aligned multiple patterning
US10607852B2 (en) * 2017-09-13 2020-03-31 Tokyo Electron Limited Selective nitride etching method for self-aligned multiple patterning
US11244856B2 (en) * 2017-09-28 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method and equipment for forming gaps in a material layer
US10629451B1 (en) 2019-02-01 2020-04-21 American Air Liquide, Inc. Method to improve profile control during selective etching of silicon nitride spacers
US11195718B2 (en) 2019-07-03 2021-12-07 Beijing E-town Semiconductor Technology Co., Ltd. Spacer open process by dual plasma

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201312652A (zh) * 2011-08-18 2013-03-16 Applied Materials Inc 用於含矽與氮之薄膜的乾式蝕刻
TW201415520A (zh) * 2012-07-20 2014-04-16 Nanoplas 用於使用電漿處理工件的裝置
US20160118302A1 (en) * 2014-02-07 2016-04-28 International Business Machines Corporation Gate structure integration scheme for fin field effect transistors
US20160211338A1 (en) * 2014-04-21 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices, FinFET Devices, and Manufacturing Methods Thereof
TW201630045A (zh) * 2015-02-13 2016-08-16 台灣積體電路製造股份有限公司 製造方法與圖案化方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3420347A1 (de) * 1983-06-01 1984-12-06 Hitachi, Ltd., Tokio/Tokyo Gas und verfahren zum selektiven aetzen von siliciumnitrid
KR100267418B1 (ko) * 1995-12-28 2000-10-16 엔도 마코토 플라스마처리방법및플라스마처리장치
US20020003126A1 (en) * 1999-04-13 2002-01-10 Ajay Kumar Method of etching silicon nitride
US6756313B2 (en) 2002-05-02 2004-06-29 Jinhan Choi Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber
US20090047447A1 (en) * 2005-08-02 2009-02-19 Sawin Herbert H Method for removing surface deposits and passivating interior surfaces of the interior of a chemical vapor deposition reactor
US7399646B2 (en) * 2005-08-23 2008-07-15 International Business Machines Corporation Magnetic devices and techniques for formation thereof
KR100829606B1 (ko) 2006-09-07 2008-05-14 삼성전자주식회사 미세 패턴의 형성 방법
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US7977249B1 (en) 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
US8008095B2 (en) * 2007-10-03 2011-08-30 International Business Machines Corporation Methods for fabricating contacts to pillar structures in integrated circuits
US7709396B2 (en) 2008-09-19 2010-05-04 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
US9093388B2 (en) * 2010-02-01 2015-07-28 Central Glass Company, Limited Dry etching agent and dry etching method using the same
KR101430093B1 (ko) 2010-03-04 2014-09-22 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법, 반도체 디바이스의 제조 방법 및 플라즈마 에칭 장치
US8268184B2 (en) * 2010-06-29 2012-09-18 Tokyo Electron Limited Etch process for reducing silicon recess
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US9039911B2 (en) * 2012-08-27 2015-05-26 Lam Research Corporation Plasma-enhanced etching in an augmented plasma processing system
US8664125B2 (en) 2011-12-23 2014-03-04 Tokyo Electron Limited Highly selective spacer etch process with reduced sidewall spacer slimming
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
FR3000601B1 (fr) * 2012-12-28 2016-12-09 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
US9257293B2 (en) 2013-03-14 2016-02-09 Applied Materials, Inc. Methods of forming silicon nitride spacers
US8980758B1 (en) * 2013-09-17 2015-03-17 Applied Materials, Inc. Methods for etching an etching stop layer utilizing a cyclical etching process
JP6462699B2 (ja) * 2013-12-30 2019-01-30 ザ ケマーズ カンパニー エフシー リミテッド ライアビリティ カンパニー チャンバクリーニング及び半導体エッチング用ガス
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9443731B1 (en) 2015-02-20 2016-09-13 Tokyo Electron Limited Material processing to achieve sub-10nm patterning
US9911620B2 (en) * 2015-02-23 2018-03-06 Lam Research Corporation Method for achieving ultra-high selectivity while etching silicon nitride
FR3041471B1 (fr) * 2015-09-18 2018-07-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation des espaceurs d'une grille d'un transistor
US10373828B2 (en) * 2016-05-29 2019-08-06 Tokyo Electron Limited Method of sidewall image transfer
KR102360404B1 (ko) * 2016-05-29 2022-02-08 도쿄엘렉트론가부시키가이샤 수소 플라즈마를 사용한 실리콘 추출 방법
US10381235B2 (en) * 2016-05-29 2019-08-13 Tokyo Electron Limited Method of selective silicon nitride etching
FR3052911B1 (fr) * 2016-06-20 2018-10-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation des espaceurs d'une grille d'un transistor
US10319613B2 (en) * 2016-12-13 2019-06-11 Tokyo Electron Limited Method of selectively etching first region made of silicon nitride against second region made of silicon oxide

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201312652A (zh) * 2011-08-18 2013-03-16 Applied Materials Inc 用於含矽與氮之薄膜的乾式蝕刻
TW201415520A (zh) * 2012-07-20 2014-04-16 Nanoplas 用於使用電漿處理工件的裝置
US20160118302A1 (en) * 2014-02-07 2016-04-28 International Business Machines Corporation Gate structure integration scheme for fin field effect transistors
US20160211338A1 (en) * 2014-04-21 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices, FinFET Devices, and Manufacturing Methods Thereof
TW201630045A (zh) * 2015-02-13 2016-08-16 台灣積體電路製造股份有限公司 製造方法與圖案化方法

Also Published As

Publication number Publication date
US20180061653A1 (en) 2018-03-01
US10312102B2 (en) 2019-06-04
US20180261462A1 (en) 2018-09-13
US10515814B2 (en) 2019-12-24
TW201826377A (zh) 2018-07-16
WO2018044713A1 (en) 2018-03-08
US10304688B2 (en) 2019-05-28
KR20190038945A (ko) 2019-04-09
US20190252197A1 (en) 2019-08-15

Similar Documents

Publication Publication Date Title
TWI784967B (zh) 矽氮化物之準原子層蝕刻方法
TWI746622B (zh) 用以製造自對準塊體結構之矽氮化物心軸的不等向性抽出方法
US10535531B2 (en) Method of cyclic plasma etching of organic film using carbon-based chemistry
US10541146B2 (en) Method of cyclic plasma etching of organic film using sulfur-based chemistry
TWI761461B (zh) 用於製造自對準塊體結構之矽氮化物心軸的異向性抽出方法
TWI785110B (zh) 用於自對準多重圖案化之選擇性氧化物蝕刻方法
TWI773767B (zh) 使用硫基化學品之電漿蝕刻含矽有機膜的方法
TWI756367B (zh) 矽氮化物之準原子層蝕刻方法
TWI810181B (zh) 使用硫及/或碳基化學品之有機膜循環電漿蝕刻方法
TWI794289B (zh) 用於自對準多重圖案化之選擇性氮化物蝕刻方法
WO2020051063A2 (en) Surface modification process