TW201630045A - 製造方法與圖案化方法 - Google Patents

製造方法與圖案化方法 Download PDF

Info

Publication number
TW201630045A
TW201630045A TW104139224A TW104139224A TW201630045A TW 201630045 A TW201630045 A TW 201630045A TW 104139224 A TW104139224 A TW 104139224A TW 104139224 A TW104139224 A TW 104139224A TW 201630045 A TW201630045 A TW 201630045A
Authority
TW
Taiwan
Prior art keywords
spacer
spacers
mandrel
layer
hard mask
Prior art date
Application number
TW104139224A
Other languages
English (en)
Other versions
TWI576897B (zh
Inventor
楊建勳
陳昭成
陳建豪
李俊鴻
陳德芳
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201630045A publication Critical patent/TW201630045A/zh
Application granted granted Critical
Publication of TWI576897B publication Critical patent/TWI576897B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明之實施例係一種形成半導體裝置之方法及多種圖案化半導體裝置之方法。一實施例為一種形成半導體裝置之方法，此方法包括：圖案化半導體裝置層上方所安置之心軸層以形成心軸；使用第一材料在心軸之側壁上形成第一組間隔墊；選擇性移除第一組間隔墊之間所安置的心軸。方法進一步包括：在移除心軸後，使用第一組間隔墊作為第一組心軸，使用第二材料在第一組心軸之側壁上形成第二組間隔墊，第二材料具有之蝕刻選擇性與第一材料之蝕刻選擇性不同，第二組間隔墊具有實質平坦的頂表面；及選擇性移除第二組間隔墊之間所安置的第一組心軸。

Description

製造方法與圖案化方法
本揭示文件有關於一種半導體裝置，特別是有關於一種半導體裝置的製造方法與圖案化方法。
隨著半導體裝置尺度不斷縮小，各種處理技術(諸如光微影術)經調適以允許用於具有愈來愈小尺寸的裝置之製造。然而，由於半導體製程需要更小的製程窗口，此等裝置之製造已接近且甚至超越光微影設備之理論極限。隨著半導體裝置不斷縮小，裝置之元件之間所需的間隔(亦即，間距)比可使用傳統光學遮罩及光微影設備製造的間距更小。
本揭示文件之一實施例為一種形成半導體裝置之製造方法，此製造方法包括：圖案化半導體裝置層上方所安置之心軸層以形成心軸；使用第一材料在心軸之側壁上形成第一組間隔墊；選擇性移除第一組間隔墊之間所安置的心軸。方法進一步包括：在移除心軸後，使用第一組間隔墊作為第一組心軸，使用第二材料在第一組心軸之側壁上形成第二組間隔墊，第二材料具有之蝕刻選擇性與第一材料之蝕刻 選擇性不同，第二組間隔墊具有大致平坦的頂表面；及選擇性移除第二組間隔墊之間所安置的第一組心軸。
本揭示文件之另一實施例為一種半導體裝置之圖案化方法，此圖案化方法包括：在半導體裝置層上方形成複數個硬遮罩層；在複數個硬遮罩層上方形成心軸層；圖案化心軸層以形成第一心軸。方法進一步包括：在形成第一心軸後，執行第一間隔墊圖案化製程，此製程包含在第一心軸之側壁上形成第一組間隔墊，第一組間隔墊包含第一材料，及選擇性移除第一心軸而未侵蝕第一組間隔墊及硬遮罩層。方法進一步包括：使用第一組間隔墊中的一個間隔墊作為第二心軸，執行第二間隔墊圖案化製程，此製程包含在第二心軸之側壁上形成第二組間隔墊，第二組間隔墊具有大致平坦的頂表面及包含第二材料，第二材料具有與第一材料不同的蝕刻選擇性；及選擇性移除第二心軸而未侵蝕第二組間隔墊及硬遮罩層。
本揭示文件之又一實施例為一種半導體裝置之圖案化方法，此圖案化方法包括：在半導體裝置層上方形成一或更多個硬遮罩層；在一或更多個硬遮罩層上方圖案化心軸層以形成第一心軸；在形成第一心軸後，迭代執行間隔墊圖案化製程，其中間隔墊圖案化製程之每個迭代進一步包含第一間隔墊圖案化製程繼之以第二間隔墊圖案化製程，其中第一間隔墊圖案化製程包含：在第一心軸及一或更多個硬遮罩層上方保形沉積包含第一材料的第一間隔墊層；執行第一間隔墊電漿蝕刻製程以在第一心軸之側壁上形成第一組間 隔墊；及選擇性移除第一心軸而未侵蝕第一組間隔墊及一或更多個硬遮罩層；及其中第二間隔墊圖案化製程包含：使用第一間隔墊圖案化製程中所形成之第一組間隔墊中的一個間隔墊作為第二心軸；在第二心軸及一或更多個硬遮罩層上方保形沉積包含第二材料的第二間隔墊層，第二材料具有與第一材料不同的蝕刻選擇性；執行第二間隔墊電漿蝕刻製程以在第二心軸之側壁上形成第二組間隔墊，第二間隔墊電漿蝕刻製程為第二組間隔墊產生大致平坦的頂表面；選擇性移除第二心軸而未侵蝕第二組間隔墊及一或更多個硬遮罩層；及使用第二組間隔墊中的一個間隔墊作為下一迭代中的第一間隔墊圖案化製程的第一心軸。
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之符號簡單說明如下：
10‧‧‧半導體裝置層
22‧‧‧硬遮罩層
24‧‧‧硬遮罩層
26‧‧‧硬遮罩層
30‧‧‧心軸層
30'‧‧‧心軸
40‧‧‧三層光阻
42‧‧‧底層
44‧‧‧中間層
46‧‧‧頂部光阻層
50‧‧‧間隔墊層
50'‧‧‧間隔墊
50f‧‧‧傾斜頂表面/刻面
60‧‧‧間隔墊層
60'‧‧‧間隔墊
60s‧‧‧頂肩
100‧‧‧半導體裝置
1010‧‧‧步驟
1020‧‧‧步驟
1030‧‧‧步驟
1040‧‧‧步驟
1050‧‧‧步驟
1060‧‧‧步驟
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之簡單說明如下：為了更全面地理解本發明之實施例及優勢，現將結合隨附圖式參考以下描述，在此等圖式中：第1圖至第11圖係根據本發明之實施例之半導體裝置之圖案化的中間階段之橫截面視圖，及第12圖圖示根據本發明之各實施例之圖案化半導體裝置的方法之流程圖。
以下將以圖式及詳細說明清楚說明本發明之精神，任何所屬技術領域中具有通常知識者在瞭解本發明之較 佳實施例後，當可由本發明所教示之技術，加以改變及修飾，其並不脫離本發明之精神與範圍。
現將詳細參考隨附圖式中所圖示之實施例。在圖式及描述中儘可能使用相同元件符號指示相同或相似部分。在圖式中，可出於清晰及便利之目的誇示形狀及厚度。此描述將特定針對形成根據本發明之方法及設備的一部分或與根據本發明之方法及設備更直接協作的元件。應理解，未特定圖示或描述之元件可採取熟習此項技術者所熟知的各種形式。一旦藉由本發明告知，許多替代及修改將對熟習此項技術者顯而易見。
貫穿本說明書，對「一個實施例」或「一實施例」之引用意謂在至少一個實施例中包括與實施例關聯描述的特定特徵、結構或特性。因此，在貫穿本說明書的各處出現用語「在一個實施例中」或「在一實施例中」不一定皆指示相同實施例。此外，在一或更多個實施例中，可以任何適宜方式組合特定特徵、結構或特性。應瞭解，以下圖式並未按比例繪製；確切而言，此等圖式僅意欲用於說明。
將關於一種藉由在薄膜方案中僅使用一個心軸層將多個圖案轉印至基板來圖案化半導體裝置層的方法描述實施例。具有高蝕刻選擇性的兩種間隔墊材料交替用於間隔墊圖案化。在一些實施例中，將一個間隔墊圖案化製程期間所形成之間隔墊用作下一間隔墊圖案化製程中的心軸。圖案中的至少一個圖案包括心軸上方保形沉積的側壁對準間隔墊。
第1圖至第11圖係根據實施例之半導體裝置100之圖案化的中間階段之橫截面視圖。第12圖圖示根據本發明之各實施例之圖案化半導體裝置的方法之流程圖。
參看第1圖，在一些實施例中，半導體裝置100包括半導體裝置層10、硬遮罩層22、24及26、心軸層30及心軸層30上方的三層光阻40。第1圖所示之層及結構(例如，硬遮罩層22、24及26以及三層光阻40)圖示了本發明之一個實施例。本技術領域中的一般技術者將瞭解，包含不同層數及材料的其他適宜結構係可能的且完全意欲包括於本發明之範疇內。半導體裝置層10係需要圖案化的層。在一些實施例中，半導體裝置層10係用於金屬接線的金屬層及由銅、鋁、類似金屬或上述之組合製成。在其他實施例中，半導體裝置層10為介電層，諸如低k介電層、聚合物層或類似者。在其他實施例中，半導體裝置層為基板及由諸如矽、鍺、金剛石或類似物之半導體材料製成。或者，亦可使用化合物材料，諸如鍺化矽、碳化矽、砷化鎵、砷化銦、磷化銦、碳化鍺矽、磷化砷鎵、磷化銦鎵、上述此等之組合及類似材料。半導體裝置層10在下文中亦可稱為基板10，條件是基板10可包含上文所描述之半導體裝置層10的實施例中的任何者。
基板10可包括主動裝置及被動裝置(未圖示)。本技術領域中的一般技術者將認識到，可使用諸如電晶體、電容器、電阻器、上述此等之組合及類似者之各種裝 置產生為半導體裝置100設計之結構及功能需求。可使用任何適宜方法形成主動裝置及被動裝置。
硬遮罩層22、24及26連續性地形成於基板10上方，如第1圖中所圖示。在一些實施例中，硬遮罩層22包含氧化物(諸如亦可充當黏著層的氧化矽)，但亦可使用其他適宜材料。在其他實施例中，硬遮罩層22可為抗反射塗層(anti-reflective coating；ARC)。抗反射塗層防止後續光微影製程中的輻射被下方層反射及干擾曝光製程。此干擾可增加光微影製程之臨界尺寸。有時，抗反射塗層被稱為抗反射層(anti-reflective layer；ARL)。在一些實施例中，抗反射塗層為無氮抗反射塗層(nitrogen-free ARC；NFARC)及由富矽氧化物(silicon-rich oxide；SRO)、碳氧化矽、類似物或上述之組合製成。在一些實施例中，藉由化學氣相沉積(chemical vapor deposition；CVD)、電漿增強CVD(plasma enhanced CVD；PECVD)、類似製程或上述之組合形成ARC 22。
在硬遮罩層22上方形成硬遮罩層24及26。在一實施例中，硬遮罩層24為金屬硬遮罩層及硬遮罩層26為介電硬遮罩層。在後續處理步驟中，使用各種光微影及蝕刻技術將圖案轉印至硬遮罩層24上。隨後可將硬遮罩層24用作蝕刻下層硬遮罩層22及基板10的圖案化遮罩。硬遮罩層24可為遮罩材料，諸如氮化矽、氮化鈦、二氧化鈦、類似材料或上述之組合。可使用一製程形成硬遮罩層24，此製程諸如CVD、物理氣相沉積(physical vapor deposition； PVD)、原子層沉積(atomic layer deposition；ALD)、類似製程或上述之組合。在一實施例中，形成硬遮罩層24以具有自約100埃至約500埃之厚度。
可在硬遮罩層24上方沉積硬遮罩層26。可將硬遮罩層26用作硬遮罩層24的遮罩圖案。在後續處理步驟中，藉由多個圖案圖案化硬遮罩層26(參看第10圖)，可隨後將圖案轉印至硬遮罩層26。硬遮罩層26可為遮罩材料，諸如氧化矽、正矽酸四乙酯(tetraethyl orthosilicate；TEOS)、SiOxCy、類似材料或上述之組合。可使用諸如CVD、ALD、類似製程或上述之組合之製程形成硬遮罩層26。在一實施例中，形成硬遮罩層26以具有自約100埃至約1000埃之厚度。
在硬遮罩層26上方形成心軸層30。心軸層30可用於形成心軸30’(參看第2圖)。心軸層30可為遮罩材料，諸如多晶矽、非晶矽、非晶碳、金屬薄膜(諸如AlOxNy)、類似材料或上述之組合，或者可圖案化及選擇性移除的任何其他材料。可使用諸如CVD、ALD、類似製程或上述之組合之製程形成心軸層30。在一實施例中，形成心軸層30以具有自約90奈米至約110奈米(諸如約100奈米)之厚度。
在心軸層30上方形成三層光阻40。三層光阻40包括頂部光阻層46、中間層44及底層42。隨著先進半導體製造製程到達了光微影製程之極限，已出現對更薄頂部光阻層的需要以實現較小製程窗口。然而，薄頂部光阻層對支撐靶層(例如，心軸層30)蝕刻可不夠穩固。三層光阻提供 相對較薄的頂部光阻層46。中間層44可包括抗反射材料(例如，背側抗反射塗料(anti-reflective coating；BARC)層)以輔助頂部光阻層46處理之曝光及聚焦。由於具有中間層44，薄頂部光阻層46僅用於圖案化中間層44。底層42可包括硬遮罩材料，諸如氮化物(例如，SiON)。使用中間層44圖案化底層42。在一些實施例中，中間層44對底層42具有高蝕刻選擇性，及在一些實施例中，底層42比中間層44厚十倍以上。因此，三層光阻40允許下層(例如，心軸層30)之穩固圖案化，同時仍提供相對較薄的頂部光阻層46。
可使用任何適宜光微影技術圖案化頂部光阻層46。舉例而言，可在頂部光阻層46上方安置光罩(未圖示)，隨後可使光罩曝露於輻射束中，輻射束可為紫外線(ultraviolet；UV)或準分子雷射(諸如自氟化氪(KrF)準分子雷射的248nm射束或自氟化氬(ArF)準分子雷射的193nm射束)。可使用浸沒微影系統執行頂部光阻層46之曝光以增加解析度及減小最小可實現間距。可執行烘乾或固化操作以硬化頂部光阻層46，及取決於使用正型光阻劑還是負型光阻劑，可使用顯影劑移除頂部光阻層46之曝光或未曝光部分中的任一者。因此，在頂部光阻層46中形成圖案(諸如第1圖中所圖示之圖案)。
第2圖圖示心軸層30經圖案化而形成心軸30’後的所得結構。在顯影及圖案化頂部光阻層46後，將圖案分別轉印至中間層44及底層42。舉例而言，可藉由一或更多個選擇性蝕刻製程轉印圖案。在選擇性蝕刻製程後，可藉 由例如修整製程(諸如各向異性電漿蝕刻製程)移除頂部光阻層46及中間層44。在一些實施例中，亦在修整製程期間移除底層42的多個部分以為後續蝕刻步驟實現更加穩定的深寬比。在一實施例中，使用底層42作為形成心軸30’的圖案化遮罩來蝕刻心軸層30。在此實施例中，藉由例如濕式清洗製程移除底層42之剩餘部分。在另一實施例中，省略修整製程，及使用三層光阻40之三層(46、44及42)中的全部三個層圖案化心軸層30。在一些實施例中，藉由乾式蝕刻製程圖案化心軸層30，其中蝕刻製程氣體包括O2、Cl2、HBr、He、NF3、類似氣體或上述之組合。為了便於圖示，第2圖僅圖示一個心軸30’，但應理解，取決於半導體裝置100之設計可形成兩個或更多個心軸30’。
在形成心軸30’後，在心軸30’及硬遮罩層26上方形成間隔墊層50，如第3圖中所圖示。在一實施例中，在心軸30’及硬遮罩層26上方保形沉積間隔墊層50以使得硬遮罩層26之頂表面上的間隔墊層之厚度與心軸30’之側壁厚度為大致相同厚度。在一些實施例中，間隔墊層50由SiO、SiN、SiON、SiC、SiCN、SiOCN、類似材料或上述之組合製成。上文用於間隔墊層50的材料在下文中稱為材料A，及包含材料A的間隔墊在下文中可因此稱為間隔墊A。材料A經選擇以具有對硬遮罩層26的高蝕刻選擇性，使得可在間隔墊層上執行後續蝕刻步驟而未侵蝕硬遮罩層26。可經由諸如ALD、CVD、PVD、類似製程或上述之組合之製程沉積間隔墊層50，但可使用任何可接受製程來形 成間隔墊層至例如自約50埃至約250埃範圍內之厚度。另外，間隔墊層50之厚度可經選擇以決定基板10中最終形成之特徵之厚度。
在心軸30’上方形成間隔墊層50後，可蝕刻間隔墊層50以曝露心軸30’及形成間隔墊50’(例如，間隔墊A)，如第4圖中所圖示。可各向異性地蝕刻間隔墊層50之頂部部分以曝露下層心軸30’及硬遮罩層26來形成間隔墊50’。沿心軸30’之側壁形成間隔墊50’。由於用於形成間隔墊50’的蝕刻製程，間隔墊50’可具有傾斜頂表面50f或刻面50f。在一實施例中，執行兩步間隔墊A電漿蝕刻製程來形成間隔墊50’。間隔墊A電漿蝕刻製程之第一步係在心軸30’及硬遮罩層26之頂表面處各向異性地蝕刻間隔墊層50以獲得間隔墊50’的直線輪廓。間隔墊A電漿蝕刻製程之第二步係移除間隔墊A電漿蝕刻製程之第一步的殘餘物及控制間隔墊輪廓。在一些實施例中，在自約5毫托至約50毫托範圍內之壓力，自約300瓦特至約1100瓦特範圍內之頂值功率，自約30伏特至約500伏特範圍內之蝕刻偏壓，自約20℃至約60℃範圍內之溫度下經由電漿蝕刻執行間隔墊A電漿蝕刻製程之第一步，其中電漿流包括自約20標準立方公分/分鐘(standard cubic centimeters per minute；sccm)至約300sccm之CF 4，約5sccm至約50sccm之O 2，約30sccm至約600sccm之HB r ，及約50sccm至約800sccm之H e 。在一些實施例中，在自約10毫托至約80毫托範圍內之壓力，自約300瓦特至約1100瓦特範圍內之頂值功率，自約30伏特 至約400伏特範圍內之蝕刻偏壓，自約20℃至約60℃範圍內之溫度下經由電漿蝕刻執行間隔墊A電漿蝕刻製程之第二步，其中電漿流包括自約2sccm至約300sccm之S i Cl 4，約50sccm至約400sccm之CH 3 F，約60sccm至約600sccm之H e ，及約20sccm至約300sccm之O 2。
參看第5圖。在形成間隔墊50’後，藉由例如心軸電漿蝕刻製程移除間隔墊50’之間所安置的心軸30’(參看第4圖)，但亦可使用其他適宜蝕刻製程。在一些實施例中，執行兩步心軸電漿蝕刻製程，其中包含主蝕刻繼之以過度蝕刻。心軸電漿蝕刻製程之主蝕刻移除心軸30’。心軸電漿蝕刻製程之過度蝕刻移除主蝕刻的殘餘物，同時保持間隔墊50’之輪廓。心軸電漿蝕刻製程對心軸材料具有高蝕刻選擇性，使得可移除心軸30’而未侵蝕間隔墊50’及硬遮罩層26。在一些實施例中，在自約5毫托至約50毫托範圍內之壓力，自約300瓦特至約1200瓦特範圍內之頂值功率，自約30伏特至約300伏特範圍內之蝕刻偏壓，自約20℃至約60℃範圍內之溫度下經由電漿蝕刻執行主蝕刻，其中電漿流包括自約30sccm至約300sccm之Cl 2，約3sccm至約100sccm之O 2，及約30sccm至約600sccm之HB r 。在一些實施例中，在自約10毫托至約100毫托範圍內之壓力，自約300瓦特至約1100瓦特範圍內之頂值功率，自約0伏特至約200伏特範圍內之蝕刻偏壓，自約20℃至約60℃範圍內之溫度下經由電漿蝕刻執行過度蝕刻，其中電漿流包括自約2 sccm至約300sccm之NF 3，約60sccm至約600sccm之H e ，及約20sccm至約300sccm之Cl 2。
第3圖中所圖示之間隔墊A層(例如，材料A層)沉積製程、第4圖中所圖示之間隔墊A電漿蝕刻製程及第5圖中所圖示之心軸移除製程在下文中稱為間隔墊A圖案化製程。
參看第6圖，在移除心軸30’後，可將間隔墊A50’(例如，間隔墊50’)用作後續間隔墊層沉積及蝕刻製程的心軸。根據一些實施例，在間隔墊A 50’及硬遮罩層26上方形成間隔墊層60。在一實施例中，在間隔墊A 50’及硬遮罩層26上方保形沉積間隔墊層60以使得硬遮罩層26之頂表面上的間隔墊層之厚度與間隔墊A 50’之側壁厚度為大致相同厚度。由於間隔墊A 50’之頂表面處的刻面，保形沉積間隔墊層60在每個間隔墊A 50’上方具有頂肩60s。在一些實施例中，間隔墊層60由非晶矽、非晶碳、III-V族材料、氮化鋁、類似材料或上述之組合製成。上文用於間隔墊層60的材料在下文中稱為材料B，及包含材料B的間隔墊在下文中可稱為間隔墊B。材料B經選擇以具有對硬遮罩層26的高蝕刻選擇性，使得可在間隔墊層上執行後續蝕刻步驟而未侵蝕硬遮罩層26。另外，材料B經選擇以具有與材料A不同的蝕刻選擇性，使得間隔墊A(或間隔墊B)可為選擇性蝕刻方式而未侵蝕間隔墊B(或間隔墊A)。可經由諸如ALD、CVD、PVD、類似製程或上述之組合的製程沉積間隔墊層 60，但可使用任何可接受製程形成間隔墊層。間隔墊層60之厚度可經選擇以決定基板10中最終形成之特徵之厚度。
在心軸50’(例如，間隔墊A 50’)上方形成間隔墊層60後，可蝕刻間隔墊層60以曝露心軸50’及形成間隔墊60’(例如，間隔墊B 60’)，如第7圖所圖示。可各向異性地蝕刻間隔墊層60之頂部部分以曝露下層心軸50’及硬遮罩層26來形成間隔墊60’。沿心軸50’之側壁形成間隔墊60’。本文描述間隔墊B電漿蝕刻製程以避免間隔墊60’之頂部部分形成刻面及為間隔墊60’實現大致平坦的頂表面60T。在間隔墊60’之頂部部分形成刻面為非所欲，因為此造成了間隔墊高度損失及減少了間隔墊60’之有效高度。舉例而言，由用於形成間隔墊的習知電漿蝕刻製程所產生之刻面可造成間隔墊高度損失大到約300埃。此大間隔墊高度損失限制了可在迭代或多重間隔墊圖案化製程中執行的間隔墊圖案化製程之數目。
根據一些實施例，間隔墊B電漿蝕刻製程可為間隔墊B 60’實現大致平坦的頂表面及將間隔墊高度損失明顯減小至約10埃至約20埃之範圍內。在本發明之一實施例中，間隔墊B電漿蝕刻製程包含表面改良製程繼之以側壁聚合物柵欄保護製程。表面改良製程使用電漿蝕刻製程改良間隔墊B 60’之頂表面之材料結構及形成硬化保護層來防止間隔墊損失。在側壁聚合物柵欄保護製程中，沿間隔墊B 60’之側壁自電漿蝕刻的副產物形成聚合物柵欄。側壁聚合物柵欄幫助各向異性蝕刻實現直線間隔墊輪廓及保護間隔墊B 60’之頂部部分(例如，第6圖中的肩60s)以減少間隔墊B 60’之頂部部分處形成刻面。
在一實施例中，在自約2毫托至約60毫托範圍內之壓力，自約300瓦特至約1400瓦特範圍內之頂值功率，自約30伏特至約900伏特範圍內之蝕刻偏壓，自約10℃至約70℃範圍內之溫度下經由電漿蝕刻執行間隔墊B表面改良製程，其中電漿流包括自約10sccm至約800sccm之H e ，約10sccm至約800sccm之A r ，及約30sccm至約800sccm之O 2。在一些實施例中，在自約2毫托至約60毫托範圍內之壓力，自約300瓦特至約1000瓦特範圍內之頂值功率，自約30伏特至約900伏特範圍內之蝕刻偏壓，自約20℃至約60℃範圍內之溫度下經由電漿蝕刻執行間隔墊B側壁聚合物柵欄保護製程，其中電漿流包括自約10sccm至約100sccm之N 2，約10sccm至約600sccm之A r ，約50sccm至約600sccm之HB r ，約5sccm至約100sccm之O 2，約5sccm至約100sccm之CF 4，約5sccm至約100sccm之NF 3，及約5sccm至約100sccm之Cl 2。
在完成間隔墊B電漿蝕刻製程後，可藉由例如間隔墊B濕式清洗製程移除製程期間所形成之副產物及聚合物柵欄。在一實施例中，間隔墊B濕式清洗製程包含SPM清洗繼之以APM清洗。根據一些實施例，SPM清洗使用H 2 SO 4：H 2 O 2溶液，亦稱為硫酸過氧化物混合物(Sulfuric Peroxide Mixture；SPM)溶液，在自約60℃至約90℃之低溫範圍下執行。根據一些實施例，APM清洗使用 NH 4 OH：H 2 O 2：H 2 O混合物，亦稱為氫氧化銨-過氧化氫混合物(Ammonium hydroxide-hydrogen Peroxide Mixture；APM)，在室溫下執行。如第7圖中所圖示，由於使用高選擇性蝕刻製程(例如，間隔墊B電漿蝕刻製程及間隔墊B濕式清洗製程)，蝕刻間隔墊B 60’而未侵蝕間隔墊A 50’。結果是，每個間隔墊A 50’之頂部部分仍具有刻面。
參看第8圖，藉由例如濕式清洗製程移除間隔墊B 60’之間所安置之心軸50’(例如，間隔墊A 50’)，但亦可使用其他適宜蝕刻製程。根據一些實施例，用於移除間隔墊A 50’的濕式清洗製程包含使用稀釋HF溶液清洗，繼之以在自約150℃至約170℃之高溫範圍下使用H 3 PO 4(磷酸)清洗。根據一些實施例，在間隔墊A 50’移除後，具有平坦頂表面的間隔墊B 60’可充當後續間隔墊層沉積及蝕刻製程的心軸。
第6圖中所圖示之間隔墊B層(亦即，材料B層)沉積製程、第7圖中所圖示之間隔墊B電漿蝕刻製程及間隔墊B濕式清洗製程以及第8圖中所圖示之心軸移除製程在下文中稱為間隔墊B圖案化製程。
取決於半導體裝置100之設計，可將間隔墊A圖案化製程及間隔墊B圖案化製程交替執行多次，直到達到預定圖案密度或間距為止。在一些實施例中，在交替執行間隔墊A圖案化製程及間隔墊B圖案化製程期間，間隔墊A圖案化製程使用自先前間隔墊B圖案化製程的間隔墊作為心軸，及間隔墊B圖案化製程使用自先前間隔墊A圖案化製程 的間隔墊作為心軸。舉例而言，使用第8圖所示之間隔墊B 60’作為心軸，可在第8圖所示之步驟後執行間隔墊A圖案化製程，在第9圖及第10圖中圖示此製程。
參看第9圖。將第8圖中所形成之具有平坦頂表面的間隔墊B 60’用作心軸，及在心軸(例如，間隔墊B 60’)及硬遮罩層26上方保形沉積間隔墊A層50。接著，如第10圖中所圖示，藉由間隔墊A電漿蝕刻製程蝕刻第9圖中所形成之間隔墊A層50以形成間隔墊A 50’。關於間隔墊A層沉積及間隔墊A電漿蝕刻製程的細節與第3圖及第4圖中所論述的類似，且本文不再重複。在第10圖中，在形成間隔墊50’後，藉由與第5圖中所論述之心軸電漿蝕刻製程類似的心軸電漿蝕刻製程選擇性蝕刻心軸(例如，間隔墊B 60’)，且本文不再重複細節。
當達到所欲圖案密度或間距時，停止交替執行的間隔墊A/間隔墊B圖案化製程。舉例而言，技術人員可選擇在間隔墊A圖案化製程(例如，第5圖或第10圖)後停止或在間隔墊B圖案化製程(例如，第8圖或在第10圖所示之步驟後執行的另一間隔墊B圖案化製程，未圖示)後停止。將最後間隔墊圖案化製程後的心軸(例如，間隔墊A或間隔墊B)用作遮罩來圖案化下層硬遮罩層(26、24及22)及基板10，如第11圖中所圖示。
上文所描述之自對準多重間隔墊圖案化製程之實施例具有許多優勢。新的自對準多重間隔墊圖案化製程明顯減少了間隔墊高度損失及改良了有效間隔墊高度。此允許 執行間隔墊A圖案化製程及間隔墊B圖案化製程之多個迭代且仍維持足夠的遮罩用於下層之後續蝕刻。與需要兩個或更多個不同心軸層及複雜薄膜方案的現有多重間隔墊圖案化製程(諸如自對準四重圖案化製程(self-aligned quadruple patterning process；SAQP))不同，本發明在薄膜方案中僅需要一個心軸層(例如，第1圖中的心軸層30)。在僅一個心軸層情況下，在心軸層之間不需要過渡層，因此本發明可避免許多與多個心軸層關聯的問題(諸如當跨多個心軸層轉印時心軸輪廓變壞)、過渡層殘餘與移除問題及薄膜介面缺陷。較少層及較簡單薄膜方案亦允許較簡單的上覆控制及產生較少微影上覆問題，從而幫助降低生產成本及改良良率。本發明可使用已證實的現有微影技術(諸如193nm浸沒微影術)來實現32nm或更小的間距，同時亦具有比新的微影方法(諸如極紫外線(extreme ultraviolet；EUV)微影術或類似方法)更低的成本及更高的產量。
第12圖圖示根據本發明之各實施例之自對準多重圖案化製程之流程圖。第12圖所示之流程圖僅為一實例，不應過分限制申請專利範圍之範疇。本技術領域中的一般技術者將識別許多變化、替代及修改。舉例而言，可添加、移除、替代、重新排列及重複第12圖中所圖示之各步驟。
參看第12圖。在步驟1010處，圖案化光阻。在步驟1020處，將光阻之圖案轉印至下層心軸層以形成心軸。在步驟1030處，執行間隔墊A圖案化製程。根據一些實 施例，間隔墊A圖案化製程包含間隔墊A層沉積製程、形成間隔墊A的間隔墊A電漿蝕刻製程及移除間隔墊A之間所安置之心軸的心軸電漿蝕刻製程，在第3圖至第5圖中圖示此等製程。在步驟1040處，使用步驟1030中所形成之間隔墊A作為心軸，執行間隔墊B圖案化製程。根據一些實施例，間隔墊B圖案化製程包含間隔墊B層沉積製程、形成間隔墊B的間隔墊B電漿蝕刻製程、用於移除間隔墊B電漿蝕刻製程之副產物的間隔墊B濕式清洗製程及用於心軸(例如，間隔墊A)移除的濕式清洗製程，在第6圖至第8圖中圖示此等製程。在步驟1050處，使用自先前間隔墊圖案化製程(例如，間隔墊B圖案化製程或間隔墊A圖案化製程)的間隔墊作為心軸，將間隔墊A圖案化製程及間隔墊B圖案化製程交替執行多次，直到達到預定圖案密度或間距為止。在步驟1060處，將自最後間隔墊圖案化製程(例如，間隔墊B圖案化製程或間隔墊A圖案化製程)的間隔墊用作遮罩來圖案化下層。
儘管已詳細描述本發明實施例及優勢，但是應理解，本文可在不脫離本發明之精神及範疇的情況下產生隨附申請專利範圍所界定之各種變化、取代及更改。此外，本申請案之範疇不欲受限於說明書中所描述之製程、機械、製造、物質組成、手段、方法及步驟之特定實施例。作為本技術領域中的一般技術者將自本發明易於瞭解，可根據本發明使用當前存在或將來發展的製程、機械、製造、物質組成、手段、方法或步驟，上述者執行與本文所描述之相應實施例 實質相同的功能或實現實質相同的結果。因此，隨附申請專利範圍意欲在範疇內包括此等製程、機械、製造、物質組成、手段、方法或步驟。
雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1010‧‧‧步驟
1020‧‧‧步驟
1030‧‧‧步驟
1040‧‧‧步驟
1050‧‧‧步驟
1060‧‧‧步驟

Claims (10)

  1. 一種製造方法，包含：圖案化一半導體裝置層上方所安置之一心軸層以形成一心軸；使用一第一材料在該心軸之側壁上形成一第一組間隔墊；選擇性移除該第一組間隔墊之間所安置的該心軸；在移除該心軸後，使用該第一組間隔墊作為一第一組心軸，使用一第二材料在該第一組心軸之側壁上形成一第二組間隔墊，該第二材料具有之一蝕刻選擇性其不同於該第一材料之一蝕刻選擇性，且該第二組間隔墊具有實質平坦的頂表面；以及選擇性移除該第二組間隔墊之間所安置的該第一組心軸。
  2. 如請求項1所述之製造方法，進一步包含：在該選擇性移除該第一組心軸後，執行一間隔墊圖案化製程之多個迭代，直到達到一預定圖案密度或間距，其中該間隔墊圖案化製程之每個迭代包含使用自一先前處理步驟或一先前迭代的間隔墊作為心軸；在該等心軸之側壁上形成新間隔墊，其中在不同迭代中交替使用該第一材料及該第二材料形成該等新間隔墊，其中在一第一迭代中使用該第一材料形成該等新間隔墊，且其中使用該第二材料所形成之該等新間隔墊具有實質平坦的頂表面；以及 選擇性移除該等新間隔墊之間所安置的該等心軸。
  3. 如請求項2所述之製造方法，進一步包含：在該間隔墊圖案化製程之一最後迭代後，使用自該間隔墊圖案化製程之該最後迭代的間隔墊作為遮罩來圖案化該半導體裝置層。
  4. 如請求項1所述之製造方法，其中該使用一第一材料在該心軸之側壁上形成該第一組間隔墊包含：在該心軸及一下層硬遮罩層上方保形沉積包含該第一材料的一間隔墊層；執行一第一電漿蝕刻製程以各向異性地蝕刻該間隔墊層及曝露該心軸及該硬遮罩層之一頂表面；以及執行一第二電漿蝕刻製程以移除該第一電漿蝕刻製程的殘餘物及控制該第一組間隔墊之一輪廓。
  5. 如請求項4所述之製造方法，其中該使用一第二材料在該第一組心軸之側壁上形成一第二組間隔墊包含：在該第一組心軸及該硬遮罩層上方保形沉積包含該第二材料的一間隔墊層；以及執行一兩步電漿蝕刻製程來各向異性地蝕刻該間隔墊層及曝露該第一組心軸及該硬遮罩層之一終止表面，該兩步電漿蝕刻製程包含：一表面改良製程；以及一側壁聚合物柵欄保護製程。
  6. 如請求項5所述之製造方法，其中該表面改良製程改良該第二組間隔墊之頂表面之一材料結構及形成一硬化保護層以減少該第二組間隔墊之頂部部分處形成刻面。
  7. 如請求項5所述之製造方法，其中該側壁聚合物柵欄保護製程之副產物沿該第二組間隔墊之側壁累積以減少該第二組間隔墊之頂部部分處形成刻面。
  8. 如請求項1所述之製造方法，其中藉由一濕式清洗製程執行該選擇性移除該第一組心軸，其中該濕式清洗製程包含使用一稀釋HF溶液清洗，繼之以在自約150℃至約170℃之一高溫範圍下使用H 3 PO 4清洗。
  9. 一種圖案化方法，包含：在一半導體裝置層上方形成複數個硬遮罩層；在該複數個硬遮罩層上方形成一心軸層；圖案化該心軸層以形成一第一組心軸；在形成該第一組心軸後，執行一第一間隔墊圖案化製程，該製程包含在該第一組心軸之側壁上形成一第一組間隔墊，該第一組間隔墊包含一第一材料；以及選擇性移除該第一組心軸而未侵蝕該第一組間隔墊及該複數個硬遮罩層；以及使用該第一組間隔墊作為一第二組心軸，執行一第二間隔墊圖案化製程，該製程包含在該第二組心軸之側壁上形成一第二組間隔墊，該第二組間隔墊具有實質平坦的頂表面及包含一第二 材料，該第二材料具有與該第一材料不同的一蝕刻選擇性；以及選擇性移除該第二組心軸而未侵蝕該第二組間隔墊及該複數個硬遮罩層。
  10. 一種圖案化方法，包含：在一半導體裝置層上方形成一或更多個硬遮罩層；在該一或更多個硬遮罩層上方圖案化一心軸層以形成一第一心軸；在形成該第一心軸後，迭代執行一間隔墊圖案化製程，其中該間隔墊圖案化製程之每個迭代進一步包含一第一間隔墊圖案化製程繼之以一第二間隔墊圖案化製程，其中該第一間隔墊圖案化製程包含在該第一心軸及該一或更多個硬遮罩層上方保形沉積包含一第一材料的一第一間隔墊層；執行一第一電漿蝕刻製程以在該第一心軸之側壁上形成一第一組間隔墊；以及選擇性移除該第一心軸而未侵蝕該第一組間隔墊及該一或更多個硬遮罩層；以及其中該第二間隔墊圖案化製程包含使用該第一間隔墊圖案化製程中所形成之該第一組間隔墊中的一個間隔墊作為一第二心軸；在該第二心軸及該一或更多個硬遮罩層上方保形沉積包含一第二材料的一第二間隔墊層，該第二材料具有與該第一材料不同的一蝕刻選擇性； 執行一第二間隔墊電漿蝕刻製程以在該第二心軸之側壁上形成一第二組間隔墊，該第二間隔墊電漿蝕刻製程為該第二組間隔墊產生實質平坦的頂表面；選擇性移除該第二心軸而未侵蝕該第二組間隔墊及該一或更多個硬遮罩層；以及使用該第二組間隔墊中的一個間隔墊作為一下一迭代中的該第一間隔墊圖案化製程的該第一心軸。
TW104139224A 2015-02-13 2015-11-25 製造方法與圖案化方法 TWI576897B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/622,385 US9472414B2 (en) 2015-02-13 2015-02-13 Self-aligned multiple spacer patterning process

Publications (2)

Publication Number Publication Date
TW201630045A true TW201630045A (zh) 2016-08-16
TWI576897B TWI576897B (zh) 2017-04-01

Family

ID=56621329

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104139224A TWI576897B (zh) 2015-02-13 2015-11-25 製造方法與圖案化方法

Country Status (3)

Country Link
US (1) US9472414B2 (zh)
CN (1) CN105895510B (zh)
TW (1) TWI576897B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI784967B (zh) * 2016-08-29 2022-12-01 日商東京威力科創股份有限公司 矽氮化物之準原子層蝕刻方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170053793A1 (en) 2015-08-17 2017-02-23 Tokyo Electron Limited Method and system for sculpting spacer sidewall mask
US9536750B1 (en) * 2015-09-30 2017-01-03 International Business Machines Corporation Method for fin formation with a self-aligned directed self-assembly process and cut-last scheme
US9711617B2 (en) * 2015-12-09 2017-07-18 International Business Machines Corporation Dual isolation fin and method of making
US10559501B2 (en) * 2016-09-20 2020-02-11 Qualcomm Incorporated Self-aligned quadruple patterning process for Fin pitch below 20nm
CN109863605A (zh) * 2016-10-20 2019-06-07 东京毅力科创株式会社 用于单个鳍片的自对准切割的方法
US10418244B2 (en) 2017-01-18 2019-09-17 Qualcomm Incorporated Modified self-aligned quadruple patterning (SAQP) processes using cut pattern masks to fabricate integrated circuit (IC) cells with reduced area
KR102277610B1 (ko) 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
CN109411337A (zh) * 2017-08-16 2019-03-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10658192B2 (en) * 2017-09-13 2020-05-19 Tokyo Electron Limited Selective oxide etching method for self-aligned multiple patterning
CN110233107A (zh) * 2018-03-05 2019-09-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20190390341A1 (en) * 2018-06-26 2019-12-26 Lam Research Corporation Deposition tool and method for depositing metal oxide films on organic materials
US11315787B2 (en) * 2019-04-17 2022-04-26 Applied Materials, Inc. Multiple spacer patterning schemes
WO2021041366A1 (en) * 2019-08-30 2021-03-04 Mattson Technology, Inc. Spacer etching process
US11302571B2 (en) 2019-10-10 2022-04-12 International Business Machines Corporation Cut integration for subtractive first metal line with bottom up second metal line
CN112825300A (zh) * 2019-11-20 2021-05-21 长鑫存储技术有限公司 半导体器件及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1153273C (zh) * 2001-03-29 2004-06-09 华邦电子股份有限公司 一种具有牺牲型填充柱的自行对准接触方法
CN1146034C (zh) * 2001-05-14 2004-04-14 世界先进积体电路股份有限公司 下埋式微细金属连线的制造方法
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
US7291560B2 (en) * 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI784967B (zh) * 2016-08-29 2022-12-01 日商東京威力科創股份有限公司 矽氮化物之準原子層蝕刻方法

Also Published As

Publication number Publication date
US20160240386A1 (en) 2016-08-18
CN105895510A (zh) 2016-08-24
CN105895510B (zh) 2019-04-12
TWI576897B (zh) 2017-04-01
US9472414B2 (en) 2016-10-18

Similar Documents

Publication Publication Date Title
TWI576897B (zh) 製造方法與圖案化方法
US9911646B2 (en) Self-aligned double spacer patterning process
US10049878B2 (en) Self-aligned patterning process
US9831117B2 (en) Self-aligned double spacer patterning process
CN110176392A (zh) 半导体制造中的间隔物限定的直接图案化方法
KR100876892B1 (ko) 반도체 소자의 제조방법
US7919414B2 (en) Method for forming fine patterns in semiconductor device
KR20070107017A (ko) 트리밍과 호환되는 라인 에지 조도 감소 방법
TW202013451A (zh) 半導體裝置的形成方法
KR20120098487A (ko) 반도체 장치의 제조 방법
TW201923834A (zh) 半導體結構的形成方法
KR102366801B1 (ko) 반도체 소자의 제조 방법
CN108573865B (zh) 半导体器件及其形成方法
US10312073B2 (en) Selective removal of carbon-containing and nitrogen-containing silicon residues
TW201505071A (zh) 半導體自對準圖案化之方法
CN111863621A (zh) 一种自对准四重图形的制作方法
CN111146082B (zh) 头对头图形的制备方法
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
KR100816210B1 (ko) 반도체 장치 형성 방법
CN107785252B (zh) 双重图形化的方法
US20220148879A1 (en) Method for treating photoresist and self-aligned double patterning method
Shamma et al. PDL oxide enabled pitch doubling
KR20090044878A (ko) 반도체 소자의 미세패턴 형성방법