KR102621967B1 - 센서티브 재료들 상에 할라이드 함유 ald 막을 집적하는 방법 - Google Patents

센서티브 재료들 상에 할라이드 함유 ald 막을 집적하는 방법 Download PDF

Info

Publication number
KR102621967B1
KR102621967B1 KR1020160094884A KR20160094884A KR102621967B1 KR 102621967 B1 KR102621967 B1 KR 102621967B1 KR 1020160094884 A KR1020160094884 A KR 1020160094884A KR 20160094884 A KR20160094884 A KR 20160094884A KR 102621967 B1 KR102621967 B1 KR 102621967B1
Authority
KR
South Korea
Prior art keywords
layer
barrier layer
sublayer
depositing
bilayer
Prior art date
Application number
KR1020160094884A
Other languages
English (en)
Other versions
KR20170013832A (ko
Inventor
존 헨리
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20170013832A publication Critical patent/KR20170013832A/ko
Application granted granted Critical
Publication of KR102621967B1 publication Critical patent/KR102621967B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/023—Formation of the switching material, e.g. layer deposition by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/26—Deposition of carbon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Abstract

본 명세서의 다양한 실시예들은 기판 상에 바이레이어 배리어 층을 증착하기 위한 방법들 및 장치에 관한 것이다. 바이레이어 배리어 층은 아래에 놓인 할라이드-센서티브 층들을 할라이드 함유 화학물질로 손상시키는 것으로부터 보호하도록 설계된 제 1 서브층뿐만 아니라 산화로 인한 손상으로부터 아래에 놓인 재료들을 보호하도록 설계된 제 2 서브층을 포함할 수도 있다. 다수의 실시예들에서, 제 1 서브층은 고 탄소 함량을 갖는 층이고, 제 2 층은 실리콘 나이트라이드이다. 실리콘 나이트라이드 제 2 서브층은, 제 1 서브층이 존재하지 않는다면, 할라이드-센서티브 재료들을 손상시킬 할라이드 함유 재료를 사용하여 증착될 수도 있다. 발생되는 바이레이어 배리어 층은 아래에 놓인 재료들에 대한 고품질의 보호를 제공한다.

Description

민감한 재료들 상에 할라이드 함유 ALD 막을 집적하는 방법{METHOD TO INTEGRATE A HALIDE-CONTAINING ALD FILM ON SENSITIVE MATERIALS}
다양한 반도체 디바이스들은 배리어 층들을 포함하도록 제조된다. 배리어 층은 디바이스 내의 재료들을 보호하도록, 예를 들어 제조 동안 대기로의 노출 및/또는 다른 층들 또는 프로세스들로의 노출로부터 발생하는 손상을 방지하도록 제공될 수도 있다. 이러한 배리어 층들은 반도체 디바이스의 열화를 지연시키거나 방지할 수 있다.
본 명세서의 다양한 실시예들은 부분적으로 제조된 반도체 디바이스 상에 바이레이어 (bilayer) 배리어 층을 증착하기 위한 방법들 및 장치에 관한 것이다. 바이레이어 배리어 층은 통상적으로 적어도 2 개의 서브층들을 포함한다. 제 1 서브층은 할라이드들 또는 제 2 서브층을 증착하도록 사용된 다른 유해한 화학물질로의 노출과 관련된 손상으로부터 아래에 놓인 재료를 보호할 수도 있다. 제 2 서브층은 산화에 대해 아래에 놓인 재료들을 보호할 수도 있다. 이러한 바이레이어 방법은 아래에 놓인 재료들이 제조 전반에 걸쳐 적절하게 보호된다는 것을 보장하는 것을 돕는다.
개시된 실시예들의 일 양태에서, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법이 제공되고, 이 방법은, (a) 할라이드-민감 재료의 제 1 층을 포함하는 기판을 제공하는 단계로서, 할라이드-민감 재료의 제 1 층은 단계 (a) 에서 제공될 때 적어도 부분적으로 노출되는, 기판을 제공하는 단계; 및 (b) (i) 기판 상에 바이레이어 배리어 층의 제 1 서브층을 증착하고, 그리고 (ii) 바이레이어 배리어 층의 제 1 서브층 상에 바이레이어 배리어 층의 제 2 서브층을 증착함으로써, 바이레이어 배리어 층을 증착하는 단계로서, 바이레이어 배리어 층의 제 1 서브층은 적어도 약 40 중량％ 탄소를 포함하고, 바이레이어 배리어 층의 제 1 서브층은 할라이드-민감 재료의 제 1 층의 노출된 부분들 상에 증착되고, 바이레이어 배리어 층의 제 2 서브층은 실리콘 나이트라이드를 포함하고, 바이레이어 배리어 층의 제 2 서브층은 할라이드 함유 화학물질을 사용하여 증착되고, 바이레이어 배리어 층의 제 2 서브층의 증착 동안, 바이레이어 배리어 층의 제 1 서브층은 할라이드-민감 재료의 제 1 층을 할라이드 함유 화학물질로부터 보호하는, 바이레이어 배리어 층을 증착하는 단계를 포함한다.
방법은 일부 경우들에서 PCRAM (phase change random access memory) 디바이스를 형성하는 맥락에서 수행될 수도 있다. 특정한 실시예들에서, 할라이드-민감 재료의 제 1 층은 칼코게나이드 (chalcogenide) 재료를 포함한다. 칼코게나이드 재료는 탄소층들 사이에 샌드위치될 수도 있다.
이들 또는 다른 실시예들에서, 바이레이어 배리어 층의 제 1 서브층은 CVD (chemical vapor deposition) 프로세스를 통해 증착된 비정질 탄소를 포함할 수도 있다. 일부 다른 실시예들에서, 바이레이어 배리어 층의 제 1 서브층은 열분해 및 폴리머화를 수반하는 프로세스를 통해 증착된 파릴렌 재료를 포함할 수도 있다. 파릴렌 재료의 일 예는 파릴렌 AF-4이다.
바이레이어 배리어 층의 제 2 서브층을 증착하기 위해 다양한 기법들이 사용될 수도 있다. 일 예에서, 단계 (c) 는 ALD (atomic layer deposition) 프로세스를 통해 바이레이어 배리어 층의 제 2 서브층을 증착하는 단계를 포함한다. 또 다른 예에서, 단계 (c) 는 CVD 프로세스를 통해 바이레이어 배리어 층의 제 2 서브층을 증착하는 단계를 포함한다. 특정한 예에서, 기판은 할라이드-민감 재료의 제 1 층 아래에 위치된 할라이드-민감 재료의 제 2 층을 포함하고, 그리고 이 방법은: (d) 단계 (c) 후에, 할라이드-민감 재료의 제 1 층은 노출시키지 않고 할라이드-민감 재료의 제 2 층의 일부분들을 노출시키는 방식으로 기판을 에칭하는 단계로서, 할라이드-민감 재료의 제 1 층은 적어도 부분적으로 바이레이어 배리어 층에 의해 커버된 채로 남아 있는, 기판을 에칭하는 단계; 및 (e) (i) 기판 상에 제 2 바이레이어 배리어 층의 제 1 서브층을 증착하고, 그리고 (ii) 제 2 바이레이어 배리어 층의 제 1 서브층 상에 제 2 바이레이어 배리어 층의 제 2 서브층을 증착함으로써 기판 상에 제 2 바이레이어 배리어 층을 증착하는 단계로서, 제 2 바이레이어 배리어 층의 제 1 서브층은 적어도 약 40 중량％ 탄소를 포함하고, 제 2 바이레이어 배리어 층의 제 1 서브층은 할라이드-민감 재료의 제 2 층의 노출된 부분들 상에 증착되고, 제 2 바이레이어 배리어 층의 제 2 서브층은 실리콘 나이트라이드를 포함하고, 제 2 바이레이어 배리어 층의 제 2 서브층은 ALD 프로세스에서 할라이드 함유 화학물질을 사용하여 증착되고, 제 2 바이레이어 배리어 층의 제 2 서브층의 증착 동안, 제 2 바이레이어 배리어 층의 제 1 서브층은 할라이드 함유 화학물질로부터 할라이드-민감 재료의 제 2 층을 보호하는, 기판 상에 제 2 바이레이어 배리어 층을 증착하는 단계를 더 포함한다.
일부 실시예들에서, 바이레이어 배리어 층의 제 1 서브층은 약 15 내지 100 Å 두께의 두께로 증착될 수도 있고, 바이레이어 배리어 층의 제 2 서브층은 적어도 약 20 Å의 두께로 증착될 수도 있다.
일부 경우들에서 할라이드 함유 화학물질은 염소를 포함할 수도 있다. 예를 들어, 할라이드 함유 화학물질은 클로로실란을 포함할 수도 있다. 일 예에서, 클로로실란은 디클로로실란이다. 디클로로실란은 질소 함유 반응물질과 조합하여 사용될 수도 있다. 일 예시적인 질소 함유 반응물질은 암모니아이다.
특정한 실시예들에서, 바이레이어 배리어 층의 제 1 서브층은 기판을 플라즈마에 노출시키는 단계를 수반하는 PECVD (plasma enhanced CVD) 프로세스를 통해 형성되고, 플라즈마는 단일 RF 주파수를 사용하여 생성된다. 플라즈마를 생성하도록 사용된 RF 주파수는 고주파수 (HF: high frequency) RF 주파수일 수도 있다. 제 1 서브층 및 제 2 서브층은 동일한 반응 챔버 내에서 또는 상이한 반응 챔버들에서 증착될 수도 있다. 일 구현예에서, 바이레이어 배리어 층의 제 1 서브층은 일 반응 챔버 내에서 증착되고, 바이레이어 배리어 층의 제 2 서브층은 동일한 반응 챔버 내에서 증착된다. 또 다른 구현예에서, 바이레이어 배리어 층의 제 1 서브층은 제 1 반응 챔버 내에서 증착되고, 바이레이어 배리어 층의 제 2 서브층은 제 2 반응 챔버 내에서 증착되고, 제 1 반응 챔버 및 제 2 반응 챔버는 멀티-챔버 툴에 함께 제공된다. 이 경우, 이 방법은 진공 조건들 하에서 기판을 제 1 반응 챔버로부터 제 2 반응 챔버로 이송하는 단계를 더 포함할 수도 있다.
다수의 경우들에서, 바이레이어 배리어 층의 제 1 서브층 및 제 2 서브층은 컨포멀하게 증착된다. 일부 경우들에서, 제 1 서브층 및 제 2 서브층 각각에 대해, 서브층의 가장 얇은 부분이 서브층의 가장 두꺼운 부분의 두께의 적어도 약 60 ％이다.
개시된 실시예들의 또 다른 양태에서, 부분적으로 제조된 반도체 디바이스상에 바이레이어 배리어 층을 증착하기 위한 장치가 제공되고, 이 장치는, 하나 이상의 반응 챔버들로서, 이들 중 적어도 하나의 반응 챔버는 바이레이어 배리어 층의 제 1 서브층을 증착하도록 구성되고, 이들 중 적어도 하나의 반응 챔버는 바이레이어 배리어 층의 제 2 서브층을 증착하도록 구성되고, 반응 챔버(들)는: 프로세스 가스를 제공하기 위한 유입부, 및 프로세스 가스 및 부산물들을 제거하기 위한 유출부를 포함하는, 하나 이상의 반응 챔버들; 및 (i) 기판 상에 바이레이어 배리어 층의 제 1 서브층을 증착하고, 그리고 (ii) 바이레이어 배리어 층의 제 1 서브층 상에 바이레이어 배리어 층의 제 2 서브층을 증착함으로써, 바이레이어 배리어 층을 증착하도록 구성된 제어기로서, 바이레이어 배리어 층의 제 1 서브층은 적어도 약 40 중량％ 탄소를 포함하고, 바이레이어 배리어 층의 제 1 서브층은 할라이드-민감 재료의 제 1 층의 노출된 부분들 상에 증착되고, 바이레이어 배리어 층의 제 2 서브층은 실리콘 나이트라이드를 포함하고, 바이레이어 배리어 층의 제 2 서브층은 할라이드 함유 화학물질을 사용하여 증착되고, 바이레이어 배리어 층의 제 2 서브층의 증착 동안, 바이레이어 배리어 층의 제 1 서브층은 할라이드-민감 재료의 제 1 층을 할라이드 함유 화학물질로부터 보호하는, 바이레이어 배리어 층을 증착하도록 구성된 제어기를 포함한다.
일 예에서, 바이레이어 배리어 층의 제 1 서브층을 증착하도록 구성된 반응 챔버는 바이레이어 배리어 층의 제 2 서브층을 증착하도록 구성된 반응 챔버와 동일하다. 이 경우, 장치는 진공 조건들 하에서 제 1 반응 챔버와 제 2 반응 챔버 사이에서 기판을 이송하기 위한 진공 이송 챔버를 더 포함할 수도 있고, 제 1 반응 챔버는 바이레이어 배리어 층의 제 1 서브층을 증착하도록 구성되고, 제 2 반응 챔버는 바이레이어 배리어 층의 제 2 서브층을 증착하도록 구성된다.
개시된 실시예들의 여전히 또 다른 양태에서, 상부에 리세스된 피처들을 갖는 기판 상에 바이레이어 배리어 층을 증착하는 방법이 제공되고, 이 방법은, (i) 기판 상에 바이레이어 배리어 층의 제 1 서브층을 증착하는 단계로서, 바이레이어 배리어 층의 제 1 서브층은 비정질 탄소 또는 탄소 함유 폴리머를 포함하고, 바이레이어 배리어 층의 제 1 서브층은 적어도 약 40 중량％의 탄소를 포함하고, 제 1 서브층은 리세스된 피처들을 라이닝하도록 컨포멀하게 증착되는, 바이레이어 배리어 층의 제 1 서브층을 증착하는 단계; 및 (ii) 바이레이어 배리어 층의 제 1 서브층 상에 바이레이어 배리어 층의 제 2 서브층을 증착하는 단계로서, 바이레이어 배리어 층의 제 2 서브층은 실리콘 나이트라이드를 포함하고, 바이레이어 배리어 층의 제 2 서브층은 할라이드 함유 화학물질을 사용하여 컨포멀하게 증착되고, 그리고 바이레이어 배리어 층의 제 2 서브층의 증착 동안, 바이레이어 배리어 층의 제 1 서브층은 할라이드 함유 화학물질로부터 아래에 놓인 바이레이어 배리어 층의 제 1 서브층을 보호하는, 바이레이어 배리어 층의 제 2 서브층을 증착하는 단계를 포함한다.
이들 및 다른 특징들은 연관된 도면들을 참조하여 이하에 기술될 것이다.
도 1a 내지 도 1e는 PCRAM (phase change random access memory) 디바이스를 형성하는 맥락에서 부분적으로 제조된 디바이스의 단면도들을 도시한다.
도 2a 내지 도 2f는 특정한 실시예들에 따른 PCRAM 디바이스를 형성하는 맥락에서 부분적으로 제조된 디바이스의 단면도들을 도시한다.
도 3a는 다양한 실시예들에 따른 바이레이어 배리어 층의 제 1 서브층으로서 사용될 수도 있는 고 탄소 함량 재료를 증착하는 방법에 대한 플로우차트를 예시한다.
도 3b는 다양한 실시예들에 따른 바이레이어 배리어 층의 제 1 서브층으로서 사용될 수도 있는 파릴렌 막을 증착하는 방법에 대한 플로우차트를 나타낸다.
도 3c는 도 3b와 관련하여 기술된 바와 같이 파릴렌 막을 형성하기 위해 사용될 수도 있는 장치의 단순화된 도면을 예시한다.
도 3d는 도 3b와 관련하여 기술된 바와 같이 파릴렌 AF-4 막을 형성하기 위해 사용될 수도 있는 반응 메커니즘을 도시한다.
도 3e는 분자층 증착 방법을 통해 막 (예를 들어, 바이레이어 배리어 층의 제 1 서브층) 을 형성하는 방법에 대한 플로우차트를 나타낸다.
도 4a는 ALD (atomic layer deposition) 방법을 통해 막 (예를 들어, 바이레이어 배리어 층의 제 2 서브층) 을 증착하는 방법에 대한 플로우차트를 나타낸다.
도 4b는 CVD 방법을 통해 막 (예를 들어, 바이레이어 배리어 층의 제 2 서브층) 을 증착하는 방법에 대한 플로우차트를 나타낸다.
도 5는 본 명세서에 기술된 다양한 기상 증착 방법들을 수행하도록 사용될 수도 있는 단일 스테이션 반응 챔버의 단순화된 도면을 예시한다.
도 6은 본 명세서에 기술된 다양한 기상 증착 방법들을 수행하도록 사용될 수도 있는 멀티-스테이션 반응 챔버의 단순화된 도면을 예시한다.
도 7은 본 명세서의 특정한 실시예들에 따른 복수의 반응 챔버들을 갖는 클러스터 툴의 단순화된 도면을 도시한다.
도 8은 테스트된 상이한 막들에 대한 누설 전류 및 항복 전압을 나타내는 표를 나타낸다.
도 9는 테스트된 상이한 타입들의 막에 대한 HCl 버블 테스트의 결과들을 예시하는 그래프를 나타낸다.
본 명세서에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", 및 "반도체 기판"은 상호교환가능하게 사용된다. 또한 "부분적으로 제조된 반도체 디바이스들"에 대한 참조가 이루어진다. 당업자는 용어 "부분적으로 제조된 반도체 디바이스"가 반도체 디바이스 웨이퍼 상의 임의의 많은 제조 단계들 동안 반도체 디바이스 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 실시예들이 반도체 웨이퍼인 워크피스 상에 구현된다는 것을 가정한다. 그러나, 실시예들은 이로 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 부가하여, 개시된 실시예들의 장점을 취할 수도 있는 다른 워크피스들이 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다. 유사하게, 이하의 기술이 주로 PCRAM (phase change random access memory) 디바이스들을 참조하지만, 실시예들은 이로 제한되지 않는다. 할라이드 함유 화학물질들로부터의 손상에 민감한 모든 부분적으로 제조된 디바이스를 포함하는, 다른 디바이스들이 개시된 실시예들의 장점을 취할 수도 있다.
이하의 기술에서, 다수의 구체적인 상세들은 제공된 실시예들의 전체적인 이해를 제공하도록 언급된다. 개시된 실시예들은 이들 구체적인 상세들 중 일부 또는 전부가 없이도 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 구체적인 실시예들과 함께 기술되지만, 개시된 실시예들로 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
많은 반도체 디바이스들은 산화에 민감한 재료들을 포함한다. 이러한 재료들은 산소 함유 대기 또는 수증기 함유 대기에 노출된다면 빠르게 열화될 수도 있다. 이러한 열화를 방지하기 위해, 이들 재료들은 배리어 층으로 빈번하게 커버된다. 배리어 층은 아래에 놓인 산화 민감 재료가 산화되지 않도록 산화제들의 통과를 차단한다.
배리어 층으로 사용된 일 재료는 실리콘 나이트라이드 (SiN) 이다. 본 명세서에 사용된 바와 같이, 용어 실리콘 나이트라이드는 도핑된 형태의 실리콘 나이트라이드 및 도핑되지 않은 형태의 실리콘 나이트라이드 양자, 뿐만 아니라 화학량적 형태의 실리콘 나이트라이드 및 비화학량적 형태의 실리콘 나이트라이드를 포함하는 것으로 이해된다. 예를 들어, 막은 일부 경우들에서 실리콘 카보나이트라이드 막, 실리콘 옥시나이트라이드 막, 등일 수도 있다. 다양한 맥락들에서, SiN은 비도전성이기 때문에 그리고 산화제들의 통과를 차단하도록 매우 잘 기능하기 때문에 배리어 층으로서 바람직하다. 또한, SiN은 PEALD (plasma enhanced atomic layer deposition) 반응들을 포함하는, ALD 반응들을 통해 증착될 수 있다. 이와 같이, 고 종횡비 피처들 (예를 들어, 적어도 약 10의 깊이/폭 종횡비를 갖는 피처들) 에 고 컨포멀성 (conformality) 으로 증착될 수 있다. PCRAM 디바이스를 형성하는 맥락에서 수행된 본 명세서의 다양한 실시예들에서, 리세스된 피처들은 적어도 약 10의 종횡비를 가질 수도 있다. 많은 경우들에서 리세스된 피처들의 종횡비는 대략 약 15이다. 이러한 피처들의 예시적인 임계 치수들 (예를 들어, 폭) 은 대략 약 300 Å, 예를 들어 약 200 내지 400 Å일 수도 있다.
그러나, SiN (특히 ALD 증착된 SiN) 은 통상적으로 할라이드 함유 화학물질을 사용하여 증착된다. 많은 경우들에서, SiN은 반응물질들 중 하나로서 디클로로실란 (DCS, H2SiCl2) 을 사용하여 증착된다. 예를 들어, DCS는 SiN 층을 형성하도록 암모니아 (NH3) 와 반응할 수도 있다. 유감스럽게도, 이러한 할라이드 함유 화학물질은 부분적으로 제조된 반도체 디바이스 내에 존재하는 특정한 할라이드-민감 재료들을 공격하고 열화시킬 수 있다. 본 명세서에 사용된 바와 같이, 할라이드-민감 재료는 할라이드 함유 화학물질에 노출될 때 열화하는 (예를 들어, 원치않게 반응하는) 재료이다.
칼코게나이드 재료들은 할라이드들에 민감한 부류의 재료들의 일 예를 제공한다. 칼코게나이드 재료들 (예를 들어, 칼코게나이드 유리, 예를 들어 GeSbTe 및 AgInSbTe) 은 상변화 메모리 디바이스들을 제조하도록 사용될 수 있다. SiN 배리어 층이 상기 언급된 화학물질을 사용하여 칼코게나이드 재료 상에 증착될 때, DCS와 NH3 간의 반응으로부터 형성된 HCl은 노출된 칼코게나이드 재료를 공격하고 열화시킬 수 있다.
도 1a 내지 도 1e는 다양한 제조 단계들 동안 부분적으로 제조된 PCRAM 반도체 디바이스의 단면도들을 나타낸다. 도 1a에 도시된 바와 같이, 재료들의 스택은, 이 예에서 옥사이드 층 (101) 인 아래에 놓인 층 상에 증착된다. 이 예의 재료들의 스택은 금속층 (102) (예를 들어, 텅스텐 또는 또 다른 금속), 제 1 탄소층 (103), 제 1 칼코게나이드층 (104), 제 2 탄소층 (105), 제 2 칼코게나이드층 (106), 제 3 탄소층 (107), 및 나이트라이드 캡층 (108) 을 포함한다. 금속층 (102) 은 전기적 콘택트 층으로서 역할을 한다. 칼코게나이드층 (104) 및 칼코게나이드층 (106) 은 디바이스의 동작 동안 상변화를 겪는 층들이다. 탄소층 (103), 탄소층 (105) 및 탄소층 (107) 은 칼코게나이드층 (104) 및 칼코게나이드층 (106) 이 서로 간섭하는 것을 방지하고, 또한 칼코게나이드층 (104) 및 칼코게나이드층 (106) 으로 하여금 상변화하게 하도록 사용된 전기적 경로를 제공한다.
프로세싱 동안, 도 1b에 도시된 바와 같이 리세스된 피처들은 스택 내로 부분적으로 에칭된다. 이 에칭 프로세스는 제 2 칼코게나이드층 (106) 을 통과하는 것을 포함하여, 스택의 일부를 에칭쓰루 (etch through) 할 수도 있다. 다음에, 도 1c에 도시된 바와 같이, 제 1 실리콘 나이트라이드 배리어 층 (109) 이 증착된다. 이 제 1 실리콘 나이트라이드 배리어 층 (109) 은 스택이 더 에칭될 때 제 2 칼코게나이드층 (106) 을 보호할 수도 있다. 예를 들어, 도 1d에 도시된 바와 같이, 프로세스는 옥사이드 층 (101) 까지 스택을 더 에칭하도록 제 2 에칭 프로세스로 계속된다. 제 1 실리콘 나이트라이드 배리어 층 (109) 이 증착되지 않으면, 일 칼코게나이드 층 (예를 들어, 칼코게나이드 층 (104)) 으로부터의 에칭 부산물들이 다른 칼코게나이드 층 (예를 들어, 칼코게나이드 층 (106)) 상에 재증착할 수 있고, 오염/디펙트들을 유발한다. 도 1d에 도시된 바와 같이, 스택이 에칭된 후 제 2 실리콘 나이트라이드 배리어 층 (110) 이 도 1e에 도시된 바와 같이 증착될 수도 있다. 절연 막 (미도시) 은 에칭된 리세스들 내에 증착될 수도 있다. 절연 막은 실리콘 옥사이드, 스핀 온 글래스, 등과 같은 옥사이드일 수도 있다.
제 1 SiN 배리어 층 (109) 및 제 2 SiN 배리어 층 (110) 은 오염 및 산화로부터 아래에 놓인 층들을 보호하는 것을 돕는다. 특히, SiN 배리어 층들은 후속하는 집적 단계들, 예를 들어 리세스들이 옥사이드 재료로 충진될 때, 산화에 대해 매우 우수한 보호를 제공한다. PCRAM 맥락에서 우수한 배리어 층으로서 기능하기 위해, SiN 배리어 층들은 (a) 저온 (예를 들어, 약 250 ℃ 이하) 에서 증착되도록, (b) 재료들이 고 종횡비 피처들에서 상대적으로 균일하게 증착되도록 우수한 단차 커버리지/컨포멀성을 나타내도록, (c) 산화에 대한 우수한 내성을 제공하도록, (d) 칼코게나이드 층들의 교차-오염을 최소화하도록, (e) 리세스된 피처들의 임계 치수에 대한 우수한 제어를 제공하도록, (f) 비도전성이 되도록, 그리고 (g) 아래에 놓인 층들에 대해 우수한 접착력을 제공하도록 배리어 층 재료로서 유리하다. 일반적으로 말하면, SiN 배리어 층들은 이들 특성들을 나타낸다. 그러나, 상기 논의된 바와 같이, 제 1 실리콘 나이트라이드 배리어 층 (109) 및/또는 제 2 실리콘 나이트라이드 배리어 층 (110) 은 통상적으로 할라이드 함유 화학물질을 사용하여 증착된다. 종종 할라이드는 염소 (예를 들어, 디클로로실란으로서 제공되고, 또한 DCS로 참조됨) 이지만, 다른 할라이드들이 일부 경우들에서 사용될 수도 있다. 할라이드 화학물질은 원치 않게 칼코게나이드층 (104) 및 칼코게나이드층 (106) 을 공격하고 열화시키는 종 (예를 들어, HCl) 을 형성하도록 다른 반응물질들 (예를 들어, 암모니아) 과 반응한다.
바이레이어 배리어 층
본 명세서의 다양한 실시예들에서, 배리어 층은 2 개의 서브층들로서 증착될 수도 있다. 2 개의 서브층들은 함께 바이레이어로서 지칭될 수도 있다. 배리어 층의 제 1 서브층은 (a) 제 1 서브층이 스택 내의 층들을 공격/열화시키지 않을 수 있고, 그리고 (b) 제 1 서브층이, 제 2 서브층을 증착할 때 존재하는 할라이드 화학물질로부터 스택 내의 층들 (특히 제 1 칼코게나이드층 (104) 및/또는 제 2 칼코게나이드층 (106)) 을 보호하도록 최적화될 수도 있다. 배리어 층의 제 2 서브층은 산화에 대해 고품질 배리어를 제공하도록 최적화될 수도 있다. 이러한 방식으로, 스택 재료들이 산화 배리어 (예를 들어, SiN) 를 증착하도록 사용된 화학물질 및 산화 양자로부터 발생하는 열화에 대해 보호될 수 있다.
도 2a 내지 도 2e는 특정한 실시예들에 따른 다양한 제조 동작들 동안 부분적으로 제조된 PCRAM 구조체의 단면도들을 제공한다. 도 2f는 도 2e의 일부의 확대도를 제공한다. 이 실시예에서, 재료들의 스택은, 이 예에서 옥사이드 층 (101) 인, 아래에 놓인 층 상에 증착된다. 스택은 금속층 (102) (예를 들어, 텅스텐 또는 또 다른 금속), 제 1 탄소층 (103), 제 1 칼코게나이드층 (104), 제 2 탄소층 (105), 제 2 칼코게나이드층 (106), 제 3 탄소층 (107), 및 나이트라이드 캡층 (108) 을 포함한다. 도 2a의 스택은 도 1a에 도시된 스택과 동일하다. 도 2b에 도시된 바와 같이, 스택은 제 1 에칭 동작에서 부분적으로 에칭된다. 이어서 도 2c에 도시된 바와 같이, 제 1 배리어 층이 증착될 수도 있다. 여기서, 제 1 배리어 층은 2 개의 서브층들 (109a 및 109b) 을 포함한다. 제 1 배리어 층의 제 1 서브층 (109a) 은 제 1 재료 (예를 들어, 비정질 탄소, 파릴렌, 또는 다른 비도전성/고 탄소 함량 재료들과 같은 탄소 재료) 일 수도 있고, 제 1 배리어 층의 제 2 서브층 (109b) 은 제 2 재료 (예를 들어, SiN 또는 산화에 대한 우수한 보호 및 제 1 서브층으로의 우수한 접착력을 제공하는 또 다른 재료) 일 수도 있다.
다음에, 리세스된 피처들은 도 2d에 도시된 바와 같이 더 에칭될 수도 있다. 스택이 에칭되고 아래에 놓인 옥사이드 층 (101) 이 노출된 후, 제 2 배리어 층은 도 2e에 도시된 바와 같이 증착될 수도 있다. 제 1 배리어 층과 같이, 제 2 배리어 층은 2 개의 서브층들로 구성될 수도 있다. 제 2 배리어 층의 제 1 서브층 (110a) 은 제 1 재료 (예를 들어, 비정질 탄소, 파릴렌, 또는 다른 비도전성/고 탄소 함량 재료들과 같은 탄소 재료) 일 수도 있고, 제 2 배리어 층의 제 2 서브층 (110b) 은 제 2 재료 (예를 들어, SiN 또는 산화에 대한 우수한 보호 및 제 1 서브층으로의 우수한 접착력을 제공하는 또 다른 재료) 일 수도 있다. 제 1 배리어 층의 제 1 서브층 (109a) 은 제 2 배리어 층의 제 1 서브층 (110a) 과 동일한 재료이거나 상이한 재료일 수도 있다. 마찬가지로, 제 1 배리어 층의 제 2 서브층 (109b) 은 제 2 배리어 층의 제 2 서브층 (110b) 과 동일한 재료이거나 상이한 재료일 수도 있다.
도 2e의 상단 모서리는 점선 박스를 도시한다. 도면의 이 부분은 도 2f에 확대도로 도시된다. 도 2a 내지 도 2f에 도시된 예에서, 제 1 배리어 층 및 제 2 배리어 층 각각은 2 개의 서브층들로 구현된다. 2 개의 서브층들은 또한 바이레이어로서 지칭될 수도 있다. 일부 실시예들에서, 단 하나의 배리어 층이 2 개의 서브층들로 구현될 수도 있다. 도 1e를 참조하면, 일부 실시예들에서 제 1 배리어 층 (109) 은 단일 배리어일 수도 있지만, 제 2 배리어 층 (110) 은 바이레이어이다. 다른 실시예들에서, 제 1 배리어 층 (109) 은 바이레이어일 수도 있지만, 제 2 배리어 층 (110) 은 단일 층이다. ALD 증착된 SiN을 포함하도록 제조된 배리어 층들은, 특히 배리어 층이 할라이드 함유 화학물질에 민감한 재료 위에 증착되는, 본 명세서에 개시된 바이레이어 기법들을 사용한 제조에 특히 적합할 수도 있다. 그러나, 본 명세서에 기술된 기법들은 이러한 맥락으로 제한되지 않는다.
도 1a 내지 도 1e 및 도 2a 내지 도 2f가 PCRAM 디바이스를 형성하는 맥락에서 제공되었지만, 실시예들을 이렇게 제한되지 않는다. 본 명세서에 기술된 기법들은 다수의 상이한 맥락들에서 유용하다. 일반적으로 말하면, 실시예들은 할라이드 함유 화학물질 (예를 들어, HCl과 같은 유해한 종으로의 기판의 노출을 발생시키는 염소 함유 화학물질)로의 노출로 인한 손상으로부터 아래에 놓인 층을 보호하는 것이 바람직한 애플리케이션들에서 유용하다. 상기 기술된 칼코게나이드 재료들에 부가하여, 할라이드-민감 재료들의 다른 재료들은, 이로 제한되는 것은 아니지만, 구리 막 및 알루미늄 막을 포함한다. 바이레이어의 제 1 서브층은 할라이드 함유 화학물질 (예를 들어, HCl) 로부터의 손상에 대한 보호를 제공한다. 이 제 1 서브층은 때때로 할라이드 차단층으로서 또는 보다 구체적으로 HCl 차단층으로서 참조된다. 바이레이어의 제 2 서브층은 아래에 놓인 재료들이 산화되지 않도록 산화에 대한 보호를 제공한다. 이들 서브층들은 아래에 놓인 층들에 대한 고품질/다목적 보호를 제공하도록 함께 작용한다.
본 명세서의 많은 실시예들이 2 개의 서브층들을 포함하는 배리어 층의 맥락에서 제공되었지만, 부가적인 서브층들이 일부 경우들에서 제공될 수도 있다는 것이 이해되어야 한다. 부가적인 배리어 층 서브층은 본 명세서에 기술된 2 개의 서브층들 사이 또는 이러한 층들의 외부 (예를 들어, 본 명세서에 기술된 서브층들 양자의 위 또는 아래) 에 제공될 수도 있다. 본 명세서에 기술된 2 개의 서브층들은 반드시 그러한 것은 아니지만, 종종 서로 직접적으로 물리적 콘택트한다.
바이레이어 배리어 층 내 서브층들의 재료
상기 주지된 바와 같이, 본 명세서에 기술된 서브층들은 상이한 목적들을 위해 제공된다. 이들 상이한 목적들을 달성하기 위해, 서브층들은 상이한 재료들로 이루어질 수도 있다. 통상적으로, (HCl 또는 다른 할라이드 함유 화학물질로부터의 손상에 민감한 재료들 상에 바로 증착될 수도 있는) 제 1 서브층은 HCl 및/또는 다른 유해한 할라이드 함유 화학물질에 대한 고품질 배리어를 제공하는 재료로 이루어진다. (제 1 서브층 위에 증착될 수도 있는) 제 2 서브층은 통상적으로 산화에 고품질 배리어를 제공하는 재료로 이루어진다. 제 1 서브층 및/또는 제 2 서브층으로 선택된 재료는 저 증착 온도 (예를 들어, 약 250 ℃ 이하) 와 같은 특정한 부가적인 품질들 및 고 종횡비 피처들을 커버하기 위한 고품질 단차 커버리지 및 컨포멀성을 나타낼 수도 있다. 컨포멀성과 관련하여, 다수의 경우들에서 리세스된 피처의 측벽에 대해 측정될 때, 서브층의 가장 얇은 부분은 서브층의 가장 두꺼운 부분의 두께의 적어도 약 60 ％일 수도 있다. 제 1 서브층 및/또는 제 2 서브층은 통상적으로 전기적으로 절연성인 재료들로 이루어진다.
제 1 서브층과 관련하여, 고 탄소 함량을 갖는 재료들은 HCl와 같은 할라이드 화학물질에 대한 고품질 배리어를 제공하는 것으로 도시되었다. 이와 같이, 많은 실시예들에서 배리어 층의 제 1 서브층은 고 탄소 함량을 갖는 재료로 이루어진다. 일부 경우들에서, 제 1 배리어 층의 재료는 적어도 약 40 wt％의 탄소, 예를 들어 적어도 약 99 wt％의 탄소일 수도 있다. 제 1 서브층으로서 사용하기에 적절할 수도 있는 재료들의 일 부류는 AHM (ashable hardmask) 재료들이다. 예시적인 AHM 재료들은 주로 탄소로 구성되고, 나머지는 통상적으로 수소 그리고 일부 경우들에서 질소와 같은 미량의 다른 원소들을 포함하는, 비정질 탄소 재료들을 포함한다.
일부 다른 경우들에서, 제 1 서브층의 재료는 파릴렌 재료일 수도 있다. 파릴렌은 통상적으로 기상 증착 기법들을 통해 증착된 다양한 유기 폴리머들을 참조한다. 이로 제한되는 것은 아니지만, 파릴렌 AF-4 및 파릴렌 N을 포함하는, 제 1 서브층의 재료로서 유용할 수도 있는 다수의 상이한 종류들의 파릴렌들이 있다. 다양한 실시예들에서 제 1 서브층으로 사용될 수도 있는 다른 고 탄소 재료들은, 이로 제한되는 것은 아니지만, 폴리나프탈렌-N, 폴리나프탈렌-F, 플루오르화된 비정질 탄소, 플루오르화된 하이드로카본들, Teflon-AF, 및 열적으로 증착된 플루오로카본들 (예를 들어, CVD 플루오로카본들) 을 포함한다. 본 명세서에 열거된 바와 같은 고 탄소 함량 막들은 HCl과 같은 손상을 주는 할라이드 화학물질에 대한 고품질 배리어를 제공하는 것으로 도시되었다.
특정한 구현예들에서, 제 1 서브층은 유기 또는 유기금속 폴리머 재료일 수도 있다. 다양한 폴리머 재료들은 고품질 HCl 배리어를 제공하는 것으로 도시되었다. 많은 경우들에서, 제 1 서브층은 할라이드 함유 화학물질을 사용하지 않고 증착된다. 유사하게, 제 1 서브층은 아래에 놓인 재료들을 산화시키지 않고 반응물질들/조건들을 사용하여 증착될 수도 있다. 다양한 실시예들에서, 제 1 서브층은 산화 또는 수소계 플라즈마에 기판을 노출시키지 않고 증착될 수도 있다.
제 2 서브층의 재료는 아래에 놓인 재료들의 산화에 대해 우수한 보호를 제공해야 한다. 고품질 산화 보호를 제공하는 것으로 도시된 일 재료는 SiN이다. SiN은 또한 비교적 저온에서 컨포멀하게 증착될 수 있기 때문에 유용하다. SiN은 제 1 서브층 아래에 놓인 재료들을 손상시킬 수 있는 할라이드 함유 화학물질을 사용하여 증착될 수도 있기 때문에 제 2 서브층 재료로서 특히 적절하다.
본 명세서의 많은 실시예들은 제 2 서브층으로서 SiN을 갖는 바이레이어 배리어 층의 맥락에서 제공되었지만, 반드시 그럴 필요는 없다. 제 2 서브층의 재료는 산화에 대한 우수한 보호를 제공하는 임의의 비도전성 재료일 수도 있다. 종종 제 2 서브층은 할라이드 함유 (예를 들어, 염소 함유) 화학물질을 사용하여 증착된 재료이다. 다양한 경우들에서, 제 2 서브층은 HCl과 같은 손상을 주는 화학물질로의 기판의 노출을 발생시키는 화학물질을 사용하여 증착될 수도 있다. SiN의 경우 (예를 들어, 많은 경우들에서 ALD-증착된 SiN), SiN 재료의 증착은, HCl을 형성하기 위해 서로 반응할 수도 있는 디클로로실란 및 암모니아로의 기판의 노출을 수반할 수도 있다. 제 2 서브층으로 사용될 수도 있는 재료들의 부가적인 예들은, 이로 제한되는 것은 아니지만, SiCN 및 SiC을 포함한다. 이들 재료들은 제 1 서브층 아래에 놓인 재료들에 손상을 주는 화학물질 (예를 들어, 수소 플라즈마) 을 사용하여 증착될 수도 있다. 그러나, 제 1 서브층은 제 2 서브층의 증착 동안 아래에 놓인 재료들을 보호할 수 있다.
바이레이어 배리어 층 내 제 1 서브층의 형성
바이레이어 배리어 층 내 제 1 서브층은 상기 기술된 바와 같이 통상적으로 고 탄소 재료이다. 제 1 서브층은 일반적으로 기상 증착 기법을 사용하여 증착된다. 약간 상이한 방법들이 기술될 것이다.
본 명세서에 열거된 많은 프로세스 파라미터들은, 300 ㎜ 웨이퍼 상에 재료를 증착하기 위해 4 개의 스테이션들을 갖는 VectorTM 모듈 (CA, Fremont 소재의 Lam Research Corporation으로부터 입수가능) 에 대응한다. 이하에 더 기술된 도 5 내지 도 7은 도 3a에 도시된 방법을 수행하기에 적합한 장치의 예들을 제공한다. 당업자는 프로세스 파라미터들이 증착 챔버 체적, 웨이퍼 사이즈, 및 다른 인자들에 기초하여 스케일링될 수도 있다는 것을 용이하게 이해할 것이다. 예를 들어, LF 생성기 및 HF 생성기의 전력 출력들은 통상적으로 웨이퍼의 증착 표면적에 정비례한다. 300 ㎜ 웨이퍼에 대해 사용된 전력은 일반적으로 200 ㎜ 웨이퍼에 대해 사용된 전력보다 2.25 높다. 유사하게, 플로우 레이트들은 4 개의 Novellus VectorTM 증착 챔버들 각각에 대해 195 L인, 증착 챔버의 빈 체적 (free volume) 에 따라 결정된다.
많은 상이한 반응물질들이 캡핑 층을 증착하도록 사용될 수도 있다. 증착된 막이 실리콘을 포함하면, 실리콘 화합물은, 예를 들어, 실란, 할로실란 또는 아미노실란일 수 있다. 실란은 수소기 및/또는 탄소기를 함유하지만, 할로겐은 함유하지 않는다. 실란들의 예들은 실란 (SiH4), 디실란 (Si2H6), 및 메틸실란, 에틸실란, 이소프로필실란, t-부틸실란, 디메틸실란, 디에틸실란, 디-t-부틸실란, 아릴실란, sec-부틸실란, 덱실실란 (thexylsilane), 이소아밀실란 (isoamylsilane), t-부틸디실란, 디-t-부틸디실란, 등과 같은 유기 실란들이다. 할로실란은 적어도 하나의 할로겐기를 함유하고, 수소기 및/또는 탄소기를 함유하거나 함유하지 않을 수도 있다. 할로실란들의 예들은 요오드실란들, 브로모실란들, 클로로실란들 및 플루오로실란들이다. 구체적인 클로로실란들은 테트라클로로실란 (SiCl4), 트리클로로실란 (HSiCl3), 디클로로실란 (H2SiCl2), 모노클로로실란 (ClSiH3), 클로로아릴실란, 클로로메틸실란, 디클로로메틸실란, 클로로디메틸실란, 클로로에틸실란, t-부틸클로로실란, 디-t-부틸클로로실란, 클로로이소프로필실란, 클로로-sec-부틸실란, t-부틸디메틸클로로실란, 덱실디메틸클로로실란, 등이다. 아미노실란은 실리콘 원자에 결합된 적어도 하나의 질소 원자를 포함하지만, 또한 수소, 산소, 할로겐 및 탄소를 함유할 수도 있다. 아미노실란들의 예들은 모노-아미노실란, 디-아미노실란, 트리-아미노실란 및 테트라-아미노실란 (각각 H3Si(NH2), H2Si(NH2)2, HSi(NH2)3 및 Si(NH2)4) 뿐만 아니라 치환된 모노-아미노실란, 디-아미노실란, 트리-아미노실란 및 테트라-아미노실란들, 예를 들어, t-부틸아미노실란, 메틸아미노실란, tert-부틸실란아미노, BTBAS (bis(tertiarybutylamino)silane (SiH2(NHC(CH3)3)2), tert-부틸 실릴카바메이트, SiH(CH3)-(N(CH3)2)2, SiHCl-(N(CH3)2)2, (Si(CH3)2NH)3, BDEAS (bisdiethylaminosilane), DIPAS (diisopropylaminosilane), TDMAT (tridimethylaminotitanium) 등이다. 아미노실란의 다른 예는 트리실릴아민 (N(SiH3)3) 이다.
전구체 프로세스 가스 및 다른 프로세스 파라미터들에 따라, 아세틸렌의 플로우 레이트는 증착 프로세스 동안 약 3,000 내지 10,000 sc㎝일 수도 있다. 일 실시예에서, 아세틸렌의 플로우 레이트는 약 5,000 내지 8,000 sc㎝일 수도 있다. 상기 주지된 바와 같이, 프로세스 가스는 또한 다른 탄소 함유 전구체들, 예컨대 메탄, 에틸렌, 프로필렌, 부탄, 시클로헥산, 벤젠 및 톨루엔, 및 다른 것들을 포함할 수도 있다.
캐리어 가스는 전구체를 희석하기 위해 사용될 수도 있다. 캐리어 가스는 반도체 프로세싱에 채용된 임의의 적합한 캐리어 가스, 예컨대 헬륨, 아르곤, 질소, 수소, 또는 이들의 조합을 포함할 수도 있다. 전체 캐리어 가스 플로우 레이트는 전구체 프로세스 가스 및 다른 프로세스 파라미터들에 따라 결정될 수도 있고 약 500 내지 10,000 sc㎝의 범위일 수도 있다. 구체적인 실시예에서, 질소 및 헬륨이 캐리어 가스들로서 사용되고, 약 500 내지 5,000 sc㎝ 그리고 약 300 내지 3,000 sc㎝의 대응하는 플로우 레이트 범위들을 갖는다.
도시된 실시예에서, 이어서 고 탄소 함량 재료가 PECVD 또는 다른 증착 프로세스들에 의해 반도체 기판 상에 증착된다 (블록 306). 예를 들어, 단일 주파수 플라즈마 생성 프로세스에서, 고 주파수 생성기는 약 1000 내지 3000 W, 또는 약 1500 내지 2500 W, 일 예에서 증착 프로세스 동안 약 2 내지 60 ㎒ (예를 들어, 일부 경우들에서 7 내지 13.56 ㎒) 로 약 2000 W를 제공할 수도 있다. 이 전력은 4 개의 스테이션들/기판들 사이에서 전달된다. 이 전력은 (기판(들)의 면적 및 전력 설정점을 고려하면) 약 3500 내지 11000 W/㎡의 전력 밀도에 대응할 수도 있다. 이는 (기판으로의 전력 효율/전달을 고려한 후) 약 500 내지 4400 W/㎡의 수신된 전력 밀도에 대응할 수도 있다. 일 예에서 주파수는 13.56 ㎒이다. 전력 효율은 통상적으로 전력 설정점에 대해 약 70 내지 80 ％이다. 일 예에서, 입력 전력의 약 70 내지 80 ％가 이온 충격에 의해 샤워헤드/페데스탈로 전달되는 한편, 나머지는 플라즈마를 지속시키고 가스들을 가열하기 위해 소비된다. 증착 프로세스는 기판 온도가 약 50 내지 400 ℃일 때 수행될 수도 있다. 증착 챔버의 압력은 약 2 내지 8 Torr로 유지될 수도 있다. 고 탄소 함량 재료 증착을 위한 프로세스 조건들의 일 예는 표 1에 요약되었다. 증착은 목표된 두께의 막이 증착될 때까지 계속된다. 다양한 실시예들에 따라, 제 1 서브층은 약 15 내지 100 Å, 예를 들어 약 20 내지 50 Å의 두께로 증착될 수도 있다. 일부 경우들에서 예시적인 증착 레이트들은 대략 약 20 Å/분일 수도 있다.
파라미터 4- 스테이션챔버에 대한 통상적인 프로세스 범위
C2H2 플로우 레이트 1,000 내지 10,000 sc㎝
N2 플로우 레이트 0 내지 5,000 sc㎝
He 플로우 레이트 0 내지 3,000 sc㎝
H2 플로우 레이트 0 내지 10,000 sc㎝
주파수에서 HF 전력 7 내지 13.56 ㎒로 1000 내지 3000 W
압력 2 내지 8 Torr
온도 50 내지 400 ℃
증착된 총 두께 15 내지 100 Å
모든 상기 프로세스 조건들은 발생되는 막이 전기적으로 비도전성이고, HCl (또는 다른 손상을 주는 할라이드 함유 화학물질) 에 대해 고품질 배리어를 제공하는 고 탄소 막인 한, 표 1에 도시된 예시적인 범위들 이외로 가변할 수도 있다. 플로우 레이트들의 예들이 상기 표 1에 기술되었지만, 특정한 실시예들에서, 본 발명의 방법들은 저 플로우 레이트 프로세스들, 예를 들어, 100 내지 1000 sc㎝ 이하의 아세틸렌 플로우 레이트로 사용된다. 이들 저 플로우 레이트들에서의 희석은 반복성에 특히 유해하여, 저 증기압 안정제들의 사용이 유리하다. 고 탄소 함량 애시가능 마스크 재료들을 형성하는 방법들은 이하의 특허들 및 특허 출원들에서 더 논의되고, 이들 각각은 전체가 참조로서 본 명세서에 인용된다: 미국 특허 제 7,820,556 호; 미국 특허 제 7,955,990 호; 2014년 5월 5일 출원되고, 명칭이 "SULFUR DOPED CARBON HARD MASKS"인 미국 특허 출원 제 14/270,001 호; 및 2014년 4월 8일 출원되고, 명칭이 "HIGH SELECTIVITY AND LOW STRESS CARBON HARDMASK BY PULSED LOW FREQUENCY RF POWER"인 미국 특허 출원 제 14/248,046 호.
도 3b는 바이레이어 배리어 층의 제 1 서브층으로서 사용될 수도 있는 파릴렌 막을 형성하는 방법에 대한 플로우차트를 나타낸다. 방법은 파릴렌 AF-4를 형성하는 맥락에서 설명되었지만, 다른 타입들의 파릴렌 막이 일부 경우들에서 사용될 수도 있다. 도 3c는 도 3b에 도시된 방법을 수행하도록 사용될 수도 있는 장치의 단순화된 도면을 나타낸다. 도 3d는 도 3b에 도시된 방법 및 도 3c에 도시된 장치를 사용하여 파릴렌 AF-4 막을 형성하도록 사용될 수도 있는 반응을 예시한다. 도 3b의 방법은 도 3c 및 도 3d를 참조하여 설명된다.
도 3b에 도시된 바와 같이, 방법 (310) 은 기판 (326) 을 반응 챔버 (322) 에 제공하는 단계 (블록 312) 로 시작된다. 방법 (310) 은 가스 상 다이머 (dimer) (예를 들어, 가스 다이머 AF-4) 를 형성하도록 다이머 (예를 들어, 고체 다이머 AF-4) 를 승화시키고 가스 상 모노머들 (monomers) 을 형성하도록 열분해기 (pyrolizer) (320) 내에서 가스 상 다이머를 열분해함으로써 계속된다 (블록 314). 열분해는 산소 (및/또는 어떠한 할로겐들) 없이 상승된 온도들에서 유기 재료의 열화학적 분해를 수반한다. 열분해를 위한 예시적인 온도들은 약 400 ℃보다 클 수도 있다. 열분해를 위한 예시적인 압력들은 약 10 mT 내지 100 T일 수도 있다. 이어서 가스 상 모노머가 반응 챔버 (322) 내로 피딩되고, 리세스된 피처들의 측벽들을 포함하여, 기판 상에 폴리머 막 (예를 들어, 파릴렌 AF-4 막) 층을 형성하도록 폴리머화된다 (블록 316).
반응 챔버 (322) 는 기판 지지 페데스탈 (324) 상에 기판 (326) 을 하우징할 수도 있다. 기판 지지 페데스탈은 특정한 온도, 예를 들어 약 400 ℃보다 높은 온도로 기판을 유지할 수도 있다. 반응 챔버는 약 10 mT 내지 100 T의 압력으로 유지될 수도 있다. 폴리머 막의 형성 전에, 기판 (326) 은 HCl 또는 다른 손상을 주는 할라이드 함유 화학물질 (예를 들어, 칼코게나이드 층, 구리 층, 알루미늄 층, 등) 에 민감한 재료가 노출될 수도 있다. 파릴렌 AF-4 막의 형성 후에, 바이레이어 배리어 층의 제 1 서브층의 증착이 완료되고 제 2 서브층이 증착될 수도 있다. 상기 기술된 방법에 따라, 제 1 서브층은 약 15 내지 100 Å, 예를 들어 약 20 내지 50 Å의 두께로 증착될 수도 있다. 많은 경우들에서 제 1 서브층은 적어도 약 20 Å 두께이다. 제 1 서브층의 두께의 상한은 기판 상의 피처들 (이러한 피처들이 존재한다면) 의 종횡비 및 이러한 피처들이 제 2 서브층 (예를 들어, SiN) 으로 완전히 충진되는지 또는 단순히 제 2 서브층으로 라이닝되고 옥사이드와 같은 또 다른 재료로 나중에 충진되는지 여부에 따라 결정될 수도 있다.
제 1 서브층이 파릴렌 AF-4 이외의 파릴렌 막이면, 다른 다이머들이 사용될 수도 있다. 유사하게, 다른 반응 파라미터들 (온도들, 압력들, 등) 이 적절한 파릴렌 막을 형성하기 위해 적절하게 사용될 수도 있다.
도 3e는 MLD (molecular layer deposition) 방법을 사용하여 유기 폴리머 막을 형성하는 방법에 대한 플로우차트를 나타낸다. 일부 실시예들에서, 이 방법은 바이레이어 배리어 층의 제 1 서브층을 형성하도록 사용될 수도 있다. MLD 방법들은 2 개의 반쪽-반응들 (half-reactions) 을 수반하는 ALD-유사 사이클들을 사용하여 유기 폴리머 박막들을 증착할 수도 있다. 일부 경우들에서, MLD 방법들은 종래의 ALD 방법들보다 덜 흡착 제한된 방식으로 구동될 수도 있다. 예를 들어, 특정한 MLD 방법들은 반응물질들의 포화부족 (under-saturation) 또는 과포화 (over-saturation) 를 활용할 수도 있다. ALD 방법 및 MLD 방법은 특정한 실시예들에서 피처들의 측벽들을 라이닝하는 컨포멀한 막들을 형성하는데 특히 잘 맞는다. MLD 방법들은 이하의 미국 특허 출원들에 더 논의되고, 이들 각각은 전체가 본 명세서에 참조로서 인용된다: 2014년 7월 30일 출원되고, 명칭이 "METHOD OF CONDITIONING VACUUM CHAMBER OF SEMICONDUCTOR SUBSTRATE PROCESSING APPARATUS"인 미국 특허 출원 제 14/446,427 호; 2015년 5월 25일 출원되고 명칭이 "TECHNIQUE TO DEPOSIT SIDEWALL PASSIVATION FOR HIGH ASPECT RATIO CYLINDER ETCH"인 미국 특허 출원 제 14/724,574 호.
방법 (330) 은 제 1 반응물질이 반응 챔버 내로 흐르고 기판 표면 상에 흡착하는 동작 331로 시작된다. 반응물질은 부분적으로 에칭된 피처 내로 깊이 침투하고 피처의 측벽들 상에 흡착할 수도 있다. 제 1 반응물질은 흡착된 층을 형성한다. 일부 구현예들에서, 제 1 반응물질은 유기금속 재료이다. 특정한 실시예들에서 유기금속 재료는 알루미늄을 포함한다. 제 1 반응물질로서 사용될 수도 있는 알루미늄 함유 유기금속 재료의 일 예는 트리메틸알루미늄 (TMA) 이다. 일부 다른 경우들에서 유기금속 재료는 텅스텐 함유 재료, 예를 들어 WCN일 수도 있다. 많은 다른 유기금속 재료들이 또한 사용될 수도 있다. 일부 구현예들에서, 제 1 반응물질은 산 무수물 (acid anhydride) 일 수도 있다. 적합한 산 무수물의 일 예는 말레산 무수물이다. 제 1 반응물질은 불활성 캐리어 가스 (예를 들어, 질소, 아르곤, 헬륨, 네온, 등) 와 함께 제공될 수도 있다. 제 1 반응물질이 흐르는 지속기간은 약 0.1 내지 20 초일 수도 있다.
다음에, 동작 333에서, 반응 챔버는 과도한 제 1 반응물질을 반응 챔버로부터 제거하기 위해 선택가능하게 퍼지될 수도 있다. 다음에, 동작 335에서, 제 2 반응물질은 반응 챔버로 전달된다. 동작 335을 위한 예시적인 지속기간은 약 0.1 내지 20 초일 수도 있다. 일부 실시예들에서 제 2 반응물질은 디아민, 디올, 티올, 또는 3작용기 화합물일 수도 있다. 특정한 실시예에서 제 2 반응물질은 에틸렌 글리콜 및/또는 에탄올아민일 수도 있다. 제 2 반응물질은 기판 상에 보호막을 형성하도록 제 1 반응물질과 반응한다. 일 특정한 예에서, 제 1 반응물질은 유기금속 재료 (예를 들어, TMA 또는 다른 것들) 이고 제 2 반응물질은 에틸렌 글리콜이다. 또 다른 특정한 예에서, 제 1 반응물질은 산 무수물 (예를 들어, 말레산 무수물 또는 다른 것들) 이고 제 2 반응물질은 에탄올아민이다. 이러한 반응물질 조합물들은 HCl에 대해 고품질 배리어를 제공하는 막들을 발생시키는 것으로 나타났다. 폴리머 막은 어떠한 플라즈마에도 의존하지 않고, 열 반응을 통해 형성될 수도 있다. 일부 실시예들에서, 기판은 폴리머 막의 형성 동안 약 25 내지 250 ℃의 온도로 유지될 수도 있다. 폴리머 막의 형성 동안, 막을 증착하도록 사용된 반응 챔버는 약 0.5 내지 10 Torr의 압력으로 유지될 수도 있다.
다음에, 동작 337에서, 반응 챔버는 선택가능하게 퍼지될 수도 있다. 동작 333 및 동작 337에서의 퍼지는 비반응성 가스로 반응 챔버를 스윕핑함으로써, 반응 챔버를 배기함으로써, 또는 이들 중 일부 조합에 의해 일어날 수도 있다. 퍼지의 목적은 모든 비흡착된 반응물질들 및 부산물들을 반응 챔버로부터 제거하는 것이다. 퍼지 동작 333 및 동작 337 양자가 동작하는 동안, 퍼지 동작은 원치 않은 가스 상 반응들을 방지하는 것을 도울 수도 있고 개선된 증착 결과들을 발생시킬 수도 있다.
다음에, 동작 339에서, 폴리머 막이 충분히 두꺼운지 여부가 결정된다. 이러한 결정은 사이클 당 증착된 두께 및 수행된 사이클들의 수에 기초하여 이루어질 수도 있다. 다양한 실시예들에서, 사이클 각각은 약 0.1 내지 1 ㎚의 막을 증착하고, 두께는 반응물질들이 반응 챔버 내로 흐르는 시간 길이 및 발생되는 반응물질 포화 레벨에 따라 결정된다. 막이 아직 충분히 두껍지 않다면, 방법 (330) 은 부가적인 층들을 증착함으로써 부가적인 막 두께를 구축하도록 동작 331로부터 반복된다. 그렇지 않으면, 방법 (330) 은 완료된다. 후속하는 반복들에서, 동작 331은 기판 상에 부가적인 제 1 반응물질을 흡착하는 것 및 제 1 반응물질과 동작 335의 이전의 반복으로 인해 존재할 수도 있는 제 2 반응물질의 반응 양자를 수반할 수도 있다. 즉, 제 1 사이클 후에, 동작 331 및 동작 335 양자는 제 1 반응물질과 제 2 반응물질 간의 반응을 수반할 수도 있다.
상기 주지된 바와 같이, 바이레이어 배리어 층의 제 1 서브층은 종종 고 탄소 막이다. 고 탄소 막을 형성하기 위해 사용된 방법은 도 3a 내지 도 3e와 관련하여 기술된 방법들로 제한되지 않는다.
바이레이어 배리어 층에서 제 2 서브층의 형성
바이레이어 배리어 층의 제 2 서브층이 제 1 서브층 상에 형성된다. 제 2 서브층은 아래에 놓인 재료들의 산화에 대한 보호를 제공한다. 다양한 실시예들에서, 제 2 서브층은 CVD 또는 ALD와 같은 기상 증착 방법들을 통해 증착되고, 기상 증착 방법들은 증착 반응을 구동하기 위해 열 에너지 및/또는 플라즈마를 사용하여 실시될 수도 있다. 다수의 경우들에서, 제 2 서브층은 SiN이지만, 다른 재료들이 적절하게 사용될 수도 있다.
도 4a는 플라즈마 보조된 ALD를 사용하여 재료를 증착하는 방법 (400) 에 대한 플로우차트를 나타낸다. 방법 (400) 은 SiN을 형성하는 맥락에서 기술되었지만, 적합한 반응물질들 및 반응 조건들이 제공된다면, 다른 재료들이 형성될 수도 있다. 일부 경우들에서, 방법 (400) 은 CA, Fremont 소재의 Lam Research Corporation으로부터 입수가능한 Vector® 제품군으로부터의 반응 챔버에서 수행될 수도 있다. 방법 (400) 을 수행하기 위해 사용될 수도 있는 장치의 예들은 도 5 내지 도 7에 나타낸다.
방법 (400) 은 기판을 반응 챔버에 제공함으로써 (블록 401) 시작된다. 기판은 약 50 내지 400 ℃의 온도로 유지될 수도 있다. 반응 챔버는 약 0.1 내지 100 T의 압력으로 유지될 수도 있다. 다음에, 제 1 반응물질이 반응 챔버 내로 흐르고 기판의 표면 상에 흡착되게 된다 (블록 403). 다양한 구현예들에서, 제 1 반응물질은 할라이드 함유 반응물질, 예를 들어 염소 함유 반응물질일 수도 있다. 제 1 반응물질은 또한 많은 경우들에서 실리콘 함유 반응물질일 수도 있다. 특정한 예에서, 제 1 반응물질은 디클로로실란 (DCS) 이다. 제 1 반응물질에 대한 예시적인 플로우 레이트들은 약 0.25 내지 5 L/분 (단일 스테이션/기판으로의 플로우 레이트) 일 수도 있다. 제 1 반응물질은 불활성 캐리어 가스와 함께 제공될 수도 있다. 제 1 반응물질이 제공되는 지속기간은 약 0.1 내지 20 초일 수도 있다. 이어서 반응 챔버는 선택가능하게 퍼지될 수도 있다 (블록 405). 퍼지는 챔버를 배기함으로써, 불활성 가스로 챔버를 스윕핑함으로써, 또는 이들의 일부 조합들에 의해 일어날 수도 있다.
제 1 반응물질의 흐름이 중단된 후, 그리고 반응 챔버가 선택가능하게 퍼지된 후, 제 2 반응물질은 반응 챔버 내로 흐르고 막을 형성하도록 제 1 반응물질과 반응한다 (블록 407). 다수의 실시예들에서, 제 2 반응물질은 질소 함유 반응물질이다. 제 2 반응물질은 또한 많은 경우들에서 수소 함유 반응물질일 수도 있다. 일 예시적인 제 2 반응물질은 암모니아이다. 제 2 반응물질에 대한 예시적인 플로우 레이트들은 약 0.25 내지 20 L/분 (단일 스테이션/기판으로의 플로우 레이트) 일 수도 있다. 제 2 반응물질은 불활성 캐리어 가스와 함께 제공될 수도 있다. 제 2 반응물질이 흐르는 지속기간은 약 0.1 내지 20 초일 수도 있다. 일부 구현예들에서, 제 2 반응물질은 연속적으로 기판으로 흐를 수도 있다.
반응 챔버는 목표된 막을 형성하도록 제 1 반응물질과 제 2 반응물질 간 반응을 구동하기 위해 플라즈마에 노출될 수도 있다 (블록 409). 이 막은 바이레이어 배리어 층의 제 2 서브층이다. 블록 407에서 제 2 반응물질의 전달은 블록 409에서의 플라즈마 노출 전 또는 블록 409에서의 플라즈마 노출과 동시에 일어날 수도 있다. 많은 실시예들에서, 플라즈마는 용량 결합 플라즈마이다. 그러나, 다른 타입들의 플라즈마, 예를 들어 유도 결합 플라즈마가 또한 사용될 수도 있다. RF 플라즈마 생성기, DC 플라즈마 생성기 및 마이크로파 플라즈마 생성기를 포함하는, 다양한 타입들의 플라즈마 생성기들이 사용될 수도 있다. 단일 주파수 플라즈마들 및 듀얼 주파수 플라즈마들 양자가 사용될 수도 있다. 일부 경우들에서, 플라즈마는, (전력 설정점 및 기판(들)의 면적을 고려하고, 효율/전달로부터의 손실은 고려하지 않고) 약 350 내지 14,500 W/㎡의 전력 밀도에 대응할 수도 있는 약 50 내지 400 ㎐의 주파수로 제공된 약 25 내지 1000 W (단일 스테이션/기판으로의 전력) 의 저 주파수 (LF) 컴포넌트를 사용하여 생성될 수도 있다. 이들 또는 다른 경우들에서, 플라즈마는, (전력 설정점 및 기판(들)의 면적을 고려하고, 효율/전달로부터의 손실은 고려하지 않고) 약 350 내지 70,000 W/㎡의 전력 밀도에 대응할 수도 있는 약 2 내지 60 ㎐의 주파수로 제공된 약 25 내지 5000 W (단일 스테이션/기판으로의 전력) 의 고 주파수 (HF) 컴포넌트를 사용하여 생성될 수도 있다.
다수의 경우들에서, 제 1 반응물질 및 제 2 반응물질은 (목표된 막에 부가하여) 원치 않은 할라이드 함유 종을 형성하도록 서로 반응한다. 예를 들어, 제 1 반응물질이 DCS이고 제 2 반응물질이 암모니아이면, DCS로부터의 염소가 HCl을 형성하도록 암모니아로부터의 수소와 결합할 수도 있다. 할라이드 차단층으로서 작용할 제 1 서브층이 존재하지 않는다면, 이 HCl은 부분적으로 제조된 디바이스 상의 다양한 재료들을 손상시킬 수 있다.
제 2 반응물질의 전달 후, 반응 챔버는 선택가능하게 퍼지될 수도 있다 (블록 411). 이 퍼지는 반응 챔버를 배기함으로써, 반응 챔버를 스윕핑함으로써, 또는 이들의 조합에 의해 일어날 수도 있다. 이어서 막 두께가 최종 목표된 막 두께와 비교된다 (블록 413). 블록들 403 내지 413은 단일 ALD 사이클로 구성된다. 블록 413에서 막이 아직 충분히 두껍지 않으면, 방법은 블록 403에서 시작되는, ALD 사이클을 반복함으로써 계속된다. 이 사이클은 증착된 막이, 방법이 완료되는 지점인 목표된 두께에 도달할 때까지 반복될 수도 있다. 컨포멀한 막들을 형성하기 위한 ALD 및 관련된 방법들은, 전체가 참조로서 본 명세서에 인용된 미국 특허 제 8,728,956 호에 더 기술된다.
도 4b는 플라즈마 보조된 CVD를 사용하여 재료를 증착하는 방법 (420) 에 대한 플로우차트를 나타낸다. 방법 (420) 은 SiN을 형성하는 맥락으로 나타냈지만, 다른 재료들이 일부 경우들에서 사용될 수도 있다. 방법 (420) 은 기판을 반응 챔버 내로 도입함으로써 (블록 421) 시작된다. 다음에 제 1 반응물질 및 제 2 반응물질이 동시에 반응 챔버 내로 흐른다 (블록 423). 이 예에서, 제 1 반응물질은 디클로로실란일 수도 있고, 제 2 반응물질은 암모니아일 수도 있다. 제 1 반응물질 및/또는 제 2 반응물질은 도 4a와 관련하여 상기 기술된 특성들을 가질 수도 있고, HCl 또는 또 다른 손상을 주는 할라이드 함유 종의 형성을 발생시킬 수도 있다. 하나 이상의 촉매제들을 포함하여, 많은 상이한 반응물질들이 사용될 수도 있다. (제 2 서브층 아래의) 제 1 서브층은 손상을 주는 할라이드 함유 종으로의 노출로부터 아래에 놓인 재료들을 보호한다. 반응물질들이 흐르는 동안, 반응 챔버는 제 1 반응물질과 제 2 반응물질 간의 반응을 구동하도록 플라즈마에 노출된다 (블록 423). 반응은 기판의 표면 상에 반응 생성물을 증착하는 가스 상 반응일 수도 있다 (블록 425). 블록 423 및 블록 425에 도시된 동작들은 실질적으로 동시에 일어날 수도 있다.
서브층이 증착되는 방법과 상관 없이, 제 2 서브층에 대한 예시적인 두께들은 약 15 내지 10,000 Å (라인 폭으로 제한됨) 일 수도 있고, 일부 경우들에서, 약 15 내지 50 Å이다. 다양한 경우들에서, 제 2 서브층은 적어도 약 15 Å 두께이고, 예를 들어 적어도 약 20 Å 두께이다. 제 2 서브층의 두께의 상한은 기판 상의 임의의 리세스된 피처들의 종횡비, 뿐만 아니라 이러한 피처들이 나이트라이드로 완전히 충진되는지 또는 단순히 나이트라이드로 라이닝되고 옥사이드와 같은 또 다른 재료로 나중에 충진되는지 여부에 따라 결정될 수도 있다. 일부 실시예들에서, 제 1 서브층 및 제 2 서브층은 약 30 내지 10,000 Å의 조합된 두께를 가질 수도 있다.
제 1 서브층 및 제 2 서브층은 일부 경우들에서 동일한 반응 챔버 내에서 증착될 수도 있다. 이는 제 1 서브층 및 제 2 서브층이 CVD 기법 및/또는 ALD 기법을 통해 증착되는 경우들에서 특히 유용할 수도 있다. 서브층들 양자를 증착하기 위해 단일 반응 챔버를 사용하는 것은 증착 동작들 사이에 기판을 이송할 필요가 없어서 유리할 수도 있고, 원치 않게 아래에 놓인 재료들을 산화할 가능성을 감소시킨다. 서브층들을 증착하기 위해 2 개의 상이한 반응 챔버들을 사용하는 것은 챔버 각각이 서브층들 중 하나를 증착하도록 최적화될 수 있어서 유리할 수도 있다. 이는 또한 오염을 감소시킬 수도 있고, 보다 우수한 접착 및 입자 (particulate) 퍼포먼스를 갖는 보다 고품질의 막들을 형성한다. 일부 구현예들에서, 본 명세서에 기술된 방법들은 복수의 반응 챔버들을 포함하는 클러스터 툴에서 수행될 수도 있다. 일 반응 챔버는 제 1 서브층을 증착하도록 사용될 수도 있고, 제 2 반응 챔버는 제 2 서브층을 증착하도록 사용될 수도 있다. 기판이 진공을 파괴하지 않고 (그리고 따라서 기판을 대기에 노출시키지 않고) 반응 챔버들 사이에서 이송될 수 있도록 진공 이송 챔버가 제공될 수도 있다. 일부 실시예들에서, 클러스터 툴은 에칭을 수행하도록 구성된 반응 챔버를 더 구비할 수도 있다. 에칭을 수행하도록 구성된 반응 챔버는 도 1a 내지 도 1e 및 도 2a 내지 도 2f와 관련하여 기술된 바와 같은 다양한 에칭 동작들을 달성하기 위해 사용될 수도 있다.
장치
본 명세서에 기술된 방법들은 임의의 적합한 장치에 의해 수행될 수도 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 실시예들에서, 하드웨어는 프로세스 툴 내에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다.
도 5는 플라즈마 강화될 수도 있는, ALD 및/또는 CVD를 사용하여 재료를 증착하도록 사용될 수도 있는 프로세스 스테이션 (500) 의 실시예를 개략적으로 도시한다. 간략함을 위해, 프로세스 스테이션 (500) 은 저압 환경을 유지하기 위한 프로세스 챔버 바디 (502) 를 갖는 독립적인 프로세스 스테이션으로서 도시되었다. 그러나, 복수의 프로세스 스테이션들 (500) 이 공통 프로세스 툴 환경에 포함될 수도 있다는 것이 이해될 것이다. 또한, 일부 실시예들에서, 이하에 상세히 논의된 것들을 포함하여, 프로세스 스테이션 (500) 의 하나 이상의 하드웨어 파라미터들은 하나 이상의 컴퓨터 제어기들에 의해 프로그램적으로 조정될 수도 있다는 것이 이해될 것이다.
프로세스 스테이션 (500) 은 분배 샤워헤드 (506) 로 프로세스 가스들을 전달하기 위해 반응물질 전달 시스템 (501) 과 유체로 연통한다. 반응물질 전달 시스템 (501) 은 분배 샤워헤드 (506) 로 전달하기 위해 프로세스 가스들을 블렌딩 및/또는 컨디셔닝하기 위한 혼합 용기 (504) 를 포함한다. 하나 이상의 혼합 용기 유입부 밸브들 (520) 이 혼합 용기 (504) 로의 프로세스 가스들의 도입을 제어할 수도 있다. 유사하게, 샤워헤드 유입부 밸브 (505) 는 샤워헤드 (506) 로의 프로세스 가스들의 도입을 제어할 수도 있다.
BTBAS와 같은, 일부 반응물질들은 프로세스 스테이션에서 기화하고 이어서 프로세스 스테이션으로 전달되기 전에 액체 형태로 저장될 수도 있다. 예를 들어, 도 5의 실시예는 혼합 용기 (504) 로 공급될 액체 반응물질을 기화하기 위해 기화 지점 (503) 을 포함한다. 일부 실시예들에서, 기화 지점 (503) 은 가열된 기화기일 수도 있다. 이러한 기화기들로부터 생성된 포화된 반응물질 증기는 다운스트림 전달 파이프에서 응결될 수도 있다. 양립할 수 없는 가스들의 응결된 반응물질로의 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 파이프를 막고 (clog), 밸브 동작을 지연시키고, 기판들을 오염시키는 등을 할 수도 있다. 이들 문제들을 해결하기 위한 일부 방법들은 잔여 반응물질을 제거하기 위해 전달 파이프를 스윕핑 및/또는 배기하는 것을 수반한다. 그러나, 전달 파이프를 스윕핑하는 것은 프로세스 스테이션 쓰루풋을 저하시키는, 프로세스 스테이션 사이클 시간을 증가시킬 수도 있다. 따라서, 일부 실시예들에서, 기화 지점 (503) 의 전달 파이핑 다운스트림에서 열 추적될 수도 있다. 일부 예들에서, 혼합 용기 (504) 가 또한 열 추적될 수도 있다. 비제한적인 일 예에서, 기화 지점 (503) 의 파이핑 다운스트림은 혼합 용기 (504) 에서 대략 100 ℃ 내지 대략 150 ℃로 연장하는 증가하는 온도 프로파일을 갖는다.
일부 실시예들에서, 반응물질 액체는 액체 주입기에서 기화될 수도 있다. 예를 들어, 액체 주입기는 액체 반응물질의 펄스들을 혼합 용기의 업스트림에서 캐리어 가스 스트림으로 주입할 수도 있다. 일 시나리오에서, 액체 주입기는 보다 높은 압력으로부터 보다 낮은 압력으로 액체를 플래시함으로써 반응물질을 기화시킬 수도 있다. 또 다른 시나리오에서, 액체 주입기는 가열된 전달 파이프에서 이어서 기화되는 분산된 마이크로드롭릿들로 액체를 원자화할 수도 있다. 보다 작은 드롭릿들이 보다 큰 드롭릿들보다 보다 고속으로 기화될 수도 있어서, 액체 주입과 기화 완료 간의 지연을 감소시킨다는 것이 이해될 것이다. 보다 고속의 기화는 기화 지점 (503) 으로부터 파이핑 다운스트림의 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (504) 에 바로 장착될 수도 있다. 또 다른 시나리오에서, 액체 주입기는 분배 샤워헤드 (506) 에 바로 장착될 수도 있다.
일부 실시예들에서, 기화 지점 (503) 의 업스트림에, 액체 유량 제어기가 기화 및 프로세스 스테이션 (500) 으로의 전달을 위해 액체의 질량 유량을 제어하기 위해 제공될 수도 있다. 예를 들어, 액체 유량 제어기 (LFC) 는 LFC의 다운스트림에 위치된 열적 질량 유량 미터 (MFM) 를 포함할 수도 있다. 이어서 LFC의 플런저 밸브가 MFM과 전기적으로 통신하는 PID (proportional-integral-derivative) 제어기에 의해 제공된 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 이는 피드백 제어를 사용하여 액체 유량을 안정화시키기 위해 1 초 이상 걸릴 수도 있다. 이는 액체 반응물질을 도징하기 위한 시간을 연장할 수도 있다. 따라서, 일부 실시예들에서, LFC는 피드백 제어 모드와 직접 제어 모드 사이에서 동적으로 전환될 수도 있다. 일부 실시예들에서, LFC는 LFC 및 PID 제어기의 센스 튜브를 디스에이블함으로써 피드백 제어 모드로부터 직접 제어 모드로 동적으로 전환될 수도 있다.
분배 샤워헤드 (506) 는 기판 (512) 을 향하여 프로세스 가스들을 분배한다. 도 5에 도시된 실시예에서, 기판 (512) 은 분배 샤워헤드 (506) 밑에 위치되고, 페데스탈 (508) 상에 놓인 것으로 도시된다. 분배 샤워헤드 (506) 는 임의의 적합한 형상을 가질 수도 있고, 기판 (512) 으로 프로세스 가스들을 분배하기 위해 임의의 적합한 수 및 배열의 포트들을 가질 수도 있다는 것이 이해될 것이다.
일부 실시예들에서, 마이크로볼륨 (507) 은 분배 샤워헤드 (506) 밑에 위치된다. 프로세스 스테이션의 전체 볼륨에서보다 마이크로볼륨 내에서 ALD 및/또는 CVD 프로세스를 수행하는 것은 반응물질 노출 및 스윕핑 시간을 감소시킬 수도 있고, 프로세스 조건들 (예를 들어, 압력, 온도, 등) 을 변경하기 위한 시간들을 감소시킬 수도 있고, 프로세스 가스들에 대한 프로세스 스테이션 로보틱스의 노출을 제한하는 등을 할 수 있다. 예시적인 마이크로볼륨 사이즈들은 이로 제한되는 것은 아니지만, 0.1 리터 내지 2 리터의 체적을 포함한다. 이 마이크로볼륨은 또한 생산성 쓰루풋에 영향을 준다. 사이클 당 증착 레이트가 떨어지는 동안, 사이클 시간은 또한 동시에 감소한다. 특정한 경우들에서, 사이클 시간 감소의 효과는 주어진 타깃 두께의 막을 위해 모듈의 전체 쓰루풋을 개선하는데 극적으로 충분하다.
일부 실시예들에서, 페데스탈 (508) 은 기판 (512) 을 마이크로볼륨 (507) 에 노출시키고 그리고/또는 마이크로볼륨 (507) 의 체적을 가변하도록 상승되거나 하강될 수도 있다. 예를 들어, 기판 이송 단계에서, 페데스탈 (508) 은 기판 (512) 으로 하여금 페데스탈 (508) 상으로 로딩되게 하도록 하강될 수도 있다. 증착 프로세스 단계 동안, 페데스탈 (508) 은 마이크로볼륨 (507) 내에 기판 (512) 을 위치시키도록 상승될 수도 있다. 일부 실시예들에서, 마이크로볼륨 (507) 은 증착 프로세스 동안 높은 플로우 임피던스 영역을 생성하기 위해 페데스탈 (508) 의 일부뿐만 아니라 기판 (512) 을 완전히 둘러쌀 수도 있다.
선택가능하게, 페데스탈 (508) 은 마이크로볼륨 (507) 내에서 프로세스 압력, 반응물질 농도, 등을 조절하기 위해 일부의 증착 프로세스 동안 하강되고 그리고/또는 상승될 수도 있다. 프로세스 챔버 바디 (502) 가 증착 프로세스 동안 기준 압력으로 유지되는 일 시나리오에서, 페데스탈 (508) 을 하강시키는 것은 마이크로볼륨 (507) 으로 하여금 배기되게 할 수도 있다. 프로세스 챔버 볼륨에 대한 마이크로볼륨의 예시적인 비들은 이로 제한되는 것은 아니지만, 1:500 내지 1:10의 체적 비를 포함한다. 일부 실시예들에서, 페데스탈 높이는 적합한 컴퓨터 제어기에 의해 프로그램적으로 조정될 수도 있다는 것이 이해될 것이다.
또 다른 시나리오에서, 페데스탈 (508) 의 높이를 조정하는 것은 플라즈마 밀도로 하여금 증착 프로세스에 포함된 플라즈마 활성화 및/또는 처리 사이클들 동안 가변하게 할 수도 있다. 증착 프로세스 단계의 종료 시, 페데스탈 (508) 은 또다른 기판 이송 단계 동안 페데스탈 (508) 로부터 기판 (512) 의 제거를 허용도록 하강될 수도 있다.
본 명세서에 기술된 예시적인 마이크로볼륨 변형들이 높이-조정가능한 페데스탈을 참조하지만, 일부 실시예들에서, 분배 샤워헤드 (506) 의 위치는 마이크로볼륨 (507) 의 체적을 가변하도록 페데스탈 (508) 에 대해 조정될 수도 있다는 것이 이해될 것이다. 또한, 페데스탈 (508) 및/또는 분배 샤워헤드 (506) 의 수직 위치는 본 개시의 범위 내에 있는 임의의 적합한 메커니즘에 의해 가변될 수도 있다는 것이 이해될 것이다. 일부 실시예들에서, 페데스탈 (508) 은 기판 (512) 의 배향을 회전시키기 위한 회전 축을 포함할 수도 있다. 일부 실시예들에서, 하나 이상의 이들 예시적인 조정들은 하나 이상의 적합한 컴퓨터 제어기들에 의해 프로그램적으로 수행될 수도 있다는 것이 이해될 것이다.
다시 도 5에 도시된 실시예를 참조하면, 분배 샤워헤드 (506) 및 페데스탈 (508) 은 플라즈마에 전력을 공급하기 위해 RF 전력 공급부 (514) 및 매칭 네트워크 (516) 와 전기적으로 통신한다. 일부 실시예들에서, 플라즈마 에너지는 프로세스 스테이션 압력, 가스 농도, RF 소스 전력, RF 소스 주파수, 및 플라즈마 전력 펄스 타이밍 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (514) 및 매칭 네트워크 (516) 는 목표된 조성의 라디컬 종을 갖는 플라즈마를 형성하기 위해 임의의 적합한 전력으로 동작될 수도 있다. 적합한 전력들의 예들은 상기에 포함되었다. 유사하게, RF 전력 공급부 (514) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시예들에서, RF 전력 공급부 (514) 는 서로 독립적으로 고 주파수 및 저 주파수 RF 전력 소스들을 제어하도록 구성될 수도 있다. 예시적인 저 주파수 RF 주파수들은 이로 제한되는 것은 아니지만, 50 ㎑ 내지 500 ㎑의 주파수를 포함할 수도 있다. 예시적인 고 주파수 RF 주파수들은 이로 제한되는 것은 아니지만, 1.8 ㎒ 내지 2.45 ㎓의 주파수들을 포함할 수도 있다. 표면 반응들을 위한 플라즈마 에너지를 제공하도록 임의의 적합한 파라미터들이 이산적으로 또는 연속적으로 조절될 수도 있다는 것이 이해될 것이다. 비제한적인 일 예에서, 플라즈마 전력은 연속적으로 전력이 공급되는 플라즈마들에 대해 기판 표면과의 이온 충돌을 감소시키기 위해 간헐적으로 펄싱될 수도 있다.
일부 실시예들에서, 플라즈마는 하나 이상의 플라즈마 모니터들에 의해 인 시츄 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압, 전류 센서들 (예를 들어, VI 프로브들) 에 의해 모니터링될 수도 있다. 또 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 OES (optical emission spectroscopy sensors) 에 의해 측정될 수도 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인 시츄 플라즈마 모니터들로부터의 측정치들에 기초하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적인 제어를 제공하기 위해 피드백 루프에서 사용될 수도 있다. 일부 실시예들에서, 플라즈마 및 다른 프로세스 특성들을 모니터링하기 위해 다른 모니터들이 사용될 수도 있다는 것이 이해될 것이다. 이러한 모니터들은 이로 제한되는 것은 아니지만, 적외선 (IR) 모니터들, 음향 모니터들, 및 압력 트랜스듀서들을 포함할 수도 있다.
일부 실시예들에서, 플라즈마는 IOC (input/output control) 시퀀싱 인스트럭션들을 통해 제어될 수도 있다. 일 예에서, 플라즈마 프로세스 페이즈를 위한 플라즈마 조건들을 설정하기 위한 인스트럭션들은 증착 프로세스 레시피의 대응하는 플라즈마 활성화 레시피 페이즈에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은 증착 프로세스 페이즈를 위한 모든 인스트럭션들이 이 프로세스 단계와 동시에 실행되도록 순차적으로 배열될 수도 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들을 설정하기 위한 인스트럭션들은 플라즈마 프로세스 페이즈에 선행하는 레시피 페이즈에 포함될 수도 있다. 예를 들어, 제 1 레시피 페이즈는 불활성 및/또는 반응물질 가스의 플로우 레이트를 설정하기 위한 인스트럭션들, 전력 설정점으로 플라즈마 생성기를 설정하기 위한 인스트럭션들, 및 제 1 레시피 페이즈를 위한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 2, 후속하는 레시피 페이즈는 플라즈마 생성기를 인에이블하기 위한 인스트럭션들 및 제 2 레시피 페이즈를 위한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 3 레시피 단계는 플라즈마 생성기를 디스에이블하기 위한 인스트럭션들 및 제 3 레시피 페이즈를 위한 시간 지연 인스트럭션들을 포함할 수도 있다. 이들 레시피 페이즈들은 더 세분화될 수도 있고 그리고/또는 본 개시의 범위 내의 임의의 적합한 방식으로 반복될 수도 있다는 것이 이해될 것이다.
일부 증착 프로세스들에서, 플라즈마 스트라이킹은 지속기간에서 몇 초 이상 지속된다. 특정한 구현예들에서, 훨씬 보다 짧은 플라즈마 스트라이킹이 사용될 수도 있다. 이들은 50 ㎳가 구체적인 예인, 10 ㎳ 내지 1 초의 차수, 통상적으로 20 내지 80 ㎳일 수도 있다. 이러한 매우 짧은 RF 플라즈마 스트라이킹은 플라즈마의 매우 고속의 안정화를 필요로 한다. 이를 달성하기 위해, 플라즈마 생성기는 주파수가 플로팅하도록 허용되는 동안, 임피던스 매칭이 특정한 전압으로 프리셋되도록 구성될 수도 있다. 관습적으로, 고주파수 플라즈마들이 약 13.56 ㎒의 RF 주파수에서 생성된다. 본 명세서에 개시된 다양한 실시예들에서, 주파수는 이들 표준 값과 상이한 값으로 플로팅되게 된다. 임피던스 매칭을 미리 결정된 전압으로 고정하면서 주파수가 플로팅되게 허용함으로써, 플라즈마는 훨씬 보다 고속으로 안정화될 수 있고, 일부 타입들의 증착 사이클들과 연관된 매우 짧은 플라즈마 스트라이킹들을 사용할 때 이 결과가 중요할 수도 있다.
일부 실시예들에서, 페데스탈 (508) 은 히터 (510) 를 통해 온도 제어될 수도 있다. 또한, 일부 실시예들에서, 증착 프로세스 스테이션 (500) 을 위한 압력 제어가 버터플라이 밸브 (518) 에 의해 제공될 수도 있다. 도 5의 실시예에 도시된 바와 같이, 버터플라이 밸브 (518) 는 다운스트림 진공 펌프 (미도시) 에 의해 제공된 진공을 쓰로틀한다. 그러나, 일부 실시예들에서, 프로세스 스테이션 (500) 의 압력 제어는 또한 프로세스 스테이션 (500) 에 도입된 하나 이상의 가스들의 플로우 레이트를 가변시킴으로써 조정될 수도 있다.
도 6은 인바운드 로드록 (602) 및 아웃바운드 로드록 (604) 을 갖는 멀티-스테이션 프로세싱 툴 (600) 의 실시예의 개략도를 도시하고, 로드록 중 하나 또는 양자는 리모트 플라즈마 소스를 포함할 수도 있다. 대기압에서 로봇 (606) 은, 카세트로부터 포드 (608) 를 통해 인바운드 로드록 (602) 으로 로딩된 웨이퍼들을 대기 포트 (610) 를 통해 이동시키도록 구성된다. 웨이퍼는 인바운드 로드록 (602) 내의 페데스탈 (612) 상에 로봇 (606) 에 의해 배치되고, 대기 포트 (610) 는 폐쇄되고, 로드록은 펌프 다운된다 (pump down). 인바운드 로드록 (602) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (614) 내로 도입되기 전에 로드록 내에서 원격 플라즈마 처리에 노출될 수도 있다. 또한, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해 인바운드 로드록 (602) 내에서 가열될 수도 있다. 다음에, 프로세싱 챔버 (614) 로의 챔버 이송 포트 (616) 가 개방되고, 또 다른 로봇 (미도시) 이 웨이퍼를 프로세싱을 위해 반응기 내에 도시된 제 1 스테이션의 페데스탈 상의 반응기 내로 웨이퍼를 배치한다. 도 6에 도시된 실시예는 로드록들을 포함하지만, 일부 실시예들에서, 웨이퍼의 프로세스 스테이션으로의 직접적인 투입이 제공될 수도 있다는 것이 인식될 것이다.
도시된 프로세싱 챔버 (614) 는, 도 6에 도시된 실시예에서 1 내지 4로 번호가 붙여진, 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 가열된 페데스탈 (스테이션 1에 대해 618로 도시) 및 가스 라인 유입부들을 갖는다. 일부 실시예들에서, 프로세스 스테이션 각각은 상이한 목적 또는 복수의 목적들을 가질 수도 있다는 것을 인식할 것이다. 도시된 프로세싱 챔버 (614) 는 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있지만, 다른 실시예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.
도 6은 또한 프로세싱 챔버 (614) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (690) 의 실시예를 도시한다. 일부 실시예들에서, 웨이퍼 핸들링 시스템 (690) 은 다양한 프로세스 스테이션들 사이 및/또는 프로세스 스테이션과 로드록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 인식될 것이다. 비제한적인 예들은 웨이어 캐로절들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 6은 프로세스 툴 (600) 의 프로세스 조건들 및 하드웨어 상태들을 제어하기 위해 채용된 시스템 제어기 (650) 의 실시예를 도시한다. 시스템 제어기 (650) 는 하나 이상의 메모리 디바이스들 (656), 하나 이상의 대용량 저장 디바이스들 (654), 및 하나 이상의 프로세서들 (652) 을 포함할 수도 있다. 프로세서 (652) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 접속부 및/또는 디지털 입력/출력 접속부, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (650) 는 프로세스 툴 (600) 의 모든 액티비티들을 제어한다. 시스템 제어기 (650) 는 대용량 저장 디바이스 (654) 에 저장되고, 메모리 디바이스 (656) 로 로딩되고, 프로세서 (652) 상에서 실행되는 시스템 제어 소프트웨어 (658) 를 실행한다. 시스템 제어 소프트웨어 (658) 는 타이밍, 가스들의 혼합, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 퍼지 조건들 및 타이밍, 웨이퍼 온도, RF 전력 레벨들, RF 주파수들, 기판, 페데스탈, 척 및/또는 서셉터 위치, 및 프로세스 툴 (600) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들은 개시된 방법들에 따른 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시예들에서, 시스템 제어 소프트웨어 (658) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 (sequencing) 인스트럭션들을 포함할 수도 있다. 예를 들어, PEALD 프로세스의 페이즈 각각은 시스템 제어기 (650) 에 의해 실행할 하나 이상의 인스트럭션들을 포함할 수도 있다. PEALD 프로세스 페이즈에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들은 대응하는 PEALD 레시피 페이즈에 포함될 수도 있다. 일부 실시예들에서, PEALD 프로세스 페이즈를 위한 모든 인스트럭션들이 그 프로세스 페이즈와 동시에 실행되도록 PEALD 레시피 페이즈들이 순차적으로 배열될 수도 있다.
시스템 제어기 (650) 와 연관된 대용량 저장 디바이스 (654) 및/또는 메모리 디바이스 (656) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (618) 상에 기판을 로딩하고 기판과 프로세스 툴 (600) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들을 위한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 프로세스 스테이션 내의 압력을 안정화시키기 위해 증착 전에 가스 조성 및 플로우 레이트들을 제어하기 위한 코드 및 선택가능하게 하나 이상의 프로세스 스테이션들로 가스를 흘리기 위한 코드를 포함할 수도 있다. 프로세스 가스 제어 프로그램은 임의의 개시된 범위들 내로 가스 조성 및 플로우 레이트들을 제어하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은, 예를 들어, 프로세스 스테이션의 배기 시스템 내의 쓰로틀 밸브, 프로세스 스테이션 내로의 가스 플로우, 등을 조절함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 임의의 개시된 범위들 내로 프로세스 스테이션의 압력을 유지하기 위한 코드를 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하기 위해 사용된 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로 , 히터 제어 프로그램은 기판으로의 (헬륨과 같은) 열전달 가스의 전달을 제어할 수도 있다. 히터 제어 프로그램은 임의의 개시된 범위드 내로 기판의 온도를 유지하기 위한 인스트럭션들을 포함할 수도 있다.
플라즈마 제어 프로그램은 예를 들어 본 명세서에 개시된 임의의 RF 전력 레벨들을 사용하여 하나 이상의 프로세스 스테이션들에서 전극들을 프로세싱하기 위해 인가된 RF 전력 레벨들 및 주파수들을 설정하기 위한 코드를 포함할 수도 있다. 플라즈마 제어 프로그램은 또한 플라즈마 노출 각각의 지속기간을 제어하기 위한 코드를 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (650) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치의 그래픽적인 소프트웨어 디스플레이 및/또는 프로세스 조건들의 그래픽적인 소프트웨어 디스플레이, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (650) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 전력 레벨들, 주파수 및 노출 시간과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (650) 의 아날로그 입력 접속부 및/또는 디지털 입력 접속부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (600) 의 아날로그 출력 접속부 및 디지털 출력 접속부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, (압력계들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouple), 등을 포함한다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터를 사용할 수도 있다.
임의의 적합한 챔버는 개시된 실시예들을 구현하도록 사용될 수도 있다. 예시적인 증착 장치들은 이로 제한되는 것은 아니지만, California, Fremont 소재의 Lam Research Corp.으로부터 각각 입수가능한 ALTUS® 제품군, VECTOR® 제품군, 및/또는 SPEED® 제품군으로부터의 장치 또는 임의의 다양한 다른 상업적으로 입수가능한 프로세싱 시스템들을 포함한다. 2 이상의 스테이션들이 동일한 기능들을 수행할 수도 있다. 유사하게, 2 이상의 스테이션들은 상이한 기능들을 수행할 수도 있다. 스테이션 각각은 원하는 대로 특정한 기능/방법을 수행하도록 설계/구성될 수 있다.
도 7은 특정한 실시예들에 따른 박막 증착 프로세스들을 수행하기에 적합한 프로세싱 시스템의 블록도이다. 시스템 (700) 은 이송 모듈 (703) 을 포함한다. 이송 모듈 (703) 은 다양한 반응 모듈들 사이에서 프로세싱될 기판들이 이동될 때 기판들의 오염 위험을 최소화하기 위해 클린 (clean), 가압된 환경을 제공한다. 특정한 실시예들에 따라 각각 ALD 및/또는 CVD를 수행할 수 있는 2 개의 멀티-스테이션 반응기들 (709 및 710) 이 이송 모듈 (703) 상에 장착된다. 반응기들 (709 및 710) 은 개시된 실시예들에 따른 동작들을 순차적으로 또는 비순차적으로 수행할 수도 있는 복수의 스테이션들 (711, 713, 715, 및 717) 을 포함할 수도 있다. 스테이션들은 가열된 페데스탈 또는 기판 지지부, 하나 이상의 가스 유입부들 또는 샤워헤드 또는 확산 플레이트를 포함할 수도 있다.
또한 플라즈마 또는 화학적 (비플라즈마) 사전-세정 또는 개시된 방법들과 관련하여 기술된 임의의 다른 프로세스들을 수행할 수 있는 하나 이상의 단일 또는 멀티-스테이션 모듈들 (707) 이 이송 모듈 (703) 상에 장착될 수도 있다. 일부 경우들에서 모듈 (707) 은 다양한 처리들, 예를 들어, 증착 프로세스를 위해 기판을 준비하도록 사용될 수도 있다. 모듈 (707) 은 또한 에칭 또는 폴리싱과 같은 다양한 다른 프로세스들을 수행하도록 설계/구성될 수도 있다. 특정한 구현예들에서, 바이레이어 배리어 층의 제 1 서브층은 반응기 (709) 내에서 증착될 수도 있고, 바이레이어 배리어 층의 제 2 서브층은 반응기 (710) 내에서 증착될 수도 있고, 그리고 모듈 (707) 은 에칭을 위해 사용될 수도 있다. 이 예에서, 도 1a 내지 도 1e 및 도 2a 내지 도 2f와 관련하여 기술된 모든 프로세스들은 프로세싱 시스템 (700) 내에서 달성될 수도 있다. 이 다기능/멀티-툴 시스템은 제어된 대기압 하에서 PCRAM 및 다른 디바이스들을 제조하는데 특히 유용할 수도 있다.
시스템 (700) 은 또한, 웨이퍼들이 프로세싱 전 및 프로세싱 후에 저장되는 하나 이상의 웨이퍼 소스 모듈들 (701) 을 포함한다. 대기 이송 챔버 (719) 내의 대기 로봇 (미도시) 은 먼저 소스 모듈들 (701) 로부터 로드록들 (721) 웨이퍼들을 제거할 수도 있다. 이송 모듈 (703) 내 웨이퍼 이송 디바이스 (일반적으로 로봇 암 유닛) 는 이송 모듈 (703) 내에 장착된 모듈들로 그리고 모듈들 사이로 웨이퍼들을 이동시킨다.
다양한 실시예들에서, 시스템 제어기 (729) 는 증착 동안 프로세스 조건들을 제어하도록 채용된다. 시스템 제어기 (729) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 접속부들, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다.
시스템 제어기 (729) 는 증착 장치의 모든 액티비티들을 제어할 수도 있다. 시스템 제어기 (729) 는 타이밍, 가스들의 혼합, 챔버 압력, 챔버 온도, 웨이퍼 온도, RF 전력 레벨들, 웨이퍼 척 또는 페데스탈 위치, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는 시스템 제어 소프트웨어를 실행한다. 일부 실시예들에서 시스템 제어기 (729) 와 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들이 채용될 수도 있다.
통상적으로 시스템 제어기 (729) 와 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치의 그래픽적인 소프트웨어 디스플레이 및/또는 프로세스 조건들의 그래픽적인 소프트웨어 디스플레이, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
시스템 제어 로직은 임의의 적합한 방식으로 구성될 수도 있다. 일반적으로, 로직은 하드웨어 및/또는 소프트웨어로 설계되거나 구성될 수 있다. 구동 회로를 제어하기 위한 인스트럭션들은 하드 코딩되거나 소프트웨어로서 제공될 수도 있다. 인스트럭션들은 “프로그래밍”에 의해 제공될 수도 있다. 이러한 프로그래밍은 디지털 신호 프로세서들 내에 하드 코딩된 로직, ASIC들 (application-specific integrated circuits), 및 하드웨어로서 구현된 특정한 알고리즘들을 갖는 다른 디바이스들을 포함하는, 임의의 형태의 로직을 포함하는 것으로 이해된다. 프로그래밍은 또한 범용 프로세서 상에서 실행될 수도 있는 소프트웨어 또는 펌웨어 인스트럭션들을 포함하는 것이 이해된다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
게르마늄 함유 환원제 펄스들, 수소 플로우, 및 텅스텐 함유 전구체 펄스들 및 프로세스 시퀀스의 다른 프로세스들을 제어하기 위한 컴퓨터 프로그램 코드가 임의의 종래의 컴퓨터 판독가능 프로그래밍 언어: 예를 들어, 어셈블리어, C, C++, Pascal, Fortran, 또는 다른 것들로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트는 프로그램에서 식별된 태스크들을 수행하도록 프로세서에 의해 실행된다. 또한 나타낸 바와 같이, 프로그램 코드는 하드 코딩될 수도 있다.
제어기 파라미터들은 예를 들어, 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, 냉각 가스 압력, 기판 온도, 및 챔버 벽 온도와 같은, 프로세스 조건들과 관련된다. 이들 파라미터들은 레시피의 형태로 사용자에게 제공되고, 사용자 인터페이스를 활용하여 입력될 수도 있다. 프로세스를 모니터링하기 위한 신호들은 시스템 제어기 (729) 의 아날로그 입력 접속부 및/또는 디지털 입력 접속부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 증착 장치 (700) 의 아날로그 출력 접속부 및 디지털 출력 접속부 상에 출력된다.
시스템 소프트웨어는 다수의 상이한 방식들로 설계 또는 구성될 수도 있다. 예를 들어, 개시된 실시예들에 따라 증착 프로세스들 (및 일부 경우들에서, 다른 프로세스들) 을 수행하는데 필요한 챔버 컴포넌트들의 동작을 제어하도록 다양한 챔버 컴포넌트 서브루틴들 또는 제어 객체들이 기록될 수 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 코드, 프로세스 가스 제어 코드, 압력 제어 코드, 및 히터 제어 코드를 포함한다.
일부 구현예들에서, 제어기 (729) 는 상술한 예들의 일부일 수도 있는 시스템의 일부일 수 있다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기 (729) 는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 일부 시스템들에서 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
상기 기술된 다양한 하드웨어 및 방법 실시예들은 예를 들어, 반도체 디바이스들, 디스플레이들, LEDs, 광전 패널들 등의 제조 또는 제작을 위해, 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그런 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비 내에서 함께 이용되거나 수행될 것이다.
막의 리소그래픽 패터닝은 단계들 각각이 다수의 가능한 툴들을 사용하여 인에이블되는, 이하의 단계들: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 예를 들어, 상부에 실리콘 나이트라이드 막이 형성된 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 그 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계의 일부 또는 전부를 포함한다. 일부 실시예들에서, 애시가능 하드마스크 층 (예컨대 비정질 탄소 층) 및 또 다른 적합한 하드마스크 (예컨대 반사방지층) 가 포토레지스트를 도포하기 전에 증착될 수도 있다.
본 명세서에 기술된 구성들 및/또는 접근 방법들은 본질적으로 예시적이고, 이들 구체적인 실시예들 또는 예들은 다양한 변형들이 가능하기 때문에 제한하는 방식으로 고려되지 않는다는 것이 이해된다. 본 명세서에 기술된 구체적인 루틴들 또는 방법들은 하나 이상의 임의의 수의 프로세싱 전략들을 나타낼 수도 있다. 이와 같이, 예시된 다양한 동작들은 예시된 순서로, 다른 순서로, 병행하여, 수행될 수도 있고, 또는 일부 경우들에서 생략될 수도 있다. 유사하게, 상기 기술된 프로세스들의 순서는 변경될 수도 있다.
본 개시의 주제는 본 명세서에 개시된 다양한 프로세스들, 시스템들 및 구성들, 및 다른 특징들, 기능들, 동작들, 및/또는 특성들의 모든 신규하고 명백하지 않은 조합들, 및 하위조합들, 뿐만 아니라 임의의 모든 이들의 등가물들을 포함한다.
실험
기술된 바이레이어 배리어 층 방법이 손상으로부터 할라이드-민감 재료들을 보호하고 그리고 또한 산화에 대해 보호하도록 사용될 수 있다는 것을 실험 결과들이 나타낸다. 실험 결과들은 개시된 방법들이 PCRAM을 형성하는 맥락에서 특히 유용하지만, 실시예들은 이렇게 제한되지 않는다는 것을 시사한다.
바이레이어 배리어 층의 제 1 서브층에 대해, 몇몇 타입들의 막이 탐구되었다. 다양한 고 탄소 함량 막들이 HCl로부터의 손상에 대해 고품질 보호를 제공하는 것으로 나타났다. 예를 들어, 컨포멀한 탄소 층이 (하드마스크 재료들을 형성하는 것과 관련하여 상기 기술된 바와 같이, 예를 들어, 도 3) PECVD 방법들을 사용하여 증착되었다. 증착된 막은 2.5 ％ 미만의 1-시그마 두께 불균일도로, 실질적으로 컨포멀하다. 1-시그마 두께 불균일도는 분광 타원 분석법을 사용하여 계산되었다. 두께 불균일도는 기판 상의 49 (또는 그 이상) 개의 지점들을 검토하여 막 두께의 맵 패턴에 기초하여 계산되었다. 기판의 외측 3 ㎜는 고려 사항에서 배제되었다. 49 (또는 그 이상) 개의 지점들 내에서, 평균 두께뿐만 아니라 표준 편차가 계산되었다. 1-시그마 두께 불균일도는 100*(두께들의 표준 편차)/(평균 두께) 로 계산되었다. 다양한 경우들에서, 제 1 서브층의 두께 불균일도는 약 2 ％ 이하일 수도 있다. 증착된 막의 굴절률은 633 ㎚에서 약 1.61이다. 형성된 막은, 저 누설 전류 및 고 항복 전압을 갖고, 비도전성이다. 예시적인 누설 전류들 및 항복 전압들은 도 8에 도시된다. 4 개의 샘플들 (1 내지 4) 이 도시된다. 샘플 각각은 PECVD를 사용하여 약 250 ℃에서 형성된다. 다양한 실시예들에서, 제 1 서브층은 적어도 약 4 MV/㎝의 크기를 갖는 항복 전압 (예를 들어, 누설 전류가 0.001 A/㎠에 도달하는 필드 전압) 을 가질 수도 있다.
도 9는 다수의 상이한 타입들의 막에서 수행된 HCl 버블 테스트와 관련한 실험 결과들을 나타낸다. 이 테스트는 HCl에 대한 노출을 견디기 위한 능력에 대하여 상이한 재료를 평가하는 것으로 이루어졌다. 즉, 이 테스트는 재료 (예를 들어, 제 1 서브층 재료) 가 얼마나 잘 HCl에 대한 노출로부터 발생하는 손상으로부터 아래에 놓인 재료들을 보호하는 것으로 예상되는지를 평가한다. HCl 버블 테스트는 다양한 막들을 배어 (bare) 실리콘 웨이퍼 캐리어들 상에 제공된 알루미늄 쿠폰들 상에 증착하는데 수반된다. 증착 후에, 막 각각은 (체적으로) 5 ％ HCl 및 95 ％ H2O를 포함하는 용액에 담궈진다. 막들은 버블 형성 사인들에 대해 모니터링된다. 버블들은 HCl과 아래에 놓인 알루미늄 재료 간의 반응 결과로서 형성된다. (1) 버블들이 막 표면 상에 처음으로 나타난 시간, (2) 버블들이 막으로부터 불연속적으로 부풀어오르기 (rising) 시작하는 시간, 및 (3) 막으로부터 일정한 버블들의 스트림이 부풀어오르기 시작하는 시간을 포함하는 3 개의 상이한 시간들이 막 각각에 대해 기록된다. 3번째 시간은 실패 조건으로 규정된다. 보다 긴 시간 프레임들은 막들이 HCl에 보다 내성이 있다는 것을 시사한다.
도 9에 대하여 테스트된 막들은 (1) 단일 주파수 RF PECVD 프로세스를 사용하여 증착된 애시가능 하드마스크 탄소 재료 ("SF AHM"으로 참조됨), (2) 듀얼 주파수 RF PECVD 프로세스를 사용하여 증착된 애시가능 하드마스크 탄소 재료 ("DF AHM"으로 참조됨), (3) 단일 주파수 RF PECVD 프로세스를 사용하여 증착된 도핑되지 않은 실리케이트 유리 ("SF USG"로 참조됨), (4) 듀얼 주파수 RF PECVD 프로세스를 사용하여 증착된 도핑되지 않은 실리케이트 유리 ("DF USG"로 참조됨), (5) 듀얼 주파수 RF PECVD 프로세스를 사용하여 증착된 실리콘 나이트라이드 재료 ("DF SiN"으로 참조됨), (6) PECVD 프로세스를 사용하여 증착된 실리콘 카보나이트라이드 재료 ("NDC"로 참조됨), 그리고 (7) ALD 프로세스를 통해 증착된 실리콘 나이트라이드 재료 ("ALD SiN"으로 참조됨) 를 포함한다.
도 9에 도시된 바와 같이, 단일 주파수 및 듀얼 주파수 애시가능 하드마스크 재료들이 HCl에 가장 우수한 내성을 보였다. 따라서 이들 고 탄소 함량 재료들은 HCl에 대한 노출로 인한 손상에 대해 고품질 배리어를 제공한다. 단일 주파수 애시가능하드마스크 재료는 약 240 분 후에 실패가 발생함에 따라, 특히 잘 수행된다. 이론 또는 작용 메커니즘에 매이지 않고, 단일 주파수 PECVD AHM 막은 단일 주파수 막들이 보다 덜 조밀한 경향이 있고, 보다 높은 수소 함량을 갖고, 그리고 듀얼 주파수 막들에 비해 보다 적은 SP3 결합을 갖기 때문에, 듀얼 주파수 PECVD AHM 막보다 HCl에 대해 보다 내성을 갖는다.

Claims (23)

  1. 부분적으로 제조된 반도체 디바이스 상에 바이레이어 (bilayer) 배리어 층을 증착하는 방법에 있어서,
    상기 방법은,
    (a) 할라이드-민감 재료의 제 1 층을 포함하는 기판을 제공하는 단계로서, 상기 할라이드-민감 재료의 제 1 층은 단계 (a) 에서 제공될 때 적어도 부분적으로 노출되는, 상기 기판을 제공하는 단계; 및
    (b) (i) 상기 기판 상에 상기 바이레이어 배리어 층의 제 1 서브층을 증착하고, 그리고
    (ii) 상기 바이레이어 배리어 층의 상기 제 1 서브층 상에 상기 바이레이어 배리어 층의 제 2 서브층을 증착함으로써, 상기 바이레이어 배리어 층을 증착하는 단계로서,
    상기 바이레이어 배리어 층의 상기 제 1 서브층은 적어도 40 중량％ 탄소를 포함하고, 상기 바이레이어 배리어 층의 상기 제 1 서브층은 상기 할라이드-민감 재료의 제 1 층의 노출된 부분들 상에 증착되고,
    상기 바이레이어 배리어 층의 상기 제 2 서브층은 실리콘 나이트라이드를 포함하고, 상기 바이레이어 배리어 층의 상기 제 2 서브층은 할라이드 함유 화학물질을 사용하여 증착되고, 상기 바이레이어 배리어 층의 상기 제 2 서브층의 증착 동안, 상기 바이레이어 배리어 층의 상기 제 1 서브층은 상기 할라이드-민감 재료의 제 1 층을 상기 할라이드 함유 화학물질로부터 보호하는, 상기 바이레이어 배리어 층을 증착하는 단계를 포함하는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  2. 제 1 항에 있어서,
    상기 할라이드-민감 재료의 제 1 층은 칼코게나이드 (chalcogenide) 재료를 포함하는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  3. 제 1 항에 있어서,
    상기 바이레이어 배리어 층의 상기 제 1 서브층은 CVD (chemical vapor deposition) 프로세스를 통해 증착된 비정질 탄소를 포함하는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  4. 제 1 항에 있어서,
    상기 바이레이어 배리어 층의 상기 제 1 서브층은 열분해 (pyrolysis) 및 폴리머화 (polymerization) 를 수반하는 프로세스를 통해 증착된 파릴렌 재료 (parylene material) 를 포함하는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  5. 제 4 항에 있어서,
    상기 파릴렌 재료는 파릴렌 AF-4를 포함하는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 단계 (b) 의 상기 (ii) 는 ALD (atomic layer deposition) 프로세스를 통해 상기 바이레이어 배리어 층의 상기 제 2 서브층을 증착하는 단계를 포함하는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 단계 (b) 의 상기 (ii) 는 CVD 프로세스를 통해 상기 바이레이어 배리어 층의 상기 제 2 서브층을 증착하는 단계를 포함하는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 기판은 상기 할라이드-민감 재료의 제 1 층 아래에 위치된 할라이드-민감 재료의 제 2 층을 포함하고, 그리고
    (c) 상기 단계 (b) 의 상기 (ii) 후에, 상기 할라이드-민감 재료의 제 1 층은 노출시키지 않고 상기 할라이드-민감 재료의 제 2 층의 일부분들을 노출시키는 방식으로 상기 기판을 에칭하는 단계로서, 상기 할라이드-민감 재료의 제 1 층은 적어도 부분적으로 상기 바이레이어 배리어 층에 의해 커버된 채로 남아 있는, 상기 기판을 에칭하는 단계; 및
    (d) (i) 상기 기판 상에 제 2 바이레이어 배리어 층의 제 1 서브층을 증착하고, 그리고 (ii) 상기 제 2 바이레이어 배리어 층의 상기 제 1 서브층 상에 상기 제 2 바이레이어 배리어 층의 제 2 서브층을 증착함으로써 상기 기판 상에 상기 제 2 바이레이어 배리어 층을 증착하는 단계로서,
    상기 제 2 바이레이어 배리어 층의 상기 제 1 서브층은 적어도 40 중량％ 탄소를 포함하고, 상기 제 2 바이레이어 배리어 층의 상기 제 1 서브층은 상기 할라이드-민감 재료의 제 2 층의 노출된 부분들 상에 증착되고,
    상기 제 2 바이레이어 배리어 층의 상기 제 2 서브층은 실리콘 나이트라이드를 포함하고, 상기 제 2 바이레이어 배리어 층의 상기 제 2 서브층은 ALD 프로세스에서 할라이드 함유 화학물질을 사용하여 증착되고, 상기 제 2 바이레이어 배리어 층의 상기 제 2 서브층의 증착 동안, 상기 제 2 바이레이어 배리어 층의 상기 제 1 서브층은 상기 할라이드 함유 화학물질로부터 상기 할라이드-민감 재료의 제 2 층을 보호하는, 상기 기판 상에 상기 제 2 바이레이어 배리어 층을 증착하는 단계를 더 포함하는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 바이레이어 배리어 층의 상기 제 1 서브층은 15 내지 100 Å 두께의 두께로 증착되고, 상기 바이레이어 배리어 층의 상기 제 2 서브층은 적어도 20 Å의 두께로 증착되는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 할라이드 함유 화학물질은 클로로실란 (chlorosilane) 을 포함하는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  11. 제 10 항에 있어서,
    상기 클로로실란은 디클로로실란 (dichlorosilane) 인, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  12. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 방법은 상변화 메모리 디바이스를 형성하는 동안 수행되는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  13. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 바이레이어 배리어 층의 상기 제 1 서브층은 상기 기판을 플라즈마에 노출시키는 단계를 수반하는 PECVD (plasma enhanced CVD) 프로세스를 통해 형성되고, 상기 플라즈마는 단일 RF 주파수를 사용하여 생성되는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  14. 제 13 항에 있어서,
    상기 플라즈마를 생성하도록 사용된 상기 RF 주파수는 고주파수 (HF: high frequency) RF 주파수인, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  15. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 바이레이어 배리어 층의 상기 제 1 서브층은 일 반응 챔버 내에서 증착되고, 상기 바이레이어 배리어 층의 상기 제 2 서브층은 동일한 반응 챔버 내에서 증착되는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  16. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 바이레이어 배리어 층의 상기 제 1 서브층은 제 1 반응 챔버 내에서 증착되고, 상기 바이레이어 배리어 층의 상기 제 2 서브층은 제 2 반응 챔버 내에서 증착되고, 상기 제 1 반응 챔버 및 제 2 반응 챔버는 멀티-챔버 툴에 함께 제공되는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  17. 제 16 항에 있어서,
    진공 조건들 하에서 상기 기판을 상기 제 1 반응 챔버로부터 상기 제 2 반응 챔버로 이송하는 단계를 더 포함하는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  18. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 바이레이어 배리어 층의 상기 제 1 서브층 및 상기 제 2 서브층은 상기 제 1 서브층 및 상기 제 2 서브층 각각에 대해, 상기 서브층의 가장 얇은 부분이 상기 서브층의 가장 두꺼운 부분의 두께의 적어도 60 ％이도록 컨포멀하게 증착되는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  19. 제 2 항에 있어서,
    상기 칼코게나이드 재료는 탄소층들 사이에 샌드위치되는, 부분적으로 제조된 반도체 디바이스 상에 바이레이어 배리어 층을 증착하는 방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
KR1020160094884A 2015-07-28 2016-07-26 센서티브 재료들 상에 할라이드 함유 ald 막을 집적하는 방법 KR102621967B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/811,205 US9385318B1 (en) 2015-07-28 2015-07-28 Method to integrate a halide-containing ALD film on sensitive materials
US14/811,205 2015-07-28

Publications (2)

Publication Number Publication Date
KR20170013832A KR20170013832A (ko) 2017-02-07
KR102621967B1 true KR102621967B1 (ko) 2024-01-05

Family

ID=56235011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160094884A KR102621967B1 (ko) 2015-07-28 2016-07-26 센서티브 재료들 상에 할라이드 함유 ald 막을 집적하는 방법

Country Status (4)

Country Link
US (1) US9385318B1 (ko)
JP (1) JP6832088B2 (ko)
KR (1) KR102621967B1 (ko)
TW (1) TWI720001B (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9384998B2 (en) * 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US10170324B2 (en) 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US10157736B2 (en) 2016-05-06 2018-12-18 Lam Research Corporation Methods of encapsulation
US9929006B2 (en) * 2016-07-20 2018-03-27 Micron Technology, Inc. Silicon chalcogenate precursors, methods of forming the silicon chalcogenate precursors, and related methods of forming silicon nitride and semiconductor structures
US9865456B1 (en) * 2016-08-12 2018-01-09 Micron Technology, Inc. Methods of forming silicon nitride by atomic layer deposition and methods of forming semiconductor structures
WO2018045089A1 (en) * 2016-08-30 2018-03-08 Hzo, Inc. Multi-layer deposition system and process
US10224414B2 (en) * 2016-12-16 2019-03-05 Lam Research Corporation Method for providing a low-k spacer
KR102659567B1 (ko) * 2017-03-03 2024-04-19 램 리써치 코포레이션 고종횡비 실린더 에칭을 위해 측벽 패시베이션 증착 컨포멀성을 튜닝하는 기법
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
TWI765080B (zh) * 2017-08-13 2022-05-21 美商應用材料股份有限公司 藉由阻隔分子的交聯來增進選擇性沉積之方法
CN111108581A (zh) * 2017-09-21 2020-05-05 应用材料公司 高深宽比沉积
US10141503B1 (en) 2017-11-03 2018-11-27 International Business Machines Corporation Selective phase change material growth in high aspect ratio dielectric pores for semiconductor device fabrication
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
WO2019113482A1 (en) * 2017-12-08 2019-06-13 Tokyo Electron Limited High aspect ratio via etch using atomic layer deposition protection layer
US10903109B2 (en) * 2017-12-29 2021-01-26 Micron Technology, Inc. Methods of forming high aspect ratio openings and methods of forming high aspect ratio features
US10886140B2 (en) * 2018-07-27 2021-01-05 Applied Materials, Inc. 3D NAND etch
KR102620168B1 (ko) 2018-08-22 2024-01-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US11239420B2 (en) 2018-08-24 2022-02-01 Lam Research Corporation Conformal damage-free encapsulation of chalcogenide materials
US20200381623A1 (en) * 2019-05-31 2020-12-03 Applied Materials, Inc. Methods of forming silicon nitride encapsulation layers
TW202111825A (zh) 2019-07-29 2021-03-16 美商應用材料股份有限公司 原子層沉積之多層封裝堆疊
KR20210041692A (ko) 2019-10-07 2021-04-16 삼성전자주식회사 가변 저항 메모리 소자
US11417840B2 (en) * 2019-12-31 2022-08-16 Micron Technology, Inc. Protective sealant for chalcogenide material and methods for forming the same
US11424118B2 (en) 2020-01-23 2022-08-23 Micron Technology, Inc. Electronic devices comprising silicon carbide materials
CN111584411A (zh) * 2020-06-11 2020-08-25 中国科学院微电子研究所 半导体加工设备、沉积钝化层方法及pram制作方法
US11361971B2 (en) * 2020-09-25 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. High aspect ratio Bosch deep etch
TW202348830A (zh) * 2022-02-22 2023-12-16 美商蘭姆研究公司 熱膜沉積

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012178422A (ja) 2011-02-25 2012-09-13 Fujikura Ltd 半導体装置の製造方法及び半導体装置の製造装置並びに基板保持治具
US20140021615A1 (en) 2012-07-20 2014-01-23 Globalfoundries Inc. Multi-layer barrier layer stacks for interconnect structures
US20140024180A1 (en) 2012-07-20 2014-01-23 Applied Materials, Inc. Interface adhesion improvement method

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198731A (ja) * 1984-03-22 1985-10-08 Nec Corp 半導体装置
JPH10173047A (ja) * 1996-12-11 1998-06-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3148183B2 (ja) * 1998-08-31 2001-03-19 日本電気株式会社 半導体装置の製造方法
JP2000106396A (ja) * 1998-09-29 2000-04-11 Sharp Corp 半導体装置の製造方法
AU2002333601A1 (en) * 2001-09-14 2003-04-01 Asm America, Inc. Metal nitride deposition by ald using gettering reactant
CN100339756C (zh) * 2003-03-11 2007-09-26 友达光电股份有限公司 薄膜晶体管液晶显示器的多层次扩散障碍层结构和制作方法
US7407893B2 (en) * 2004-03-05 2008-08-05 Applied Materials, Inc. Liquid precursors for the CVD deposition of amorphous carbon films
US7282438B1 (en) 2004-06-15 2007-10-16 Novellus Systems, Inc. Low-k SiC copper diffusion barrier films
US7785658B2 (en) * 2005-10-07 2010-08-31 Asm Japan K.K. Method for forming metal wiring structure
US7892620B2 (en) * 2005-11-30 2011-02-22 Panasonic Corporation Information recording medium and method for manufacturing thereof
US7767589B2 (en) * 2007-02-07 2010-08-03 Raytheon Company Passivation layer for a circuit device and method of manufacture
US8298628B2 (en) 2008-06-02 2012-10-30 Air Products And Chemicals, Inc. Low temperature deposition of silicon-containing films
US7820556B2 (en) 2008-06-04 2010-10-26 Novellus Systems, Inc. Method for purifying acetylene gas for use in semiconductor processes
US7955990B2 (en) 2008-12-12 2011-06-07 Novellus Systems, Inc. Method for improved thickness repeatability of PECVD deposited carbon films
KR20100082604A (ko) * 2009-01-09 2010-07-19 삼성전자주식회사 가변저항 메모리 장치 및 그의 형성 방법
US8268722B2 (en) * 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
US20110256734A1 (en) 2010-04-15 2011-10-20 Hausmann Dennis M Silicon nitride films and methods
CN103229283B (zh) * 2010-11-26 2016-01-20 富士通株式会社 半导体装置及半导体装置的制造方法
JP6538300B2 (ja) * 2012-11-08 2019-07-03 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 感受性基材上にフィルムを蒸着するための方法
KR102038647B1 (ko) * 2013-06-21 2019-10-30 주식회사 원익아이피에스 기판 지지 장치 및 이를 구비하는 기판 처리 장치
US9320387B2 (en) 2013-09-30 2016-04-26 Lam Research Corporation Sulfur doped carbon hard masks
US9589799B2 (en) 2013-09-30 2017-03-07 Lam Research Corporation High selectivity and low stress carbon hardmask by pulsed low frequency RF power
US10249819B2 (en) * 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012178422A (ja) 2011-02-25 2012-09-13 Fujikura Ltd 半導体装置の製造方法及び半導体装置の製造装置並びに基板保持治具
US20140021615A1 (en) 2012-07-20 2014-01-23 Globalfoundries Inc. Multi-layer barrier layer stacks for interconnect structures
US20140024180A1 (en) 2012-07-20 2014-01-23 Applied Materials, Inc. Interface adhesion improvement method

Also Published As

Publication number Publication date
TWI720001B (zh) 2021-03-01
TW201715609A (zh) 2017-05-01
KR20170013832A (ko) 2017-02-07
US9385318B1 (en) 2016-07-05
JP6832088B2 (ja) 2021-02-24
JP2017034245A (ja) 2017-02-09

Similar Documents

Publication Publication Date Title
KR102621967B1 (ko) 센서티브 재료들 상에 할라이드 함유 ald 막을 집적하는 방법
KR102551503B1 (ko) 진보된 패터닝을 위한 소프트 랜딩 나노적층물들
US10170324B2 (en) Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9997372B2 (en) Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9997373B2 (en) Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10297459B2 (en) Technique to deposit sidewall passivation for high aspect ratio cylinder etch
KR102407031B1 (ko) 고 계수 ald sio2 스페이서를 위한 방법
US9543158B2 (en) Technique to deposit sidewall passivation for high aspect ratio cylinder etch
KR20230039625A (ko) 저온 ald 막들을 위한 챔버 언더코팅 준비 방법
KR102474327B1 (ko) 반도체 패터닝 애플리케이션을 위한 고 건식 에칭 레이트 재료들
KR102514839B1 (ko) Ald 갭충진 스페이서 마스크를 사용하는 자기-정렬된 다중 패터닝 프로세스 플로우
KR102602830B1 (ko) Ald 및 ale에 의해 컨포멀한 막들의 증착
CN109791914B (zh) 用于互连结构的复合介电界面层
KR20210016063A (ko) 금속-함유 하드마스크 박막들의 선택적인 성장
KR20170021208A (ko) 반도체 디바이스에서 막들을 치밀화하는 방법
WO2018026867A1 (en) Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US20230154754A1 (en) Loss prevention during atomic layer deposition
KR102659567B1 (ko) 고종횡비 실린더 에칭을 위해 측벽 패시베이션 증착 컨포멀성을 튜닝하는 기법
US20230002887A1 (en) In-situ pecvd cap layer
KR20230029686A (ko) 반도체 장치들 내 인트라레벨 커패시턴스 감소
WO2023230296A1 (en) Single wafer reactor, low temperature, thermal silicon nitride deposition
WO2022020507A1 (en) Advanced self aligned multiple patterning using tin oxide

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant