KR20230136152A - 유전체 상에 유전체를 선택적으로 증착하기 위한 방법 - Google Patents

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KR20230136152A
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dielectric
dielectric layer
metal
sam
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로버트 클라크
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도쿄엘렉트론가부시키가이샤
도쿄 일렉트론 유.에스. 홀딩스, 인크.
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Abstract

반도체 기판의 주 표면 위에 수행되는 유전체 위에 유전체(DoD) ASD 공정인 영역 선택 증착(ASD) 공정을 위한 방법이 설명된다. 기판은 제1 유전체 층에 매립된 전도성 재료를 포함하고, 주 표면은 제1 유전체 층의 전도성 표면과 유전체 표면을 포함한다. 본 방법에서, 금속-함유 캡핑 층은 제1 유전체 층의 유전체 표면 위에 선택적으로 형성된다. 후속 공정 단계에서, 금속-함유 캡핑 층으로부터 제2 유전체 층이 형성된다. 따라서, DoD ASD 공정은 제1 유전체 층의 유전체 표면 위에 선택적으로 제2 유전체 층을 형성한다. 제2 유전체 층을 위한 유전체 재료는 예를 들어 선택적으로 형성된 금속-함유 층으로부터 촉매가 얻어지는 표면 반응에서 전구체 가스의 촉매 분해를 수행함으로써 증착될 수 있다.

Description

유전체 상에 유전체를 선택적으로 증착하기 위한 방법
참조에 의한 병합
본 발명은 미국 정규 출원 번호 17/161,033(발명의 명칭: "Method for Selective Deposition of Dielectric on Dielectric", 출원일: 2021년 1월 28일, 전체 내용이 본 명세서에 기재된 바와 같이 본 명세서에 포함됨)의 이익을 주장한다.
기술 분야
본 발명은 일반적으로 반도체 처리 방법에 관한 것이고, 보다 상세하게는, 유전체 상에 유전체를 선택적으로 증착하기 위한 시스템 및 방법에 관한 것이다.
일반적으로, 집적 회로(IC)와 같은 반도체 디바이스는 모놀리식 구조로 집적된 전자 구성요소 및 상호연결 요소(예를 들어, 트랜지스터, 저항기, 커패시터, 금속 라인, 접점 및 비아)의 네트워크를 형성하도록 기판 위에 유전체, 전도성 및 반도체 재료의 층을 순차적으로 증착하고 패터닝함으로써 제조된다. 반도체 디바이스의 구성 구조를 형성하는 데 사용되는 공정 흐름은 종종 여러 재료의 패턴이 작업 기판의 표면에 노출될 수 있는 동안 다양한 재료를 증착하고 제거하는 것을 수반한다.
패터닝된 층에서 특징부의 최소 치수는 주기적으로 축소되어 각각의 연속적인 기술 노드에서 구성요소 밀도를 대략 두 배로 늘려 기능당 비용을 줄이고 있다. 침지식 심자외선(i-DUV) 리소그래피, 다수의 패터닝, 및 13.5nm 파장의 극자외선(EUV) 광학 시스템과 같은 패터닝의 혁신은 10 나노미터에 가까운 일부 임계 치수를 가져왔다. 이는 패턴 오정렬에 대한 마진을 압박하고, 라인 중간(MOL: Middle-of-Line) 및 라인의 후방 단부(BEOL: Back-End-of-Line) 상호연결 요소에서 전기적 개방 및 단락을 방지하기 위해 자가-정렬된 구조를 제공하도록 공정 통합에 압력을 가한다. 자가-정렬된 구조를 제조하기 위한 혁신적인 공정 흐름은 고도로 선택적 에칭 및 증착 공정 기술을 이용함으로써 플라즈마 강화 증착 및 에칭과 같은 반도체 처리 기술을 혁신하고 IC 제조에서 요구하는 나노 규모의 정밀도, 균일성 및 반복성을 갖춘 필수 단위 공정을 제공하는 것에 의존할 수 있다.
반도체 기판을 처리하기 위한 방법으로서,
제1 유전체 층에 매립된 전도성 재료를 포함하는 기판을 갖는 단계로서, 기판은 전도성 재료의 전도성 표면과 제1 유전체 층의 유전체 표면을 포함하는 주 표면을 갖는, 단계;
유전체 표면 위에 금속-함유 층을 선택적으로 증착함으로써 금속-함유 층으로 유전체 표면을 캡핑하는 단계; 및
금속-함유 층으로부터 제2 유전체 층을 형성하는 단계로서, 제2 유전체 층은 제1 유전체 층 위에 선택적으로 증착되고, 제2 유전체 층은 제2 유전체 층을 형성한 후 전도성 표면 위에 상위 노출된 표면을 갖는, 단계
를 포함하는, 방법.
반도체 처리 방법으로서,
제1 유전체 층에 매립된 전도성 재료의 패턴을 포함하는 주 표면을 갖는 기판을 제공하는 단계;
전도성 재료의 패턴 위에 선택적으로 자가-조립된 단층(SAM)을 형성하는 단계;
제1 유전체 층 위에 선택적으로 제1 금속을 포함하는 제1 층을 형성하는 단계로서, SAM은 전도성 재료의 패턴 위에 제1 층이 형성되는 것을 차단하는 테일기(tail group)를 포함하는, 단계; 및
제1 유전체 층 위에 제1 층을 사용하여 촉매 공정을 수행함으로써 제1 유전체 층 위에 선택적으로 제2 유전체 층을 증착하는 단계
를 포함하는, 방법.
반도체 처리 방법으로서,
제1 유전체 층에 매립된 전도성 재료를 포함하는 기판을 갖는 단계로서, 기판은 전도성 재료의 전도성 표면과 제1 유전체 층의 유전체 표면을 포함하는 주 표면을 갖는, 단계; 및
제1 유전체 층 위에 선택적으로 제2 유전체 층을 형성하기 위해 순환 증착 공정의 복수의 사이클을 수행하는 단계
를 포함하고, 순환 증착 공정의 각 사이클은,
자가-조립된 단층(SAM)으로 전도성 표면을 선택적으로 덮는 단계;
유전체 표면 위에 선택적으로 제1 금속을 포함하는 제1 층을 형성하는 단계로서, SAM은 전도성 표면 상에 제1 층이 형성되는 것을 차단하는 테일기를 포함하는, 단계;
제1 층을 사용하여 촉매 공정을 수행함으로써 유전체 표면 위에 선택적으로 제2 유전체 층의 일부를 증착하는 단계로서, 제2 유전체의 증착된 부분은 전도성 표면 위에 노출된 유전체 표면을 갖는, 단계; 및
전도성 표면을 노출시키기 위해 SAM을 제거하는 단계
를 포함하는, 방법.
본 발명과 그 장점을 보다 완전하게 이해하기 위해, 이제 첨부된 도면과 함께 취해진 이하의 설명을 참조한다.
도 1a는 일 실시예에 따라 유전체 상에 유전체를 선택적으로 증착하기 위한 방법에 대한 흐름도를 도시한다.
도 1b는 일 실시예에 따라 유전체 상에 유전체를 선택적으로 증착하기 위한 방법에 대한 흐름도를 도시한다.
도 2는 일 실시예에 따라 기판의 표면 상에 선택적으로 형성된 자가-조립된 단층(SAM)의 개략도를 갖는 기판의 단면도를 도시한다.
도 3a 내지 도 3g는 일 실시예에 따라 유전체 층 상에 유전체를 형성하는 선택적 증착 공정을 구현하는 공정 흐름의 다양한 중간 공정 단계에서 반도체 디바이스의 단면도를 도시한다.
도 4a 내지 도 4g는 도 3a 내지 도 3g의 단면도에 도시된 기판의 상부 표면의 각 평면도를 도시한다.
도 5a 내지 도 5j는 일 실시예에 따라 도 3a 내지 도 3g 및 도 4a 내지 도 4g에 도시된 유전체 층 상에 선택적으로 증착된 유전체를 이용하여 자가-정렬된 특징부를 형성하는 공정 흐름에서 제조의 다양한 중간 단계에 있는 반도체 디바이스의 단면도를 도시한다.
도 6a 내지 도 6j는 도 5a 내지 도 5j의 단면도에 도시된 기판의 상부 표면의 각 평면도를 도시한다.
도 7a 내지 도 7b는 일 실시예에 따라 도 6a 내지 도 6j에 도시된 공정 흐름으로 형성된 자가-정렬된 특징부를 포함하는 완전 자가-정렬된 비아(FSAV)의 단면도를 도시한다.
도 8a 내지 도 8b는 도 7a 내지 도 7b의 단면도에 도시된 기판의 상부 표면의 각 평면도를 도시한다.
도 9는 일 실시예에 따라 순환 증착 공정으로 구현되는 유전체 상에 유전체를 선택적으로 증착하기 위한 방법에 대한 흐름도를 도시한다.
본 발명은 유전체 상에 유전체(DoD)를 선택적으로 증착하기 위한 방법을 기술한다. 다양한 실시예에서, 유전체의 자가-정렬된 패턴은 패터닝된 제1 유전체 층의 표면 위에 제2 유전체 층을 선택적으로 증착함으로써 형성된다. 제1 유전체 층은 전도성 상호연결 요소의 패턴이 매립되어 전도성 구역과 유전체 구역을 갖는 상부 주 표면을 제공할 수 있다. 선택적 DoD 증착 공정의 실시예는 낮은 결함 밀도로 높은 선택성과 개선된 공정 수율의 장점을 제공할 수 있다. 선택적 DoD 증착 공정은 반도체 집적 회로의 다중 레벨 상호연결 시스템에서 완전히 자가-정렬된 비아를 형성하기 위한 예시적인 BEOL 공정 흐름의 맥락에서 설명된다. 그러나, 선택적 DoD 증착 공정은 당업자에게 알려진 바와 같이 다른 구조의 공정 흐름의 다른 단계에 적용될 수 있다.
당업자에게 알려진 바와 같이, 다중 레벨 상호연결 시스템은 상호연결 레벨의 스택을 형성함으로써 제조될 수 있으며, 각각의 상호연결 레벨은 측방 네트워크를 형성하는 전도성 라인의 패턴과 수직 전도성 비아의 패턴이 매립된 유전체 층을 포함한다. 비아는 전도성 라인의 패턴을 아래의 상호연결 레벨의 전도성 라인의 수직으로 인접한 패턴에 연결한다. 상호연결 레벨을 제조하는 데 사용되는 일반적인 방법은 이중 다마신 방법이다. 이중 다마신 방법은 층간 유전체(ILD) 층을 증착하는 단계, ILD 층에 개구를 패터닝하는 단계, 금속을 증착하여 개구를 채우는 단계, 및 화학적 기계적 평탄화(CMP) 공정을 사용하여 ILD 층의 상부 위로부터 과잉 금속을 제거하는 단계를 포함한다. 과잉 금속을 제거함으로써, CMP 단계는 ILD 층을 노출시켜 유전체 표면과 전도성 표면을 포함하는 평탄화된 상부 표면을 형성한다. ILD 층은 낮은 유전체 상수(저유전율) 유전체 층을 포함하고, 또한 하나 이상의 에칭 정지 층을 포함할 수 있다. 금속을 증착하기 전에 ILD 층에 개구를 형성하기 위해 두 가지 패터닝 단계가 수행된다. 하나의 패터닝 단계는 전도성 라인을 위한 ILD 층의 상부 부분에 트렌치를 형성한다. 다른 패터닝 단계는 상위 상호연결 레벨의 전도성 라인의 패턴을 ILD 층 아래에 배치된 하위 상호연결 레벨의 전도성 라인의 패턴에 연결하는 전도성 비아를 형성하는 데 후속적으로 사용되는 ILD 층을 통해 더 연장되는 구멍을 형성한다.
예시적인 BEOL 공정 흐름은 트렌치가 먼저 패터닝되는 트렌치 우선 통합 접근 방식을 채택한다. 그런 다음 아래에서 보다 상세히 설명된 바와 같이 트렌치와 자가-정렬된 비아 구멍이 패터닝된다. 또한 ILD 층 아래의 인접한 하위 상호연결 레벨의 전도성 라인의 패턴과 자가-정렬된 비아 구멍이 형성되는 경우 비아 구조는 완전 자가-정렬된 것이라고 지칭된다. 완전 자가-정렬된 비아(FSAV)를 형성하는 하나의 방법은 유입 기판에서 시작하며, 여기서 유입 기판의 상부 표면은 하위 상호연결 레벨의 평탄화된 표면이다. 그런 다음 하위 상호연결 레벨의 ILD 층 위에 선택적 DoD 증착을 수행하는 것을 포함하는 공정 흐름을 실행함으로써 표면을 개질한다. 본 발명에서, 선택적 DoD 증착 공정의 일 실시예를 포함하는 예시적인 FSAV 공정 흐름이 설명될 것이다.
본 명세서에 개시된 선택적 DoD 증착 공정은 도 1a 내지 도 1b, 도 2, 도 3a 내지 도 3g 및 도 4a 내지 도 4g를 참조하여 설명된다. ILD 층의 다양한 유전체 층을 형성하고 ILD 층에서 자가-정렬된 구조를 패터닝하는 것과 관련된 공정 단계는 도 5a 내지 도 5j 및 도 6a 내지 도 6j를 참조하여 설명된다. 전도성 라인과 비아를 포함하는 FSAV 구조는 도 7a 내지 도 7b 및 도 8a 내지 도 8b에 도시되어 있다. 도 9는 각 사이클에서 전도성 표면과 유전체 표면을 재설정하고 새로운 유전체 층을 유전체 구역 상에 증착하는 순환 증착 공정으로 선택적 DoD 증착 공정의 구현을 설명하기 위한 흐름도를 도시한다. 목표 유전체 두께가 달성될 때까지 복수의 사이클이 실행된다.
도 1a는 일 실시예에 따른 선택적 DoD 증착 방법(100A)에 대한 흐름도를 도시하는 반면, 도 1b는 일 실시예에 따른 선택적 DoD 증착 방법(100B)에 대한 흐름도를 도시한다. 흐름도를 간단히 논의한 후 아래에 보다 상세한 설명이 제공된다.
간략하게, 반도체를 처리하는 선택적 DoD 증착 방법(100A)은 제1 유전체 층에 매립된 전도성 재료의 패턴을 포함하는 주 표면을 갖는 기판을 제공하는 단계(블록(110A))를 포함한다. 방법은 전도성 재료의 패턴 위에 선택적으로 자가-조립된 단층(SAM)을 형성하는 단계(블록(120A))를 포함한다. 방법은 제1 유전체 층 위에 선택적으로 제1 금속을 포함하는 제1 층을 형성하는 단계(블록(130A))를 포함하고, 여기서 SAM은 제1 유전체 층에 매립된 전도성 재료의 패턴 위에 제1 층(제1 금속을 포함하는 층)이 형성되는 것을 차단하는 테일기를 포함한다. 방법은 촉매를 위한 소스로서 제1 유전체 층 위의 제1 층을 사용하여 촉매 공정을 수행함으로써 제1 유전체 층 위에 선택적으로 제2 유전체 층을 증착하는 단계(블록(140A))를 포함한다.
간략하게, 반도체 기판을 처리하는 선택적 DoD 증착 방법(100B)은 제1 유전체 층에 매립된 전도성 재료를 포함하는 기판을 갖는 단계를 포함하고, 여기서 기판은 전도성 재료의 전도성 표면과 제1 유전체 층의 유전체 표면을 포함하는 주 표면을 갖는다(블록(110B)). 방법은 유전체 표면 위에 금속-함유 층을 선택적으로 증착함으로써 금속-함유 층으로 유전체 표면을 캡핑하는 단계(블록(130B))를 포함한다. 유전체 표면을 캡핑하는 단계는 전도성 표면 위에 선택적으로 자가-조립된 단층(SAM)을 형성하는 것을 포함한다. 방법은 금속-함유 층으로부터 제2 유전체 층을 형성하는 단계(블록(140B))를 포함하고, 여기서 제2 유전체 층은 제1 유전체 층 위에 선택적으로 증착되고, 여기서 제2 유전체 층은 제2 유전체 층을 형성한 후에 전도성 표면 위에 상위 노출된 표면을 갖는다.
블록(110A 및 110B)에 도시된 바와 같이, 선택적 DoD 증착 방법(100A 및 100B)을 위한 유입 기판은 전도성 구역과 유전체 구역을 포함하는 평탄화된 표면을 갖는다. FSAV 공정 흐름의 예에서 유입 기판의 단면도가 도 3a에 도시되어 있고, 평탄화된 상부 표면의 평면도가 도 4a에 도시되어 있다. 도 3a 및 도 4a에 도시된 바와 같이, 상부 표면은 제1 유전체 층(210)에 매립된 전도성 라인(220)의 노출된 전도성 표면을 포함하고, 제1 유전체 층은 전도성 라인(220)의 전도성 표면과 실질적으로 동일 평면에 있는 상부 유전체 표면을 갖는다. 전도성 라인(220)은 구리와 같은 금속을 포함할 수 있고, 금속이 제1 유전체 층(210)으로 확산되는 것을 차단하기 위해뿐만 아니라 접착을 위해 하나 이상의 전도성 라이너를 포함할 수 있다. 전도성 라이너 재료는 예를 들어 티타늄, 질화티타늄, 탄탈륨, 질화탄탈륨 또는 이들의 조합을 포함할 수 있다. 도 3a에서 제1 유전체 층(210)은 기판 층(200) 위에 형성된 불화규산염 유리(FSG: fluorosilicate glass) 또는 탄소 도핑된 산화규소(CDO: carbon-doped silicon oxide)와 같은 저유전율 유전체를 포함할 수 있다. 제1 유전체 층(210)은 CMP 에칭 정지 층을 포함하여 하나 이상의 에칭 정지 층을 추가로 포함할 수 있다. 에칭 정지 층은 산화알루미늄, 산화티타늄, 질화규소, 산질화규소, 탄질화규소 또는 이들의 조합을 포함할 수 있다. 예시적인 FSAV 공정 흐름에서, 하위 상호연결 레벨의 ILD 층에 매립된 전도성 요소는 제1 유전체 층(210)에 매립된 전도성 라인(220)을 포함한다.
선택적 DoD 증착 방법(100A)에 대한 흐름도의 블록(120A)과 도 2의 단면도에 도시된 바와 같이, 기판을 SAM 전구체에 노출시킴으로써 금속 표면 위에 선택적으로 자가-조립된 단층(SAM)(240)이 형성될 수 있다. 도 2에서 SAM(240)은 전도성 라인(220)의 표면 위에 대략 균일하게 분포된 분자 클러스터를 포함하는 자가 제한적 화학 흡착된 층이다. 도 2에 개략적으로 도시된 바와 같이, 각각의 분자(230)는 반응된 헤드기(head group)(232)와 테일기(234)를 포함하고, 테일기는 문자 R로 표시된 지그재그 선으로 표시되는 알킬 사슬(메틸 말단기가 있는 탄화수소 사슬)이다. 도 2의 SAM 분자(230)에서 반응된 헤드기(232)는 금속과 결합하여 분자(230)를 전도성 라인(220)의 금속 표면에 고정시키는 티올(-SH)기와 같은 리간드이다. 자가-조직화는 테일기(234) 사이의 반데르발스 힘에 의해 구동된다. 시간에 따라 더 많은 헤드기(232)가 표면에 조립되고 각각의 테일기(234)는 대략 수직 배향으로 밀집된 분자 클러스터로서 표면 위에 조립되어 결국 조밀한 SAM(240)을 형성한다. 선택적 DoD 증착 방법(100A)에서, SAM(240)의 분자(230)에서 테일기(234)는, 블록(130A)에 나타낸 바와 같이, 도 2에서 제1 유전체 층(210) 위에 선택적으로 금속-함유 층을 배치하는 데 사용되는 후속 영역 선택적 증착(ASD) 단계 동안 전도성 라인(220) 위에 화학 반응이 일어나는 것을 차단하는 데 사용된다. 선택적 DoD 증착 방법(100A)과 유사하게, 선택적 DoD 증착 방법(100B)은 또한 블록(130B)에 나타낸 바와 같이, 제1 유전체 층(210) 위에 금속-함유 캡을 선택적으로 형성하는 단계를 포함한다. 본 명세서에 설명된 예시적인 FSAV 공정 흐름에서, 유전체 상에 선택적으로 금속을 증착하는 것은 블록(130A 및 130B)에 나타낸 바와 같이, 제1 유전체 층(210) 위에 금속-함유 층을 증착하는데 사용되는 금속 전구체와의 반응을 SAM(240)을 사용하여 차단함으로써 달성될 수 있다.
다양한 BEOL 공정 흐름에서, 전기이동 신뢰도를 개선하고 금속이 공극이 형성되는 것을 억제하기 위해 선택 사항으로 상호연결 레벨의 전도성 라인 표면 위에 금속 캡핑 층이 형성될 수 있다. 일부 실시예에서, 금속 캡핑 층은 SAM을 형성하기 전에 형성될 수 있는 반면, 일부 다른 실시예에서는 선택적 DoD 증착을 수행하고 SAM을 제거한 후에 금속 캡핑 층이 형성된다. 도 2는 먼저 금속 캡핑 층을 형성하지 않고 SAM(240)이 전도성 라인(220) 위에 증착된 일 실시예를 도시하고, 아래에서 보다 상세히 설명된 바와 같이, 도 3c는 금속 캡핑 층(302)으로 전도성 라인(220)을 캡핑한 후에 SAM(240)이 증착된 일 실시예를 도시한다.
도 3b 및 도 4b에 도시된 예시적인 실시예에서, SAM(240)을 형성하기 전에 전도성 라인(220)의 표면 위에 제2 금속을 포함하는 제2 층, 예를 들어, 금속 캡핑 층(302)이 형성되었다. 금속 캡핑 층(302)을 증착하기 전에 자연 금속 산화물을 제거하기 위해 표면 처리, 세정 또는 에칭이 수행될 수 있다. 캡핑 층(302)을 증착하기 전에 선택 사항으로 유전체 표면을 소수성으로 만들기 위한 표면 처리가 수행될 수 있다. 또한, 캡핑 층(302)을 증착하기 전에 선택 사항으로 저유전율 유전체 복구 처리가 수행될 수 있다. 일 실시예에서, 금속 캡핑 층(302)을 증착하기 전에 유전체를 복구하고 제1 유전체 층(210)의 표면이 소수성이 되도록 하기 위해 표면은 예를 들어 (디메틸아미노)트리메틸실란(DMATMS)으로 처리될 수 있다. 캡핑 층(302)은 망간, 탄소의 전도성 동소체(예를 들어, 그래핀), 루테늄, 몰리브덴, 구리, 티타늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금 또는 코발트와 같은 제2 금속을 포함하고, 적절한 금속 전구체를 사용하여 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 원자층 증착(ALD), 또는 플라즈마 강화 ALD(PEALD) 공정과 같은 적절한 선택적 금속 상의 금속(MoM) 증착 공정을 사용하여 형성될 수 있다. 캡핑 층(302)은 일반적으로 금속을 포함하는 전도성 층이지만, 다른 전도성 재료, 예를 들어, 탄소를 포함할 수 있다.
루테늄을 포함하는 캡핑 층(302)을 형성하기 위해 ALD(또는 PEALD) 공정이 이용되는 일 실시예에서, 원하는 영역 선택성을 달성하기 위해 유기금속 루테늄 전구체가 사용될 수 있다. 다른 실시예에서, 루테늄을 포함하는 캡핑 층(302)을 형성하기 위해 CVD 공정이 이용되고, 원하는 ASD를 달성하기 위해 0가 루테늄 카르보닐 전구체가 사용될 수 있다. 도 3a 및 도 3b에 도시된 바와 같이 전도성 라인(220) 상에 자가-정렬된 방식으로 금속 캡핑 층(302)을 증착하는 선택적 MoM 증착 공정을 사용하여 캡핑 층(302)이 증착될 수 있다. 당업자라면 선택적 MoM 증착이 다양한 금속 조합에 대해 알려져 있음을 인식할 수 있을 것이다. 비성장 영역, 이 경우에 제1 유전체 층(210)을 소수성으로 만드는 것은 일반적으로 선택적 MoM 증착의 선택성을 향상시킨다.
도 3c 및 도 4c에서, 금속 캡핑 층(302) 위에 SAM(240)이 형성된다. 예시적인 실시예에서, SAM(240)은 티올 헤드기 및 메틸 말단기를 갖는 알킬 사슬을 포함하는 테일기를 포함하는 SAM 전구체를 포함하는 증기 또는 액체에 기판의 표면을 노출시킴으로써 형성될 수 있다. 예를 들어, SAM 전구체는 도데칸티올, 옥탄티올, 헥산티올 또는 옥타데칸티올일 수 있다. SAM 전구체에 기판을 노출시키기 전에 자연 금속 산화물을 제거하기 위해 표면 처리, 세정 또는 에칭이 수행될 수 있다. 또한, 기판이 SAM 전구체에 노출될 때 제1 유전체 층(210)의 표면이 소수성이 되도록 하기 위해 표면은 예를 들어 (디메틸아미노)트리메틸실란(DMATMS)으로 처리될 수 있다. 도 3c 및 도 4c에 도시된 예시적인 실시예에서, SAM 전구체는 비-불소 함유 알킬 사슬을 포함하는 도데칸티올일 수 있다. 본 명세서에 설명된 실시예에서 불소 함량이 없는 SAM을 사용하면 환경 악영향이 감소된 장점을 제공할 수 있다.
선택적 DoD 증착 방법(100A 및 100B)의 블록(130A 및 130B)에 나타내고 도 3d 및 도 4d에 도시된 바와 같이, 제1 금속을 포함하는 제1 층, 예를 들어, 금속-함유 층(306)은 금속 전구체에 기판을 노출시킴으로써 제1 유전체 층(210) 위에 선택적으로 증착될 수 있다. 영역 선택성은 SAM(240)의 화학적 거동으로부터 비롯된다. SAM(240)의 분자(230)에서 테일기(234)는 SAM(240)이 부착된 전도성 표면 위에서 금속 전구체와의 화학 반응이 일어나는 것을 차단한다. 따라서, 도 3d 및 도 4d에 도시된 바와 같이, 금속-함유 층(306)은 선택적으로 제1 유전체 층(210)의 표면 위에 형성된다. 도 3d 및 도 4d에 도시된 예시적인 실시예에서, 금속 전구체는 알킬알루미늄 알콕사이드이고, SAM의 테일기는 메틸 말단기를 갖는 알킬 사슬이다. 일 실시예에서, 금속-함유 층(306)은 단층 이하, 예를 들어, 다양한 실시예에서 약 1/3 내지 1개의 단층을 포함할 수 있다. 다른 실시예에서, 금속-함유 층(306)의 두께는 약 2nm일 수 있고 또는 다양한 실시예에서 약 1nm 내지 약 3nm일 수 있다.
일 실시예에서, 알킬알루미늄 알콕사이드 전구체 디메틸알루미늄 이소프로폭사이드는 금속-함유 층(306)에 알루미늄 이온을 포함시키기 위해 사용된다. 디메틸알루미늄 이소프로폭사이드를 사용하면 트리메틸알루미늄(TMA)과 같은 대체 금속 전구체 가스를 사용하는 것보다 여러 장점을 제공할 수 있다. 디메틸알루미늄 이소프로폭시드를 사용하면, 제1 유전체 층(210) 상에 선택적으로 금속-함유 층(306)을 형성하기 위해 불화 SAM 또는 전구체를 사용하지 않고 고선택성 ASD 공정이 달성될 수 있다. 나아가, 발화성이 없기 때문에 디메틸알루미늄 이소프로폭사이드는 제조에 사용하기에 보다 안전하다. 일부 다른 실시예에서, 일부 다른 금속이 금속-함유 층(306)에 사용될 수 있다. 예를 들어, 티타늄이 티타늄 아미드 또는 사염화티타늄과 같은 금속 전구체를 사용하여 금속-함유 층(306)에 포함될 수 있다.
선택적 DoD 증착 방법(100A 및 100B)의 블록(140A 및 140B)은 금속-함유 층(306)을 형성한 후에 제1 유전체 층(210) 위에 선택적으로 제2 유전체 층(310)이 형성되는 것을 나타낸다. 도 3e 및 도 4e에서, 제2 유전체 층(310)은 제1 유전체 층(210) 위에 선택적으로 증착되었다. 증착 화학 물질은 금속-함유 층(306)이 촉매를 제공하는 전구체의 촉매 분해를 포함한다. 예를 들어, 금속-함유 층(306)은 알루미늄을 포함할 수 있고, 제2 유전체 층(310)은 알루미늄을 촉매로 하는 알콕시실란올 전구체의 분해를 포함하는 촉매 ALD 공정에 의해 형성된 산화규소를 포함할 수 있다. SAM(240)과의 증착 반응을 차단함으로써 금속-함유 층(306)이 선택적으로 증착되었기 때문에, 촉매는 기판의 유전체 표면 위에서만 이용 가능하다. 따라서, 제2 유전체 층(310)은 제1 유전체 층(210) 위에 선택적으로 형성된다.
다양한 실시예에서, 알콕시실란올 전구체는 트리스(테르트-부톡시)실란올, 트리스(테르트-펜톡시)실란올, 메틸 비스(테르트-부톡시)실란올, 또는 메틸 비스(테르트-펜톡시)실란올을 포함할 수 있다. 증착은 약 0.5 Torr 내지 약 10 Torr의 낮은 압력 및 약 150℃ 내지 약 350℃의 상승된 온도에서 수행될 수 있다. 일부 실시예에서, 촉매로서 알루미늄으로 사용하여 알콕시실란올 전구체를 분해하는 제1 반응을 포함하는 ALD 공정이 산화규소를 증착시키기 위해 수행된다. 촉매 ALD 공정의 각 반응 사이클에서 약 4 nm 내지 약 6 nm 두께의 산화규소 막이 증착될 수 있다. 메탄 및 이소프로판올과 같은 반응 부산물은 진공 펌프에 의해 처리 챔버로부터 제거될 수 있는 가스이다.
선택적 DoD 증착 방법(100A 및 100B)은 도 1a 및 도 1b의 흐름도에서 볼 수 있는 바와 같이 제2 유전체 층(310)의 선택적 증착으로 완료한다. 제2 유전체 층(310)이 형성된 후, SAM(240)은 산화 에칭 공정에 의해 제거될 수 있다. 산화 에칭 공정은 산소, 오존, 수증기 또는 과산화수소와 같은 산화제에 기판을 노출시키는 것을 포함할 수 있다. 도 3e 및 도 4e에 도시된 FSAV 공정 흐름의 예에서, 선택 사항인 금속 캡핑 층(302)은 SAM(240)을 형성하기 전에 형성된다. 그러나, 일부 다른 실시예에서, SAM(240)은 (예를 들어, 도 2에 도시된 바와 같이) 전도성 라인(220)의 캡핑되지 않은 전도성 표면 위에 형성될 수 있고, 선택 사항인 금속 캡핑 층(302)은 SAM(240)의 제거가 완료된 후에 형성될 수 있다.
공정 흐름의 이 단계에서 기판의 상위 표면은 도 3f 및 도 4f에 도시된 바와 같이 제2 유전체 층(310)의 상부 표면을 포함하는 유전체 표면과, 금속 캡핑 층(302)의 상부 표면을 포함하는 전도성 표면을 포함한다. 유입 기판의 상부 표면의 실질적으로 동일 평면인 전도성 표면과 유전체 표면(도 3a 참조)은 선택적 DoD 증착 방법(100A 및 100B)에 의해, 상위 노출된 표면이 도 3f에 도시된 바와 같이 전도성 표면 위에 있는 상부를 갖는 유전체 표면을 포함하는 것으로 개질되었음이 주목된다. 전도성 표면과 유전체 표면 사이의 전이부에서의 단차 높이는 다양한 실시예에서 약 3nm 내지 약 15nm일 수 있다.
일부 응용에서, 제2 유전체 층(310)의 처리 온도와 목표 두께와 같은 공정 파라미터는 ASD 공정의 진행 동안 영역 선택성에 바람직하지 않은 손실이 있도록 하기 위한 것일 수 있다. 예시적인 선택적 DoD 증착 공정에서 영역 선택성의 이러한 저하는 부분적으로 SAM(240)의 손상에 기인하거나, 또는 기존의 핵형성 부위의 손상에 기인하거나, 또는 SAM(240)에 새로 생성된 핵형성 부위의 손상에 기인할 수 있다. SAM(240)의 핵생성 부위는 다양한 불규칙성 또는 결함으로 인해 발생할 수 있다. 불규칙성 또는 결함의 유형은 예를 들어 입체 효과, 마이크로 공동 또는 돌출과 같은 토폴로지 인자; SAM(240)에 갇힌 이물질과 같은 불순물 또는 기타 가능한 결함 형성 메커니즘으로 인해 SAM(240)에 의해 패시베이션되지 않은 표면 상의 반응성 부위를 포함할 수 있다. 도 9를 참조하여 아래에서 추가로 설명되는 바와 같이, 선택적 DoD 증착 방법에서 순환 증착 기술이 사용될 수 있다. 순환 증착 기술은 선택적 DoD 증착 방법(100A 및 100B)에서 수행되는 각각의 비순환 처리에 비해 선택적 DoD 증착 처리 단계의 선택성을 개선할 수 있다.
예시적인 FSAV 공정 흐름에서, 제2 유전체 층(310)의 촉매 선택적 DoD 증착이 완료되고 SAM(240)이 제거된 후에 대략 등각의 제1 에칭 정지 층(312)이 형성된다. 제1 에칭 정지 층(312)은 도 3g 및 도 4g에 도시된 예시적인 실시예에서 기판의 상위 표면을 덮고 있다. 제1 에칭 정지 층(312)의 목적은 후속 비아 에칭 공정 단계 동안 제2 유전체 층(310)을 보존하는 것이다. 일 실시예에서, 선택 사항인 에칭, 표면 처리 또는 세정은 제1 에칭 정지 층의 증착 전에 수행될 수 있다. 에칭, 표면 처리 또는 세정의 목적은 표면 상에 잔류하는 SAM을 제거하거나, 표면 상의 금속 산화물을 제거하거나, 제1 에칭 정지 층(312)의 핵형성을 위한 더 나은 표면을 제공하는 것일 수 있다.
일부 다른 실시예(도시되지 않음)에서, 제1 에칭 정지 층은 적절한 선택적 DoD 증착 공정을 사용함으로써 제2 유전체 층(310) 위에 선택적으로 증착될 수 있다. 이러한 선택적으로 증착된 제1 에칭 정지 층은 전도성 라인(220)과 금속 캡핑 층(302)의 양측에 배치된 제2 유전체 층(310)의 유전체 표면과 자가-정렬될 것이다.
제1 에칭 정지 층이 전도성 라인(220) 및 금속 캡핑 층(302)과 자가-정렬되는지 또는 전체 상위 표면(예를 들어, 도 3g 및 도 4g에 도시된 제1 에칭 정지 층(312))을 덮고 있는지 여부에 상관없이 제1 에칭 정지 층을 포함하는 구조는 제2 유전체 층(310)의 상승된 특징부가 후속 비아 에칭 공정 단계 동안 에칭되는 것을 성공적으로 방지할 수 있다. 이에 의해 이러한 구조는 비아 에칭이 하위 상호연결 레벨의 전도성 라인 상의 비아 개구를 패터닝하여 라인 에지와 자가-정렬된 개구를 형성할 수 있도록 한다. 예시적인 실시예에서, 하위 상호연결 레벨의 전도성 라인은 금속 캡핑 층(302)과 함께 전도성 라인(220)을 포함한다. 자가-정렬된 비아 개구는 도 5g, 도 6g, 도 5h 및 도 6h에 도시된 단면도와 평면도를 참조하여 아래에서 설명된다.
제1 에칭 정지 층(312)은 산화알루미늄, 산화티타늄, 질화규소, 산질화규소, 탄질화규소 또는 이들의 조합을 포함할 수 있다.
도 5a 내지 도 5j 및 도 6a 내지 도 6j에 도시된 예시적인 FSAV 공정 흐름의 나머지 단계는, 실행될 때, 상위 상호연결 레벨의 전도성 라인의 라인 에지와 자가-정렬된 비아 개구가 형성된 자가-정렬된 비아 구조를 형성한다. 도 5a 내지 도 5j 및 도 6a 내지 도 6j에 도시된 단면도와 평면도를 참조하여 예시적인 실시예에서 특정 자가-정렬된 비아 공정 통합 방법이 설명되었지만, 일부 다른 적절한 자가-정렬된 비아 공정 통합 방법도 사용될 수 있는 것으로 이해된다.
상위 상호연결 레벨은 제1 에칭 정지 층(312) 위에 형성된 층간 유전체(ILD) 층에 매립된 전도성 요소를 형성함으로써 형성된다. 도 5a, 도 6a, 도 5b 및 도 6b에 도시된 바와 같이, ILD 층은 연속적으로 형성된 여러 유전체 층을 포함한다. 제1 ILD 층(510)은 제1 에칭 정지 층(312) 위에 형성될 수 있고, 제2 에칭 정지 층(512)은 제1 ILD 층(510) 위에 형성될 수 있고, 제2 ILD 층(514)은 제2 에칭 정지 층(512) 위에 형성될 수 있다. 제1 ILD 층(510)과 제2 ILD 층(514)은 FSG 또는 CDO와 같은 저유전율 유전체를 포함할 수 있다. 제2 ILD 층(514)은 저유전율 유전체 위의 CMP 에칭 정지 캡핑 층(명시적으로 도시되지 않음)을 포함할 수 있다. CMP 에칭 정지 캡핑 층과 제2 에칭 정지 층(512)은 산화알루미늄, 산화티타늄, 질화규소, 산질화규소, 탄질화규소 또는 이들의 조합을 포함할 수 있다. 도 5b에 도시된 바와 같이 트렌치 하드 마스크(520)라고 지칭되는 하드 마스크 층이 제2 ILD 층(514) 위에 형성된다. 트렌치 하드 마스크(520)는 질화규소, 산질화규소, 탄질화규소, 질화티타늄, 산화알루미늄, 루테늄 또는 이들의 조합을 포함하는 층의 스택을 포함할 수 있다.
도 5c, 도 6c, 도 5d 및 도 6d에서, 트렌치 하드 마스크(520)는 임의의 적절한 포토리소그래피 기술(예를 들어, EUV 또는 i-DUV)을 사용하여 패터닝되었으며, 패터닝된 트렌치 하드 마스크(520)는 상위 상호연결 레벨의 전도성 라인을 형성하기 위해 제2 ILD 층(514)에 트렌치(515)를 에칭하는 데 사용되었다. 트렌치 에칭은 제2 ILD 층(514)의 구역을 제거하고, 제2 에칭 정지 층(512)에서 정지한다.
상호연결 레벨의 전도성 라인은 수직으로 인접한 상호연결 레벨의 평행한 전도성 라인에 수직인 평행한 라인으로 배향되는 것이 일반적이다. 따라서, 도 6c 및 도 6d의 평면도에 도시된 트렌치의 바닥에서 노출된 제2 에칭 정지 층(512)은 하위 상호연결 레벨의 전도성 라인(220)에 수직인 것으로 도시되어 있고(도 4a의 평면도에 도시됨); 다른 배향도 사용될 수 있는 것으로 이해된다.
도 5e, 도 6e, 도 5f 및 도 6f는 트렌치 하드 마스크(520) 위에 형성된 패터닝된 비아 하드 마스크(522)와, 제1 에칭 정지 층(312)까지 아래로 연장되는 ILD에 부분적으로 형성된 비아 구멍(523)을 생성하기 위해 수행된 제1 비아 에칭을 도시한다. 비아 하드 마스크(522)는 트렌치 하드 마스크(520) 위에 그리고 트렌치(515)의 바닥에 있는 제2 에칭 정지 층(512)의 노출된 구역 위에 형성된다는 것이 주목된다. 비아 하드 마스크(522)를 위해 선택된 재료는 비아 하드 마스크(522)를 패터닝하는 데 사용되는 에칭 화학 물질이 비아 하드 마스크(522)의 재료를 제거하는 동안 노출될 수 있는 트렌치 하드 마스크(520)의 임의의 구역을 실질적으로 제거하지 않는 것으로 선택된다. 예를 들어, 트렌치 하드 마스크(520)는 질화규소를 포함할 수 있고, 비아 하드 마스크(522)는 질화티타늄을 포함할 수 있다. 또는, 트렌치 하드 마스크(520)는 질화티타늄을 포함할 수 있고, 비아 하드 마스크(522)는 탄질화규소를 포함할 수 있다. 그런 다음 비아 하드 마스크 에칭은 트렌치 하드 마스크(520) 및 다른 노출된 유전체 층에 선택적인 비아 하드 마스크(522)의 노출된 구역을 제거하기 위해 예를 들어 불화탄소 화학 물질을 사용하는 반응성 이온 에칭을 사용할 수 있다.
전술된 바와 같이, 결합된 트렌치 하드 마스크(520)와 비아 하드 마스크(522)를 마스킹 층으로 사용하여 제1 비아 에칭이 수행된다. 제1 비아 에칭 동안 패터닝된 트렌치 하드 마스크(520)의 존재는 트렌치(515)와 자가-정렬된 비아 구멍(523)을 ILD 층에 형성하는 원인이 된다. 여기서, ILD 층은 제2 ILD 층(514), 제2 에칭 정지 층(512) 및 제1 ILD 층(510)을 지칭한다. 상이한 에칭 화학 물질을 갖는 하나 이상의 단계를 포함하는 이방성 반응성 이온 에칭(RIE)과 같은 적절한 에칭 기술이 부분적으로 형성된 비아 구멍(523)을 형성하는 데 사용될 수 있다.
제2 비아 에칭은 제1 에칭 정지 층(312)의 노출된 구역을 제거하고, 비아 구멍(523)을 연장하여 도 5g, 도 6g, 도 5h 및 도 6h에 도시된 바와 같이 상부 전도성 표면(예를 들어, 금속 캡핑 층(302)의 표면)을 노출시킨다. 제2 비아 에칭 공정의 에칭 화학 물질은 제2 유전체 층(310)에 선택적인 제1 에칭 정지 층(312)을 제거하고, 제1 에칭 정지 층(312) 아래에 인접한 전도성 표면(예를 들어, 금속 캡핑 층(302)의 표면)에서 정지한다. 따라서, 도 5g 및 도 5h에 도시된 바와 같이, 비아 구멍(523)은 완전히 자가-정렬된다.
비아 구멍(523)을 형성하는 데 사용된 공정이 완료된 후, 비아 하드 마스크(522)와 트렌치 하드 마스크(520)는 도 5i, 도 6i, 도 5j 및 도 6j에 도시된 바와 같이 적절한 습식 또는 건식 에칭 공정 또는 여러 에칭 공정 단계의 조합을 사용하여 제거될 수 있다.
다음으로, 완전히 자가-정렬된 비아 구멍(523)과 트렌치(515)는 기판의 상위 표면 위에 증착된 전도성 재료로 채워지고, 과잉 전도성 재료를 제거하고 ILD 층에 매립된 상위 상호연결 레벨의 전도성 라인 및 비아를 형성하도록 다마신 처리된다. 다마신 에칭은 예를 들어 금속 CMP 공정일 수 있다. CMP 에칭은 제2 ILD 층(514)의 CMP 에칭 정지 층에서 정지할 수 있다. 다마신 에칭이 완료된 후의 최종 구조는 도 7a, 도 8a, 도 7b 및 도 8b에 도시되어 있다. 증착되고 다마신 처리된 전도성 층(710)은 접착 라이너, 확산 장벽 및 금속 충전 재료와 같은 다양한 전도성 층을 포함할 수 있다. 예를 들어, 라이너 재료와 확산 장벽은 티타늄, 질화티타늄, 탄탈륨, 질화탄탈륨, 루테늄, 코발트 등을 포함할 수 있다. 금속 충전 재료는 알루미늄, 구리, 루테늄, 코발트 등일 수 있다. 예를 들어, 영역 선택적 증착 기술을 사용하여 예를 들어 PECVD, 전기도금, ALD, PEALD, 및 상향식 처리와 같은 다양한 증착 기술이 높은 종횡비 개구를 완전히 채우는 데 사용될 수 있다. CMP를 사용한 다마신 에칭 전에 전도성 층(710)의 상부 표면의 최하 레벨이 전도성 층(710) 아래의 기판의 상위 표면의 최상 레벨 위에 형성되는 것을 보장할 만큼 충분한 전도성 재료가 증착된다. 예를 들어, 제2 ILD 층(514)의 상부는 전도성 층(710)의 최하 지점 아래에 있다.
도 7a 및 도 7b는 금속 CMP가 완료된 후의 비아 구조의 단면도를 도시한다. 도 7a 및 도 7b에 도시된 비아는 완전히 자가-정렬된 것으로 형성된 것이라는 점, 즉 비아는 하위 상호연결 레벨의 전도성 라인과 상위 상호연결 레벨의 전도성 라인에 자가-정렬된 것이라는 점이 주목된다.
도 9는 순환 증착 기술을 사용하여 선택적 DoD 증착 공정을 수행하는 순환 선택적 DoD 증착 방법(900)에 대한 흐름도를 도시한다. 방법은 제1 유전체 층에 매립된 전도성 재료를 포함하는 기판을 갖는 단계(블록(110C))를 포함하고, 여기서 기판은 전도성 재료의 전도성 표면과 제1 유전체 층의 유전체 표면을 포함하는 주 표면을 갖는다. 방법은 제1 유전체 층 위에 선택적으로 제2 유전체 층을 형성하도록 순환 증착 공정의 복수의 사이클을 수행하는 단계를 추가로 포함한다. 순환 증착 공정의 각 사이클은 자가-조립된 단층(SAM)으로 전도성 표면을 선택적으로 덮는 단계(블록(120C))를 포함한다. 금속-함유 층은 유전체 표면 위에 선택적으로 형성되고(블록(130C)), 여기서 SAM은 전도성 표면 상에 금속-함유 층이 형성되는 것을 차단하는 테일기를 포함한다. 촉매로서 금속-함유 층을 사용하여 촉매 공정을 수행함으로써 유전체 표면 위에 선택적으로 제2 유전체 층의 일부가 증착되고(블록(140C)), 여기서 제2 유전체의 증착된 부분은 전도성 표면 위에 노출된 유전체 표면을 갖는다. 블록(110C, 120C, 130C 및 140C)의 개별 공정 단계는 위에서 설명된 동일한 처리 기술, 예를 들어, 선택적 DoD 증착 방법(100A)에 대해 블록(110A, 120A, 130A 및 140A)을 실행하는 데 사용된 기술을 사용할 수 있다. 그러나, 도 9의 블록(910)에 나타낸 바와 같이, 제2 유전체 층(310)이 목표 두께까지 완전히 형성되기 전에, 유전체 증착이 중단되고, SAM 아래의 전도성 표면을 다시 노출시키기 위해 SAM을 제거함으로써 상위 표면이 재설정된다(블록(910)).
그 다음 사이클에서, 전도성 표면 위에 새로운 SAM이 형성되어(블록(120C)) 전도성 표면을 재설정한다. 새로운 SAM을 형성한 후, 노출된 유전체 표면 위에 새로운 금속-함유 층을 선택적으로 형성함으로써 각 사이클에서 유전체 표면이 재설정된다(블록(130C)). 새로운 금속-함유 층을 형성하는 데 사용되는 증착 공정의 영역 선택성은 선택적 DoD 증착 방법(100A 및 100B)에 대해 위에서 설명된 바와 같이 하위 상호연결 레벨의 전도성 라인에 대한 증착 반응을 차단하기 위해 새로운 SAM을 사용함으로써 달성될 수 있다. 다음으로, 촉매 ALD 공정(선택적 DoD 증착 방법(100A 및 100B)에 대해 위에서 설명됨)의 하나 이상의 반응 사이클이 유전체 표면 위에 선택적으로 더 많은 제2 유전체 재료를 증착하기 위해 수행될 수 있다. 이전과 같이, 영역 선택성은 유전체 표면 위에 촉매(새로운 금속-함유 층에 의해 제공됨)가 선택적으로 존재하는 것에 의해 달성된다. 새로운 SAM과 새로운 금속-함유 층으로 표면을 재설정하면 처리 동안 영역 선택성의 저하를 치료하고(위에서 설명됨) 더 높은 선택성의 장점을 제공한다.
전술된 순환 선택적 DoD 증착 방법(900)에서, 전도성 표면과 유전체 표면 모두는 새로운 SAM과 새로운 금속-함유 층을 각각 형성함으로써 각 사이클에서 재설정된다. 그러나, 일부 실시예에서, 순환 선택적 DoD 증착 공정의 모든 사이클에서 새로운 금속-함유 층을 형성하는 한편, 하나의 또는 수 개의 DOD 사이클에서만 새로운 SAM 층을 형성하는 것은 선택 사항일 수 있는 것으로 이해된다.
실시예 1. 반도체 기판을 처리하기 위한 방법으로서,
제1 유전체 층에 매립된 전도성 재료를 포함하는 기판을 갖는 단계로서, 기판은 전도성 재료의 전도성 표면과 제1 유전체 층의 유전체 표면을 포함하는 주 표면을 갖는, 단계;
유전체 표면 위에 금속-함유 층을 선택적으로 증착함으로써 금속-함유 층으로 유전체 표면을 캡핑하는 단계; 및
금속-함유 층으로부터 제2 유전체 층을 형성하는 단계로서, 제2 유전체 층은 제1 유전체 층 위에 선택적으로 증착되고, 제2 유전체 층은 제2 유전체 층을 형성한 후 전도성 표면 위에 상위 노출된 표면을 갖는, 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
금속-함유 층은 알루미늄 또는 티타늄을 포함하는, 방법.
실시예 3. 실시예 1 또는 실시예 2에 있어서,
금속-함유 층으로 유전체 표면을 캡핑하는 단계는 전도성 표면 위에 선택적으로 자가-조립된 단층(SAM)을 형성하는 단계를 포함하고, SAM은 알킬알루미늄 알콕사이드 전구체와의 화학 반응을 차단하는 알킬 테일기를 포함하는, 방법.
실시예 4. 실시예 1 내지 실시예 3 중 하나에 있어서,
금속-함유 층으로 유전체 표면을 캡핑하는 단계는,
전도성 표면 위에 선택적으로 자가-조립된 단층(SAM)을 형성하는 단계로서, SAM은 메틸 말단기를 갖는 알킬 사슬인 테일기를 포함하는, 단계; 및
알킬알루미늄 알콕사이드 전구체와의 화학 반응에 의해 제1 유전체 층 위에 선택적으로 알루미늄을 증착시키는 단계로서, 화학 반응은 SAM에 의해 전도성 표면 위에 선택적으로 차단되는, 단계
를 포함하고;
금속-함유 층으로부터 제2 유전체 층을 형성하는 단계는,
산화규소의 촉매 원자층 증착(ALD)을 위해 유전체 표면 위에 알루미늄을 사용함으로써 제1 유전체 층 위에 제2 유전체 층을 선택적으로 증착하는 단계, 및
제2 유전체 층을 증착한 후 SAM을 제거하는 단계
를 포함하는, 방법.
실시예 5. 실시예 1 내지 실시예 4 중 하나에 있어서,
금속을 선택적으로 증착하는 것에 의해 전도성 재료 위에 선택적으로 금속 캡핑 층을 형성하는 단계를 추가로 포함하는, 방법.
실시예 6. 실시예 1 내지 실시예 5 중 하나에 있어서,
금속 캡핑 층은 루테늄, 몰리브덴, 망간, 탄소의 전도성 동소체, 구리, 티타늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금 또는 코발트를 포함하는, 방법.
실시예 7. 실시예 1 내지 실시예 6 중 하나에 있어서,
제2 유전체 층을 형성한 후 상위 노출된 표면 위에 제1 에칭 정지 층을 형성하는 단계;
제1 에칭 정지 층 상에 층간 절연체 층을 형성하는 단계; 및
자가-정렬된 비아 공정을 사용하여 전도성 재료와 접촉하도록 층간 절연체 층과 제1 에칭 정지 층을 관통하는 비아를 형성하는 단계
를 추가로 포함하는, 방법.
실시예 8. 반도체 처리 방법으로서,
제1 유전체 층에 매립된 전도성 재료의 패턴을 포함하는 주 표면을 갖는 기판을 제공하는 단계;
전도성 재료의 패턴 위에 선택적으로 자가-조립된 단층(SAM)을 형성하는 단계;
제1 유전체 층 위에 선택적으로 제1 금속을 포함하는 제1 층을 형성하는 단계로서, SAM은 전도성 재료의 패턴 위에 제1 층이 형성되는 것을 차단하는 테일기를 포함하는, 단계; 및
제1 유전체 층 위에 제1 층을 사용하여 촉매 공정을 수행함으로써 제1 유전체 층 위에 선택적으로 제2 유전체 층을 증착하는 단계
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서,
제1 유전체 층 위에 제1 층을 형성하는 단계는 제1 유전체 층의 주 표면과 SAM을 금속 전구체에 노출시키는 것을 포함하고, SAM은 티올 헤드기와 비불화 알킬 테일기를 포함하는, 방법.
실시예 10. 실시예 8 또는 실시예 9에 있어서,
금속 전구체는 알킬알루미늄 알콕사이드 전구체를 포함하고 SAM은 비불화 알킬 테일기를 포함하고, 또는 금속 전구체는 티타늄을 포함하고 SAM은 비불화 알킬 테일기를 포함하는, 방법.
실시예 11. 실시예 8 내지 실시예 10 중 하나에 있어서,
알킬알루미늄 알콕사이드 전구체는 디메틸알루미늄 이소프로폭사이드를 포함하는, 방법.
실시예 12. 실시예 8 내지 실시예 11 중 하나에 있어서,
전도성 재료를 캡핑하는 제2 층을 선택적으로 형성하는 단계를 추가로 포함하고, 제2 층은 루테늄, 몰리브덴, 망간, 탄소의 전도성 동소체, 구리, 티타늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금 또는 코발트를 포함하는, 방법.
실시예 13. 실시예 8 내지 실시예 12 중 하나에 있어서,
제2 층을 형성하기 전에 표면 처리를 수행하는 단계를 추가로 포함하고, 제1 유전체의 표면은 표면 처리가 완료된 후 소수성인, 방법.
실시예 14. 실시예 8 내지 실시예 13 중 하나에 있어서,
표면 처리를 수행하는 단계는 (디메틸아미노)트리메틸실란(DMATMS)으로 표면을 처리하는 것을 포함하는, 방법.
실시예 15. 실시예 8 내지 실시예 14 중 하나에 있어서,
제2 유전체 층을 증착하는 단계는 알콕시실란올 전구체와의 반응에서 제1 층을 사용하여 촉매 원자층 증착(ALD) 공정을 수행함으로써 제1 유전체 층 위에 선택적으로 산화규소 층을 증착하는 단계를 포함하는, 방법.
실시예 16. 실시예 8 내지 실시예 15 중 하나에 있어서,
알콕시실란올 전구체는 트리스(테르트-부톡시)실란올, 트리스(테르트-펜톡시)실란올, 메틸 비스(테르트-부톡시)실란올 또는 메틸 비스(테르트-펜톡시)실란올을 포함하는, 방법.
실시예 17. 반도체 처리 방법으로서,
제1 유전체 층에 매립된 전도성 재료를 포함하는 기판을 갖는 단계로서, 기판은 전도성 재료의 전도성 표면과 제1 유전체 층의 유전체 표면을 포함하는 주 표면을 갖는, 단계; 및
제1 유전체 층 위에 선택적으로 제2 유전체 층을 형성하기 위해 순환 증착 공정의 복수의 사이클을 수행하는 단계
를 포함하고, 순환 증착 공정의 각 사이클은,
자가-조립된 단층(SAM)으로 전도성 표면을 선택적으로 덮는 단계;
유전체 표면 위에 선택적으로 제1 금속을 포함하는 제1 층을 형성하는 단계로서, SAM은 전도성 표면 상에 제1 층이 형성되는 것을 차단하는 테일기를 포함하는, 단계;
제1 층을 사용하여 촉매 공정을 수행함으로써 유전체 표면 위에 선택적으로 제2 유전체 층의 일부를 증착하는 단계로서, 제2 유전체의 증착된 부분은 전도성 표면 위에 노출된 유전체 표면을 갖는, 단계; 및
전도성 표면을 노출시키기 위해 SAM을 제거하는 단계
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
제1 층은 알루미늄 또는 티타늄을 포함하는, 방법.
실시예 19. 실시예 17 또는 실시예 18 중 하나에 있어서,
제1 층을 형성하는 단계는 알킬알루미늄 알콕사이드 전구체를 포함하는 증기에 기판을 노출시키는 것을 포함하고, SAM은 티올 헤드기, 및 알킬알루미늄 알콕사이드 전구체와의 화학 반응을 차단하는 비불화 알킬 테일기를 포함하고;
제2 유전체 층의 일부를 증착하는 단계는 알콕시실란올 전구체와의 반응에서 제1 층을 사용하여 촉매 원자층 증착(ALD) 공정을 수행함으로써 유전체 표면 위에 선택적으로 산화규소 층을 증착하는 것을 포함하는, 방법.
실시예 20. 실시예 0 내지 실시예 19 중 하나에 있어서,
알킬알루미늄 알콕사이드 전구체는 디메틸알루미늄 이소프로폭사이드를 포함하는, 방법.
본 발명은 예시적인 실시예를 참조하여 설명되었지만, 본 설명은 본 발명을 제한하는 의미로 해석되도록 의도된 것이 아니다. 본 발명의 예시적인 실시예뿐만 아니라 다른 실시예의 다양한 수정과 조합이 본 설명을 참조할 때 당업자에게 명백할 것이다. 따라서 첨부된 청구범위는 임의의 이러한 수정 또는 실시예를 포함하는 것으로 의도된다.

Claims (20)

  1. 반도체 기판을 처리하기 위한 방법으로서,
    제1 유전체 층에 매립된 전도성 재료를 포함하는 기판을 갖는 단계로서, 상기 기판은 상기 전도성 재료의 전도성 표면과 상기 제1 유전체 층의 유전체 표면을 포함하는 주 표면을 갖는, 단계;
    상기 유전체 표면 위에 금속-함유 층을 선택적으로 증착함으로써 금속-함유 층으로 상기 유전체 표면을 캡핑하는 단계; 및
    상기 금속-함유 층으로부터 제2 유전체 층을 형성하는 단계로서, 상기 제2 유전체 층은 상기 제1 유전체 층 위에 선택적으로 증착되고, 상기 제2 유전체 층은 상기 제2 유전체 층을 형성한 후 상기 전도성 표면 위에 상위 노출된 표면을 갖는, 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 금속-함유 층은 알루미늄 또는 티타늄을 포함하는, 방법.
  3. 제1항에 있어서, 상기 금속-함유 층으로 상기 유전체 표면을 캡핑하는 단계는 상기 전도성 표면 위에 선택적으로 자가-조립된 단층(SAM)을 형성하는 단계를 포함하고, 상기 SAM은 알킬알루미늄 알콕사이드 전구체와의 화학 반응을 차단하는 알킬 테일기를 포함하는, 방법.
  4. 제1항에 있어서, 상기 금속-함유 층으로 상기 유전체 표면을 캡핑하는 단계는,
    상기 전도성 표면 위에 선택적으로 자가-조립된 단층(SAM)을 형성하는 단계로서, 상기 SAM은 메틸 말단기를 갖는 알킬 사슬을 포함하는 테일기를 포함하는, 단계; 및
    알킬알루미늄 알콕사이드 전구체와의 화학 반응에 의해 상기 제1 유전체 층 위에 선택적으로 알루미늄을 증착시키는 단계로서, 상기 화학 반응은 상기 SAM에 의해 상기 전도성 표면 위에 선택적으로 차단되는, 단계
    를 포함하고;
    상기 금속-함유 층으로부터 상기 제2 유전체 층을 형성하는 단계는,
    산화규소의 촉매 원자층 증착(ALD)을 위해 상기 유전체 표면 위에 알루미늄을 사용함으로써 상기 제1 유전체 층 위에 상기 제2 유전체 층을 선택적으로 증착하는 단계, 및
    상기 제2 유전체 층을 증착한 후 상기 SAM을 제거하는 단계
    를 포함하는, 방법.
  5. 제1항에 있어서, 금속을 선택적으로 증착하는 것에 의해 상기 전도성 재료 위에 선택적으로 금속 캡핑 층을 형성하는 단계를 추가로 포함하는, 방법.
  6. 제5항에 있어서, 상기 금속 캡핑 층은 루테늄, 몰리브덴, 망간, 탄소의 전도성 동소체, 구리, 티타늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금 또는 코발트를 포함하는, 방법.
  7. 제1항에 있어서,
    상기 제2 유전체 층을 형성한 후 상기 상위 노출된 표면 위에 제1 에칭 정지 층을 형성하는 단계;
    상기 제1 에칭 정지 층 상에 층간 절연체 층을 형성하는 단계; 및
    자가-정렬된 비아 공정을 사용하여 상기 전도성 재료와 접촉하도록 상기 층간 절연체 층과 상기 제1 에칭 정지 층을 관통하는 비아를 형성하는 단계
    를 추가로 포함하는, 방법.
  8. 반도체 처리 방법으로서,
    제1 유전체 층에 매립된 전도성 재료의 패턴을 포함하는 주 표면을 갖는 기판을 제공하는 단계;
    상기 전도성 재료의 패턴 위에 선택적으로 자가-조립된 단층(SAM)을 형성하는 단계;
    상기 제1 유전체 층 위에 선택적으로 제1 금속을 포함하는 제1 층을 형성하는 단계로서, 상기 SAM은 상기 전도성 재료의 패턴 위에 상기 제1 층이 형성되는 것을 차단하는 테일기를 포함하는, 단계; 및
    상기 제1 유전체 층 위에 상기 제1 층을 사용하여 촉매 공정을 수행함으로써 상기 제1 유전체 층 위에 선택적으로 제2 유전체 층을 증착하는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서, 상기 제1 유전체 층 위에 상기 제1 층을 형성하는 단계는 상기 제1 유전체 층의 주 표면과 상기 SAM을 금속 전구체에 노출시키는 것을 포함하고, 상기 SAM은 티올 헤드기와 비불화 알킬 테일기를 포함하는, 방법.
  10. 제9항에 있어서, 상기 금속 전구체는 알킬알루미늄 알콕사이드 전구체를 포함하고 상기 SAM은 비불화 알킬 테일기를 포함하고, 또는 상기 금속 전구체는 티타늄을 포함하고 상기 SAM은 비불화 알킬 테일기를 포함하는, 방법.
  11. 제10항에 있어서, 상기 알킬알루미늄 알콕사이드 전구체는 디메틸알루미늄 이소프로폭사이드를 포함하는, 방법.
  12. 제8항에 있어서, 상기 전도성 재료를 캡핑하는 제2 층을 선택적으로 형성하는 단계를 추가로 포함하고, 상기 제2 층은 루테늄, 몰리브덴, 망간, 탄소의 전도성 동소체, 구리, 티타늄, 탄탈륨, 텅스텐, 이리듐, 백금, 금 또는 코발트를 포함하는, 방법.
  13. 제12항에 있어서, 상기 제2 층을 형성하기 전에 표면 처리를 수행하는 단계를 추가로 포함하고, 상기 제1 유전체의 표면은 상기 표면 처리가 완료된 후 소수성인, 방법.
  14. 제13항에 있어서, 상기 표면 처리를 수행하는 단계는 (디메틸아미노)트리메틸실란(DMATMS)으로 상기 표면을 처리하는 것을 포함하는, 방법.
  15. 제8항에 있어서, 상기 제2 유전체 층을 증착하는 단계는 알콕시실란올 전구체와의 반응에서 상기 제1 층을 사용하여 촉매 원자층 증착(ALD) 공정을 수행함으로써 상기 제1 유전체 층 위에 선택적으로 산화규소 층을 증착하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 알콕시실란올 전구체는 트리스(테르트-부톡시)실란올, 트리스(테르트-펜톡시)실란올, 메틸 비스(테르트-부톡시)실란올 또는 메틸 비스(테르트-펜톡시)실란올을 포함하는, 방법.
  17. 반도체 처리 방법으로서,
    제1 유전체 층에 매립된 전도성 재료를 포함하는 기판을 갖는 단계로서, 상기 기판은 상기 전도성 재료의 전도성 표면과 상기 제1 유전체 층의 유전체 표면을 포함하는 주 표면을 갖는, 단계; 및
    상기 제1 유전체 층 위에 선택적으로 제2 유전체 층을 형성하기 위해 순환 증착 공정의 복수의 사이클을 수행하는 단계
    를 포함하고, 상기 순환 증착 공정의 각 사이클은,
    자가-조립된 단층(SAM)으로 상기 전도성 표면을 선택적으로 덮는 단계;
    상기 유전체 표면 위에 선택적으로 제1 금속을 포함하는 제1 층을 형성하는 단계로서, 상기 SAM은 상기 전도성 표면 상에 상기 제1 층이 형성되는 것을 차단하는 테일기를 포함하는, 단계;
    상기 제1 층을 사용하여 촉매 공정을 수행함으로써 상기 유전체 표면 위에 선택적으로 상기 제2 유전체 층의 일부를 증착하는 단계로서, 상기 제2 유전체의 증착된 부분은 상기 전도성 표면 위에 노출된 유전체 표면을 갖는, 단계; 및
    상기 전도성 표면을 노출시키기 위해 상기 SAM을 제거하는 단계
    를 포함하는, 방법.
  18. 제17항에 있어서, 상기 제1 층은 알루미늄 또는 티타늄을 포함하는, 방법.
  19. 제17항에 있어서,
    상기 제1 층을 형성하는 단계는 알킬알루미늄 알콕사이드 전구체를 포함하는 증기에 상기 기판을 노출시키는 것을 포함하고, 상기 SAM은 티올 헤드기, 및 알킬알루미늄 알콕사이드 전구체와의 화학 반응을 차단하는 비불화 알킬 테일기를 포함하고;
    상기 제2 유전체 층의 일부를 증착하는 단계는 알콕시실란올 전구체와의 반응에서 상기 제1 층을 사용하여 촉매 원자층 증착(ALD) 공정을 수행함으로써 상기 유전체 표면 위에 선택적으로 산화규소 층을 증착하는 것을 포함하는, 방법.
  20. 제19항에 있어서, 상기 알킬알루미늄 알콕사이드 전구체는 디메틸알루미늄 이소프로폭사이드를 포함하는, 방법.
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