KR20160150355A - 반도체 장치 - Google Patents

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KR20160150355A
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Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 방향으로 연장되어, 돌출된 형상으로 배치된 액티브 핀; 상기 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 게이트 구조물; 및 상기 게이트 구조물의 적어도 일측에 배치된 스페이서를 포함하고, 상기 게이트 구조물은, 제1 영역과, 상기 제1 영역과 상기 제2 방향으로 인접한 제2 영역을 포함하고, 상기 제1 영역의 상기 제1 방향의 폭인 제1 폭은, 상기 제2 영역의 상기 제1 방향의 폭인 제2 폭과 다르고, 상기 스페이서는 상기 제1 영역 및 상기 제2 영역에 걸쳐 연속적으로 배치된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(Fin FET)에 대한 연구가 활발하게 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 서로 다른 영역의 게이트 구조물의 폭을 달리하여, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치는 제1 방향으로 연장되어, 돌출된 형상으로 배치된 액티브 핀; 상기 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 게이트 구조물; 및 상기 게이트 구조물의 적어도 일측에 배치된 스페이서를 포함하고, 상기 게이트 구조물은, 제1 영역과, 상기 제1 영역과 상기 제2 방향으로 인접한 제2 영역을 포함하고, 상기 제1 영역의 상기 제1 방향의 폭인 제1 폭은, 상기 제2 영역의 상기 제1 방향의 폭인 제2 폭과 다르고, 상기 스페이서는 상기 제1 영역 및 상기 제2 영역에 걸쳐 연속적으로 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 영역은 상기 핀 상부에 배치되고, 상기 제1 영역은 상기 핀 상부에 미배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 폭은 상기 제2 폭보다 작을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서의 상기 제1 방향의 폭은 균일할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서의 상기 제1 영역의 상기 제1 방향의 폭인 제3 폭은, 상기 스페이서의 상기 제2 영역의 상기 제1 방향의 폭인 제4 폭보다 클 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 폭과 제3폭의 합은, 상기 제2 폭과 상기 제4 폭의 합과 동일할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 게이트 구조물의 일측에 배치된 상기 스페이서의 상기 제1 방향의 폭은, 상기 일측과 대향되는 상기 게이트 구조물의 타측에 배치된 다른 스페이서의 제1 방향의 폭과 다를 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 폭과 상기 제2 폭은, 상기 게이트 구조물의 연장 방향에 따라 연속적으로 변할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 액티브 핀은, 상기 제2 방향으로 순차적으로 이격되어 배치된 제1 액티브 핀과 제2 액티브 핀을 포함하고, 상기 제1 액티브 핀과 제2 액티브 핀 사이 영역이 상기 제1 영역일 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 액티브 핀과 상기 제2 액티브 핀 사이 영역은 필드 절연막을 포함할 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치는 제1 방향으로 연장되어 돌출된 형상으로 배치된 액티브 핀; 상기 제1 액티브 핀의 적어도 일부를 감싸는 필드 절연막; 상기 액티브 핀 및 상기 필드 절연막 상에, 상기 제2 방향으로 연장되고, 제1 영역과 상기 제1 영역과 상기 제2 방향으로 인접한 제2 영역을 포함하는 게이트 구조물; 및 상기 게이트 구조물의 양측에 배치되어, 상기 게이트 구조물의 폭을 정의하는 스페이서를 포함하고, 상기 제1 영역은 상기 필드 절연막 상부에 배치되고, 상기 제2 영역은 상기 게이트 구조물 상부에 배치되고, 상기 제1 영역에서 상기 스페이서가 서로 마주보는 거리인 제1 폭은, 상기 제2 영역에서 상기 스페이서가 서로 마주보는 거리인 제2 폭보다 작을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서는 상기 제1 영역 및 상기 제2 영역에 걸쳐 연속적으로 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서의 상기 제1 방향의 폭은 균일할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서의 상기 제1 영역의 상기 제1 방향의 폭인 제3 폭은, 상기 스페이서의 상기 제2 영역의 상기 제1 방향의 폭인 제4 폭보다 클 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 폭과 제3폭의 합은, 상기 제2 폭과 상기 제4 폭의 합과 동일할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 2는 도 1의 일 실시예에 따른 반도체 장치의 W1 화살표 방향에 따라 절단된 단면도이다.
도 3는 도 1의 일 실시예에 따른 반도체 장치의 W2 화살표 방향에 따라 절단된 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 6는 본 발명의 또 다른 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 7은 도 6의 또 다른 실시예에 따른 반도체 장치의 W1 및 L1 화살표 방향에 따라 절단된 단면도이다.
도 8은 도 6의 또 다른 실시예에 따른 반도체 장치의 W2 및 L2 화살표 방향에 따라 절단된 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 10은 도 9의 또 다른 실시예에 따른 반도체 장치의 W1 및 L1 화살표 방향에 따라 절단된 단면도이다.
도 11은 도 9의 또 다른 실시예에 따른 반도체 장치의 W2 및 L2 화살표 방향에 따라 절단된 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 14은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템을 도시한 블록도이다.
도 15은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다.
따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
먼저, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 2는 도 1의 일 실시예에 따른 반도체 장치의 W1 화살표 방향에 따라 절단된 단면도이다. 도 3는 도 1의 일 실시예에 따른 반도체 장치의 W2 화살표 방향에 따라 절단된 단면도이다.
이하에서는 본 실시예에 따른 반도체 장치들이 핀형 트랜지스터(FinFET)를 포함하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은, 도시된 핀형 트랜지스터 외에도 입체 형상을 갖는 다른 반도체 소자(예를 들어, 나노 와이어를 이용한 트랜지스터 등)를 포함하는 반도체 장치에도 적용될 수 있다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 제1 액티브 핀(F1), 제2 액티브 핀(F2), 게이트 구조물(192), 스페이서(115)를 포함할 수 있다.
제1 액티브 핀(F1) 및 제2 액티브 핀(F2)은 액티브 층(100)으로부터 제3 방향(Z)으로 돌출된 형상으로 형성될 수 있다. 본 발명의 몇몇 실시예에서, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)은 액티브 층(100)의 일부가 식각되어 형성된 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 본 실시예에 있어서, 두 개의 액티브 핀(F1, F2)가 도시되었지만, 본 발명의 기술적 사상이 제한되는 것은 아니다. 따라서, 본 발명의 기술적 사상은, 반도체 장치가 두 개의 액티브 핀을 초과하는 액티브 핀을 초과하는 경우에도, 적용될 수 있음은 당연하다.
본 발명의 몇몇 실시예에서, 액티브 층(100)은 반도체 기판일 수 있다. 이렇게 액티브 층(100)이 반도체 기판으로 이루어질 경우, 반도체 기판은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
한편, 본 발명의 다른 몇몇 실시예에서, 액티브 층(100)은 반도체 물질로 이루어진 에피층(epitaxial layer)일 수 있다. 액티브 층(100)이 에피층인 경우에, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다.
또한, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
이 때, 이러한 에피층은 예를 들어 절연 기판 상에 형성될 수 있다. 다시 말해, 액티브 층(100)은 SOI(Silicon On Insulator) 기판으로 구성될 수 있다.
이렇게 엑티브 층(100)이 SOI 기판으로 구성될 경우, 본 발명의 일 실시예에 따른 반도체 장치의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
본 실시예에서, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)은 제2 영역(II)에 배치될 수 있다. 본 실시예에 있어서 액티브 핀들(F1, F2)이 모두 제2 영역(II)에 배치된 것을 가정하여 설명한다. 다만, 이로 인해 본 발명의 기술적 사상이 제한되는 것은 아니다.
제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 각각은 제1 방향(X)으로 연장된 형상을 가질 수 있다. 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)은 상기 제1 방향(X)와 교차하는 방향인 제2 방향(Y)으로 순차적으로 이격되어 배치될 수 있다.
본 실시예에서, 게이트 구조물(192)는 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 여기서, 제2 영역(II)은 도시된 것과 같이 제1 영역(I)에 제2 방향(Y)으로 인접하여 배치될 수 있다.
본 실시예에서, 제1 영역(I)의 제1 방향(X) 폭인 제1 폭(W1)과 제2 영역(II)의 제1 방향(X) 폭인 제2 폭(W2)은 다를 수 있다. 구체적으로, 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다.
한편, 본 실시예에서, 제1 영역(I) 및 제2 영역(II)은 게이트 구조물(192)의 중심선을 기준으로 대칭 형상으로 배치될 수 있다. 다시 말해, 게이트 구조물(192)의 중심선을 기준으로 제1 영역(I)의 일측까지의 거리와 제1 영역(I)의 타측까지의 거리는 동일할 수 있다.
필드 절연막(101)은 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)의 측면을 덮을 수 있다. 구체적으로, 필드 절연막(101)은 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)의 하부를 덮을 수 있다. 본 발명의 몇몇 실시예에서, 필드 절연막(101)은 예를 들어, 절연막일 수 있다. 더욱 구체적으로, 필드 절연막(101)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 등일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 구조물(192)은 도시된 것과 같이 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 상에, 제2 방향(Y)으로 연장되어 배치될 수 있다. 그리고, 스페이서(115)는 게이트 구조물(192)의 양측에 배치될 수 있다. 스페이서(115)는 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 상에, 제2 방향(Y)으로 연장되어 배치될 수 있다.
스페이서(115)는 마주보는 스페이서와 평행하도록 형성될 수 있다. 또한, 스페이서(115)는 게이트 구조물(192)의 상면과 동일한 높이를 가지도록 필드 절연막(101)에서부터 상부로 연장될 수 있다. 다만, 이에 제한되는 것은 아니다. 따라서, 스페이서(115)는 게이트 구조물(192)의 상면보다 낮은 높이를 가질 수도 있다.
한편, 본 실시예에 있어서, 스페이서(115)는 제1 영역(I) 및 제2 영역(II)을 걸쳐 연속적으로 연장되어 배치될 수 있다. 즉, 스페이서(115)는 게이트 구조물(192)의 측벽을 제1 영역(I) 및 제2 영역(II)에서 노출시키지 않는다. 본 발명에 따른 반도체 장치가 포함하는 스페이서(115)는 배치되는 영역에 상관없이 게이트 구조물(192)의 양 측벽 상에 배치될 수 있다.
본 실시예에 있어서, 게이트 구조물(192)의 제1 폭(W1) 및 제2 폭(W2)는 스페이서(115)로 정의될 수 있다. 즉, 게이트 구조물(192)의 양측에 배치된 스페이서(115)의 서로 마주보는 거리는, 스페이서(115)가 위치하는 영역에 따라, 제1 폭(W1) 및 제2 폭(W2)이 정의될 수 있다. 여기서, 스페이서(115)가 서로 마주보는 거리란, 스페이서(115)의 안쪽, 즉, 스페이서(115)와 게이트 구조물(192)의 측벽이 접촉하는 면들끼리의 거리를 의미한다.
한편, 본 실시예에 있어서, 스페이서(115)가 하나의 층으로 도시되었지만, 이것으로 제한되는 것은 아니다. 따라서, 스페이서(115)는 복수의 층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 게이트 구조물(192)의 제1 영역(I)은 도시된 것과 같이, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)의 사이 영역 상에 배치될 수 있으며, 상기 사이 영역은 필드 절연막(101)을 포함할 수 있다.
게이트 구조물(192)의 제2 영역(II)은 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 상부에 배치될 수 있다. 본 실시예에서, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)의 제1 영역(I)과 제2 영역(II) 일부에는 트랜지스터가 형성될 수 있다. 이러한 트랜지스터는, 게이트 구조물(192), 스페이서(115), 및 소오스/드레인(161)을 포함할 수 있다.
도 2 및 도 3을 다시 참조하면, 게이트 구조물(192)은 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 상에 순차적으로 형성된 인터페이스막 (120), 게이트 절연막(132), 일함수 조절막(142) 및 게이트 전극(162)을 포함할 수 있다.
인터페이스막(120)은 필드 절연막(101)과 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 상에 제2 방향(Y)으로 연장된 형상으로 배치될 수 있다. 인터페이스막(120)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(120)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(132)은 인터페이스막(120) 상에 배치될 수 있다. 구체적으로, 게이트 절연막(132)은 제2 방향(Y)으로 연장되어 배치되되, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)의 상부 일부를 덮는 형상으로 배치될 수 있다. 그리고, 게이트 절연막(132)은 도시된 것과 같이 게이트 전극(162)의 양 측에 배치된 스페이서(115)의 측벽을 따라 상부로 연장된 형상으로 배치될 수 있다. 본 실시예에서, 게이트 절연막(132)의 형상이 이러한 것은, 게이트 절연막(132)이 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성된 것이기 때문일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 게이트 절연막(132)의 형상은 얼마든지 다른 형태로 변형될 수 있다.
즉, 본 발명의 다른 몇몇 실시예에서, 게이트 절연막(132)의 형상은 게이트 퍼스트 공정(gate first process)을 사용함으로써, 도시된 것과 같이 스페이서(115)의 측벽을 따라 상부로 연장되지 않을 수 있다.
이러한 게이트 절연막(132)은 예를 들어, 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 게이트 절연막(132)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 절연막(132) 상에는 일함수 조절막(142)이 배치될 수 있다. 일함수 조절막(142)은 제2 방향(Y)으로 연장되어 배치되되, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 의 상부 일부를 덮는 형상으로 배치될 수 있다. 그리고, 일함수 조절막(142)은 게이트 절연막(132)과 동일하게 스페이서(115)의 측벽을 따라 상부로 연장된 형상으로 배치될 수 있다. 본 실시예에서, 일함수 조절막(142)의 형상이 이러한 것은, 일함수 조절막(142)이 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성된 것이기 때문일 수 있다. 그러나, 역시 본 발명이 이에 제한되는 것은 아니며, 일함수 조절막(142)의 형상은 얼마든지 다른 형태로 변형될 수 있다.
일함수 조절막(142)은 트랜지스터의 일함수(work function)을 조절하는데 이용되는 막일 수 있다. 이러한 일함수 조절막(142)은 n형(n-type) 일함수 조절막과, p형(p-type) 일함수 조절막 중 적어도 하나일 수 있다. 본 실시예에 따른 일함수 조절막(142)이 n형 일함수 조절막일 경우, 일함수 조절막(142)은, 예를 들어, TiAl, TiAlN, TaC, TaAlN, TiC, HfSi 등 일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 본 실시예에 따른 일함수 조절막(142)이 p형 일함수 조절막일 경우, 일함수 조절막(142)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 본 발명의 몇몇 실시예에서, 일함수 조절막(142)은 예를 들어, TiN, TaN 중 적어도 하나를 포함도록 구성될 수 있다. 더욱 구체적으로, 일함수 조절막(142)은 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
일함수 조절막(142) 상에는 게이트 전극(162)이 배치될 수 있다 게이트 전극(162)은 제2 방향(Y)으로 연장되어 배치되되, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)의 상부 일부를 덮는 형상으로 배치될 수 있다.
게이트 전극(162)은 전도성이 높은 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극(162)은 메탈을 포함할 수 있다. 이러한 메탈의 예로는 Al, W 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 본 발명에 있어서, 제1 영역(Ⅰ)에 배치된 게이트 전극(162)는 W을 미포함하고, 제2 영역(Ⅱ)에 배치된 게이트 전극(162)는 W을 포함할 수 있다. 이는 게이트 구조물(192)의 제1 폭(W1) 및 제2 폭(W2)에 따라, 게이트 구조물(192) 내로의 W의 충진(fill) 특성이 달라지기 때문이다. 이에 대해서는 후술한다.
리세스(125)는 게이트 구조물(192) 양측의 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 내에 형성될 수 있다. 리세스(125)의 측벽은 경사져 있어서, 리세스(125)의 형상은 액티브 층(100)에서 멀어질수록 넓어질 수 있다. 도 3에 도시된 것처럼, 리세스(125)의 폭은 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)의 폭보다 넓을 수 있다.
소오스/드레인(161)은 리세스(125) 내에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 소오스/드레인(161)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(161)의 상면은 액티브 핀(F1~F4)의 상면보다 높을 수 있다. 또한, 소오스/드레인(161)과 게이트 구조물(192)은 스페이서(115)에 의하여 절연될 수 있다.
형성된 트랜지스터가 p형 트랜지스터인 경우, 소오스/드레인(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 액티브 핀(F1~F4)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 형성된 트랜지스터가 n형 트랜지스터인 경우, 소오스/드레인(161)은 액티브 층(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 액티브 층(100)이 Si를 포함할 때, 소오스/드레인(161)은 Si을 포함하거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
본 실시예에서는, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)에 리세스(125)가 형성되고 리세스(125) 내에 소오스/드레인(161)이 형성된 예가 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 소오스/드레인(161)은 액티브 핀(F1~F4) 내에 불순물이 직접 주입됨으로써 액티브 핀(F1~F4) 내에 형성될 수도 있다.
비록 도 2에서는, 이해의 편의를 위해 층간 절연막(102)의 일부만을 도시하였으나, 층간 절연막(102)은 소오스/드레인(161) 및 게이트 구조물(192)를 덮도록 배치될 수 있다.
층간 절연막(102)은, 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(102)은 예를 들어, TEOS (tetraethylortho silicate)로 형성할 수 있다.
본 실시예에 있어서, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 상에 배치된 게이트 구조물(192)는 제2 폭(W2)을 가질 수 있고, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 사이에 배치된 게이트 구조물(192)는 제1 폭(W2)을 가질 수 있다.
다시 말해, 필드 절연막(101) 상에 배치된 게이트 구조물(192)은 액티브 핀(F1, F2) 상에 배치된 게이트 구조물(192)과 비교하여, 좁은 폭을 가진다. 이를 통하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.
게이트 구조물(192)이 게이트 전극(162) 내부에 W을 포함하는 경우에, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 상에 배치된 게이트 구조물(192)의 하부 영역은 인장(tensile) 압력을 지니고, 상부 영역은 압축(compressive) 압력을 지닐 수 있다. 이에 따라, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 사이에 배치된 게이트 구조물(192)은 상기 압력으로 인하여, 게이트 전극(162)에 W가 충분히 충진되지 못하고, 산소가 침투하는 현상이 발생할 수 있다.
이런 경우, 반도체 장치의 신뢰성은 보장 받을 수 없다.
따라서, 본 발명에서는, 배치되는 영역을 고려하여, 게이트 구조물(192)의 폭을 달리함을 통해 반도체 장치의 신뢰성을 향상시킬 수 있다.
보다 구체적으로 예를 들어, 제1 영역(Ⅰ) 상에 배치되는 게이트 구조물(192)의 제1 폭(W1)은 14nm일 수 있으며, 제2 영역(Ⅱ) 상에 배치되는 게이트 구조물(192)의 제2 폭(W2)은 16nm일 수 있다. 게이트 구조물(192)의 폭이 14nm인 경우에는, 내부에 W을 충진하지 않고, ALD TiN을 충진(fill)할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
즉, 제2 영역(Ⅱ) 상에 배치되는 게이트 구조물(192)의 게이트 전극(162)는 W을 미포함하므로, 상술한 문제점들 해소할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
본 실시예에 있어서, 상술한 본 발명의 일 실시예에 따른 반도체 장치와 비교하여, 스페이서(115) 및 게이트 구조물(192)의 측벽이 곡선을 형성하면서 연장되는 것을 제외하고는 실질적으로 동일하다. 본 실시예에서 동일한 부호는 상술한 일 실시예와 동일한 구성요소를 지칭하는 것이며, 동일한 구성요소에 대한 반복되는 설명은 생략할 수 있다.
본 실시예에 있어서, 스페이서(115) 및 게이트 구조물(192)의 측벽이 곡선을 형성하므로, 제1 폭(W1) 및 제2 폭(W2)의 크기는 연속적으로 변할 수 있다.
즉, 제1 폭(W1)의 크기는 제2 방향(Y)을 따라, 제1 액티브 핀(F1) 또는 제2 액티브 핀(F2)과 인접한 지점에서 가장 큰 크기를 가지고, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2) 사이의 중간 지점에서 가장 작은 크기를 가지도록 연속적으로 변할 수 있다.
제2 폭(W2)의 크기는 제2 방향(Y)을 따라, 제1 액티브 핀(F1) 또는 제2 액티브 핀(F2)의 바깥 지점에서 가장 작은 크기를 가지고, 제1 액티브 핀(F1) 또는 제2 액티브 핀(F2)의 중간 지점에서 가장 큰 크기를 가지도록 연속적으로 변할 수 있다.
한편, 본 실시예에서, 제1 영역(I) 및 제2 영역(II)은 게이트 구조물(192)의 중심선을 기준으로 대칭 형상으로 배치될 수 있다. 다시 말해, 게이트 구조물(192)의 중심선을 기준으로 제1 영역(I)의 일측까지의 거리와 제1 영역(I)의 타측까지의 거리는 동일할 수 있다. 다만, 이에 제한되는 것은 아니며, 본 실시예에 따른 반도체 장치는 다양한 형상을 가질 수 있다.
도 5는 본 발명의 또 따른 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
본 실시예에 있어서, 상술한 본 발명의 일 실시예에 따른 반도체 장치와 비교하여, 스페이서(115) 및 게이트 구조물(192)의 일 측벽이 평평한 것을 제외하고는 실질적으로 동일하다. 본 실시예에서 동일한 부호는 상술한 일 실시예와 동일한 구성요소를 지칭하는 것이며, 동일한 구성요소에 대한 반복되는 설명은 생략할 수 있다.
도 5를 참조하면, 스페이서(115) 및 게이트 구조물(192)의 일 측벽은 평평하고, 상기 일 측벽과 대향하는 스페이서(115) 및 게이트 구조물(192)의 타 측벽은 평평하지 않다.
즉, 본 실시예에 있어서, 제1 영역(Ⅰ)의 제1 폭(W1)과 제2 영역(Ⅱ)의 제2 폭(W2)의 크기는 스페이서(115) 및 게이트 구조물(192)의 상기 타 측벽의 형상을 통해 결정된다.
한편, 본 실시예에서, 제1 영역(I) 및 제2 영역(II)은 게이트 구조물(192)의 중심선을 기준으로 비대칭 형상으로 배치될 수 있다. 다시 말해, 게이트 구조물(192)의 중심선을 기준으로 제1 영역(I)의 일측까지의 거리와 제1 영역(I)의 타측까지의 거리는 다를 수 있다.
도 6는 본 발명의 또 다른 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 7은 도 6의 또 다른 실시예에 따른 반도체 장치의 W1 및 L1 화살표 방향에 따라 절단된 단면도이다. 도 8은 도 6의 또 다른 실시예에 따른 반도체 장치의 W2 및 L2 화살표 방향에 따라 절단된 단면도이다.
본 실시예에 있어서, 상술한 본 발명의 일 실시예에 따른 반도체 장치와 비교하여, 게이트 구조물(192)의 측벽 상에 배치된 스페이서(115)의 폭이 영역에 따라 다른 점을 제외하고는 실질적으로 동일하다. 본 실시예에서 동일한 부호는 상술한 일 실시예와 동일한 구성요소를 지칭하는 것이며, 동일한 구성요소에 대한 반복되는 설명은 생략할 수 있다.
도 6 내지 도 8을 참조하면, 제1 영역(Ⅰ)에 배치된 스페이서(115)는 제1 방향의 폭인 제3 폭(L1)을 가진다. 제2 영역(Ⅱ)에 배치된 스페이서(115)는 제1 방형의 폭인 제4 폭(L2)을 가진다.
제1 영역(Ⅰ)의 제3 폭(L1)은 제2 영역(Ⅱ)의 제4 폭(L2)보다 크다. 또한, 제1 영역(Ⅰ)에서, 제1 폭(W1)과 제3 폭(L1)의 합은 제2 영역(Ⅱ)의 제2 폭(W2) 및 제4 폭(L2)의 합과 동일하다. 즉, 스페이서(115)은 영역에 따라 서로 다른 두께를 가지므로, 스페이서(115)의 외측벽은 평평할 수 있다.
스페이서(115)의 제3 폭(L1) 및 제4 폭(L2)는, 스페이서(115)의 외측벽을 평평하게 하기 위하여, 게이트 구조물(192)의 굴곡을 상쇄할 수 있는 두께를 가질 수 있다.
한편, 본 실시예에서, 제1 영역(I) 및 제2 영역(II)은 게이트 구조물(192)의 중심선을 기준으로 대칭 형상으로 배치될 수 있다. 다시 말해, 게이트 구조물(192)의 중심선을 기준으로 제1 영역(I)의 일측까지의 거리와 제1 영역(I)의 타측까지의 거리는 동일할 수 있다.
도 7 및 도 8을 다시 참조하면, 상술한 본 발명의 일 실시예에 따른 반도체 장치의 단면도인 도 2 및 도 3과 비교하여, 제1 영역(Ⅰ)의 스페이서(115)의 두께가 상대적으로 두꺼움을 확인할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 10은 도 9의 또 다른 실시예에 따른 반도체 장치의 W1 및 L1 화살표 방향에 따라 절단된 단면도이다. 도 11은 도 9의 또 다른 실시예에 따른 반도체 장치의 W2 및 L2 화살표 방향에 따라 절단된 단면도이다.
본 실시예에 있어서, 상술한 본 발명의 일 실시예에 따른 반도체 장치와 비교하여, 게이트 구조물(192)의 일 측벽 상에 배치된 스페이서(115)의 폭이 영역에 따라 다른 점을 제외하고는 실질적으로 동일하다. 본 실시예에서 동일한 부호는 상술한 일 실시예와 동일한 구성요소를 지칭하는 것이며, 동일한 구성요소에 대한 반복되는 설명은 생략할 수 있다.
도 9 내지 도 11을 참조하면, 게이트 구조물(192)의 일 측벽에 배치된 스페이서(115)의 폭이 영역에 따라 다르다.
구체적으로, 게이트 구조물(192)은 일 측벽에 굴곡을 가지며, 스페이서(115)는 게이트 구조물(192)의 상기 일 측벽에서, 영역에 따라 제3 폭(L1) 및 제4 폭(L2)를 가질 수 있다.
즉, 제1 영역(Ⅰ)에서 스페이서(115)는 제3 폭(L1)을 가지고, 제2 영역(Ⅱ)에서 스페이서(115)는 제4 폭(L2)를 가진다. 도시된 바와 같이, 제3 폭(L1)은 제4 폭(L2)보다 크다. 즉, 상술한 도 6에 따른 실시예처럼, 본 실시예에서는, 게이트 구조물(192)의 일 측벽에 형성된 굴곡을 영역에 따라 다른 두께를 가지는 스페이서(115)를 통해 평평하게 만들 수 있다.
도 10 및 도 11을 다시 참조하면, 제1 영역(Ⅰ)에서 형성된 게이트 구조물(192)의 좌측벽에 있는 스페이서(115)가 우측벽에 있는 스페이서(115)와 비교하여 상대적으로 두꺼움을 알 수 있다.
본 실시예에서, 스페이서(115)는 게이트 구조물(192)의 양측벽 상에 서로 다른 두께를 가지고 배치될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
본 실시예에 있어서, 상술한 본 발명의 일 실시예에 따른 반도체 장치와 비교하여, 게이트 구조물(192)의 게이트 전극(162) 내에 게이트 금속(164)를 포함하는 것을 제외하고는 실질적으로 동일하다. 본 실시예에서 동일한 부호는 상술한 일 실시예와 동일한 구성요소를 지칭하는 것이며, 동일한 구성요소에 대한 반복되는 설명은 생략할 수 있다.
도 12를 참조하면, 제1 액티브 핀(F1) 상에 배치된 게이트 구조물(192)은, 게이트 전극(162)로 측면이 감싸이는 게이트 금속(164)를 포함한다. 게이트 금속(164)는 금속을 포함할 수 있으면, 예를 들어 W를 포함할 수 있다.
이와 달리, 제1 액티브 핀(F1) 또는 제2 액티브 핀(F2)에 미배치된 게이트 구조물(192)은 상술한 바와 같이, W를 미포함할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치들을 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 13을 참조하면, 디바이스(900)는, 셀룰러 전화기, 스마트폰 단말기, 핸드셋, 개인 휴대 정보 단말기(PDA), 랩탑 컴퓨터, 비디오 게임 유닛 또는 기타 다른 디바이스일 수도 있다. 디바이스(900)는, 코드 분할 다중 액세스(CDMA), 이동 통신을 위한 글로벌시스템(GSM) 과 같은 시분할 다중 액세스(TDMA), 또는 기타 다른 무선 통신 표준을 사용할 수도 있다.
디바이스(900)는 수신 경로 및 송신 경로를 통해 양-방향 통신을 제공할 수 있다. 수신 경로 상에서 하나 이상의 기지국들에 의해 송신된 신호들은 안테나(911)에 의해 수신될 수도 있고 수신기(RCVR, 913)에 제공될 수도 있다. 수신기(913)는 수신 신호를 컨디셔닝 및 디지털화하고, 추가적인 프로세싱을 위해 디지털 섹션(920)에 샘플들을 제공할 수 있다. 송신 경로 상에서, 송신기(TMTR, 915)는 디지털 섹션(920)으로부터 송신된 데이터를 수신하고, 그 데이터를 프로세싱 및 컨디셔닝하고, 변조된 신호를 생성하며, 그 변조된 신호는 안테나(911)를 통해 하나 이상의 기지국들로 송신될 수 있다.
디지털 섹션(920)은 하나 이상의 디지털 신호 프로세서(DSP), 마이크로-프로세서, 감소된 명령 세트 컴퓨터(RISC) 등으로 구현될 수 있다. 또한, 디지털 섹션(920)은 하나 이상의 주문형 집적 회로 (ASIC) 또는 기타 다른 타입의 집적 회로(IC) 상에서 제조될 수도 있다.
디지털 섹션(920)은, 예를 들어, 모뎀 프로세서(934), 비디오 프로세서 (922), 애플리케이션 프로세서(924), 디스플레이 프로세서(928), 제어기/멀티코어 프로세서(926), 센트럴 프로세싱 유닛(930), 및 외부 버스 인터페이스(EBI, 932)와 같은 다양한 프로세싱 및 인터페이스 유닛들을 포함할 수 있다.
비디오 프로세서(922)는 그래픽 애플리케이션들에 대한 프로세싱을 수행할 수 있다. 일반적으로, 비디오 프로세서(922)는 임의의 세트의 그래픽 동작들에 대한 임의의 수의 프로세싱 유닛들 또는 모듈들을 포함할 수 있다. 비디오 프로세서(922)의 특정 부분은 펌웨어 및/또는 소프트웨어로 구현될 수도 있다.
예를 들어, 제어 유닛은 앞서 설명한 기능들을 수행하는 펌웨어 및/또는 소프트웨어 모듈들(예를 들어, 절차, 함수 등)로 구현될 수 있다. 펌웨어 및/또는 소프트웨어 코드들은 메모리에 저장될 수도 있고, 프로세서(예를 들어, 멀티-코어 프로세서(926))에 의해 실행될 수도 있다. 메모리는 프로세서 내에 구현될 수 있거나 프로세서 외부에 구현될 수도 있다.
비디오 프로세서(922)는 오픈 그래픽 라이브러리(OpenGL), Direct3D 등과 같은 소프트웨어 인터페이스를 구현할 수 있다. 센트럴 프로세싱 유닛(930)은 비디오 프로세서(922)와 함께 일련의 그래픽 처리 동작들을 수행할 수 있다.
제어기/멀티코어 프로세서(926)는 적어도 두 개의 코어를 포함하여 제어기/멀티코어 프로세서(926)가 처리해야하는 워크로드에 따라서 두 개의 코어에 워크로드를 배당하여 동시에 해당하는 워크로드를 처리할 수 있다.
비록 도면에서는 애플리케이션 프로세서(924)를 디지털 섹션(920)에 포함된 하나의 구성요소로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 디지털 섹션(920)은 하나의 애플리케이션 프로세서(924) 또는 애플리캐이션 칩으로 통합되어 구현될 수도 있다.
모뎀 프로세서(934)는 수신기(913) 및 송신기(915)와 디지털 섹션(920) 사이의 데이터 전달 과정에서 필요한 연산을 수행할 수 있다. 디스플레이 프로세서(928)는 디스플레이(910)를 구동시키는데 필요한 연산을 수행할 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치들은 도시된 프로세서들(922, 924, 926, 928, 930, 934)의 연산에 이용되는 캐쉬 메모리 또는 버퍼 메모리 등으로 사용될 수 있다.
다음 도 14을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템에 대해 설명하도록 한다.
도 14은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템을 도시한 블록도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(1000)은 센트럴 프로세싱 유닛(CPU, 1002), 시스템 메모리(system memory, 1004), 그래픽 시스템(1010), 디스플레이 장치(1006)를 포함한다.
센트럴 프로세싱 유닛(1002)은 컴퓨팅 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 시스템 메모리(1004)는 데이터를 저장하도록 구성될 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)에 의해 처리되는 데이터를 저장할 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)의 동작 메모리로서 역할을 수행할 수 있다.
시스템 메모리(1004)는 DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM)과 같은 하나 이상의 휘발성 메모리 장치 및/또는 EEPROM(Electrical Erasable Programmable ROM), 플래시 메모리(flash memory)과 같은 하나 이상의 비휘발성 메모리 장치를 포함할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치들 중 어느 하나는 이러한 시스템 메모리(1004)의 구성 요소로 채용될 수 있다.
그래픽 시스템(1010)은 그래픽 프로세싱 유닛(1011; GPU), 그래픽 메모리(1012; graphic memory), 디스플레이 컨트롤러(1013; display controller), 그래픽 인터페이스(1014; graphic interface), 그래픽 메모리 컨트롤러(1015; graphic memory controller)를 포함할 수 있다.
그래픽 프로세싱 유닛(1011)은 컴퓨팅 시스템(1000)에 필요한 그래픽 연산 처리를 수행할 수 있다. 구체적으로, 그래픽 프로세싱 유닛(1011)은 적어도 하나의 버텍스들로 구성되는 프리미티브를 조립하고, 조립된 프리미티브들을 이용하여 렌더링을 수행할 수 있다.
그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)에 의해 처리되는 그래픽 데이터를 저장하거나, 그래픽 프로세싱 유닛(1011)에 제공되는 그래픽 데이터를 저장할 수 있다. 또는, 그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)의 동작 메모리로서 역할을 수행할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 어느 하나는 이러한 그래픽 메모리(1012)의 구성 요소로 채용될 수 있다.
디스플레이 컨트롤러(1013)는 렌더링된 이미지 프레임이 디스플레이될 수 있도록, 디스플레이 장치(1006)를 제어할 수 있다.
그래픽 인터페이스(1014)는 센트럴 프로세싱 유닛(1002)과 그래픽 프로세싱 유닛(1011) 사이를 인터페이싱하고, 그래픽 메모리 컨트롤러(1015)는 시스템 메모리(1004)와 그래픽 프로세싱 유닛(1011) 사이에서 메모리 액세스를 제공할 수 있다.
도 14에는 명확하게 도시하지 않았으나, 컴퓨팅 시스템(1000)은 버튼, 터치 스크린, 마이크와 같은 하나 이상의 입력 장치, 및/또는 스피커와 같은 하나 이상의 출력 장치를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 유선 또는 무선으로 외부 장치와 데이터를 교환하기 위한 인터페이스 장치를 더 포함할 수 있다. 인터페이스 장치는 예를 들어, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
실시예에 따라, 컴퓨팅 시스템(1000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 데스크톱(Desktop), 노트북(Notebook), 태블릿(Tablet) 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
다음 도 15을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 15은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 어느 하나가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치들 중 어느 하나는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 16는 태블릿 PC(1200)을 도시한 도면이고, 도 17은 노트북(1300)을 도시한 도면이며, 도 18은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치들 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 액티브 층
115: 스페이서
192: 게이트 구조물
F1, F2: 액티브 핀

Claims (10)

  1. 제1 방향으로 연장되어, 돌출된 형상으로 배치된 액티브 핀;
    상기 액티브 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에 배치된 스페이서를 포함하고,
    상기 게이트 구조물은, 제1 영역과, 상기 제1 영역과 상기 제2 방향으로 인접한 제2 영역을 포함하고,
    상기 제1 영역의 상기 제1 방향의 폭인 제1 폭은, 상기 제2 영역의 상기 제1 방향의 폭인 제2 폭과 다르고,
    상기 스페이서는 상기 제1 영역 및 상기 제2 영역에 걸쳐 연속적으로 배치되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 영역은 상기 핀 상부에 배치되고, 상기 제1 영역은 상기 핀 상부에 미배치되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 작은 반도체 장치.
  4. 제 1항에 있어서,
    상기 스페이서의 상기 제1 방향의 폭은 균일한 반도체 장치.
  5. 제1항에 있어서,
    상기 스페이서의 상기 제1 영역의 상기 제1 방향의 폭인 제3 폭은, 상기 스페이서의 상기 제2 영역의 상기 제1 방향의 폭인 제4 폭보다 큰 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 폭과 제3폭의 합은, 상기 제2 폭과 상기 제4 폭의 합과 동일한 반도체 장치.
  7. 제 1항에 있어서,
    상기 게이트 구조물의 일측에 배치된 상기 스페이서의 상기 제1 방향의 폭은, 상기 일측과 대향되는 상기 게이트 구조물의 타측에 배치된 다른 스페이서의 제1 방향의 폭과 다른 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 폭과 상기 제2 폭은, 상기 게이트 구조물의 연장 방향에 따라 연속적으로 변하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 액티브 핀은, 상기 제2 방향으로 순차적으로 이격되어 배치된 제1 액티브 핀과 제2 액티브 핀을 포함하고, 상기 제1 액티브 핀과 제2 액티브 핀 사이 영역이 상기 제1 영역인 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 액티브 핀과 상기 제2 액티브 핀 사이 영역은 필드 절연막을 포함하는 반도체 장치.
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