KR20240039677A - 반도체 소자 - Google Patents

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semiconductor
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임재현
김수빈
오지원
박진호
전중원
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삼성전자주식회사
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Abstract

반도체 소자는, 제1 영역의 기판 상에, 제1 방향으로 연장되는 제1 액티브 핀이 구비된다. 제2 영역의 기판 상에, 상기 제1 방향으로 연장되는 제2 액티브 핀이 구비된다. 상기 제1 및 제2 영역 사이의 기판 상에 소자 분리 패턴이 형성된다. 상기 제1 액티브 핀 상에 상기 제1 액티브 핀을 가로지르면서 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 소자 분리 패턴 상부면까지 연장되는 제1 게이트 구조물이 구비된다. 상기 제2 액티브 핀 상에 상기 제2 액티브 핀을 가로지르면서 상기 제2 방향으로 연장되고, 상기 소자 분리 패턴 상부면까지 연장되는 제2 게이트 구조물이 구비된다. 상기 제1 게이트 구조물은 제1 폭을 가지는 제1 부분 및 상기 제1 폭보다 좁은 제2 폭을 가지는 제2 부분을 포함한다. 상기 제2 게이트 구조물은 상기 제1 폭을 가지는 제3 부분 및 상기 제2 폭을 가지는 제4 부분을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다. 보다 자세하게, 본 발명은 전계 효과 트랜지스터(field effect transistor)를 포함하는 반도체 소자에 관한 것이다.
반도체 소자에는 전계 효과 트랜지스터들(FET)이 포함될 수 있다. 반도체 소자가 집적화됨에 따라 상기 전계 효과 트랜지스터들은 복잡한 배치를 가지며, 상기 전계 효과 트랜지스터의 각 패턴들을 형성하는 공정 중에 불량이 발생될 수 있다.
본 발명의 과제는 전계 효과 트랜지스터들을 포함하는 반도체 소자를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 제1 영역의 기판 상에, 제1 방향으로 연장되는 제1 액티브 핀이 구비된다. 제2 영역의 기판 상에, 상기 제1 방향으로 연장되는 제2 액티브 핀이 구비된다. 상기 제1 및 제2 영역 사이의 기판 상에 소자 분리 패턴이 형성된다. 상기 제1 액티브 핀 상에 상기 제1 액티브 핀을 가로지르면서 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 소자 분리 패턴 상부면까지 연장되는 제1 게이트 구조물이 구비된다. 상기 제2 액티브 핀 상에 상기 제2 액티브 핀을 가로지르면서 상기 제2 방향으로 연장되고, 상기 소자 분리 패턴 상부면까지 연장되는 제2 게이트 구조물이 구비된다. 상기 제1 게이트 구조물은 제1 폭을 가지는 제1 부분 및 상기 제1 폭보다 좁은 제2 폭을 가지는 제2 부분을 포함한다. 상기 제2 게이트 구조물은 상기 제1 폭을 가지는 제3 부분 및 상기 제2 폭을 가지는 제4 부분을 포함한다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 제1 영역, 제2 영역 및 상기 제1 및 제2 영역 사이의 경계 영역을 포함하는 기판이 구비된다. 제1 영역의 기판 상에, 제1 방향으로 연장되는 제1 액티브 핀들이 구비된다. 제2 영역의 기판 상에, 상기 제1 방향으로 연장되는 제2 액티브 핀들이 구비된다. 상기 경계 영역의 기판 상에 소자 분리 패턴이 구비된다. 상기 제1 액티브 핀들 상에 상기 제1 액티브 핀들을 가로지르면서 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 소자 분리 패턴 상부면까지 연장되는 제1 게이트 구조물들이 구비된다. 상기 제2 액티브 핀들 상에 상기 제2 액티브 핀들을 가로지르면서 상기 제2 방향으로 연장되고, 상기 소자 분리 패턴 상부면까지 연장되는 제2 게이트 구조물들이 구비된다. 상기 제1 게이트 구조물 양 측의 상기 제1 액티브 핀들 상에 제1 반도체 구조물이 구비된다. 상기 제1 반도체 구조물과 접하면서 상기 제2 방향으로 연장되는 제1 금속 패턴이 구비된다. 상기 제2 게이트 구조물 양 측의 상기 제2 액티브 핀들 상에 제2 반도체 구조물이 구비된다. 상기 제2 반도체 구조물과 접하면서 상기 제2 방향으로 연장되는 제2 금속 패턴을 포함된다. 상기 소자 분리 패턴 상에 배치되는 제1 게이트 구조물의 일부분은 상기 제1 게이트 구조물의 다른 부위보다 좁은 폭을 가질 수 있다. 상기 소자 분리 패턴 상에 배치되는 제2 게이트 구조물의 일부분은 상기 제1 게이트 구조물의 다른 부위보다 좁은 폭을 가질 수 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 제1 영역, 제2 영역 및 상기 제1 및 제2 영역 사이의 경계 영역을 포함하는 기판이 구비된다. 상기 경계 영역의 기판 상의 소자 분리 패턴이 구비된다. 상기 제1 영역의 기판 상에 제2 방향으로 연장되고, 일 단부가 상기 제1 영역과 인접하는 경계 영역의 소자 분리 패턴 상에 배치되고, 상기 제1 게이트 구조물이 구비된다. 상기 제2 영역의 기판 상에 상기 제2 방향으로 연장되고, 일 단부가 상기 제2 영역과 인접하는 경계 영역의 소자 분리 패턴 상에 배치되는 제2 게이트 구조물이 구비된다. 각각의 제1 게이트 구조물들은 제1 폭을 가지는 제1 부분 및 상기 제1 폭보다 좁은 제2 폭을 가지는 제2 부분을 포함하고, 상기 제2 부분은 상기 소자 분리 패턴 상에 배치된다. 상기 제2 게이트 구조물은 상기 제1 폭을 가지는 제3 부분 및 상기 제2 폭을 가지는 제4 부분을 포함하고, 상기 제4 부분은 상기 소자 분리 패턴 상에 배치된다.
예시적인 실시예들에 따르면, 반도체 소자에 포함되는 전계효과 트랜지스터는 제1 및 제2 게이트 구조물은 서로 제2 방향으로 마주하는 단부에서 상대적으로 좁은 폭을 가질 수 있다. 따라서, 상기 제1 및 제2 게이트 구조물의 단부가 연결되는 브릿지 불량이 감소될 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 2는 예시적인 실시예에 따른 반도체 소자의 사시도이다.
도 3은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 4는 일부 예시적인 실시예에 따른 반도체 소자의 사시도이다.
도 5는 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 6 내지 도 16은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들 및 단면도들이다.
도 17은 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 18은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 19 내지 도 21은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 22는 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 23은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 24 내지 도 26은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 대하여 상세하게 설명한다.
도 1은 예시적인 실시예에 따른 반도체 소자의 평면도이다. 도 2는 예시적인 실시예에 따른 반도체 소자의 사시도이다. 도 3은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 2는 제1 및 제2 게이트 구조물 부위를 나타낸다. 도 3은 도 1의 II-II' 라인을 따라 절단한 단면도이다. 도 3은 상기 반도체 소자에 핀 전계효과 트랜지스터를 포함하는 경우를 나타낸다.
도 1 내지 도 3을 참조하면, 기판(100)은 제1 영역(A), 경계 영역(C) 및 제2 영역(B)을 포함할 수 있다. 상기 제1 영역(A) 및 제2 영역(B)은 각각 전계효과 트랜지스터를 형성하기 위한 영역일 수 있다. 각각의 제1 영역(A) 및 제2 영역(B)에는 NMOS FET 또는 PMOS FET이 형성될 수 있다. 일 예로, 상기 제1 영역(A)은 PMOS FET이 형성되기 위한 영역이고, 상기 제2 영역(B)은 NMOS FET이 형성되기 위한 영역일 수 있다.
각각의 제1 영역(A) 및 제2 영역(B)은 상기 기판(100) 상부면에 평행한 제1 방향으로 연장되는 형상을 가질 수 있고, 상기 제1 및 제2 영역(A, B)의 사이에 상기 경계 영역(C)이 배치될 수 있다. 상기 제1 영역(A), 경계 영역(C) 및 제2 영역(B)은 상기 기판(100) 상부면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 배치될 수 있다.
상기 제1 영역(A)에는 상기 제1 방향으로 연장되는 제1 액티브 패턴(110a)이 구비될 수 있다. 상기 제1 액티브 패턴(110a) 상부면으로부터 돌출되고 상기 제1 방향으로 연장되는 제1 액티브 핀들(114)이 구비될 수 있다. 상기 제1 액티브 핀들(114)은 상기 제2 방향으로 이격되도록 배치될 수 있다. 상기 제1 액티브 핀들(114) 사이에는 제1 트렌치들이 형성될 수 있다.
상기 제1 트렌치들 내에는 제1 소자 분리 패턴(120a)이 구비될 수 있다. 상기 제1 소자 분리 패턴(120a)은 상기 제1 액티브 핀들(114)의 측벽을 부분적으로 덮을 수 있다. 상기 제1 액티브 핀들(114)은 상기 제1 소자 분리 패턴(120a)의 상부면으로부터 돌출될 수 있다.
상기 제2 영역(B)에는 상기 제1 방향으로 연장되는 제2 액티브 패턴(110b)이 구비될 수 있다. 상기 제2 액티브 패턴(110b) 상부면으로부터 돌출되고 상기 제1 방향으로 연장되는 제2 액티브 핀들(116)이 구비될 수 있다. 상기 제2 액티브 핀들(116)은 상기 제2 방향으로 이격되도록 배치될 수 있다. 상기 제2 액티브 핀들(116) 사이에는 제2 트렌치들이 형성될 수 있다.
상기 제2 트렌치들 내에는 제2 소자 분리 패턴(120b)이 구비될 수 있다. 상기 제2 소자 분리 패턴(120b)은 상기 제2 액티브 핀들(116)의 측벽을 부분적으로 덮을 수 있다. 상기 제2 액티브 핀들(116)은 상기 제2 소자 분리 패턴(120b)의 상부면으로부터 돌출될 수 있다.
상기 경계 영역(C)은 상기 제1 및 제2 액티브 패턴(110a, 110b)의 상부면보다 더 낮은 저면을 가지는 제3 트렌치를 포함한다. 상기 제3 트렌치 내에는 제3 소자 분리 패턴(120c)이 구비될 수 있다. 상기 제1 내지 제3 소자 분리 패턴(120a, 120b, 120c)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제1 액티브 핀들(114), 제1 소자 분리 패턴(120a) 및 일부의 제3 소자 분리 패턴(120c) 상에는 상기 제1 액티브 핀들(114)을 가로지르면서 상기 제2 방향으로 연장되는 제1 게이트 구조물들(156)이 구비될 수 있다. 각각의 제1 게이트 구조물들(156)의 일 단부는 상기 제3 소자 분리 패턴(120c) 상에 위치할 수 있다.
상기 제1 게이트 구조물(156)은 제1 폭(W1)을 가지는 제1 부분(156a) 및 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가지는 제2 부분(156b)을 포함한다. 상기 제1 게이트 구조물의 제1 부분(156a)은 상기 제1 액티브 핀들(114), 제1 소자 분리 패턴(120a) 및 상기 제1 소자 분리 패턴(120a)과 인접하는 제3 소자 분리 패턴(120c) 상에 배치될 수 있다.
상기 제1 게이트 구조물의 제1 부분(156a)은 상기 제1 영역(A)의 제1 액티브 핀들(114)을 가로지르면서 상기 경계 영역(C)의 일부까지 연장될 수 있다. 상기 제1 게이트 구조물의 제2 부분(156b)은 상기 제1 부분(156a)의 일 단부와 연결되고, 상기 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 따라서, 상기 제1 게이트 구조물의 제2 부분(156b)은 실질적인 게이트로 동작되지 않으므로, 상기 제2 부분(156b)의 폭이 감소되더라도 전기적 특성이 변화하지 않을 수 있다. 상기 제1 게이트 구조물의 제1 부분(156a)과 제2 부분(156b)이 접하는 부위는 상기 제3 소자 분리 패턴(120c) 상에 위치할 수 있다. 상기 제1 게이트 구조물의 제1 부분(156a)의 일 단부는 상기 경계 영역(C) 상에 배치될 수 있다. 이와 같이, 상기 제1 게이트 구조물(156)은 위치에 따라 다른 폭을 가질 수 있다.
예시적인 실시예에서, 상기 제1 게이트 구조물의 제1 부분(156a)의 제1 방향의 양 측은 상기 제1 게이트 구조물의 제2 부분(156b)의 제1 방향의 양 측과 각각 제2 방향으로 나란하지 않을 수 있다. 즉, 상기 제1 게이트 구조물의 제2 부분(156b)은 상기 제1 게이트 구조물의 제1 부분(156a)의 양 측으로부터 각각 절곡되어 폭이 감소될 수 있다.
상기 제2 액티브 핀들(116), 제2 소자 분리 패턴(120b) 및 일부의 제3 소자 분리 패턴(120c) 상에는 상기 제2 액티브 핀들(116)을 가로지르면서 상기 제2 방향으로 연장되는 제2 게이트 구조물들(158)이 구비될 수 있다. 각각의 제2 게이트 구조물들(158)의 일 단부는 상기 제3 소자 분리 패턴(120c) 상에 위치할 수 있다.
상기 제2 게이트 구조물(158)은 상기 제1 폭을 가지는 제3 부분(158a) 및 상기 제2 폭을 가지는 제4 부분(158b)을 포함한다. 상기 제2 게이트 구조물의 제3 부분(158a)은 상기 제2 액티브 핀들(116), 제2 소자 분리 패턴(120b) 및 상기 제2 소자 분리 패턴(120b)과 인접하는 제3 소자 분리 패턴(120c) 상에 배치될 수 있다.
상기 제2 게이트 구조물의 제3 부분(158a)은 상기 제2 영역(B)의 제2 액티브 핀들(116)을 가로지르면서 상기 경계 영역(C)의 일부까지 연장될 수 있다. 상기 제2 게이트 구조물의 제4 부분(158b)은 상기 제3 부분(158a)의 일 단부와 연결되고, 상기 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 따라서, 상기 제2 게이트 구조물의 제4 부분(158b)은 실질적인 게이트로 동작되지 않으므로, 상기 제4 부분(158b)의 폭이 감소되더라도 전기적 특성이 변화하지 않을 수 있다. 상기 제2 게이트 구조물의 제3 부분(158a)과 제4 부분(158b)이 접하는 부위는 상기 제3 소자 분리 패턴(120c) 상에 위치할 수 있다. 상기 제2 게이트 구조물의 제3 부분(158a)의 일 단부는 상기 경계 영역(C) 상에 배치될 수 있다. 이와 같이, 상기 제2 게이트 구조물(158)은 위치에 따라 다른 폭을 가질 수 있다.
예시적인 실시예에서, 상기 제2 게이트 구조물의 제3 부분(158a)의 제1 방향의 양 측은 상기 제2 게이트 구조물의 제4 부분(158b)의 제1 방향의 양 측과 각각 제2 방향으로 나란하지 않을 수 있다. 즉, 상기 제2 게이트 구조물의 제4 부분(158b)은 상기 제2 게이트 구조물의 제3 부분(158a)의 양 측으로부터 각각 절곡되어 폭이 감소될 수 있다.
상기 제1 및 제2 게이트 구조물(156, 158)은 상기 제2 방향으로 연장되는 하나의 게이트 구조물이 상기 제3 소자 분리 패턴(120c) 상에서 절단되어 2개의 게이트 구조물로 분리된 것일 수 있다. 따라서, 상기 제1 및 제2 게이트 구조물(156, 158)은 상기 제2 방향에 대해 나란하게 정렬될 수 있다.
상기 제1 게이트 구조물(156) 및 제2 게이트 구조물(158)의 제2 방향의 사이 부위에는 제1 방향으로 연장되는 제1 개구부(144)가 형성될 수 있다. 상기 제1 개구부(144)의 저면은 상기 제3 소자 분리 패턴(120c)을 노출할 수 있다. 상기 제1 개구부(144)는 상기 제1 및 제2 게이트 구조물(156, 158)가 형성되기 위하여 절단된 부위일 수 있다. 상기 제1 개구부(144)는 상기 제1 방향으로 연장될 수 있다. 상기 제1 개구부(144) 내부에는 절연 패턴(146)이 구비될 수 있다. 상기 절연 패턴(146)은 상기 제1 방향으로 연장될 수 있다. 상기 절연 패턴(146)의 저면은 상기 제3 소자 분리 패턴(120c)과 접할 수 있다. 상기 제2 방향으로 마주하는 상기 제1 게이트 구조물(156)의 일 단부 및 제2 게이트 구조물(158)의 일 단부는 상기 절연 패턴(146)의 측벽과 접할 수 있다.
복수의 제1 게이트 구조물들(156)은 상기 제1 방향으로 이격되도록 배치될 수 있다. 복수의 제2 게이트 구조물들(158)은 상기 제1 방향으로 이격되도록 배치될 수 있다.
예시적인 실시예에서, 각각의 제1 및 제2 게이트 구조물들(156, 158)은 게이트 절연막(150), 게이트 패턴(152) 및 상부 캡핑 패턴(154) 포함할 수 있다. 상기 게이트 절연막(150)은 금속 산화물을 포함하는 고유전막일 수 있다. 상기 게이트 패턴(152)은 금속 물질을 포함할 수 있다. 상기 상부 캡핑 패턴(154)은 예를들어, 실리콘 질화물을 포함할 수 있다.
상기 제1 게이트 구조물(156) 양 측의 제1 액티브 핀(114) 상에는 제1 반도체 패턴이 구비될 수 있다. 상기 제1 반도체 패턴은 에피택셜 공정을 통해 형성된 것일 수 있다. 상기 제1 반도체 패턴은 FET의 불순물 영역으로 제공되고, 제1 반도체 패턴에는 불순물이 도핑될 수 있다.
예시적인 실시예에서, 상기 제1 반도체 패턴은 PMOS FET의 소스/드레인 영역으로 제공될 수 있다. 이 경우, 상기 제1 반도체 패턴에는 P형 불순물이 도핑될 수 있다. 또한, 상기 제1 반도체 패턴은 실리콘 게르마늄을 포함할 수 있다. 상기 제1 반도체 패턴은 단면에서 볼 때 측벽 중심부가 돌출되는 다각형의 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 방향으로 서로 인접하는 상기 제1 반도체 패턴들은 상기 돌출되는 중심부가 서로 접촉되어 서로 연결될 수 있다. 따라서, 상기 제1 반도체 패턴들은 하나의 제1 반도체 구조물(138a)로 제공될 수 있다. 상기 제1 반도체 구조물(138a)은 하부에 위치하는 인접하는 제1 액티브 핀들(114)을 서로 전기적으로 연결시킬 수 있다.
상기 제2 게이트 구조물(158) 양 측의 제2 액티브 핀(116) 상에는 제2 반도체 패턴이 구비될 수 있다. 상기 제2 반도체 패턴은 에피택셜 공정을 통해 형성된 것일 수 있다. 상기 제2 반도체 패턴은 FET의 불순물 영역으로 제공되고, 제2 반도체 패턴에는 불순물이 도핑될 수 있다.
예시적인 실시예에서, 상기 제2 반도체 패턴은 NMOS FET 의 소스/드레인 영역으로 제공될 수 있다. 이 경우, 상기 제2 반도체 패턴에는 N형 불순물이 도핑될 수 있다. 또한, 상기 제2 반도체 패턴은 실리콘을 포함할 수 있다. 상기 제2 반도체 패턴은 단면에서 볼 때 측벽 중심부가 돌출되는 다각형의 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 방향으로 서로 인접하는 상기 제2 반도체 패턴들은 상기 돌출되는 중심부가 서로 접촉되어 서로 연결될 수 있다. 따라서, 상기 제2 반도체 패턴들은 하나의 제2 반도체 구조물(138b)로 제공될 수 있다. 상기 제2 반도체 구조물(138b)은 하부에 위치하는 인접하는 제2 액티브 핀들(116)을 서로 전기적으로 연결시킬 수 있다.
상기 제1 반도체 구조물(138a) 및 제2 반도체 구조물(138b)을 덮는 제1 층간 절연막(148)이 구비될 수 있다. 상기 제1 층간 절연막(148) 상에는 상기 제1 및 제2 게이트 구조물(156, 158)을 덮는 제2 층간 절연막(160)이 구비될 수 있다.
상기 제1 및 제2 층간 절연막(148, 160)을 관통하여 상기 제1 반도체 구조물(138a)의 상부면과 접하는 제1 금속 패턴(164)이 구비될 수 있다. 예시적인 실시예에서, 상기 제1 금속 패턴(164)의 최상부면은 상기 제2 층간 절연막(160)의 상부면과 동일한 평면을 가질 수 있다.
상기 제1 금속 패턴(164)은 상기 제1 반도체 구조물(138a)의 적어도 일부와 접하면서 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제1 금속 패턴(164)은 상기 제1 영역(A) 내에 위치할 수 있다.
상기 제1 및 제2 층간 절연막(148, 160)을 관통하여 상기 제2 반도체 구조물(138b)의 상부면과 접하는 제2 금속 패턴(166)이 구비될 수 있다. 예시적인 실시예에서, 상기 제2 금속 패턴(166)의 최상부면은 상기 제2 층간 절연막(160)의 상부면과 동일한 평면을 가질 수 있다.
상기 제2 금속 패턴(166)은 상기 제2 반도체 구조물(138b)의 적어도 일부와 접하면서 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제2 금속 패턴(166)은 상기 제2 영역(B) 내에 위치할 수 있다.
상기 제1 및 제2 금속 패턴(164, 166)은 상기 제2 방향에 대해 나란하게 정렬될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 금속 패턴(164, 166)는 텅스텐을 포함할 수 있다. 도시하지 않았지만, 각각의 제1 및 제2 금속 패턴(164, 166)의 측벽 및 저면을 따라 베리어 금속 패턴이 더 포함될 수 있다. 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
도시하지는 않았지만, 상기 제2 층간 절연막(160), 제1 및 제2 금속 패턴(164, 166) 상에 제3 층간 절연막이 구비될 수 있다. 상기 제3 층간 절연막, 제2 층간 절연막(160) 및 상부 캡핑 패턴(154)을 관통하여 상기 제1 게이트 구조물(156)의 게이트 패턴과 접하는 제1 콘택 플러그가 구비될 수 있다. 또한, 상기 제3 층간 절연막, 제2 층간 절연막(160) 및 상부 캡핑 패턴(154)을 관통하여 상기 제2 게이트 구조물(158)의 게이트 패턴과 접하는 제2 콘택 플러그가 구비될 수 있다. 또한, 각각의 제1 및 제2 금속 패턴(164, 166)과 연결되는 상부 배선 및 각각의 제1 및 제2 콘택 플러그와 연결되는 상부 배선이 더 포함될 수 있다.
설명한 것과 같이, 상기 제1 게이트 구조물의 제2 부위(156b)의 제2 폭은 상기 제1 게이트 구조물의 제1 부위(156a)의 제1 폭보다 작다. 상기 제2 게이트 구조물의 제4 부위(158b)의 제2 폭은 상기 제2 게이트 구조물의 제3 부위(158a)의 제1 폭보다 작다. 이와 같이, 상기 제1 및 제2 게이트 구조물(156, 158)의 제2 방향의 사이에 해당되는 절단 부위의 폭이 상기 제1 영역(A) 상의 제1 게이트 구조물의 제1 폭 및 제2 영역(B) 상의 제2 게이트 구조물의 제2 폭보다 작다. 때문에, 상기 제1 및 제2 게이트 구조물의 각 단부가 절단되지 않고 서로 연결되는 불량이 감소될 수 있다.
상기 반도체 소자는 핀 전계효과 트랜지스터를 포함하는 것으로 설명하였으나, 이에 한정되지 않을 수 있다. 예를들어, 상기 반도체 소자는 멀티 브릿지 전계효과 트랜지스터일 수도 있다.
도 4는 예시적인 실시예에 따른 반도체 소자의 일부의 사시도이다.
도 4는 상기 반도체 소자에 멀티 브릿지 채널 전계효과 트랜지스터를 포함하는 경우를 나타낸다. 도 4는 제1 및 제2 게이트 구조물 부위를 나타낸다. 도 4에 도시된 반도체 소자는 채널 부위 구조가 나노 시트 구조인 것을 제외하고는 도 1 내지 3을 참조로 설명한 반도체 소자와 동일하다. 그러므로, 도 1 내지 도 3의 설명과 중복되는 설명은 생략한다.
도 4를 참조하면, 상기 제1 영역(A)에는 제1 나노 시트 구조물들이 구비되고, 상기 제2 영역(B)에는 제2 나노 시트 구조물들이 형성된다.
상기 제1 나노 시트 구조물은 상기 제1 게이트 구조물(156)과 오버랩되는 부위에서 상기 기판 표면으로부터 수직한 수직 방향으로 서로 이격되면서 적층되는 제1 나노 시트들(180, nano sheet)을 포함할 수 있다. 즉, 상기 제1 게이트 구조물(156)은 상기 제1 나노 시트들(180) 사이의 갭 내를 채우면서 상기 제1 나노 시트 구조물 상에 형성될 수 있다.
상기 제1 게이트 구조물(156)은 제1 폭(W1)을 가지는 제1 부분(156a) 및 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가지는 제2 부분(156b)을 포함한다. 상기 제1 게이트 구조물의 제1 부분(156a)은 상기 제1 나노 시트 구조물들, 제1 소자 분리 패턴(120a) 및 상기 제1 소자 분리 패턴(120a)과 인접하는 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 상기 제1 게이트 구조물의 제1 부분(156a)은 상기 제1 영역(A)의 제1 나노 시트 구조물을 덮으면서 상기 경계 영역(C)의 일부까지 연장될 수 있다. 상기 제1 게이트 구조물의 제2 부분(156b)은 상기 제1 부분(156a)의 일 단부와 연결되고, 상기 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 즉, 상기 제1 게이트 구조물의 제1 부분과 제2 부분(156a, 156b)이 접하는 부위는 상기 제3 소자 분리 패턴(120c) 상에 위치할 수 있다.
상기 제2 나노 시트 구조물에서 상기 제2 게이트 구조물(158)과 오버랩되는 부위는 상기 수직 방향으로 서로 이격되면서 적층되는 제2 나노 시트들(182)을 포함할 수 있다. 즉, 상기 제2 게이트 구조물(158)은 상기 제2 나노 시트들(182) 사이의 갭 내를 채우면서 상기 제2 나노 시트 구조물 상에 형성될 수 있다.
상기 제2 게이트 구조물(158)은 상기 제1 폭을 가지는 제3 부분(158a) 및 상기 제2 폭을 가지는 제4 부분(158b)을 포함한다. 상기 제2 게이트 구조물의 제3 부분(158a)은 상기 제2 나노 시트 구조물들, 제2 소자 분리 패턴(120b) 및 상기 제2 소자 분리 패턴(120b)과 인접하는 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 상기 제2 게이트 구조물의 제3 부분(158a)은 상기 제2 영역(B)의 제2 나노 시트 구조물을 덮으면서 상기 경계 영역(C)의 일부까지 연장될 수 있다. 상기 제2 게이트 구조물의 제4 부분(158b)은 상기 제3 부분(158a)과 연결되고, 상기 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 즉, 상기 제2 게이트 구조물의 제3 부분과 제4 부분(158a, 158b)이 접하는 부위는 상기 제3 소자 분리 패턴(120c) 상에 위치할 수 있다.
도 5는 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 5에 도시된 반도체 소자는 제1 및 제2 게이트 구조물의 형상을 제외하고는 도 1및 도 3을 참조로 설명한 반도체 소자와 동일하다. 그러므로, 도 1 내지 도 3의 설명과 중복되는 설명은 생략한다.
도 5를 참조하면, 상기 제1 게이트 구조물의 제1 부분(156a)의 제1 측은 상기 제1 게이트 구조물의 제2 부분(156b)의 제1 측과 제2 방향으로 나란하지 않을 수 있다. 상기 제1 게이트 구조물의 제1 부분(156a)의 제1 측과 마주하는 제2 측은 상기 제1 게이트 구조물의 제2 부분(156b)의 제1 측과 마주하는 제2 측과 상기 제2 방향으로 나란하게 배치될 수 있다. 즉, 상기 제1 게이트 구조물의 제2 부분(156b)의 제1 측은 상기 제1 게이트 구조물의 제1 부분(156a)의 제1 측으로부터 절곡되어 폭이 감소될 수 있다.
상기 제2 게이트 구조물의 제3 부분(158a)의 제1 측은 상기 제2 게이트 구조물의 제4 부분(158b)의 제1 측과 제2 방향으로 나란하지 않을 수 있다. 상기 제2 게이트 구조물의 제3 부분(158a)의 제1 측과 마주하는 제2 측은 상기 제2 게이트 구조물의 제4 부분(158b)의 제1 측과 마주하는 제2 측과 상기 제2 방향으로 나란하게 배치될 수 있다. 즉, 상기 제2 게이트 구조물의 제4 부분(158b)의 제1 측은 상기 제2 게이트 구조물의 제3 부분(158a)의 제1 측으로부터 절곡되어 폭이 감소될 수 있다.
도 6 내지 도 16은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들 및 단면도들이다.
도 6, 8, 11, 13 및 15는 평면도이고, 도 7, 9, 10, 12, 14 및 16은 단면도이다. 도 도 7, 9, 12 및 14는 도 1의 I-I' 라인 부위를 따라 절단한 단면도이고, 도 10 및 도 16은 도 1의 II-II' 라인 부위를 따라 절단한 단면도이다
도 6 및 도 7을 참조하면, 제1 영역(A), 경계 영역(C) 및 제2 영역(B)의 기판(100)의 일부를 식각하여 상기 제1 방향으로 연장되는 예비 액티브 핀들을 형성한다. 상기 경계 영역(C)의 예비 액티브 핀들 및 기판(100)을 식각하여 제3 소자 분리 트렌치(102)를 형성한다.
따라서, 상기 제1 영역(A)의 기판(100)에는 상기 제1 방향으로 연장되는 제1 액티브 패턴(110a)이 형성될 수 있다. 상기 제1 액티브 패턴(110a) 상에는, 상기 제1 액티브 패턴(110a)의 상부면으로부터 돌출되고 상기 제1 방향으로 연장되는 제1 액티브 핀들(114)이 형성될 수 있다. 상기 제1 액티브 핀들(114) 사이에는 제1 소자 분리 트렌치가 형성될 수 있다.
상기 제2 영역(B)의 기판(100)에는 상기 제1 방향으로 연장되는 제2 액티브 패턴(110b)이 형성될 수 있다. 상기 제2 액티브 패턴(110b) 상에는, 상기 제2 액티브 패턴(110b)의 상부면으로부터 돌출되고 상기 제1 방향으로 연장되는 제2 액티브 핀들(116)이 형성될 수 있다. 상기 제2 액티브 핀들(116) 사이에는 제2 소자 분리 트렌치가 형성될 수 있다.
상기 제1 내지 제3 소자 분리 트렌치 내에 각각 제1 내지 제3 소자 분리 패턴(120a, 120b, 120c)을 형성한다. 상기 제1 소자 분리 패턴(120a)은 상기 제1 액티브 핀들(114)의 측벽을 부분적으로 덮을 수 있다. 상기 제2 소자 분리 패턴(120b)은 상기 제2 액티브 핀들(116)의 측벽을 부분적으로 덮을 수 있다. 상기 제3 소자 분리 패턴(120c)은 상기 제3 소자 분리 트렌치(102)를 채울 수 있다.
상기 제1 및 제2 액티브 핀들(114, 116)은 상기 제1 및 제2 소자 분리 패턴(120a, 120b)의 상부면으로부터 각각 돌출될 수 있다. 상기 제1 내지 제3 소자 분리 패턴(120a, 120b, 120c)은 예를들어, 실리콘 산화물을 포함할 수 있다.
도 8 및 도 9를 참조하면, 상기 제1 및 제2 액티브 핀들(114, 116)과 제1 내지 제3 소자 분리 패턴(120a, 120b, 120c) 상에 예비 더미 게이트 구조물들(136)을 형성한다. 상기 예비 더미 게이트 구조물(136)은 상기 제1 및 제2 액티브 핀들(114, 116)을 가로지르면서 제2 방향으로 연장될 수 있다. 상기 예비 더미 게이트 구조물들(136)은 상기 제1 방향으로 동일한 간격으로 이격되면서 배치될 수 있다. 상기 예비 더미 게이트 구조물들(136)의 측벽 상에 스페이서(도시안됨)를 형성할 수 있다.
예시적인 실시예에서, 상기 예비 더미 게이트 구조물(136)은 제1 폭(W1)을 가지는 제1 부분(136a), 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가지는 제2 부분(136b) 및 제1 폭(W1)을 가지는 제3 부분(136c)을 포함한다. 상기 예비 더미 게이트 구조물의 제1 부분(136a)은 상기 제1 액티브 핀들(114), 제1 소자 분리 패턴(120a) 및 상기 제1 소자 분리 패턴(120a)과 인접하는 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 상기 예비 더미 게이트 구조물의 제3 부분(136c)은 상기 제2 액티브 핀들(116), 제2 소자 분리 패턴(120b) 및 상기 제2 소자 분리 패턴(120b)과 인접하는 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 상기 예비 더미 게이트 구조물의 제2 부분(136b)은 상기 제1 부분(136a) 및 제3 부분(136c)과 연결되고, 상기 제3 소자 분리 패턴(120c) 상에 배치될 수 있다.
즉, 상기 예비 더미 게이트 구조물의 제1 부분(136a)과 제2 부분(136b)이 접하는 부위 및 상기 제2 부분(136b)과 제3 부분(136c)이 접하는 부위는 상기 제3 소자 분리 패턴(120c) 상에 위치할 수 있다. 상기 예비 더미 게이트 구조물의 제1 부분(136a)의 일 단부 및 상기 예비 더미 게이트 구조물의 제3 부분(136c)의 일 단부는 각각 상기 제3 소자 분리 패턴(120c) 상에 위치할 수 있다. 이와 같이, 상기 예비 더미 게이트 구조물(136)은 위치에 따라 다른 폭을 가질 수 있다.
예시적인 실시예에서, 상기 예비 더미 게이트 구조물(136)은 더미 게이트 절연막(130), 더미 게이트 패턴(132) 및 더미 캡핑 패턴(134)을 포함할 수 있다. 상기 더미 게이트 절연막(130)은 예를들어, 실리콘 산화물을 포함할 수 있고, 상기 더미 게이트 패턴(132)은 예를들어, 폴리실리콘을 포함할 수 있고, 상기 더미 캡핑 패턴(134)은 예를들어, 실리콘 질화물을 포함할 수 있다.
도 10을 참조하면, 상기 예비 더미 게이트 구조물(136)의 양 측의 제1 액티브 핀들(114)을 일부 제거하여 제1 리세스(도시안됨)를 형성한다. 상기 제1 리세스 내부에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 제1 반도체 패턴들을 형성한다. 예시적인 실시예에서, 상기 제1 반도체 패턴은 실리콘 게르마늄을 포함할 수 있다. 상기 제1 반도체 패턴 내에는 P형 불순물이 도핑될 수 있다.
상기 제1 반도체 패턴은 단면에서 볼 때 측벽 중심부가 돌출되는 다각형의 형상을 가질 수 있다. 상기 제2 방향으로 서로 인접하는 상기 제1 반도체 패턴들은 상기 돌출되는 중심부가 서로 접촉할 수 있다. 따라서, 상기 제1 반도체 패턴들은 하나의 제1 반도체 구조물(138a)로 제공될 수 있다.
또한, 상기 예비 더미 게이트 구조물(136)의 양 측의 제2 액티브 핀들(116)을 일부 제거하여 제2 리세스(도시안됨)를 형성한다. 상기 제2 리세스 내부에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 제2 반도체 패턴들을 형성한다. 예시적인 실시예에서, 상기 제2 반도체 패턴은 실리콘을 포함할 수 있다. 상기 제2 반도체 패턴 내에는 N형 불순물이 도핑될 수 있다.
상기 제2 반도체 패턴은 단면에서 볼 때 측벽 중심부가 돌출되는 다각형의 형상을 가질 수 있다. 상기 제2 방향으로 서로 인접하는 상기 제2 반도체 패턴들은 상기 돌출되는 중심부가 서로 접촉할 수 있다. 따라서, 상기 제2 반도체 패턴들은 하나의 제2 반도체 구조물(138b)로 제공될 수 있다.
도 11 및 도 12를 참조하면, 상기 예비 더미 게이트 구조물(136), 제1 및 제2 반도체 구조물(138a, 138b)을 덮는 제1 층간 절연막(도시안됨)을 형성한다. 이 후, 상기 예비 더미 게이트 구조물(136)의 상부면이 노출되도록 상기 제1 층간 절연막을 평탄화한다.
상기 경계 영역(C) 상에 위치하는 예비 더미 게이트 구조물(136)을 절단함으로써 제1 더미 게이트 구조물(140) 및 제2 더미 게이트 구조물(142)을 각각 형성할 수 있다. 상기 예비 더미 게이트 구조물(136)이 절단된 부위에는 제1 개구부(144)가 형성되며, 상기 제1 개구부(144)는 상기 제1 방향으로 연장될 수 있다.
상기 제1 더미 게이트 구조물(140)은 상기 제1 폭(W1)을 가지는 제1 부분(140a) 및 상기 제2 폭(W2)을 가지는 제2 부분(140b)을 포함한다. 상기 제1 더미 게이트 구조물의 제1 부분(140a)은 상기 제1 액티브 핀들(114), 제1 소자 분리 패턴(120a) 및 상기 제1 소자 분리 패턴(120a)과 인접하는 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 상기 제1 더미 게이트 구조물의 제2 부분(140b)은 상기 제1 부분(140a)과 연결되고, 상기 제3 소자 분리 패턴(120c) 상에 배치될 수 있다.
상기 제2 더미 게이트 구조물(142)은 상기 제1 폭(W1)을 가지는 제3 부분(142a) 및 상기 제2 폭(W2)을 가지는 제4 부분(142b)을 포함한다. 상기 제2 더미 게이트 구조물의 제3 부분(142a)은 상기 제2 액티브 핀들(116), 제2 소자 분리 패턴(120b) 및 상기 제2 소자 분리 패턴(120b)과 인접하는 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 상기 제2 더미 게이트 구조물의 제4 부분(142b)은 상기 제3 부분(142a)과 연결되고, 상기 제3 소자 분리 패턴(120c) 상에 배치될 수 있다.
상기 제1 개구부(144)를 형성하기 위한 식각 공정에서, 상기 예비 더미 게이트 구조물(136)이 완전하게 절단되어야 한다. 그런데, 상기 예비 더미 게이트 구조물(136)의 제1 방향의 폭이 넓은 경우, 상기 예비 더미 게이트 구조물(136)이 완전하게 식각되기 어려울 수 있다. 상기 예비 더미 게이트 구조물(136)이 완전하게 식각되지 않는 경우, 후속 공정에서 형성되는 제1 및 제2 게이트 구조물이 서로 전기적으로 연결되는 브릿지 불량이 발생될 수 있다.
본 실시예의 경우, 상기 제1 및 제2 영역(A, B)과 각각 이격되는 상기 경계 영역(C) 상의 상기 예비 더미 게이트 구조물(136)의 폭은 상기 제1 및 제2 영역(A, B) 상의 예비 더미 게이트 구조물(136)의 폭보다 더 작을 수 있다. 이와 같이, 상기 예비 더미 게이트 구조물(136)에서 절단되어야 할 위치의 폭이 상대적으로 더 작게 형성함으로써, 상기 예비 더미 게이트 구조물(136)이 절단되지 않는 불량을 감소시킬 수 있다.
도 13 및 도 14를 참조하면, 상기 제1 개구부(144) 내부를 채우도록 절연막을 형성하고, 상기 제1 및 제2 더미 게이트 구조물(140, 142)이 노출되도록 절연막을 평탄화하여 상기 제1 개구부(144) 내부에 절연 패턴(146)을 형성한다.
상기 제1 및 제2 더미 게이트 구조물(140, 142)을 제거하여 제1 및 제2 트렌치를 형성하고, 상기 제1 및 제2 트렌치 내에 각각 제1 및 제2 게이트 구조물(156, 158)을 형성한다.
상기 제1 및 제2 게이트 구조물(156, 158)은 각각 제1 및 제2 더미 게이트 구조물(140, 158)과 동일한 형상을 가질 수 있다.
상기 제1 게이트 구조물(156)은 상기 제1 폭(W1)을 가지는 제1 부분(156a) 및 상기 제2 폭(W2)을 가지는 제2 부분(156b)을 포함한다. 상기 제1 게이트 구조물의 제1 부분(156a)은 상기 제1 액티브 핀들(114), 제1 소자 분리 패턴(120a) 및 상기 제1 소자 분리 패턴(120a)과 인접하는 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 상기 제1 게이트 구조물의 제2 부분(156b)은 상기 제1 부분(156a)과 연결되고, 상기 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 즉, 상기 제1 게이트 구조물의 제1 부분(156a)과 제2 부분(156b)이 접하는 부위는 상기 제3 소자 분리 패턴(120c) 상에 위치할 수 있다. 이와 같이, 상기 제1 게이트 구조물(156)은 위치에 따라 다른 폭을 가질 수 있다.
상기 제2 게이트 구조물(158)은 상기 제1 폭(W1)을 가지는 제3 부분(158a) 및 상기 제2 폭(W2)을 가지는 제4 부분(158b)을 포함한다. 상기 제2 게이트 구조물의 제3 부분(158a)은 상기 제2 액티브 핀들(116), 제2 소자 분리 패턴(120b) 및 상기 제2 소자 분리 패턴(120b)과 인접하는 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 상기 제2 게이트 구조물의 제4 부분(158b)은 상기 제3 부분(158a)과 연결되고, 상기 제3 소자 분리 패턴(120c) 상에 배치될 수 있다. 즉, 상기 제2 게이트 구조물의 제3 부분(158a)과 제4 부분(158b)이 접하는 부위는 상기 제3 소자 분리 패턴(120c) 상에 위치할 수 있다. 이와 같이, 상기 제2 게이트 구조물(158)은 위치에 따라 다른 폭을 가질 수 있다.
도 15 및 도 16을 참조하면, 상기 제1 게이트 구조물(156), 제2 게이트 구조물(158) 및 제1 층간 절연막(148) 상에 제2 층간 절연막(160)을 형성한다.
상기 제2 층간 절연막(160) 및 제1 층간 절연막(148)을 식각하여, 제2 개구부(162a) 및 제3 개구부(162b)를 각각 형성한다.
상기 제2 개구부(162a)는 상기 제1 영역(A) 상의 제1 반도체 구조물(138a)을 노출할 수 있다. 상기 제2 개구부(162a)는 상기 제2 방향이 길이 방향이 되도록 배치될 수 있다. 예시적인 실시예에서, 상기 제2 개구부(162a)는 상기 제1 영역(A) 상에 위치할 수 있다.
상기 제3 개구부(162b)는 상기 제2 영역(B) 상의 제2 반도체 구조물(138b)을 노출할 수 있다. 상기 제3 개구부(162b)는 상기 제2 개구부(162a)와 상기 제2 방향으로 서로 나란하게 배치될 수 있다. 상기 제3 개구부(162b)는 상기 제2 방향이 길이 방향이 되도록 배치될 수 있다. 예시적인 실시예에서, 상기 제3 개구부(162b)는 상기 제2 영역(B) 상에 위치할 수 있다.
상기 제2 및 제3 개구부(162a, 162b) 내부를 채우면서 상기 제2 층간 절연막(160) 상에 제1 금속막을 형성한다. 상기 제1 금속막은 예를들어, 텅스텐을 포함할 수 있다. 이 후, 상기 제2 층간 절연막(160)의 상부면이 노출되도록 제1 금속막을 평탄화함으로써, 상기 제2 개구부(162a) 내부에 제1 금속 패턴(164), 상기 제3 개구부(162b) 내부에 제2 금속 패턴(166)을 각각 형성한다. 제1 및 제2 금속 패턴(164, 166)은 동일한 상부면 높이를 가질 수 있다.
이 후, 도시하지는 않았지만, 상기 제2 층간 절연막, 제1 및 제2 금속 패턴을 덮는 제3 층간 절연막이 구비될 수 있다. 또한, 상기 제1 게이트 구조물의 게이트 패턴과 전기적으로 연결되는 제1 콘택 플러그 및 상기 제2 게이트 구조물의 게이트 패턴과 전기적으로 연결되는 제2 콘택 플러그가 구비될 수 있다. 또한, 상기 제1 및 제2 금속 패턴 및 상기 제1 및 제2 콘택 플러그와 각각 연결되는 상부 배선을 더 형성할 수 있다.
상기 공정을 수행하면, 도 1 내지 도 3에 도시된 반도체 소자가 제조될 수 있다.
도 17은 예시적인 실시예에 따른 반도체 소자의 평면도이다. 도 18은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 18은 도 17의 III-III' 라인을 따라 절단한 단면도이다.
도 17 및 도 18을 참조하면, 기판(100)은 제1 영역(A), 경계 영역(C) 및 제2 영역(B)을 포함할 수 있다.
상기 제1 영역(A)에는 제1 액티브 패턴(110a)이 구비되고, 상기 제1 액티브 패턴(110a) 상에 제1 액티브 핀들(114) 및 제1 소자 분리 패턴(120a)이 구비될 수 있다.
상기 제2 영역(B)에는 제2 액티브 패턴(110b)이 구비되고, 상기 제2 액티브 패턴(110b) 상에 제2 액티브 핀들(116) 및 제2 소자 분리 패턴(120b)이 구비될 수 있다.
상기 제3 영역(C)은 상기 제1 및 제2 액티브 패턴(110a, 110b)의 상부면보다 더 낮은 저면을 가지는 제3 트렌치를 포함한다. 상기 제3 트렌치 내에는 제3 소자 분리 패턴(120c)이 구비될 수 있다.
상기 제1 액티브 핀들(114), 제1 소자 분리 패턴(120a), 제3 소자 분리 패턴(120c), 제2 액티브 핀들(116) 및 제2 소자 분리 패턴(120b) 상에 게이트 구조물들(200)이 구비될 수 있다. 상기 게이트 구조물들(200)은 상기 제1 액티브 핀들(114), 제1 소자 분리 패턴(120a), 제3 소자 분리 패턴(120c), 제2 액티브 핀들(116) 및 제2 소자 분리 패턴(120b)을 가로지르면서 상기 제2 방향으로 연장될 수 있다. 상기 게이트 구조물들(200)은 게이트 절연막(190), 게이트 패턴(192) 및 상부 캡핑 패턴(194)을 포함할 수 있다.
상기 게이트 구조물(200)은 제1 폭(W1)을 가질 수 있다. 상기 게이트 구조물(200)은 위치에 따라 동일한 폭을 가질 수 있다.
일부 이웃하는 게이트 구조물들(200)의 제1 방향의 사이에 디퓨전 브레이크 패턴(210)이 배치될 수 있다. 상기 디퓨전 브레이크 패턴(210)은 상기 제1 액티브 핀들(114) 및 제2 액티브 핀들(116)을 절단하면서 제2 방향으로 연장되는 트렌치 내부에 형성되며, 절연 패턴을 포함할 수 있다. 상기 절연 패턴은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 디퓨전 브레이크 패턴(210)은 최초 예비 게이트 구조물들이 형성된 부위 중 하나가 절연 패턴으로 대체됨으로써 형성될 수 있다. 따라서, 상기 디퓨전 브레이크 패턴(210)은 일부의 이웃하는 게이트 구조물들(200) 사이에 배치될 수 있다.
상기 디퓨전 브레이크 패턴(210)은 상기 제1 폭(W1)보다 작은 제2 폭을 가질 수 있다. 상기 디퓨전 브레이크 패턴(210)은 위치에 따라 동일한 폭을 가질 수 있다.
상기 제1 영역(A)의 상기 게이트 구조물(200) 양 측에는 제1 반도체 구조물(138a)이 구비될 수 있다. 상기 제2 영역(B)의 상기 게이트 구조물(200) 양 측에는 제2 반도체 구조물(138b)이 구비될 수 있다.
상기 제1 및 제2 반도체 구조물(138a, 138b)을 덮는 제1 층간 절연막(148)이 구비될 수 있다. 상기 제1 층간 절연막(148) 상에는 상기 게이트 구조물(200)을 덮는 제2 층간 절연막(160)이 구비될 수 있다.
상기 제1 및 제2 층간 절연막(148, 160)을 관통하여 상기 제1 반도체 구조물(138a) 및 제2 반도체 구조물(138b)의 상부면과 접하는 제3 금속 패턴(224)이 구비될 수 있다. 상기 제3 금속 패턴(224)은 상기 제1 영역(A), 제2 영역(B) 및 경계 영역(C) 상에서 상기 제2 방향으로 연장될 수 있다.
상기 제1 및 제2 층간 절연막(148, 160)을 관통하여 상기 제1 반도체 구조물(138a)과 접하는 제1 금속 패턴(220)이 구비될 수 있다. 상기 제1 금속 패턴(220)은 상기 제1 영역(A) 내에서 상기 제2 방향으로 연장될 수 있다.
상기 제1 및 제2 층간 절연막(148, 160)을 관통하여 상기 제2 반도체 구조물(138b)과 접하는 제2 금속 패턴(222)이 구비될 수 있다. 상기 제2 금속 패턴(222)은 상기 제2 영역(B) 내에서 상기 제2 방향으로 연장될 수 있다. 상기 제1 및 제2 금속 패턴(220, 222)은 상기 제2 방향에 대해 나란하게 정렬될 수 있다.
도시하지는 않았지만, 상기 제2 층간 절연막(160), 제1 내지 제3 금속 패턴(220, 222, 224) 상에 제3 층간 절연막이 구비될 수 있다. 상기 제3 층간 절연막, 제2 층간 절연막(160) 및 제1 층간 절연막(148) 및 상부 캡핑 패턴(194)을 관통하여 상기 게이트 패턴(152)과 접하는 콘택 플러그가 구비될 수 있다.
상기 반도체 소자는 핀 전계효과 트랜지스터를 포함하는 것으로 설명하였으나, 이에 한정되지 않을 수 있다. 예를들어, 상기 반도체 소자는 멀티 브릿지 전계효과 트랜지스터를 포함할 수도 있다.
도 19 내지 도 21은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
먼저, 도 6 및 도 7을 참조로 설명한 공정을 동일하게 수행한다.
도 19를 참조하면, 상기 제1 및 제2 액티브 핀들(114, 116)과 제1 내지 제3 소자 분리 패턴(120a, 120b, 120c) 상에 제1 예비 더미 게이트 구조물(196a) 및 제2 예비 더미 게이트 구조물(196b)을 형성한다.
상기 제1 예비 더미 게이트 구조물(196a)은 후속 공정을 통해 게이트 구조물로 제공될 수 있다. 상기 제2 예비 더미 게이트 구조물(196b)은 후속 공정을 통해 디퓨전 브레이크 패턴으로 제공될 수 있다. 상기 제1 예비 더미 게이트 구조물들(196a) 사이에 상기 제2 예비 더미 게이트 구조물(196b)이 배치될 수 있다.
상기 제1 예비 더미 게이트 구조물(196a)은 제1 폭(W1)을 가질 수 있다. 상기 제2 예비 더미 게이트 구조물(196b)은 상기 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다. 상기 제1 예비 더미 게이트 구조물((196a)은 위치에 따라 동일한 폭을 가질 수 있다. 상기 제2 예비 더미 게이트 구조물(196b)은 위치에 따라 동일한 폭을 가질 수 있다.
이 후, 도 10을 참조로 설명한 공정을 수행하여, 제1 영역의 상기 제1 및 제2 예비 더미 게이트 구조물(196a, 196b)의 양 측에 제1 반도체 구조물을 형성하고, 상기 제2 영역의 제1 및 제2 예비 더미 게이트 구조물(196a, 196b)의 양 측에 제2 반도체 구조물을 형성한다.
도 20을 참조하면, 상기 제1 예비 더미 게이트 구조물(196a)을 제거하여 제1 트렌치를 형성하고, 상기 제1 트렌치 내에 게이트 구조물(200)을 형성한다. 상기 게이트 구조물(200)은 상기 제1 폭을 가질 수 있다.
도 21을 참조하면, 상기 제2 예비 더미 게이트 구조물(196b)을 제거하여 제2 트렌치를 형성한다. 상기 제거 공정을 수행할 때, 상기 제2 트렌치 내의 제1 및 제2 액티브 핀(114, 116)도 함께 제거할 수 있다. 이 후, 상기 제2 트렌치 내에 절연 물질을 형성함으로써 디퓨전 브레이크 패턴(210)을 형성한다. 상기 디퓨전 브레이크 패턴(210)은 상기 제2 폭(W2)을 가질 수 있다. 예시적인 실시예에서, 상기 디퓨전 브레이크 패턴(210)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
이와 같이, 일부 이웃하는 게이트 구조물들(200) 사이에는 상기 디퓨전 브레이크 패턴(210)이 형성될 수 있다. 상기 디퓨전 브레이크 패턴(210)의 양 측의 전계효과 트랜지스터는 전기적으로 분리될 수 있다.
다시, 도 17 및 도 18을 참조하면, 상기 게이트 구조물(200), 디퓨전 브레이크 패턴(210) 및 제1 층간 절연막(148) 상에 제2 층간 절연막(160)을 형성한다.
상기 제2 층간 절연막(160) 및 제1 층간 절연막(148)을 식각하여, 제2 개구부(162a), 제3 개구부(162b) 및 제4 개구부(162c)를 각각 형성한다.
상기 제2 개구부(162a)는 상기 제1 영역(A) 상의 제1 반도체 구조물을 노출할 수 있다. 상기 제2 개구부(162a)는 상기 제2 방향이 길이 방향이 되도록 배치될 수 있다.
상기 제3 개구부(162b)는 상기 제2 영역(B) 상의 제2 반도체 구조물을 노출할 수 있다. 상기 제3 개구부(162b)는 상기 제2 개구부(162a)와 상기 제2 방향으로 서로 나란하게 배치될 수 있다.
상기 제4 개구부(162c)는 상기 제1 및 제2 영역(B) 상의 제1 및 제2 반도체 구조물을 함께 노출할 수 있다. 상기 제4 개구부(162c)는 제2 방향으로 연장될 수 있다.
상기 제2 내지 제4 개구부(162a, 162b, 162c) 내부를 채우면서 상기 제2 층간 절연막(160) 상에 제1 금속막을 형성한다. 상기 제1 금속막은 예를들어, 텅스텐을 포함할 수 있다. 이 후, 상기 제2 층간 절연막(160)의 상부면이 노출되도록 제1 금속막을 평탄화함으로써, 상기 제2 개구부(162a) 내부에 제1 금속 패턴(220), 상기 제3 개구부(162b) 내부에 제2 금속 패턴(222), 상기 제4 개구부(162c) 내부에 제3 금속 패턴(224)을 각각 형성한다.
상기 제3 금속 패턴(224)은 상기 게이트 구조물(200) 및 디퓨전 브레이크 패턴(210) 사이에 배치될 수 있다.
상기 게이트 구조물(200)은 금속 물질을 포함하고, 상기 디퓨전 브레이크 패턴(210)은 절연 물질을 포함한다. 이와 같이, 상기 게이트 구조물(200) 및 디퓨전 브레이크 패턴(210)이 서로 다른 물질을 포함하고 있으므로, 그 사이 영역에는 스트레스가 크게 발생될 수 있다. 따라서, 상기 게이트 구조물(200) 및 디퓨전 브레이크 패턴(210) 사이에 형성되는 제3 금속 패턴(224)에는 금속 물질이 끊기거나 금속 물질이 상기 개구부 내부에 완전히 채워지지 않는 불량이 발생될 수 있다.
그러나, 설명한 것과 같이, 상기 디퓨전 브레이크 패턴(210)의 폭이 감소됨에 따라, 상기 게이트 구조물(200) 및 디퓨전 브레이크 패턴(210) 사이에 발생하는 스트레스가 감소될 수 있다. 그러므로, 상기 게이트 구조물(200) 및 디퓨전 브레이크 패턴(210) 사이에 형성되는 제3 금속 패턴(224)의 불량이 감소될 수 있다. 상기 디퓨전 브레이크 패턴(210)은 전계효과 트랜지스터로 제공되지 않으므로, 회로 동작 특성에 영향을 미치지 않을 수 있다.
도 22는 예시적인 실시예에 따른 반도체 소자의 평면도이다. 도 23은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 23은 도 22의 VI-VI' 라인을 따라 절단한 단면도이다.
도 22 및 도 23을 참조하면, 기판(100)은 제1 영역(A), 경계 영역(C) 및 제2 영역(B)을 포함할 수 있다.
상기 제1 영역(A)에는 제1 액티브 패턴(110a)이 구비되고, 상기 제1 액티브 패턴(110a) 상에 제1 액티브 핀들(114) 및 제1 소자 분리 패턴(120a)이 구비될 수 있다.
상기 제2 영역(B)에는 제2 액티브 패턴(110b)이 구비되고, 상기 제2 액티브 패턴(110b) 상에 제2 액티브 핀들(116) 및 제2 소자 분리 패턴(120b)이 구비될 수 있다.
상기 제3 영역(C)은 상기 제1 및 제2 액티브 패턴(110a, 110b)의 상부면보다 더 낮은 저면을 가지는 제3 트렌치를 포함한다. 상기 제3 트렌치 내에는 제3 소자 분리 패턴(120c)이 구비될 수 있다.
상기 제1 액티브 핀들(114), 제1 소자 분리 패턴(120a), 제3 소자 분리 패턴(120c), 제2 액티브 핀들(116) 및 제2 소자 분리 패턴(120b) 상에 게이트 구조물들(200)이 구비될 수 있다. 상기 게이트 구조물들(200)은 상기 제1 액티브 핀들(114), 제1 소자 분리 패턴(120a), 제3 소자 분리 패턴(120c), 제2 액티브 핀들(116) 및 제2 소자 분리 패턴(120b)을 가로지르면서 상기 제2 방향으로 연장될 수 있다. 상기 게이트 구조물들(200)은 게이트 절연막(190), 게이트 패턴(192) 및 상부 캡핑 패턴(194)을 포함할 수 있다.
상기 게이트 구조물(200)은 제1 폭(W1)을 가질 수 있다. 상기 게이트 구조물(200)은 위치에 따라 동일한 폭을 가질 수 있다.
일부의 이웃하는 게이트 구조물들(200)의 제1 방향의 사이에 더미 게이트 구조물(202)이 배치될 수 있다. 예시적인 실시예에서, 상기 더미 게이트 구조물(202)은 상기 게이트 구조물(200)과 동일한 적층 구조를 가질 수 있다. 일부 예시적인 실시예에서, 상기 더미 게이트 구조물(202)은 상기 게이트 구조물과 다른 적층 구조를 가질 수 있다.
상기 더미 게이트 구조물(202)은 상기 제1 액티브 핀들(114), 제1 소자 분리 패턴(120a), 제3 소자 분리 패턴(120c), 제2 액티브 핀들(116) 및 제2 소자 분리 패턴(120b) 상에 형성될 수 있다. 상기 더미 게이트 구조물들(202)은 상기 제1 액티브 핀들(114), 제1 소자 분리 패턴(120a), 제3 소자 분리 패턴(120c), 제2 액티브 핀들(116) 및 제2 소자 분리 패턴(120b)을 가로지르면서 상기 제2 방향으로 연장될 수 있다.
상기 더미 게이트 구조물(202)은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 상기 더미 게이트 구조물(202)은 위치에 따라 동일한 폭을 가질 수 있다.
상기 제1 영역(A)의 상기 게이트 구조물(200) 양 측에는 제1 반도체 구조물(138a)이 구비될 수 있다. 상기 제2 영역(B)의 상기 게이트 구조물(200) 양 측에는 제2 반도체 구조물(138b)이 구비될 수 있다.
상기 제1 반도체 구조물(138a) 및 제2 반도체 구조물(138b) 을 덮는 제1 층간 절연막(148)이 구비될 수 있다. 상기 제1 층간 절연막(148) 상에는 상기 게이트 구조물(200) 및 더미 게이트 구조물(202)을 덮는 제2 층간 절연막(160)이 구비될 수 있다.
상기 제1 및 제2 층간 절연막(148, 160)을 관통하여 상기 제1 반도체 구조물(138a) 및 제2 반도체 구조물의 상부면과 접하는 제3 금속 패턴(224)이 구비될 수 있다. 상기 제3 금속 패턴(224)은 상기 제1 영역(A), 제2 영역(B) 및 경계 영역(C) 상에서 상기 제2 방향으로 연장될 수 있다.
상기 제1 및 제2 층간 절연막(148, 160)을 관통하여 상기 제1 반도체 구조물(138a)과 접하는 제1 금속 패턴(220)이 구비될 수 있다. 상기 제1 및 제2 층간 절연막(148, 160)을 관통하여 상기 제2 반도체 구조물과 접하는 제2 금속 패턴(222)이 구비될 수 있다. 상기 제1 및 제2 금속 패턴(220, 222)은 상기 제2 방향에 대해 나란하게 정렬될 수 있다.
상기 제2 층간 절연막(160), 제1 내지 제3 금속 패턴(220, 222, 224) 상에 제3 층간 절연막(228)이 구비된다. 상기 제3 층간 절연막(228), 제2 층간 절연막(160) 및 제1 층간 절연막(148) 및 상부 캡핑 패턴을 관통하여 상기 게이트 패턴(192)과 접하는 콘택 플러그(230)가 구비될 수 있다. 각각의 게이트 구조물(200) 상에는 적어도 하나의 콘택 플러그(230)가 구비될 수 있다. 그러나, 상기 더미 게이트 구조물(202) 상에는 콘택 플러그(230)가 구비되지 않을 수 있다.
하나의 반도체 소자에는, 도 1, 도 17 및 도 22에 도시된 레이아웃을 가지는 전계효과 트랜지스터들 중 적어도 하나를 포함할 수 있다.
도 24 내지 도 26은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도이다.
먼저, 도 6 및 도 7을 참조로 설명한 공정을 동일하게 수행한다.
도 24를 참조하면, 상기 제1 및 제2 액티브 핀들(114, 116)과 제1 내지 제3 소자 분리 패턴(120a, 120b, 120c) 상에 제1 예비 더미 게이트 구조물(198a) 및 제2 예비 더미 게이트 구조물(198b)을 형성한다.
상기 제1 예비 더미 게이트 구조물(198a)은 후속 공정을 통해 게이트 구조물로 제공될 수 있다. 상기 제2 예비 더미 게이트 구조물(198b)은 후속 공정을 통해 더미 게이트 구조물로 제공될 수 있다. 상기 제1 예비 더미 게이트 구조물들(198a) 사이에 상기 제2 예비 더미 게이트 구조물(198b)이 배치될 수 있다.
상기 제1 예비 게이트 구조물(198a)은 제1 폭(W1)을 가질 수 있다. 상기 제2 예비 게이트 구조물(198b)은 상기 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다. 상기 제1 예비 게이트 구조물(198a)은 위치에 따라 동일한 폭을 가질 수 있다. 상기 제2 예비 게이트 구조물(198b)은 위치에 따라 동일한 폭을 가질 수 있다.
이 후, 도 10을 참조로 설명한 공정을 수행하여, 제1 영역(A)의 상기 제1 및 제2 예비 더미 게이트 구조물(198a, 198b)의 양 측에 제1 반도체 구조물을 형성하고, 상기 제2 영역(B)의 제1 및 제2 예비 더미 게이트 구조물(198a, 198b)의 양 측에 제2 반도체 구조물을 형성한다.
도 25를 참조하면, 상기 제1 및 제2 예비 더미 게이트 구조물(198a, 198b)을 제거하여 제1 트렌치 및 제2 트렌치를 각각 형성한다. 상기 제1 트렌치 내에 게이트 구조물(200)을 형성하고, 상기 제2 트렌치 내에 더미 게이트 구조물(202)을 형성한다. 상기 게이트 구조물(200)은 상기 제1 폭(W1)을 가질 수 있다. 상기 더미 게이트 구조물(202)은 상기 제2 폭(W2)을 가질 수 있다.
상기 게이트 구조물(200) 및 더미 게이트 구조물(202)은 동일한 적층 구조를 가질 수 있다. 각각의 게이트 구조물(200) 및 더미 게이트 구조물(202)은 게이트 절연막(190), 게이트 패턴(192) 및 상부 캡핑 패턴(194)을 포함할 수 있다.
이와 같이, 일부 이웃하는 게이트 구조물들(200) 사이에는 상기 더미 게이트 구조물(202)이 형성될 수 있다. 상기 더미 게이트 구조물(202)은 실재 전계효과 트랜지스터로 동작하지 않을 수 있다.
도 26을 참조하면, 상기 게이트 구조물(200), 더미 게이트 구조물(202) 및 제1 층간 절연막(148) 상에 제2 층간 절연막(160)을 형성한다.
상기 제2 층간 절연막(160) 및 제1 층간 절연막(148)을 식각하여, 제2 개구부(162a), 제3 개구부(162b) 및 제4 개구부(162c)를 각각 형성한다.
상기 제2 개구부(162a)는 상기 제1 영역(A) 상의 제1 반도체 구조물(138a)을 노출할 수 있다. 상기 제2 개구부(162a)는 상기 제2 방향이 길이 방향이 되도록 배치될 수 있다.
상기 제3 개구부(162b)는 상기 제2 영역(B) 상의 제2 반도체 구조물(138b)을 노출할 수 있다. 상기 제3 개구부(162b)는 상기 제2 개구부(162a)와 상기 제2 방향으로 서로 나란하게 배치될 수 있다.
상기 제4 개구부(162c)는 상기 제1 및 제2 영역(B) 상의 제1 및 제2 반도체 구조물(138b)을 함께 노출할 수 있다. 상기 제4 개구부는 제2 방향으로 연장될 수 있다.
상기 제2 내지 제4 개구부(162a, 162b, 162c) 내부를 채우면서 상기 제2 층간 절연막(160) 상에 제1 금속막을 형성한다. 상기 제1 금속막은 예를들어, 텅스텐을 포함할 수 있다. 이 후, 상기 제2 층간 절연막(160)의 상부면이 노출되도록 제1 금속막을 평탄화함으로써, 상기 제2 개구부(162a) 내부에 제1 금속 패턴(220), 상기 제3 개구부(162b) 내부에 제2 금속 패턴(222), 상기 제4 개구부(162c) 내부에 제3 금속 패턴(224)을 각각 형성한다.
상기 제3 금속 패턴(224)은 상기 게이트 구조물(200) 및 더미 게이트 구조물(202) 사이에 배치될 수 있다.
상기 게이트 구조물(200) 및 더미 게이트 구조물(202)이 상대적으로 넓은 제1 폭(W1)을 가지는 경우, 그 사이의 이격되는 영역의 폭이 감소될 수 있다. 이 경우, 상기 게이트 구조물(200) 및 더미 게이트 구조물(202) 사이에 제3 금속 패턴(224)을 형성하는 것이 용이하지 않을 수 있다. 즉, 상기 게이트 구조물(200) 및 더미 게이트 구조물(202) 사이의 영역의 폭이 좁아져, 상기 제3 금속 패턴(224)의 금속 물질이 끊기거나 금속 물질이 개구부 내부에 완전히 채워지지 않는 불량이 발생될 수 있다.
그러나, 설명한 것과 같이, 상기 더미 게이트 구조물(202)의 상기 제1 폭(W1)보다 좁은 제2 폭(W2)을 가짐에 따라, 상기 게이트 구조물(200) 및 더미 게이트 구조물(202) 사이 영역의 폭이 증가될 수 있다. 그러므로, 상기 게이트 구조물(200) 및 더미 게이트 구조물(202) 사이에 형성되는 제3 금속 패턴(224)의 불량이 감소될 수 있다. 상기 더미 게이트 구조물(202)은 실재 전계효과 트랜지스터로 제공되지 않으므로, 회로 동작 특성에 영향을 미치지 않을 수 있다.
도 22 및 도 23을 다시 참조하면, 상기 제1 내지 제3 금속 패턴(220, 222, 224) 및 제2 층간 절연막(160) 상에 제3 층간 절연막(228)을 형성한다.
상기 제3 층간 절연막(228), 제2 층간 절연막(160) 및 게이트 구조물(200)의 상부 캡핑 패턴(194)을 식각하여 게이트 패턴(192)을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부를 채우면서 상기 제3 층간 절연막(228) 상에 금속막을 형성한다. 상기 금속막은 예를들어, 텅스텐을 포함할 수 있다. 이 후, 상기 제3 층간 절연막(228)의 상부면이 노출되도록 상기 금속막을 평탄화하여 콘택 플러그(230)를 형성한다. 상기 콘택 플러그(230)는 상기 게이트 구조물(200)의 게이트 패턴(192)과 접촉될 수 있다. 상기 더미 게이트 구조물(202)에는 상기 콘택 플러그(230)가 형성되지 않을 수 있다. 따라서, 상기 더미 게이트 구조물(202)에는 전기적 신호가 인가되지 않을 수 있다. 그러므로, 상기 더미 게이트 구조물(202)은 실재 동작하지 않을 수 있다.
설명한 것과 같이, 상기 반도체 소자는 연결 불량이 감소될 수 있다. 이에 따라, 반도체 소자는 목표한 전기적 특성을 가질 수 있다.
100 : 기판 114 : 제1 액티브 핀들
116 : 제2 액티브 핀들 120a : 제1 소자 분리 패턴
120b : 제2 소자 분리 패턴 120c : 제3 소자 분리 패턴
136 : 예비 더미 게이트 구조물 140 : 제1 더미 게이트 구조물
142 : 제2 더미 게이트 구조물 144 : 제1 개구부
146 : 절연 패턴 156 : 제1 게이트 구조물
158 : 제2 게이트 구조물 164, 166 : 제1 및 제2 금속 패턴
200 : 게이트 구조물 202 : 더미 게이트 구조물
210 : 디퓨전 브레이크 패턴
230 : 콘택 플러그

Claims (10)

  1. 제1 영역의 기판 상에 형성되고, 제1 방향으로 연장되는 제1 액티브 핀;
    제2 영역의 기판 상에 형성되고, 상기 제1 방향으로 연장되는 제2 액티브 핀;
    상기 제1 및 제2 영역 사이의 기판 상에 형성된 소자 분리 패턴;
    상기 제1 액티브 핀 상에 상기 제1 액티브 핀을 가로지르면서 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 소자 분리 패턴 상부면까지 연장되는 제1 게이트 구조물; 및
    상기 제2 액티브 핀 상에 상기 제2 액티브 핀을 가로지르면서 상기 제2 방향으로 연장되고, 상기 소자 분리 패턴 상부면까지 연장되는 제2 게이트 구조물을 포함하고,
    상기 제1 게이트 구조물은 제1 폭을 가지는 제1 부분 및 상기 제1 폭보다 좁은 제2 폭을 가지는 제2 부분을 포함하고,
    상기 제2 게이트 구조물은 상기 제1 폭을 가지는 제3 부분 및 상기 제2 폭을 가지는 제4 부분을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 게이트 구조물의 제2 부분은 상기 소자 분리 패턴 상에 배치되고, 상기 제2 게이트 구조물의 제4 부분은 상기 소자 분리 패턴 상에 배치되는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 게이트 구조물의 제1 부분은 상기 제1 액티브 핀 및 상기 제1 영역과 인접하는 소자 분리 패턴 상에 배치되고, 상기 제2 게이트 구조물의 제2 부분은 상기 제2 액티브 핀 및 상기 제2 영역과 인접하는 소자 분리 패턴 상에 배치되는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 게이트 구조물 및 제2 게이트 구조물은 상기 제2 방향으로 나란하게 배치되는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 게이트 구조물 양 측의 상기 제1 액티브 핀 상에 구비되는 제1 반도체 구조물;
    상기 제1 반도체 구조물과 접하면서 상기 제2 방향으로 연장되는 제1 금속 패턴;
    상기 제2 게이트 구조물 양 측의 상기 제2 액티브 핀 상에 구비되는 제2 반도체 구조물; 및
    상기 제2 반도체 구조물과 접하면서 상기 제2 방향으로 연장되는 제2 금속 패턴을 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 게이트 구조물 및 제2 게이트 구조물의 상기 제2 방향의 사이 부위에는 상기 제1 방향으로 연장되는 개구부가 포함되고, 상기 개구부 내부에는 상기 제1 방향으로 연장되는 절연 패턴이 구비되는 반도체 소자.
  7. 제6항에 있어서, 상기 절연 패턴의 저면은 상기 소자 분리 패턴과 접하는 반도체 소자.
  8. 제6항에 있어서, 상기 제2 방향으로 마주하는 상기 제1 게이트 구조물의 일 단부 및 제2 게이트 구조물의 일 단부는 상기 절연 패턴의 측벽과 접하는 반도체 소자.
  9. 제1항에 있어서, 상기 제2 방향으로 마주하는 상기 제1 게이트 구조물의 일 단부 및 제2 게이트 구조물의 일 단부는 상기 제2 폭을 가지는 반도체 소자.
  10. 제1 영역, 제2 영역 및 상기 제1 및 제2 영역 사이의 경계 영역을 포함하는 기판;
    제1 영역의 기판 상에 형성되고, 제1 방향으로 연장되는 제1 액티브 핀들;
    제2 영역의 기판 상에 형성되고, 상기 제1 방향으로 연장되는 제2 액티브 핀들;
    상기 경계 영역의 기판 상에 형성된 소자 분리 패턴;
    상기 제1 액티브 핀들 상에 상기 제1 액티브 핀들을 가로지르면서 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 소자 분리 패턴 상부면까지 연장되는 제1 게이트 구조물들;
    상기 제2 액티브 핀들 상에 상기 제2 액티브 핀들을 가로지르면서 상기 제2 방향으로 연장되고, 상기 소자 분리 패턴 상부면까지 연장되는 제2 게이트 구조물들;
    상기 제1 게이트 구조물 양 측의 상기 제1 액티브 핀들 상에 구비되는 제1 반도체 구조물;
    상기 제1 반도체 구조물과 접하면서 상기 제2 방향으로 연장되는 제1 금속 패턴;
    상기 제2 게이트 구조물 양 측의 상기 제2 액티브 핀들 상에 구비되는 제2 반도체 구조물; 및
    상기 제2 반도체 구조물과 접하면서 상기 제2 방향으로 연장되는 제2 금속 패턴을 포함하고,
    상기 소자 분리 패턴 상에 배치되는 제1 게이트 구조물의 일부분은 상기 제1 게이트 구조물의 다른 부위보다 좁은 폭을 가지고,
    상기 소자 분리 패턴 상에 배치되는 제2 게이트 구조물의 일부분은 상기 제1 게이트 구조물의 다른 부위보다 좁은 폭을 가지는 반도체 소자.
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