CN117199074A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN117199074A
CN117199074A CN202210612181.8A CN202210612181A CN117199074A CN 117199074 A CN117199074 A CN 117199074A CN 202210612181 A CN202210612181 A CN 202210612181A CN 117199074 A CN117199074 A CN 117199074A
Authority
CN
China
Prior art keywords
material layer
layer
forming
gate
composite
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210612181.8A
Other languages
English (en)
Inventor
张丽杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202210612181.8A priority Critical patent/CN117199074A/zh
Priority to US18/202,108 priority patent/US20230386929A1/en
Publication of CN117199074A publication Critical patent/CN117199074A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，其方法包括：形成位于若干复合层表面的初始栅极，初始栅极还位于第一开口内，初始栅极平行于第二方向，且初始栅极内具有隔离槽，隔离槽位于相邻两个复合层之间，且隔离槽底部暴露出衬底；在初始栅极表面和隔离槽内形成第一隔离材料层；在第一隔离材料层内形成第三开口，第三开口暴露出若干复合层顶部的初始栅极；在第三开口内和第一隔离材料层表面形成第二栅极材料层；平坦化第一隔离材料层、初始栅极和第二栅极材料层，直到暴露出绝缘墙顶部表面，以初始栅极形成第一栅极，以第一隔离材料层形成第二隔离层，以第二栅极材料层形成第二栅极，第二隔离层通过自对准工艺形成，提高了第二隔离层的质量。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺的发展，晶体管尺度缩小到几纳米以下，鳍式场效应晶体管(FinFET)器件本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。环绕式栅极(gate-all-around，GAA)器件成为行业内研究和发展的一个新方向。随着未来向更小制程的继续，将要求标准单元内nFET和pFET器件之间的间距更小。但是，对于FinFET和Nanosheet而言，工艺限制了这些N型器件和P型器件之间的间距。
Forksheet器件被认为继鳍式场效应晶体管和环绕式栅极器件之后重要的选择方向，其因复杂的双边鳍状结构而得名。Forksheet器件的nFET和pFET集成在同一结构中，由介电墙将nFET和pFET隔开。Forksheet器件具有更紧密的n到p的间距，与环绕式栅极器件相比，在相同制程下，Forksheet器件的电路更加紧凑，利于实现静态随机存取存储器(StaticRandom-Access Memory，简称SRAM)标准单元的缩放。
采用Forksheet器件形成的SRAM电路中，nFET器件与pFET器件(如上拉晶体管和下拉晶体管)之间的栅隔离可以通过介电墙来进行隔离，而对同导电类型的器件，如nFET器件与nFET器件(上拉晶体管和上拉晶体管)之间的栅极隔离，需要通过光刻和刻蚀技术来实现。在特征尺寸微缩的条件下，容易受现有的光刻、刻蚀技术的影响，出现位置对不准、栅极切断位置的栅极去除不干净等异常，从而影响器件的性能。
因此，现有的Forksheet器件的形成方法有待进一步提高。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以改善半导体结构性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括基底、位于所述基底上彼此分立的若干凸立部和相邻凸立部之间的第一隔离层，所述第一隔离层顶部表面与所述凸立部顶部表面齐平，所述若干凸立部平行于第一方向，且沿第二方向排布，所述第一方向与所述第二方向垂直；位于各所述凸立部上的复合层，各所述复合层包括若干层沿垂直于所述衬底表面方向重叠的沟道层，相邻两层所述沟道层之间具有第一开口，各所述复合层内还具有沿所述第一方向上贯穿所述复合层的第二开口，所述第二开口还延伸至所述凸立部内，所述第二开口侧壁暴露出所述沟道层侧壁，所述第二开口内具有绝缘墙；位于所述若干复合层表面的第一栅极，所述第一栅极还位于所述第一开口内，且暴露出所述绝缘墙顶部表面，所述第一栅极平行于所述第二方向，且所述第一栅极内具有隔离槽，所述隔离槽位于相邻两个复合层之间，且所述隔离槽底部暴露出所述衬底；第二栅极，位于所述第一栅极上部的侧壁和所述第二隔离层之间，所述第二栅极顶部表面与所述第一栅极顶部表面齐平；位于所述隔离槽内的第二隔离层。
可选的，所述绝缘墙顶部表面高于所述沟道层顶部表面，所述绝缘墙部分还位于最上层的所述沟道层上，且在垂直于所述衬底表面方向上与所述沟道层重叠设置。
可选的，所述绝缘墙部分还位于所述第一开口与所述衬底之间。相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：形成衬底和位于所述衬底上的若干复合层，所述衬底包括基底、位于所述基底上彼此分立的若干凸立部和相邻凸立部之间的第一隔离层，所述第一隔离层顶部表面与所述凸立部顶部表面齐平，所述若干凸立部平行于第一方向，且沿第二方向排布，所述第一方向与所述第二方向垂直，各所述复合层位于各所述凸立部上，各所述复合层包括若干层沿垂直于所述衬底表面方向重叠的沟道层，相邻两层所述沟道层之间具有第一开口，各所述复合层内还具有沿所述第一方向上贯穿所述复合层的第二开口，所述第二开口还延伸至所述凸立部内，所述第二开口侧壁暴露出所述沟道层侧壁，所述第二开口内具有绝缘墙；形成位于所述若干复合层表面的初始栅极，所述初始栅极还位于所述第一开口内，所述初始栅极平行于所述第二方向，且所述初始栅极内具有隔离槽，所述隔离槽位于相邻两个复合层之间，且所述隔离槽底部暴露出所述衬底；在所述初始栅极表面和所述隔离槽内形成第一隔离材料层；在所述第一隔离材料层内形成第三开口，所述第三开口暴露出所述若干复合层顶部的所述初始栅极；在所述第三开口内和所述第一隔离材料层表面形成第二栅极材料层；平坦化所述第一隔离材料层、所述初始栅极和所述第二栅极材料层，直到暴露出所述绝缘墙顶部表面，以所述初始栅极形成第一栅极，以所述第一隔离材料层形成第二隔离层，以所述第二栅极材料层形成第二栅极。
可选的，所述第二栅极材料层的材料包括金属，所述金属包括钨、铜或金。
可选的，所述初始栅极和所述隔离槽的形成方法还包括：形成位于所述若干复合层表面的第一栅极材料层，所述栅极材料层还位于所述第一开口内，所述第一栅极材料层在相邻复合层之间具有初始隔离槽；刻蚀所述初始隔离槽暴露出的所述第一栅极材料层，直到暴露出所述衬底表面，以所述第一栅极材料层形成所述初始栅极，以所述初始隔离槽形成所述隔离槽。
可选的，所述第一栅极材料层包括栅介质材料层、位于所述栅介质材料层上的功函数材料层以及位于所述功函数材料层上的第一金属材料层；所述第一金属材料层包括钨、铜或金。
可选的，所述隔离槽的方法还包括：在所述第一栅极材料层表面形成初始保护层；刻蚀所述初始保护层，直到暴露出所述初始隔离槽底部表面的所述第一栅极材料层，以所述初始保护层形成保护层；以所述保护层为掩膜，刻蚀所述第一栅极材料层，直到暴露出所述衬底表面。
可选的，所述保护层的材料包括介电材料，介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
可选的，所述若干复合层的形成方法包括：在所述衬底表面形成初始复合材料层，所述初始复合材料层包括第一复合材料层，所述第一复合材料层包括若干层垂直重叠的沟道材料层，以及位于相邻两层沟道材料层之间的第一牺牲材料层；刻蚀所述初始复合材料层，以所述初始复合材料层形成若干过渡复合材料层，各所述过渡复合材料层内具有所述第二开口；在所述第二开口内形成所述绝缘墙；形成所述绝缘墙后，形成横跨所述若干过渡复合材料层和所述绝缘墙的伪栅极；在所述衬底表面形成层间介质层，所述层间介质层位于所述伪栅极侧壁，且暴露出所述伪栅极顶部表面；形成所述层间介质层后，去除所述伪栅极，在所述层间介质层内形成栅开口；去除所述栅开口暴露出的所述第一牺牲材料层，形成所述若干复合层。
可选的，所述若干过渡复合材料层的形成方法还包括：在所述初始复合材料层表面形成掩膜层，所述掩膜层暴露出部分所述初始复合材料层表面；以掩膜层为掩膜，刻蚀所述初始复合材料层，形成若干中间复合材料层；刻蚀所述若干中间复合材料层，形成所述若干过渡复合材料层和所述第二开口。
可选的，所述绝缘墙顶部表面高于所述沟道层顶部表面，所述绝缘墙部分还位于最上层的所述沟道层上，且在垂直于所述衬底表面方向上与所述沟道层重叠设置。
可选的，所述初始复合材料层，还包括位于所述第一复合材料层上的第二复合材料层，所述第二复合材料层包括第二牺牲材料层和位于所述第二牺牲材料层上的第三牺牲材料层，所述第二牺牲材料层与所述第一牺牲材料层的材料不同，所述第二牺牲材料层与所述第三牺牲材料层的材料不同。
可选的，所述若干复合层的形成方法还包括：形成所述第二开口之后，且在形成所述伪栅极之前，在所述第二开口内形成初始绝缘墙；形成所述初始绝缘墙之后，去除所述第二牺牲材料层，形成所述过渡复合材料层内的第一凹槽；在所述第一凹槽内形成第一绝缘材料层，以所述第一绝缘材料层和所述初始绝缘墙形成所述绝缘墙；在形成所述栅开口后，还去除所述栅开口暴露出的所述第三牺牲材料层。
可选的，所述绝缘墙部分还位于所述第一开口与所述衬底之间。可选的，所述初始复合材料层，还包括位于所述第一复合材料层与所述衬底之间的第四牺牲材料层，所述第四牺牲材料层与所述第一牺牲材料层的材料不同，所述第四牺牲材料层与所述第三牺牲材料层的材料不同。
可选的，所述若干复合层的形成方法还包括：在形成所述初始绝缘墙之后，去除所述第四牺牲材料层，以在所述过渡复合材料层内形成第二凹槽；在所述第二凹槽内形成第二绝缘材料层，以所述第二绝缘材料层和所述初始绝缘墙形成所述绝缘墙。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在所述第一隔离材料层内形成第三开口，所述第三开口暴露出所述若干复合层顶部的所述初始栅极；在所述第三开口内和所述第一隔离材料层表面形成第二栅极材料层；平坦化所述第一隔离材料层、所述初始栅极和所述第二栅极材料层，直到暴露出所述绝缘墙顶部表面，以所述初始栅极形成第一栅极，以所述第一隔离材料层形成第二隔离层，以所述第二栅极材料层形成第二栅极所述第二隔离层通过自对准工艺形成，可以实现栅极的切断，不需要受光刻和刻蚀工艺的限制，因此提高了所述第二隔离层的质量，从而利于提高器件的性能。
附图说明
图1至图10是本发明实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
如背景技术所述，现有的Forksheet器件的形成方法有待进一步提高。
为了解决上述问题，本发明提供的一种半导体结构及其形成方法中，在所述第一隔离材料层内形成第三开口，所述第三开口暴露出所述若干复合层顶部的所述初始栅极；在所述第三开口内和所述第一隔离材料层表面形成第二栅极材料层；平坦化所述第一隔离材料层、所述初始栅极和所述第二栅极材料层，直到暴露出所述绝缘墙顶部表面，以所述初始栅极形成第一栅极，以所述第一隔离材料层形成第二隔离层，以所述第二栅极材料层形成第二栅极，所述第二隔离层通过自对准工艺形成，可以实现栅极的切断，不需要受光刻和刻蚀工艺的限制，因此提高了所述第二隔离层的质量，从而利于提高器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10是本发明实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
请参考图1和图2，图1为俯视图，图2为图1中沿EE1方向的剖面结构示意图，形成衬底和位于所述衬底上的若干复合层101，所述衬底包括基底100、位于所述基底100上彼此分立的若干凸立部200和相邻凸立部200之间的第一隔离层105，所述第一隔离层105顶部表面与所述凸立部200顶部表面齐平，所述若干凸立部200平行于第一方向X，且沿第二方向Y排布，所述第一方向X与所述第二方向Y垂直，各所述复合层101位于各所述凸立部200上，各所述复合层101包括若干层沿垂直于所述衬底200表面方向重叠的沟道层102，相邻两层所述沟道层102之间具有第一开口103，各所述复合层101内还具有沿所述第一方向X上贯穿所述复合层101的第二开口(图中未示出)，所述第二开口还延伸至所述凸立部200内，所述第二开口侧壁暴露出所述沟道层102侧壁，所述第二开口内具有绝缘墙104。
所述衬底和所述若干复合层101的形成方法包括：提供初始衬底(图中未示出)；在所述初始衬底表面形成初始复合材料层(图中未示出)，所述初始复合材料层包括第一复合材料层，所述第一复合材料层包括若干层垂直重叠的沟道材料层，以及位于相邻两层沟道材料层之间的第一牺牲材料层；刻蚀所述初始复合材料层和所述初始衬底，以所述初始复合材料层形成若干过渡复合材料层(图中未示出)，各所述过渡复合材料层内具有所述第二开口(图中未示出)，以所述初始衬底形成所述基底100、所述若干凸立部200，相邻所述凸立部200之间具有沟槽(图中未示出)；在所述第二开口内形成所述绝缘墙104；在形成所述绝缘墙104之后，在所述沟槽内形成所述第一隔离层105；在形成所述第一隔离层105之后，形成横跨所述若干过渡复合材料层和所述绝缘墙104的伪栅极(图中未示出)；在所述衬底100表面形成层间介质层(图中未示出)，所述层间介质层位于所述伪栅极侧壁，且暴露出所述伪栅极顶部表面；形成所述层间介质层后，去除所述伪栅极，在所述层间介质层内形成栅开口(图中未示出)；去除所述栅开口暴露出的所述第一牺牲材料层，形成所述若干复合层。
本实施例中，所述若干过渡复合材料层的形成方法还包括：在所述初始复合材料层表面形成掩膜层(图中未示出)，所述掩膜层暴露出部分所述初始复合材料层表面；以掩膜层为掩膜，刻蚀所述初始复合材料层，形成若干中间复合材料层(图中未示出)；刻蚀所述若干中间复合材料层，形成所述若干过渡复合材料层和所述第二开口。
本实施例中，所述绝缘墙104顶部表面高于所述沟道层102顶部表面，所述绝缘墙104部分还位于最上层的所述沟道层102上，且在垂直于所述衬底100表面方向上与所述沟道层102重叠设置。在其他实施例中，所述绝缘墙顶部表面高于所述沟道层顶部表面，但不包括位于最上层的所述沟道层的部分。
具体地，所述初始复合材料层还包括位于所述第一复合材料层上的第二复合材料层，所述第二复合材料层包括第二牺牲材料层和位于所述第二牺牲材料层上的第三牺牲材料层，所述第二牺牲材料层与所述第一牺牲材料层的材料不同，所述第二牺牲材料层与所述第三牺牲材料层的材料不同。
本实施例中，所述若干复合层的形成方法还包括：形成所述第二开口之后，且在形成所述伪栅极之前，在所述第二开口内形成初始绝缘墙(图中未示出)；形成所述初始绝缘墙之后，去除所述第二牺牲材料层，形成所述过渡复合材料层内的第一凹槽(图中未示出)；在所述第一凹槽内形成第一绝缘材料层(图中未示出)，以所述第一绝缘材料层和所述初始绝缘墙形成所述绝缘墙；在形成所述栅开口后，还去除所述栅开口暴露出的所述第三牺牲材料层。更具体的，所述第二牺牲材料层与所述第一牺牲材料层的材料不同，所述第二牺牲材料层与所述第三牺牲材料层的材料不同，在形成所述第一凹槽的刻蚀工艺过程中，可以选择对所述第二牺牲材料层相对所述第一牺牲材料层和所述第三牺牲材料层具有较大刻蚀选择比的工艺，以减少对所述第一牺牲材料层和所述第三牺牲材料层的刻蚀损伤，提高后续形成复合层中沟道层表面的平整度，进而提高器件性能。本实施例中，所述第一牺牲材料层和所述第三牺牲材料层的材料相同。
本实施例中，所述绝缘墙104部分还位于所述第一开口103与所述衬底100之间。在其他实施例中，所述绝缘墙不包括位于所述第一开口与所述衬底之间的部分。
具体地，所述初始复合材料层还包括位于所述第一复合材料层与所述衬底100之间的第四牺牲材料层(图中未示出)，所述第四牺牲材料层与所述第一牺牲材料层的材料不同，所述第四牺牲材料层与所述第三牺牲材料层的材料不同。
本实施例中，所述若干复合层的形成方法还包括：在形成所述初始绝缘墙之后，去除所述第四牺牲材料层，以在所述过渡复合材料层内形成第二凹槽(图中未示出)；在所述第二凹槽内形成第二绝缘材料层(图中未示出)，以所述第二绝缘材料层和所述初始绝缘墙形成所述绝缘墙104。在形成所述第二凹槽的刻蚀工艺过程中，可以选择对所述第四牺牲材料层相对所述第一牺牲材料层和所述第三牺牲材料层具有较大刻蚀选择比的工艺，以减少对所述第一牺牲材料层和所述第三牺牲材料层的刻蚀损伤，提高后续形成复合层中沟道层表面的平整度，进而提高器件性能。本实施例中，所述第四牺牲材料层的材料与所述第二牺牲材料层的材料相同，所述第四牺牲材料层和所述第二牺牲材料层可以在同一工艺中去除。
需要说明的是，后续图3至图10的视图方向同图2。
后续，形成位于所述若干复合层101表面的初始栅极，所述初始栅极还位于所述第一开口内，所述初始栅极平行于所述第二方向Y，且所述初始栅极内具有隔离槽，所述隔离槽位于相邻两个复合层之间，且所述隔离槽底部暴露出所述衬底100。所述初始栅极和所述隔离槽的形成方法，请参考图3至图6。
请参考图3，形成位于所述若干复合层101表面的第一栅极材料层201，所述第一栅极材料层201还位于所述第一开口103内，所述第一栅极材料层201在相邻复合层101之间具有初始隔离槽202。
所述第一栅极材料层201包括栅介质材料层(图中未示出)、位于所述栅介质材料层上的功函数材料层(图中未示出)。
所述第一栅极材料层201用于形成初始栅极，所述初始栅极进一步形成第一栅极。具体地，所述第一栅极包括栅介质层、位于所述栅介质层上的功函数层。所述栅介质材料层用于形成所述第一栅极的栅介质层，所述功函数材料层用于形成所述第一栅极的功函数层。
所述第一栅极材料层201位于若干复合层101表面，且未将相邻复合层101之间填满，所述初始隔离槽202用于形成隔离槽，为自对准形成第二隔离层提供空间。
后续，刻蚀所述初始隔离槽202暴露出的所述第一栅极材料层201，直到暴露出所述衬底100表面，以所述第一栅极材料层201形成所述初始栅极，以所述初始隔离槽202形成所述隔离槽。
本实施例中，所述初始栅极和所述隔离槽的形成方法，还请参考图4至图6。
请参考图4，在所述第一栅极材料层201表面形成初始保护层203。
所述初始保护层203的材料包括介电材料，介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
本实施例中，所述初始保护层203的材料为氮化硅。
请参考图5，刻蚀所述初始保护层203，直到暴露出所述初始隔离槽202底部表面的所述第一栅极材料层201，以所述初始保护层203形成保护层204。
所述保护层204的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
本实施例中，所述保护层204的材料为氮化硅。
请参考图6，以所述保护层204为掩膜，刻蚀所述第一栅极材料层201，直到暴露出所述衬底100表面。
刻蚀所述初始隔离槽202暴露出的所述第一栅极材料层201，直到暴露出所述衬底100表面，以所述第一栅极材料层201形成所述初始栅极205，以所述初始隔离槽202形成所述隔离槽206。
本实施例中，所述若干复合层101顶部表面的所述第一栅极材料层201因相对于所述初始隔离槽202底部的所述第一栅极材料层201而部分保留。在其他实施例中，所述若干复合层顶部表面的所述第一栅极材料层被刻蚀暴露出所述绝缘墙，所述绝缘墙顶部表面高于所述沟道层，可以保护所述沟道层，减少刻蚀过程对所述沟道层的刻蚀损伤。
所述隔离槽206用于切断所述初始栅极205，形成不同器件栅极之间的隔离。
本实施例中，为确保所述初始栅极205被完全切断，刻蚀所述初始隔离槽202暴露出的所述第一栅极材料层201，在暴露出所述衬底100表面后，还对所述衬底100进一步刻蚀，即所述隔离槽206还位于所述衬底100内。在另一实施例中，可以不对所述衬底进行刻蚀。
请参考图7，在所述初始栅极205表面和所述隔离槽206内形成第一隔离材料层207。
所述第一隔离材料层207的材料为介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
本实施例中，所述第一隔离材料层207的材料为氧化硅。
后续，平坦化所述第一隔离材料层207，直到暴露出所述绝缘墙104顶部表面，以所述初始栅极205形成第一栅极，以所述第一隔离材料层207形成第二隔离层。
请参考图8，在所述第一隔离材料层207内形成第三开口208，所述第三开口208暴露出所述若干复合层101顶部的所述初始栅极205。
所述第三开口208的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者的结合。本实施例中，所述第三开口208的形成工艺为干法刻蚀工艺，所述干法刻蚀工艺利于提高所形成的开口的形貌。
本实施例中，所述第三开口208的形成方法包括：在所述第一隔离材料层207表面形成图形化层209，所述图形化层209暴露出部分所述第一隔离材料层207；以所述图形化层209为掩膜，刻蚀所述第一隔离材料层207，形成所述第三开口208；形成所述第三开口208后，去除所述图形化层209。
请参考图9，在所述第三开口208内和所述第一隔离材料层207表面形成第二栅极材料层210。
所述第二栅极材料层210的材料包括金属，所述金属包括钨、铜或金。
请参考图10，平坦化所述第一隔离材料层207、所述初始栅极205和所述第二栅极材料层210，直到暴露出所述绝缘墙104顶部表面，以所述初始栅极205形成第一栅极212，以所述第一隔离材料层207形成第二隔离层213，以所述第二栅极材料层210形成所述第二栅极211。
至此，所述第二隔离层213通过自对准工艺形成，可以实现栅极的切断，不需要受光刻和刻蚀工艺的限制，因此提高了所述第二隔离层213的质量，从而利于提高器件的性能。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图10，包括：衬底，所述衬底包括基底100、位于所述基底100上彼此分立的若干凸立部200和相邻凸立部200之间的第一隔离层105，所述第一隔离层105顶部表面与所述凸立部200顶部表面齐平，所述若干凸立部200平行于第一方向X，且沿第二方向Y排布，所述第一方向X与所述第二方向Y垂直；位于各所述凸立部200上的复合层101，各所述复合层101包括若干层沿垂直于所述衬底100表面方向重叠的沟道层102，相邻两层所述沟道层102之间具有第一开口103，各所述复合层101内还具有沿所述第一方向X上贯穿所述复合层的第二开口(图中未示出)，所述第二开口还延伸至所述凸立部200内，所述第二开口侧壁暴露出所述沟道层102侧壁，所述第二开口内具有绝缘墙104；位于所述若干复合层101表面的第一栅极212，所述第一栅极212还位于所述第一开口103内，且暴露出所述绝缘墙104顶部表面，所述第一栅极212平行于所述第二方向Y，且所述第一栅极212内具有隔离槽206，所述隔离槽206位于相邻两个复合层101之间，且所述隔离槽206底部暴露出所述衬底100；第二栅极211，位于所述第一栅极212上部的侧壁和所述第二隔离层213之间，所述第二栅极211顶部表面与所述第一栅极212顶部表面齐平；位于所述隔离槽206内的第二隔离层213。
本实施例中，所述绝缘墙104顶部表面高于所述沟道层102顶部表面，所述绝缘墙104部分还位于最上层的所述沟道层102上，且在垂直于所述衬底100表面方向上与所述沟道层102重叠设置。
本实施例中，所述绝缘墙104部分还位于所述第一开口与所述衬底之间。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括基底、位于所述基底上彼此分立的若干凸立部和相邻凸立部之间的第一隔离层，所述第一隔离层顶部表面与所述凸立部顶部表面齐平，所述若干凸立部平行于第一方向，且沿第二方向排布，所述第一方向与所述第二方向垂直；
位于各所述凸立部上的复合层，各所述复合层包括若干层沿垂直于所述衬底表面方向重叠的沟道层，相邻两层所述沟道层之间具有第一开口，各所述复合层内还具有沿所述第一方向上贯穿所述复合层的第二开口，所述第二开口还延伸至所述凸立部内，所述第二开口侧壁暴露出所述沟道层侧壁，所述第二开口内具有绝缘墙；
位于所述若干复合层表面的第一栅极，所述第一栅极还位于所述第一开口内，且暴露出所述绝缘墙顶部表面，所述第一栅极平行于所述第二方向，且所述第一栅极内具有隔离槽，所述隔离槽位于相邻两个复合层之间，且所述隔离槽底部暴露出所述衬底；
第二栅极，位于所述第一栅极上部的侧壁和所述第二隔离层之间，所述第二栅极顶部表面与所述第一栅极顶部表面齐平；
位于所述隔离槽内的第二隔离层。
2.如权利要求1所述的半导体结构，其特征在于，所述绝缘墙顶部表面高于所述沟道层顶部表面，所述绝缘墙部分还位于最上层的所述沟道层上，且在垂直于所述衬底表面方向上与所述沟道层重叠设置。
3.如权利要求2所述的半导体结构，其特征在于，所述绝缘墙部分还位于所述第一开口与所述衬底之间。
4.一种半导体结构的形成方法，其特征在于，包括：
形成衬底和位于所述衬底上的若干复合层，所述衬底包括基底、位于所述基底上彼此分立的若干凸立部和相邻凸立部之间的第一隔离层，所述第一隔离层顶部表面与所述凸立部顶部表面齐平，所述若干凸立部平行于第一方向，且沿第二方向排布，所述第一方向与所述第二方向垂直，各所述复合层位于各所述凸立部上，各所述复合层包括若干层沿垂直于所述衬底表面方向重叠的沟道层，相邻两层所述沟道层之间具有第一开口，各所述复合层内还具有沿所述第一方向上贯穿所述复合层的第二开口，所述第二开口还延伸至所述凸立部内，所述第二开口侧壁暴露出所述沟道层侧壁，所述第二开口内具有绝缘墙；
形成位于所述若干复合层表面的初始栅极，所述初始栅极还位于所述第一开口内，所述初始栅极平行于所述第二方向，且所述初始栅极内具有隔离槽，所述隔离槽位于相邻两个复合层之间，且所述隔离槽底部暴露出所述衬底；
在所述初始栅极表面和所述隔离槽内形成第一隔离材料层；
在所述第一隔离材料层内形成第三开口，所述第三开口暴露出所述若干复合层顶部的所述初始栅极；
在所述第三开口内和所述第一隔离材料层表面形成第二栅极材料层；平坦化所述第一隔离材料层、所述初始栅极和所述第二栅极材料层，直到暴露出所述绝缘墙顶部表面，以所述初始栅极形成第一栅极，以所述第一隔离材料层形成第二隔离层，以所述第二栅极材料层形成第二栅极。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第二栅极材料层的材料包括金属，所述金属包括钨、铜或金。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述初始栅极和所述隔离槽的形成方法还包括：形成位于所述若干复合层表面的第一栅极材料层，所述栅极材料层还位于所述第一开口内，所述第一栅极材料层在相邻复合层之间具有初始隔离槽；刻蚀所述初始隔离槽暴露出的所述第一栅极材料层，直到暴露出所述衬底表面，以所述第一栅极材料层形成所述初始栅极，以所述初始隔离槽形成所述隔离槽。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一栅极材料层包括栅介质材料层、位于所述栅介质材料层上的功函数材料层以及位于所述功函数材料层上的第一金属材料层；所述第一金属材料层包括钨、铜或金。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述隔离槽的方法还包括：在所述第一栅极材料层表面形成初始保护层；刻蚀所述初始保护层，直到暴露出所述初始隔离槽底部表面的所述第一栅极材料层，以所述初始保护层形成保护层；以所述保护层为掩膜，刻蚀所述第一栅极材料层，直到暴露出所述衬底表面。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括介电材料，介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
10.如权利要求4所述的半导体结构的形成方法，其特征在于，所述若干复合层的形成方法包括：在所述衬底表面形成初始复合材料层，所述初始复合材料层包括第一复合材料层，所述第一复合材料层包括若干层垂直重叠的沟道材料层，以及位于相邻两层沟道材料层之间的第一牺牲材料层；刻蚀所述初始复合材料层，以所述初始复合材料层形成若干过渡复合材料层，各所述过渡复合材料层内具有所述第二开口；在所述第二开口内形成所述绝缘墙；形成所述绝缘墙后，形成横跨所述若干过渡复合材料层和所述绝缘墙的伪栅极；在所述衬底表面形成层间介质层，所述层间介质层位于所述伪栅极侧壁，且暴露出所述伪栅极顶部表面；形成所述层间介质层后，去除所述伪栅极，在所述层间介质层内形成栅开口；去除所述栅开口暴露出的所述第一牺牲材料层，形成所述若干复合层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述若干过渡复合材料层的形成方法还包括：在所述初始复合材料层表面形成掩膜层，所述掩膜层暴露出部分所述初始复合材料层表面；以掩膜层为掩膜，刻蚀所述初始复合材料层，形成若干中间复合材料层；刻蚀所述若干中间复合材料层，形成所述若干过渡复合材料层和所述第二开口。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述绝缘墙顶部表面高于所述沟道层顶部表面，所述绝缘墙部分还位于最上层的所述沟道层上，且在垂直于所述衬底表面方向上与所述沟道层重叠设置。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始复合材料层，还包括位于所述第一复合材料层上的第二复合材料层，所述第二复合材料层包括第二牺牲材料层和位于所述第二牺牲材料层上的第三牺牲材料层，所述第二牺牲材料层与所述第一牺牲材料层的材料不同，所述第二牺牲材料层与所述第三牺牲材料层的材料不同。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述若干复合层的形成方法还包括：形成所述第二开口之后，且在形成所述伪栅极之前，在所述第二开口内形成初始绝缘墙；形成所述初始绝缘墙之后，去除所述第二牺牲材料层，形成所述过渡复合材料层内的第一凹槽；在所述第一凹槽内形成第一绝缘材料层，以所述第一绝缘材料层和所述初始绝缘墙形成所述绝缘墙；在形成所述栅开口后，还去除所述栅开口暴露出的所述第三牺牲材料层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述绝缘墙部分还位于所述第一开口与所述衬底之间。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述初始复合材料层，还包括位于所述第一复合材料层与所述衬底之间的第四牺牲材料层，所述第四牺牲材料层与所述第一牺牲材料层的材料不同，所述第四牺牲材料层与所述第三牺牲材料层的材料不同。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述若干复合层的形成方法还包括：在形成所述初始绝缘墙之后，去除所述第四牺牲材料层，以在所述过渡复合材料层内形成第二凹槽；在所述第二凹槽内形成第二绝缘材料层，以所述第二绝缘材料层和所述初始绝缘墙形成所述绝缘墙。
CN202210612181.8A 2022-05-31 2022-05-31 半导体结构及其形成方法 Pending CN117199074A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210612181.8A CN117199074A (zh) 2022-05-31 2022-05-31 半导体结构及其形成方法
US18/202,108 US20230386929A1 (en) 2022-05-31 2023-05-25 Semiconductor structure and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210612181.8A CN117199074A (zh) 2022-05-31 2022-05-31 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN117199074A true CN117199074A (zh) 2023-12-08

Family

ID=88876771

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210612181.8A Pending CN117199074A (zh) 2022-05-31 2022-05-31 半导体结构及其形成方法

Country Status (2)

Country Link
US (1) US20230386929A1 (zh)
CN (1) CN117199074A (zh)

Also Published As

Publication number Publication date
US20230386929A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US11244949B2 (en) Semiconductor device having stacked transistor pairs and method of forming same
TWI413255B (zh) 半導體元件及其製作方法
US7285456B2 (en) Method of fabricating a fin field effect transistor having a plurality of protruding channels
US10923402B2 (en) Semiconductor device and method of manufacturing the same
US10211212B2 (en) Semiconductor devices
US20070138599A1 (en) Semiconductor device having a single sidewall fin field effect transistor and method for fabricating the same
CN113782515A (zh) 集成电路器件及制造集成电路器件的方法
US10410886B2 (en) Methods of fabricating a semiconductor device
US20220209774A1 (en) Semiconductor Device For Logic and Memory Co-Optimization
TW202010135A (zh) 半導體裝置
US20200051980A1 (en) Semiconductor device and method for manufacturing the same
US11411004B2 (en) Semiconductor devices and methods of manufacturing the same
US11295977B2 (en) Standard cell device and method of forming an interconnect structure for a standard cell device
TWI754722B (zh) 半導體裝置的布局、半導體裝置及其形成方法
WO2022241667A1 (zh) 半导体结构及其形成方法与工作方法
CN117199074A (zh) 半导体结构及其形成方法
KR102520599B1 (ko) 반도체 소자
CN114188277A (zh) 一种半导体结构及其形成方法
CN114823339A (zh) 半导体结构的形成方法
US20200357801A1 (en) Memory structure and manufacturing method thereof
KR20090111046A (ko) 반도체 소자 및 그의 제조방법
US9748333B2 (en) Semiconductor structure including dummy structure and semiconductor pattern structure including dummy structure
US20230135946A1 (en) Self-Aligned Gate Contact Fin Field Effect Transistor and Method for Manufacturing the Same
US11978732B2 (en) Methods of manufacturing semiconductor devices
US20240098961A1 (en) SRAM with Improved Program and Sensing Margin for Scaled Nanosheet Devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination