KR20220085857A - 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20220085857A
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spacer
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신홍식
김동권
이진욱
박종철
이원혁
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삼성전자주식회사
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Abstract

반도체 소자 및 이의 제조 방법이 제공된다. 이 반도체 소자는 기판을 가로지르며, 차례로 적층된 게이트 절연막, 게이트 전극, 게이트 캐핑 패턴을 포함하는 게이트 패턴; 상기 게이트 패턴의 측벽을 덮는 게이트 스페이서; 상기 게이트 패턴의 일 측에 상기 기판에 배치되는 소오스/드레인 패턴; 상기 소오스/드레인 패턴 상에 배치되며 상기 게이트 전극의 상부면 보다 낮은 상부면을 가지는 콘택 패드; 상기 콘택 패드 상의 소오스/드레인 콘택; 및 상기 게이트 스페이서와 상기 소오스/드레인 콘택 사이에 개재되며 상기 소오스/드레인 콘택을 둘러싸는 제 1 절연 스페이서를 포함하되, 상기 게이트 스페이서는 상기 게이트 전극과 상기 소오스/드레인 패턴 사이에 위치하며 제 1 폭을 가지는 제 1 부분; 상기 제 1 부분으로부터 연장되어 상기 게이트 전극과 상기 소오스/드레인 콘택 사이에 위치하며 상기 제 1 폭을 가지는 제 2 부분; 및 상기 제 2 부분 상에 위치하며 상기 제 1 폭보다 좁은 제 2 폭을 가지는 제 3 부분을 포함하고, 상기 제 1 절연 스페이서는 상기 제 3 부분과 상기 소오스/드레인 콘택 사이에 위치하되 상기 제 1 부분과 상기 콘택 패드 사이 그리고 상기 제 2 부분과 상기 소오스/드레인 콘택 사이에는 위치하지 않는다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 수율이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 소자는, 기판을 가로지르며, 차례로 적층된 게이트 절연막, 게이트 전극, 게이트 캐핑 패턴을 포함하는 게이트 패턴; 상기 게이트 패턴의 측벽을 덮는 게이트 스페이서; 상기 게이트 패턴의 일 측에 상기 기판에 배치되는 소오스/드레인 패턴; 상기 소오스/드레인 패턴 상에 배치되며 상기 게이트 전극의 상부면 보다 낮은 상부면을 가지는 콘택 패드; 상기 콘택 패드 상의 소오스/드레인 콘택; 및 상기 게이트 스페이서와 상기 소오스/드레인 콘택 사이에 개재되며 상기 소오스/드레인 콘택을 둘러싸는 제 1 절연 스페이서를 포함하되, 상기 게이트 스페이서는 상기 게이트 전극과 상기 소오스/드레인 패턴 사이에 위치하며 제 1 폭을 가지는 제 1 부분; 상기 제 1 부분으로부터 연장되어 상기 게이트 전극과 상기 소오스/드레인 콘택 사이에 위치하며 상기 제 1 폭을 가지는 제 2 부분; 및 상기 제 2 부분 상에 위치하며 상기 제 1 폭보다 좁은 제 2 폭을 가지는 제 3 부분을 포함하고, 상기 제 1 절연 스페이서는 상기 제 3 부분과 상기 소오스/드레인 콘택 사이에 위치하되 상기 제 1 부분과 상기 콘택 패드 사이 그리고 상기 제 2 부분과 상기 소오스/드레인 콘택 사이에는 위치하지 않는다.
본 발명의 일 양태에 따른 반도체 소자는, 기판 상에 돌출된 활성 핀; 상기 활성 핀을 가로지르며, 차례로 적층된 게이트 절연막, 게이트 전극, 게이트 캐핑 패턴을 포함하는 게이트 패턴; 상기 게이트 패턴의 일 측에 상기 기판에 배치되는 소오스/드레인 패턴; 상기 소오스/드레인 패턴 상에 배치되며 상기 게이트 전극의 상부면 보다 낮은 상부면을 가지는 콘택 패드; 상기 콘택 패드 상의 소오스/드레인 콘택; 상기 게이트 패턴과 상기 콘택 패드 사이의 제 1 부분, 상기 게이트 패턴과 상기 소오스/드레인 콘택 사이에 개재되는 제 2 부분, 및 상기 제 2 부분 상에 위치하며 상기 제 2 부분보다 작은 폭의 제 3 부분을 가지는 게이트 스페이서; 상기 제 2 부분과 상기 소오스/드레인 콘택 사이의 제 1 절연 스페이서 및 제 2 절연 스페이서; 및 상기 제 3 부분과 상기 소오스/드레인 콘택 사이의 제 3 절연 스페이서 및 제 4 절연 스페이서를 포함하되, 상기 제 4 절연 스페이서의 폭은 상기 제 1 내지 제 3 절연 스페이서들 각각의 폭보다 크다.
본 발명의 다른 양태에 따른 반도체 소자는, 기판을 가로지르며, 차례로 적층된 게이트 절연막, 게이트 전극, 게이트 캐핑 패턴을 포함하는 게이트 패턴, 상기 게이트 패턴은 서로 반대되는 제 1 측벽과 제 2 측벽을 가지고; 상기 게이트 패턴의 상기 제 1 측벽에 인접한 상기 기판에 배치되는 소오스/드레인 패턴; 상기 소오스/드레인 패턴 상에 배치되며 상기 게이트 전극의 상부면 보다 낮은 상부면을 가지는 콘택 패드; 상기 콘택 패드 상의 소오스/드레인 콘택; 상기 게이트 패턴의 상기 제 1 측벽을 덮는 제 1 게이트 스페이서; 및 상기 게이트 패턴의 상기 제 2 측벽을 덮는 제 2 게이트 스페이서를 포함하되, 상기 제 1 게이트 스페이서는 상기 게이트 패턴과 상기 콘택 패드 사이의 제 1 부분, 상기 게이트 패턴과 상기 소오스/드레인 콘택 사이에 개재되는 제 2 부분, 및 상기 제 2 부분 상에 위치하며 상기 제 2 부분보다 작은 폭의 제 3 부분을 가지고, 상기 제 3 부분의 폭은 상기 제 2 게이트 스페이서의 폭보다 작다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 소자의 제조 방법은, 기판을 가로지르는 게이트 패턴들과 이들의 측벽들을 덮는 게이트 스페이서들을 형성하는 단계, 상기 게이트 패턴들은 각각 차례로 적층된 게이트 절연막, 게이트 전극 및 게이트 캐핑 패턴을 포함하고; 상기 게이트 스페이서들 사이의 상기 기판 상에 소오스/드레인 패턴을 형성하는 단계; 상기 소오스/드레인 패턴 상에 콘택 패드를 형성하는 단계; 상기 콘택 패드 상에서 인접하는 상기 게이트 스페이서들의 하부 측벽들을 덮되 상부 측벽들을 노출시키는 제 1 절연 스페이서들을 형성하는 단계;측면 식각 공정을 진행하여 상기 제 1 절연 스페이서들로 덮이지 않은 상기 게이트 스페이서들의 상부 측벽들에 인접한 부분들을 제거하여 상기 게이트 스페이서들에 리세스 영역들을 형성하는 단계; 상기 게이트 스페이서들 사이의 공간과 상기 리세스 영역들을 채우는 매립 절연 패턴을 형성하는 단계; 상기 게이트 패턴들에서 상기 게이트 캐핑 패턴의 일부를 제거하여 상기 게이트 전극을 노출시키는 게이트 콘택홀을 형성하는 단계; 상기 매립 절연 패턴의 일부를 제거하여 상기 콘택 패드를 노출시키는 소오스/드레인 콘택홀을 형성하는 단계; 및 상기 게이트 콘택홀 안에 게이트 콘택을 형성하고 상기 소오스/드레인 콘택홀 안에 소오스/드레인 콘택을 형성하는 단계를 포함한다.
본 발명의 개념에 따른 반도체 소자는 게이트 스페이서와 소오스/드레인 콘택 간에 다층의 절연 스페이서들을 포함하여, 게이트 전극/게이트 콘택과 소오스/드레인 콘택 간의 쇼트를 방지하고 이들 간의 기생 캐패시턴스를 줄여 반도체 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 개념에 따른 반도체 소자의 제조 방법은 공정 불량을 줄이고 수율을 향상시킬 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 2a는 본 발명의 실시예들에 따라 도 1b의 ‘P1’ 부분을 확대한 도면이다.
도 2b는 도 1a의 제 1 게이트 패턴의 ‘P2’ 부분의 사시도이다.
도 2c는 본 발명의 실시예들에 따라 도 1b의 ‘P1’ 부분을 확대한 도면이다.
도 3a 내지 도 15a는 도 1a의 평면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 3b 내지 도 15b는 도 3a 내지 도 15a를 각각 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 16a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 16b는 본 발명의 실시예들에 따라 도 16a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 17은 본 발명의 실시예들에 따라 도 1a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 18a는 본 발명의 실시예들에 따라 도 1a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 18b는 본 발명의 실시예들에 따라 도 1a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다. 도 1b의 반도체 소자는 FinFET 소자의 일 예에 해당할 수 있다.
도 1a 및 도 1b를 참조하면, 기판(1)으로부터 활성 핀들(AF)이 돌출된다. 상기 활성 핀들(AF) 옆에 상기 기판(1) 상에는 소자분리막(3)이 배치된다. 상기 활성 핀들(AF)의 상부면과 상부 측벽은 상기 소자분리막(3)의 상부면보다 높게 위치한다. 상기 기판(1)은 실리콘 단결정 웨이퍼 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 소자분리막(3)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 선택되는 적어도 하나의 단일막 또는 다중막 구조로 형성될 수 있다. 평면적으로 상기 활성 핀(AF)은 제 1 방향(X)으로 길쭉한 바(bar) 또는 라인 형태를 가질 수 있다.
게이트 패턴들(GP)은 각각 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 상기 활성 핀(AF)을 가로지른다. 게이트 패턴들(GP)은 예를 들면 제 1 방향(X)으로 나란히 배열되는 제 1 내지 제 3 게이트 패턴들(GP(1)~GP(3))을 포함할 수 있다. 상기 게이트 패턴들(GP)은 각각 차례로 적층된 게이트 절연막(GO), 게이트 전극(GE) 및 게이트 캐핑 패턴(GC)을 포함할 수 있다. 상기 게이트 절연막(GO)은 실리콘 산화막 및 상기 실리콘 산화막 보다 높은 유전율을 가지는 고유전막을 포함할 수 있다. 상기 고유전막은 예를 들면, 알루미늄 산화막과 같은 금속산화막을 포함할 수 있다.
상기 게이트 전극(GE)은 텅스텐, 구리 및 알루미늄과 같은 금속막을 포함할 수 이 있다. 도시하지는 않았지만, 상기 게이트 전극(GE)과 상기 게이트 절연막(GO) 사이에는 일함수막, 확산방지막 등이 개재될 수 있다. 상기 확산 방지막은 예를 들면 티타늄질화막과 같은 금속질화막을 포함할 수 있다. 상기 게이트 캐핑 패턴(GC)은 예를 들면 실리콘 질화막으로 포함할 수 있다.
상기 게이트 패턴들(GP)의 측벽들은 각각 게이트 스페이서(GS)로 덮일 수 있다. 상기 게이트 스페이서(GS)은 실리콘 질화막을 포함하거나 또는 실리콘 질화막과 실리콘 산화막의 이중막 또는 삼중막을 포함할 수 있다. 상기 게이트 절연막(GO)은 상기 게이트 전극(GE)과 상기 게이트 스페이서(GS)사이로 연장되어 상기 게이트 캐핑 패턴(GC)과 접할 수 있다.
상기 게이트 스페이서(GS)의 옆에서 상기 활성 핀들(AF)에는 각각 핀 리세스 영역(R1)이 형성된다. 상기 핀 리세스 영역들(R1)에는 소오스/드레인 패턴들(SD)이 각각 배치된다. 인접하는 소오스/드레인 패턴들(SD)은 서로 접할 수 있다. 상기 소오스/드레인 패턴(SD)은 상기 기판(1)과 동일한 물질의 에피택시얼막일 수 있다. 예를 들면 상기 소오스/드레인 패턴(SD)은 실리콘 에피택시얼막일 수 있다. 상기 소오스/드레인 패턴(SD)은 상기 기판(1)과 다른 물질을 더 포함할 수 있다. 예를 들면 상기 소오스/드레인 패턴(SD)은 실리콘 게르마늄 에피택시얼막일 수 있다. 상기 소오스/드레인 패턴(SD)에는 N타입 또는 P타입 불순물이 도핑될 수 있다. 예를 들면 상기 소오스/드레인 패턴(SD)에는 인, 비소 또는 붕소가 도핑될 수 있다. 상기 소오스/드레인 패턴(SD)은 상기 불순물의 농도가 다른 여러개의 영역 또는 다층의 에피택시얼막들로 이루어질 수 있다.
상기 게이트 패턴들(GP), 상기 스페이서(GS) 및 상기 소오스/드레인 패턴(SD)은 층간절연막(IL)으로 덮일 수 있다. 상기 층간절연막(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중 선택되는 적어도 하나의 단일막 또는 다중막 구조로 형성될 수 있다.
상기 층간절연막(IL)에는 상기 소오스/드레인 패턴들(SD)을 노출시키는 패드 홀(SH1)이 형성된다. 도 1b의 A-A' 단면에서 상기 패드 홀(SH1) 안에서 상기 게이트 스페이서(GS)의 측벽이 노출될 수 있다. 상기 패드 홀(SH1) 안에는 상기 소오스/드레인 패턴(SD)과 접하는 콘택 패드(CA)가 배치된다. 도 1b의 A-A' 단면에서 상기 콘택 패드(CA)의 측벽은 상기 게이트 스페이서(GS)의 측벽과 접한다. 상기 콘택 패드(CA)는 금속을 포함할 수 있다. 상기 금속은 예를 들면 텅스텐, 알루미늄, 코발트, 티타늄, 몰리브덴 중 적어도 하나일 수 있다. 도 1b의 C-C' 단면에서 상기 콘택 패드(CA)의 측벽은 상기 층간절연막(IL)과 접한다.
상기 패드 홀(SH1) 안에서 상기 콘택 패드(CA) 상에는 매립 절연 패턴(25p)이 위치한다. 상기 매립 절연 패턴(25p)은 예를 들면 SiOC를 포함할 수 있다. 상기 매립 절연 패턴(25p)은 소오스/드레인 콘택홀(CH)을 포함할 수 있다. 상기 소오스/드레인 콘택홀(CH) 안에는 소오스/드레인 콘택(LA)이 배치될 수 있다. 소오스/드레인 콘택(LA)은 상기 매립 절연 패턴(25p)을 관통하여 상기 콘택 패드(CA)와 접할 수 있다. 소오스/드레인 콘택(LA)의 하부 폭은 상기 콘택 패드(CA)의 폭보다 좁을 수 있다.
상기 게이트 캐핑 패턴(GC)에는 상기 게이트 전극(GE)을 노출시키는 게이트 콘택홀(GH)이 형성된다. 상기 게이트 콘택홀(GH) 안에는 게이트 콘택(CB)이 위치하여 상기 게이트 전극(GE)과 접할 수 있다. 게이트 콘택(CB)은 게이트 스페이서(GS)의 내측벽 및 게이트 절연막(GO)의 상부면과 접할 수 있다.
상기 소오스/드레인 콘택(LA)과 상기 게이트 콘택(CB)은 동일한 도전 물질을 포함할 수 있다. 예를 들면 상기 소오스/드레인 콘택(LA)과 상기 게이트 콘택(CB)은 결정질 또는 비정질의 금속을 포함할 수 있다. 상기 금속은 예를 들면 텅스텐, 알루미늄, 코발트, 티타늄, 몰리브덴 중 적어도 하나일 수 있다. 상기 소오스/드레인 콘택(LA)에 포함된 금속과 상기 게이트 콘택(CB)에 포함된 금속은 서로 동일한 결정 상태를 가질 수 있다.
도 1b의 A-A' 단면에서 상기 게이트 스페이서(GS)와 상기 소오스/드레인 콘택(LA) 사이에는 제 1 내지 제 3 절연 스페이서들(21s, 23a, 23b) 그리고 상기 매립 절연 패턴(25p)의 일부가 개재될 수 있다. 도 1b의 C-C' 단면에서 매립 절연 패턴(25p)과 상기 층간절연막(IL) 사이에 상기 제 1 절연 스페이서(21s)와 제 4 절연 스페이서(23c)가 개재될 수 있다.
상기 제 2 내지 제 4 절연 스페이서들(23a, 23b, 23c)은 서로 동일한 물질을 포함할 수 있다. . 상기 제 2 내지 제 4 절연 스페이서들(23a, 23b, 23c)은 예를 들면 상기 게이트 스페이서(GS)과 동일한 제 1 물질을 포함할 수 있다. 상기 제 1 절연 스페이서(21s)은 상기 게이트 스페이서(GS) 및/또는 상기 제 2 내지 제 4 절연 스페이서들(23a, 23b, 23c)과 다른 제 2 물질을 포함할 수 있다. 상기 제 2 물질은 상기 제 1 물질과 식각 선택성을 가질 수 있다. 예를 들면 상기 제 1 물질은 실리콘 질화물일 수 있고, 상기 제 2 물질은 예를 들면 실리콘 산화물, SiOC, Al2O3일 수 있다.
다른 예에서 상기 제 2 물질의 유전율은 상기 제 1 물질의 유전율과 다를 수 있다. 상기 제 2 물질의 유전율은 상기 제 1 물질의 유전율보다 작을 수 있다. 이로써 상기 게이트 콘택(CB)과 상기 소오스/드레인 콘택(LA) 간의 기생 정전용량을 낮출 수 있다.
도 2a는 본 발명의 실시예들에 따라 도 1b의 ‘P1’ 부분을 확대한 도면이다. 도 2b는 도 1a의 제 1 게이트 패턴의 ‘P2’ 부분의 사시도이다. 도 2c는 본 발명의 실시예들에 따라 도 1b의 ‘P1’ 부분을 확대한 도면이다.
도 1a 및 도 1b, 그리고 도 2a 및 도 2b를 참조하면, 게이트 패턴들(GP)은 각각 서로 반대되는 제 1 측벽(GPS1)과 제 2 측벽(GSP2)을 포함할 수 있다. 게이트 스페이서들(GS)은 상기 제 1 측벽(GPS1)을 덮는 제 1 게이트 스페이서(GS(1))와 상기 제 2 측벽(GPS2)을 덮는 제 2 측벽(GPS2)을 덮는 제 2 게이트 스페이서(GS(2))를 포함할 수 있다. 제 1 게이트 스페이서(GS(1))는 제 2 게이트 스페이서(GS(2))와 동일한 형태의 단면을 가지거나 서로 다른 형태의 단면을 가질 수 있다.
예를 들면, 도 2a 및 도 2b를 참조하면, 제 1 게이트 패턴(GP(1))의 제 1 측벽(GPS1)을 덮는 제 1 게이트 스페이서(GS(1)의 형태는 제 1 게이트 패턴(GP(1))의 제 2 측벽(GPS2)을 덮는 제 2 게이트 스페이서(GS(2)의 형태와 다를 수 있다. 상기 제 1 게이트 스페이서(GS(1))의 상부는 일부 리세스될 수 있다. 즉, 상기 제 1 게이트 스페이서(GS(1))의 상부에는 스페이서 리세스 영역(R2)이 형성될 수 있다. 구체적으로, 상기 제 1 게이트 스페이서(GS(1))은 상기 게이트 전극(GE)과 상기 콘택 패드(CA) 사이의 제 1 부분(30a), 상기 게이트 전극(GE)과 상기 소오스/드레인 콘택(LA) 사이의 제 2 부분(30b) 및 상기 제 2 부분(30b) 상의 제 3 부분(30c)을 포함할 수 있다. 상기 제 1 내지 제 3 부분들(30a, 30b, 30c)은 일체형으로 연결되어 상기 제 1 게이트 스페이서(GS(1)을 구성할 수 있다.
상기 제 1 부분(30a)은 제 1 폭(W1)을 가질 수 있다. 상기 제 2 부분(30b)은 제 2 폭(W2)을 가질 수 있다. 상기 제 2 부분(30b)의 하부에서는 상기 제 2 폭(W2)은 상기 제 1 폭(W1)과 같으나 위로 갈수록 작아질 수 있다. 상기 제 3 폭(W3)은 상기 제 1 폭(W1) 및 상기 제 2 폭(W2) 보다 작을 수 있다. 이로써 상기 제 3 부분(30c)은 상기 제 2 부분(30b)의 상부면(30bu)의 일부를 덮지 않고 노출시킬 수 있다. 상기 스페이서 리세스 영역(R2)의 바닥면은 상기 제 2 부분(30b)의 상부면(30bu)에 해당할 수 있다. 상기 스페이서 리세스 영역(R2)의 측벽은 상기 제 3 부분(30c)의 측벽에 해당할 수 있다.
반면에 제 1 게이트 패턴(GP(1))의 제 2 측벽(GPS2)을 덮는 상기 제 2 게이트 스페이서(GS(2))는 상기 스페이서 리세스 영역(R2)을 가지지 않을 수 있다. 상기 제 2 게이트 스페이서(GS(2))의 상부면은 제 4 폭(W4)을 가질 수 있다. 상기 제 4 폭(W4)은 상기 제 3 폭(W3) 보다 클 수 있다.
도 2a를 참조하면, 상기 제 2 부분(30b)의 측벽은 제 1 절연 스페이서(21s)로 덮일 수 있다. 상기 제 1 절연 스페이서(21s)의 측벽은 제 2 절연 스페이서(23a)로 덮일 수 있다. 상기 제 3 부분(30c)의 측벽은 제 3 절연 스페이서(23b)로 덮일 수 있다. 상기 제 3 절연 스페이서(23b)은 제 1 절연 스페이서(21s) 및 제 2 절연 스페이서(23a)과 이격될 수 있다. 상기 제 3 절연 스페이서(23b)와 소오스/드레인 콘택(LA) 사이에는 상기 매립 절연 패턴(25p)이 개재될 수 있다. 상기 매립 절연 패턴(25p)은 상기 제 1 및 제 2 절연 스페이서들(21s, 23a)의 상단들을 덮을 수 있다. 상기 매립 절연 패턴(25p)은 상기 제 2 부분(30b)의 상부면(30bu)과 상기 제 3 절연 스페이서(23b)의 측면을 덮을 수 있다.
또는 도 2c처럼, 제 2 절연 스페이서(23a)와 제 3 절연 스페이서(23b)은 서로 일체형으로 연결될 수 있다. 제 2 절연 스페이서(23a)의 하부 또는 제 3 절연 스페이서(23b)의 상부는 연장되어 제 2 부분(30b)과 매립 절연 패턴(25p) 사이로 개재되어 제 2 부분(30b)의 상부면(30bu)과 접할 수 있다.
상기 제 3 절연 스페이서(23b)은 제 5 폭(W5)(또는 두께)을 가질 수 있다. 상기 제 3 절연 스페이서(23b)와 소오스/드레인 콘택(LA) 사이에서 상기 매립 절연 패턴(25p)은 제 6 폭(W6)을 가질 수 있다. 상기 제 6 폭(W6)은 상기 제 5 폭(W5)보다 클 수 있다. 상기 제 1, 2, 4 절연 스페이서들(21s, 23a, 23c)은 각각 상기 제 5 폭(W5)과 동일/유사한 폭(또는 두께)을 가질 수 있다.
다시 도 1a 및 도 1b를 참조하면, 제 2 게이트 패턴(GP(2))의 양 측벽을 덮는 게이트 스페이서들(GS)은 도 2a 및 도 2b의 제 1 게이트 스페이서(GS(1))와 같은 형태를 가질 수 있다. 상기 매립 절연 패턴(25p)은 평면적으로 소오스/드레인 콘택(LA)을 둘러싸는 폐곡선 또는 링 형태를 가질 수 있다. 상기 제 3 절연 스페이서(23b)와 소오스/드레인 콘택(LA) 사이에 개재된 상기 매립 절연 패턴(25p)의 일부는 '절연 스페이서'로도 명명될 수 있다.
본 발명에 따른 반도체 소자에서는 게이트 콘택(CB)와 소오스/드레인 콘택(LA) 사이에, 게이트 스페이서(GS) 뿐만 아니라 절연 스페이서들(21s, 23a, 23b) 및 매립 절연 패턴(25p)이 개재되어, 게이트 전극(GE)/게이트 콘택(CB)와 소오스/드레인 콘택(LA) 간의 쇼트를 방지할 수 있다. 또한 매립 절연 패턴(25p)과 제 1 절연 스페이서(21s)가, 상기 게이트 스페이서(GS) 및/또는 상기 제 2 및 제 3 절연 스페이서들(23a, 23b)과 다른 물질을 포함할 수 있어, 게이트 전극(GE)/게이트 콘택(CB)와 소오스/드레인 콘택(LA) 간의 기생 정전 용량을 낮춰, 신호 간섭을 최소화할 수 있다. 이로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 15a는 도 1a의 평면을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 3b 내지 도 15b는 도 3a 내지 도 15a를 각각 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(1)을 식각하여 상기 기판(1)으로부터 활성 핀들(AF)을 형성한다. 상기 활성 핀들(AF) 옆에 상기 기판(1) 상에 소자분리막(3)을 형성할 수 있다. 상기 활성 핀들(AF)을 가로지르는 더미 게이트 패턴들(미도시)과 이들의 측벽을 덮는 게이트 스페이서들(GS)을 형성한다. 상기 게이트 스페이서들(GS) 옆에 노출된 상기 활성 핀(AF)을 식각하여 핀 리세스 영역들(R1)을 형성할 수 있다. SEG(Selective Epitaxial Growth) 공정과 인시튜 도핑 공정을 진행하여 상기 핀 리세스 영역들(R1)에 각각 소오스/드레인 패턴(SD)을 형성할 수 있다. 상기 더미 게이트 패턴들(미도시)을 제거하고 상기 더미 게이트 패턴들이 있던 곳에 각각 게이트 패턴들(GP)을 형성할 수 있다. 상기 게이트 패턴들(GP)과 상기 소오스/드레인 패턴들(SD)을 덮는 층간절연막(IL)을 형성한다. 상기 층간절연막(IL)은 예를 들면 TEOS(Tetraethyl orthosilicate)를 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 층간절연막(IL) 상에 제 1 마스크 패턴(MK1)을 형성한다. 상기 제 1 마스크 패턴(MK1)은 제 1 개구부(OP1)를 가질 수 있다. 상기 제 1 개구부(OP1)는 적어도 3개의 게이트 패턴들(GP) 및 이들 사이의 소오스/드레인 패턴들(SD)과 중첩되도록 넓게 형성될 수 있다. 상기 제 1 마스크 패턴(MK1)은 상기 층간절연막(IL)과 식각 선택비를 가지는 물질로, 예를 들면 포토레지스트 패턴, 폴리실리콘, SOH(Spin on Hardmask), SOC(Spin on Carbon), ACL(Amorphous Carbon Layer) 중에 적어도 하나를 포함할 수 있다. 상기 제 1 마스크 패턴(MK1)을 식각 마스크로 이용하여 상기 층간절연막(IL)을 이방성 식각하여, 상기 층간절연막(IL)에 상기 게이트 캐핑 패턴들(GC)의 상부면들을 노출시키는 제 1 트렌치(TR1)과 상기 제 1 트렌치(TR1) 바닥에 위치하는 복수개의 패드홀들(SH1)을 형성할 수 있다. 상기 패드홀들(SH1)은 상기 게이트 패턴들(GP) 사이에서 상기 소오스/드레인 패턴들(SD)을 각각 노출시킬 수 있다. 상기 패드홀들(SH1)에 의해 상기 게이트 패턴들(GP)의 측벽들이 노출될 수 있다. 상기 이방성 식각 공정에 의해, 도 4b의 C-C' 단면처럼, 상기 소오스/드레인 패턴들(SD)의 상부도 식각될 수 있다. 상기 패드홀들(SH1)은 SAC(Self-Align Contact) 식각 방식으로 형성될 수 있다.
종래에는 상기 제 1 마스크 패턴(MK1)의 제 1 개구부(OP1)가 상기 소오스/드레인 패턴들(SD)과 각각 중첩되는 복수개의 작은 홀들 형태로 형성되고, 이를 이용하여 식각 공정을 진행하면 상기 제 1 트렌치(TR1)가 형성되지 않고 상기 게이트 패턴들(GP) 사이의 패드홀들(SH1)만 형성될 수 있다. 즉, 제 2 게이트 패턴(GP(2)) 상에 층간절연막(IL)의 일부가 남을 수 있다. 상기 게이트 패턴들(GP) 간의 간격이 좁아질 수록, 종래의 공정에서는 패드홀들(SH1)의 낫오픈(not open) 문제가 발생할 확률이 커질 수 있다.
그러나 본 발명에서는 상기 제 1 개구부(OP1)가 상대적으로 넓게 형성되어, 상기 층간절연막(IL)에 패드 홀들(SH1)을 연결할 수 있는 제 1 트렌치(TR1)이 형성되어 상기 패드홀들(SH1)을 식각할 때 에천트의 공급이 보다 원할해질 수 있어, 패드홀들(SH1)의 낫오픈(not open) 문제가 발생할 확률이 줄어들 수 있다. 이로써 본 발명에서는 공정 불량을 감소시켜 수율을 향상시키고, 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 4a 및 도 4b, 그리고 도 5a 및 도 5b를 참조하면, 상기 제 1 마스크 패턴(MK1)을 제거하여 상기 층간절연막(IL)의 상부면을 노출시킬 수 있다. 그리고 상기 기판(1)의 전면 상에 도전막을 적층하여 상기 제 1 트렌치(TR1)과 상기 패드홀들(SH1)을 채운다. 그리고 CMP 공정을 진행하여, 상기 게이트 캐핑 패턴들(GC) 상의 층간절연막(IL)과 도전막을 제거하여 상기 게이트 캐핑 패턴들(GC)의 상부면을 노출시킬 수 있다. 그리고 상기 도전막에 대하여 에치백 공정을 진행하여 상기 패드홀들(SH1) 하부를 채우는 콘택 패드들(CA)을 형성할 수 있다. 이때 상기 콘택 패드들(CA)의 상부면은 상기 게이트 전극(GE)의 상부면보다 낮게 형성될 수 있다. 상기 콘택 패드들(CA) 상에서 상기 게이트 스페이서들(GS) 및 상기 층간절연막(IL)의 측벽들이 노출될 수 있다.
도 5a 및 도 5b, 그리고 도 6a 및 도 6b를 참조하면, 상기 기판(1)의 전면 상에 제 1 스페이서막(21)을 콘포말하게 적층한다. 상기 제 1 스페이서막(21)은 예를 들면 상기 게이트 스페이서(GS)와 식각 선택성을 가지는 물질(예를 들면 실리콘 산화막, Al2O3)으로 형성될 수 있다. 상기 제 1 스페이서막(21)은 CVD 또는 ALD 방법으로 형성될 수 있다. 상기 제 1 스페이서막(21) 상에 제 2 개구부(OP2)를 가지는 제 2 마스크 패턴(MK2)을 형성할 수 있다. 상기 제 2 개구부(OP2)는 상기 제 1 개구부(OP1)와 거의 동일한 위치와 동일한 형태를 가질 수 있다. 상기 제 2 마스크 패턴(MK2)을 식각 마스크로 이용하여 상기 제 1 스페이서막(21)에 대하여 이방성 식각 공정을 진행하여 상기 콘택 패드(CA) 상의 상기 패드홀(SH1)의 내측벽(즉, 게이트 스페이서들(GS)의 측벽들)을 부분적으로 덮는 제 1 절연 스페이서들(21s)을 형성할 수 있다. 상기 제 1 절연 스페이서들(21s)은 상기 게이트 스페이서들(GS)의 상부 측벽과 상부면을 노출시킬 수 있다.
상기 제 2 마스크 패턴(MK2)의 상기 제 2 개구부(OP2)도 상기 제 1 개구부(OP1) 처럼 넓게 형성되므로, 위에서 설명한 바와 같이, 본 단계에서 낫 오픈(Not open) 문제를 방지할 수 있다.
도 6a 및 도 6b, 그리고 도 7a 및 도 7b를 참조하면, 상기 게이트 스페이서들(GS)에 대하여 측면 에치 공정(Lateral etch process)을 진행하여 상기 게이트 스페이서들(GS) 상에 스페이서 리세스 영역들(R2)을 형성할 수 있다. 이때 상기 게이트 캐핑 패턴(GC)의 일부도 식각되며, 상기 게이트 캐핑 패턴(GC)의 모서리들이 라운드질 수 있다. 이때 상기 제 1 절연 스페이서들(21s)로 덮이는 상기 게이트 스페이서들(GS)의 부분들은 보호되어, 식각되지 않을 수 있다. 상기 스페이서 리세스 영역들(R2)의 형성에 의해 상기 패드홀들(SH1)의 상부가 넓어질 수 있다. 이로써 좁은 간격에 따른 후속 공정에서 낫오픈(not open) 문제를 해결하기 용이하다. 상기 제 2 개구부(OP2)에 노출되는 상기 게이트 스페이서들(GS)은 도 2a 및 도 2b를 참조하여 설명한 제 1 내지 제 3 부분들(30a, 30b, 30c)을 가지도록 형성될 수 있다.
도 7a 및 도 7b, 그리고 도 8a 및 도 8b를 참조하면, 상기 기판(1)의 전면 상에 제 2 스페이서막을 콘포말하게 적층한 후 이방성 식각 공정을 진행할 수 있다. 이로써 제 2 내지 제 4 절연 스페이서들(23a~23c)이 형성될 수 있다. 상기 제 2 절연 스페이서(23a)은 상기 제 1 절연 스페이서(21s)의 측벽을 덮도록 형성되고, 상기 제 3 절연 스페이서(23b)은 상기 스페이서 리세스 영역(R2)의 측벽을 덮도록 형성될 수 있다. 상기 제 4 절연 스페이서(23c)은 상기 제 2 마스크 패턴(MK2)의 측벽을 덮도록 형성될 수 있다. 도 8b의 C-C' 단면에서 상기 제 4 절연 스페이서(23c)은 연장되어 상기 층간절연막(IL)의 측벽 그리고 상기 제 1 절연 스페이서(21s)의 측벽도 덮을 수 있다.
도 8a 및 도 8b, 그리고 도 9a 및 도 9b를 참조하면, 상기 기판(1)의 전면 상에 매립 절연막(25)을 형성하여 상기 패드홀들(SH1)과 제 2 개구부(OP2)을 채울 수 있다. 상기 매립 절연막(25)은 매립 특성이 좋으면서 상기 게이트 캐핑 패턴(GC)과 식각 선택성을 가지는 물질로 형성될 수 있다. 바람직하게는 상기 매립 절연막(25)은 SiOC로 형성될 수 있다.
도 9a 및 도 9b, 그리고 도 10a 및 도 10b를 참조하면, CMP 공정을 진행하여 상기 게이트 캐핑 패턴(GC) 상의 제 1 스페이서막(21), 상기 제 2 마스크 패턴(MK2) 및 상기 매립 절연막(25)을 제거하고, 상기 패드홀들(SH1) 안에 매립 절연 패턴들(25p)을 형성할 수 있다. 이때 상기 층간절연막(IL)과 상기 게이트 캐핑 패턴(GC)의 상부면들이 노출될 수 있다. 상기 매립 절연 패턴들(25p)은 상기 스페이서 리세스 영역(R2)도 덮을 수 있다.
도 10a 및 도 10b, 그리고 도 11a 및 도 11b를 참조하면, 상기 층간절연막(IL) 상에 제 3 마스크 패턴(MK3)을 형성한다. 상기 제 3 마스크 패턴(MK3)은 상기 게이트 캐핑 패턴들(GC)의 상부면들을 노출시키는 제 3 개구부들(OP3)을 포함할 수 있다. 상기 제 3 개구부들(OP3)의 폭은 상기 게이트 캐핑 패턴들(GC)의 폭보다 넓게 형성될 수 있다. 이로써 상기 제 3 개구부들(OP3)은 상기 매립 절연 패턴들(25p)의 일부와 게이트 스페이서(GS)의 일부도 노출시킬 수 있다.
도 11a 및 도 11b, 그리고 도 12a 및 도 12b를 참조하면, 상기 층간절연막(IL) 상에 제 3 마스크 패턴(MK3)을 형성한다. 상기 제 3 마스크 패턴(MK3)을 식각 마스크로 이용하여 상기 게이트 캐핑 패턴들(GC)을 식각하여 게이트 전극(GE)을 노출시키는 게이트 콘택홀(GH)을 형성할 수 있다. 이때, 상기 매립 절연 패턴들(25p)의 일부와 상기 제 3 절연 스페이서(23b)의 일부도 식각될 수 있다. 상기 게이트 콘택홀(GH)도 SAC 식각 공정 방식으로 형성될 수 있다. 이로써 게이트 콘택(CB)의 오정렬을 방지할 수 있다.
도 12a 및 도 12b, 그리고 도 13a 및 도 13b를 참조하면, 상기 제 3 마스크 패턴(MK3)을 제거할 수 있다. 그리고 상기 층간절연막(IL) 상에 제 4 마스크 패턴(MK4)을 형성할 수 있다. 상기 제 4 마스크 패턴(MK4)는 상기 게이트 콘택홀들(GH)을 채우되 상기 매립 절연 패턴들(25p)의 일부를 노출시키는 제 4 개구부들(OP4)을 포함할 수 있다. 상기 제 4 마스크 패턴(MK4)는 매립 특성이 좋은 SOH(Spin on Hardmask)로 형성될 수 있다. 상기 제 4 개구부들(OP4)은 각각 상기 패드홀(SH1)과 중첩될 수 있다.
도 13a 및 도 13b, 그리고 도 14a 및 도 14b를 참조하면, 상기 제 4 마스크 패턴(MK4)을 식각 마스크로 이용하여 상기 매립 절연 패턴들(25p)의 일부를 제거하여 상기 콘택 패드들(CA)의 상부면을 노출시키는 소오스/드레인 콘택홀(CH)을 형성할 수 있다. 도 14b의 A-A' 단면에서 상기 소오스/드레인 콘택홀(CH)에 의해 상기 제 2 절연 스페이서(23a)의 측벽이 노출될 수 있다. 또한 상기 스페이서 리세스 영역(R2) 안에 매립 절연 패턴들(25p)의 일부가 남을 수 있다. 상기 소오스/드레인 콘택홀(CH)을 형성할 때, 상기 제 2 절연 스페이서(23a)은 상기 제 1 절연 스페이서(21s) 및 게이트 스페이서(GS)가 식각되는 것을 방지하고 보호하는 역할을 할 수 있다. 이로써 후속에 형성되는 게이트 콘택(CB)과 소오스/드레인 콘택(LA) 간의 쇼트가 방지될 수 있다. 상기 소오스/드레인 콘택홀(CH)도 SAC 식각 공정 방식으로 형성될 수 있다. 이로써 소오스/드레인 콘택(LA)의 오정렬을 방지할 수 있다.
도 14a 및 도 14b, 그리고 도 15a 및 도 15b를 참조하면, 상기 제 4 마스크 패턴(MK4)을 제거하여 상기 게이트 콘택홀(GH) 안의 게이트 전극(GE)을 노출시킬 수 있다. 상기 제 4 마스크 패턴(MK4)은 애싱 공정으로 제거될 수 있다. 도시하지는 않았지만, 상기 기판(1)의 전면 상에 도전막을 적층하여 상기 게이트 콘택홀(GH)과 상기 소오스/드레인 콘택홀(CH)을 채울 수 있다. 그리고 CMP 공정을 진행하여 상기 층간절연막(IL) 상의 도전막을 제거하고, 도 1a 및 도 1b와 같이, 상기 게이트 콘택홀(GH) 안에 게이트 콘택(CB)을 형성하고 상기 소오스/드레인 콘택홀(CH) 안에 소오스/드레인 콘택(LA)을 형성할 수 있다. 상기 CMP 공정에서 상기 층간절연막(IL), 상기 게이트 스페이서들(GS), 상기 제 3 및 제 4 절연 스페이서들(23b, 23c) 및 상기 매립 절연 패턴(25p)의 상부들도 일부 제거될 수 있다. 이로써 도 1a 및 도 1b의 반도체 소자를 제조할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에서는 낫오픈 문제를 방지함과 동시에 쇼트를 방지할 수 있다. 또한 콘택홀들이 SAC 식각 공정 방식으로 형성되어 콘택들의 오정렬을 방지할 수 있다. 이로써 수율을 향상시키고 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 16a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 16b는 본 발명의 실시예들에 따라 도 16a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다. 도 16b의 반도체 소자는 FinFET 소자의 일 예에 해당할 수 있다.
도 16a 및 도 16b를 참조하면, 본 예에 따른 반도체 소자는 제 5 절연 스페이서(32)를 더 포함할 수 있다. 도 16b의 A-A' 단면에서 상기 제 5 절연 스페이서(32)는 게이트 콘택홀(GH)의 내측벽을 덮을 수 있다. 상기 제 5 절연 스페이서(32)는 게이트 콘택(CB)와 게이트 스페이서(GS) 사이에 개재될 수 있다. 또한 도 16b의 A-A' 단면에서 상기 제 5 절연 스페이서(32)는 제 2 절연 스페이서(23a)과 소오스/드레인 콘택(LA) 사이 그리고 매립 절연 패턴(25p)과 소오스/드레인 콘택(LA) 사이에 개재될 수 있다. 도 16b의 B-B' 단면에서 상기 제 5 절연 스페이서(32)는 게이트 콘택(CB)와 게이트 캐핑 패턴(GC) 사이에 개재될 수 있다. 도 16b의 C-C' 단면에서 상기 제 5 절연 스페이서(32)는 매립 절연 패턴(25p)과 소오스/드레인 콘택(LA) 사이에 개재될 수 있다. 상기 제 5 절연 스페이서(32)는 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 막으로 형성될 수 있다. 그 외의 구조는 도 1a, 1b, 2a, 및 2b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16a 및 도 16b의 반도체 소자는 도 15a 및 도 15b의 상태에서 상기 기판(1)의 전면 상에 제 3 스페이서막을 콘포말하게 형성하고 이방성 식각하여 상기 제 5 절연 스페이서들(32)을 형성할 수 있다. 그 외의 공정은 도 3a 내지 도 15b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17은 본 발명의 실시예들에 따라 도 1a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 17을 참조하면, 도 1b의 반도체 소자에서 제 2 내지 제 4 절연 스페이서들(23a, 23b, 23c)은 생략될 수 있다. 이로써 제 1 절연 스페이서(23s)는 소오스/드레인 콘택(LA)과 직접 접할 수 있다. 소오스/드레인 콘택(LA)과 게이트 콘택(CB) 사이에서 매립 절연 패턴(25p)은 상기 소오스/드레인 콘택(LA)과 직접 접할 수 있다. 그 외의 구성은 도 1a 및 도 1b를 참조하여 설명한 바와 동일/유사할 수 있다. 도 17의 반도체 소자는 도 8a 및 도 8b의 제조 과정을 생략하고 도 9a 내지 도 15b의 후속 공정을 진행함으로써 제조될 수 있다.
도 18a은 본 발명의 실시예들에 따라 도 1a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다. 도 18a의 반도체 소자는 MBCFET®(Multi bridge channel field effect transistor) 소자의 일 예에 해당할 수 있다.
도 18a를 참조하면, 활성 핀(AF) 상에는 서로 이격된 반도체 패턴들(CP)이 차례로 적층될 수 있다. 반도체 패턴들(CP)은 활성 핀(AF)과 이격될 수 있다. 반도체 패턴들(CP)은 바람직하게는 실리콘을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 반도체 패턴들(CP)의 상부면과 측면을 덮을 수 있다. 반도체 패턴들(CP)의 폭은 서로 다를 수 있다.
상기 게이트 전극(GE)의 일부는 반도체 패턴들(CP) 사이로 연장될 수 있다. 게이트 절연막(GO)은 반도체 패턴들(CP)을 감쌀 수 있다. 반도체 패턴들(CP)의 측벽들은 소오스/드레인 패턴(SD)과 접할 수 있다. 그 외의 구성은 도 1b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 18b는 본 발명의 실시예들에 따라 도 1a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다. 도 18b의 반도체 소자는 MBCFET®(Multi bridge channel field effect transistor) 소자의 일 예에 해당할 수 있다.
도 18b를 참조하면, 본 예에 따른 반도체 소자는 반도체 패턴들(CP) 아래에서, 게이트 전극(GE)의 일부를 감싸는 게이트 절연막(GO)과 소오스/드레인 패턴(SD) 사이에 개재되는 베리어 절연 패턴(BP)을 더 포함할 수 있다. 상기 베리어 절연 패턴(BP)은 상기 게이트 절연막(GO)과 다른 물질로 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 베리어 절연 패턴(BP)은 게이트 전극(GE)의 일부와 소오스/드레인 패턴(SD) 간의 브릿지를 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다. 그 외의 구성은 도 18a를 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판을 가로지르며, 차례로 적층된 게이트 절연막, 게이트 전극, 게이트 캐핑 패턴을 포함하는 게이트 패턴;
    상기 게이트 패턴의 측벽을 덮는 게이트 스페이서;
    상기 게이트 패턴의 일 측에 상기 기판에 배치되는 소오스/드레인 패턴;
    상기 소오스/드레인 패턴 상에 배치되며 상기 게이트 전극의 상부면 보다 낮은 상부면을 가지는 콘택 패드;
    상기 콘택 패드 상의 소오스/드레인 콘택; 및
    상기 게이트 스페이서와 상기 소오스/드레인 콘택 사이에 개재되며 상기 소오스/드레인 콘택을 둘러싸는 제 1 절연 스페이서를 포함하되,
    상기 게이트 스페이서는
    상기 게이트 전극과 상기 소오스/드레인 패턴 사이에 위치하며 제 1 폭을 가지는 제 1 부분;
    상기 제 1 부분으로부터 연장되어 상기 게이트 전극과 상기 소오스/드레인 콘택 사이에 위치하며 상기 제 1 폭을 가지는 제 2 부분; 및
    상기 제 2 부분 상에 위치하며 상기 제 1 폭보다 좁은 제 2 폭을 가지는 제 3 부분을 포함하고,
    상기 제 1 절연 스페이서는 상기 제 3 부분과 상기 소오스/드레인 콘택 사이에 위치하되 상기 제 1 부분과 상기 콘택 패드 사이 그리고 상기 제 2 부분과 상기 소오스/드레인 콘택 사이에는 부재한(absent) 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 절연 스페이서는 상기 제 2 부분의 상부면과 접하되 상기 제 3 부분과 이격되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 절연 스페이서는 SiOC를 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 2 부분과 상기 소오스/드레인 콘택 사이에 개재되되, 상기 제 3 부분과 이격되는 제 2 절연 스페이서를 더 포함하되,
    상기 제 2 절연 스페이서는 상기 제 1 절연 스페이서 및 상기 게이트 스페이서와 다른 물질을 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제 1 절연 스페이서는 제 3 폭을 가지고,
    상기 제 2 절연 스페이서는 상기 제 3 폭보다 작은 제 4 폭을 가지는 반도체 소자.
  6. 제 4 항에 있어서,
    상기 제 2 절연 스페이서와 상기 소오스/드레인 콘택 사이에 개재되는 제 3 절연 스페이서를 더 포함하되,
    상기 제 3 절연 스페이서는 상기 제 1 절연 스페이서 및 상기 제 2 절연 스페이서와 다른 물질을 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제 3 부분과 상기 제 1 절연 스페이서 사이에 개재되며 상기 제 2 부분의 상부면을 일부 노출시키는 제 4 절연 스페이서를 더 포함하되,
    상기 제 4 절연 스페이서는 상기 제 3 절연 스페이서와 동일한 물질을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 1 절연 스페이서와 상기 소오스/드레인 콘택 사이, 그리고 상기 제 3 절연 스페이서와 상기 소오스/드레인 콘택 사이에 개재되는 제 5 절연 스페이서를 더 포함하는 반도체 소자.
  9. 기판 상에 돌출된 활성 핀;
    상기 활성 핀을 가로지르며, 차례로 적층된 게이트 절연막, 게이트 전극, 게이트 캐핑 패턴을 포함하는 게이트 패턴;
    상기 게이트 패턴의 일 측에 상기 기판에 배치되는 소오스/드레인 패턴;
    상기 소오스/드레인 패턴 상에 배치되며 상기 게이트 전극의 상부면 보다 낮은 상부면을 가지는 콘택 패드;
    상기 콘택 패드 상의 소오스/드레인 콘택;
    상기 게이트 패턴과 상기 콘택 패드 사이의 제 1 부분, 상기 게이트 패턴과 상기 소오스/드레인 콘택 사이에 개재되는 제 2 부분, 및 상기 제 2 부분 상에 위치하며 상기 제 2 부분보다 작은 폭의 제 3 부분을 가지는 게이트 스페이서; 및
    상기 제 2 부분과 상기 소오스/드레인 콘택 사이의 제 1 절연 스페이서 및 제 2 절연 스페이서; 및
    상기 제 3 부분과 상기 소오스/드레인 콘택 사이의 제 3 절연 스페이서 및 제 4 절연 스페이서를 포함하되,
    상기 제 4 절연 스페이서의 폭은 상기 제 1 내지 제 3 절연 스페이서들 각각의 폭보다 큰 반도체 소자.
  10. 기판을 가로지르며, 차례로 적층된 게이트 절연막, 게이트 전극, 게이트 캐핑 패턴을 포함하는 게이트 패턴, 상기 게이트 패턴은 서로 반대되는 제 1 측벽과 제 2 측벽을 가지고;
    상기 게이트 패턴의 상기 제 1 측벽에 인접한 상기 기판에 배치되는 소오스/드레인 패턴;
    상기 소오스/드레인 패턴 상에 배치되며 상기 게이트 전극의 상부면 보다 낮은 상부면을 가지는 콘택 패드;
    상기 콘택 패드 상의 소오스/드레인 콘택;
    상기 게이트 패턴의 상기 제 1 측벽을 덮는 제 1 게이트 스페이서; 및
    상기 게이트 패턴의 상기 제 2 측벽을 덮는 제 2 게이트 스페이서를 포함하되,
    상기 제 1 게이트 스페이서는 상기 게이트 패턴과 상기 콘택 패드 사이의 제 1 부분, 상기 게이트 패턴과 상기 소오스/드레인 콘택 사이에 개재되는 제 2 부분, 및 상기 제 2 부분 상에 위치하며 상기 제 2 부분보다 작은 폭의 제 3 부분을 가지고,
    상기 제 3 부분의 폭은 상기 제 2 게이트 스페이서의 폭보다 작은 반도체 소자.
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