KR20190138931A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20190138931A
KR20190138931A KR1020180065260A KR20180065260A KR20190138931A KR 20190138931 A KR20190138931 A KR 20190138931A KR 1020180065260 A KR1020180065260 A KR 1020180065260A KR 20180065260 A KR20180065260 A KR 20180065260A KR 20190138931 A KR20190138931 A KR 20190138931A
Authority
KR
South Korea
Prior art keywords
pattern
contact
contact pattern
channel
spacer
Prior art date
Application number
KR1020180065260A
Other languages
English (en)
Other versions
KR102529229B1 (ko
Inventor
송현승
김효진
박경미
전휘찬
하승석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180065260A priority Critical patent/KR102529229B1/ko
Priority to US16/225,122 priority patent/US11380791B2/en
Priority to CN201910124739.6A priority patent/CN110581130A/zh
Publication of KR20190138931A publication Critical patent/KR20190138931A/ko
Priority to US17/857,608 priority patent/US20220336661A1/en
Application granted granted Critical
Publication of KR102529229B1 publication Critical patent/KR102529229B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Abstract

반도체 소자는, 기판 상에 제1 불순물 영역이 구비된다. 상기 기판 표면으로부터 돌출되는 채널 패턴이 구비된다. 상기 채널 패턴 상에 제2 불순물 영역이 구비된다. 상기 채널 패턴 측벽 및 채널 패턴 양 측의 기판 표면 상에, 게이트 절연 패턴 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 제2 불순물 영역의 상부면과 접촉하는 제1 콘택 패턴이 구비된다. 상기 게이트 전극의 일부 표면과 접촉하는 제2 콘택 패턴이 구비된다. 상기 제1 콘택 패턴 및 제2 콘택 패턴 사이에 배치되고, 상기 제2 콘택 패턴의 적어도 일부분의 측벽을 둘러싸고, 상기 제1 콘택 패턴의 측벽 및 제2 콘택 패턴의 측벽과 각각 접촉하는 스페이서가 구비된다. 상기 반도체 소자는 제1 및 제2 콘택 패턴을 형성하기 위하여 요구되는 수평 면적이 감소될 수 있다.

Description

반도체 소자{A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게, 본 발명은 수직 전계 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
최근에는, 수직 전계 트랜지스터를 포함하는 고집적화된 반도체 소자가 요구되고 있다. 상기 수직 전계 트랜지스터는 채널 패턴의 상, 하부에 형성되는 불순물 영역들과 상기 채널 패턴을 둘러싸는 게이트 전극에 각각 콘택 패턴들이 구비될 수 있다.
본 발명의 과제는 고집적화된 수직 전계 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 제1 불순물 영역이 구비된다. 상기 기판 표면으로부터 돌출되는 채널 패턴이 구비된다. 상기 채널 패턴 상에 제2 불순물 영역이 구비된다. 상기 채널 패턴 측벽 및 채널 패턴 양 측의 기판 표면 상에, 게이트 절연 패턴 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 제2 불순물 영역의 상부면과 접촉하는 제1 콘택 패턴이 구비된다. 상기 게이트 전극의 일부 표면과 접촉하는 제2 콘택 패턴이 구비된다. 상기 제1 콘택 패턴 및 제2 콘택 패턴 사이에 배치되고, 상기 제2 콘택 패턴의 적어도 일부분의 측벽을 둘러싸고, 상기 제1 콘택 패턴의 측벽 및 제2 콘택 패턴의 측벽과 각각 접촉하는 스페이서가 구비된다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 제1 불순물 영역이 구비된다. 상기 기판 표면으로부터 돌출되고 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 배열되는 복수의 채널 패턴들이 구비된다. 상기 채널 패턴들 상에 각각 제2 불순물 영역들이 구비된다. 상기 채널 패턴들의 측벽 및 채널 패턴들 사이의 기판 표면 상에, 게이트 절연 패턴 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 제2 불순물 영역들의 상부면과 접촉하는 하나의 제1 콘택 패턴이 구비된다. 상기 게이트 전극의 일부 표면과 접촉하는 제2 콘택 패턴이 구비된다. 상기 제1 콘택 패턴 및 제2 콘택 패턴 사이에 배치되고, 상기 제2 콘택 패턴의 적어도 일부분의 측벽을 둘러싸고, 상기 제1 및 제2 콘택 패턴들을 서로 절연시키는 스페이서가 구비된다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 제1 불순물 영역이 구비된다. 상기 기판 표면으로부터 돌출되는 복수의 채널 패턴들이 구비된다. 상기 채널 패턴들 상에 각각 제2 불순물 영역들이 구비된다. 상기 채널 패턴들의 측벽 및 채널 패턴들 사이의 기판 표면 상에, 게이트 절연 패턴 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 제2 불순물 영역들의 상부면 전체와 접촉하고, 상기 제2 불순물 영역들의 상부면 및 제2 불순물 영역들 사이 부위를 덮는 하나의 제1 콘택 패턴이 구비된다. 상기 게이트 전극의 표면과 접촉하는 제2 콘택 패턴이 구비된다. 상기 제2 콘택 패턴의 적어도 일부분의 측벽을 둘러싸고, 적어도 상기 제1 콘택 패턴 측벽 및 상기 제2 불순물 영역의 측벽을 덮는 형상을 갖는 스페이서가 구비된다.
예시적인 실시예들에 따른 반도체 소자에서, 상기 제1 콘택 패턴 및 제2 콘택 패턴은 상기 스페이서를 사이에 두고 매우 인접하게 배치될 수 있다. 때문에, 상기 제1 및 제2 콘택 패턴들을 형성하기 위하여 요구되는 기판의 수평 면적이 감소될 수 있다.
도 1, 2 및 3은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도, 사시도 및 평면도이다.
도 4 및 도 5는 각각 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도들이다.
도 6은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 7 내지 도 19는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 20은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 21 내지 도 24는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 25는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 26 내지 도 31은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 32는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 33 내지 도 36은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 37 및 38은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도 및 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. 본 명세서에서, 기판 상면에 수직한 방향을 수직 방향으로, 기판 상면에 수평한 방향을 수평 방향으로 정의하며, 상기 수평 방향 중에서 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1, 2 및 3은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도, 사시도 및 평면도이다. 도 4 및 도 5는 각각 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도들이다.
도 1은 도 3의 I-I'를 절단한 단면도들이다. 도 2는 상기 반도체 소자의 일부분의 사시도이다. 도 3은 반도체 소자의 주요 구성 요소만 개시되며, 일부 구성요소는 생략된다.
상기 반도체 소자는 기판 표면으로부터 수직 방향으로 채널이 형성되는 하나의 수직 전계 효과 트랜지스터를 포함할 수 있다.
도 1 내지 도 3을 참조하면, 기판(100) 상에 제1 불순물 영역(102)이 구비될 수 있다. 상기 기판(100) 표면으로부터 수직 방향으로 돌출되는 복수의 채널 패턴들(106)이 구비될 수 있다. 상기 채널 패턴들(106) 상에는 제2 불순물 영역들(108)이 구비될 수 있다. 상기 채널 패턴들(106)의 측벽 및 채널 패턴들(106) 사이의 기판 표면 상에는 게이트 절연 패턴(110) 및 게이트 전극(112)을 포함하는 게이트 구조물(113)을 포함할 수 있다. 상기 제2 불순물 영역들(108)과 접촉하는 제1 콘택 패턴(128)과, 상기 게이트 전극(112)과 접촉하는 제2 콘택 패턴(134)이 구비될 수 있다. 상기 제1 및 제2 콘택 패턴들(128, 134) 사이에는 스페이서(130)가 구비될 수 있다. 또한, 제1 층간 절연막(116) 및 캡핑 패턴(114a)을 더 포함할 수 있다. 상기 제1 불순물 영역(102)과 전기적으로 연결되는 제3 콘택 패턴(180)을 더 포함할 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 상기 기판(100)의 일부 영역에는 소자 분리 패턴(101)이 구비될 수 있다. 따라서, 상기 기판(100)은 상기 소자 분리 패턴(101)에 의해 액티브 영역 및 필드 영역으로 구분될 수 있다. 이하에서는 상기 액티브 영역 내에 형성되는 하나의 수직 전계효과 트랜지스터에 대해 설명한다.
상기 제1 불순물 영역(102)은 수직 전계효과 트랜지스터의 소스/드레인 중 어느 하나로 제공될 수 있다. 상기 제1 불순물 영역(102)에는 트랜지스터의 도전형에 따라 N형 불순물 또는 P형 불순물이 도핑될 수 있다. 예시적인 실시예에서, 상기 제1 불순물 영역(102)은 기판(100) 상에 형성되는 제1 에피택셜 패턴 내에 형성될 수 있다. 일부 실시예에서, 상기 제1 불순물 영역(102)은 기판(100)의 상부에 형성될 수도 있다 .
상기 채널 패턴들(106)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 또한, 상기 채널 패턴들(106)은 상기 제2 방향으로 배열될 수 있다. 예시적인 실시예에서, 하나의 수직 전계효과 트랜지스터 내에는 2개 이상의 채널 패턴이 구비될 수 있다. 이하에서는, 상기 하나의 트랜지스터에 2개의 채널 패턴이 포함되는 것에 한하여 설명하지만, 이에 한정되지는 않는다. 일부 실시예에서, 하나의 수직 전계효과 트랜지스터 1개의 채널 패턴이 구비될 수도 있으며, 이는 도 38 및 도 39를 참조로 설명한다.
예시적인 실시예에서, 상기 채널 패턴(106)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 상기 채널 패턴(106)은 상기 기판(100)과 실질적으로 동일한 물질로 형성되거나 또는 상기 기판(100)과 다른 물질로 형성될 수 있다. 상기 채널 패턴(106)은 에피택셜 패턴을 포함할 수 있다.
상기 채널 패턴들(106) 상에는 각각 제2 불순물 영역(108)이 구비될 수 있다. 상기 제2 불순물 영역(108)은 수직 전계효과 트랜지스터의 소스/드레인 중 어느 하나로 제공될 수 있다. 상기 채널 패턴(106)이 복수개가 구비되므로, 상기 제2 불순물 영역(108)은 복수개가 구비될 수 있다. 또한, 상기 제2 불순물 영역(108)은 상기 제1 방향으로 연장될 수 있다. 상기 제2 불순물 영역(108)은 상기 제1 불순물 영역(102)과 동일한 타입의 불순물이 도핑될 수 있다.
예시적인 실시예에서, 상기 제2 불순물 영역(108)은 채널 패턴(106) 상에 형성되는 제2 에피택셜 패턴 내에 형성될 수 있다. 일부 실시예에서, 상기 제2 불순물 영역(108)은 상기 채널 패턴(106)의 상부 내에 형성될 수도 있다. 예시적인 실시예에서, 상기 제2 불순물 영역(108)은 상기 채널 패턴(106)보다 상기 제2 방향으로 더 넓은 폭을 가질 수 있다.
상기 채널 패턴(106) 및 제2 불순물 영역(108)이 적층되는 구조물들의 사이에는 제1 방향으로 연장되는 제1 트렌치가 생성될 수 있다.
상기 게이트 구조물(113)은 상기 채널 패턴들(106) 및 상기 채널 패턴들(106) 사이의 제1 불순물 영역(102)의 표면 프로파일을 따라 형성될 수 있다.
상기 게이트 절연 패턴(110)은 상기 채널 패턴들(106)의 측벽 및 상기 채널 패턴들(106) 사이의 제1 불순물 영역(102)의 표면 프로파일을 따라 형성될 수 있다. 상기 게이트 전극(112)은 상기 게이트 절연 패턴(110) 상에 컨포멀하게 형성될 수 있다.
상기 게이트 전극(112)은 상기 제1 및 제2 불순물 영역들(102, 108)과 각각 이격되게 배치될 수 있다. 예를들어, 상기 게이트 전극(112)은 상기 게이트 절연 패턴(110)에 의해 상기 제1 및 제2 불순물 영역들(102, 108)과 이격될 수 있다. 상기 게이트 전극(112)은 상기 채널 패턴들(106)의 제1 방향으로 배치되는 측벽들과 제2 방향으로 배치되는 측벽들 및 채널 패턴들(106) 사이 부위 상에 구비된다. 따라서, 상기 채널 패턴들(106) 상에 형성되는 게이트 전극(112)은 하나로 연결되는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 게이트 절연 패턴(110)은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 게이트 절연 패턴은 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 상기 게이트 전극(112)은 텅스텐, 코발트 등과 같은 금속을 포함할 수 있다. 상기 게이트 절연 패턴(110) 및 게이트 전극(112) 사이에는 일함수 조절막(도시안됨)이 더 구비될 수 있다. 상기 일함수 조절막은 예를들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등을 포함할 수 있다.
상기 캡핑 패턴(114a)은 상기 제2 불순물 영역(108)의 측벽 및 상기 게이트 구조물(113)의 표면을 덮을 수 있다. 상기 캡핑 패턴(114a)은 절연 물질을 포함할 수 있다. 상기 캡핑 패턴(114a)은 예를들어 실리콘 질화물을 포함할 수 있다.
상기 캡핑 패턴(114a) 상에는 상기 제1 층간 절연막(116)이 구비될 수 있다. 상기 제1 층간 절연막(116)은 상기 제1 트렌치의 내부를 완전하게 채우는 형상을 가질 수 있다. 상기 제1 층간 절연막(116)의 상부면은 상기 제2 불순물 영역(108)의 상부면보다 높을 수 있다.
상기 제1 콘택 패턴(128)은 상기 제1 층간 절연막(116)을 관통하면서 상기 제2 불순물 영역들(108)의 상부면과 접할 수 있다. 즉, 상기 제1 콘택 패턴(128)의 상부면은 상기 제1 층간 절연막(116)의 상부면과 동일한 평면 상에 위치할 수 있다. 상기 제1 콘택 패턴(128)의 저면은 제2 불순물 영역들(108)의 상부면 및 상기 제2 불순물 영역들(108) 사이의 제1 층간 절연막(116)과 접할 수 있다.
예시적인 실시예에서, 하나의 제1 콘택 패턴(128)은 상기 제2 불순물 영역들(108)의 상부면의 전체면 및 상기 제2 불순물 영역들(108)의 사이 부위 상에 형성될 수 있다.
상기 제1 콘택 패턴(128)은 제1 베리어 패턴(128a) 및 제1 금속 패턴(128b)을 포함할 수 있다. 상기 제1 베리어 패턴(128a)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 상기 제1 금속 패턴(128b)은 예를들어, 텅스텐, 코발트, 알루미늄, 구리 등을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 베리어 패턴(128a)은 상기 제1 층간 절연막(116), 캡핑 패턴(114a) 및 제2 불순물 영역(108) 상에 형성될 수 있다. 그리고, 상기 제1 콘택 패턴(128)과 상기 스페이서(130)의 외측벽이 서로 접촉하는 접촉면에는 상기 제1 베리어 패턴(128a)이 형성되지 않을 수 있다. 즉, 상기 스페이서(130)의 외측벽은 상기 제1 금속 패턴(128b)과 접촉할 수 있다.
상기 제2 콘택 패턴(134)은 상기 제1 콘택 패턴(128)의 적어도 일부분 및 그 하부의 상기 제1 층간 절연막(116) 및 캡핑 패턴(114a)을 관통하는 형상을 가질 수 있다. 상기 제2 콘택 패턴(134)은 상기 게이트 전극(112)의 일부 표면과 접촉할 수 있다. 예시적인 실시예에서, 상기 제2 콘택 패턴(134)의 저면은 상기 채널 패턴들(106) 사이에 위치하는 게이트 전극(112)의 표면과 접촉할 수 있다. 상기 제2 콘택 패턴(134)의 저면은 상기 제1 콘택 패턴(128)의 저면보다 더 낮게 위치할 수 있다.
예시적인 실시예에서, 상기 제2 콘택 패턴(134)의 상부면은 상기 제1 콘택 패턴(128) 및 제1 층간 절연막(116)의 상부면과 동일한 평면 상에 위치할 수 있다.
상기 제2 콘택 패턴(134)은 제2 베리어 패턴(134a) 및 제2 금속 패턴(134b)을 포함할 수 있다. 상기 제2 베리어 패턴(134a)은 예를들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 상기 금속 패턴(134b)은 예를들어, 텅스텐, 코발트, 알루미늄, 구리 등을 포함할 수 있다.
상기 스페이서(130)는 상기 제2 콘택 패턴(134)의 측벽 전체를 둘러싸는 형상을 가질 수 있다. 상기 스페이서(130)는 상기 제1 콘택 패턴(128)의 측벽과 접촉할 수 있다. 상기 스페이서(130)는 절연 물질을 포함할 수 있다. 상기 제1 및 제2 콘택 패턴들(128, 134) 사이에 상기 스페이서(130)가 배치될 수 있다. 상기 스페이서(130)는 상기 제1 및 제2 콘택 패턴들(128, 134)을 서로 절연시키는 역할을 한다. 또한, 상기 제1 및 제2 콘택 패턴들(128, 134)은 상기 스페이서(130)와 각각 접할 수 있다.
예시적인 실시예에서, 상기 스페이서(130)는 실리콘 질화물을 포함할 수 있다. 상기 스페이서(130)의 상부면은 상기 제2 콘택 패턴(134)의 상부면과 동일한 평면에 위치하고, 상기 스페이서(130)의 하부면은 상기 채널 패턴들(106) 사이에 위치하는 게이트 전극(112)의 상부면에 위치할 수 있다.
예시적인 실시예에서, 상기 스페이서(130)의 내측벽은 상기 제2 콘택 패턴(134)과 접촉할 수 있다. 상기 스페이서(130)의 외측벽의 적어도 일부는 상기 제1 콘택 패턴(128), 제2 불순물 영역(108)의 측벽 및 상기 채널 패턴(106) 측벽 상에 형성되는 게이트 전극(112)의 표면과 접촉할 수 있다.
상기 제2 콘택 패턴(134) 및 스페이서(130)는 상기 채널 패턴들(106) 사이 부위에 위치할 수 있으며, 상기 부위에서 제1 방향으로는 위치가 한정되지 않을 수 있다. 상기 제2 콘택 패턴(134)의 위치에 따라, 트랜지스터의 평면 형상이 달라질 수 있다.
도 1에 도시된 것과 같이, 상기 제2 콘택 패턴(134)은 상기 제1 콘택 패턴(128)을 관통하도록 배치될 수 있다. 이 경우, 상기 스페이서(130)는 상기 제1 콘택 패턴(128)을 관통하는 형상을 가질 수 있다. 따라서, 상기 제2 콘택 패턴(134)은 상기 제1 콘택 패턴(128)을 벗어나는 부위에는 배치되지 않을 수 있다.
예시적인 실시예에서, 도 4에 도시된 것과 같이, 상기 제2 콘택 패턴(134) 일부분이 상기 제1 콘택 패턴(128)의 가장자리를 관통하는 형상을 가질 수 있다. 즉, 상기 제2 콘택 패턴(134)은 제1 콘택 패턴(128)의 가장자리 부위와 상기 제1 콘택 패턴(128)을 벗어나는 부위를 걸쳐서 배치될 수 있다. 이 경우, 상기 스페이서(130)는 상기 제1 콘택 패턴(128) 내부 및 외부에 걸쳐서 형성될 수 있다.
예시적인 실시예에서, 도 5에 도시된 것과 같이, 상기 제2 콘택 패턴(134)은 상기 스페이서(130)를 사이에 두고 상기 제1 콘택 패턴(128)과 인접하게 배치될 수 있다. 상기 제2 콘택 패턴(134)은 상기 제1 콘택 패턴(128)의 가장자리 부위로부터 상기 스페이서(130)의 폭만큼 벗어난 부위에 배치될 수 있다.
한편, 상기 제3 콘택 패턴(180)은 상기 제1 층간 절연막(116)을 관통하여 상기 기판(100) 상의 제1 불순물 영역까지 연장될 수 있다. 상기 제3 콘택 패턴(180)은 상기 제1 및 제2 콘택 패턴들(128, 134)과 이격된 위치에 배치될 수 있다.
설명한 것과 같이, 상기 제1 콘택 패턴(128) 및 제2 콘택 패턴(134)은 상기 스페이서(130)를 사이에 두고 매우 인접하게 배치될 수 있다. 때문에, 상기 제1 및 제2 콘택 패턴들(128, 134)을 형성하기 위해 요구되는 기판(100)의 수평 면적이 감소될 수 있다.
도 6은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 6에 도시된 트랜지스터는 제2 콘택 패턴의 상부면 위치, 저지막 및 제2 층간 절연막을 제외하고는 도 1 내지 3을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 6을 참조하면, 상기 제1 콘택 패턴(128) 및 제1 층간 절연막(116) 상에 저지막(122)이 구비될 수 있다. 상기 저지막(122) 상에는 제2 층간 절연막(124)이 구비될 수 있다. 예시적인 실시예에서, 상기 저지막(122)은 실리콘 질화물을 포함하고, 상기 제2 층간 절연막(124)은 실리콘 산화물을 포함할 수 있다.
제2 콘택 패턴(132)은 상기 제2 층간 절연막(124), 저지막(122), 상기 제1 콘택 패턴(128)의 적어도 일부분 및 그 하부의 상기 제1 층간 절연막(116) 및 캡핑 패턴(114a)을 관통하는 형상을 가질 수 있다. 상기 제2 콘택 패턴(132)의 상부면은 상기 제2 층간 절연막(124)의 상부면과 동일한 평면 상에 위치할 수 있다. 상기 제2 콘택 패턴(132)의 상부면은 상기 제1 콘택 패턴(128)의 상부면과는 다른 평면 상에 위치할 수 있다. 즉, 상기 제2 콘택 패턴(132)의 상부면은 상기 제1 콘택 패턴(128) 및 제1 층간 절연막(116)의 상부면보다 높게 위치할 수 있다.
상기 스페이서(130)는 상기 제2 콘택 패턴(132)의 측벽 전체를 둘러싸는 형상을 가질 수 있다. 상기 스페이서(130)의 상부면은 상기 제2 콘택 패턴(132)의 상부면과 동일한 평면에 위치할 수 있다. 따라서, 상기 제2 스페이서(130)의 상부면은 상기 제1 콘택 패턴(128) 및 제1 층간 절연막(116)의 상부면보다 높게 위치할 수 있다. 상기 스페이서(130)는 상기 제1 콘택 패턴(128)의 측벽과 접촉할 수 있다.
도 7 내지 도 19는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 7을 참조하면, 기판(100) 상에 제1 불순물 영역(102)을 형성한다. 상기 기판(100) 상에 상기 기판(100) 표면으로부터 수직 방향으로 돌출되는 채널 패턴들(106)을 형성한다. 상기 채널 패턴들(106)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 각각의 상기 채널 패턴들(106) 상에 제2 불순물 영역(108)을 형성한다. 상기 제2 불순물 영역(108)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
도시하지는 않았지만, 상기 기판(100)의 일부 영역에 소자 분리 패턴(도 3, 101)을 형성한다. 상기 소자 분리 패턴이 형성된 부위는 기판의 필드 영역이 되고, 상기 소자 분리 영역이 형성되지 않는 기판 부위는 액티브 영역이 될 수 있다.
예시적인 실시예에서, 상기 제1 불순물 영역(102)은 제1 에피택셜 패턴 내에 형성될 수 있다. 상기 제1 에피택셜 패턴은 상기 채널 패턴들(106) 사이의 액티브 영역의 기판(100) 상에 형성될 수 있다. 일부 예시적인 실시예에서, 상기 제1 불순물 영역(102)은 상기 기판(100) 상부에 불순물을 도핑함으로써. 상기 기판(100) 상부 전면에 형성될 수도 있다.
예시적인 실시예에서, 상기 채널 패턴(106)은 상기 기판(100) 상에 에피택셜막을 형성하고 상기 에피택셜막의 일부를 식각함으로써 형성할 수 있다.
예시적인 실시예에서, 상기 제2 불순물 영역(108)은 제2 에피택셜 패턴 내에 형성될 수 있다. 상기 제2 에피택셜 패턴은 상기 채널 패턴(106) 상에 형성될 수 있다. 일부 실시예에서, 상기 제2 불순물 영역(108)은 상기 채널 패턴(106) 상부에 불순물을 도핑함으로써, 상기 채널 패턴(106)의 상부에 형성될 수도 있다.
예시적인 실시예에서, 상기 제2 불순물 영역(108)의 제2 방향의 폭은 상기 채널 패턴(106)의 제2 방향의 폭보다 넓을 수 있다.
이하에서, 상기 제1 불순물 영역(102), 채널 패턴(106) 및 제2 불순물 영역(108)을 형성하는 방법의 일 예를 설명한다.
상기 기판(100) 상에 에피택셜 성장 공정을 수행하여 제1 채널막을 형성한다. 상기 제1 채널막의 일부를 식각함으로써, 상기 기판(100) 상에 상기 기판(100) 표면으로부터 수직 방향으로 돌출되는 채널 패턴들(106)을 형성한다. 상기 채널 패턴들(106) 사이의 기판 부위 및 상기 채널 패턴들 상부면에 선택적으로 에피택셜 성장 공정을 수행한다. 상기 선택적 에피택셜 성장 공정을 수행할 때 인시튜로 불순물을 도핑할 수 있다. 따라서, 상기 채널 패턴들(106) 사이의 기판 부위에 불순물이 도핑된 제1 에피택셜 패턴이 형성될 수 있다. 상기 제1 에피택셜 패턴은 상기 제1 불순물 영역(102)으로 제공될 수 있다. 또한, 상기 공정에 의해 상기 채널 패턴들(106) 상에는 불순물이 도핑된 제2 에피택셜 패턴이 형성된다. 상기 제2 에피택셜 패턴은 상기 제2 불순물 영역(108)으로 제공될 수 있다.
도 8 및 도 9를 참조하면, 상기 채널 패턴들(106)의 측벽 및 상기 채널 패턴들(106) 사이의 기판(100) 표면을 덮는 게이트 구조물(113)을 형성한다. 상기 게이트 구조물(113)은 게이트 절연 패턴(110) 및 게이트 전극(112)을 포함할 수 있다.
예시적인 실시예에서, 상기 채널 패턴들(106), 상기 채널 패턴들(106) 사이의 기판(100) 및 제2 불순물 영역(108)의 표면 상에 게이트 절연막 및 게이트 전극막을 순차적으로 형성한다. 이 후, 상기 게이트 절연막 및 게이트 전극막을 일부분을 식각함으로써, 상기 게이트 절연 패턴(110) 및 게이트 전극(112)을 형성할 수 있다.
상기 게이트 전극(112)은 상기 채널 패턴들(106)의 측벽 부위를 둘러싸면서 상기 채널 패턴들(106) 사이의 기판(100) 상에 형성될 수 있다. 따라서, 상기 채널 패턴들(106) 상에 형성되는 게이트 전극(112)은 전기적으로 연결될 수 있다.
상기 게이트 절연 패턴(110)은 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 상기 게이트 전극(112)은 텅스텐, 코발트 등과 같은 금속을 포함할 수 있다. 일부 실시예에서, 상기 게이트 절연 패턴(110) 및 게이트 전극(112) 사이에는 일함수 조절막(도시안됨)이 더 구비될 수 있다.
도 10을 참조하면, 상기 제2 불순물 영역(108)의 측벽 및 상부면과 상기 게이트 구조물(113)을 덮는 캡핑막(114)을 형성한다. 상기 캡핑막(114) 상에 제1 층간 절연막(116)을 형성한다.
상기 캡핑막(114)은 상기 제2 불순물 영역(108) 및 게이트 구조물(113)의 표면 프로파일을 따라 형성될 수 있다. 따라서, 상기 캡핑막(114)은 상기 제2 불순물 영역(108) 및 게이트 구조물(113)의 표면을 덮을 수 있다. 상기 캡핑막(114)은 절연 물질을 포함할 수 있다. 상기 캡핑막(114)은 예를들어 실리콘 질화물을 포함할 수 있다.
상기 제1 층간 절연막(116)은 상기 채널 패턴들(106) 사이에 생성되는 제1 트렌치를 완전하게 채우면서 상기 제2 불순물 영역(108)의 상부면 보다 더 높은 상부면을 갖도록 형성할 수 있다. 상기 제1 층간 절연막(116)은 실리콘 산화물을 포함할 수 있다.
도 11 및 도 12를 참조하면, 상기 제1 층간 절연막(116)을 관통하여 상기 제2 불순물 영역들(108)의 상부면과 접촉하는 예비 제1 콘택 패턴(120)을 형성한다. 상기 예비 제1 콘택 패턴(120)은 예비 제1 베리어 패턴(120a) 및 예비 제1 금속 패턴(120b)을 포함할 수 있다.
구체적으로, 상기 제1 층간 절연막(116)의 일부분을 식각하여 상기 제2 불순물 영역들(108)의 상부면을 노출하는 개구부를 형성한다. 예시적인 실시예에서, 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 상기 개구부는 하나의 트랜지스터를 구성하는 복수의 상기 제2 불순물 영역들(108) 전체를 노출하는 형상을 가질 수 있다. 상기 개구부의 저면은 상기 제2 불순물 영역들(108) 및 상기 제2 불순물 영역들(108) 사이의 제1 층간 절연막(116)이 노출될 수 있다.
상기 개구부 내부 표면 및 상기 제1 층간 절연막(116)의 표면을 따라 제1 베리어막을 형성하고, 상기 제1 베리어막 상에 상기 개구부 내부를 완전하게 채우는 제1 금속막을 형성한다. 이 후, 상기 제1 층간 절연막(116)의 상부 표면이 노출되도록 상기 금속막 및 제1 베리어막을 평탄화함으로써, 상기 개구부 내부에 예비 제1 베리어 패턴(120a) 및 예비 제1 금속 패턴(120b)을 포함하는 예비 제1 콘택 패턴(120)을 형성할 수 있다. 상기 연마 공정에서, 상기 제1 층간 절연막(116)의 상부면 높이가 다소 낮아질 수도 있다.
도 13을 참조하면, 상기 예비 제1 콘택 패턴(120) 및 제1 층간 절연막(116) 상에 저지막(122) 및 제2 층간 절연막(124)을 순차적으로 형성한다. 상기 저지막(122) 및 제2 층간 절연막(124)은 상기 예비 제1 콘택 패턴(120) 및 제1 층간 절연막(116)의 상부면을 덮을 수 있다.
예시적인 실시예에서, 상기 저지막(122)은 실리콘 질화물을 포함할 수 있다. 상기 제2 층간 절연막(124)은 실리콘 산화물을 포함할 수 있다.
도 14를 참조하면, 상기 제2 층간 절연막(124) 상에 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴은 상기 채널 패턴들(106) 사이에 해당하는 부위의 일부분을 노출하는 형상을 가질 수 있다.
상기 식각 마스크 패턴을 이용하여 상기 제2 층간 절연막(124), 저지막(122), 예비 제1 콘택 패턴(120), 제1 층간 절연막(116) 및 캡핑막(114)을 식각함으로써 예비 콘택홀(126)을 형성할 수 있다. 예시적인 실시예에서, 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 상기 예비 콘택홀(126)의 저면에는 상기 채널 패턴들(106) 사이 부위에 형성된 상기 게이트 전극(112)의 상부면이 노출될 수 있다. 상기 예비 콘택홀(126)의 측벽에는 상기 캡핑막(114)이 노출될 수 있다.
상기 식각 공정에 의해 상기 예비 제1 콘택 패턴(120)의 일부가 식각됨으로써, 제1 콘택 패턴(128)이 형성될 수 있다. 상기 제1 콘택 패턴(128)은 제1 베리어 패턴(128a) 및 제1 금속 패턴을 포함할 수 있다. 이 때, 상기 예비 콘택홀(126)의 측벽에는 상기 제1 베리어 패턴(128a)이 형성되지 않을 수 있다.
예시적인 실시예에서, 상기 식각 마스크 패턴의 노출 부위의 위치에 따라 상기 예비 콘택홀(126)이 형성되는 위치가 달라질 수 있다. 또한, 상기 예비 콘택홀(126)의 위치에 따라 도 1, 도 4 또는 도 5에 도시된 것과 같은 반도체 소자를 형성할 수 있다.
도 15 및 16을 참조하면, 상기 예비 콘택홀(126)의 측벽 상에 노출되는 상기 캡핑막(114)을 제거하여 콘택홀(126a)을 형성한다. 예시적인 실시예에서, 상기 제거 공정은 등방성 식각 공정을 포함할 수 있다. 상기 캡핑막(114)을 제거하는 공정에서, 상기 예비 콘택홀(126)의 측벽에 노출되는 저지막(122)도 일부 식각될 수 있다.
상기 콘택홀(126a)의 측벽 및 저면에는 상기 게이트 전극(112)의 표면이 노출될 수 있다. 또한, 상기 캡핑막(114)이 일부 제거됨으로써 캡핑 패턴(114a)이 형성될 수 있다. 상기 콘택홀(126a)의 상부 측벽에는 상기 제1 콘택 패턴(128)의 측벽이 노출될 수 있다.
도 17을 참조하면, 상기 콘택홀(126a)의 측벽 및 저면과 상기 제2 층간 절연막(124) 상부면에 스페이서막을 형성하고, 상기 스페이서막을 이방성 식각함으로써, 상기 콘택홀(126a)의 측벽 상에 스페이서(130)를 형성한다.
상기 스페이서(130)는 실리콘 질화물을 포함할 수 있다. 상기 스페이서(130)는 상기 제1 콘택 패턴(128), 제2 불순물 영역(108)의 측벽 및 상기 채널 패턴(106) 측벽 상에 형성되는 게이트 전극(112)의 표면과 접촉할 수 있다.
도 18을 참조하면, 상기 콘택홀(126a) 내부를 채우면서 상기 제2 층간 절연막(124) 상에 도전막을 형성하고, 상기 제2 층간 절연막(124)의 상부면이 노출되도록 상기 도전막을 평탄화함으로써 예비 제2 콘택 패턴(132)을 형성한다.
구체적으로, 상기 콘택홀(126a)의 측벽 및 저면과 상기 제2 층간 절연막(124) 상에 제2 베리어막을 형성하고, 상기 제2 베리어막 상에 제2 금속막을 형성한다. 상기 제2 베리어막 및 제2 금속막을 평탄화함으로써, 상기 예비 제2 콘택 패턴(132)을 형성할 수 있다. 상기 예비 제2 콘택 패턴(132)은 예비 제2 베리어 패턴(132a) 및 예비 제2 금속 패턴(132b)을 포함할 수 있다.
일부 실시예에서, 후속의 평탄화 공정을 수행하지 않고, 상기 예비 제2 콘택 패턴(132)을 완성된 제2 콘택 패턴으로 제공할 수 있다. 이 경우, 도 6에 도시된 반도체 소자가 제조될 수 있다. 즉, 상기 제2 콘택 패턴(132)의 상부면은 상기 제1 콘택 패턴(128)의 상부면보다 높게 위치할 수 있다. 상기 제2 콘택 패턴(132)의 상부면은 상기 제2 층간 절연막(124)의 상부면과 동일한 평면 상에 위치할 수 있다.
도 19를 참조하면, 상기 제1 콘택 패턴(128)의 상부면이 노출되도록 상기 예비 제2 콘택 패턴(132) 및 제2 층간 절연막(124) 및 저지막(122)을 평탄화한다. 따라서, 상기 제2 층간 절연막(124) 및 저지막(122)이 제거될 수 있다. 또한, 상기 예비 제2 콘택 패턴(132)의 상부가 일부 제거되어 제2 콘택 패턴(134)이 형성될 수 있다. 상기 제2 콘택 패턴(134)의 상부면은 상기 제1 콘택 패턴(128) 및 제1 층간 절연막(116)의 상부면과 동일한 평면 상에 위치할 수 있다.
도 20은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 20의 반도체 소자는 제1 도전 패턴의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 20을 참조하면, 상기 제1 층간 절연막(116)을 관통하여 상기 제2 불순물 영역들(108)의 상부면과 연결되는 제1 콘택 패턴(129)이 구비될 수 있다.
예시적인 실시예에서, 상기 제1 콘택 패턴(129)은 제1 베리어 패턴(129a) 및 제1 금속 패턴(129b)을 포함할 수 있다. 상기 제1 베리어 패턴(129a)은 상기 제1 층간 절연막(116), 캡핑 패턴(114a), 제2 불순물 영역(108) 및 스페이서(130)의 외측벽 상에 형성될 수 있다. 상기 제1 콘택 패턴(129)과 상기 스페이서(130)의 외측벽이 서로 접촉하는 접촉면에는 상기 제1 베리어 패턴(129a)이 형성될 수 있다. 즉, 상기 스페이서(130)의 외측벽은 상기 제1 베리어 패턴(129a)과 접촉할 수 있다. 상기 제1 금속 패턴(129b)은 상기 제1 베리어 패턴(129a) 상에 형성될 수 있다.
한편, 상기 제2 콘택 패턴(134) 및 스페이서(130)는 상기 채널 패턴들 사이 부위에 위치할 수 있으며, 상기 부위에서 상기 제1 방향으로의 위치는 한정되지 않을 수 있다.
도 21 내지 도 24는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
상기 반도체 소자는 도 20에 도시된 반도체 소자일 수 있다.
도 21을 참조하면, 먼저, 도 7 내지 도 10을 참조로 설명한 것과 동일한 공정을 수행한다.
이 후, 상기 제1 층간 절연막(116)을 관통하여 상기 제2 불순물 영역들(108)의 상부면과 접촉하는 더미 패턴(142)을 형성한다. 예시적인 실시예에서, 상기 더미 패턴(142)은 폴리실리콘을 포함할 수 있다.
구체적으로, 상기 제1 층간 절연막(116)의 일부분을 식각하여 상기 제2 불순물 영역들(108)의 상부면을 노출하는 개구부를 형성한다. 상기 개구부는 하나의 트랜지스터를 구성하는 복수의 상기 제2 불순물 영역들(108)의 상부면 전체를 노출하는 형상을 가질 수 있다. 상기 개구부의 저면은 상기 제2 불순물 영역들(108) 및 상기 제2 불순물 영역들(108) 사이의 제1 층간 절연막(116)이 노출될 수 있다.
상기 개구부 내부를 채우면서 상기 제1 층간 절연막(116) 상에 폴리실리콘막을 형성하고, 상기 제1 층간 절연막(116)의 상부 표면이 노출되도록 상기 폴리실리콘막을 평탄화한다. 따라서, 상기 개구부 내부에 상기 더미 패턴(142)을 형성할 수 있다.
도 22를 참조하면, 상기 더미 패턴(142), 제1 층간 절연막(116) 및 캡핑막(114)을 식각하여 상기 게이트 전극(112)을 노출하는 콘택홀(126a)을 형성한다.
구체적으로, 상기 채널 패턴들(106) 사이에 해당하는 부위의 일부분을 노출하는 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴을 이용하여 상기 더미 패턴(142), 제1 층간 절연막(116) 및 캡핑막(114)을 식각함으로써 예비 콘택홀을 형성할 수 있다. 상기 예비 콘택홀의 저면에는 상기 채널 패턴들(106) 사이 부위에 형성된 상기 게이트 전극(102)의 표면이 노출될 수 있다. 상기 예비 콘택홀의 측벽에는 상기 캡핑막(116)이 노출될 수 있다. 예시적인 실시예에서, 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
이 후, 상기 예비 콘택홀의 측벽 상에 노출되는 상기 캡핑막(114)을 제거함으로써, 상기 콘택홀(126a)을 형성할 수 있다. 상기 콘택홀(126a)의 측벽 및 저면에는 상기 게이트 전극(112)의 표면이 노출될 수 있다. 또한, 상기 캡핑막(114)이 일부 제거됨으로써 캡핑 패턴(114a)이 형성될 수 있다. 예시적인 실시예에서, 상기 제거 공정은 등방성 식각 공정을 포함할 수 있다.
도 23을 참조하면, 상기 콘택홀(126a)의 측벽 및 저면과 상기 제1 층간 절연막(116) 및 더미 패턴(142) 상부면에 스페이서막을 형성하고, 상기 스페이서막을 이방성 식각함으로써, 상기 콘택홀(126a)의 측벽 상에 스페이서(130)를 형성한다.
상기 스페이서(130)는 실리콘 질화물을 포함할 수 있다. 상기 스페이서(130)는 상기 더미 패턴(142)과 제2 불순물 영역(108)의 측벽 및 상기 채널 패턴(106) 측벽 상에 형성되는 게이트 전극(112)의 표면과 접촉할 수 있다.
도 24를 참조하면, 상기 더미 패턴(142)을 제거함으로써, 상기 더미 패턴(142) 부위에 개구부(144)를 형성한다.
따라서, 상기 제1 층간 절연막(116)에는 상기 개구부(144) 및 콘택홀(126a)이 형성되고, 상기 개구부(144) 및 콘택홀(126a)은 상기 스페이서(130)에 서로 구분될 수 있다.
다시, 도 20을 참조하면, 상기 개구부(144) 및 콘택홀(126a) 내부를 채우면서 상기 제1 층간 절연막(116) 상에 도전막을 형성하고, 상기 제1 층간 절연막(116)의 상부면이 노출되도록 상기 도전막을 평탄화한다. 따라서, 상기 개구부(144) 내부에 제1 콘택 패턴(129)을 형성하고, 상기 콘택홀(126a) 내부에 제2 콘택 패턴(134)을 각각 형성한다. 예시적인 실시예에서, 상기 제1 콘택 패턴(129)은 제1 베리어 패턴(129a) 및 제1 금속 패턴(129b)을 포함하고, 상기 제2 콘택 패턴(134)은 제2 베리어 패턴(134a) 및 제2 금속 패턴(134b)을 포함할 수 있다.
구체적으로, 상기 개구부(144)의 측벽 및 저면, 상기 콘택홀(126a)의 측벽 및 저면과 상기 제1 층간 절연막(116) 상에 베리어막을 형성하고, 상기 베리어막 상에 금속막을 형성한다. 상기 베리어막은 상기 스페이서(130)의 노출된 표면 상에 형성될 수 있다. 상기 베리어막 및 금속막을 평탄화함으로써, 상기 개구부(144) 내부에 제1 콘택 패턴(129)을 형성하고, 상기 콘택홀 내부에 제2 콘택 패턴(134)을 형성할 수 있다. 상기 제1 콘택 패턴(129)과 상기 스페이서(130)의 외측벽이 서로 접촉하는 접촉면에는 상기 제1 베리어 패턴(129a)이 형성될 수 있다. 즉, 상기 스페이서의 외측벽은 상기 제1 베리어 패턴(129a)과 접촉할 수 있다.
도 25는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 25의 반도체 소자는 스페이서 및 제2 도전 패턴의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 25를 참조하면, 제2 콘택 패턴(156)은 상기 제1 콘택 패턴(128)의 적어도 일부분 및 그 하부의 상기 제1 층간 절연막(116) 및 캡핑 패턴(114a)을 관통하는 형상을 가질 수 있다. 상기 제2 콘택 패턴(156)은 상기 게이트 전극(112)의 표면과 접촉할 수 있다. 예시적인 실시예에서, 상기 제2 콘택 패턴(156)의 저면은 상기 채널 패턴들(106) 사이에 위치하는 게이트 전극(112)의 표면과 접촉할 수 있다. 상기 제2 콘택 패턴(156)의 측면은 상기 채널 패턴(106) 측벽에 형성되는 게이트 전극(112)의 표면과 접촉할 수 있다.
상기 스페이서(152b)는 상기 제2 콘택 패턴(156)의 상부 측벽을 둘러싸는 형상을 가질 수 있다. 상기 스페이서(152b)의 적어도 일부는 상기 제1 콘택 패턴(128)과 접촉할 수 있다.
예시적인 실시예에서, 상기 스페이서(152b)의 상부면은 상기 제2 콘택 패턴(156)의 상부면과 동일한 평면에 위치하고, 상기 스페이서(152b)의 하부면은 상기 제2 불순물 영역(108)의 하부면보다 낮고 상기 채널 패턴(106) 사이의 게이트 전극(112)의 표면보다 높게 배치될 수 있다.
예시적인 실시예에서, 상기 스페이서(152b)의 내측벽은 상기 제2 콘택 패턴(156)의 상부 측벽과 접촉할 수 있다. 상기 스페이서(152b)의 외측벽은 상기 제1 콘택 패턴(128) 및 제2 불순물 영역(108)의 측벽과 접촉할 수 있다.
상기 제2 콘택 패턴(158)은 상기 스페이서(152b) 저면 아래에서 상기 제2 방향으로 폭이 다소 넓어질 수 있다.
예시적인 실시예에서, 상기 제2 콘택 패턴(158)의 상부면은 상기 제1 콘택 패턴(128) 및 제1 층간 절연막(116)의 상부면과 동일한 평면 상에 위치할 수 있다.
일부 실시예에서, 도 30에 도시된 것과 같이, 상기 제2 콘택 패턴(158)의 상부면은 상기 제1 콘택 패턴(128) 및 제1 층간 절연막(116)의 상부면보다 높게 위치할 수도 있다.
한편, 상기 제2 콘택 패턴(134) 및 스페이서(130)는 상기 채널 패턴들 사이 부위에 위치할 수 있으며, 상기 부위에서 제1 방향으로의 위치는 한정되지 않을 수 있다.
도 26 내지 도 31은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
상기 반도체 소자는 도 25에 도시된 반도체 소자일 수 있다.
도 26을 참조하면, 먼저, 도 7 내지 도 13을 참조로 설명한 것과 동일한 공정을 수행한다.
다음에, 상기 제2 층간 절연막(124) 상에, 상기 채널 패턴들(106) 사이에 해당하는 부위의 일부분을 노출하는 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴을 이용하여 상기 제2 층간 절연막(124), 저지막(122), 예비 제1 콘택 패턴과 제1 층간 절연막(116) 및 캡핑막(114)의 일부를 식각함으로써 예비 제1 콘택홀(150)을 형성할 수 있다. 상기 예비 제1 콘택홀(150)의 저면은 상기 제2 불순물 영역(108)의 하부면보다 낮고 상기 채널 패턴들(106) 사이 부위에 형성된 상기 게이트 전극(112)의 표면보다는 높을 수 있다. 따라서, 상기 채널 패턴들(106) 사이 부위에는 상기 제1 층간 절연막(116)이 일부 남아있을 수 있다.
예시적인 실시예에서, 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 상기 식각 공정에 의해 상기 예비 제1 콘택 패턴(120)의 일부가 식각됨으로써, 제1 콘택 패턴(128)이 형성될 수 있다. 상기 제1 콘택 패턴(128)은 제1 베리어 패턴(128a) 및 제1 금속 패턴을 포함할 수 있다. 예시적인 실시예에서, 상기 예비 제1 콘택홀(150)의 측벽에는 상기 제1 베리어 패턴(128a)이 형성되지 않을 수 있다.
상기 예비 제1 콘택홀(150)에 의해, 상기 제1 콘택 패턴(128)의 측벽 및 상기 제2 불순물 영역(108)의 측벽이 노출될 수 있다.
도 27을 참조하면, 상기 예비 제1 콘택홀(150)의 측벽 및 저면과 상기 제2 층간 절연막(124)의 상부면에 스페이서막(152)을 형성한다. 상기 스페이서막(152)은 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서막(152)은 상기 캡핑막(114)의 두께보다 두껍게 형성할 수 있다.
도 28을 참조하면, 상기 스페이서막(152)을 이방성 식각하여, 상기 예비 제1 콘택홀(150)의 측벽 상에 예비 스페이서(152a)를 형성한다. 상기 예비 스페이서(152a)는 상기 캡핑막(114)과 서로 연결되는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 예비 스페이서(152a)의 두께는 상기 캡핑막(114)의 두께보다 더 두꺼울 수 있다. 상기 예비 스페이서(152a)는 상기 제1 콘택 패턴(128)의 측벽 및 상기 제2 불순물 영역(108)의 측벽을 덮을 수 있다.
도 29를 참조하면, 상기 예비 제1 콘택홀(150) 아래의 상기 채널 패턴들(106) 사이 부위에 남아있는 제1 층간 절연막(116)을 제거한다. 다음에, 상기 게이트 전극(112) 상에 형성된 캡핑막(114)을 제거하여 콘택홀(150a)을 형성한다.
즉, 상기 콘택홀(150a)의 측벽 및 저면에는 게이트 전극(112)의 표면이 노출될 수 있다. 또한, 상기 캡핑막(114)이 일부 제거됨으로써 캡핑 패턴(114a)이 형성될 수 있다.
상기 캡핑막(114)을 일부 제거하는 공정에서 상기 예비 스페이서(152a)가 일부 두께만큼 제거되어 상기 콘택홀(150a)의 상부 측벽 상에 스페이서(152b)가 형성될 수 있다. 상기 캡핑막(114)의 두께보다 상기 예비 스페이서(152a)의 두께가 더 두꺼우므로, 상기 제거 공정 이 후에 형성된 상기 스페이서(152b)는 상기 제1 콘택 패턴(128)의 측벽 및 상기 제2 불순물 영역(108)의 측벽을 덮을 수 있다. 일부 실시예에서, 상기 캡핑막(114)을 제거하는 공정에서 상기 예비 스페이서(152a)는 제거되지 않을 수도 있다.
도 30을 참조하면, 상기 콘택홀(150a) 내부를 채우면서 상기 제2 층간 절연막(124) 상에 도전막을 형성하고, 상기 제2 층간 절연막(124)의 상부면이 노출되도록 상기 도전막을 평탄화함으로써 예비 제2 콘택 패턴(154)을 형성한다. 상기 예비 제2 콘택 패턴(154)은 예비 제2 베리어 패턴(154a) 및 예비 제2 금속 패턴(154b)을 포함할 수 있다.
일부 실시예에서, 후속의 평탄화 공정을 더 수행하지 않고, 상기 예비 제2 콘택 패턴(154)을 완성된 제2 콘택 패턴으로 제공할 수 있다. 이 경우, 도 30에 도시된 것과 동일한 반도체 소자가 제조될 수 있다. 즉, 상기 제2 콘택 패턴(154)의 상부면은 상기 제1 콘택 패턴(128)의 상부면보다 높게 위치할 수 있다. 상기 제2 콘택 패턴(154)의 상부면은 상기 제2 층간 절연막(124)의 상부면과 동일하게 형성할 수 있다.
도 31을 참조하면, 상기 제1 콘택 패턴(128)의 상부면이 노출되도록 상기 예비 제2 콘택 패턴(154), 제2 층간 절연막(124) 및 저지막(122)을 평탄화한다. 따라서, 상기 제2 층간 절연막(124) 및 저지막(122)이 제거될 수 있다. 또한, 제2 콘택 패턴(156)이 형성될 수 있다. 상기 제2 콘택 패턴(156)의 상부면은 상기 제1 콘택 패턴(128) 및 제1 층간 절연막(116)의 상부면과 동일한 평면 상에 위치할 수 있다. 상기 제2 콘택 패턴(156)은 제2 베리어 패턴(156a) 및 제2 금속 패턴(156b)을 포함할 수 있다.
도 32는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 32의 반도체 소자는 제1 도전 패턴의 형상을 제외하고는 도 25를 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 32를 참조하면, 상기 제1 층간 절연막(116)을 관통하여 상기 제2 불순물 영역들(108)의 상부면과 연결되는 제1 콘택 패턴(129)이 구비될 수 있다.
예시적인 실시예에서, 상기 제1 콘택 패턴(129)은 제1 베리어 패턴(129a) 및 제1 금속 패턴(129b)을 포함할 수 있다. 상기 제1 베리어 패턴(129a)은 상기 제1 층간 절연막(116), 캡핑 패턴(114a), 제2 불순물 영역(108) 및 스페이서(152b)의 외측벽 상에 형성될 수 있다. 즉, 상기 제1 콘택 패턴(129)과 상기 스페이서(152b)의 외측벽이 서로 접촉하는 접촉면에 상기 제1 베리어 패턴(128a)이 형성될 수 있다. 상기 제1 금속 패턴(129b)은 상기 제1 베리어 패턴(129a) 상에 형성될 수 있다.
도 33 내지 도 36은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
상기 반도체 소자는 도 32에 도시된 반도체 소자일 수 있다.
도 33을 참조하면, 먼저, 도 7 내지 도 10을 참조로 설명한 것과 동일한 공정을 수행한다. 이 후, 도 21을 참조로 설명한 공정을 수행한다. 따라서, 상기 제1 층간 절연막(116)을 관통하여 상기 제2 불순물 영역들(108)의 상부면과 접촉하는 더미 패턴(142)을 형성한다.
다음에, 상기 더미 패턴(142) 및 제1 층간 절연막(116) 상에 상기 채널 패턴들(106) 사이에 해당하는 부위의 일부분을 노출하는 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴을 이용하여 상기 더미 패턴(142), 제1 층간 절연막(116) 및 캡핑막(114)의 일부를 식각함으로써 예비 제1 콘택홀(160)을 형성할 수 있다. 상기 예비 제1 콘택홀(160)의 저면은 상기 제2 불순물 영역(108)의 하부면보다 낮고 상기 채널 패턴들(106) 사이 부위에 형성된 상기 게이트 전극(112)의 표면보다는 높을 수 있다. 따라서, 상기 채널 패턴들(106) 사이 부위에는 상기 제1 층간 절연막(116)이 일부 남아있을 수 있다.
도 34를 참조하면, 상기 예비 제1 콘택홀(160)의 측벽 및 저면과 상기 제1 층간 절연막(116) 상부면 및 상기 더미 패턴(142) 상에 스페이서막을 형성하고, 상기 스페이서막을 이방성 식각함으로써, 상기 예비 제1 콘택홀(160)의 측벽 상에 예비 스페이서(152a)를 형성한다. 예시적인 실시예에서, 상기 예비 스페이서(152a)의 두께는 상기 캡핑막(114)의 두께보다 더 두꺼울 수 있다. 상기 예비 스페이서(152a)는 상기 더미 패턴(142)의 측벽 및 상기 제2 불순물 영역(108)의 측벽을 덮을 수 있다.
도 35를 참조하면, 상기 예비 제1 콘택홀(160) 아래의 채널 패턴들(106) 사이 부위에 남아있는 제1 층간 절연막(116)을 제거한다. 이 후, 상기 게이트 전극(112) 상에 형성된 캡핑막(114)을 제거하여 콘택홀(162)을 형성한다.
즉, 상기 콘택홀(162)의 측벽 및 저면에는 게이트 전극(112)의 표면이 노출될 수 있다. 또한, 상기 캡핑막(114)이 일부 제거됨으로써 캡핑 패턴(114a)이 형성될 수 있다. 상기 캡핑막(114)의 일부를 제거하는 공정에서 예비 스페이서(152a)가 일부 두께만큼 제거되어 상기 콘택홀(162)의 상부 측벽 상에 스페이서(152b)가 형성될 수 있다. 상기 스페이서(152b)는 상기 더미 패턴(142)의 측벽 및 상기 제2 불순물 영역(108)의 측벽을 덮을 수 있다.
도 36을 참조하면, 상기 더미 패턴(142)을 제거함으로써, 상기 더미 패턴(142) 부위에 개구부(164)를 형성한다.
상기 공정에 의해, 상기 제1 층간 절연막(116) 내에는 상기 개구부(164) 및 콘택홀(162)이 형성되고, 상기 개구부(164) 및 콘택홀(162)은 상기 스페이서(152b)에 서로 구분될 수 있다.
다시, 도 32를 참조하면, 상기 개구부(164) 및 콘택홀(162) 내부를 채우면서 상기 제1 층간 절연막(116) 상에 도전막을 형성하고, 상기 제1 층간 절연막(116)의 상부면이 노출되도록 상기 도전막을 평탄화한다. 따라서, 상기 개구부(164) 내부에 제1 콘택 패턴(129)을 형성하고, 상기 콘택홀(162) 내부에 제2 콘택 패턴(156)을 각각 형성한다. 예시적인 실시예에서, 상기 제1 콘택 패턴(129)은 제1 베리어 패턴(129a) 및 제1 금속 패턴(129b)을 포함하고, 상기 제2 콘택 패턴(156)은 제2 베리어 패턴(156a) 및 제2 금속 패턴(156b)을 포함할 수 있다. 상기 제1 콘택 패턴(129)과 상기 스페이서(152b)의 외측벽이 서로 접촉하는 접촉면에는 상기 제1 베리어 패턴(129a)이 형성될 수 있다.
도 37 및 38은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도 및 평면도이다.
도 37 및 도 38에 도시된 반도체 소자는 하나의 트랜지스터에 1개의 채널 패턴이 구비되는 것과, 상기 제2 콘택 패턴의 형상을 제외하고는 도 1 내지 3을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 37 및 도 38을 참조하면, 기판(100) 상에 제1 불순물 영역(102), 채널 패턴(106), 상기 채널 패턴(106) 상부에 구비되는 제2 불순물 영역(108), 상기 채널 패턴(106)의 측벽 및 채널 패턴(106)과 인접하는 기판 상에 게이트 절연 패턴(110) 및 게이트 전극(112)을 포함하는 게이트 구조물(113)을 포함할 수 있다. 상기 제2 불순물 영역들(108)과 전기적으로 연결되는 제1 콘택 패턴(128), 상기 게이트 전극(112)과 전기적으로 연결되는 제2 콘택 패턴(134) 및 상기 제2 콘택 패턴(134)의 측벽을 둘러싸는 스페이서(130)가 구비될 수 있다. 또한, 상기 게이트 구조물(113) 및 제2 불순물 영역(108)의 표면을 덮는 캡핑 패턴(114a)이 구비될 수 있다. 상기 제1 불순물 영역(102)과 연결되는 제3 콘택 패턴(180)을 더 포함할 수 있다.
하나의 트랜지스터가 형성되는 액티브 영역의 기판(100) 상에는 하나의 채널 패턴(106) 및 하나의 제2 불순물 영역(108)이 구비될 수 있다. 상기 제2 불순물 영역(108) 상에 제1 콘택 패턴(128)이 구비될 수 있다. 상기 채널 패턴(106)은 상기 기판(100) 표면으로부터 수직 방향으로 돌출되고 상기 제1 방향으로 연장될 수 있다.
상기 제2 콘택 패턴(134)은 상기 채널 패턴(106)의 일 측의 기판(100) 상에 위치하는 게이트 전극(112)의 표면과 접촉할 수 있다. 상기 제2 콘택 패턴(134)이 형성되는 위치는 상기 채널 패턴(106)의 일 측의 기판(100) 부위에서 상기 제1 방향으로는 한정되지 않을 수 있다.
상기 스페이서(130)는 상기 제1 콘택 패턴(128) 및 제2 콘택 패턴(134) 사이에 위치할 수 있다. 따라서, 상기 스페이서(130)는 제1 콘택 패턴(128) 및 제2 콘택 패턴(134)의 측벽과 각각 접촉될 수 있다.
상기 스페이서(130)의 내측벽은 상기 제2 콘택 패턴(134)과 접촉하고, 상기 스페이서(130)의 외측벽은 상기 제1 콘택 패턴(128), 제2 불순물 영역(108)의 측벽 및 상기 채널 패턴(106) 측벽에 형성되는 게이트 전극(112)의 표면과 접촉할 수 있다.
예시적인 실시예에서, 상기 제2 콘택 패턴(134)은 상기 제1 콘택 패턴(128)을 관통하는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 콘택 패턴(134) 일부가 상기 제1 콘택 패턴(128)의 가장자리를 관통하는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 콘택 패턴(134)은 상기 스페이서(130)를 사이에 두고 상기 제1 콘택 패턴(128)과 인접하게 배치될 수 있다.
도시하지는 않았지만, 도 20, 25 및 32에 도시된 각 실시예들에 따른 반도체 소자의 경우에도 하나의 트랜지스터에 1개의 채널 패턴이 구비될 수 있다. 이 경우, 도 37 및 38을 참조로 설명한 것과 유사하게 상기 제2 콘택 패턴은 상기 채널 패턴의 일 측의 기판 상에 위치하는 게이트 전극의 상부면과 접촉할 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자들은 트랜지스터를 포함하는 메모리 소자, 로직 소자 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 제1 불순물 영역
106 : 채널 패턴 108 : 제2 불순물 영역
110 : 게이트 절연 패턴 112 : 게이트 전극
114a : 캡핑 패턴 116 : 제1 층간 절연막
120 : 예비 제1 콘택 패턴 122 : 저지막
124 : 제2 층간 절연막 126a : 콘택홀
134 : 제2 콘택 패턴 150a : 콘택홀
152b : 스페이서 156 : 제2 콘택 패턴

Claims (10)

  1. 기판 상에 구비되는 제1 불순물 영역;
    상기 기판 표면으로부터 돌출되는 채널 패턴;
    상기 채널 패턴 상에 구비되는 제2 불순물 영역;
    상기 채널 패턴 측벽 및 채널 패턴 양 측의 기판 표면 상에 구비되고, 게이트 절연 패턴 및 게이트 전극을 포함하는 게이트 구조물;
    상기 제2 불순물 영역의 상부면과 접촉하는 제1 콘택 패턴;
    상기 게이트 전극의 일부 표면과 접촉하는 제2 콘택 패턴; 및
    상기 제1 콘택 패턴 및 제2 콘택 패턴 사이에 배치되고, 상기 제2 콘택 패턴의 적어도 일부분의 측벽을 둘러싸고, 상기 제1 콘택 패턴의 측벽 및 제2 콘택 패턴의 측벽과 각각 접촉하는 스페이서가 구비되는 반도체 소자.
  2. 제1항에 있어서, 상기 스페이서는 상기 제1 콘택 패턴 측벽 및 상기 제2 불순물 영역의 측벽을 덮는 형상을 갖는 반도체 소자.
  3. 제1항에 있어서, 상기 스페이서는 상기 제2 콘택 패턴 측벽 전체를 둘러싸는 형상을 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 제2 콘택 패턴의 저면은 상기 채널 패턴 양 측의 기판 상에 위치하는 게이트 전극의 상부면과 접촉하는 반도체 소자.
  5. 제1항에 있어서, 상기 스페이서는 상기 제2 콘택 패턴 상부 측벽을 둘러싸는 형상을 갖는 반도체 소자.
  6. 제5항에 있어서, 상기 제2 콘택 패턴은 상기 채널 패턴 양 측의 기판 표면 및 상기 채널 패턴의 측벽 상에 위치하는 게이트 전극의 표면과 접촉하는 반도체 소자.
  7. 기판 상에 구비되는 제1 불순물 영역;
    상기 기판 표면으로부터 돌출되고 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 배열되는 복수의 채널 패턴들;
    상기 채널 패턴들 상에 각각 구비되는 제2 불순물 영역들;
    상기 채널 패턴들의 측벽 및 채널 패턴들 사이의 기판 표면 상에 구비되고, 게이트 절연 패턴 및 게이트 전극을 포함하는 게이트 구조물;
    상기 제2 불순물 영역들의 상부면과 접촉하는 하나의 제1 콘택 패턴;
    상기 게이트 전극의 일부 표면과 접촉하는 제2 콘택 패턴; 및
    상기 제1 콘택 패턴 및 제2 콘택 패턴 사이에 배치되고, 상기 제2 콘택 패턴의 적어도 일부분의 측벽을 둘러싸고, 상기 제1 및 제2 콘택 패턴들을 서로 절연시키는 스페이서가 구비되는 반도체 소자.
  8. 제7항에 있어서, 상기 스페이서는 상기 제1 콘택 패턴 측벽 및 상기 제2 불순물 영역의 측벽을 덮는 반도체 소자.
  9. 제7항에 있어서, 상기 제2 콘택 패턴의 저면은 상기 채널 패턴들 사이의 기판 상에 위치하는 게이트 전극의 상부면과 접촉하는 반도체 소자.
  10. 제7항에 있어서, 상기 제2 콘택 패턴은 상기 제1 콘택 패턴의 적어도 일부분을 관통하는 형상을 갖는 반도체 소자.
KR1020180065260A 2018-06-07 2018-06-07 반도체 소자 KR102529229B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180065260A KR102529229B1 (ko) 2018-06-07 2018-06-07 반도체 소자
US16/225,122 US11380791B2 (en) 2018-06-07 2018-12-19 Semiconductor device
CN201910124739.6A CN110581130A (zh) 2018-06-07 2019-02-15 半导体装置
US17/857,608 US20220336661A1 (en) 2018-06-07 2022-07-05 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180065260A KR102529229B1 (ko) 2018-06-07 2018-06-07 반도체 소자

Publications (2)

Publication Number Publication Date
KR20190138931A true KR20190138931A (ko) 2019-12-17
KR102529229B1 KR102529229B1 (ko) 2023-05-04

Family

ID=68764169

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180065260A KR102529229B1 (ko) 2018-06-07 2018-06-07 반도체 소자

Country Status (3)

Country Link
US (2) US11380791B2 (ko)
KR (1) KR102529229B1 (ko)
CN (1) CN110581130A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102612592B1 (ko) 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100213539A1 (en) * 2008-01-29 2010-08-26 Unisantis Electronics (Japan) Ltd. Semiconductor device and production method therefor
US20110303985A1 (en) * 2010-06-09 2011-12-15 Fujio Masuoka Semiconductor device and fabrication method therefor

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100552058B1 (ko) * 2004-01-06 2006-02-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
US8378425B2 (en) * 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
EP2254149B1 (en) 2009-05-22 2014-08-06 Unisantis Electronics Singapore Pte. Ltd. SRAM using vertical transistors with a diffusion layer for reducing leakage currents
US9117690B2 (en) * 2011-12-02 2015-08-25 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8937359B2 (en) 2013-05-15 2015-01-20 Globalfoundries Inc. Contact formation for ultra-scaled devices
US9478631B2 (en) 2014-06-04 2016-10-25 Taiwan Semiconductor Manufacturing Company Limited Vertical-gate-all-around devices and method of fabrication thereof
KR102282195B1 (ko) 2014-07-16 2021-07-27 삼성전자 주식회사 저항 구조체를 갖는 반도체 장치의 제조 방법
US20160126336A1 (en) 2014-10-29 2016-05-05 Globalfoundries Inc. Method of improved ca/cb contact and device thereof
US9685340B2 (en) 2015-06-29 2017-06-20 International Business Machines Corporation Stable contact on one-sided gate tie-down structure
US9312383B1 (en) * 2015-08-12 2016-04-12 International Business Machines Corporation Self-aligned contacts for vertical field effect transistors
KR102374052B1 (ko) * 2016-02-26 2022-03-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9917059B2 (en) * 2016-06-03 2018-03-13 International Business Machines Corporation Self-aligned vertical transistor with local interconnect
US10141232B2 (en) * 2016-06-30 2018-11-27 International Business Machines Corporation Vertical CMOS devices with common gate stacks
US9941278B2 (en) 2016-07-06 2018-04-10 Globalfoundries Inc. Method and apparatus for placing a gate contact inside an active region of a semiconductor
US9824921B1 (en) 2016-07-06 2017-11-21 Globalfoundries Inc. Method and apparatus for placing a gate contact inside a semiconductor active region having high-k dielectric gate caps
US10128187B2 (en) 2016-07-11 2018-11-13 Globalfoundries Inc. Integrated circuit structure having gate contact and method of forming same
US9748385B1 (en) 2016-07-21 2017-08-29 International Business Machines Corporation Method for forming vertical Schottky contact FET
US9876015B1 (en) 2017-02-16 2018-01-23 International Business Machines Corporation Tight pitch inverter using vertical transistors
US10361300B2 (en) * 2017-02-28 2019-07-23 International Business Machines Corporation Asymmetric vertical device
US10062752B1 (en) * 2017-10-25 2018-08-28 International Business Machines Corporation Fabrication of nanowire vertical gate devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100213539A1 (en) * 2008-01-29 2010-08-26 Unisantis Electronics (Japan) Ltd. Semiconductor device and production method therefor
US20110303985A1 (en) * 2010-06-09 2011-12-15 Fujio Masuoka Semiconductor device and fabrication method therefor

Also Published As

Publication number Publication date
KR102529229B1 (ko) 2023-05-04
CN110581130A (zh) 2019-12-17
US11380791B2 (en) 2022-07-05
US20190378926A1 (en) 2019-12-12
US20220336661A1 (en) 2022-10-20

Similar Documents

Publication Publication Date Title
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
US11696442B2 (en) Vertical memory devices and methods of manufacturing the same
KR102403604B1 (ko) 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
US11710736B2 (en) Semiconductor device and method of manufacturing the same
KR100843715B1 (ko) 반도체소자의 콘택 구조체 및 그 형성방법
KR20190058079A (ko) 수직형 메모리 장치 및 그 제조 방법
KR102585881B1 (ko) 반도체 소자 및 그 제조 방법.
KR102451417B1 (ko) 반도체 장치
KR20160012826A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20180037662A (ko) 반도체 장치 및 그 제조 방법
KR20190056886A (ko) 반도체 소자
KR102492798B1 (ko) 반도체 소자 및 그 형성 방법
KR102557123B1 (ko) 반도체 소자 및 그 제조 방법.
KR20180098446A (ko) 반도체 장치 및 이의 제조 방법
KR20180064799A (ko) 반도체 장치, 반도체 장치의 레이아웃 설계 방법, 및 반도체 장치의 제조 방법
KR20160109988A (ko) 반도체 소자 및 이의 제조 방법
US20220336661A1 (en) Semiconductor device
KR102350485B1 (ko) 반도체 소자
US10930671B2 (en) Vertical memory devices
KR102520599B1 (ko) 반도체 소자
TW202040697A (zh) 形成半導體裝置的方法
KR20190139528A (ko) 수직형 메모리 장치
US11575009B2 (en) Semiconductor device having high voltage transistors
KR20230046783A (ko) 반도체 장치 및 그 제조 방법
KR20230146262A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right