JP2014022390A - 半導体装置、ピラートランジスタのレイアウト方法及びそのレイアウト方法を用いて製造した半導体装置 - Google Patents

半導体装置、ピラートランジスタのレイアウト方法及びそのレイアウト方法を用いて製造した半導体装置 Download PDF

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Abstract

【課題】セルの面積を縮小する。
【解決手段】ピラートランジスタＭ４を構成する単位ピラートランジスタ１０のシリコンピラー１１の間隔が、サイドウォールゲート電極の膜厚の２倍以下であり、かつ、異なるピラートランジスタを構成する単位ピラートランジスタどうしのシリコンピラー１１の間隔が、サイドウォールゲート電極の膜厚の２倍よりも広い。
【選択図】図１

Description

本発明は、ピラートランジスタを複数有する半導体装置に関し、特に、ピラートランジスタのレイアウトに関する。
図６は、一般的な半導体装置の一例を示す図であり、（ａ）は論理回路を示す図、（ｂ）は具体的な回路図である。
半導体装置として、例えば図６（ａ）に示すように２つのＯＲゲートと１つのＮＡＮＤゲートとからなるものが挙げられる。このような半導体装置は図６（ｂ）に示すように、同一ノードに接続される複数のトランジスタＰＭ１〜ＰＭ４，ＮＭ１〜ＮＭ４から実現されることになる。
近年、このように複数のトランジスタから構成される半導体装置として、ピラートランジスタを用いたものが考えられている（例えば、特許文献１参照）。ピラートランジスタは、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いることによって、半導体装置における集積度を向上させることができるが、その配置方法によっては、面積や特性が異なるものとなる。特に、スタンダードセルのように、トランジスタが繰り返し使用される複数回路セルでは、チップサイズにおいて大きな差が生じてしまう。
図７は、ピラートランジスタを適用したスタンダードセルの構成を説明するための図であり、（ａ）はメモリセルで構成されるアレイ部周辺の周辺回路部に配置されるセルロウを示す図、（ｂ）はスタンダードセルにおけるセルロウの構成を示す図である。
図７（ａ）に示すように、半導体装置においては、メモリセルから構成されるアレイ部３００に対して周辺回路部２００にはセルロウ１００が配置されており、このセルロウ１００に、トランジスタから構成されるセルが配置される。
例えば、ｐチャネル型のピラートランジスタと、ｎチャネル型のピラートランジスタとからなる半導体装置においては、図７（ｂ）に示すように、セルロウには、ｐチャネル型のピラートランジスタを形成するｐチャネル型ピラートランジスタ形成領域（ｎ型不純物が拡散されたウェル領域内のトランジスタ形成領域）と、ｎチャネル型ピラートランジスタ形成領域（ｐ型不純物が拡散されたウェル領域内のトランジスタ形成領域）と、電源配線領域及びセル内トランジスタの配線領域とが設けられる。
このようなスタンダードセルでは、その入出力の配線を組み合わせることで種々の組み合わせ回路が実現される。スタンダードセルは、同一のトランジスタを複数含むことで組み合わせの自由度が向上するとともに、各素子の配置場所による特性のばらつきを抑制することができる。
以下に、ピラートランジスタのレイアウトについて説明する。
図８は、半導体装置の一例を示す回路図である。
図８に示す例は、４つのトランジスタＭ１〜Ｍ４から構成されており、これらトランジスタＭ１〜Ｍ４をピラートランジスタで構成する場合について考える。
図９は、図８に示した半導体装置をピラートランジスタで構成した場合の１つのセルの構造の一例を示す図であり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−Ａ’断面図、（ｃ）は（ａ）に示したＢ−Ｂ’断面図である。
図８に示した半導体装置をピラートランジスタで構成した場合、図９に示すように、ピラートランジスタＭ１〜Ｍ４のそれぞれは、単位ピラートランジスタ１０が複数並べられることによって構成される。単位ピラートランジスタ１０のそれぞれは、ＳＴＩ５０に形成されたピラー部となるシリコンピラー１１の側面にゲート絶縁膜１３を介してゲート電極１２が形成されるとともに、その上部に上部ｎ型拡散層１４が形成されている。上部ｎ型拡散層１４は、ＳＴＩ５０に形成されたスルーホールのコンタクト２０を介して表面の電源配線３０に接続されている。また、シリコンピラー１１の下部には下部ｎ型拡散層１５が形成されるとともに、ｐウェル４０が形成されている。なお、ゲート絶縁膜１３とゲート電極１２とを併せてサイドウォールゲート電極と称する。
ピラートランジスタＭ１〜Ｍ４のそれぞれは、４つの単位ピラートランジスタ１０が並べられてなる２つのピラー列からなる。ピラー列を構成する４つの単位ピラートランジスタ１０間は、シリコンピラー１１の間隔がゲート絶縁膜１３及びゲート電極１２の膜厚の２倍以下となっていることにより、ゲート電極１２が埋め込まれている。ピラートランジスタＭ１〜Ｍ４を構成する２つずつのピラー列は、出力側（または電源側）のピラートランジスタのピラー列を電源側（または出力側）のピラートランジスタのピラー列で挟むように配置することにより、図中破線と一点鎖線とで示すように電流経路に差が生じないようにし、各電流パスに余分な抵抗分をつけないように配置されている。具体的には、ピラートランジスタＭ２を構成する２つのピラー列のうち一方のピラー列に隣接してピラートランジスタＭ３を構成する２つのピラー列のうち一方のピラー列が配置され、このピラー列に隣接してピラートランジスタＭ１を構成する２つのピラー列のうち一方のピラー列が配置され、このピラー列に隣接してピラートランジスタＭ４を構成する２つのピラー列のうち一方のピラー列が配置され、このピラー列に隣接してピラートランジスタＭ２を構成する２つのピラー列のうち他方のピラー列が配置され、このピラー列に隣接してピラートランジスタＭ３を構成する２つのピラー列のうち他方のピラー列が配置され、このピラー列に隣接してピラートランジスタＭ１を構成する２つのピラー列のうち他方のピラー列が配置され、このピラー列に隣接してピラートランジスタＭ４を構成する２つのピラー列のうち他方のピラー列が配置されている。これらピラー列は、シリコンピラー１１の間隔がゲート絶縁膜１３及びゲート電極１２の膜厚の２倍よりも広いものとなっている。
ピラートランジスタＭ１〜Ｍ４のそれぞれを構成する２つのピラー列には、ゲート給電用絶縁ピラー６１が設けられており、コンタクトプラグ６２を介してゲート配線６３と接続され、同一のピラートランジスタを構成するピラー列どうしが、ゲート引き出し線７０ａ〜７０ｄによって接続されている。
シリコンピラー１１の下部に形成された下部ｎ型拡散層１５は、隣接するピラー列どうしを接続しており、その下部に、単位ピラートランジスタ１０の全てを覆うようにｐウェル４０が形成されている。
特開２０１１−１０３３３９号公報
上述したようにピラートランジスタが配置された半導体装置においては、ピラー列の数が多くなった場合、面積が広くなってしまう。半導体装置においては、高集積化が望まれているため、面積が広くなることは好ましくはない。また、面積が広くなることに伴って、下部拡散層の抵抗が高くなってしまうという問題点がある。
上記目的を達成するために本発明は、
ピラー部の側面にサイドウォールゲート電極が形成された単位ピラートランジスタが複数並べられることによって構成されるピラートランジスタを複数有する半導体装置において、
前記複数のピラートランジスタのうち、少なくとも１つのピラートランジスタは、当該ピラートランジスタを構成する単位ピラートランジスタの前記ピラー部の間隔が、前記サイドウォールゲート電極の膜厚の２倍以下であり、かつ、異なるピラートランジスタを構成する単位ピラートランジスタどうしの前記ピラー部の間隔が、前記サイドウォールゲート電極の膜厚の２倍よりも広いことを特徴とする。
また、ピラー部の側面にサイドウォールゲート電極が形成された単位ピラートランジスタが複数並べられることによって構成されるピラートランジスタを複数有する半導体装置における前記ピラートランジスタのレイアウト方法であって、
前記複数の単位ピラートランジスタのうち、同一のピラートランジスタを構成する単位ピラートランジスタどうしの前記ピラー部の間隔を、前記サイドウォールゲート電極の膜厚の２倍以下とし、異なるピラートランジスタを構成する単位ピラートランジスタどうしの前記ピラー部の間隔を、前記サイドウォールゲート電極の膜厚の２倍よりも広くする。
上記のように構成された本発明においては、同一のピラートランジスタを構成するピラートランジスタを構成する単位ピラートランジスタ間は、サイドウォールゲート電極で埋め込まれていてもよいことから、複数のピラートランジスタのうち少なくとも１つのピラートランジスタを構成する単位ピラートランジスタのピラー部の間隔を、サイドウォールゲート電極の膜厚の２倍以下とすることにより、面積を狭くできる。
本発明によれば、複数のピラートランジスタのうち少なくとも１つのピラートランジスタを構成する単位ピラートランジスタのピラー部の間隔を、サイドウォールゲート電極の膜厚の２倍以下とすることにより、面積を狭くでき、それに伴って、下部拡散層の抵抗が高くなることを抑制できる。
本発明の半導体装置の第１の実施の形態の構造を示す図であり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−Ａ’断面図、（ｃ）は（ａ）に示したＢ−Ｂ’断面図である。 図１に示した半導体装置におけるゲート電極の形成方法を説明するための図である。 本発明の半導体装置の第２の実施の形態の構造を示す図であり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−Ａ’断面図、（ｃ）は（ａ）に示したＢ−Ｂ’断面図である。 本発明の半導体装置の第３の実施の形態の構造を示す上面図である。 本発明の半導体装置の第４の実施の形態を示す図であり、（ａ）は論理回路を示す図、（ｂ）は具体的な回路図、（ｃ）は（ｂ）に示した３つのｎ型トランジスタの構造を示す上面図である。 一般的な半導体装置の一例を示す図であり、（ａ）は論理回路を示す図、（ｂ）は具体的な回路図である。 ピラートランジスタを適用したスタンダードセルの構成を説明するための図であり、（ａ）はメモリセルで構成されるアレイ部周辺の周辺回路部に配置されるセルロウを示す図、（ｂ）はスタンダードセルにおけるセルロウの構成を示す図である。 半導体装置の一例を示す回路図である。 図８に示した半導体装置をピラートランジスタで構成した場合の１つのセルの構造の一例を示す図であり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−Ａ’断面図、（ｃ）は（ａ）に示したＢ−Ｂ’断面図である。
以下に、本発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の半導体装置の第１の実施の形態の構造を示す図であり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−Ａ’断面図、（ｃ）は（ａ）に示したＢ−Ｂ’断面図である。
本形態は、図８に示した半導体装置をピラートランジスタで構成したものに本発明を適用した構造である。そのため、図９に示したものと同様に、ピラートランジスタＭ１〜Ｍ４のそれぞれは、単位ピラートランジスタ１０が複数並べられることによって構成されており、単位ピラートランジスタ１０の構造は、図９に示したものと同様なものとなっている。また、４つの単位ピラートランジスタ１０が並べられてなるピラー列のそれぞれには、図９に示したものと同様に、ゲート給電用絶縁ピラー６１が設けられており、コンタクトプラグ６２を介してゲート配線６３と接続され、同一のピラートランジスタを構成するピラー列どうしが、ゲート引き出し線７０ａ〜７０ｄによって接続されている。
本形態は、図９に示したものに対して、ピラー列の配置が異なっている。ピラートランジスタＭ１〜Ｍ４のうちピラートランジスタＭ４のピラー列は、シリコンピラー１１の間隔がサイドウォールゲート電極の膜厚の２倍以下となっている。これは、同一のピラートランジスタを構成するピラートランジスタを構成する単位ピラートランジスタ間は、サイドウォールゲート電極で埋め込まれていてもよいことを利用したものである。また、ピラー列を構成する単位ピラートランジスタ１０のシリコンピラー１１の間隔が、上述したようにサイドウォールゲート電極の膜厚の２倍以下となっていることにより、ピラートランジスタＭ４を構成する全ての単位ピラートランジスタ１０は、シリコンピラー１１の間隔がサイドウォールゲート電極の膜厚の２倍以下となっている。
また、その他のピラートランジスタＭ１〜Ｍ３のピラー列は、図９に示したものと同様に２つずつ設けられているが、これらは、ピラートランジスタＭ４のピラー列を中心として、同一のピラートランジスタＭ１〜Ｍ３のピラー列が左右対称に配置されている。具体的には、ピラートランジスタＭ４のピラー列を挟んで、ピラートランジスタＭ１のピラー列が配置され、このピラートランジスタＭ１のピラー列のピラートランジスタＭ４のピラー列とは反対側に、ピラートランジスタＭ３のピラー列が配置され、このピラートランジスタＭ３のピラー列のピラートランジスタＭ１のピラー列とは反対側に、ピラートランジスタＭ２のピラー列が配置されている。
シリコンピラー１１の下部に形成された下部ｎ型拡散層１５は、上記のように配置されたピラー列どうしを接続しており、その下部に、単位ピラートランジスタ１０の全てを覆うようにｐウェル４０が形成されている。
以下に、上述したゲート電極１２の形成方法について説明する。
図２は、図１に示した半導体装置におけるゲート電極１２の形成方法を説明するための図である。
図１に示した半導体装置におけるゲート電極１２の形成する際は、まず、エッチングによって形成されたシリコンピラー１１（図２（ａ））の側面を酸化して、シリコン酸化膜１６を形成し、また、シリコン酸化膜１６上にシリコン窒化膜によってサイドウォール部１７を形成する。また、シリコンピラー１１の基端側に不純物注入を行い、下部ｎ型拡散層１４を形成する（図２（ｂ））。
次に、ウェットエッチング法により、シリコン窒化膜からなるサイドウォール部１７及びシリコン酸化膜１６を除去し、シリコンピラー１１の側面にゲート絶縁膜１３を数ｎｍの厚さで形成する。そして、ゲート電極材料を用いて、シリコンピラー１１の側面に、ゲート絶縁膜１３を覆うように略筒状のゲート電極１２を形成する（図２（ｃ））。この際、ピラートランジスタＭ４のピラー列間においては、ゲート電極１２が埋め込まれた状態となる。
その後、シリコンピラー１１の上部にシリコンを選択的エピタキシャル成長させてから、この選択的エピタキシャル成長させたシリコンに不純物を注入して、上部ｎ型拡散層１４を形成する（図２（ｄ））。
以下に、本形態の半導体装置による効果について説明する。
上記のように構成された半導体装置においては、ピラートランジスタＭ１〜Ｍ４のうちピラートランジスタＭ４のピラー列のシリコンピラー１１の間隔がサイドウォールゲート電極の膜厚の２倍以下となっていることにより、ピラートランジスタＭ４を構成する全ての単位ピラートランジスタ１０のシリコンピラー１１の間隔がサイドウォールゲート電極の膜厚の２倍以下となっているため、図９に示したものに対して、面積を狭くすることができる。例えば、１つのチップ内で１０００個のセルを使用している場合、１つのセルあたり１μｍ2の面積の削減が可能であるとすると、チップ全体では、１ｍｍ2の面積の削減が可能となる。またそれに伴い、下部ｎ型拡散層１５の面積が狭くなることでその抵抗値を低くすることができるとともに、側面容量を小さく設計することができる。
また、図９に示したものにおいては、出力側（または電源側）のピラートランジスタのピラー列を電源側（または出力側）のピラートランジスタのピラー列で挟むように配置することにより、ゲート引き出し線７０ａ〜７０ｄの引き回しが複雑となっているが、本形態は、ピラートランジスタＭ４のピラー列を中心として、同一のピラートランジスタＭ１〜Ｍ３のピラー列が左右対称に配置されていることにより、ゲート引き出し線７０ａ〜７０ｄの引き回しが複雑とならない。
（第２の実施の形態）
図３は、本発明の半導体装置の第２の実施の形態の構造を示す図であり、（ａ）は上面図、（ｂ）は（ａ）に示したＡ−Ａ’断面図、（ｃ）は（ａ）に示したＢ−Ｂ’断面図である。
本形態は図３に示すように、図１に示したものに対して、全てのピラートランジスタＭ１〜Ｍ４それぞれの２つのピラー列が隣接して配置され、これら隣接した配置された２つのピラー列のシリコンピラー１１の間隔がサイドウォールゲート電極の膜厚の２倍以下となっている点が異なるものである。それにより、全てのピラートランジスタＭ１〜Ｍ４について、同一のピラートランジスタを構成する単位ピラートランジスタどうしのシリコンピラー１１の間隔が、サイドウォールゲート電極の膜厚の２倍以下となっており、異なるピラートランジスタを構成する単位ピラートランジスタどうしのシリコンピラー１１の間隔が、サイドウォールゲート電極の膜厚の２倍よりも広くなっている。
ここで、同一のピラートランジスタを構成する単位ピラートランジスタ１０どうしのシリコンピラー１１の間隔をａとし、異なるピラートランジスタを構成する単位ピラートランジスタ１０どうしのシリコンピラー１１の間隔をｂ（ｂ＞ａ）として、図９に示したものと比較する。
図９に示したものは、図中左端に配置されたピラートランジスタＭ２のピラー列のシリコンピラー１１と、図中右端に配置されたピラートランジスタＭ４のピラー列のシリコンピラー１１との間隔は、それらの間に介在する単位ピラートランジスタの径を無視した場合、７ｂとなる。
一方、本形態の半導体装置においては、図中左端に配置されたピラートランジスタＭ２のピラー列のシリコンピラー１１と、図中右端に配置されたピラートランジスタＭ４のピラー列のシリコンピラー１１との間隔は、４ａ＋３ｂとなる。
すなわち、本形態の半導体装置は図９に示したものに対して、４×（ｂ−ａ）だけ、両端に配置されたピラー列のシリコンピラー１１の間隔が狭くなる。この間隔の差がそのまま面積の差として生じることになるため、面積を狭くすることができ、それに伴い、下部ｎ型拡散層１５の面積が狭くなることでその抵抗値を低くすることができる。
また、ピラートランジスタＭ１〜Ｍ４のそれぞれの２つのピラー列が隣接して配置されていることにより、ゲート引き出し線７０ａ〜７０ｄによるゲート給電用ピラー６１間の接続が不要となる。
（第３の実施の形態）
図４は、本発明の半導体装置の第３の実施の形態の構造を示す上面図である。
本形態は図４に示すように、図３に示したものに対して、単位ピラートランジスタ１０が並んで構成されるピラー列が、ピラートランジスタＭ１〜Ｍ４のそれぞれについて３つずつ設けられている点が異なるものである。
本形態のように、ピラー列が多いピラートランジスタを用いたものほど、図９に示したように、ピラー列のシリコンピラー１１の間隔をサイドウォールゲート電極の２倍よりも広くしたものに対して面積の差が大きくなり、上述した効果が大きくなる。
（第４の実施の形態）
図５は、本発明の半導体装置の第４の実施の形態を示す図であり、（ａ）は論理回路を示す図、（ｂ）は具体的な回路図、（ｃ）は（ｂ）に示した３つのｎ型トランジスタＮＭ１〜ＮＭ３の構造を示す上面図である。
本形態は図５に示すように、１つのＮＯＲゲートと１つのＮＡＮＤゲートとからなる論理回路を構成するために、３つのｐチャネル型のトランジスタＰＭ１〜ＰＭ３と、３つのｎチャネル型のトランジスタＮＭ１〜ＮＭ３とから構成されている。
ここで、トランジスタＰＭ１〜ＰＭ３，ＮＭ１〜ＮＭ３のそれぞれは、上述した実施の形態に示したピラートランジスタと同様の構造を有しているが、本形態においては、さらに、第１のピラートランジスタとなるトランジスタＮＭ１と、第２のピラートランジスタとなるトランジスタＮＭ２と、第３のピラートランジスタとなるトランジスタＮＭ３の配置に特徴を有している。
トランジスタＮＭ１〜ＮＭ３は図５（ｂ）に示すように、トランジスタＮＭ１を流れた電流がトランジスタＮＭ２，ＮＭ３に供給されることになるが、図５（ｃ）に示すように、トランジスタＮＭ１を構成する単位ピラートランジスタ１０が、トランジスタＮＭ２を構成する単位ピラートランジスタ１０と、トランジスタＮＭ３を構成する単位ピラートランジスタ１０とに挟まれて配置されている。
このような構成とすることにより、下部ｎ型拡散層１５の抵抗を下げることができる。
１０ 単位ピラートランジスタ
１１ シリコンピラー
１２ ゲート電極
１３ ゲート絶縁膜
１４ 上部ｎ型拡散層
１５ 下部ｎ型拡散層
１６ シリコン酸化膜
１７ サイドウォール部
２０ コンタクト
３０ 電源配線
４０ ｐウェル
５０ ＳＴＩ
６１ 給電用ピラー
６２ コンタクトプラグ
６３ ゲート配線
７０ａ〜７０ｄ ゲート引き出し線

Claims (6)

  1. ピラー部の側面にサイドウォールゲート電極が形成された単位ピラートランジスタが複数並べられることによって構成されるピラートランジスタを複数有する半導体装置において、
    前記複数のピラートランジスタのうち、少なくとも１つのピラートランジスタは、当該ピラートランジスタを構成する単位ピラートランジスタの前記ピラー部の間隔が、前記サイドウォールゲート電極の膜厚の２倍以下であり、かつ、異なるピラートランジスタを構成する単位ピラートランジスタどうしの前記ピラー部の間隔が、前記サイドウォールゲート電極の膜厚の２倍よりも広いことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記単位ピラートランジスタの前記ピラー部の間隔が前記サイドウォールゲート電極の膜厚の２倍以下であるピラートランジスタは１つであり、
    前記１つのピラートランジスタ以外のピラートランジスタを構成する単位ピラートランジスタは、前記１つのピラートランジスタを中心として、同一のピラートランジスタを構成する単位ピラートランジスタが左右対称に配置されている半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記複数のピラートランジスタのそれぞれは、当該ピラートランジスタを構成する単位ピラートランジスタの前記ピラー部の間隔が、前記サイドウォールゲート電極の膜厚の２倍以下である半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記ピラートランジスタは、第１のピラートランジスタと、前記第１のピラートランジスタを流れた電流が供給される第２及び第３のピラートランジスタとを有し、
    前記単位ピラートランジスタは、前記第１のピラートランジスタを構成する単位ピラートランジスタが、前記第２のピラートランジスタを構成する単位ピラートランジスタと、前記第３のピラートランジスタを構成する単位ピラートランジスタとに挟まれて配置されている半導体装置。
  5. ピラー部の側面にサイドウォールゲート電極が形成された単位ピラートランジスタが複数並べられることによって構成されるピラートランジスタを複数有する半導体装置における前記ピラートランジスタのレイアウト方法であって、
    前記複数の単位ピラートランジスタのうち、同一のピラートランジスタを構成する単位ピラートランジスタどうしの前記ピラー部の間隔を、前記サイドウォールゲート電極の膜厚の２倍以下とし、異なるピラートランジスタを構成する単位ピラートランジスタどうしの前記ピラー部の間隔を、前記サイドウォールゲート電極の膜厚の２倍よりも広くする、レイアウト方法。
  6. 請求項５に記載のレイアウト方法を用いて製造した半導体装置。
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