JP2008305896A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】３次元トランジスタでメモリセルを構成する際に問題となるチャネル部のフローティングを防止でき、高集積化可能な半導体装置及びその製造方法を提供することを目的とする。
【解決手段】第１基柱２にチャネル部５と、チャネル部５の上下に形成された拡散層６，７と、チャネル部５の周りにゲート絶縁膜を介して形成されたゲート電極８とを備えた３次元トランジスタ１が、導電型の第２基柱３を囲むようにウェル領域上に複数配置され、複数個の３次元トランジスタ１が１つの第２基柱３を共有して、各々のチャネル部５がチャネル連結部４によって第２基柱３に接続されていることを特徴とする。また、６個からなる３次元トランジスタ１が、１個の第２基柱３を共有することができる。
【選択図】図２

Description

本発明は、３次元トランジスタを用いた半導体装置及びその製造方法に関する。
半導体分野では高集積化の要請に伴い、素子の微細化が進んでいる。そのため、従来のプレーナ型トランジスタに代わり、少ない設置面積により多くの素子を集積できるよう縦型にして立体的に配置した３次元構造のトランジスタが開発されている。
こうした３次元トランジスタの一般的な構造として、ＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が知られている。
ＳＧＴの構造は、例えば、図１３に示すように、基板１００の上に３次元トランジスタを構成するシリコン柱１０１が配置され、シリコン柱１０１にはチャネル部１０２とその上下にソース・ドレイン拡散層１０３とが形成されている。シリコン柱１０１の中央部のチャネル部（ｐ型Ｓｉ部）１０２は、その周囲をゲート絶縁膜１０４およびゲート電極１０５に囲まれた構造であり、下の拡散層（ソース拡散層）１０３ｂの下部にソース電極１０６を設け、上の拡散層（ドレイン拡散層）１０３ａの上部にドレイン電極１０７を設け、ソース・ドレイン拡散層１０３がチャネル部１０２の上下に配置された構造である。
特許文献１には、チャネル部１０２の外周から中心部に向かう空乏層を制御した３次元トランジスタと、それを用いたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が記載されている。
また、特許文献２には、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＤＲＡＭが記載されている。
また、特許文献３及び特許文献４には、このような３次元トランジスタを用いてメモリセルを構成した半導体装置が記載されている。
図１４に、従来の３次元トランジスタを備えたメモリセルの構造の一例を示す。このトランジスタでは、シリコン基板２００の上に、縦方向の並行に配置された複数のビット線２０５上に３次元トランジスタ２０１が等間隔で複数配置され、３次元トランジスタ２０１の間には、２本一組のゲート電極（ワード線）２０６ａ、２０６ｂがビット線２０５上を横切るように横方向に並行に配置されている。
各３次元トランジスタ２０１は、ビット線２０５上に、下部拡散層２０３ｂ、チャネル部２０２、上部拡散層２０３ａを有し、それらの上にキャパシタ２０４が順次堆積された構造とされて、メモリセルが構成されている。
特開平５−１６０４０８号公報 特許第２９４１０３号公報 米国特許６１５０６８７号明細書 特開平５−１３６３７４号公報
しかしながら、チャネル部の電位が基板で制御されている通常のプレーナ型トランジスタに対し、図４に示すような３次元トランジスタの構造では、上下の拡散層では電位が制御されているものの、これらに挟まれたチャネル部の電位は制御されずフローティング領域となってしまう。そのため、トランジスタを動作させるとチャネル部に正電荷が蓄積され、トランジスタのしきい値電圧が変動してしまう（フローティングボディー効果）という問題があった。
これを防止するために、図１４に示したメモリセルでは、ゲート電極２０６ａ、２０６ｂの一方をチャネル部２０２に接続する構造も提案されているが、この構造では高集積化することが困難である。
本発明は、上記事情に鑑みてなされたものであり、３次元トランジスタでメモリセルを構成する際に問題となるチャネル部のフローティングの問題を防止でき、高集積化可能な半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明の半導体装置は、第１基柱にチャネル部と、前記チャネル部の上下に形成された拡散層と、前記チャネル部の周りにゲート絶縁膜を介して形成されたゲート電極とを備えた３次元トランジスタが、導電型の第２基柱を囲むようにウェル領域上に複数配置され、複数個の前記３次元トランジスタが１つの前記第２基柱を共有して、各々の前記チャネル部がチャネル連結部によって前記第２基柱に接続されていることを特徴とする。
また、本発明の半導体装置は、６個の前記３次元トランジスタが、１個の前記第２基柱を共有して、この周囲に配置され接続されていることとした。
また、本発明の半導体装置は、各前記３次元トランジスタが、下部拡散層引出部と、ゲート電極引出部とを前記第１基柱に隣接して有しており、かつ、前記第２基柱を中心にした六角形の頂点となるように、ウェル領域で囲まれてモジュールとして配置されていることとした。
また、本発明の半導体装置は、前記モジュールがハニカム状に配置されていることとした。
本発明の半導体装置の製造方法は、第１基柱にチャネル部を形成し、前記チャネル部の上下に拡散層を形成し、前記チャネル部の周りにゲート絶縁膜を介してゲート電極を形成した３次元トランジスタを、導電型の第２基柱を囲むようにウェル領域上に複数配置し、複数個の前記３次元トランジスタが１つの前記第２基柱を共有するように、各々の前記チャネル部をチャネル連結部によって前記基柱に接続することを特徴とする。
また、本発明の半導体装置の製造方法は、６個の前記３次元トランジスタが、１個の前記第２基柱を共有するように、この周囲に配置して接続形成することとした。
また、本発明の半導体装置の製造方法は、各前記３次元トランジスタを、下部拡散層引出部と、ゲート電極引出部とを前記第１基柱に隣接するように形成し、かつ、前記第２基柱を中心とした六角形の頂点となるように、ウェル領域で囲むモジュールとして配置することとした。
また、本発明の半導体装置の製造方法は、前記モジュールをハニカム状に配置することとした。
本発明の半導体装置によれば、第１基柱にチャネル部と、前記チャネル部の上下に形成された拡散層と、前記チャネル部の周りにゲート絶縁膜を介して形成されたゲート電極とを備えた３次元トランジスタが、導電型の第２基柱を囲むようにウェル領域上に複数配置され、複数個の前記３次元トランジスタが１つの前記第２基柱を共有して、各々の前記チャネル部がチャネル連結部によって前記第２基柱に接続されていることで、前記チャネル部の電位が前記第２基柱によって固定されるため、フローティングボディー効果が抑制される。
また、本発明の半導体装置は、６個の前記３次元トランジスタが、１個の前記第２基柱を共有して、この周囲に配置され接続されていることで、最密充填の配置となるため、高集積化された半導体装置が可能となる。
また、本発明の半導体装置は、各前記３次元トランジスタは、下部拡散層引出部と、ゲート電極引出部とを前記第１基柱に隣接して有しており、かつ、前記第２基柱を中心にした六角形の頂点となるように、ウェル領域で囲まれてモジュールとして配置されていることで、このモジュールを１つのユニットとして複数のユニットでトランジスタを構成することができ、より大きく複雑な構造の半導体装置が可能となる。
また、本発明の半導体装置は、前記モジュールがハニカム状に配置されていることで、最密充填構造となるため、レイアウト的にも微細化され、より高集積化された半導体装置が可能となる。
本発明の半導体装置の製造方法は、第１基柱にチャネル部を形成し、前記チャネル部の上下に拡散層を形成し、前記チャネル部の周りにゲート絶縁膜を介してゲート電極を形成した３次元トランジスタを、導電型の第２基柱を囲むようにウェル領域上に複数配置し、複数個の前記３次元トランジスタが１つの前記基柱を共有するように、各々の前記チャネル部をチャネル連結部によって前記第２基柱に接続することで、前記チャネル部の電位を前記第２基柱によって固定できるため、フローティングボディー効果を抑制できる。
また、本発明の半導体装置の製造方法は、６個の前記３次元トランジスタが、１個の前記第２基柱を共有するように、この周囲に配置して接続することとで、最密充填の配置となるため、半導体装置を高集積化することが可能となる。
また、本発明の半導体装置の製造方法は、各前記３次元トランジスタを、下部拡散層引出部と、ゲート電極引出部とを前記第１基柱に隣接するように形成し、かつ、前記第２基柱を中心とした六角形の頂点となるように、ウェル領域で囲むモジュールとして配置することで、このモジュールを１つのユニットとして複数のユニットでトランジスタを構成することができ、半導体装置の構造をより大きく複雑にすることが可能となる。
また、本発明の半導体装置の製造方法は、前記モジュールをハニカム状に配置することとで、最密充填構造となるため、半導体装置をレイアウト的にも微細化でき、より高集積化することが可能となる。
以下、本発明の実施形態について、図面を参照して詳細に説明する。
図１は、Ｎチャネル型ＭＯＳ（Ｎ−ＭＯＳ）３次元トランジスタ１の基本構造部分（シリコン部分）のみを示したものである。この基本構造部分は中央に１個、その周囲に等間隔に６個、合わせて７個の基柱によって構成され、中央を除く周りの６個の第１基柱２が６個のトランジスタとなる部分である。中央には第２基柱３が配置され、Ｐ型のチャネル連結部４を介して、６個の第１基柱２のチャネル部５の側壁と連結している。
第１基柱２は、中央部がＰ型Ｓｉからなるチャネル部５であり、チャネル部５の上下にＮ型Ｓｉからなる上部拡散層６、下部拡散層７を備えている。上部拡散層６は、下部がＮ−層６０からなり、上部がＮ＋層６１からなる。チャネル部５はＰ型ウェル領域への電位供給源となり、上部拡散層６、下部拡散層７がＮ−ＭＯＳトランジスタ１のソース・ドレインとして作用する。
さらに、図２に示すように、各々のチャネル部５の周囲を囲むようにゲート絶縁膜８０（図２には図示せず。図３参照。）を介して、ゲート電極８を配置し、３次元トランジスタ１の基本構成となる。
図３に示すように、１つの第１基柱２の外側には、柱状の下部拡散層引出部９と、柱状のゲート電極引出部１０とを備え、トランジスタの基本部分はこの３つの部分で構成されている。（なお、図中のＮ＋はＮ型の高濃度領域を示し、Ｎ−はＮ型の低濃度領域を示す。図中のＰ＋はＰ型の高濃度領域を示し、Ｐ−はＰ型の低濃度領域を示す。）
第１基柱２、第２基柱３、下部拡散層引出部９、ゲート電極引出部１０はいずれも、Ｐ型ウェル領域（ウェル領域）１１上に形成され、上方には上部拡散層コンタクト１２ａ、ウェルコンタクト１２、下部拡散層コンタクト１２ｂ、ゲートコンタクト１２ｃが形成されている。
第２基柱３は、中央部から下部まではＰ−層３０からなり、上部はＰ＋層３１からなる。ウェルコンタクト１２の電位によってＰ型ウェル領域１１の電位を固定することができる。
つまり、第１基柱２の下方部分のＰ型ウェル領域１１の電位も固定できることで、下部拡散層７を介してチャネル部５の電位を固定できるため、本発明の目的であるフローティングボディー効果の抑制に作用する。
なお、Ｐ型ウェル領域（ウェル領域）１１の周囲、及びトランジスタの基本部分のチャネル連結部４の下部までは第１絶縁層１１ａが堆積され、第１絶縁層１１ａの上方はトランジスタの基本部分の周囲を囲むように上部拡散層６の高さまで第２絶縁層１１ｂが堆積され、第２絶縁層１１ｂの上方には、上部拡散層コンタクト１２ａ、ウェルコンタクト１２、下部拡散層コンタクト１２ｂ、ゲートコンタクト１２ｃを囲むように、これらのコンタクトと同じ高さまで第３絶縁層１１ｃが堆積されている。
図４に示すように、下部拡散層引出部９は、第１基柱２と同様に、中央部がＰ−型のチャネル部５ａを備え、チャネル部５ａはゲート絶縁膜８０ａを介してゲート電極８ａに囲まれている。
チャネル部５ａの上下には、Ｎ＋型の上部拡散層６ａとＮ−型の下部拡散層７ａとを備え、下部拡散層７ａは、第１基柱２の下部拡散層７と電気的に接続されるように下方でＮ型の底部拡散層１３を共有している。
すなわち、下部拡散層引出部９は通常のトランジスタと同じ構造であり、ゲート電極８ａによってトランジスタのゲート電位がＯＮ状態になると、チャネル部５ａが反転し、上部拡散層６ａと下部拡散層７ａが導通するため、下部拡散層コンタクト１２ｂの電位により、第１基柱２の下部拡散層７の電位を制御できる。
また、図５に示すように、下部拡散層引出部９Ａは、全体をＮ＋型にしてもよい。このようにすることで、下部拡散層引出部９Ａの上部に形成された下部拡散層コンタクト１２ｂの電位により、底部拡散層１３の電位を制御できる。
図６に示すように、ゲート電極引出部１０は、中央部がゲート電極８ｂに囲まれており、ゲート電極８ｂは埋め込みプラグ１４を介してゲート電極８と連結し、第１基柱２と電気的に接続されている。
ゲート電極引出部１０にはゲート絶縁膜が無く、ゲート電極８ｂが直接ゲート電極引出部１０に接続されており、ゲート電極引出部１０全体がＮ＋化している。これにより、ゲートコンタクト１２ｃの電位により、第１基柱２のゲート電極８の電位を制御できる。
また、図７に示すように、ゲート電極引出部１０は、もう１つの埋め込みプラグ１４を介して、ゲート電極８ｂとゲート電極８ａとが連結し、下部拡散層引出部９Ａとも電気的に接続されている。そして、ゲート電極引出部１０に形成されたゲートコンタクト１２ｃの電位により、下部拡散層引出部９Ａのゲート電極８ａの電位を制御できる。
図８に、先に説明した６個のトランジスタ基本部分の配置例を示す。
第２基柱３、すなわちＰ型ウェル領域１１の電位を固定できるウェルコンタクト１２を中心に、３次元トランジスタとなる６個の第１基柱２が配置され、さらにその外側に下部拡散層引出部９が６個と、ゲート電極引出部１０が６個配置されている。（図８において、拡散層引出部９とゲート電極引出部１０の一部は略記している。）
このようにすると、最密充填の配置となるため、高集積化された半導体装置が可能となる。この配置を１つのモジュールＭとする。
図９は、モジュールＭの配置構造を簡単に示したものである。図９（ａ）はＮ-ＭＯＳ６個モジュールＭ１を示し、図８に示したモジュールＭと同じであるが、図９（ｂ）はＰ-ＭＯＳ６個モジュールＭ２を示す。Ｎ-ＭＯＳ６個モジュールＭ１は、六角形のＰ型ウェル領域１１の上に形成される。
先の説明では、Ｎ−ＭＯＳの構造について説明したが、本発明をＰ−ＭＯＳに適用する場合に、Ｐ-ＭＯＳの各トランジスタの断面は、図１〜図８に示したＮ記号全てをＰ記号に変えれば、代用できる。そして、第１基柱２、第２基柱３、下部拡散層引出部９、ゲート電極引出部１０の各コンタクト（上部拡散層コンタクト１２ａ、ウェルコンタクト１２、下部拡散層コンタクト１２ｂ、ゲートコンタクト１２ｃ）を、Ｐ-ＭＯＳ用の上部拡散層コンタクト１５ａ、ウェルコンタクト１５、下部拡散層コンタクト１５ｂ、ゲートコンタクト１５ｃとして代用する。
なお、Ｐ-ＭＯＳ６個モジュールＭ２は、六角形のＮ型ウェル領域１１ａの上に形成される。
図９に示すようなモジュールＭを組み合わせることで、例えば、図１０に示すように、Ｎ-ＭＯＳ６個モジュールＭ１を２セット、Ｐ-ＭＯＳ６個モジュールＭ２を１セット配置してＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成することができる。
ここでは、ＳＲＡＭのメモリセルをＮ-ＭＯＳ４個（Ｎ１，Ｎ２，Ｎ３，Ｎ４）とＰ-ＭＯＳ２個（Ｐ１，Ｐ２）で構成している。これらのメモリセルは、上層配線、下層配線、下部拡散層接続によって接続する。
なお、下部拡散層接続とは、Ｎ４の下部拡散層７ａとＮ２の下部拡散層７ａとの間に、第１絶縁層１１ａを形成しないことで達成できる。それにより、Ｎ４とＮ２の下部拡散層７ａ，７ａは、同じＮ型拡散層を共有していることになる。例えば、下部拡散層の電位を柱上部から供給する場合のように、２つの柱の下部拡散層が繋がっている状態である。
図中のＷＬはワード線、ＢＬとＢＬ＿１はビット線、Ｖは電源、Ｅはアースを示す。
このメモリセルの回路図を図１１に示す。メモリセルＮ１，Ｎ２は、アースＥに接地しながらの上部拡散層１２ａ同士を接続し、メモリセルＰ１，Ｐ２は、電源Ｖに接続しながら上部拡散層コンタクト１５ａ同士を接続する。
また、メモリセルＮ１とＰ１、Ｎ２とＰ２を、下部拡散層コンタクト１２ｂ，１５ｂ同士で接続し、ゲートコンタクト１２ｃ，１５ｃ同士で接続する。
また、メモリセルＮ１，Ｐ１の下部拡散層コンタクト１２ｂ，１５ｂ接続と、メモリセルＮ２，Ｐ２のゲートコンタクト１２ｃ，１５ｃ接続と、メモリセルＮ３の上部コンタクト１２ａとを接続する。
また、メモリセルＮ１，Ｐ１のゲートコンタクト１２ｃ，１５ｃ接続と、メモリセルＮ２，Ｐ２の下部拡散層コンタクト１２ｂ，１５ｂ接続と、メモリセルＮ４の上部コンタクト１２ａとを接続する。
また、メモリセルＮ３，Ｎ４は、各ゲートコンタクト１２ｃをワード線ＷＬに接続し、メモリセルＮ３の下部拡散層コンタクト１２ｂをビット線ＢＬに、メモリセルＮ４の下部拡散層コンタクト１２ｂをビット線ＢＬ＿１に接続する。
このようにして、ＳＲＡＭのメモリセルの回路が構成できる。
以上説明したように、本実施形態の半導体装置（ＭＯＳトランジスタ１）によれば、第１基柱２にチャネル部５と、チャネル部５の上に形成された上部拡散層６と、下に形成された下部拡散層７と、チャネル部５の周りにゲート絶縁膜８ａを介して形成されたゲート電極８とを備えた３次元トランジスタが、導電型の第２基柱３を囲むようにＰ型ウェル領域１１上に複数配置され、複数個の３次元トランジスタが１つの第２基柱３を共有して、各々のチャネル部５がチャネル連結部４によって第２基柱３に接続されていることで、チャネル部５の電位が第２基柱３によって固定されるため、フローティングボディー効果が抑制される。
また、本実施形態のＭＯＳトランジスタ１は、６個の３次元トランジスタが、１個の第２基柱３を共有して、この周囲に配置され接続されていることで、最密充填の配置となるため、高集積化された半導体装置が可能となる。
また、本発明のＭＯＳトランジスタ１は、各３次元トランジスタが、下部拡散層引出部９と、ゲート電極引出部１０とを第１基柱２に隣接して有しており、かつ、第２基柱３を中心にした六角形の頂点となるように、Ｐ型ウェル領域１１で囲まれてモジュールＭ１として配置されていることで、このモジュールＭ１を１つのユニットとして複数のユニットでトランジスタを構成することができ、より大きく複雑な構造の半導体装置が可能となる。
また、本実施形態のＭＯＳトランジスタ１は、モジュールＭ１がハニカム状に配置されていることで、最密充填構造となるため、レイアウト的にも微細化され、より高集積化された半導体装置が可能となる。
さらに、ＳＲＡＭセルを多数配置する場合には、図１２に示すように、各ＭＯＳ６個モジュールＭ１、Ｍ２を配置する。このようにハニカム状に配置することで、最密充填構造となるため、レイアウト的にも微細化され、より高集積化された半導体装置が提供可能となる。
本発明の活用例として、各種メモリを搭載した半導体装置などが挙げられる。
本発明の実施形態に係る３次元トランジスタの基本構造部分の斜視図である。 本発明の実施形態に係る３次元トランジスタの斜視図である。 本発明の実施形態に係る３次元トランジスタの平面図（ａ）、及び（ａ）のＡ−Ｂ線における断面図（ｂ）である。 本発明の実施形態に係る３次元トランジスタの平面図（ａ）、及び（ａ）のＣ−Ｄ線における断面図（ｂ）である。 本発明の実施形態に係る３次元トランジスタの平面図（ａ）、及び（ａ）のＣ´−Ｄ´線における断面図（ｂ）である。 本発明の実施形態に係る３次元トランジスタの平面図（ａ）、及び（ａ）のＥ−Ｆ線における断面図（ｂ）である。 本発明の実施形態に係る３次元トランジスタの平面図（ａ）、及び（ａ）のＧ−Ｈ線における断面図（ｂ）である。 本発明の実施形態に係る３次元トランジスタにおいて、６個のトランジスタ基本部分の配置した平面図である。 本発明の実施形態に係る３次元トランジスタにおけるモジュールを示す図であり、（ａ）はＮ-ＭＯＳ６個モジュールを示す模式図、（ｂ）はＰ-ＭＯＳ６個モジュールを示す模式図である。 図９における各モジュールで構成したＳＲＡＭの模式図である。 図１０におけるＳＲＡＭセルの回路図である。 図９における各モジュールを用い、複数のＳＲＡＭセルを構成したＳＲＡＭの模式図である。 従来例におけるＳＧＴ型３次元トランジスタの斜視図である。 従来例における３次元トランジスタを用いたメモリセルの斜視図である。
符号の説明
１・・・ＭＯＳトランジスタ、２・・・第１基柱、３・・・第２基柱、４・・・チャネル連結部、５・・・チャネル部、６・・・上部拡散層、７・・・下部拡散層、８・・・ゲート電極、９・・・下部拡散層引出部、１０・・・ゲート電極引出部、１１・・・Ｐ型ウェル領域、１２・・・ウェルコンタクト、１２ａ・・・上部拡散層コンタクト、１２ｂ・・・下部拡散層コンタクト、１２ｃ・・・ゲートコンタクト、１３・・・底部拡散層、１４・・・埋め込みプラグ、１５・・・ウェルコンタクト、１５ａ・・・上部拡散層コンタクト、１５ｂ・・・下部拡散層コンタクト、１５ｃ・・・ゲートコンタクト。

Claims (8)

  1. 第１基柱にチャネル部と、前記チャネル部の上下に形成された拡散層と、前記チャネル部の周りにゲート絶縁膜を介して形成されたゲート電極とを備えた３次元トランジスタが、導電型の第２基柱を囲むようにウェル領域上に複数配置され、複数個の前記３次元トランジスタが１つの前記第２基柱を共有して、各々の前記チャネル部がチャネル連結部によって前記第２基柱に接続されていることを特徴とする半導体装置。
  2. ６個の前記３次元トランジスタが、１個の前記第２基柱を共有して、この周囲に配置され接続されていることを特徴とする請求項１記載の半導体装置。
  3. 各前記３次元トランジスタは、下部拡散層引出部と、ゲート電極引出部とを前記第１基柱に隣接して有しており、かつ、前記第２基柱を中心にした六角形の頂点となるように、ウェル領域で囲まれてモジュールとして配置されていることを特徴とする請求項２記載の半導体装置。
  4. 前記モジュールが、ハニカム状に配置されていることを特徴とする請求項３記載の半導体装置。
  5. 第１基柱にチャネル部を形成し、前記チャネル部の上下に拡散層を形成し、前記チャネル部の周りにゲート絶縁膜を介してゲート電極を形成した３次元トランジスタを、導電型の第２基柱を囲むようにウェル領域上に複数配置し、複数個の前記３次元トランジスタが１つの前記第２基柱を共有するように、各々の前記チャネル部をチャネル連結部によって前記基柱に接続することを特徴とする半導体装置の製造方法。
  6. ６個の前記３次元トランジスタが、１個の前記第２基柱を共有するように、この周囲に配置して接続形成することを特徴とする請求項５記載の半導体装置の製造方法。
  7. 各前記３次元トランジスタを、下部拡散層引出部と、ゲート電極引出部とを前記第１基柱に隣接するように形成し、かつ、前記第２基柱を中心とした六角形の頂点となるように、ウェル領域で囲むモジュールとして配置することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記モジュールを、ハニカム状に配置することを特徴とする請求項７記載の半導体装置の製造方法。

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