JP5956093B1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

半導体装置（1）では、メモリゲート構造体（4a）と同じ構成でなるコンタクト設置構造体（10a）の頂上部から、第1選択ゲート電極（G2a）までを跨ぐようにコンタクト（C5a）を設けたことから、従来のようにメモリゲート構造体（110）の頂上部にまで乗り上げた乗り上げ部（102b）がない分（図１３）、上層の配線層までの距離を短くしてアスペクト比を小さくでき、かくして、コンタクト抵抗値の増大を防止し得、また、従来のようにメモリゲート構造体（110）の頂上部にまで乗り上げた乗り上げ部（102b）がない分、コンタクト設置構造体（10a）と、上層の配線層とを遠ざけることもできるので、上層の配線層との接触不良を防止し得る、半導体装置およびその製造方法を提案する。

Description

本発明は、半導体装置およびその製造方法に関する。
従来、半導体装置では、基板上に設けられたゲート電極と、このゲート電極の上層に配置された配線層とを接続する際には柱状のコンタクトを設け、当該コンタクトを用いてゲート電極と配線層とを電気的に接続する構成が一般的である（例えば、非特許文献1参照）。複数のコンタクトが設けられた半導体装置としては、例えば下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極が順に積層されたメモリゲート構造体と、このメモリゲート構造体の側壁に側壁スペーサを介して設けられた選択ゲート構造体とが活性領域上（基板表面上）に設けられ、各部位にコンタクトが設置された構成が考えられている。
例えば、このような半導体装置は、各種配線層からコンタクトを介してメモリゲート電極や、選択ゲート構造体の選択ゲート電極等の各部位に所定の電圧が印加されることで、基板表面とメモリゲート電極G100との電圧差によって生じる量子トンネル効果によって電荷蓄積層ECに電荷を注入し得るようになされている。
この場合、メモリゲート構造体の側壁に側壁スペーサを介して設けられた選択ゲート構造体は、メモリゲート電極とは別に、コンタクト設置部から選択ゲート電極に所定の電圧が印加されることで、当該選択ゲート電極をメモリゲート電極とは独立に制御し得るようになされている。
例えば、図１３に示すように、この種の半導体装置100では、活性領域（図示せず）に隣接する素子分離層101上に、選択ゲート電極（図示せず）と一体形成されたコンタクト設置部102が設けられ得る。この場合、半導体装置100では、素子分離層101上にまで、メモリゲート構造体の電荷蓄積層EC、上部ゲート絶縁膜23b、およびメモリゲート電極G100が延設されており、これら電荷蓄積層EC、上部ゲート絶縁膜23b、メモリゲート電極G100の側壁に側壁スペーサ105を介してコンタクト設置部102が形成され得る。なお、これらメモリゲート電極G100やコンタクト設置部102等の各部位は、層間絶縁層120に覆われており、層間絶縁層120の上層にある他の層間絶縁層121に上層の配線層112が設けられている。
コンタクト設置部102は、平坦なコンタクト設置面102cにコンタクトC100が立設されており、当該コンタクトC100によって上層の配線層112と電気的に接続されている。これにより、コンタクト設置部102は、上層の配線層112から印加された電圧を、活性領域に形成された選択ゲート電極にまで印加し得るようになされている。
このような半導体装置100では、コンタクト設置部102と、上層の一の配線層112とがコンタクトC100によって電気的に接続されている他、例えば図示しない活性領域でも、活性領域上に形成された不純物拡散領域（図示せず）と、上層の他の配線層113とが他のコンタクトC101によっても電気的に接続された構成を有している。
なお、半導体装置100には、一般的に、配線層112,113が設けられた層間絶縁層121の上層にも別の層間絶縁層123が形成されており、当該層間絶縁層123に別の配線層114が配置され得る。この場合、半導体装置100では、配線層113,114間がコンタクトC102により電気的に接続されており、例えば最上層の配線層114に印加された電圧が、コンタクトC102、配線層113、およびコンタクトC101を順に介して基板表面の不純物拡散層に印加され得る。
「半導体ができるまで ルネサスエレクトロニクス」、[online]、平成２６年１０月０８日検索、インターネット（URL:http://japan.renesas.com/company_info/fab/line/line12.html）
ところで、メモリゲート電極G100に側壁スペーサ105を介して隣接する選択ゲート電極（図示せず）と、当該選択ゲート電極に一体形成されたコンタクト設置部102とを製造する際には、先ず始めに側壁スペーサ105で覆われたメモリゲート構造体を活性領域上に形成する際に、素子分離層101にも側壁スペーサ105で覆われた電荷蓄積層EC、上部ゲート絶縁膜23b、メモリゲート電極G100を形成する。
次いで、これら活性領域や素子分離層101の全面に層状の導電層を形成する。次いで、コンタクト設置部102の形成予定位置である素子分離層101の領域にレジストを形成した後、導電層をエッチバックすることにより、側壁スペーサ105に沿ってサイドウォール状の選択ゲート電極を活性領域上に形成すると同時に、レジストの形成領域にそのまま導電層を残存させて、選択ゲート電極と連設したコンタクト設置部102を素子分離層101に形成し得るようになされている。
このようにして形成されるコンタクト設置部102は、コンタクトC100が立設可能な平坦なコンタクト設置面102cを有した基台部102aが形成されるとともに、当該基台部102aからメモリゲート電極G100の頂上部にまで乗り上げた乗り上げ部102bが形成されてしまう。そのため、半導体装置100では、メモリゲート電極G100の頂上部から上方に突出した乗り上げ部102bが形成されてしまう分、メモリゲート電極G100やコンタクト設置部102が配置される層間絶縁層120の膜厚を厚くする必要がある。
これにより、従来の半導体装置100では、層間絶縁層120を厚くした分、メモリウェルの基板表面と、上層の配線層113とを接続するコンタクトC101の高さも高くなってしまうことから、当該コンタクトC101のアスペクト比（コンタクト高さ÷コンタクト径）が大きくなってしまい、その結果、コンタクト抵抗値が増大してしまうという問題があった。
その一方、コンタクトC101のコンタクト抵抗値の増大を防止するために、アスペクト比を小さくすべく、層間絶縁層120の膜厚を薄くしてしまうと、コンタクト設置部102の頂上部と、上層の配線層112,113との距離が短くなってしまい、その分、異なる電圧が印加されるコンタクト設置部102と、上層の配線層113との間で接触不良が生じる虞もある。
そこで、本発明は以上の点を考慮してなされたもので、コンタクト抵抗値の増大を防止し得るとともに、配線層との接触不良をも防止し得る半導体装置およびその製造方法を提案することを目的とする。
かかる課題を解決するため本発明の半導体装置は、ゲート電極が設けられたゲート構造体と、前記ゲート電極と同じ層でなる分離ゲート電極を有し、前記ゲート構造体から電気的に分離されているコンタクト設置構造体と、前記ゲート構造体の側壁に側壁スペーサを介してサイドウォール状に形成されているとともに、前記コンタクト設置構造体の側壁にも前記側壁スペーサを介してサイドウォール状に形成され、前記ゲート構造体から前記コンタクト設置構造体に亘って連設されたサイドウォール型ゲート電極と、前記コンタクト設置構造体の頂上部から前記側壁スペーサおよび前記サイドウォール型ゲート電極まで跨ぐように立設されたコンタクトとを備えることを特徴とする。
また、本発明の半導体装置の製造方法は、ゲート電極を備えたゲート構造体と、少なくとも前記ゲート電極と同じ層でなる分離ゲート電極を有し、かつ前記ゲート構造体から電気的に分離されたコンタクト設置構造体とを形成するコンタクト設置構造体形成工程と、前記ゲート構造体および前記コンタクト設置構造体の各側壁に沿って側壁スペーサを形成する側壁スペーサ形成工程と、前記側壁スペーサで側壁が覆われた前記ゲート構造体および前記コンタクト設置構造体を覆うように導電層を形成した後、該導電層をエッチバックすることにより、前記ゲート構造体から前記コンタクト設置構造体の各側壁に前記側壁スペーサを介してサイドウォール状に連設されたサイドウォール型ゲート電極を形成するサイドウォール型ゲート電極形成工程と、前記コンタクト設置構造体の頂上部から前記サイドウォール型ゲート電極まで跨ぐようにして立設したコンタクトを形成するコンタクト形成工程とを備えることを特徴とする。
また、本発明の半導体装置の製造方法は、基板上に下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順でそれぞれ層状に積層させた後にパターニングすることにより、前記下部ゲート絶縁膜、前記電荷蓄積層、前記上部ゲート絶縁膜、および前記メモリゲート電極が順に積層されたメモリゲート構造体を形成するとともに、少なくとも前記電荷蓄積層と、前記上部ゲート絶縁膜と、前記メモリゲート電極と同じ層でなる分離メモリゲート電極とが順に積層され、前記メモリゲート構造体から電気的に分離されたコンタクト設置構造体を形成するコンタクト設置構造体形成工程と、前記メモリゲート構造体および前記コンタクト設置構造体の各側壁に沿って側壁スペーサを形成する側壁スペーサ形成工程と、前記側壁スペーサで側壁が覆われた前記メモリゲート構造体および前記コンタクト設置構造体を覆うように導電層を形成した後、該導電層をエッチバックすることにより、前記メモリゲート構造体から前記コンタクト設置構造体の各側壁に前記側壁スペーサを介して連設されたサイドウォール状の選択ゲート電極を形成する選択ゲート電極形成工程と、前記コンタクト設置構造体の頂上部から前記選択ゲート電極まで跨ぐようにして立設したコンタクトを形成するコンタクト形成工程とを備えることを特徴とする。
本発明によれば、メモリゲート構造体と同じ構成でなるコンタクト設置構造体の頂上部から、選択ゲート電極までを跨ぐようにコンタクトを設けたことから、従来のようにメモリゲート構造体の頂上部にまで乗り上げた乗り上げ部がない分、上層の配線層までの距離を短くしてアスペクト比を小さくでき、かくして、コンタクト抵抗値の増大を防止し得る。また、従来のようにメモリゲート構造体の頂上部にまで乗り上げた乗り上げ部がない分、コンタクト設置構造体と、上層の配線層とを遠ざけることもできるので、配線層との接触不良を防止し得る。
本発明による製造方法によって製造された半導体装置の平面レイアウトを示す概略図である。 図１におけるA−A´部分での側断面構成を示す断面図である。 図１におけるB−B´部分での側断面構成を示す断面図である。 図４Ａは、図１におけるC−C´部分での側断面構成を示す断面図であり、図４Ｂは、図１におけるD−D´部分での側断面構成を示す断面図である。 図５Ａは、半導体装置の製造工程（1）を示す概略図であり、図５Ｂは、半導体装置の製造工程（2）を示す概略図であり、図５Ｃは、半導体装置の製造工程（3）を示す概略図である。 図６Ａは、半導体装置の製造工程（4）を示す概略図であり、図６Ｂは、半導体装置の製造工程（5）を示す概略図であり、図６Ｃは、半導体装置の製造工程（6）を示す概略図である。 半導体装置の製造工程（4）時における図１のD−D´部分での側断面構成を示す断面図である。 図８Ａは、半導体装置の製造工程（7）を示す概略図であり、図８Ｂは、半導体装置の製造工程（8）を示す概略図であり、図８Ｃは、半導体装置の製造工程（9）を示す概略図である。 図９Ａは、半導体装置の製造工程（10）を示す概略図であり、図９Ｂは、半導体装置の製造工程（11）を示す概略図である。 図１の平面レイアウトに対し選択ゲート電極を重ね合わせ、さらに選択ゲート電極切断部の形成予定位置を示した概略図である。 図１０のD−D´部分での側断面構成を示す断面図である。 図１２Ａは、半導体装置の製造工程（12）時における図１のA−A´部分での側断面構成を示す断面図であり、図１２Ｂは、半導体装置の製造工程（12）時における図１のB−B´部分での側断面構成を示す断面図である。 コンタクト設置部を有した従来の半導体装置の側断面構成を示す断面図である。
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
１．本発明による半導体装置の構成
１−１．半導体装置の平面レイアウト
１−２．半導体装置の各部位における断面構成
１−３．書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について
１−４．高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入されない動作原理について
２．半導体装置の製造方法
３．作用および効果
４．第3フォトマスク加工工程を省略した他の実施の形態による製造方法
５．他の実施の形態
（１）本発明による半導体装置の構成
（１−１）半導体装置の平面レイアウト
図１は、本発明の半導体装置1の平面レイアウトを示す概略図であり、メモリ回路領域ER1に形成されたメモリゲート構造体4a,4b、第1選択ゲート構造体5a,5b、第2選択ゲート構造体6a,6b、コンタクト設置構造体10a,11a,10b,11b、および選択ゲート電極切断部13,14,15,16の平面レイアウトと、周辺回路領域ER2に形成されたロジックゲート構造体7a,7bの平面レイアウトとを中心に図示している。なお、図１では、後述するメモリゲート構造体4a,4bおよびコンタクト設置構造体10a,11a,10b,11bの各側壁に形成されている側壁スペーサや、第1選択ゲート構造体5a,5bおよび第2選択ゲート構造体6a,6bに形成されているサイドウォール、メモリウエルW1およびロジックウエルW2,W3に形成されている素子分離層等については省略している。
本発明は、コンタクト設置構造体10a,11a,10b,11bに特徴的構成を有しているが、ここでは先ず始めに、これらコンタクト設置構造体10a,11a,10b,11bが形成される半導体装置1の全体構成について説明し、コンタクト設置構造体10a,11a,10b,11bの具体的構成については、後段の「（１−２）半導体装置の各部位における断面構成」にて詳細に説明する。
この場合、半導体装置1は、図示しない半導体基板にメモリ回路領域ER1と周辺回路領域ER2とを有しており、例えばP型のメモリウエルW1がメモリ回路領域ER1に形成され、P型のロジックウエルW2とN型のロジックウエルW3とが周辺回路領域ER2に形成されている。
また、メモリ回路領域ER1には、ゲートコンタクト・切断領域ER12,ER13間にメモリセル領域ER11が設けられており、当該メモリセル領域ER11に複数のメモリセル3a,3b,3c,3d,3e,3fが行列状に配置された構成を有する。なお、これらメモリセル3a,3b,3c,3d,3e,3fは全て同一の構成を有していることから、ここでは主としてA−A´部分に配置されたメモリセル3a,3bに着目して以下説明する。
この場合、メモリセル3aは、第1選択ゲート構造体5aおよび第2選択ゲート構造体6a間に側壁スペーサ（図示せず）を介してメモリゲート構造体4aが配置された構成を有する。この実施の形態の場合、1列目のメモリセル3a,3c,3eを形成する一のメモリゲート構造体4aと、他の2列目のメモリセル3b,3d,3fを形成する他のメモリゲート構造体4bは、直線状に形成されており、互いに並走するように配置されている。なお、メモリゲート構造体4a（4b）には、メモリゲート線（図示せず）に接続されたコンタクトC4a（C4b）が立設されており、当該メモリゲート線からメモリゲート電極G1a（G1b）にコンタクトC4a（C4b）を介して所定のメモリゲート電圧が印加され得る。
メモリセル領域ER11には、第1選択ゲート電極G2a（G2b）を備えた第1選択ゲート構造体5a（5b）と、第2選択ゲート電極G3a（G3b）を備えた第2選択ゲート構造体6a（6b）とが直線状に形成されており、これら第1選択ゲート構造体5a（5b）および第2選択ゲート構造体6a（6b）が、メモリゲート構造体4a（4b）と並走するように配置されている。第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）は、メモリゲート電極G1a（G1b）の側壁の側壁スペーサに沿ってサイドウォール状に形成され、かつメモリゲート電極G1a（G1b）を周回する同一の周回線上に配置されており、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）が非形成の複数の選択ゲート電極切断部13,14（15,16）によって電気的に分離されている。
また、このメモリセル領域ER11におけるメモリウエルW1の表面には、2つのソース領域D1,D3が所定間隔を空けて左右対称に形成されており、これらソース領域D1,D3間に複数のドレイン領域D2が形成されている。この場合、メモリセル領域ER11には、一のソース領域D1とドレイン領域D2との間に1列目のメモリセル3a,3c,3eが配置され、当該ドレイン領域D2と他のソース領域D3との間に2列目のメモリセル3b,3d,3fが配置されており、ドレイン領域D2を中心線として、メモリセル3a,3c,3eおよびメモリセル3b,3d,3fが左右対称に形成されている。なお、一のソース領域D1とドレイン領域D2との間にあるメモリセル3a,3c,3eでは、第1選択ゲート構造体5aおよび第2選択ゲート構造体6a間にメモリゲート構造体4aが配置された構成を有し、一方、ドレイン領域D2と他のソース領域D3との間にあるメモリセル3b,3d,3fでは、第2選択ゲート構造体6bおよび第1選択ゲート構造体5b間にメモリゲート構造体4bが配置された構成を有する。
実際上、メモリウエルW1の表面に形成された一のソース領域D1は、一の第1選択ゲート構造体5aに沿って形成され、1列目のメモリセル3a,3c,3eの形成位置に合わせて、当該第1選択ゲート構造体5aと隣接する領域にまで形成されており、一列に並んだ複数のメモリセル3a,3c,3eにて共有されている。ソース領域D1には、ソース線（図示せず）に接続されたコンタクトC1が立設されており、当該ソース線からコンタクトC1を介して所定のソース電圧が印加され得る。
また、第2選択ゲート構造体6a,6b間のメモリウエルW1の表面に形成された複数のドレイン領域D2は、隣り合うメモリセル3a,3b（3c,3d、3e,3f）の形成位置に合わせて、第2選択ゲート構造体6a,6bと隣接する領域にそれぞれ形成されており、隣り合うメモリセル3a,3b（3c,3d、3e,3f）で1つのドレイン領域D2を共有している。各ドレイン領域D2には、ビット線（図示せず）に接続されたコンタクトC2が立設されており、当該ビット線からコンタクトC2を介して所定のビット電圧が印加され得る。なお、図示しないビット線は、図１中、行方向に並ぶメモリセル3a,3b（3c,3d）（3e,3f）毎に共有されており、各行のメモリセル3a,3b（3c,3d）（3e,3f）に対して行単位で一律に所定のビット電圧を印加し得る。
さらに、メモリウエルW1の表面に形成された他のソース領域D3は、一のソース領域D1と左右対称に形成されており、一のソース領域D1と同様に、他の第1選択ゲート構造体5bと隣接する領域にまで形成され、2列目のメモリセル3b,3d,3fにて共有されている。なお、このソース領域D3には、コンタクトC3が立設されており、一のソース領域D1と同じソース線がコンタクトC3に接続されている。かくして、メモリセル領域ER11に配置されたメモリセル3a,3b,3c,3d,3e,3fには、コンタクトC1,C3を介して同じソース電圧が一律に印加され得る。
メモリセル領域ER11と隣接する一のゲートコンタクト・切断領域ER12と、同じくメモリセル領域ER11と隣接する他のゲートコンタクト・切断領域ER13とには、メモリセル領域ER11で並走する2本のメモリゲート電極G1a,G1bが、そのまま直線状に延びて並走しており、一のゲートコンタクト・切断領域ER12に当該メモリゲート電極G1a,G1bの一端が配置され、他のゲートコンタクト・切断領域ER13に当該メモリゲート構造体4a,4bの他端が配置され得る。
この実施の形態の場合、1列目のメモリセル3a,3c,3eを構成する第1選択ゲート電極G2a、メモリゲート電極G1a、および第2選択ゲート電極G3aと、2列目のメモリセル3b,3d,3fを構成する第2選択ゲート電極G3b、メモリゲート電極G1b、および第1選択ゲート電極G2bとが左右対称に形成されていることから、ここでは、1列目のメモリセル3a,3c,3eを構成する第1選択ゲート電極G2a、メモリゲート電極G1a、および第2選択ゲート電極G3aに着目して以下ゲートコンタクト・切断領域ER12,ER13について説明する。
この場合、一のゲートコンタクト・切断領域ER12には、メモリゲート電極G1aから分断され、当該メモリゲート電極G1aとは絶縁されているコンタクト設置構造体10aが設けられている。この実施の形態の場合、コンタクト設置構造体10aは、帯状に形成されており、メモリゲート電極G1aの長手方向と同一直線上に配置されている。これに加えて、一のゲートコンタクト・切断領域ER12には、メモリセル領域ER11から延びた第1選択ゲート電極G2aが四辺状に形成されており、当該第1選択ゲート電極G2aで囲まれた中心領域に側壁スペーサを介してコンタクト設置構造体10aが配置され、第1選択ゲート電極G2aとコンタクト設置構造体10aとが側壁スペーサを介して隣接している。
ここで、一のゲートコンタクト・切断領域ER12には、コンタクト設置構造体10a上から側壁スペーサおよび第1選択ゲート電極G2aを跨ぎ基板表面までの領域にコンタクトC5aが立設されている。これにより、第1選択ゲート電極G2aには、第1選択ゲート線（図示せず）からコンタクトC5aを介して所定の第1選択ゲート電圧が印加され得る。
また、これに加えて、一のゲートコンタクト・切断領域ER12には、四辺状に形成された第1選択ゲート電極G2aの一部と、メモリセル領域ER11から延びた直線状の第2選択ゲート電極G3aの末端との間に選択ゲート電極切断部13が設けられている。選択ゲート電極切断部13は、四辺状に形成された第1選択ゲート電極G2aの一部と、第2選択ゲート電極G3aの末端とを、所定距離を空けて対向配置させており、第1選択ゲート電極G2aと第2選択ゲート電極G3aとを電気的に分離している。これにより一のゲートコンタクト・切断領域ER12では、コンタクトC5aを介して第1選択ゲート電極G2aに第1選択ゲート電圧が印加されても、選択ゲート電極切断部13によって第1選択ゲート電極G2aから第2選択ゲート電極G3aへの電圧印加を遮断し得る。
一方、他のゲートコンタクト・切断領域ER13にも、メモリゲート電極G1aから分断され、当該メモリゲート電極G1aとは絶縁されているコンタクト設置構造体11aが設けられている。この実施の形態の場合、コンタクト設置構造体11aも、上述した一のコンタクト設置構造体10aと同様に、帯状に形成されており、メモリゲート電極G1aの長手方向と同一直線上に配置されている。
また、他のゲートコンタクト・切断領域ER13には、メモリセル領域ER11から延びた第2選択ゲート電極G3aが四辺状に形成されており、当該第2選択ゲート電極G3aで囲まれた中心領域に側壁スペーサを介してコンタクト設置構造体11aが形成され、第2選択ゲート電極G3aとコンタクト設置構造体11aとが側壁スペーサを介して隣接している。
ここで、他のゲートコンタクト・切断領域ER13でも、コンタクト設置構造体11aから側壁スペーサおよび第2選択ゲート電極G3aを跨ぎ基板表面までの領域にコンタクトC6aが立設されている。これにより、第2選択ゲート電極G3aには、第2選択ゲート線（図示せず）からコンタクトC6aを介して所定の第2選択ゲート電圧が印加され得る。
また、これに加えて、他のゲートコンタクト・切断領域ER13にも、四辺状に形成された第2選択ゲート電極G3aの一部と、メモリセル領域ER11から延びた直線状の第1選択ゲート電極G2aの末端との間に選択ゲート電極切断部14が設けられている。これにより、他のゲートコンタクト・切断領域ER13でも、四辺状に形成された第2選択ゲート電極G3aの一部と、第1選択ゲート電極G2aの末端とが、選択ゲート電極切断部14によって分断されて電気的に分離されている。これにより他のゲートコンタクト・切断領域ER13でも、コンタクトC6aを介して第2選択ゲート電極G3aに第2選択ゲート電圧が印加されても、選択ゲート電極切断部14によって第2選択ゲート電極G3aから第1選択ゲート電極G2aへの電圧印加を遮断し得る。
かくして、メモリ回路領域ER1では、一のコンタクトC5aに接続されたコンタクト設置構造体10aおよび第1選択ゲート電極G2aと、他のコンタクトC6aに接続されたコンタクト設置構造体11aおよび第2選択ゲート電極G3aとが、選択ゲート電極切断部13,14によって電気的に分離され、第1選択ゲート電極G2aおよび第2選択ゲート電極G3aが独立して制御可能に構成されている。
因みに、ゲートコンタクト・切断領域ER12,ER13の2列目側の第2選択ゲート電極G3b、メモリゲート電極G1b、および第1選択ゲート電極G2bは、上述した1列目側の第1選択ゲート電極G2a構造体5a、メモリゲート電極G1a、および第2選択ゲート電極G3aと同じ構成を有しており、1列目と同様にコンタクト設置構造体10b,11bおよび選択ゲート電極切断部15,16が設けられている。
但し、このメモリ回路領域ER1では、1列目の第2選択ゲート電極G3aに隣り合うように2列目の第2選択ゲート電極G3bが配置されており、第1選択ゲート電極G2bおよび第2選択ゲート電極G3bが左右逆に配置されている。
従って、2列目の第2選択ゲート電極G3bに電圧を印加するコンタクトC6bが接続されたコンタクト設置構造体11bは、一のゲートコンタクト・切断領域ER12に配置され、一方、2列目の第1選択ゲート電極G2bに電圧を印加するコンタクトC5bが接続されたコンタクト設置構造体10bは、他のゲートコンタクト・切断領域ER13に配置されている。
また、第2選択ゲート電極G3b、メモリゲート電極G1b、および第1選択ゲート電極G2bでも、一のコンタクトC5bに接続されたコンタクト設置構造体10bおよび第1選択ゲート電極G2bと、他のコンタクトC6bに接続されたコンタクト設置構造体11bおよび第2選択ゲート電極G3bとが、選択ゲート電極切断部15,16によって分断され電気的に分離されており、第1選択ゲート電極G2bおよび第2選択ゲート電極G3bが独立して制御可能に構成されている。
次に、かかる構成でなるメモリ回路領域ER1に隣接された周辺回路領域ER2について以下説明する。なお、この実施の形態の場合、周辺回路領域ER2は、メモリ回路領域ER1のうちメモリセル領域ER11と隣接する位置に配置されているが、本発明はこれに限らず、一のゲートコンタクト・切断領域ER12と隣接する位置や、他のゲートコンタクト・切断領域ER13と隣接する位置、或いはメモリセル領域ER11およびゲートコンタクト・切断領域ER12間と隣接する位置等その他種々に位置に設けるようにしてもよい。
実際上、周辺回路領域ER2には、複数の周辺回路18,19が形成されている。周辺回路18は、例えば、P型のロジックウエルW2に形成された、N型のMOS（Metal-Oxide-Semiconductor）トランジスタ構造を有する。この場合、ロジックウエルW2には、ロジックゲート構造体7aが形成されており、コンタクトC8を介してロジックゲート構造体7aに所定のロジックゲート電圧が印加され得る。
また、このロジックウエルW2には、ロジックゲート構造体7aを挟むようにして当該ロジックゲート構造体7aと隣接する領域に不純物拡散領域D4,D5が形成されており、一の不純物拡散領域D4にコンタクトC9が立設されているとともに、他の不純物拡散領域D5に他のコンタクトC10が立設されている。
一方、他の周辺回路19は、例えば、N型のロジックウエルW3に形成された、P型のMOSトランジスタ構造を有する。この場合、ロジックウエルW3には、ロジックゲート構造体7bが形成されており、コンタクトC12を介してロジックゲート構造体7bに所定のロジックゲート電圧が印加され得る。
また、このロジックウエルW3にも、ロジックゲート構造体7bを挟むようにして当該ロジックゲート構造体7bと隣接する領域に不純物拡散領域D6,D7が形成されており、一の不純物拡散領域D6にコンタクトC13が立設されているとともに、他の不純物拡散領域D7に他のコンタクトC14が立設されている。
（１−２）半導体装置の各部位における断面構成
図２は、図１のA-A´部分の側断面構成であり、メモリセル領域ER11に設けられたメモリセル3a,3bと、周辺回路領域ER2に設けられた周辺回路18,19の側断面構成を示す断面図である。この場合、半導体装置1には、半導体基板Sが設けられており、メモリ回路領域ER1の半導体基板S上にメモリウエルW1が形成され、周辺回路領域ER2の半導体基板S上にロジックウエルW2,W3が形成されている。
この実施の形態の場合、メモリウエルW1には、A-A´部分に2つのメモリセル3a,3bが配置されており、これらメモリセル3a,3b間の基板表面に、コンタクトC2が立設されたドレイン領域D2が形成されている。なお、メモリセル3a,3bは左右対称に形成されているものの、同一構成を有していることから、ここでは一のメモリセル3aに着目して以下説明する。
メモリセル3aは、例えばN型のトランジスタ構造を形成するメモリゲート構造体4aと、N型のMOSトランジスタ構造を形成する第1選択ゲート構造体5aと、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6aとがメモリウエルW1に形成されている。
実際上、メモリウエルW1の表面には、ソース領域D1とドレイン領域D2とが所定距離を空けて形成されており、ソース線からのソース電圧がコンタクトC1（図１）を介してソース領域D1に印加され、ビット線からのビット電圧がコンタクトC2を介してドレイン領域D2に印加され得る。なお、この実施の形態の場合、ソース領域D1およびドレイン領域D2は、不純物濃度が1.0E21/cm3以上に選定されており、一方、メモリウエルW1は、製造過程にて行われる不純物注入によって、チャネル層が形成される表面領域（例えば、表面から50[nm]までの領域）の不純物濃度が1.0E19/cm3以下、好ましくは3.0E18/cm3以下に選定されている。
メモリゲート構造体4aは、ソース領域D1およびドレイン領域D2間のメモリウエルW1上に、SiO2等の絶縁部材からなる下部ゲート絶縁膜23aを介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁部材でなる上部ゲート絶縁膜23bを介してメモリゲート電極G1aを有している。これによりメモリゲート構造体4aは、下部ゲート絶縁膜23aおよび上部ゲート絶縁膜23bによって、電荷蓄積層ECがメモリウエルW1およびメモリゲート電極G1aから絶縁された構成を有する。
メモリゲート構造体4aには、絶縁部材でなる側壁スペーサ27aが側壁に沿って形成されており、当該側壁スペーサ27aを介して第1選択ゲート構造体5aが隣接されている。このようなメモリゲート構造体4aと第1選択ゲート構造体5aとの間に形成された側壁スペーサ27aは、所定の膜厚により形成されており、メモリゲート構造体4aと、第1選択ゲート構造体5aとを絶縁し得るようになされている。
また、第1選択ゲート構造体5aは、側壁スペーサ27aとソース領域D1間のメモリウエルW1上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなるゲート絶縁膜25aが形成されており、第1選択ゲート線が接続された第1選択ゲート電極G2aが、当該ゲート絶縁膜25a上に形成されている。
一方、メモリゲート構造体4aの他の側壁にも、絶縁部材でなる側壁スペーサ27aが形成されており、当該側壁スペーサ27aを介して第2選択ゲート構造体6aが隣接されている。このようなメモリゲート構造体4aと、第2選択ゲート構造体6aとの間に形成された側壁スペーサ27aも、メモリゲート構造体4aおよび第1選択ゲート構造体5a間の側壁スペーサ27aと同じ膜厚により形成されており、メモリゲート構造体4aと、第2選択ゲート構造体6aとを絶縁し得るようになされている。
また、第2選択ゲート構造体6aは、側壁スペーサ27aとドレイン領域D2間のメモリウエルW1上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなるゲート絶縁膜25bが形成されており、第2選択ゲート線が接続された第2選択ゲート電極G3aが、当該ゲート絶縁膜25b上に形成されている。
ここで、側壁スペーサ27aを介してメモリゲート電極G1aの側壁に沿って形成された第1選択ゲート電極G2aおよび第2選択ゲート電極G3aは、後述する製造工程にて導電層をエッチバックすることで形成されることから、それぞれメモリゲート電極G1aから離れるに従って頂上部がメモリウエルW1に向けて下降してゆくようなサイドウォール状に形成されている。
第1選択ゲート構造体5aの側壁と、第2選択ゲート構造体6aの側壁とには、絶縁部材により形成されたサイドウォールSWが形成されており、一のサイドウォールSW下部のメモリウエルW1表面にエクステンション領域D1aが形成され、他のサイドウォールSW下部のメモリウエルW1表面にもエクステンション領域D2aが形成されている。
なお、この実施の形態の場合、第1選択ゲート電極G2aと第2選択ゲート電極G3aとの間のメモリウエルW1を、表面から50［nm］までの領域での不純物濃度が1E19/cm3以下とした場合には、後の製造工程によって、ゲート絶縁膜25a,25bの各膜厚を9［nm］以下に形成し得る。また、第1選択ゲート電極G2aと第2選択ゲート電極G3aとの間のメモリウエルW1を、表面から50［nm］までの領域での不純物濃度が3E18/cm3以下とした場合には、後の製造工程によって、ゲート絶縁膜25a,25bの各膜厚を3［nm］以下に形成し得る。
因みに、他のメモリセル3bも一のメモリセル3aと同様の構成を有しており、他のソース領域D3およびドレイン領域D2間のメモリウエルW1上に第1選択ゲート構造体5bおよび第2選択ゲート構造体6bを有し、これら第1選択ゲート構造体5bおよび第2選択ゲート構造体6b間に側壁スペーサ27aを介してメモリゲート構造体4bが形成されている。また、メモリセル3bでも、第1選択ゲート構造体5bの対向する側壁にそれぞれサイドウォールSWが形成され、当該サイドウォールSW下部のメモリウエルW1表面にそれぞれエクステンション領域D3a,D2bが形成されている。
メモリ回路領域ER1に形成されたメモリウエルW1と、周辺回路領域ER2に形成された一のロジックウエルW2は、一の素子分離層20によって電気的に分離されており、さらに周辺回路領域ER2に形成された一のロジックウエルW2と、他のロジックウエルW3も他の素子分離層20によって電気的に分離されている。ここで、この実施の形態の場合、一のロジックウエルW2には、N型のMOSトランジスタ構造を有した周辺回路18が形成され、他のロジックウエルW3には、P型のMOSトランジスタ構造を有した周辺回路19が形成されている。
実際上、一のロジックウエルW2には、基板表面に形成された対の不純物拡散領域D4,D5間に、ゲート絶縁膜29aを介してロジックゲート電極G5が形成されたロジックゲート構造体7aが設けられている。なお、ロジックゲート構造体7aの側壁には、サイドウォールSWが形成されており、各サイドウォールSW下部の基板表面にエクステンション領域D4a,D5aが形成されている。
また、一のロジックウエルW2とは導電型が異なる他のロジックウエルW3も、一のロジックウエルW2と同様の構成を有しており、基板表面に形成された対の不純物拡散領域D6,D7間に、ゲート絶縁膜29bを介してロジックゲート電極G6が形成されたロジックゲート構造体7bが設けられている。なお、ロジックゲート構造体7bの側壁には、サイドウォールSWが形成されており、各サイドウォールSW下部の基板表面にエクステンション領域D6a,D7aが形成されている。
なお、半導体装置1は、第1選択ゲート構造体5a,5bや、メモリゲート構造体4a,4b、第2選択ゲート構造体6a,6b、コンタクトC2、ロジックゲート構造体7a,7b等が層間絶縁層21により覆われ、各部位が互いに絶縁されている。また、例えばソース領域D1,D3やドレイン領域D2等その他種々の各部表面がシリサイドSCにより覆われている。
ここで、図３は、図１のB-B´部分の側断面構成であり、メモリ回路領域ER1のゲートコンタクト・切断領域ER12において、選択ゲート電極切断部13,15の側断面構成を示す断面図である。図３に示すように、選択ゲート電極切断部13,15は、メモリウエルW1に形成された素子分離層20上に形成されている。
例えば、選択ゲート電極切断部15が形成される領域では、メモリゲート構造体4bの一の側壁に側壁スペーサ27aを介してサイドウォール状の第2選択ゲート電極G3bが形成されているものの、当該メモリゲート構造体4bの他の側壁には、第1選択ゲート電極G2bや第2選択ゲート電極G3bが形成されておらず、側壁スペーサやサイドウォールでなる絶縁壁27bが形成されているだけである。
また、この実施の形態の場合、一のメモリゲート構造体4a側の選択ゲート電極切断部13でも、メモリゲート構造体4aの一の側壁に側壁スペーサ27aを介してサイドウォール状の第1選択ゲート電極G2aが形成されているものの、当該メモリゲート構造体4aの他の側壁には、第1選択ゲート電極G2aや第2選択ゲート電極G3aが形成されておらず、側壁スペーサやサイドウォールでなる絶縁壁27bが形成されているだけである。なお、選択ゲート電極切断部13,15が形成される領域では、製造過程において基板表面が一部削られることにより、素子分離層20の表面に凹み部30が形成されている。
次に、本発明の特徴的構成を有したコンタクト設置構造体10a,11a,10b,11bについて以下説明するが、これらコンタクト設置構造体10a,11a,10b,11bは全て同一構成を有していることから、ここではコンタクト設置構造体10aに着目して以下説明する。図４Ａは、図１のC−C´部分の側断面構成であり、メモリ回路領域ER1のゲートコンタクト・切断領域ER12に形成された一のコンタクト設置構造体10aの側断面構成を示す断面図である。また、図４Ｂは、図１のC−C´部分と直交するD−D´部分でのコンタクト設置構造体10aの側断面構成を示す断面図である。
図４Ａおよび図４Ｂに示すように、コンタクト設置構造体10aは、メモリウエルW1に形成された素子分離層20の基板表面上に形成されており、メモリゲート構造体4aを構成する電荷蓄積層ECと、上部ゲート絶縁膜23bと、メモリゲート電極G1aと同じ層でなるメモリゲート電極（分離メモリゲート電極）G8aが順に積層された構成を有する。その一方で、コンタクト設置構造体10aは、メモリゲート構造体4aと同じ電荷蓄積層EC、上部ゲート絶縁膜23b、およびメモリゲート電極G8aを有しているものの、メモリゲート電極G8a下部にて大きな電圧差により生じる量子トンネル効果が発生することなく、電荷蓄積層ECに電荷が注入され得ない。
なお、この実施の形態の場合、コンタクト設置構造体10aを構成する電荷蓄積層EC、上部ゲート絶縁膜23b、およびメモリゲート電極G8aは、メモリゲート構造体4aを構成する電荷蓄積層EC、上部ゲート絶縁膜23b、およびメモリゲート電極G1aと同じ層でなることから各膜厚がメモリゲート構造体4aと同一に形成され得る。
この場合、図４Ａに示すように、コンタクト設置構造体10aには、側壁に形成された側壁スペーサ27cに沿ってサイドウォール状の第1選択ゲート電極G2aが形成されており、メモリゲート電極G8aの平坦な頂上部の一部から一方の側壁スペーサ27cおよび第1選択ゲート電極G2aを跨いで基板表面までの領域にコンタクトC5aが立設されている。この場合、コンタクトC5aは、平坦なメモリゲート電極G8aの頂上部に一部が立設されているとともに、平坦な素子分離層20の基板表面にも一部が立設していることから、安定して設置させることができる。
また、コンタクトC5aは、コンタクト設置構造体10aのメモリゲート電極G8aから、素子分離層20までの間で第1選択ゲート電極G2aを跨ぐように形成されており、例えばコンタクトC5aがフォトリソグラフィ工程によって形成される際、第1選択ゲート電極G2aに対して合わせズレを起こしても、第1選択ゲート電極G2aの表面にコンタクトC5aを常に接触させることができる。かくして、コンタクト設置構造体10aでは第1選択ゲート電極G2aと電気的に接続し、その電気抵抗がフォトリソグラフィ工程の影響を受けず安定になり得る。
コンタクト設置構造体10aは、従来のようにメモリゲート電極の頂上部に乗り上げた乗り上げ部が形成されておらず、メモリゲート構造体4aと同じ電荷蓄積層EC、上部ゲート絶縁膜23b、およびメモリゲート電極G8aの層で構成されていることから、当該メモリゲート構造体4aとほぼ同じ高さに留められ、さらにはメモリゲート構造体4aの側壁の側壁スペーサ27aに沿って形成されたサイドウォール状の第1選択ゲート電極G2aと、上層の配線層（図示せず）とをコンタクトC5aにより確実に接続させ得る。
かくして、コンタクト設置構造体10aは、基板表面から上層の配線層までの距離を、メモリゲート構造体4aの高さを基準に選定させることができ、また、従来のようにメモリゲート電極の頂上部に乗り上げた乗り上げ部を有しない分、層間絶縁層21の厚さを薄くでき、基板表面から上層の配線層まで延びるコンタクトのアスペクト比が大きくなることを防止し得る。
なお、図４Ｂに示すように、メモリゲート電極G1aの末端の側壁に沿って形成された側壁スペーサ27aと、コンタクト設置構造体10aの末端の側壁に沿って形成された側壁スペーサ27cとが対向配置された領域GP1にも、第1選択ゲート電極G2aが隙間なく形成されている。これにより、第1選択ゲート電極G2aは、コンタクト設置構造体10aからメモリゲート電極G1aに亘って第1選択ゲート電極G2aが連設され得る。
かくして、コンタクト設置構造体10aから側壁スペーサ27cおよび第1選択ゲート電極G2aに跨ったコンタクトC5aに第1選択ゲート電圧が印加された場合には、メモリゲート電極G1aと側壁スペーサ27aを介して隣接したサイドウォール状の第1選択ゲート電極G2aに第1選択ゲート電圧が印加され得る。
因みに、この実施の形態の場合、メモリゲート電極G1aの側壁の側壁スペーサ27aと、コンタクト設置構造体10aの側壁の側壁スペーサ27cとが対向配置された領域GP1では、製造過程において導電層がエッチバックされることにより第1選択ゲート電極G2aが形成されていることから、対向配置した各側壁スペーサ27a,27cから最も離れた、側壁スペーサ27a,27c間のほぼ中央付近で、第1選択ゲート電極G2aの膜厚が最も薄く形成され得る。
従って、メモリゲート電極G1aの側壁スペーサ27aと、コンタクト設置構造体10aの側壁スペーサ27cとが対向配置された領域GP1では、これら側壁スペーサ27a,27cから当該側壁スペーサ27a,27c間の中央付近に向かうに従って、第1選択ゲート電極G2aの頂上部表面が次第に基板表面に向けて傾斜し、「く」の字状に凹んで形成され得る。なお、メモリゲート電極G1aや、コンタクト設置構造体10a、第1選択ゲート電極G2a等の各表面にはシリサイドSCが形成されている。
ここで、半導体装置1は、図１および図４Ｂに示すように、例えば、メモリゲート電極G1aの側壁の側壁スペーサ27aと、コンタクト設置構造体10aの側壁の側壁スペーサ27cとが対応配置された領域GP1において、メモリゲート電極G1aの側壁と、コンタクト設置構造体10aの側壁との離間距離をDpとし、さらに、図１および図４Ａに示すように、メモリゲート電極G1aの側壁に形成された側壁スペーサ27cからサイドウォールSWまでの選択ゲート電極G2aの厚みをDswとし、コンタクト設置構造体10aのメモリゲート電極G8aと第1選択ゲート電極G2aとの間の側壁スペーサ27cの厚みをDspとしたとき、Dp＜（2×Dsp）＋（2×Dsw）の関係が成り立つように、メモリゲート電極G1a,G1b、コンタクト設置構造体10a,11a,10b,11b、側壁スペーサ27a,27c、第1選択ゲート電極G2a,G2b、および第2選択ゲート電極G3a,G3bが形成されている。
半導体装置1では、このような式を満たすことにより、メモリゲート電極G1a（G1b）の側壁の側壁スペーサ27aと、当該側壁スペーサ27aと対向配置したコンタクト設置構造体10a,11a（10b,11b）の側壁の側壁スペーサ27cとの間の領域GP1に、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を隙間なく形成し得る。
なお、この実施の形態の場合、メモリゲート電極G1aとコンタクト設置構造体10aとを同一直線上に配置させるようにした場合について述べたが、本発明はこれに限らず、メモリゲート電極G1aの側壁の側壁スペーサ27aと、当該側壁スペーサ27aと対向配置したコンタクト設置構造体10aの側壁の側壁スペーサ27cとの間の領域GP1に、第1選択ゲート電極G1aを隙間なく形成できれば、その他種々の配置関係としても良い。
例えば、メモリゲート電極G1aとコンタクト設置構造体10aとが対向配置されているものの、メモリゲート電極G1aの中心線と、コンタクト設置構造体10aの中心線がずれている構成や、メモリゲート電極G1aとコンタクト設置構造体10aが同一直線上にない構成であってもよい。
また、メモリゲート電極G1aとコンタクト設置構造体10aの幅を同一の幅としたが、本発明はこれに限らず、コンタクト設置構造体10aの幅が、メモリゲート電極G1aの幅よりも小さくてもよく、また大きくても良い。また、コンタクト設置構造体10aについては、平面レイアウト上、棒状に形成されているが、本発明はこれに限らず、例えばL字状やJ字状等その他種々の外郭形状としてもよい。
（１−３）書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について
次に、本発明の半導体装置1において、例えばメモリセル3aの電荷蓄積層ECに電荷を注入し、当該メモリセル3aにデータを書き込む場合について以下簡単に説明する。この場合、図２に示したように、電荷蓄積層ECに電荷を注入させるメモリセル（書き込み選択メモリセルとも呼ぶ）3aは、メモリゲート線（図示せず）からコンタクトC4a（図１）を介してメモリゲート構造体4aのメモリゲート電極G1aに12[V]の電荷蓄積ゲート電圧が印加され、当該メモリゲート電極G1aと対向するメモリウエルW1の表面に沿ってチャネル層（図示せず）が形成され得る。
この際、第1選択ゲート構造体5aには、第1選択ゲート線（図示せず）からコンタクトC5a（図１）を介して第1選択ゲート電極G2aに0[V]のゲートオフ電圧が印加され、かつソース領域D1に0[V]のソースオフ電圧が印加され得る。これにより第1選択ゲート構造体5aは、第1選択ゲート電極G2aに対向したメモリウエルW1表面にチャネル層が形成されることなく、ソース領域D1と、メモリゲート構造体4aのチャネル層との電気的な接続を遮断し、ソース領域D1からメモリゲート構造体4aのチャネル層への電圧印加を阻止し得る。
一方、第2選択ゲート構造体6aには、第2選択ゲート線（図示せず）からコンタクトC6a（図１）を介して第2選択ゲート電極G3aに1.5[V]の第2選択ゲート電圧が印加され、かつドレイン領域D2に0［V］の電荷蓄積ビット電圧が印加され得る。これにより第2選択ゲート構造体6aは、第2選択ゲート電極G2aと対向したメモリウエルW1でチャネル層が形成されて導通状態となり、ドレイン領域D2と、メモリゲート構造体4aのチャネル層とが電気的に接続して、メモリゲート構造体4aのチャネル層を、電荷蓄積ビット電圧である0[V]にし得る。なお、この際、メモリウエルW1には、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加され得る。
かくして、メモリゲート構造体4aでは、メモリゲート電極G1aが12[V]となり、チャネル層が0[V]になることから、メモリゲート電極G1aおよびチャネル層間に12[V]の大きな電圧差が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
（１−４）高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入されない動作原理について
本発明の製造方法により製造される半導体装置1では、例えばメモリセル3aの電荷蓄積層ECに電荷を注入させない場合、データの書き込み時と同じ高電圧の電荷蓄積ゲート電圧をメモリゲート電極G1aに印加し、第1選択ゲート構造体5aによってソース領域D1とメモリゲート構造体4aのチャネル層との電気的な接続を遮断し、かつ第2選択ゲート構造体6aによってドレイン領域D2とメモリゲート構造体4aのチャネル層との電気的な接続を遮断して、メモリゲート構造体4aの電荷蓄積層ECへの電荷注入を阻止し得るようになされている。
実際上、この際、電荷蓄積層ECに電荷を注入させないメモリセル（書き込み非選択メモリセルとも呼ぶ）3aのメモリゲート構造体4aには、メモリゲート電極G1aに12[V]の電荷蓄積ゲート電圧が印加されることから、電荷蓄積ゲート電圧がメモリウエルW1まで伝わり、当該メモリゲート電極G1aと対向するメモリウエルW1の表面に沿ってチャネル層が形成され得る。
第1選択ゲート構造体5aには、第1選択ゲート線（図示せず）からコンタクトC5a（図１）を介して第1選択ゲート電極G2aに0[V]のゲートオフ電圧が印加され、ソース領域D1に0[V]のソースオフ電圧が印加され得る。これによりメモリセル3aの第1選択ゲート構造体5aは、第1選択ゲート電極G2aに対向したメモリウエルW1で非導通状態となり、ソース領域D1と、メモリゲート構造体4aのチャネル層との電気的な接続を遮断し得る。
また、これに加えて、第2選択ゲート構造体6aには、第2選択ゲート線（図示せず）からコンタクトC6a（図１）を介して第2選択ゲート電極G3aに1.5[V]の第2選択ゲート電圧が印加され、ドレイン領域D2に1.5[V]のオフ電圧が印加され得る。これにより、この第2選択ゲート構造体6aは、第2選択ゲート電極G3aに対向したメモリウエルW1が非導通状態となり、ドレイン領域D2と、メモリゲート構造体4aのチャネル層との電気的な接続を遮断し得る。
このように、メモリセル3aのメモリゲート構造体4aでは、両側の第1選択ゲート構造体5aおよび第2選択ゲート構造体6aの下部でメモリウエルW1が非導通状態となることから、メモリゲート電極G1aによってメモリウエルW1表面に形成されたチャネル層が、ドレイン領域D2およびソース領域D1からの電気的な接続が遮断された状態となり、当該チャネル層の周辺に空乏層が形成され得る。
ここで、メモリゲート構造体4aにおいて、上部ゲート絶縁膜23b、電荷蓄積層EC、および下部ゲート絶縁膜23aの3層の構成により得られる容量（以下、ゲート絶縁膜容量と呼ぶ）C2と、メモリウエルW1内に形成され、かつチャネル層を囲う空乏層の容量（以下、空乏層容量と呼ぶ）C1とは、直列接続された構成と見なすことができるので、例えばゲート絶縁膜容量C2が空乏層容量C1の3倍の容量であると仮定すると、チャネル層のチャネル電位Vchは、下記の式から9[V]となる。
Figure 0005956093
これにより、メモリゲート構造体4aでは、メモリゲート電極G1aに12[V]の電荷蓄積ゲート電圧が印加されても、メモリウエルW1で空乏層に囲まれたチャネル層のチャネル電位Vchが9[V]となることから、メモリゲート電極G1aおよびチャネル層間の電圧差が3［V］と小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。
これに加えて、このメモリセル3aでは、メモリゲート構造体4aと第1選択ゲート構造体5aとの間のメモリウエルW1の領域や、メモリゲート構造体4aと第2選択ゲート構造体6aとの間のメモリウエルW1の領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリウエルW1表面周辺に形成されたチャネル層の周辺に空乏層を確実に形成し得、当該空乏層によってチャネル層から第1選択ゲート構造体5aおよび第2選択ゲート構造体6aの各ゲート絶縁膜25a,25bへのチャネル電位Vchの到達を阻止し得る。
これにより、メモリセル3aでは、ドレイン領域D2の低電圧のビット電圧や、ソース領域D1の低電圧のソース電圧に合せて、第1選択ゲート構造体5aおよび第2選択ゲート構造体6aのゲート絶縁膜25a,25bの各膜厚を薄く形成しても、チャネル層のチャネル電位Vchがゲート絶縁膜25a,25bに到達することを空乏層により阻止できることから、チャネル電位Vchによるゲート絶縁膜25a,25bの絶縁破壊を防止し得る。
（２）半導体装置の製造方法
以上のような構成を有する半導体装置1は、下記の製造工程を得ることにより、コンタクト設置構造体10a,11a,10b,11bと、独立して制御可能な第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bとを、少ないフォトマスク工程を得て製造できる。図５は、図１のA−A´部分での側断面構成を示している。この場合、先ず始めに、図５Ａに示すように、半導体基板Sを用意した後、STI（Shallow Trench Isolation）法等により絶縁部材からなる素子分離層20を、メモリ回路領域ER1および周辺回路領域ER2の境界等その他所定箇所に形成する。
次いで、不純物注入を行うために、熱酸化法等によって半導体基板Sの表面に犠牲酸化膜30aを形成した後、周辺回路領域ER2に、例えばイオン注入法によってP型不純物またはN型不純物を注入することにより、P型のロジックウエルW2およびN型のロジックウエルW3を形成する。
次いで、メモリ回路領域ER1の加工専用の第1フォトマスク（図示せず）を用い、フォトリソグラフィ技術およびエッチング技術を利用してレジストをパターニングし、図５Ａとの対応部分に同一符号を付して示す図５Ｂのように、メモリ回路領域ER1を露出させ、かつ周辺回路領域ER2を覆ったレジストRm1を形成する。
次いで、パターニングされたレジストRm1により、メモリ回路領域ER1にのみP型不純物を注入して、メモリウエルW1を形成する。さらに、メモリ回路領域ER1の表面にN型不純物を注入し、後に形成されるメモリゲート電極G1a,G1bおよび側壁スペーサ27a（図２）と対向する基板表面にチャネル形成層（図示せず）を形成した後、このレジストRm1をそのまま用いて、メモリ回路領域ER1の犠牲酸化膜30aをフッ酸等により除去する（第1フォトマスク加工工程）。
なお、第1フォトマスク加工工程において、半導体基板Sとして、P型基板を用いた場合には、P型不純物を半導体基板Sに注入してメモリウエルW1を形成する工程を、省略することができる。
次いで、レジストRm1を除去した後、図５Ｂとの対応部分に同一符号を付して示す図５Ｃのように、メモリ回路領域ER1および周辺回路領域ER2の全面に、それぞれ層状の下部ゲート絶縁膜23a、電荷蓄積層EC、および上部ゲート絶縁膜23bを順に積層させたONO膜を形成した後、後にメモリゲート電極G1a,G1bとなる層状のメモリゲート電極用導電層35を、上部ゲート絶縁膜23b上に形成する。次いで、熱酸化法やCVD（Chemical Vapor Deposition）法等によって絶縁部材でなる保護絶縁膜30bをメモリゲート電極用導電層35上に形成する。
次いで、メモリ回路領域ER1の加工専用の第2フォトマスク（図示せず）を用い、フォトリソグラフィ技術およびエッチング技術を利用してレジストをパターニングし、図５Ｃとの対応部分に同一符号を付して示す図６Ａのように、メモリゲート構造体4a,4bの形成予定位置と、コンタクト設置構造体10a,11a,10b,11bの形成予定位置とにだけレジストRm2を形成し、当該レジストRm2を用いてメモリゲート電極用導電層35をパターニングすることにより、メモリゲート電極G1a,G1bと、当該メモリゲート電極G1a,G1bと分断した小片のメモリゲート電極G8a,G9a,G8b,G9bを形成する（第2フォトマスク加工工程）。
この実施の形態の場合、メモリゲート電極用導電層35は、レジストRm2によって、メモリゲート電極G1a（G1b）と、当該メモリゲート電極G1a（G1b）と分断した小片のメモリゲート電極G8a,G9a（G8b,G9b）とが同一直線上に配置され得るようにパターニングされ得る。
また、図７に示すように、この際、レジストRm2を用いて形成されたメモリゲート電極G1a（G1b）の側壁と、小片のメモリゲート電極G8a,G9a（G8b,G9b）の側壁との間には、所定の距離を空けて対向配置された電極間領域GP2が形成され得る。
次いで、レジストRm2を除去した後、図６Ａとの対応部分に同一符号を付して示す図６Ｂのように、メモリゲート電極G1a,G1bと、小片のメモリゲート電極G8a,G9a,G8b,G9bの各形成位置以外で露出している上部ゲート絶縁膜23bおよび電荷蓄積層ECを順に除去（ON膜を除去）してゆき、パターニングされたメモリゲート電極G1a,G1bと、小片のメモリゲート電極G8a,G9a,G8b,G9bとに合わせて残存させた上部ゲート絶縁膜23bおよび電荷蓄積層ECを形成する。
これにより、メモリ回路領域ER1には、下部ゲート絶縁膜23a、電荷蓄積層EC、上部ゲート絶縁膜23b、およびメモリゲート電極G1a（G1b）の順で積層されたメモリゲート構造体4a（4b）が形成され、一方、ゲートコンタクト・切断領域ER12,ER13には、素子分離層20上に、メモリゲート構造体4a（4b）と同じ、電荷蓄積層EC、上部ゲート絶縁膜23b、およびメモリゲート電極G1a（G1b）の順で積層されたコンタクト設置構造体10a,11a（10b,11b）が形成され得る（コンタクト構造体形成工程）。
次いで、図６Ｂとの対応部分に同一符号を付して示す図６Ｃのように、メモリ回路領域ER1および周辺回路領域ER2の全面に保護絶縁膜30cを形成する。因みに、この実施の形態においては、1層の保護絶縁膜30cを全面に形成する場合について述べるが、本発明はこれに限らず、例えば酸化膜系の絶縁膜と、窒化膜系の絶縁膜とを順に積層させた2層の保護絶縁膜を全面に形成するようにしてもよい。
ここで形成される保護絶縁膜30cは、後にメモリゲート構造体4a（4b）およびコンタクト設置構造体10a,11a（10a,11b）の各側壁に形成される側壁スペーサ27a,27cとなるため、上述した式、Dp＜（2×Dsp）＋（2×Dsw）のうち、コンタクト設置構造体10aのメモリゲート電極G8aと、第1選択ゲート電極G2aとの間の側壁スペーサ27cの厚みを示すDspに相当するものとなる。そのため、保護絶縁膜30cは、上述した式、Dp＜（2×Dsp）＋（2×Dsw）が成り立つように形成され得る。
次いで、保護絶縁膜30cをエッチバックすることにより、図６Ｃとの対応部分に同一符号を付して示す図８Ａのように、メモリゲート構造体4a,4bの周辺を覆う側壁スペーサ27aを形成するとともに、図示しないコンタクト設置構造体10a,11a,10b,11bの周辺を覆う側壁スペーサ27cを形成する（側壁スペーサ形成工程）。次いで、メモリ回路領域ER1の加工専用の第3フォトマスク（図示せず）を用い、フォトリソグラフィ技術およびエッチング技術を利用してレジストをパターニングし、図８Ａとの対応部分に同一符号を付して示す図８Ｂのように、周辺回路領域ER2の全面を覆い、メモリ回路領域ER1を露出させたレジストRm3を形成する。
次いで、このレジストRm3を用いて、第1選択ゲート構造体5a,5b（図２）の形成予定位置、および第2選択ゲート構造体6a,6b（図２）の形成予定位置となるメモリ回路領域ER1に不純物を注入し、後に形成される第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bと対向する基板表面にチャネル形成層（図示せず）を形成する（第3フォトマスク加工工程）。
次いで、レジストRm3を除去した後、周辺回路領域ER2の犠牲酸化膜30aをフッ酸等により除去し、図８Ｂとの対応部分に同一符号を付して示す図８Ｃのように、熱酸化法等によって、メモリ回路領域ER1の第1選択ゲート電極G2a,G2b（図１）および第2選択ゲート電極G3a,G3b（図１）の形成予定位置に、ゲート絶縁膜25a,25bを形成するとともに、周辺回路領域ER2のロジックゲート電極G5,G6（図１）の形成予定位置にも、ゲート絶縁膜29a,29bを形成する。
次いで、図８Ｃとの対応部分に同一符号を付して示す図９Ａのように、メモリ回路領域ER1および周辺回路領域ER2に、後の加工によって第1選択ゲート電極G2a,G2b、第2選択ゲート電極G3a,G3b、および一のロジックゲート電極G5となる、例えばN型の導電層37を層状に形成するとともに、周辺回路領域ER2にて他のロジックゲート電極G6となるP型の逆導電層38を層状に形成する。
次いで、メモリ回路領域ER1の加工専用の第4フォトマスク（図示せず）を用い、フォトリソグラフィ技術およびエッチング技術を利用してレジストをパターニングし、このレジストを用いてメモリ回路領域ER1の導電層37を加工する（第4フォトマスク加工工程（選択ゲート電極形成用フォトマスク加工工程））。図９Ａとの対応部分に同一符号を付して示す図９Ｂのように、レジストRm4によって、周辺回路領域ER2の全面を覆い、メモリ回路領域ER1に露出している導電層37（図９Ａ）をエッチバックする。これにより、周辺回路領域ER2では、レジストRm4に覆われた導電層37および逆導電層38がそのまま残存する。一方、メモリ回路領域ER1では、露出している導電層37がエッチバックされることから、メモリゲート構造体4a,4bの側壁の側壁スペーサ27aと、コンタクト設置構造体10a,11a,10b,11bの側壁の側壁スペーサ27cとに沿ってサイドウォール状の選択ゲート電極Ga,Gbが形成される。
なお、図１０は、図１に示した完成時の半導体装置1でのメモリ回路領域ER1の平面レイアウトに対し、メモリゲート構造体4a,4bおよびコンタクト設置構造体10a,11a,10b,11bの各周辺に沿って形成されたサイドウォール状の選択ゲート電極Ga,Gbを重ね合わせたときの概略図である。
図１０に示すように、非分割状態の選択ゲート電極Gaは、メモリゲート電極G1aの周辺を周回する領域と、メモリゲート電極G1aと電気的に分離したコンタクト設置構造体10a,11aの周辺を周回する領域とが、一体的に形成されており、メモリゲート電極G1aの側壁の側壁スペーサ27aと、コンタクト設置構造体10a,11aの側壁の側壁スペーサ27cとが対向した領域GP1に隙間なく形成され得る。
なお、この実施の形態の場合、非分割状態の選択ゲート電極Gaは、メモリゲート電極G1aが直線状に形成されていることから、それぞれ一方向に延びるメモリゲート電極G1aの周辺を取り囲むようにして周回した長四辺状の領域と、コンタクト設置構造体10a,11aの各周辺も取り囲むようにして周回した短四辺状の各領域とが一体成形された形状を有する。
ここで、メモリ回路領域ER1に形成される導電層37や、当該導電層37をエッチバックすることにより形成される選択ゲート電極Ga,Gbは、上述した式、Dp＜（2×Dsp）＋（2×Dsw）が成り立つように、導電層37の膜厚や、当該導電層37のエッチバック条件が設定され得る。
このような式が成り立つように各工程での製造条件が設定されることで、図１０のD−D´部分の側断面構成を示す図１１のように、メモリゲート電極G1aの側壁の側壁スペーサ27aと、コンタクト設置構造体10aの側壁の側壁スペーサ27cとが対向配置した領域GP1には、導電層37のエッチバック後でも当該導電層37が隙間なく残存し、その結果、メモリゲート電極G1aの側壁の側壁スペーサ27aから、コンタクト設置構造体10aの側壁の側壁スペーサ27cに亘って選択ゲート電極Gaが形成され得る。
なお、メモリゲート電極G1aの側壁の側壁スペーサ27aと、コンタクト設置構造体10aの側壁の側壁スペーサ27cとの間に形成される選択ゲート電極Gaは、導電層37がエッチバックされることにより形成されることから、対向配置した各側壁スペーサ27a,27cから最も離れた、側壁スペーサ27a,27c間のほぼ中央付近で膜厚が最も薄く形成され、側壁スペーサ27a,27c間の中央付近で頂上部表面が基板表面に向けて、「く」の字状に凹んでいる。
なお、この際、図９Ｂに示すように、レジストRm4で覆われていないメモリ回路領域ER1に、イオン注入法等によって低濃度のN型不純物が注入され、外部に露出しているメモリウエルW1の表面にエクステンション領域ETaが形成され、その後、レジストRm4が除去され得る。
次いで、この実施の形態の場合、フォトマスク（図示せず）を用い、フォトリソグラフィ技術およびエッチング技術を利用してレジストをパターニングし、このレジストを用いて周辺回路領域ER2の導電層37および逆導電層38をパターニングして、ゲート絶縁膜29a,29b上にロジックゲート電極G5,G6を形成するが、この際、ロジックゲート電極G5,G6の形成に用いたレジストをそのまま利用して、同時にメモリ回路領域ER1の選択ゲート電極Ga,Gbの一部も除去し得るようになされている。
この実施の形態の場合、図９Ａとの対応部分に同一符号を付して示す図１２Ａのように、周辺回路領域ER2では、ロジックゲート構造体7a,7bの形成予定位置にて、後に形成される当該ロジックゲート構造体7a,7bの外郭形状に合わせて形成されたレジストRr1aが配置され得る。これにより、周辺回路領域ER2では、外部に露出した導電層37および逆導電層38が除去され、レジストRr1aに覆われた導電層37および逆導電層38だけが残存し得る。かくして、周辺回路領域ER2には、レジストRr1aの外郭形状に合わせたロジックゲート電極G5,G6が形成され、ゲート絶縁膜29a,29b上にロジックゲート電極G5,G6が積層したロジックゲート構造体7a,7bが形成され得る。
この際、メモリ回路領域ER1では、ほぼ全面がレジストRr1bにより覆われるものの、そのうち選択ゲート電極切断部13,14,15,16の形成予定位置にだけ、当該選択ゲート電極切断部13,14,15,16の外郭形状に合わせてレジストRr1bに開口部が形成されている。
ここで、図１０には、選択ゲート電極Ga,Gbの一部が除去されて、選択ゲート電極切断部13,14,15,16が形成される形成予定位置Pf1,Pf2,Pf3,Pf4を示している。メモリ回路領域ER1に配置されるレジストRr1bには、これら形成予定位置Pf1,Pf2,Pf3,Pf4にだけ開口部が形成され、当該レジストRr1bの開口部から露出した選択ゲート電極Ga,Gbの導電層を除去することにより、当該レジストRr1bの開口部の外郭形状に合わせて選択ゲート電極Ga,Gbを分断する選択ゲート電極切断部13,14,15,16を形成し得る。
例えば、図１２Ｂは、図１のB−B´部分で選択ゲート電極切断部13,15を形成した際の側断面構成を示す。レジストRr1bの開口部H1,H3では、露出した選択ゲート電極Ga,Gbが除去されて、図１２Ｂに示すように、当該レジストRr1bの開口部H1,H3の外郭形状でなる選択ゲート電極切断部13,15が形成され得る。
なお、この際、レジストRr1bの開口部H1,H3には、選択ゲート電極Gbの他にも、側壁スペーサ27aやゲート絶縁膜29bも露出している。従って、この際、レジストRr1bの開口部H1,H3から露出した側壁スペーサ27aやゲート絶縁膜25aも一部除去され得る。これにより、開口部H1,H3から露出した領域では、側壁スペーサ27aが除去されることで側壁スペーサ27aの頂上部付近に欠損部40が形成されるとともに、ゲート絶縁膜25aだけでなく、素子分離層20の一部表面も除去され、当該素子分離層20に窪んだ凹み部30が形成され得る。
このように、メモリ回路領域ER1では、選択ゲート電極Ga（Gb）の複数箇所で、当該選択ゲート電極Ga（Gb）を除去することにより選択ゲート電極Ga（Gb）を分断される。かくして、一体的な選択ゲート電極Ga（Gb）から、一のコンタクト設置構造体10a（10b）を取り囲み、かつメモリゲート電極G1a（G1b）の一の側壁の側壁スペーサ27aに沿ってサイドウォール状に形成された第1選択ゲート電極G2a（G2b）と、他のコンタクト設置構造体11a（11b）を取り囲み、かつメモリゲート電極G1a（G1b）の他の側壁の側壁スペーサ27aに沿ってサイドウォール状に形成された第2選択ゲート電極G3a（G3b）とを設けることができる。
その後、例えばアッシング等によりレジストRr1a,Rr1bを除去した後、N型用またはP型用にパターニングされたレジストを用いて周辺回路領域ER2に、イオン注入法等によって低濃度のN型不純物またはP型不純物が注入され、図１２Ａ（なお、図１２Ａでは、この工程で除去しているはずのレジストRr1a,Rr1bはそのまま図示している）に示すように、外部に露出している一のロジックウエルW2の基板表面にN型のエクステンション領域ETaが形成されるとともに、同じく外部に露出している他のロジックウエルW3の基板表面にP型のエクステンション領域ETbが形成され得る。
次いで、このレジストを除去した後に、サイドウォールSWを形成する工程や、その他、イオン注入法等により高濃度のN型不純物やP型不純物を必要箇所に注入してソース領域D1,D3およびドレイン領域D2を形成する工程、シリサイドSCを形成する工程等を得た後、これらメモリセル3a,3b,3c,3d,3e,3fやコンタクト設置構造体10a,11a,10b,11b、周辺回路18,19を覆うように層間絶縁層21を形成する。
次いで、一のコンタクト設置構造体10a（10b）の頂上部から第1選択ゲート電極G2a（G2b）を跨いで基板表面に亘って、層間絶縁層21にコンタクトホールを形成する。また、他のコンタクト設置構造体11a（11b）の頂上部から第2選択ゲート電極G3a（G3b）を跨いで基板表面に亘って、層間絶縁層21にコンタクトホールを形成する。さらに、この際、その他必要な箇所にもコンタクトホールを層間絶縁層21に形成する。
次いで、各コンタクトホールに導電部材を注入して柱状のコンタクトC1,C2,C3,…等を各コンタクトホールに形成し得る。この際、例えば、コンタクト設置構造体10a,11a,11b,11bのうち1つのコンタクト設置構造体10aに着目すると、コンタクト設置構造体10aの平坦な頂上部から第1選択ゲート電極G2aを跨いで基板表面に亘って立設した断面長方形状のコンタクトC5aが形成され得る。このような各工程等を順次行うことで、図１、図２、図３および図４に示すような構成を有する半導体装置1を製造できる。
（３）作用および効果
以上の構成において、半導体装置1では、メモリゲート構造体4a(4b)と同じ電荷蓄積層EC、上部ゲート絶縁膜23b、およびメモリゲート電極G8a,G9a（G8b,G9b）が順に積層された構成を有し、メモリゲート構造体4a（4b）から電気的に分離されているコンタクト設置構造体10a,11a（10b,11b）を設けるようにした。また、半導体装置1では、メモリゲート構造体4a（4b）から一のコンタクト設置構造体10a,11a（10b,11b）に亘って連設されたサイドウォール状の第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を設けるようにした。
また、半導体装置1では、一のコンタクト設置構造体10a（10b）の頂上部から側壁スペーサ27cおよび第1選択ゲート電極G2a（G2b）を跨いで基板表面までの領域に亘って立設した一のコンタクトC5a（C5b）と、他のコンタクト設置構造体11a（11b）の頂上部から側壁スペーサ27cおよび第2選択ゲート電極G3a（G3b）を跨いで基板表面までの領域に亘って立設した他のコンタクトC6a（C6b）とを設け、一のコンタクトC5a（C5b）によって、第1選択ゲート電極G2a（G2b）と上層の一の配線層とを接続し、他のコンタクトC6a（C6b）によって、第2選択ゲート電極G3a（G3b）と上層の他の配線層とを接続させるようにした。
従って、半導体装置1では、例えばメモリゲート構造体4aと同じ電荷蓄積層EC、上部ゲート絶縁膜23b、およびメモリゲート電極G8aの層でなるコンタクト設置構造体10aの平坦な頂上部から、第1選択ゲート電極G2aまでを跨ぐようにコンタクトC5aを設けたことから、従来のようにメモリゲート構造体110の頂上部にまで乗り上げた乗り上げ部102bがない分（図１３）、上層の配線層までの距離を短くしてコンタクトC2等のアスペクト比を小さくでき、かくして、コンタクト抵抗値の増大を防止し得る。また、半導体装置1では、従来のようにメモリゲート構造体110の頂上部にまで乗り上げた乗り上げ部102bがない分、コンタクト設置構造体10aと、上層の配線層とを遠ざけることもできるので、上層の配線層との接触不良を防止し得る。
また、本発明における半導体装置1の製造方法では、メモリ回路領域ER1にて、層状のメモリゲート電極用導電層35、層状の上部ゲート絶縁膜23b、および層状の電荷蓄積層ECを順にパターニングしてゆき、メモリゲート電極G1aと、上部ゲート絶縁膜23bと、電荷蓄積層ECと、下部ゲート絶縁膜23aとでなるメモリゲート構造体4a,4bを形成する際、当該メモリゲート構造体4a,4bと同じ層を流用して形成し、かつメモリゲート構造体4a,4bと電気的に分離したコンタクト設置構造体10a,11a,10b,11bを形成する（図６Ａおよび図７）。
また、半導体装置1の製造方法では、側壁スペーサ27a,27cで覆われているメモリゲート構造体4a,4bおよびコンタクト設置構造体10a,11a,10b,11bが形成されたメモリ回路領域ER1（図８Ａ）と、周辺回路領域ER2とに、ゲート絶縁膜25a,25b,25c,29a,29bを形成した後、当該ゲート絶縁膜25a,25b,25c,29a,29b上に導電層37や逆導電層38を形成し（図９Ａ）、その後、周辺回路領域ER2の導電層37および逆導電層38をそのまま残存させつつ、メモリ回路領域ER1の導電層37をエッチバックする。
これにより、半導体装置1の製造方法では、メモリゲート構造体4a,4bとコンタクト設置構造体10a,11a,10b,11bとの周辺に亘って連設され、側壁スペーサ27a,27cに沿ってサイドウォール状に形成された選択ゲート電極Ga,Gbを形成できる（図９Ｂ、図１０および図１１）。
これに加えて、この半導体装置1の製造方法では、フォトマスクによりパターニングされたレジストRr1aを用いて周辺回路領域ER2の導電層37および逆導電層38をパターニングすることにより、ゲート絶縁膜29a,29b上にロジックゲート電極G5,G6を形成し、このロジックゲート電極G5,G6を形成する際に用いたレジストRr1a,Rr1bをそのまま利用して、メモリ回路領域ER1の選択ゲート電極Ga,Gbの一部も除去して当該選択ゲート電極Ga,Gbを分断する。
これにより、半導体装置1の製造方法では、一のコンタクト設置構造体10a（10b）の周辺を取り囲む第1選択ゲート電極G2a（G2b）と、この第1選択ゲート電極G2a（G2b）と電気的に分離され、かつ他のコンタクト設置構造体を11a（11b）の周辺を取り囲む第2選択ゲート電極G3a（G3b）とを形成できる（図１２、図１３）。
かくして、半導体装置1の製造方法では、周辺回路領域ER2のロジックゲート電極G5,G6を形成するフォトマスク工程の際に、同時にメモリ回路領域ER1の選択ゲート電極Ga,Gbも分断することで、メモリゲート電極G1a,G1bに沿って対向配置し、かつ電気的に分離した第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを形成できる。
また、半導体装置1の製造方法では、メモリセル3a,3b,3c,3d,3e,3fやコンタクト設置構造体10a,11a,10b,11b等を覆うように層間絶縁層21を形成した後、コンタクト設置構造体10a,11a,10b,11bの頂上部から第1選択ゲート電極G2a,G2bまたは第2選択ゲート電極G3a,G3bのいずれか一方を跨いでコンタクトホールを穿設し、当該コンタクトホールに導電部材を充填する。
これにより、本発明では、コンタクト設置構造体10a,11a,10b,11bの頂上部から、第1選択ゲート構造体5a,5bまたは第2選択ゲート構造体6a,6bのいずれか一方を跨いだコンタクトC5a,C5b,C6a,C6bを形成でき、当該コンタクトC5a,C5b,C6a,C6bによって、メモリゲート構造体4a,4bの上層にある配線層と、第1選択ゲート電極G2a,G2bまたは第2選択ゲート電極G3a,G3bを接続できる。
（４）第3フォトマスク加工工程を省略した他の実施の形態による製造方法
上述した実施の形態においては、メモリ回路領域ER1の加工専用に用いる専用のフォトマスクでレジストをパターニングする専用フォトマスク工程に着目すると、第1フォトマスク加工工程、第2フォトマスク加工工程、第3フォトマスク加工工程、および選択ゲート電極形成用の第4フォトマスク加工工程（選択ゲート電極形成用フォトマスク加工工程）の合計4工程を行っているが、本発明はこれに限らず、第3フォトマスク加工工程での不純物注入を行わずに第1フォトマスク加工工程、第2フォトマスク加工工程、および選択ゲート電極形成用フォトマスク加工工程（上記第4フォトマスク加工工程に相当）の合計3工程としてもよい。
すなわち、第3フォトマスク加工工程での不純物注入を行わなくても、最終的に形成される第1選択ゲート構造体5a,5bおよび第2選択ゲート構造体6a,6bの閾値電圧（Vth）が所望の値となる場合には、第3フォトマスク加工工程を行う必要がなく、当該第3フォトマスク加工工程を省略することができる。
実際上、このような第3フォトマスク加工工程を省略した製造方法では、図８Ａに示すように、メモリゲート構造体4a,4b（図６Ｂ）の周辺を覆う側壁スペーサ27aを形成（側壁スペーサ形成工程）した後、周辺回路領域ER2の犠牲酸化膜30aをフッ酸等により除去し、図８Ｃに示すように、熱酸化法等によって、メモリ回路領域ER1の第1選択ゲート電極G2a,G2b（図１）および第2選択ゲート電極G3a,G3b（図１）の形成予定位置に、ゲート絶縁膜25a,25bを形成するとともに、周辺回路領域ER2のロジックゲート電極G5,G6（図１）の形成予定位置にも、ゲート絶縁膜29a,29bを形成する。その後、上述した実施の形態の製造方法と同様に、図９〜図１２に示した製造工程を経て、図１に示した半導体集積回路装置1を製造できる。
第3フォトマスク加工工程を省略した、この実施の形態では、一般的な周辺回路の製造プロセスに対して、フォトマスク3枚分の製造プロセスを追加するだけで、メモリゲート電極G1a,G1bを挟み込むように第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bが配置され、かつ第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを独立制御し得るメモリセル3a,3b,3c,3d,3e,3fを組み込むことができる。よって、第3フォトマスク加工工程を省略した製造方法では、上述した実施の形態による製造方法に比べてフォトマスクを減らせることができる分、コスト低減を図ることができる。
（５）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、メモリセル3a,3b,3c,3d,3e,3fの数や、周辺回路18,19の数、コンタクト設置構造体10a,11a,10b,11bの数、選択ゲート電極切断部13,14,15,16の数等は種々の数としてもよく、また、メモリウエルW1やロジックウエルW2,W3の導電型もN型またはP型のいずれであってもよい。さらに、3つ以上のコンタクト設置構造体10a,11a,…を設けたり、3つ以上の選択ゲート電極切断部を設けるようにしてもよい。
また、上述した実施の形態においては、選択ゲート電極として、非分割の選択ゲート電極Ga,Gbを、選択ゲート電極切断部13,14,15,16によって分断し、独立して制御可能な第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを適用した場合について述べた。
しかしながら、本発明はこれに限らず、非分割で一体形成された選択ゲート電極Ga,Gbを分断することなく、メモリゲート電極G1a,G1bを周回した状態の選択ゲート電極Ga,Gbを、サイドウォール型ゲート電極として、そのまま使用してもよい。この場合には、図１０において、例えば2つのコンタクト設置構造体10a,11aのうち、1つのコンタクト設置構造体10aを選択ゲート電極Gaに設けるようにしてもよい。このような半導体装置では、コンタクト設置構造体10aの頂上部から側壁スペーサ27aおよび選択ゲート電極Gaまで跨ぐようにコンタクトC5aを立設させることで、1つのコンタクトC5aから選択ゲート電極Gaへの電圧印加により、メモリゲート電極G1aとは別に選択ゲート電極Gaを独立制御し得、上述した実施の形態と同様に効果を得ることができる。
さらに、上述した実施の形態においては、選択ゲート電極切断部として、選択ゲート電極Gaの一部を除去して物理的に切断させることで、選択ゲート電極Gaから第1選択ゲート電極G2aおよび第2選択ゲート電極G3aを形成した場合について述べたが、本発明はこれに限らず、例えば、選択ゲート電極Gaとは逆導電型の逆導電型電極切断層、または真性半導体層を有した選択ゲート電極切断部を設け、選択ゲート電極切断部によって、PIN接合構造、NIN接合構造、PIP接合構造、NPN接合構造、またはPNP接合構造を選択ゲート電極に形成して、選択ゲート電極を電気的に分離して第1選択ゲート電極G2aと第2選択ゲート電極G3aとを形成するようにしてもよい。
また、上述した実施の形態においては、選択ゲート電極として、メモリゲート電極G1aと対向する基板表面のチャネル層に電圧を選択的に印加させる、第1選択ゲート電極G2aと第2選択ゲート電極G3aとを設けるようにした場合について述べたが、本発明はこれに限らず、メモリゲート電極G1aに対して、当該メモリゲート電極G1aを選択する機能をもつ第1選択ゲート電極G2a、または第2選択ゲート電極G3aのいずれか一方を設けるようにしてもよい。
さらに、上述した実施の形態においては、先ず始めにメモリゲート構造体4aを形成した半導体装置1について述べたが、本発明はこれに限らず、ゲート電極と、当該ゲート電極に側壁に側壁スペーサを介してサイドウォール型ゲート電極が形成される種々の半導体装置全てに適用可能である。
例えば、メモリゲート構造体4aに電荷蓄積層ECを設けるようにしたが、電荷蓄積層が設けられておらず、基板上にゲート絶縁膜を介してゲート電極を有したゲート構造体とし、当該ゲート電極と同じ層でなる分離ゲート電極を有し、ゲート構造体から電気的に分離されているコンタクト設置構造体を設けた半導体装置でもよい。この場合、半導体装置は、ゲート構造体からコンタクト設置構造体に亘って連設されたサイドウォール型ゲート電極が設けられ、コンタクト設置構造体の頂上部から側壁スペーサおよびサイドウォール型ゲート電極まで跨ぐようにコンタクトが立設された構成となる。
さらに、他の実施の形態としては、ゲート構造体からコンタクト設置構造体に亘って連設されたサイドウォール型ゲート電極と、基板表面との間にゲート絶縁膜を介して電荷蓄積層を設けるようにしてもよい。この場合、サイドウォール型ゲート電極を有するサイドウォール型ゲート構造体は、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極が順に積層された構成を有する。一方、側壁に側壁スペーサを介してサイドウォール型ゲート構造体が形成されるゲート構造体は、基板上にゲート絶縁膜を介してゲート電極が配置され、コンタクト設置構造体は、ゲート電極と同じ層の分離ゲート電極を有した構成となり得る。
また、上述した実施の形態において、コンタクト設置構造体10a,11aや、選択ゲート電極切断部13,14等については、種々の位置の形成するようにしてもよい。
因みに、上述した実施の形態において、周辺回路18,19としては、メモリセル3a,3b,3c,3d,3e,3fと同一エリアに形成されるセンスアンプや、カラムデコーダ、ロウデコーダ等その他種々の周辺回路（直接周辺回路）の他に、メモリセル3a,3b,3c,3d,3e,3fとは異なるエリアに形成されるCPU（Central Processing Unit）や、ASIC（Application-Specific Integrated Circuit）、入出力回路等その他種々の周辺回路を適用してもよい。
1 半導体装置
3a,3b,3c,3d,3e,3f メモリセル
4a,4b メモリゲート構造体（ゲート構造体）
5a,5b 第1選択ゲート構造体
6a,6b 第2選択ゲート構造体
10a,11a,10b,11b コンタクト設置構造体
Ga,Gb 選択ゲート電極（サイドウォール型ゲート電極）
G1a,G1b メモリゲート電極（ゲート電極）
G2a,G2b 第1選択ゲート電極（サイドウォール型ゲート電極）
G3a,G3b 第2選択ゲート電極（サイドウォール型ゲート電極）
G8a,G8b,G9a,G9b メモリゲート電極（分離メモリゲート電極）
EC 電荷蓄積層
20 素子分離層（基板）
23a 下部ゲート絶縁膜
23b 上部ゲート絶縁膜
Rr1a,Rr1b レジスト
W1 メモリウエル（基板）
W2,W3 ロジックウエル（基板）

Claims (8)

  1. 下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極が順に積層されたメモリゲート構造体と、
    少なくとも前記電荷蓄積層と、前記上部ゲート絶縁膜と、前記メモリゲート電極と同じ層でなる分離メモリゲート電極とが順に積層された構成を有し、前記メモリゲート構造体から電気的に分離されているコンタクト設置構造体と、
    前記メモリゲート構造体の側壁に側壁スペーサを介してサイドウォール状に形成されているとともに、前記コンタクト設置構造体の側壁にも前記側壁スペーサを介してサイドウォール状に形成され、前記メモリゲート構造体から前記コンタクト設置構造体に亘って連設されたサイドウォール型選択ゲート電極と、
    前記コンタクト設置構造体の頂上部から前記側壁スペーサおよび前記サイドウォール型選択ゲート電極まで跨ぐように立設されたコンタクトと
    を備えることを特徴とする半導体装置。
  2. 前記メモリゲート電極の側壁の前記側壁スペーサと、該側壁スペーサと対向配置された前記分離メモリゲート電極の側壁の前記側壁スペーサとの間の領域には、前記サイドウォール型選択ゲート電極が隙間なく形成されている
    ことを特徴とする請求項1記載の半導体装置。
  3. 前記メモリゲート電極の側壁と、前記分離メモリゲート電極の側壁との離間距離をDpとし、前記メモリゲート電極の側壁の前記側壁スペーサからの前記サイドウォール型選択ゲート電極の厚みをDswとし、前記メモリゲート電極と前記サイドウォール型選択ゲート電極との間の前記側壁スペーサの厚みをDspとしたとき、Dp＜（2×Dsp）＋（2×Dsw）の関係が成り立つ
    ことを特徴とする請求項1または2記載の半導体装置。
  4. 前記サイドウォール型選択ゲート電極は、前記メモリゲート電極の一の側壁の前記側壁スペーサに沿ってサイドウォール状に形成された第1選択ゲート電極と、前記メモリゲート電極の他の側壁の前記側壁スペーサにサイドウォール状に形成された第2選択ゲート電極とで構成されており、前記第1選択ゲート電極と前記第2選択ゲート電極とが電気的に分離されている
    ことを特徴とする請求項1〜3のうちいずれか１項記載の半導体装置。
  5. 前記メモリゲート構造体は直線状に形成されており、
    前記コンタクト設置構造体は、前記メモリゲート構造体の長手方向の一端側に配置された第1のコンタクト設置構造体と、前記メモリゲート構造体の長手方向の他端側に配置された第2のコンタクト設置構造体とで構成されており、
    前記コンタクトは、前記第1のコンタクト設置構造体の頂上部から前記側壁スペーサおよび前記第1選択ゲート電極まで跨ぐように立設された第1のコンタクトと、前記第2のコンタクト設置構造体の頂上部から前記側壁スペーサおよび前記第2選択ゲート電極まで跨ぐように立設された第2のコンタクトから構成される
    ことを特徴とする請求項4記載の半導体装置。
  6. 前記第1のコンタクト設置構造体および前記第2のコンタクト設置構造体のそれぞれは、帯状に形成され、前記メモリゲート構造体の長手方向と同一直線上に配置されている
    ことを特徴とする請求項5記載の半導体装置。
  7. 基板上に下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順でそれぞれ層状に積層させた後にパターニングすることにより、前記下部ゲート絶縁膜、前記電荷蓄積層、前記上部ゲート絶縁膜、および前記メモリゲート電極が順に積層されたメモリゲート構造体を形成するとともに、少なくとも前記電荷蓄積層と、前記上部ゲート絶縁膜と、前記メモリゲート電極と同じ層でなる分離メモリゲート電極とが順に積層され、前記メモリゲート構造体から電気的に分離されたコンタクト設置構造体を形成するコンタクト設置構造体形成工程と、
    前記メモリゲート構造体および前記コンタクト設置構造体の各側壁に沿って側壁スペーサを形成する側壁スペーサ形成工程と、
    前記側壁スペーサで側壁が覆われた前記メモリゲート構造体および前記コンタクト設置構造体を覆うように導電層を形成した後、該導電層をエッチバックすることにより、前記メモリゲート構造体から前記コンタクト設置構造体の各側壁に前記側壁スペーサを介して連設されたサイドウォール状の選択ゲート電極を形成する選択ゲート電極形成工程と、
    前記コンタクト設置構造体の頂上部から前記選択ゲート電極まで跨ぐようにして立設したコンタクトを形成するコンタクト形成工程と
    を備えることを特徴とする半導体装置の製造方法。
  8. 前記コンタクト設置構造体形成工程では、前記コンタクト設置構造体を2つ以上形成し、
    前記選択ゲート電極形成工程では、前記選択ゲート電極として、
    一の前記コンタクト設置構造体および前記メモリゲート構造体に前記側壁スペーサを介して連設したサイドウォール状の第1選択ゲート電極と、他の前記コンタクト設置構造体および前記メモリゲート構造体に前記側壁スペーサを介して連設し、かつ前記第1選択ゲート電極と電気的に分離されたサイドウォール状の第2選択ゲート電極とが形成され、
    前記コンタクト形成工程では、一の前記コンタクト設置構造体の頂上部から前記第1選択ゲート電極まで跨ぐようにして立設した一の前記コンタクトと、他の前記コンタクト設置構造体の頂上部から前記第2選択ゲート電極まで跨ぐようにして立設した他の前記コンタクトとを形成する
    ことを特徴とする請求項7記載の半導体装置の製造方法。
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