JP2013258436A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】プラグと選択ゲート電極との導通を防ぐことを可能とする。
【解決手段】選択用ｎＭＩＳの選択ゲート電極ＣＧの側面に絶縁膜を介して、サイドウォール形状のメモリ用ｎＭＩＳのメモリゲート電極ＭＧが自己整合により設けられたメモリセルの給電領域において、メモリゲート電極ＭＧに電圧を供給するプラグＰＭが、メモリゲート電極ＭＧ上に形成された層間絶縁膜９に形成されたコンタクトホールＣＭの内部に埋め込まれて、メモリゲート電極ＭＧと電気的に接続している。選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されている。
【選択図】図３

Description

本発明は、半導体装置の製造技術に関し、特に、スプリットゲート構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリセルを有する半導体装置の製造に適用して有効な技術に関するものである。

例えば特開２００３−３０９１９３号公報（特許文献１）には、第１ゲート電極（コントロールゲート電極）と、絶縁膜および電荷蓄積領域を介して配置された第２ゲート電極（メモリゲート電極）とを有する不揮発性のメモリセルトランジスタにおいて、第１ゲート電極の基板表面からの高さが第２ゲート電極の基板表面からの高さまたは周辺回路に形成されたトランジスタのゲート電極の基板表面からの高さよりも低く加工された構造のメモリセルトランジスタが開示されている。

また、特開２００６−５４２９２号公報（特許文献２）には、スプリットゲート構造のメモリセルにおいて、選択ゲート電極に隣接して孤立した補助パターンを配置し、両者の間隙にサイドウォールゲートのポリシリコンが充填され自己整合的に形成された配線部に対してコンタクトを取る方法が開示されている。

また、特開２００６−４９７３７号公報（特許文献３）には、メモリゲート線は、選択ゲート線の側壁上に絶縁膜を介して形成され、選択ゲート線の第２の部分上から素子分離領域上にかけてＸ方向に延在するコンタクト部を有し、コンタクト部上に形成されたコンタクトホールを埋めるプラグを介して配線に接続されたメモリセルが開示されている。

また、特開２００５−３４７６７９号公報（特許文献４）には、ＤＲＡＭの製造工程において、メモリセル選択用ＭＩＳＦＥＴを覆う酸化シリコン膜をエッチングして、ソース、ドレインに達する接続孔を形成する際、メモリセル選択用ＭＩＳＦＥＴのゲート電極の上部および側壁に窒化シリコン膜を形成することにより自己整合で接続孔を形成する方法が開示されている。

特開２００３−３０９１９３号公報 特開２００６−５４２９２号公報 特開２００６−４９７３７号公報 特開２００５−３４７６７９号公報

電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。

そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。

ＭＯＮＯＳ型不揮発性メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。この構造のメモリセルの場合は、ＥＥＰＲＯＭのメモリセルと比べてディスターブの影響を受け易いので、さらに、選択ゲート電極を設けた２トランジスタ構成のスプリットゲート構造のメモリセルも提案されている。

しかしながら、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルについては、以下に説明する種々の技術的課題が存在する。

スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルには、選択ゲート電極の側面に絶縁膜を介して、サイドウォール形状のメモリゲート電極が自己整合により設けられたメモリセルがある。この場合、フォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するメモリゲート電極のゲート長をフォトリソグラフィの最小解像寸法以下にできることから、フォトレジストマスクを用いてメモリゲート電極を形成するメモリセルに比べて、より微細なメモリセルを実現することができる。

サイドウォール形状のメモリゲート電極を採用した場合は、その外部への電気的な取り出しは、例えば図２７に示すように、メモリゲート電極ＭＧと同一層の導電膜からなるパッド電極５１を用いる。すなわち、選択ゲート電極ＣＧの側壁に自己整合によりサイドウォール形状のメモリゲート電極ＭＧを形成すると同時に、メモリゲート電極ＭＧの給電領域（シャント部）にフォトレジストマスクを用いてパッド電極５１を形成し、その後、メモリゲート電極ＭＧ上に形成された層間絶縁膜に、このパッド電極５１に達するコンタクトホール５２を形成する。そして、メモリゲート電極ＭＧとコンタクトホール５２に埋め込まれた導電膜とを電気的に接続している。パッド電極５１は、メモリゲート電極ＭＧとパッド電極５１との位置合わせマージンや寸法ばらつきマージンなどを考慮して、選択ゲート電極ＣＧ上に乗り上げた形状となっている。

しかし、パッド電極５１は選択ゲート電極ＣＧの段差部分を覆うように形成されるため、フォトレジストマスクを形成するフォトリソグラフィでは、段差によるフォーカスずれが生じてフォトレジストマスクの加工精度が悪くなり、その結果、パッド電極５１の形状不良が発生することがある。半導体装置の高集積化には、給電領域の面積を縮小することが望まれているが、上記パッド電極５１の形状不良を回避するためには、パッド電極５１の平面形状の面積を小さくすることができず、給電領域の面積の縮小は困難となっている。

また、通常、選択ゲート電極ＣＧ上に乗り上げた導電膜の上面に塗布されたフォトレジストの厚さは、選択ゲート電極ＣＧ上に乗り上げた導電膜の上面以外に塗布されたフォトレジストの厚さよりも薄くなる。そのため、このフォトレジストをマスクとした導電膜のドライエッチングにおいて、選択ゲート電極ＣＧ上に乗り上げた導電膜の上面に塗布されたフォトレジストが選択ゲート電極ＣＧ上に乗り上げた導電膜の上面以外に塗布されたフォトレジストよりも早くエッチング除去され、そして選択ゲート電極ＣＧ上に乗り上げた導電膜が削れて、パッド電極５１の形状不良が発生するという問題もある。所定の形状のパッド電極が得られない場合は、パッド電極５１と、コンタクトホール５２を介してパッド電極５１に接続するプラグとの間が高抵抗または非導通となり、製造歩留まりが低下する。

本発明の目的は、スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、高集積化を実現できる技術を提供することにある。

また、本発明の他の目的は、スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、製造歩留まりを向上できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、不揮発性メモリセルを含む半導体装置である。不揮発性メモリセルは、半導体基板上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１導電膜からなる選択ゲート電極と、選択ゲート電極上に形成されたキャップ絶縁膜と、キャップ絶縁膜および選択ゲート電極からなる積層膜の片側面にサイドウォール状に形成された第２導電膜からなるメモリゲート電極と、キャップ絶縁膜および選択ゲート電極からなる積層膜とメモリゲート電極との間に形成され、かつ、メモリゲート電極と半導体基板との間に形成された第２ゲート絶縁膜とを有し、メモリゲート電極に電圧を供給するプラグが形成される領域において、キャップ絶縁膜上およびメモリゲート電極上に形成された層間絶縁膜にコンタクトホールが形成され、コンタクトホールに埋め込まれたプラグがメモリゲート電極と電気的に接続している。

本発明による半導体装置は、メモリセルを有する半導体装置である。メモリセルは、半導体基板上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１導電膜からなる選択ゲート電極と、選択ゲート電極上に形成されたキャップ絶縁膜と、キャップ絶縁膜および選択ゲート電極からなる積層膜の片側面にサイドウォール状に形成された第２導電膜からなるメモリゲート電極と、キャップ絶縁膜および選択ゲート電極からなる積層膜とメモリゲート電極との間に形成され、かつ、メモリゲート電極と半導体基板との間に形成された第２ゲート絶縁膜と、選択ゲート電極のメモリゲート電極と反対側の半導体基板に形成されたドレイン領域とを有し、メモリセルが形成される領域において、キャップ絶縁膜上およびドレイン領域上に形成された層間絶縁膜にコンタクトホールが形成され、コンタクトホールに埋め込まれたプラグがドレイン領域と電気的に接続している。

本発明による半導体装置の製造方法は、メモリセルを含む半導体装置の製造方法である。メモリセルを形成する工程は、（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程と、（ｂ）第１ゲート絶縁膜上に第１導電膜を形成する工程と、（ｃ）第１導電膜上に第２絶縁膜を形成する工程と、（ｄ）第２絶縁膜および第１導電膜を順次加工することによって、第１導電膜からなる選択ゲート電極と、選択ゲート電極上に第２絶縁膜からなるキャップ絶縁膜を形成する工程と、（ｅ）メモリセルが形成される領域の選択ゲート電極上のキャップ絶縁膜は残し、選択ゲート電極に電圧を供給する第２プラグが形成される領域の選択ゲート電極上のキャップ絶縁膜は除去する工程と、（ｆ）前記（ｅ）工程の後に、半導体基板上に第２ゲート絶縁膜を形成する工程と、（ｇ）第２ゲート絶縁膜上に第２導電膜を形成する工程と、（ｈ）第２導電膜に対して異方性エッチングを施すことによって、キャップ絶縁膜および選択ゲート電極からなる積層膜の側面にサイドウォール状にメモリゲート電極を形成する工程と、（ｉ）前記（ｈ）工程の後に、メモリセルが形成される領域では、半導体基板にソース領域およびドレイン領域を形成する工程と、（ｊ）前記（ｉ）工程の後に、メモリゲート電極の上面および前記（ｅ）工程においてキャップ絶縁膜が除去された選択ゲート電極の上面にシリサイド層を形成し、かつ、ソース領域およびドレイン領域の上面にシリサイド層を形成する工程とを有する。

本発明による半導体装置の製造方法は、メモリセルを含む半導体装置の製造方法である。メモリセルを形成する工程は、（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程と、（ｂ）第１ゲート絶縁膜上に第１導電膜を形成する工程と、（ｃ）第１導電膜上に第２絶縁膜を形成する工程と、（ｄ）第２絶縁膜および第１導電膜を順次加工することによって、第１導電膜からなる選択ゲート電極と、選択ゲート電極上に第２絶縁膜からなるキャップ絶縁膜とを形成する工程と、（ｅ）前記（ｄ）工程の後に、半導体基板上に第２ゲート絶縁膜を形成する工程と、（ｆ）第２ゲート絶縁膜上に第２導電膜を形成する工程と、（ｇ）第２導電膜に対して異方性エッチングを施すことによって、キャップ絶縁膜および選択ゲート電極からなる積層膜の側面にサイドウォール状にメモリゲート電極を形成する工程と、（ｈ）前記（ｇ）工程の後に、半導体基板にソース領域およびドレイン領域を形成する工程と、（ｉ）前記（ｈ）工程の後に、メモリゲート電極、ソース領域およびドレイン領域の上面にシリサイド層を形成する工程と、（ｊ）半導体基板、キャップ絶縁膜およびメモリゲート電極上に層間絶縁膜を形成する工程と、（ｋ）層間絶縁膜にコンタクトホールを形成する工程と、（ｌ）コンタクトホール内に第３導電膜を埋め込み、ドレイン領域の上面のシリサイド層と接続する第３プラグを形成する工程とを有し、第３プラグはキャップ絶縁膜上にも形成されている。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、高集積化を実現することができる。

また、スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、製造歩留まりを向上することができる。

本発明の実施の形態１による不揮発性メモリセルのチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図である。 本発明の実施の形態１による不揮発性メモリセルの給電領域の要部平面図である。 （ａ）は図２のＡ−Ａ′線に沿った要部断面図（メモリゲート電極のシャント部の要部断面図）であり、（ｂ）は図２のＢ−Ｂ′線に沿った要部断面図（選択ゲート電極のシャント部の要部断面図）である。 本発明の実施の形態１による不揮発性メモリセルを有する半導体装置の製造工程を示す半導体基板の要部断面図である。 不揮発性メモリセルを有する半導体装置の図４と同じ製造工程での給電領域の要部平面図である。 図４および図５に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図６に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図７に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図７に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部平面図である。 図８および図９に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１０に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部平面図である。 図１２および図１３に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１４に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１５に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１６に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１７に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１８に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図１９に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２０に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２２に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２３に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２４に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図４と同じ箇所の要部断面図である。 図２４に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部平面図である。 本発明者らによって検討された不揮発性メモリセルの給電領域の要部平面図である。 本発明の実施の形態２による不揮発性メモリセルを有する半導体装置の製造工程を示す半導体基板の要部断面図である。 図２８に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図２８と同じ箇所の要部断面図である。 図２９に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図２８と同じ箇所の要部断面図である。 図３０に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図２８と同じ箇所の要部断面図である。 図３１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図２８と同じ箇所の要部断面図である。 本発明の実施の形態３による不揮発性メモリセルのチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図である。 本発明の実施の形態３による不揮発性メモリセルのメモリ領域の要部平面図である。 本発明の実施の形態３による不揮発性メモリセルのメモリ領域に形成されたコンタクトホールの第１の変形例を示す要部断面図である。 本発明の実施の形態３による不揮発性メモリセルのメモリ領域に形成されたコンタクトホールの第２の変形例を示す要部平面図である。 本発明の実施の形態３による不揮発性メモリセルのメモリ領域に形成されたコンタクトホールの第３の変形例を示す要部断面図である。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ₃Ｎ₄は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。

また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本発明の実施の形態１による不揮発性メモリセルの構造の一例を図１によって説明し、不揮発性メモリセルを構成するメモリゲート電極および選択ゲート電極の給電領域の構造の一例を図２および図３によって説明する。図１はチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図、図２は給電領域の要部平面図、図３（ａ）および（ｂ）はそれぞれ図２のＡ−Ａ′線に沿った要部断面図（メモリゲート電極のシャント部の要部断面図）および図２のＢ−Ｂ′線に沿った要部断面図（選択ゲート電極のシャント部の要部断面図）である。ここでは、サイドウォール形状のメモリゲート電極を採用したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示している。

まず、メモリ領域（メモリセルが形成される領域）に形成された不揮発性メモリセルの構造について説明する。

図１に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域にはメモリセルＭＣの選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。このメモリセルＭＣのドレイン領域Ｄｒｍは、例えば相対的に低濃度のｎ^-型の半導体領域２ａｄと、そのｎ^-型の半導体領域２ａｄよりも不純物濃度の高い相対的に高濃度のｎ⁺型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。また、このメモリセルＭＣのソース領域Ｓｒｍは、例えば相対的に低濃度のｎ^-型の半導体領域２ａｓと、そのｎ^-型の半導体領域２ａｓよりも不純物濃度の高い相対的に高濃度のｎ⁺型の半導体領域２ｂとを有している（ＬＤＤ構造）。ｎ^-型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣのチャネル領域側に配置され、ｎ⁺型の半導体領域２ｂは、メモリセルＭＣのチャネル領域側からｎ^-型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。

このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣは半導体基板１に形成された素子分離部ＳＴＩ（Shallow Trench Isolation）を介して隣接している。選択ゲート電極ＣＧの上面には、キャップ絶縁膜ＣＡＰが形成されている。メモリゲート電極ＭＧは、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜の片側面にサイドウォール状に形成されている。選択ゲート電極ＣＧは第１導電膜、例えばｎ型の低抵抗多結晶シリコンからなり、選択ゲート電極ＣＧのゲート長は、例えば８０〜１２０ｎｍ程度である。また、メモリゲート電極ＭＧは第２導電膜、例えばｎ型の低抵抗多結晶シリコンからなり、メモリゲート電極ＭＧのゲート長は、例えば５０〜１００ｎｍ程度である。キャップ絶縁膜ＣＡＰは第２絶縁膜、例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、または窒素を含んだ炭化シリコンからなり、その厚さは、例えば５０ｎｍ程度である。また、選択ゲート電極ＣＧの半導体基板１の主面からの高さは、例えば１４０ｎｍ程度であり、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも５０ｎｍ程度高く形成されている。

さらに、メモリゲート電極ＭＧの上面には、例えばニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ₂）等のようなシリサイド層３が形成されている。シリサイド層３の厚さは、例えば２０ｎｍ程度である。スプリットゲート構造の不揮発性メモリセルでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。本実施の形態では、シリサイド層３はメモリゲート電極ＭＧの上面のみに形成し、選択ゲート電極ＣＧの上面には形成していない。しかし、選択ゲート電極ＣＧを構成する第１導電膜の低抵抗化等により所望する動作速度を得ることができる。上記シリサイド層３は、ソース領域Ｓｒｍまたはドレイン領域Ｄｒｍを構成するｎ⁺型の半導体領域２ｂの上面にも形成されている。

選択ゲート電極ＣＧと半導体基板１の主面との間には、ゲート絶縁膜（第１ゲート絶縁膜）４が設けられている。ゲート絶縁膜４は第１絶縁膜、例えば酸化シリコンからなり、その厚さは、例えば１〜５ｎｍ程度である。従って素子分離部上およびゲート絶縁膜４を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜４下の半導体基板１（ｐウェルＨＰＷ）の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。この半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。

メモリゲート電極ＭＧは、ゲート絶縁膜（第２ゲート絶縁膜）を介して選択ゲート電極ＣＧの側面に設けられている。選択ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁するこのゲート絶縁膜は、絶縁膜（第４絶縁膜）６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜（第５絶縁膜）６ｔからなる積層膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により構成される。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図１では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。

電荷蓄積層ＣＳＬは、例えば窒化シリコンからなり、その厚さは、例えば５〜２０ｎｍ程度である。絶縁膜６ｂ，６ｔは、例えば酸化シリコンからなり、絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ程度、絶縁膜６ｔの厚さは、例えば４〜１５ｎｍ程度である。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成することもできる。

選択ゲート電極ＣＧの片側面（メモリゲート電極ＭＧと反対側の側面、ドレイン領域Ｄｒｍ側の側面）およびメモリゲート電極ＭＧの片側面（選択ゲート電極ＣＧと反対側の側面、ソース領域Ｓｒｍ側の側面）にはそれぞれサイドウォールＳＷが形成されている。サイドウォールＳＷは、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔからなる積層膜により構成される。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ、酸化シリコン膜７ｔの厚さは、例えば５０ｎｍである。

上記絶縁膜６ｂ下、ｐ型の半導体領域５とソース領域Ｓｒｍとの間の半導体基板１（ｐウェルＨＰＷ）には、例えばヒ素またはリンが導入されてｎ型の半導体領域８が形成されている。この半導体領域８は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域８によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。

メモリセルＭＣは層間絶縁膜９により覆われており、層間絶縁膜９にはドレイン領域Ｄｒｍに達するコンタクトホール（第３コンタクトホール）ＣＮＴが形成されている。層間絶縁膜９は第３絶縁膜からなり、例えば窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる積層膜によって構成される。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグ（第３プラグ）ＰＬＧを介してメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向に延在する第１層配線Ｍ１が接続されている。プラグＰＬＧは第３導電膜からなり、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。

次に、給電領域に形成されたメモリゲート電極のシャント部および選択ゲート電極のシャント部の構造について説明する。

図２および図３（ａ）に示すように、給電領域に形成されたメモリゲート電極ＭＧのシャント部（以下、ＭＧシャント部と記す）の構造は、メモリゲート電極ＭＧおよび選択ゲート電極ＣＧが素子分離部ＳＴＩ上に形成されている以外は、メモリ領域に形成された選択用ｎＭＩＳ（Ｑｎｃ）およびメモリ用ｎＭＩＳ（Ｑｎｍ）の構造とほぼ同じである。そして、給電領域の層間絶縁膜９には、選択ゲート電極ＣＧの側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介して形成されたメモリゲート電極ＭＧの上面に形成されたシリサイド層３に達するコンタクトホール（第１コンタクトホール）ＣＭが形成されている。このコンタクトホールＣＭは、給電領域の素子分離部ＳＴＩ、サイドウォールＳＷ、メモリゲート電極ＭＧ、ならびに絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ上に形成されている。さらに、このコンタクトホールＣＭは、選択ゲート電極ＣＧ上に乗り上げた形状であるが、選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されているので、コンタクトホールＣＭは、選択ゲート電極ＣＧと接続することはない。また、コンタクトホールＣＭは、素子分離部ＳＴＩ上に形成されているため、半導体基板１と接続することもない。給電領域のメモリゲート電極ＭＧには、コンタクトホールＣＭに埋め込まれた第３導電膜からなるプラグ（第１プラグ）ＰＭを介して第１層配線（図示は省略）に接続されている。

これに対して、図２および図３（ｂ）に示すように、給電領域に形成された選択ゲート電極ＣＧのシャント部（以下、ＣＧシャント部）の構造は、メモリ領域に形成された選択用ｎＭＩＳ（Ｑｎｃ）の構造とは異なっている。メモリ領域に形成された選択用ｎＭＩＳ（Ｑｎｃ）では、その選択ゲート電極ＣＧの上面にキャップ絶縁膜ＣＡＰが形成されていたが、給電領域に形成された選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰは形成されておらず、選択ゲート電極ＣＧの上面にはシリサイド層３が形成されている。そして、給電領域の層間絶縁膜９には、選択ゲート電極ＣＧの上面に形成されたシリサイド層３に達するコンタクトホール（第２コンタクトホール）ＣＣが形成されている。給電領域の選択ゲート電極ＣＧには、コンタクトホールＣＣに埋め込まれた第３導電膜からなるプラグ（第２プラグ）ＰＣを介して第１層配線（図示は省略）に接続されている。

また、選択ゲート電極ＣＧのシャント部において、メモリゲートＭＧの高さは、選択ゲート電極ＣＧの高さと同じか、選択ゲート電極ＣＧの高さよりも低くなるように形成されている。ここで、選択ゲート電極ＣＧの高さよりも低く形成した場合には、メモリゲートＭＧ上および選択ゲート電極ＣＧ上に形成されるシリサイド層３がショートする可能性を低くすることができる。

このように、本実施の形態によれば、給電領域のＭＧシャント部では、層間絶縁膜９に形成されるコンタクトホールＣＭを、給電領域のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに達するように形成し、このコンタクトホールＣＭの内部にプラグＰＭを埋め込むことによって、メモリゲート電極ＭＧとプラグＰＭとを電気的に接続している。従って、前述の図２７に示したパッド電極５１の形成が不要となることから、給電領域の面積の縮小が可能となり、また、メモリゲート電極ＭＧとプラグＰＭとの間で良好な電気的な接続が得られる。これにより、不揮発性メモリセルを有する半導体装置の面積の縮小化を図ることができる。また、不揮発性メモリセルを有する半導体装置の製造歩留まりを向上することができる。

また、給電領域のＭＧシャント部では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されているので、上記コンタクトホールＣＭは選択ゲート電極ＣＧに達することはない。従って、コンタクトホールＣＭの内部に埋め込まれるプラグＰＭと選択ゲート電極ＣＧとの電気的な接続を防ぐことができる。他方、給電領域のＣＧシャント部では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されておらず、シリサイド層３が形成されている。従って、上記コンタクトホールＣＭと同一工程で層間絶縁膜９に形成されるコンタクトホールＣＣは、容易に選択ゲート電極ＣＧの上面のシリサイド層３に達するので、コンタクトホールＣＣの内部に埋め込まれるプラグＰＣと選択ゲート電極ＣＧとの間で良好な電気的な接続が得られる。

また、選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されているので、シリサイド層３を形成する際に、メモリゲート電極ＭＧと選択ゲート電極ＣＧとがショートする等の不具合を考慮する必要もない。ここで、上述のように、選択ゲート電極ＣＧのシャント部においては、選択ゲート電極ＣＧの上にシリサイド層３が形成される。この時、メモリゲート電極ＭＧと選択ゲート電極ＣＧの間には絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬが形成されているので、特に問題にならないが、上述のように、ショート等の不具合を解消するために、メモリゲート電極ＭＧの高さを選択ゲート電極ＣＧの高さよりも低く形成しておくことも可能である。

次に、本発明の一実施の形態による不揮発性メモリセルを有する半導体装置の製造方法を図４〜図２６を用いて工程順に説明する。図４、図６〜図８、図１０〜図１２および図１４〜図２５は半導体装置の製造工程中におけるメモリ領域、給電領域（ＭＧシャント部およびＣＧシャント部）、容量素子領域および周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域）の要部断面図であり、図５、図９、図１３および図２６は半導体装置の製造工程中における給電領域の要部平面図である。

まず、図４および図５に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴ等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン等の絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部ＳＴＩを形成する。この素子分離部ＳＴＩは、給電領域および容量素子領域の半導体基板１にも形成される。

次に、図６に示すように、周辺回路領域の半導体基板１にｎ型不純物を選択的にイオン注入することにより、埋め込みｎウェルＮＩＳＯを形成する。続いてメモリ領域および高圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物を選択的にイオン注入することによりｐウェルＨＰＷを形成し、高圧系ｐＭＩＳ領域の半導体基板１にｎ型不純物を選択的にイオン注入することによりｎウェルＨＮＷを形成する。同様に、低圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物を選択的にイオン注入することによりｐウェルＰＷを形成し、低圧系ｐＭＩＳ領域の半導体基板１にｎ型不純物を選択的にイオン注入することによりｎウェルＮＷを形成する。

次に、メモリ領域の半導体基板１にｐ型不純物、例えばボロンを選択的にイオン注入する。これによりメモリ領域の半導体基板１に、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域５を形成する。同様に、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域のそれぞれの半導体基板１に所定の不純物をイオン注入する。これにより、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域のそれぞれの半導体基板１にチャネル形成用の半導体領域Ｄｃを形成する。

次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコンからなる厚さ２０ｎｍ程度のゲート絶縁膜４Ａを形成する。続いてメモリ領域、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域のゲート絶縁膜４Ａを除去した後、半導体基板１に対して酸化処理を施す。これにより、メモリ領域の半導体基板１の主面に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜（第１ゲート絶縁膜）４を形成し、同時に、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域の半導体基板１の主面に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜（第３ゲート絶縁膜）４を形成する。

次に、図７に示すように、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜１０をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、メモリ領域、給電領域および容量素子領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜（第１導電膜）１０ｎを形成する。導電膜１０，１０ｎの厚さは、例えば１４０ｎｍ程度である。続いて、導電膜１０，１０ｎ上にキャップ絶縁膜ＣＡＰをＣＶＤ法により堆積する。キャップ絶縁膜ＣＡＰは、例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、炭化シリコンであり、その厚さは、例えば５０ｎｍである。

次に、図８に示すように、メモリ領域、給電領域および容量素子領域のキャップ絶縁膜ＣＡＰおよびｎ型の導電膜１０ｎをリソグラフィ技術およびドライエッチング技術により順次パターニングする。これにより、メモリ領域および給電領域に、ｎ型の導電膜１０ｎからなる選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを形成する。メモリ領域の選択ゲート電極ＣＧのゲート長は、例えば１００ｎｍ程度である。同時に、容量素子領域にｎ型の導電膜１０ｎからなる下部電極１０Ｅを形成する。

次に、図９および図１０に示すように、給電領域のＣＧシャント部、容量素子領域および周辺回路領域のキャップ絶縁膜ＣＡＰを除去する。図９中、給電領域の選択ゲート電極ＣＧ上に残されたキャップ絶縁膜ＣＡＰを網掛けのハッチングで示している。ここで、周辺回路領域では、後の工程で形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのそれぞれのゲート電極上にシリサイド層３を形成する必要がある。従って、この工程で周辺回路領域のキャップ絶縁膜ＣＡＰを除去しておく必要がある。また、容量素子領域では、キャップ絶縁膜ＣＡＰを残しておくと、下部電極１０Ｅと後の工程で形成される上部電極との間の誘電膜が厚くなりすぎて、容量値が減少してしまう。従って、この工程で容量素子領域のキャップ絶縁膜ＣＡＰを除去しておく必要がある。

次に、キャップ絶縁膜ＣＡＰおよび選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ、ならびにレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域８を形成する。

次に、図１１に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜（第４絶縁膜）６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜（第５絶縁膜）６ｔを順次形成する。絶縁膜６ｂは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜６ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば４〜１５ｎｍ程度を例示することができる。また、絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成してもよい。

次に、半導体基板１の主面上に低抵抗多結晶シリコンからなるメモリゲート形成用の導電膜（第２導電膜）を堆積する。この導電膜はＣＶＤ法により形成され、その厚さは、例えば５０〜１００ｎｍ程度である。続いて、リソグラフィ技術およびドライエッチング技術により、この導電膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域および給電領域のＭＧシャント部では、キャップ絶縁膜ＣＡＰおよび選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜の両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ（第２ゲート絶縁膜）を介してサイドウォール１１を形成する。同時に、給電領域のＣＧシャント部では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。さらに、容量素子領域では、レジストパターンＲＰをマスクとして下部電極１０Ｅを覆うように上部電極１１Ｅを形成する。

次に、図１２および図１３に示すように、レジストパターンをマスクとして、そこから露出するサイドウォール１１をエッチングする。これにより、メモリ領域および給電領域のＭＧシャント部では、キャップ絶縁膜ＣＡＰおよび選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜の片側面のみにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ（サイドウォール１１）を形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍ程度である。同時に、給電領域のＣＧシャント部では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面のみにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ（サイドウォール１１）を形成する。

次に、メモリ領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧとの間、および半導体基板１とメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、給電領域のＭＧシャント部では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧとの間、および素子分離部ＳＴＩとメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、給電領域のＣＧシャント部では、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間、および素子分離部ＳＴＩとメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、容量素子領域では、下部電極１０Ｅと上部電極１１Ｅとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。

メモリ領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜の両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１が形成される。このため、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く、かつキャップ絶縁膜ＣＡＰの高さと同じか、またはそれより低く形成される。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ（第２ゲート絶縁膜）は、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧとの間に形成されるため、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く形成される。

同様に、給電領域のＭＧシャント部でも、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜の両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１が形成される。このため、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く、かつキャップ絶縁膜ＣＡＰの高さと同じか、またはそれより低く形成される。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ（第２ゲート絶縁膜）は、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜とメモリゲート電極ＭＧの間に形成されるため、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さよりも高く形成される。

しかし、給電領域のＣＧシャント部では、選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１が形成される。このため、メモリゲート電極ＭＧの半導体基板１の主面からの高さは、選択ゲート電極ＣＧの半導体基板１の主面からの高さとほぼ等しいか、または低くなるように形成される。さらに、給電領域のＣＧシャント部のメモリゲート電極ＭＧの高さは、メモリ領域のメモリゲート電極ＭＧの半導体基板１の主面からの高さよりも低く形成される。

容量素子領域では、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを容量絶縁膜（誘電体膜）として、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の導電膜からなる下部電極１０Ｅと、メモリ用ｎＭＩＳ（Ｑｍｃ）のメモリゲート電極ＭＧと同一層の導電膜からなる上部電極１１Ｅとからなる容量素子が形成される。容量素子は、例えば入力電圧よりも高い電圧を出力する電源回路に使用されるチャージポンプ回路を構成する。チャージポンプ回路は、複数の容量素子の接続状態をスイッチなどを用いて切り替えることによって電圧を上昇させることができる。また、容量素子は、半導体基板１に形成された素子分離部ＳＴＩ上に形成されており、基板部分と下部電極１０Ｅとからなる寄生容量は無視できる程小さいことから、安定して上記の動作を行うことができる。さらに、後の工程で形成される上部電極１１Ｅに達するコンタクトホールの位置および下部電極１０Ｅに達するコンタクトホールの位置が、フォトマスクずれ等によりずれたとしても、素子分離部ＳＴＩ上にずれるので、コンタクトホールを介して配線と半導体基板１とが短絡することもない。

次に、図１４に示すように、周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜１０ｎａを形成する。また、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の導電膜１０にｐ型不純物をイオン注入法等によって導入することにより、ｐ型の導電膜１０ｐを形成する。

次に、図１５に示すように、周辺回路領域の導電膜１０ｎａ，１０ｐをリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導電膜１０ｎａからなる低圧系ｎＭＩＳのゲート電極ＧＬｎ、導電膜１０ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐ、導電膜１０ｎａからなる高圧系ｎＭＩＳのゲート電極ＧＨｎおよび導電膜１０ｐからなる高圧系ｐＭＩＳのゲート電極ＧＨｐを形成する。活性領域における低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば１００ｎｍ程度であり、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば４００ｎｍ程度である。

次に、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板１の主面にｎ^-型の半導体領域１３をゲート電極ＧＨｎに対して自己整合的に形成する。同様に、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板１の主面にｐ^-型の半導体領域１４をゲート電極ＧＨｐに対して自己整合的に形成する。

次に、図１６に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域および給電領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜のメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、容量素子領域では、上部電極１１Ｅの側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォール１５を形成する。サイドウォール１５のスペーサ長は、例えば６ｎｍ程度である。これにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１５によって覆うことができる。このサイドウォール１５が形成されることによって、後述の周辺回路領域の低圧系ｎＭＩＳ領域にｎ^-型の半導体領域を形成する工程および低圧系ｐＭＩＳ領域にｐ^-型の半導体領域を形成する工程において、ｎ^-型の半導体領域およびｐ^-型の半導体領域の実効チャネル長を大きくなり、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳの短チャネル効果を抑制することができる。

次に、その端部がメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターン１６を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターン１６をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ^-型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。

次に、図１７に示すように、レジストパターン１６を除去した後、その端部がメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターン１７を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターン１７をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ^-型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。

ここでは、先にｎ^-型の半導体領域２ａｄを形成し、その後ｎ^-型の半導体領域２ａｓを形成したが、先にｎ^-型の半導体領域２ａｓを形成し、その後ｎ^-型の半導体領域２ａｄを形成してもよい。また、ｎ^-型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ^-型の半導体領域２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。

次に、図１８に示すように、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面にｎ^-型の半導体領域１８をゲート電極ＧＬｎに対して自己整合的に形成する。同様に、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面にｐ^-型の半導体領域１９をゲート電極ＧＬｐに対して自己整合的に形成する。

次に、図１９に示すように、半導体基板１の主面上に、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍおよび酸化シリコン膜７ｔをＣＶＤ法により順次堆積し、これらを異方性のドライエッチング法でエッチバックする。これにより、メモリ領域および給電領域では、キャップ絶縁膜ＣＡＰおよび選択ゲート電極ＣＧからなる積層膜のメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、容量素子領域では、上部電極１１Ｅの側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォールＳＷを形成する。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ程度、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ程度および酸化シリコン膜７ｔの厚さは、例えば５０ｎｍ程度である。

次に、図２０に示すように、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターン２０をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンを半導体基板１の主面にイオン注入することにより、低圧系ｐＭＩＳのゲート電極ＧＬｐおよび高圧系ｐＭＩＳのゲート電極ＧＨｐに対してｐ⁺型の半導体領域２１を自己整合的に形成する。これにより、ｐ^-型の半導体領域１４とｐ⁺型の半導体領域２１とからなる高圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ^-型の半導体領域１９とｐ⁺型の半導体領域２１とからなる低圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。

次に、図２１に示すように、メモリ領域、ならびに周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターン２２をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、メモリ領域では、ｎ⁺型の半導体領域２ｂを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに対して自己整合的に形成し、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび高圧系ｎＭＩＳのゲート電極ＧＨｎに対してｎ⁺型の半導体領域２３を自己整合的に形成する。これにより、メモリ領域では、ｎ^-型の半導体領域２ａｄおよびｎ⁺型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ^-型の半導体領域２ａｓおよびｎ⁺型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。また、周辺回路領域では、ｎ^-型の半導体領域１３とｎ⁺型の半導体領域２３とからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ^-型の半導体領域１８とｎ⁺型の半導体領域２３とからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。

次に、図２２に示すように、メモリ領域では、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面およびｎ⁺型の半導体領域２ｂの上面に、給電領域では、ＭＧシャント部のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面、ならびにＣＧシャント部の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面およびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎの上面およびｎ⁺型の半導体領域２３の上面、低圧系ｐＭＩＳのゲート電極ＧＬｐの上面およびｐ⁺型の半導体領域２１の上面、高圧系ｎＭＩＳのゲート電極ＧＨｎの上面およびｎ⁺型の半導体領域２３の上面、ならびに高圧系ｐＭＩＳのゲート電極ＧＨｐの上面およびｐ⁺型の半導体領域２１の上面に、容量素子領域では、上部電極１１Ｅの選択ゲート電極ＣＧおよびサイドウォールＳＷとは平面的に重ならない部分の上面にシリサイド層３がサリサイド（Salicide：Self Align silicide）プロセスにより形成される。シリサイド層３としては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。

シリサイド層３を形成することにより、シリサイド層３と、その上部に形成されるプラグ等との接触抵抗を低減することができる。また、メモリ領域では、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができる。さらに、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐ自身の抵抗やソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。

次に、図２３に示すように、半導体基板１の主面上に、絶縁膜として窒化シリコン膜９ａをＣＶＤ法により堆積する。この窒化シリコン膜９ａは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。

続いて図２４に示すように、絶縁膜として酸化シリコン膜９ｂをＣＶＤ法により堆積して、窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる層間絶縁膜９を形成する。

次に、図２５および図２６に示すように、メモリ領域では、ドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホール（第３コンタクトホール）ＣＮＴを層間絶縁膜９に形成する。同時に、給電領域では、ＣＧシャント部の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ上のシリサイド層３に達するコンタクトホール（第２コンタクトホール）ＣＣを形成し、ＭＧシャント部のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ上のシリサイド層３に達するコンタクトホール（第１コンタクトホール）ＣＭを層間絶縁膜９に形成する。ＭＧシャント部に形成されたコンタクトホールＣＭは、メモリゲート電極ＭＧとコンタクトホールＣＭとの位置合わせマージンや寸法ばらつきマージンなどを考慮して、選択ゲート電極ＣＧ上に乗り上げた形状となっている。しかし、選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されているので、コンタクトホールＣＭは、選択ゲート電極ＣＧと接続することはない。

さらに、周辺回路領域では、高圧系ｎＭＩＳ、高圧系ｐＭＩＳ、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳにおいて、それぞれのゲート電極（ＧＨｎ、ＧＨｐ、ＧＬｎ、ＧＬｐ）上およびソース・ドレイン領域ＳＤ上のシリサイド層３に達するコンタクトホールＣＡを形成する。図２５では、説明簡略化のため、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのソース・ドレイン領域ＳＤに達するコンタクトホールＣＡを例示している。

また、容量素子領域では、上部電極１１Ｅと下部電極１０Ｅとが平面的に重ならない部分において、上部電極１１Ｅおよび下部電極１０Ｅのそれぞれの上面のシリサイド層３に達するコンタクトホールＣＢを形成する。図２５では、説明簡略化のため、上部電極１１Ｅに達するコンタクトホールＣＢを例示している。

次に、コンタクトホールＣＮＴ内にプラグＰＬＧ（第３プラグ）、コンタクトホールＣＣ内にプラグＰＣ（第２プラグ）、コンタクトホールＣＭ内にプラグＰＭ（第１プラグ）、コンタクトホールＣＡ内にプラグＰＡ、コンタクトホールＣＢ内にプラグＰＢを形成する。プラグＰＬＧ，ＰＣ，ＰＭ，ＰＡ，ＰＢは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。その後、層間絶縁膜９上に、例えば銅またはアルミニウムを主成分とする第１層配線（図示は省略）を形成することによって、メモリセル、容量素子、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳおよび高圧系ｎＭＩＳが略完成する。

これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。

（実施の形態２）
前述の実施の形態１と相違する点は、ＭＧシャント部の選択ゲート電極ＣＧとキャップ絶縁膜ＣＡＰとの間に熱酸化膜が形成されていることである。すなわち、前述した実施の形態１では、ＭＧシャント部の選択ゲート電極ＣＧに接してキャップ絶縁膜ＣＡＰが形成されている。しかし、本実施の形態２では、ＭＧシャント部の選択ゲート電極ＣＧと、例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、炭化シリコンからなるキャップ絶縁膜ＣＡＰとの間に、例えば厚さ５〜１０ｎｍ程度の酸化シリコンからなる熱酸化膜が形成されている。熱酸化膜は選択ゲート電極ＣＧを構成する導電膜１０ｎに対して熱酸化処理を施すことにより形成され、キャップ絶縁膜ＣＡＰはＣＶＤ法により形成されるので、熱酸化膜のエッチング速度とキャップ絶縁膜ＣＡＰのエッチング速度とを互いに異なる値とすることができる。従って、ＭＧシャント部においてメモリゲート電極ＭＧ上のシリサイド層３に達するコンタクトホールＣＭを層間絶縁膜９に形成する際に、窒化シリコン膜９ａのオーバーエッチングにより選択ゲート電極ＣＧ上のキャップ絶縁膜ＣＡＰが削れても、この熱酸化膜をエッチングストッパ膜として機能させることができるので、コンタクトホールＣＭが選択ゲート電極ＣＧに達するのを防いで、コンタクトホールＣＭ内のプラグＰＭと選択ゲート電極ＣＧとの電気的な接続を防ぐことができる。

特に、キャップ絶縁膜ＣＡＰを窒化シリコンで形成した場合は、キャップ絶縁膜ＣＡＰと窒化シリコン膜９ａとは窒化シリコンにより構成されることになるので、コンタクトホールＣＭを形成する際のエッチングによってさらにキャップ絶縁膜ＣＡＰが削れることが想定される。しかし、この場合でも、窒化シリコンと酸化シリコンとはエッチングの際の選択比を得ることが可能であるため、選択ゲート電極ＣＧ上に酸化シリコンからなる熱酸化膜を形成することによって、オーバーエッチングにより選択ゲート電極ＣＧ上のキャップ絶縁膜ＣＡＰが削れた場合でも、熱酸化膜がエッチングストッパ膜として効果的に働くことになる。

次に、本発明の実施の形態２による不揮発性メモリセルを有する半導体装置の製造方法を図２８〜図３２を用いて工程順に説明する。図２８〜図３２は半導体装置の製造工程中におけるメモリ領域、給電領域（ＭＧシャント部およびＣＧシャント部）、容量素子領域および周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域）の要部断面図である。なお、メモリ領域の半導体基板１の主面、ならびに低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域の半導体基板１の主面にゲート絶縁膜４を形成するまでの製造過程は、前述した実施の形態１と同様であるためその説明を省略する。

次に、図２８に示すように、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜１０をＣＶＤ法により堆積した後、メモリ領域、給電領域および容量素子領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜１０ｎを形成する。続いて、半導体基板１に対して熱酸化処理を施すことにより、導電膜１０，１０ｎの表面に熱酸化膜（第６絶縁膜）２５を形成する。熱酸化膜２５は、例えば酸化シリコンであり、その厚さは、例えば５〜１０ｎｍである。続いて、導電膜１０，１０ｎ上にキャップ絶縁膜ＣＡＰをＣＶＤ法により堆積する。キャップ絶縁膜ＣＡＰは、例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、炭化シリコンであり、その厚さは、例えば５０ｎｍである。

次に、図２９に示すように、メモリ領域、給電領域および容量素子領域のキャップ絶縁膜ＣＡＰ、熱酸化膜２５およびｎ型の導電膜１０ｎをリソグラフィ技術およびドライエッチング技術により順次パターニングする。これにより、メモリ領域および給電領域に、ｎ型の導電膜１０ｎからなる選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを形成する。同時に、容量素子領域にｎ型の導電膜１０ｎからなる下部電極１０Ｅを形成する。

次に、図３０に示すように、給電領域のＣＧシャント部、容量素子領域および周辺回路領域のキャップ絶縁膜ＣＡＰを除去する。ここで、キャップ絶縁膜ＣＡＰを除去する際に、給電領域のＣＧシャント部、容量素子領域および周辺回路領域の熱酸化膜２５の一部が除去される。

このとき、キャップ絶縁膜ＣＡＰを窒化シリコンで形成すると、窒化シリコンと非晶質または多結晶シリコンからなるからなる導電膜１０，１０ｎとはドライエッチングの際の選択比を得ることが困難であることから、キャップ絶縁膜ＣＡＰを除去する際に、導電膜１０，１０ｎもエッチングされる恐れがある。しかし、本実施の形態２においては、導電膜１０，１０ｎ上に熱酸化膜２５が形成されており、窒化シリコンと酸化シリコンとはドライエッチングの際の選択比を得ることが可能であるので、この熱酸化膜２５がキャップ絶縁膜ＣＡＰをエッチングする際のエッチングストッパ膜として機能する。

次に、キャップ絶縁膜ＣＡＰおよび選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ、ならびにレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域８を形成する。

次に、図３１に示すように、給電領域のＣＧシャント部、容量素子領域および周辺回路領域に残存している熱酸化膜２５を完全に除去する。周辺回路領域では、後の工程で形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのそれぞれのゲート電極上にシリサイド層３を形成する必要がある。従って、この工程で周辺回路領域の熱酸化膜２５を除去しておく必要がある。また、容量素子領域では、熱酸化膜２５を残しておくと、下部電極１０Ｅと後の工程で形成される上部電極との間の誘電膜が厚くなりすぎて、容量値が減少してしまう。従って、この工程で容量素子領域の熱酸化膜２５を除去しておく必要がある。

次に、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜６ｔを順次形成した後、メモリ領域および給電領域のＭＧシャント部では、キャップ絶縁膜ＣＡＰおよび選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜の両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。同時に、給電領域のＣＧシャント部では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。さらに、容量素子領域では、レジストパターンＲＰをマスクとして下部電極１０Ｅを覆うように上部電極１１Ｅを形成する。

次に、前述した実施の形態１と同様の製造工程（図１２、図１３参照）に従って、メモリ領域および給電領域のＭＧシャント部では、キャップ絶縁膜ＣＡＰおよび選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧからなる積層膜の片側面のみにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ（サイドウォール１１）を形成し、同時に、給電領域のＣＧシャント部では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面のみにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ（サイドウォール１１）を形成する。

次に、前述した実施の形態１と同様の製造工程（図１４、図１５参照）に従って、周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の導電膜１０をｎ型の導電膜１０ｎａとし、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の導電膜１０をｐ型の導電膜１０ｐにとした後、周辺回路領域の導電膜１０ｎａ，１０ｐをリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導電膜１０ｎａからなる低圧系ｎＭＩＳのゲート電極ＧＬｎ、導電膜１０ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐ、導電膜１０ｎａからなる高圧系ｎＭＩＳのゲート電極ＧＨｎおよび導電膜１０ｐからなる高圧系ｐＭＩＳのゲート電極ＧＨｐを形成する。

次に、前述した実施の形態１と同様の製造工程（図１５〜図２２参照）に従って、メモリ領域では、ｎ^-型の半導体領域２ａｄおよびｎ⁺型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ^-型の半導体領域２ａｓおよびｎ⁺型の半導体領域２ｂからなるソース領域Ｓｒｍが形成し、周辺回路領域では、ｎ^-型の半導体領域１３とｎ⁺型の半導体領域２３とからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤを形成し、ｎ^-型の半導体領域１８とｎ⁺型の半導体領域２３とからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤを形成する。さらに、所定の領域にシリサイド層３を形成する。

次に、前述した実施の形態１と同様の製造工程（図２３、図２４参照）に従って、半導体基板１の主面上に、絶縁膜として窒化シリコン膜９ａをＣＶＤ法により堆積する。この窒化シリコン膜９ａは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。続いて、絶縁膜として酸化シリコン膜９ｂをＣＶＤ法により堆積して、窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる層間絶縁膜９を形成する。

次に、図３２に示すように、リソグラフィ技術およびドライエッチング技術により、酸化シリコン膜９ｂおよび窒化シリコン膜９ａを順次エッチングして、メモリ領域では、ドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホールＣＮＴを層間絶縁膜９に形成する。同時に、給電領域では、ＣＧシャント部の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ上のシリサイド層３に達するコンタクトホールＣＣを形成し、ＭＧシャント部のメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ上のシリサイド層３に達するコンタクトホールＣＭを層間絶縁膜９に形成する。

ＭＧシャント部に形成されたコンタクトホールＣＭは、メモリゲート電極ＭＧとコンタクトホールＣＭとの位置合わせマージンや寸法ばらつきマージンなどを考慮して、選択ゲート電極ＣＧ上に乗り上げた形状となっている。しかし、選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されているので、コンタクトホールＣＭは選択ゲート電極ＣＧと接続することはない。さらに、コンタクトホールＣＭを形成する際には、層間絶縁膜９を構成する酸化シリコン膜９ｂおよび窒化シリコン膜９ａを順次エッチングするため、窒化シリコン膜９ａのオーバーエッチング時にキャップ絶縁膜ＣＡＰがエッチングされることも考えられる。しかし、ＭＧシャント部の選択ゲート電極ＣＧとキャップ絶縁膜ＣＡＰとの間には、キャップ絶縁膜ＣＡＰのエッチングストッパ膜として機能する熱酸化膜２５が形成されているので、コンタクトホールＣＭは選択ゲート電極ＣＧと接続することはない。

また、周辺回路領域では、高圧系ｎＭＩＳ、高圧系ｐＭＩＳ、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳにおいて、それぞれのゲート電極（ＧＨｎ、ＧＨｐ、ＧＬｎ、ＧＬｐ）上およびソース・ドレイン領域ＳＤ上のシリサイド層３に達するコンタクトホールＣＡを形成する。図３２では、説明簡略化のため、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのソース・ドレイン領域ＳＤに達するコンタクトホールＣＡを例示している。

また、容量素子領域では、上部電極１１Ｅと下部電極１０Ｅとが平面的に重ならない部分において、上部電極１１Ｅおよび下部電極１０Ｅのそれぞれの上面のシリサイド層３に達するコンタクトホールＣＢを形成する。図３２では、説明簡略化のため、上部電極１１Ｅに達するコンタクトホールＣＢを例示している。

次に、コンタクトホールＣＮＴ内にプラグＰＬＧ（第３プラグ）、コンタクトホールＣＣ内にプラグＰＣ（第２プラグ）、コンタクトホールＣＭ内にプラグＰＭ（第１プラグ）、コンタクトホールＣＡ内にプラグＰＡ、コンタクトホールＣＢ内にプラグＰＢを形成する。その後、層間絶縁膜９上に、例えば銅またはアルミニウムを主成分とする第１層配線（図示は省略）を形成することによって、メモリセル、容量素子、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳおよび高圧系ｎＭＩＳが略完成する。

これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。

（実施の形態３）
前述の実施の形態１と相違する点は、メモリ領域のドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホールＣＮＴが、選択ゲート電極ＣＧの上面に形成されたキャップ絶縁膜ＣＡＰ上に乗り上げた形状となっていることである。

本実施の形態３による不揮発性メモリセルの構造の一例を図３３および図３４によって説明する。図３３はチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図、図３４はメモリ領域の要部平面図である。

図３３および図３４に示すように、前述した実施の形態１と同様に（図１参照）、半導体基板１の主面の活性領域にメモリセルＭＣ２の選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。

メモリセルＭＣ２は層間絶縁膜９により覆われている。層間絶縁膜９は第３絶縁膜からなり、例えば窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる積層膜によって構成されている。層間絶縁膜９にはドレイン領域Ｄｒｍに達するコンタクトホール（第４コンタクトホール）ＣＮＴＳが形成されている。

本実施の形態３によるメモリセルにおいては、層間絶縁膜９に形成されるコンタクトホールＣＮＴＳの径が、ドレイン領域Ｄｒｍを挟んで隣接する選択ゲート電極ＣＧ間の距離よりも大きくなっているため、このコンタクトホールＣＮＴＳは、隣接する選択ゲート電極ＣＧ上のそれぞれに乗り上げた形状となっている。従って、例えば前述した実施の形態１に示すメモリセル（選択ゲート電極ＣＧ上にコンタクトホールＣＮＴが乗り上げていないメモリセル）ＭＣに比べて、本実施の形態３に示すメモリセル（選択ゲート電極ＣＧ上にコンタクトホールＣＮＴＳが乗り上げたメモリセル）ＭＣ２の方が、ドレイン領域ＤｒｍとコンタクトホールＣＮＴＳとの位置合わせマージンを考慮しなくてもよいので、ドレイン領域Ｄｒｍを挟んで隣接する選択ゲート電極ＣＧの距離を短くすることができる。これにより、メモリセルＭＣ２のセルサイズを縮小することができる。なお、選択ゲート電極ＣＧの上面にはキャップ絶縁膜ＣＡＰが形成されているので、前述した実施の形態１のＭＧシャント部に形成されたコンタクトホールＣＭと同様に、コンタクトホールＣＮＴＳは、選択ゲート電極ＣＧと接続することはない。

例えば、前述した実施の形態１に示した選択ゲート電極ＣＧ上にコンタクトホールＣＮＴが乗り上げていないメモリセルＭＣでは、サイドウォールＳＷの幅を５０ｎｍ、コンタクトホールＣＮＴがドレイン領域Ｄｒｍに接続している部分の径を８０ｎｍ、ドレイン領域ＤｒｍとコンタクトホールＣＮＴＳとの位置合わせマージンを±３０ｎｍとすると、ドレイン領域Ｄｒｍを挟んで隣接する選択ゲート電極ＣＧの距離としては２４０ｎｍが必要となる。これに対して、本実施の形態３に示した選択ゲート電極ＣＧ上にコンタクトホールＣＮＴＳが乗り上げたメモリセルＭＣ２では、サイドウォールＳＷの幅を５０ｎｍとすると、ドレイン領域ＤｒｍとコンタクトホールＣＮＴＳとの位置合わせマージンを考慮しなくてもよいので、コンタクトホールＣＮＴＳがドレイン領域Ｄｒｍに接続している部分の図３３に示される断面方向の長さを例えば５０ｎｍと短くすることができて、ドレイン領域Ｄｒｍを挟んで隣接する選択ゲート電極ＣＧの距離を１５０ｎｍとすることができる。

図３５に、本実施の形態３によるコンタクトホールＣＮＴＳの第１の変形例を示す。図３５は、前述の図３３に示した要部断面図と同じ箇所の要部断面図である。

前述した図３３では、コンタクトホールＣＮＴＳは、ドレイン領域Ｄｒｍを挟んで隣接する２つのメモリセルＭＣ２のそれぞれの選択ゲート電極ＣＧの上面に形成されたキャップ絶縁膜ＣＡＰ上に乗り上げている。これに対して、図３５に示す第１の変形例では、コンタクトホールＣＮＴＳの一方は、ドレイン領域Ｄｒｍを挟んで隣接する２つのメモリセルＭＣ２のうち、一方の選択ゲート電極ＣＧの上面に形成されたキャップ絶縁膜ＣＡＰ上に乗り上げている。このように、コンタクトホールＣＮＴＳが選択ゲート電極ＣＧの一方側にしか乗り上げない形状であっても、コンタクトホールＣＮＴＳの他方はサイドウォールＳＷ上に乗り上がっているので、コンタクトホールＣＮＴＳは、選択ゲート電極ＣＧと接続することはない。

図３６に、本実施の形態３によるコンタクトホールＣＮＴＳの第２の変形例を示す。図３６は、前述の図３４に示した要部平面図と同じ箇所の要部平面図である。

前述した図３４では、長方形のコンタクトホールＣＮＴＳを設計しており、実際に形成されるコンタクトホールＣＮＴＳの平面形状は楕円形となる。これに対して、図３６に示す第２の変形例では、正方形のコンタクトホールＣＮＴＳを設計し、実際に形成されるコンタクトホールＣＮＴＳの平面形状を真円形としている。これにより、隣接する選択ゲート電極ＣＧの間隔をさらに狭くすることができる。

図３７に、本実施の形態３によるコンタクトホールＣＮＴＳの第３の変形例を示す。図３７は、前述の図３３に示した要部断面図と同じ箇所の要部断面図である。

前述した図３３では、選択ゲート電極ＣＧに接してキャップ絶縁膜ＣＡＰが形成されている。これに対して図３７に示す第３の変形例では、選択ゲート電極ＣＧとキャップ絶縁膜ＣＡＰとの間に熱酸化膜２５が形成されている。熱酸化膜２５は、例えば厚さ５〜１０ｎｍ程度の酸化シリコンからなり、熱酸化膜のエッチング速度とキャップ絶縁膜ＣＡＰのエッチング速度とを互いに異なる値とすることができる。従って、窒化シリコン膜９ａおよび酸化シリコン膜９ｂとの積層膜からなる層間絶縁膜９にコンタクトホールＣＮＴＳを形成する際に、窒化シリコン膜９ａのオーバーエッチングによりキャップ絶縁膜ＣＡＰが削れても、この熱酸化膜２５をエッチングストッパ膜として機能させることができるので、コンタクトホールＣＮＴＳが選択ゲート電極ＣＧに達するのを防いで、コンタクトホールＣＮＴＳ内のプラグＰＬＧと選択ゲート電極ＣＧとの電気的な接続を防ぐことができる。

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、絶縁膜を介して隣接して形成される第１ゲート電極と第２ゲート電極とを備える半導体素子を有する半導体装置に利用することができる。特に２トランジスタ構成のスプリットゲート構造のメモリセルを有する半導体装置に利用することができる。

１ 半導体基板
２ａｄ、２ａｓ ｎ^-型の半導体領域
２ｂ ｎ⁺型の半導体領域
３ シリサイド層
４、４Ａ ゲート絶縁膜
５ 半導体領域
６ｂ、６ｔ 絶縁膜
７ｂ、７ｔ 酸化シリコン膜
７ｍ 窒化シリコン膜
８ 半導体領域
９ 層間絶縁膜
９ａ 窒化シリコン膜
９ｂ 酸化シリコン膜
１０ 導電膜
１０Ｅ 下部電極
１０ｎ、１０ｎａ、１０ｐ 導電膜
１１ サイドウォール
１１Ｅ 上部電極
１３ ｎ^-型の半導体領域
１４ ｐ^-型の半導体領域
１５ サイドウォール
１６ レジストパターン
１７ レジストパターン
１８ ｎ^-型の半導体領域
１９ ｐ^-型の半導体領域
２０ レジストパターン
２１ ｐ⁺型の半導体領域
２２ レジストパターン
２３ ｎ⁺型の半導体領域
２５ 熱酸化膜
５１ パッド電極
５２ コンタクトホール
ＡＣＴ 活性領域
ＣＡ、ＣＢ、ＣＣ、ＣＭ、ＣＮＴ、ＣＮＴＳ コンタクトホール
ＣＡＰ キャップ絶縁膜
ＣＧ 選択ゲート電極
ＣＳＬ 電荷蓄積層
Ｄｃ 半導体領域
Ｄｒｍ ドレイン領域
ＧＨｎ、ＧＨｐ、ＧＬｎ、ＧＬｐ ゲート電極
ＨＮＷ ｎウェル
ＨＰＷ ｐウェル
Ｍ１ 第１層配線
ＭＣ、ＭＣ２ メモリセル
ＭＧ メモリゲート電極
ＮＩＳＯ 埋め込みｎウェル
ＮＷ ｎウェル
ＰＡ、ＰＢ、ＰＣ、ＰＬＧ、ＰＭ プラグ
ＰＷ ｐウェル
Ｑｎｃ 選択用ｎＭＩＳ
Ｑｎｍ メモリ用ｎＭＩＳ
ＲＰ レジストパターン
ＳＤ ソース・ドレイン領域
Ｓｒｍ ソース領域
ＳＴＩ 素子分離部
ＳＷ サイドウォール

Claims (9)

1. 第１メモリセルを有する半導体装置の製造方法であって、前記第１メモリセルを形成する工程は、
   （ａ）半導体基板上に第１絶縁膜を堆積して、第１ゲート絶縁膜を形成する工程と、
   （ｂ）前記第１ゲート絶縁膜上に第１導電膜を形成する工程と、
   （ｃ）前記第１導電膜上に第２絶縁膜を形成する工程と、
   （ｄ）前記第２絶縁膜および前記第１導電膜を加工することによって、前記第１導電膜からなる選択ゲート電極と、前記選択ゲート電極上に前記第２絶縁膜からなるキャップ絶縁膜とを形成する工程と、
   （ｅ）前記第１メモリセルが形成される領域の前記選択ゲート電極上の前記キャップ絶縁膜は残し、前記選択ゲート電極に電圧を供給する第１プラグが形成される領域の前記選択ゲート電極上の前記キャップ絶縁膜は除去する工程と、
   （ｆ）前記（ｅ）工程の後に、前記半導体基板上に第３絶縁膜からなる第２ゲート絶縁膜を形成する工程と、
   （ｇ）前記第２ゲート絶縁膜上に第２導電膜を形成する工程と、
   （ｈ）前記第２導電膜に対して異方性エッチングを施すことによって、前記キャップ絶縁膜および前記選択ゲート電極からなる積層膜の側面にメモリゲート電極を形成する工程と、
   （ｉ）前記（ｈ）工程の後に、前記第１メモリセルが形成される領域では、前記半導体基板に第１ソース領域および第１ドレイン領域を形成する工程と、
   （ｊ）前記（ｉ）工程の後に、前記メモリゲート電極の上面、前記選択ゲート電極に電圧を供給する前記第１プラグが形成される領域の前記選択ゲート電極の上面、ならびに前記第１メモリセルが形成される領域の前記第１ソース領域および第１ドレイン領域の上面にシリサイド層を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、前記選択ゲート電極に電圧を供給する前記第１プラグが形成される領域では、
   前記半導体基板、前記選択ゲート電極および前記メモリゲート電極上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜に第１コンタクトホールを形成する工程と、
   前記第１コンタクトホール内に第３導電膜を埋め込み、前記第１プラグを形成する工程と、
   を含み、前記第１プラグは前記選択ゲート電極の上面の前記シリサイド層と接続していることを特徴とする半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法において、
   前記半導体装置は、さらに容量素子を有し、
   前記容量素子は、
   前記（ｄ）工程において、前記第２絶縁膜および前記第１導電膜を加工することによって、前記第１導電膜からなる前記容量素子の下部電極と、前記下部電極上に前記第２絶縁膜からなるキャップ絶縁膜を形成する工程と、
   前記（ｅ）工程において、前記下部電極上の前記キャップ絶縁膜を除去する工程と、
   前記（ｆ）工程において、前記下部電極上に前記第３絶縁膜を形成する工程と、
   前記（ｇ）工程において、前記第３絶縁膜上に第２導電膜を形成する工程と、
   前記（ｈ）工程において、前記下部電極を覆うように前記容量素子の上部電極を形成する工程と、
   を含み、前記（ｆ）工程で前記容量素子が形成される領域に形成された前記第３絶縁膜は、前記容量素子の容量絶縁膜として機能することを特徴とする半導体装置の製造方法。
4. 請求項１に記載の半導体装置の製造方法において、
   前記第２ゲート絶縁膜は、電荷蓄積層を含む絶縁膜であることを特徴とする半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記電荷蓄積層は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
6. 請求項１に記載の半導体装置の製造方法において、前記メモリゲート電極に電圧を供給する第２プラグが形成される領域では、
   前記（ｅ）工程において、前記選択ゲート電極上の前記キャップ絶縁膜を残す工程と、
   前記半導体基板、前記選択ゲート電極および前記メモリゲート電極上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜に第２コンタクトホールを形成する工程と、
   前記第２コンタクトホール内に第３導電膜を埋め込み、第２プラグを形成する工程と、を含み、前記第２プラグは前記メモリゲート電極の上面の前記シリサイド層と接続し、かつ、前記キャップ絶縁膜の一部を覆うように形成されていることを特徴とする半導体装置の製造方法。
7. 請求項１に記載の半導体装置の製造方法において、前記（ｆ）工程における前記第３絶縁膜を形成する工程は、
   前記（ｅ）工程の後に、前記半導体基板上に第４絶縁膜を形成する工程と、
   前記第４絶縁膜上に電荷蓄積層を形成する工程と、
   前記電荷蓄積層上に第５絶縁膜を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法において、
   前記電荷蓄積層は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
9. 請求項６に記載の半導体装置の製造方法において、前記メモリゲート電極に電圧を供給する前記第１プラグが形成される領域および前記選択ゲート電極に電圧を供給する前記第２プラグが形成される領域には、前記半導体基板に絶縁膜からなる素子分離部が形成されていることを特徴とする半導体装置の製造方法。

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