TWI555176B - 半導體裝置的製造方法及半導體裝置 - Google Patents

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Description

半導體裝置的製造方法及半導體裝置
本發明是有關半導體裝置的製造方法及半導體裝置，特別是有關適用於在同一基板上製造彼此閘極長及配置密度不同的複數個場效電晶體之半導體裝置的有效技術。
例如在日本特開平5-326513號公報(專利文獻1)中揭示藉由乾式蝕刻來形成SiO2間隔件層之後，藉由濕式蝕刻來除去留在基板表面的熱氧化SiO2膜，藉此抑制基板表面的損傷之技術。
並且，在日本特開2005-5508號公報(專利文獻2)中揭示乾式蝕刻側壁間隔件形成層來形成側壁間隔件，之後，藉由濕式蝕刻來除去低電壓電晶體形成區域的側壁間隔件之技術。
[先行技術文獻]
[專利文獻]
[專利文獻1]
日本特開平5-326513號公報
[專利文獻2]
日本特開2005-5508號公報
近年來，為了對應於細分化的用途，而在同一基板上形成配合所被要求的各特性(耐壓、洩漏電流、動作速度等)的複數個MISFET(Metal Insulator Semiconductor Field Effect Transistor)。因此，若所欲取得被要求的各特性，則例如有時閘極絕緣膜的厚度、閘極長、側壁的厚度、或配置密度等彼此不同的複數個MISFET會被形成於同一基板上。但，若所欲在同一基板上形成配合所被要求的各特性的複數個MISFET，則恐有在各製造工程的加工條件的控制變困難或製造製程變複雜之虞。於是，追求成品率佳地製造符合所被要求的各特性的複數個MISFET之技術，或藉由簡易的製造製程來製造之技術。
本發明的目的是在於提供一種可使在同一基板上具有具備彼此不同特性的複數個場效電晶體之半導體裝置的製造成品率提升之技術。
本發明的前述及其他的目的以及新穎的特徵可由本說明書的記述及附圖明確得知。
在本案所揭示的發明中，若簡單地說明代表性的一實施形態，則如其次般。
此實施形態是在第1區域具有高壓系MISFET，在第2區域具有低洩漏用低壓系MISFET，及在第3區域具有高速動作用低壓系MISFET之半導體裝置的製造方法，係包括： 在第1區域隔著第1閘極絕緣膜來形成第1閘極電極，在第2區域隔著第2閘極絕緣膜來形成第2閘極電極，在第3區域隔著第3閘極絕緣膜來形成第3閘極電極之工程；在半導體基板的主面上，以能夠覆蓋第1閘極電極、第2閘極電極、及第3閘極電極的方式形成第1絕緣膜之工程；在第1絕緣膜上形成第2絕緣膜之工程；藉由各向異性的乾式蝕刻來加工第2絕緣膜，而在第1閘極電極的側面、第2閘極電極的側面、及第3閘極電極的側面分別留下第2絕緣膜之工程；藉由各向同性的乾式蝕刻或各向同性的濕式蝕刻來加工被留在第2閘極電極的側面及第3閘極電極的側面的第2絕緣膜之工程；藉由各向同性的乾式蝕刻或各向同性的濕式蝕刻來除去被留在第3閘極電極的側面的第2絕緣膜之工程；在半導體基板的主面上，以能夠覆蓋第1閘極電極、被留在第1閘極電極的側面的第2絕緣膜、第2閘極電極、被留在第2閘極電極的側面的第2絕緣膜、及第3閘極電極的方式形成第3絕緣膜之工程；藉由各向異性的乾式蝕刻來加工第3絕緣膜，而在隔著第1絕緣膜及第2絕緣膜的第1閘極電極的側面、隔著第1絕緣膜及第2絕緣膜的第2閘極電極的側面、及隔著第1絕緣膜的第3閘極電極的側面分別留下第3絕緣膜之 工程；及除去露出的第1絕緣膜之工程，藉由形成在第1閘極電極的側面的第1絕緣膜、第2絕緣膜及第3絕緣膜來構成第1側壁，藉由形成在第2閘極電極的側面的第1絕緣膜、第2絕緣膜及第3絕緣膜來構成第2側壁，藉由形成在第3閘極電極的側面的第1絕緣膜及第3絕緣膜來構成第3側壁。
並且，此實施形態是在第1區域具有高壓系MISFET，在第2區域具有低洩漏用低壓系MISFET，及在第3區域具有高速動作用低壓系MISFET之半導體裝置的製造方法，係包括：在第1區域隔著第1閘極絕緣膜來形成第1閘極電極，在第2區域隔著第2閘極絕緣膜來形成第2閘極電極，在第3區域隔著第3閘極絕緣膜來形成第3閘極電極之工程；在半導體基板的主面上，以能夠覆蓋第1閘極電極、第2閘極電極、及第3閘極電極的方式形成第1絕緣膜之工程；在第1絕緣膜上形成第2絕緣膜之工程；藉由各向異性的乾式蝕刻來加工第2絕緣膜，而在第1閘極電極的側面、第2閘極電極的側面、及第3閘極電極的側面分別留下第2絕緣膜之工程；藉由各向同性的乾式蝕刻或各向同性的濕式蝕刻來加工被留在第2閘極電極的側面及第3閘極電極的側面的第 2絕緣膜之工程；藉由各向同性的乾式蝕刻或各向同性的濕式蝕刻來加工被留在第3閘極電極的側面的第3絕緣膜之工程；及除去露出的第1絕緣膜之工程，藉由形成在第1閘極電極的側面的第1絕緣膜及第2絕緣膜來形成第1側壁，藉由形成在第2閘極電極的側面的第1絕緣膜及第2絕緣膜來構成第2側壁，藉由形成在第3閘極電極的側面的第1絕緣膜及第2絕緣膜來構成第3側壁。
並且，此實施形態是在第1區域具有高壓系MISFET，在第2區域具有低洩漏用低壓系MISFET，及在第3區域具有高速動作用低壓系MISFET，高壓系MISFET是在第1閘極長的第1閘極電極的側面具備第1側壁長的第1側壁，低洩漏用低壓系MISFET是在第2閘極長的第2閘極電極的側面具備第2側壁長的第2側壁，高速動作用低壓系MISFET是在第3閘極長的第3閘極電極的側面具備第3側壁長的第3側壁之半導體裝置，第2側壁長比第1側壁長更短，第3側壁長比第2側壁長更短，且第2側壁之離半導體基板的主面的高度比第1側壁之離半導體基板的主面的高度更低，第3側壁之離半導體基板的主面的高度比第2側壁之離半導體基板的主面的高度更低。
在本案所揭示的發明中，若簡單地說明藉由代表性的一實施形態所取得的效果，則如以下般。
可使在同一基板上具有具備彼此不同特性的複數個場效電晶體之半導體裝置的製造成品率提升。
在以下的實施形態中，基於方便起見，必要時分割成複數的區段或實施形態來說明，但除了特別明示時，該等並非是彼此無關者，一方是另一方的一部分或全部的變形例，詳細，補充說明等的關係。
並且，在以下的實施形態中，提及要素的數量等(包含個數、數值、量、範圍等)時，除了特別明示時及原理上明確限於特定的數量時等以外，並不限於該特定的數量，亦可為特定的數量以上或以下。而且，在本實施形態中，其構成要素(亦含要素步驟等)除了特別明示時及原理上明確為必須時等以外，並非是一定為必須者。同樣，在以下的實施形態中，提及構成要素等的形狀、位置關係等時，除了特別明示時及原理上明確時等以外，還包含實質上近似或類似該形狀等者。此情形針對上述數值及範圍也是同樣。
並且，在以下的實施形態中，將代表場效電晶體的MISFET(Metal Insulator Semiconductor Field Effect Transistor)簡稱為MIS，將p通道型的MISFET簡稱為pMIS、將n通道型的MISFET簡稱為nMIS。並且，有關在以下的實施 形態所記載的MONOS型非揮發性記憶格當然也含在上述MIS的下位概念。而且，在以下的實施形態中，稱氮化矽或矽氮化物時，當然是Si3N4，但不僅是如此，還包含矽的氮化物類似組成的絕緣膜。並且，在以下的實施形態中，稱晶圓時，是以Si(Silicon)單結晶晶圓為主，但不僅是如此，亦指SOI(Silicon On Insulator)晶圓或用以將積體電路形成於其上的絕緣膜基板等。其形狀也不僅是圓形或大致圓形，亦含正方形、長方形等。
並且，在用以說明以下的實施形態的全圖中，原則上具有同一機能者是附上同一符號，省略其重複的說明。以下，根據圖面來詳細說明本發明的實施形態。
首先，為了更明確本發明的實施形態之半導體裝置的製造方法，比本案發明早一步在以下說明有關本發明者們所檢討的高壓系MISFET及低壓系MISFET的製造方法。高壓系MISFET的閘極絕緣膜的厚度是形成比低壓系MISFET的閘極絕緣膜的厚度更厚，且高壓系MISFET的閘極長是比低壓系MISFET的閘極長更長，藉由該等，即是被施加相對高的電壓，高壓系MISFET還是可不被破壞地動作。而且，因耐壓的不同，高壓系MISFET的配置密度是形成比低壓系MISFET的配置密度更低。
利用圖48在以下說明有關本發明者們所檢討的高壓系MISFET及低壓系MISFET的製造方法的第1例。在圖48是顯示例如以3.3~5V的施加電壓來驅動的高壓系MISFET的要部剖面圖、例如以1.2V的施加電壓來驅動的 第1低壓系MISFET(低洩漏用MISFET)的要部剖面圖、及例如以1.2V的施加電壓來驅動的第2低壓系MISFET(高速動作用MISFET)的要部剖面圖。
第1低壓系MISFET是比第2低壓系MISFET更可為閘極-汲極間的低洩漏，第2低壓系MISFET是比第1低壓系MISFET更可高速動作。亦即，第1低壓系MISFET與第2低壓系MISFET是在閘極長及配置密度上不同，第1低壓系MISFET的閘極長會比第2低壓系MISFET的閘極長更長，第1低壓系MISFET的配置密度會比第2低壓系MISFET的配置密度更低。另外，在此是舉n通道型的高壓系MISFET、第1低壓系MISFET、及第2低壓系MISFET為例。
首先，在形成有高壓系MISFET的p型的半導體基板101的主面，形成例如厚度15nm程度的閘極絕緣膜102，在形成有第1及第2低壓系MISFET的半導體基板101的主面，形成例如厚度3nm程度的閘極絕緣膜103，104。然後，將高壓系MISFET的閘極電極105形成於閘極絕緣膜102上，將第1低壓系MISFET的閘極電極106形成於閘極絕緣膜103上，將第2低壓系MISFET的閘極電極107形成於閘極絕緣膜104上。高壓系MISFET的閘極長是例如800nm程度，第1低壓系MISFET的閘極長是例如55nm程度，第2低壓系MISFET的閘極長是例如44nm程度。閘極電極105，106，107是例如由多結晶矽所構成。
其次，以高壓系MISFET的閘極電極105作為遮罩， 藉由離子注入法來導入n型雜質至半導體基板101，而形成高壓系MISFET的低濃度擴散層108。同樣，形成第1低壓系MISFET的低濃度擴散層109，形成第2低壓系MISFET的低濃度擴散層110。
其次，在高壓系MISFET的閘極電極105、第1低壓系MISFET的閘極電極106、及第2低壓系MISFET的閘極電極107的各側面形成側壁111。之後，以高壓系MISFET的閘極電極105、第1低壓系MISFET的閘極電極106、第2低壓系MISFET的閘極電極107、及側壁111作為遮罩，藉由離子注入法來導入n型雜質至半導體基板101，而形成高濃度擴散層112。
其次，藉由自我整合法，在閘極電極105，106，107的上部及高濃度擴散層112的上面形成矽化物層113。然後，形成覆蓋高壓系MISFET、第1低壓系MISFET、及第2低壓系MISFET的層間絕緣膜、及配線等。
可是，在高壓系MISFET的閘極電極105、第1低壓系MISFET的閘極電極106、及第2低壓系MISFET的閘極電極107的各側面所形成的側壁111的側壁長是由閘極長最短且配置密度高的第2低壓系MISFET所要求的性能來決定。因此，以各不同的工程進行形成高壓系MISFET的低濃度擴散層108、第1低壓系MISFET的低濃度擴散層109、及第2低壓系MISFET的低濃度擴散層110時的離子注入，適用最適的離子注入條件(注入能量及摻雜量等)，藉此滿足高壓系MISFET、第1低壓系MISFET、及 第2低壓系MISFET的性能。
然而，在高壓系MISFET中，閘極電極105與高濃度擴散層112的上面所形成的矽化物層113之間的電場會變強，閘極電極105與高濃度擴散層112之間及高濃度擴散層112與半導體基板101之間的洩漏電流會有增加的問題發生。
於是，本案發明者們進行將高壓系MISFET的側壁的側壁長形成比第1及第2低壓系MISFET的側壁的側壁長更長的檢討。
利用圖49在以下說明有關本發明者們所檢討的高壓系MISFET及低壓系MISFET的製造方法的第2例。第1及第2低壓系MISFET的構造是與前述的圖48所示的構造大致同樣。對此，高壓系MISFET是在閘極電極105的側面形成有2層的側壁111，114。藉此，高壓系MISFET是閘極電極105與高濃度擴散層112的上面所形成的矽化物層113的距離會分離而電場緩和，可降低閘極電極105與高濃度擴散層112之間及高濃度擴散層112與半導體基板101之間的洩漏電流。
然而，隨著半導體裝置的高集成化更進步，即使在第1低壓系MISFET，降低閘極電極106與高濃度擴散層112之間的洩漏電流的要求也變強。
於是，本發明者們更進行將第1低壓系MISFET的側壁的側壁長形成比第2低壓系MISFET的側壁的側壁長更長的檢討。
利用圖50在以下說明有關本發明者們所檢討的高壓系MISFET及低壓系MISFET的製造方法的第3例。第2低壓系MISFET的構造是與前述的圖48所示的構造大致同樣。對此，第1低壓系MISFET是在閘極電極106的側面形成有2層的側壁111，114，高壓系MISFET是在閘極電極105的側面形成有3層的側壁111，114，115。藉此，第1低壓系MISFET是閘極電極106與高濃度擴散層112之間的電場會被緩和，高壓系MISFET是閘極電極105與高濃度擴散層112之間的電場會更被緩和，可降低各個的洩漏電流。
可是，如圖51所示般，在第2低壓系MISFET中，會發生相鄰的閘極電極107之間的半導體基板101的一部分削去的問題。這可想像是以下的理由所造成。
在形成上述2層的側壁111，114及上述3層的側壁111，114，115時，需要重複進行將覆蓋高壓系MISFET的閘極電極105、第1低壓系MISFET的閘極電極106、及第2低壓系MISFET的閘極電極107之上層絕緣膜(例如氧化矽膜)堆積於半導體基板101的主面上的工程、及將其上層絕緣膜回蝕的工程。在上層絕緣膜的下面形成有作為蝕刻阻擋機能的下層絕緣膜(例如氮化矽膜)116。
如同高壓系MISFET或第1低壓系MISFET那樣，當相鄰的閘極電極105之間或相鄰的閘極電極106之間比較廣時，因為將上層絕緣膜回蝕時的蝕刻氣體的組成比不變，所以上層絕緣膜對下層絕緣膜116的蝕刻選擇比不變。 因此，上層絕緣膜的蝕刻可藉下層絕緣膜116而停止。相對的，如同第2低壓系MISFET那樣，當相鄰的閘極電極107之間比較窄時，構成蝕刻氣體的各種氣體不會均等地進入相鄰的閘極電極107之間，將上層絕緣膜回蝕時的蝕刻氣體的組成比會改變。因此，上層絕緣膜對下層絕緣膜116的蝕刻選擇比會慢慢地變化，上層絕緣膜的蝕刻難藉下層絕緣膜116而停止，半導體基板101會削去。
(實施形態1)
利用圖1~圖17依工程順序來說明本實施形態1之具有構成周邊電路的第1nMIS、第1pMIS、第2nMIS、第2pMIS、第3nMIS、及第3pMIS的半導體裝置的製造方法。圖1~圖17是半導體裝置的製造工程中形成於周邊電路區域的第1nMIS、第1pMIS、第2nMIS、第2pMIS、第3nMIS、及第3pMIS之一例的要部剖面圖。各圖是表示沿著各閘極電極的閘極長方向來切斷通道的要部剖面。在本實施形態1中，是將第1nMIS及第1pMIS例如形成為高壓系MISFET，將第2nMIS及第2pMIS例如形成為低洩漏用的低壓系MISFET，將第3nMIS及第3pMIS例如形成為高速動作用的低壓系MISET。
高壓系MISFET是例如構成輸出入(I/O)電路，低壓系MISFET是例如構成PLL(Phase Locked Loop),CPU(Central Processing Unit)或處理器等的邏輯電路。在低壓系MISFET是因應所被要求的動作特性，而適用閘極材料、閘極長、 源極．汲極區域的雜質濃度、配置密度等不同的各種構造，但在此是舉例說明被要求低洩漏動作(比高速動作更優先低洩漏動作)的低洩漏用的低壓系MISFET、及被要求高速動作(比低洩漏動作更優先高速動作)的高速動作用的低壓系MISFET。
高壓系MISFET是例如以3.3~5V的施加電壓來驅動，閘極電極的閘極長是例如800nm程度，形成於閘極電極的側面的側壁的側壁長是例如80~90nm程度。並且，低洩漏用的低壓系MISFET是例如以1.2V的施加電壓來驅動，閘極電極的閘極長是例如55nm程度，形成於閘極電極的側面的側壁的側壁長是例如40~50nm程度。並且，高速動作用的低壓系MISFET是例如以1.2V的施加電壓來驅動，閘極電極的閘極長是例如44nm程度，形成於閘極電極的側面的側壁的側壁長是例如30nm程度。
亦即，高壓系MISFET、低洩漏用的低壓系MISFET及高速動作用的低壓系MISFET是在構造面主要閘極長及配置密度的點不同。高壓系MISFET的閘極長為最長，以下依低洩漏用的低壓系MISFET、高速動作用的低壓系MISFET的順序，閘極長變短。並且，高壓系MISFET的配置密度最低，以下依低洩漏用的低壓系MISFET、高速動作用的低壓系MISFET的順序，配置密度變高。
首先，如圖1所示般，在半導體基板(此階段是稱為半導體晶圓的平面大略圓形狀的半導體的薄板)1的主面，例如形成溝形的元件分離部STI及配置成包圍此元件分離 部的活性區域等。亦即在半導體基板1的預定處形成分離溝之後，在半導體基板1的主面上，例如堆積由氧化矽等所構成的絕緣膜，更以該絕緣膜能夠留在分離溝內的方式藉由CMP(Chemical Mechanical Polishing)法等來研磨絕緣膜，藉此在分離溝內埋入絕緣膜。如此形成元件分離部STI。
其次，選擇性地離子注入n型雜質至半導體基板1，藉此形成n型的埋入阱NISO。接著，選擇性地離子注入p型雜質至第1nMIS區域的半導體基板1，藉此形成p型的阱HPW，選擇性離子注入n型雜質至第1pMIS區域的半導體基板1，藉此形成n型的阱HNW。同樣，選擇性地離子注入p型雜質至第2nMIS區域及第3nMIS區域的半導體基板1，藉此形成p型的阱PW，選擇性地離子注入n型雜質至第2pMIS區域及第3pMIS區域的半導體基板1，藉此形成n型的阱NW。
其次，在第1nMIS區域、第1pMIS區域、第2nMIS區域、第2pMIS區域、第3nMIS區域、及第3pMIS區域的各半導體基板1離子注入所定的雜質。藉此，在第1nMIS區域、第1pMIS區域、第2nMIS區域、第2pMIS區域、第3nMIS區域、及第3pMIS區域的各半導體基板1形成通道形成用的半導體區域D1，D2，D3，D4，D5，D6。
其次，對半導體基板1實施氧化處理，藉此在半導體基板1的主面形成例如由氧化矽所構成的厚度10~20nm 程度的閘極絕緣膜4A。接著除去第2nMIS區域、第2pMIS區域、第3nMIS區域、及第3pMIS區域的閘極絕緣膜4A之後，對半導體基板1實施氧化處理。藉此，在第2nMIS區域、第2pMIS區域、第3nMIS區域、及第3pMIS區域的半導體基板1的主面形成例如由氧化矽所構成的厚度1~5nm程度的閘極絕緣膜4。閘極絕緣膜4不限於氧化矽，亦可以氧化鉿(HfSiON)等的高介電常數膜所形成。
其次，如圖2所示般，在半導體基板1的主面上，藉由CVD(Chemical Vapor Deposition)法來堆積例如由非晶質矽所構成的導電膜10。導電膜10的厚度是例如100nm程度。
其次，如圖3所示般，藉由離子注入法等來導入n型雜質至第1nMIS區域、第2nMIS區域、及第3nMIS區域的導電膜10，藉此形成n型的導電膜10na。並且，藉由離子注入法等來導入p型雜質至第1pMIS區域、第2pMIS區域、及第3pMIS區域的導電膜10，藉此形成p型的導電膜10p。
其次，如圖4所示般，利用光微影技術及乾式蝕刻來使導電膜10na，10p圖案化，形成由導電膜10na所構成的第1nMIS的閘極電極GHn、由導電膜10p所構成的第1pMIS的閘極電極GHp、由導電膜10na所構成的第2nMIS的閘極電極GMn、由導電膜10p所構成的第2pMIS的閘極電極GMp、由導電膜10na所構成的第3nMIS的閘 極電極GLn、及由導電膜10p所構成的第3pMIS的閘極電極GLp。
活性區域的第1nMIS的閘極電極GHn及第1pMIS的閘極電極GHp的閘極長是例如800nm程度。並且，活性區域的第2nMIS的閘極電極GMn及第2pMIS的閘極電極GMp的閘極長是例如55nm程度，相鄰的閘極電極GMn與閘極電極GMn、相鄰的閘極電極GMn與閘極電極GMp、相鄰的閘極電極GMp與閘極電極GMp的最小間隔是例如110nm程度。並且，活性區域的第3nMIS的閘極電極GLn及第3pMIS的閘極電極GLp的閘極長是例如44nm程度，相鄰的閘極電極GLn與閘極電極GLn、相鄰的閘極電極GLn與閘極電極GLp、相鄰的閘極電極GLp與閘極電極GLp的最小間隔是例如88nm程度。
其次，如圖5所示般，在第1nMIS區域的半導體基板1的主面離子注入n型雜質例如砷，藉此在第1nMIS區域的半導體基板1的主面，對閘極電極GHn自我整合地形成n-型的半導體區域13。同樣，在第1pMIS區域的半導體基板1的主面離子注入p型雜質例如氟化硼，藉此在第1pMIS區域的半導體基板1的主面，對閘極電極GHp自我整合地形成p-型的半導體區域14。
其次，在第2nMIS區域的半導體基板1的主面離子注入n型雜質例如砷，藉此在第2nMIS區域的半導體基板1的主面，對閘極電極GMn自我整合地形成n-型的半導體區域24。同樣，在第2pMIS區域的半導體基板1的主面 離子注入p型雜質例如氟化硼，藉此在第2pMIS區域的半導體基板1的主面，對閘極電極GMp自我整合地形成p-型的半導體區域25。
其次，在第3nMIS區域的半導體基板1的主面離子注入n型雜質例如砷，藉此在第3nMIS區域的半導體基板1的主面，對閘極電極GLn自我整合地形成n-型的半導體區域18。同樣，在第3pMIS區域的半導體基板1的主面離子注入p型雜質例如氟化硼，藉此在第3pMIS區域的半導體基板1的主面，對閘極電極GLp自我整合地形成p-型的半導體區域19。
其次，如圖6所示般，在半導體基板1的主面上藉由CVD法來堆積第1絕緣膜(例如氮化矽膜)7b。第1絕緣膜7b的厚度是例如10nm程度。接著，在第1絕緣膜7b上藉由CVD法來堆積第2絕緣膜(例如氧化矽膜)7m。第2絕緣膜7m的厚度是例如50~60nm程度。在此以乾式蝕刻選擇比及濕式蝕刻選擇比(第1絕緣膜7b的蝕刻速度與第2絕緣膜7m的蝕刻速度的比)能夠變高的方式，選擇第1絕緣膜7b的材料及第2絕緣膜7m的材料。並且，第1絕緣膜7b及第2絕緣膜7m的各厚度是以形成於第1nMIS的閘極電極GHn及第1pMIS的閘極電極GHp的各側面的側壁的側壁長(例如80~90nm程度)為目標設定。
其次，如圖7所示般，以各向異性的乾式蝕刻來回蝕第2絕緣膜7m。藉此，將第1nMIS的閘極電極GHn、第1pMIS的閘極電極GHp、第2nMIS的閘極電極GMn、第 2pMIS的閘極電極GMp、第3nMIS的閘極電極GLn、及第3pMIS的閘極電極GLp的各個的上面上、及未形成有該等閘極電極GHn，GHp，GMn，GMp，GLn，GLp的半導體基板1的主面上的第2絕緣膜7m完全除去或一部分留下(例如1~3nm程度)。
此時，在第1nMIS區域及第1pMIS區域中，即使完全除去閘極電極GHn，GHp的上面上及未形成有該等閘極電極GHn，GHp的半導體基板1的主面上的第2絕緣膜7m，在第3nMIS區域及第3pMIS區域中，還是會有在未形成有閘極電極GLn，GLp的半導體基板1的主面上留下第2絕緣膜7m的情形。這可想像是因為相鄰的閘極電極GLn與閘極電極GLn之間、相鄰的閘極電極GLn與閘極電極GLp之間、及相鄰的閘極電極GLp與閘極電極GLp之間，埋入有第2絕緣膜7m、及使用在各向異性的乾式蝕刻的蝕刻氣體的組成比慢慢地變化而蝕刻速度變慢等所引起。
如此的情形，亦可在進行各向異性的乾式蝕刻之後，進行濕式蝕刻，除去留在未形成有閘極電極GLn，GLp的半導體基板1的主面上的第2絕緣膜7m。即使相鄰的閘極電極GLn與閘極電極GLn之間、相鄰的閘極電極GLn與閘極電極GLp之間、及相鄰的閘極電極GLp與閘極電極GLp之間被第2絕緣膜7m埋入，蝕刻液還是可從第2絕緣膜7m的表面所接觸的介面藉由毛細管現象侵入，而來除去留在未形成有閘極電極GLn，GLp的半導體基板1 的主面上的第2絕緣膜7m。
其次，如圖8所示般，以光阻劑圖案RP1來覆蓋第1nMIS區域及第1pMIS區域，藉由各向同性的濕式蝕刻或各向同性的乾式蝕刻來加工第2nMIS區域、第2pMIS區域、第3nMIS區域、及第3pMIS區域的第2絕緣膜7m。由於利用各向同性的蝕刻，因此第2絕緣膜7m從上方向及橫方向被蝕刻。
藉此，使橫方向(閘極長方向)的寬度為20~30nm程度的第2絕緣膜7m殘留於第2nMIS的閘極電極GMn、第2pMIS的閘極電極GMp、第3nMIS的閘極電極GLn、及第3pMIS的閘極電極GLp的各側面。由於第1絕緣膜7b與第2絕緣膜7m的蝕刻選擇比高，因此第1絕緣膜7b是難被蝕刻，不會有半導體基板1的主面被削去的情形。
其次，如圖9所示般，除去光阻劑圖案RP1之後，以光阻劑圖案RP2來覆蓋第1nMIS區域、第1pMIS區域、第2nMIS區域、及第2pMIS區域，藉由各向同性的濕式蝕刻來除去第3nMIS區域及第3pMIS區域的第2絕緣膜7m。與前的工程同樣，由於第1絕緣膜7b與第2絕緣膜7m的蝕刻選擇比高，因此第1絕緣膜7b難被蝕刻，不會有半導體基板1的主面被削去的情形。
其次，如圖10所示般，除去光阻劑圖案RP2之後，在半導體基板1的主面上藉由CVD法來堆積第3絕緣膜(例如氧化矽膜)7t。第3絕緣膜7t的厚度是例如20~30nm程度。第3絕緣膜7t的厚度是以形成於第3nMIS的閘極 電極GLn及第3pMIS的閘極電極GLp的各側面的側壁的側壁長(例如30nm程度)為目標設定。
其次，如圖11所示般，以各向異性的乾式蝕刻來回蝕第3絕緣膜7t之後，以乾式蝕刻或濕式蝕刻來除去露出的第1絕緣膜7b。藉此，在第1nMIS及第1pMIS中，在閘極電極GHn，GHp的側面形成由第1絕緣膜7b、第2絕緣膜7m、及第3絕緣膜7t所構成的側壁SWH。並且，在第2nMIS及第2pMIS中，在閘極電極GMn，GMp的側面形成由第1絕緣膜7b、第2絕緣膜7m、及第3絕緣膜7t所構成的側壁SWM。並且，在第3nMIS及第3pMIS中，在閘極電極GLn，GLp的側面形成由第1絕緣膜7b及第3絕緣膜7t所構成的側壁SWL。上述側壁SWH的側壁長是例如80~90nm程度，上述側壁SWM的側壁長是例如40~50nm程度，上述側壁SWL的側壁長是例如30nm程度。
在如此形成彼此側壁長不同的複數個側壁SWL，SWM，SWH的製造工程中(在本實施形態1是3種類)，減少各向異性的乾式蝕刻的次數，藉由各向異性的乾式蝕刻與各向同性的濕式蝕刻或各向同性的乾式蝕刻的組合來形成上述側壁SWL，SWM，SWH。因此，特別是在配置密度高的第3nMIS區域及第3pMIS區域中，可防止相鄰的閘極電極GLn與閘極電極GLn之間、相鄰的閘極電極GLn與閘極電極GLp之間、及相鄰的閘極電極GLp與閘極電極GLp之間的半導體基板1的削去。
並且，在第2nMIS及第2pMIS的閘極電極GMn，GMp的側面所形成的側壁SWM之離半導體基板1的主面的高度是比閘極電極GMn，GMp之離半導體基板1的主面的高度更低。同樣，在第3nMIS及第3pMIS的閘極電極GLn，GLp的側面所形成的側壁SWL之離半導體基板1的主面的高度是比閘極電極GLn，GLp之離半導體基板1的主面的高度更低。而且，上述側壁SWM之離半導體基板1的主面的高度與上述側壁SWL之離半導體基板1的主面的高度是相同。
如此，在相鄰的閘極電極的間隔相對小的區域中，藉由降低上述側壁SWM，SWL之離半導體基板1的主面的高度，在後述的工程中可使形成於半導體基板1的主面上的層間絕緣膜的被覆性(埋入性)提升。一旦層間絕緣膜的被覆性(埋入性)提升，在第3nMIS區域及第3pMIS區域中，層間絕緣膜容易進入相鄰的閘極電極GLn與閘極電極GLn之間、相鄰的閘極電極GLn與閘極電極GLp之間、及相鄰的閘極電極GLp與閘極電極GLp之間，孔隙(穴)難形成。假設若形成有孔隙，則在後述的工程中一旦在層間絕緣膜形成接觸孔，則恐有產生接觸孔的形狀不良，在相鄰的接觸孔之間發生短路(short)之虞。
另一方面，在第1nMIS及第1pMIS的閘極電極GHn，GHp的側面所形成的側壁SWH之離半導體基板1的主面的高度是與閘極電極GHn，GHp之離半導體基板1的主面的高度幾乎相同。而且，上述側壁SWH之離半導體基 板1的主面的高度是比上述側壁SWM，SWL之離半導體基板1的主面的高度更高。如此使上述側壁SWH之離半導體基板1的主面的高度不與其他的上述側壁SWM，SWL同樣地降低，是基於以下的理由。亦即，因為第1nMIS及第1pMIS的配置密度比第2nMIS、第2pMIS、第3nMIS、及第3pMIS的配置密度更廣，所以在後述的工程中形成於半導體基板1的主面上的層間絕緣膜的被覆性(埋入性)良好，因此不需要降低上述側壁SWH之離半導體基板1的主面的高度。
並且，在第3nMIS及第3pMIS中，在閘極電極GLn，GLp的側面所形成的側壁SWL的側壁長是依第3絕緣膜7t的厚度、及第3絕緣膜7t的各向異性的乾式蝕刻的蝕刻條件而定，因此被要求配置密度高且高速動作的第3nMIS及第3pMIS的動作特性的控制容易。
其次，如圖12所示般，在第1nMIS區域、第2nMIS區域、及第3nMIS區域的半導體基板1的主面，以光阻劑圖案22作為遮罩，離子注入n型雜質例如砷及磷，藉此對第1nMIS的閘極電極GHn、第2nMIS的閘極電極GMn、及第3nMIS的閘極電極GLn自我整合地形成n+型的半導體區域23。
藉此，形成有由n-型的半導體區域13及n+型的半導體區域23所構成的第1nMIS的源極．汲極區域SD，形成有由n-型的半導體區域24及n+型的半導體區域23所構成的第2nMIS的源極．汲極區域SD，形成有由n-型的半導體 區域18及n+型的半導體區域23所構成的第3nMIS的源極．汲極區域SD。
其次，如圖13所示般，在第1pMIS區域、第2pMIS區域、及第3pMIS區域的半導體基板1的主面，以光阻劑圖案20作為遮罩，離子注入p型雜質例如硼或氟化硼，藉此對第1pMIS的閘極電極GHp、第2pMIS的閘極電極GMp、及第3pMIS的閘極電極GLp自我整合地形成p+型的半導體區域21。
藉此，形成有由p-型的半導體區域14及p+型的半導體區域21所構成的第1pMIS的源極．汲極區域SD，形成有由p-型的半導體區域25及n+型的半導體區域21所構成的第2pMIS的源極．汲極區域SD，形成有由p-型的半導體區域19及p+型的半導體區域21所構成的第3pMIS的源極．汲極區域SD。
其次，如圖14所示般，在第1nMIS的閘極電極GHn的上部及n+型的半導體區域23的上面、第1pMIS的閘極電極GHp的上部及p+型的半導體區域21的上面、第2nMIS的閘極電極GMn的上部及n+型的半導體區域23的上面、第2pMIS的閘極電極GMp的上部及p+型的半導體區域21的上面、第3nMIS的閘極電極GLn的上部及n+型的半導體區域23的上面、第3pMIS的閘極電極GLp的上部及p+型的半導體區域21的上面，藉由金屬矽化物(Salicide：Self-Align silicide)製程來形成矽化物層3。矽化物層3是例如使用鎳矽化物或鈷矽化物等。
藉由形成矽化物層3，可降低矽化物層3與在後述的工程中形成於其上部的柱塞等的連接電阻。並且，可降低第1nMIS的閘極電極GHn、第1pMIS的閘極電極GHp、第2nMIS的閘極電極GMn、第2pMIS的閘極電極GMp、第3nMIS的閘極電極GLn、及第3pMIS的閘極電極GLp本身的電阻、以及源極．汲極區域SD本身的電阻。
在此，在第1nMIS及第1pMIS中，矽化物反應會從閘極電極GHn，GHp露出的上面進展。另一方面，在第2nMIS及第2pMIS中，矽化物反應會從閘極電極GMn，GMp露出的上面及兩側面進展，同樣，在第3nMIS及第3pMIS中，矽化物反應會從閘極電極GLn，GLp露出的上面及兩側面進展。因此，在閘極電極GMn，GMp，GLn，GLp的上部的兩側面也形成有矽化物層3，所以可更降低閘極電極GMn，GMp，GLn，GLp的電阻。
並且，雖未圖示，但實際在第2nMIS及第2pMIS的閘極電極GMn，GMp以及第3nMIS及第3pMIS的閘極電極GLn，GLp中，一旦藉由從上部的兩側面進展的矽化物反應所形成的矽化物層3形成一體，則矽化物層3的全體的膜厚會成為從上面形成的矽化物層3的膜厚與從上部的兩側面形成的矽化物層3的膜厚的合計的膜厚。藉此，可想像有時在第2nMIS及第2pMIS的閘極電極GMn，GMp以及第3nMIS及第3pMIS的閘極電極GLn，GLp所形成的矽化物層3的膜厚比在第1nMIS及第1pMIS的閘極電極GHn，GHp所形成的矽化物層3的膜厚更厚。
其次，如圖15所示般，在半導體基板1的主面上，藉由CVD法來堆積氮化矽膜9a作為絕緣膜。此氮化矽膜9a是在後述的工程中形成接觸孔時，作為蝕刻阻擋的機能。
其次，如圖16所示般，藉由CVD法來堆積氧化矽膜9b作為絕緣膜，藉由CMP法來研磨氧化矽膜9b的表面，藉此形成由氮化矽膜9a及氧化矽膜9b所構成的層間絕緣膜9。如前述般，在第3nMIS及第3pMIS中，側壁SWL之離半導體基板1的主面的高度是形成比閘極電極GLn，GLp之離半導體基板1的主面的高度更低，因此可被覆性(埋入性)佳地形成層間絕緣膜9。藉由層間絕緣膜9的被覆性(埋入性)提升，可防止在後述的工程中形成於層間絕緣膜9的接觸孔的形狀不良。
其次，如圖17所示般，在第1nMIS、第1pMIS、第2nMIS、第2pMIS、第3nMIS、及第3pMIS中，形成到達各個的閘極電極GHn，GHp，GMn，GMp，GLn，GLp的上部及各個的源極．汲極區域SD的上面所形成的矽化物層3的接觸孔CA。在圖17中，為了說明簡略化，只舉到達第1nMIS、第1pMIS、第2nMIS、第2pMIS、第3nMIS、及第3pMIS的源極．汲極區域SD的接觸孔CA為例。
其次，在接觸孔CA內形成柱塞PA。柱塞PA是藉由由勢壘膜及導電膜所構成的層疊膜來構成，該勢壘膜是例如層疊鈦及氮化鈦的相對薄者，該導電膜是形成被該勢壘膜包圍的鎢或鋁等所構成的相對厚者。然後，在層間絕緣 膜9上形成例如以銅或鋁為主成分的第1層的配線M1。
藉由以上說明的製造過程，在周邊電路區域大致完成第1nMIS、第1pMIS、第2nMIS、第2pMIS、第3nMIS、及第3pMIS。以後，經由通常的半導體裝置的製造工程，再形成上層的配線，而製造具有非揮發性記憶體的半導體裝置。
另外，在前述的實施形態1中，作為具備比第1nMIS及第1pMIS的閘極電極GHn，GHp的閘極長更短，比第3nMIS及第3pMIS的閘極電極GLn，GLp的閘極長更長的閘極長的閘極電極之MISFET是舉第2nMIS及第2pMIS為例，但並非限於此。例如亦可舉構成在記憶體區域所形成的非揮發性記憶格之MISFET為例。
近年來，作為可電性重寫的非揮發性記憶格，以氮化膜等具有陷阱階級(trap level)的絕緣膜作為電荷儲存層的MONOS(Metal Oxide Nitride Oxide Silicon)型非揮發性記憶格受到注目。此情況，因為有助於資料記憶的電荷是被儲存於絕緣體的氮化膜的離散陷阱，所以包圍儲存節點的氧化膜的某處即使一部分產生缺陷發生異常洩漏，也不會有電荷儲存層的電荷全部跑掉的情形，所以可使資料保持的可靠度提升。
然而，有關包含MONOS型非揮發性記憶格被配置成陣列狀的非揮發性記憶體的半導體裝置是存在以下說明的各種技術的課題。
為了實現可靠度高的非揮發性記憶體，在非揮發性記 憶的周邊電路也被要求高可靠度。例如在周邊電路需要使從外部給予的電源電壓更高的電壓發生的昇壓電路及將使發生的該高電壓施加於非揮發性記憶格的電路等。因此，在使非揮發性記憶體動作時，具有比非揮發性記憶格更高的耐壓性能的半導體元件為周邊電路所必要。
於是，本發明者們藉由在周邊電路形成以相對低的電壓(例如與電源電壓同電壓)來動作的低壓系MISFET及以相對高的電壓(例如比電源電壓更高的電壓)來動作的高壓系MISFET，實現所望的動作性能及耐壓性能。
利用圖18~圖37依工程順序來說明本實施形態1之具有非揮發性記憶格、以及構成周邊電路的第1nMIS、第1pMIS、第3nMIS、及第3pMIS的半導體裝置的製造方法。圖18~圖37是在半導體裝置的製造工程中形成於記憶體區域的非揮發性記憶格、以及形成於周邊電路區域的第1nMIS、第1pMIS、第3nMIS、及第3pMIS的要部剖面圖。各圖是表示沿著閘極電極的閘極長方向來切斷通道的要部剖面。並且，將第1nMIS及第1pMIS例如形成為高壓系MISFET，將第3nMIS及第3pMIS例如形成為高速動作用的低壓系MISFET。
非揮發性記憶格是舉在選擇用nMIS的選擇閘極電極的一側面形成側壁形狀的記憶體用nMIS的記憶體閘極電極之分裂柵構造的MONOS型非揮發性記憶格為例，在選擇閘極電極之與記憶體閘極電極相反側的側面及記憶體閘極電極的側面所形成的側壁的側壁長是40~50nm程度。
構成周邊電路的第1nMIS及第1pMIS是與前述者相同，例如以3.3~5V的施加電壓來驅動，在其閘極電極的側面所形成的側壁的側壁長是例如80~90nm程度。並且，構成周邊電路的第3nMIS及第3pMIS是與前述者相同，例如以1.2V的施加電壓來驅動，在其閘極電極的側面所形成的側壁的側壁長是例如30nm程度。
亦即，形成於周邊電路區域的第1nMIS及第1pMIS、及形成於周邊電路區域的第3nMIS及第3pMIS、及形成於記憶體區域的非揮發性記憶格是閘極長及配置密度的點不同。第1nMIS及第1pMIS的閘極長最長，以下依非揮發性記憶格、第3nMIS及第3pMIS的順序，閘極長變短。並且，第1nMIS及第1pMIS的配置密度最低，以下依非揮發性記憶格、第3nMIS及第3pMIS的順序，配置密度變高。
首先，如圖18所示般，與利用前述的圖1來說明同樣，在半導體基板1的主面形成元件分離部STI，形成n型的埋入阱NISO、p型的阱HPW、n型的阱HNW、p型的阱PW、n型的阱NW。然後，在記憶體區域的半導體基板1選擇性地離子注入p型雜質。藉此在記憶體區域的半導體基板1形成選擇用nMIS的通道形成用的p型的半導體區域5。同樣，在第1nMIS區域、第1pMIS區域、第3nMIS區域、及第3pMIS區域的各半導體基板1離子注入所定的雜質。藉此，在第1nMIS區域、第1pMIS區域、第3nMIS區域、及第3pMIS區域的各半導體基板1形成 通道形成用的半導體區域D1，D2，D5，D6。
其次，在第1nMIS區域及第1pMIS區域的半導體基板1的主面形成例如由氧化矽所構成的厚度10~20nm程度的閘極絕緣膜4A，在記憶體區域、第3nMIS區域、及第3pMIS區域的半導體基板1的主面形成例如由氧化矽所構成的厚度1~5nm程度的閘極絕緣膜4。
其次，如圖19所示般，在半導體基板1的主面上，藉由CVD法來堆積例如由非晶質矽所構成的導電膜10之後，離子注入法等來導入n型雜質至記憶體區域的導電膜10，藉此形成n型的導電膜10n。導電膜10，10n的厚度是例如100nm程度。
其次，如圖20所示，利用光微影技術及乾式蝕刻來使記憶體區域的n型的導電膜10n圖案化。藉此，在記憶體區域形成由n型的導電膜10n所構成的選擇用nMIS的選擇閘極電極CG。記憶體區域的選擇閘極電極CG的閘極長是例如100nm程度。
其次，如圖21所示般，以選擇閘極電極CG及光阻劑圖案作為遮罩，在記憶體區域的半導體基板1的主面離子注入n型雜質例如砷或磷，藉此形成記憶體用nMIS的通道形成用的n型的半導體區域8。
其次，如圖22所示，在半導體基板1的主面上，依序形成例如由氧化矽所構成的絕緣膜6b、例如由氮化矽所構成的電荷儲存層CSL作為具有陷阱階級的絕緣膜，及例如由氧化矽所構成的絕緣膜6t。絕緣膜6b是例如藉由熱 氧化法或ISSG(In-Situ Steam Generation)氧化法等所形成，電荷儲存層CSL是例如藉由CVD法等所形成，絕緣膜6t是例如藉由CVD法或ISSG氧化法等所形成。由絕緣膜6b、電荷儲存層CSL及絕緣膜6t所構成的層疊膜(以下記載為絕緣膜6b，6t及電荷儲存層CSL)的厚度是可舉20nm程度為例。並且，絕緣膜6b，6t亦可以例如含氮的氧化矽所形成，電荷儲存層CSL亦可以例如藉由氧化鋁(礬土)、氧化鉿、或氧化組等，具有比氮化矽更高介電常數的高介電常數膜所形成。另外，在圖中是將絕緣膜6b，6t及電荷儲存層CSL記載為6b/CSL/6t。
其次，在半導體基板1的主面上堆積由低電阻多結晶矽所構成的導電膜。此導電膜是藉由CVD法所形成，其厚度是例如50nm程度。接著，利用光微影技術及各向異性的乾式蝕刻來加工此導電膜。藉此，在記憶體區域中，在選擇閘極電極CG的兩側面隔著絕緣膜6b，6t及電荷儲存層CSL來形成側壁11。
其次，如圖23所示般，以光阻劑圖案作為遮罩，蝕刻由此露出的側壁11。藉此，在記憶體區域中，只在選擇閘極電極CG的一側面形成記憶體用nMIS的記憶體閘極電極MG。記憶體閘極電極MG的閘極長是例如65nm程度。
其次，在記憶體區域中，留下選擇閘極電極CG與記憶體閘極電極MG之間及半導體基板1與記憶體閘極電極MG之間的絕緣膜6b，6t及電荷儲存層CSL，而選擇性地 蝕刻其他區域的絕緣膜6b，6t及電荷儲存層CSL。
其次，如圖24所示般，藉由離子注入法等來導入n型雜質至第1nMIS區域及第3nMIS區域的導電膜10，藉此形成n型的導電膜10na。並且，藉由離子注入法等來導入p型雜質至第1pMIS區域及第3pMIS區域的導電膜10，藉此形成p型的導電膜10p。
其次，如圖25所示般，利用光微影技術及乾式蝕刻來使周邊電路區域的導電膜10na，10p圖案化，藉此形成由導電膜10na所構成的第1nMIS的閘極電極GHn、由導電膜10p所構成的第1pMIS的閘極電極GHp、由導電膜10na所構成的第3nMIS的閘極電極GLn、及由導電膜10p所構成的第3pMIS的閘極電極GLp。活性區域的第1nMIS的閘極電極GHn及第1pMIS的閘極電極GHp的閘極長是例如800nm程度。並且，活性區域的第3nMIS的閘極電極GLn及第3pMIS的閘極電極GLp的閘極長是例如44nm程度，相鄰的閘極電極GLn與閘極電極GLn的最小間隔、相鄰的閘極電極GLn與閘極電極GLp的最小間隔、或相鄰的閘極電極GLp與閘極電極GLp的最小間隔是例如88nm程度。
其次，在第1nMIS區域的半導體基板1的主面離子注入n型雜質例如砷，藉此在第1nMIS區域的半導體基板1的主面，對閘極電極GHn自我整合地形成n-型的半導體區域13。同樣，在第1pMIS區域的半導體基板1的主面離子注入p型雜質例如氟化硼，藉此在第1pMIS區域的半 導體基板1的主面，對閘極電極GHp自我整合地形成p-型的半導體區域14。
其次，如圖26所示般，在半導體基板1的主面上，藉由CVD法來堆積例如由氧化矽所構成的厚度10nm程度的絕緣膜之後，以各向異性的乾式蝕刻來加工此絕緣膜。藉此，在記憶體區域中，是在選擇閘極電極CG之與記憶體閘極電極MG相反側的側面及記憶體閘極電極MG的側面形成側壁15，在周邊電路區域中，是在第1nMIS的閘極電極GHn、第1pMIS的閘極電極GHp、第3nMIS的閘極電極GLn、第3pMIS的閘極電極GLp的各側面形成側壁15。側壁15的間隔件長是例如3~6nm程度。
藉由形成側壁15，可保護選擇閘極電極CG與半導體基板1之間的閘極絕緣膜4露出的側面、及記憶體閘極電極MG與半導體基板1之間的絕緣膜6b，6t及電荷儲存層CSL露出的側面。並且，藉由形成側壁15，在後述的第3nMIS區域形成n-型的半導體區域的工程及在後述的第3pMIS區域形成p-型的半導體區域的工程中，n-型的半導體區域及p-型的半導體區域的實效通道長會變大，可抑制第3nMIS及第3pMIS的短通道效應。
其次，在形成其端部會位於記憶體區域的選擇閘極電極CG的上面來覆蓋記憶體閘極電極MG側的選擇閘極電極CG的一部分及記憶體閘極電極MG的光阻劑圖案16之後，以選擇閘極電極CG、記憶體閘極電極MG及光阻劑圖案16作為遮罩，將n型雜質例如砷予以離子注入至半 導體基板1的主面，藉此在半導體基板1的主面，對選擇閘極電極CG自我整合地形成n-型的半導體區域2ad。
其次，如圖27所示般，在形成其端部會位於記憶體區域的選擇閘極電極CG的上面來覆蓋與記憶體閘極電極MG相反側的選擇閘極電極CG的一部分的光阻劑圖案17之後，以選擇閘極電極CG、記憶體閘極電極MG及光阻劑圖案17作為遮罩，將n型雜質例如砷予以離子注入至半導體基板1的主面，藉此在半導體基板1的主面，對記憶體閘極電極MG自我整合地形成n-型的半導體區域2as。
在此，先形成n-型的半導體區域2ad，然後形成n-型的半導體區域2as，但亦可先形成n-型的半導體區域2as，然後形成n-型的半導體區域2ad。並且，亦可接續於形成n-型的半導體區域2ad的n型雜質的離子注入，將p型雜質例如硼予以離子注入至半導體基板1的主面，以能夠包圍n-型的半導體區域2ad的下部之方式形成p型的半導體區域。
其次，如圖28所示般，在第3nMIS區域的半導體基板1的主面離子注入n型雜質例如砷，藉此在第3nMIS區域的半導體基板1的主面，對閘極電極GLn自我整合地形成n-型的半導體區域18。同樣，在第3pMIS區域的半導體基板1的主面離子注入p型雜質例如氟化硼，藉此在第3pMIS區域的半導體基板1的主面，對閘極電極GLp自我整合地形成p-型的半導體區域19。
其次，藉由與利用前述的圖6~圖11來說明同樣的製 造方法，在記憶體區域中，在選擇閘極電極CG之與記憶體閘極電極MG相反側的側面及記憶體閘極電極MG的側面形成側壁SW，在周邊電路區域的第1nMIS及第1pMIS中，在閘極電極GHn，GHp的側面形成側壁SWH，在周邊電路區域的第3nMIS及第3pMIS中，在閘極電極GLn，GLp的側面形成側壁SWL。
首先，如圖29所示般，在半導體基板1的主面上藉由CVD法來堆積第1絕緣膜(例如氮化矽膜)7b。第1絕緣膜7b的厚度是例如10nm程度。接著，在第1絕緣膜7b上藉由CVD法來堆積第2絕緣膜(例如氧化矽膜)7m。第2絕緣膜7m的厚度是例如50~60nm程度。
其次，如圖30所示般，以各向異性的乾式蝕刻來回蝕第2絕緣膜7m。藉此，在記憶體區域中，將選擇閘極電極CG及記憶體閘極電極MG的上面上、以及未形成有選擇閘極電極CG及記憶體閘極電極MG的半導體基板1的主面上的第2絕緣膜7m完全除去或留下一部分(例如1~3nm程度)。同樣，在周邊電路區域中，將第1nMIS的閘極電極GHn、第1pMIS的閘極電極GHp、第3nMIS的閘極電極GLn、及第3pMIS的閘極電極GLp的各個的上面上、以及未形成有該等閘極電極GHn，GHp，GLn，GLp的半導體基板1的主面上的第2絕緣膜7m完全除去或留下一部分(例如1~3nm程度)。
其次，如圖31所示般，以光阻劑圖案RP1來覆蓋第1nMIS區域及第1pMIS區域，藉由各向同性的濕式蝕刻或 各向同性的乾式蝕刻來加工記憶體區域、第3nMIS區域、及第3pMIS區域的第2絕緣膜7m。藉此，在記憶體區域中，使橫方向(閘極長方向)的寬度為20~30nm程度的第2絕緣膜7m殘留於選擇閘極電極CG之與記憶體閘極電極MG相反側的側面及記憶體閘極電極MG的側面。同樣，在周邊電路區域中，使橫方向(閘極長方向)的寬度為20~30nm程度的第2絕緣膜7m殘留於第3nMIS的閘極電極GLn及第3pMIS的閘極電極GLp的各個的側面。
其次，如圖32所示般，除去光阻劑圖案RP1之後，以光阻劑圖案RP2來覆蓋記憶體區域、第1nMIS區域、及第1pMIS區域，藉由各向同性的濕式蝕刻來除去第3nMIS區域及第3pMIS區域的第2絕緣膜7m。
其次，如圖33所示般，除去光阻劑圖案RP2之後，在半導體基板1的主面上藉由CVD法來堆積第3絕緣膜(例如氧化矽膜)7t。第3絕緣膜7t的厚度是例如20~30nm程度。
其次，如圖34所示般，以各向異性的乾式蝕刻來回蝕第3絕緣膜7t之後，以乾式蝕刻或濕式蝕刻來除去露出的第1絕緣膜7b。藉此，在記憶體區域中，在選擇閘極電極CG之與記憶體閘極電極MG相反側的側面及記憶體閘極電極MG的側面形成由第1絕緣膜7b、第2絕緣膜7m及第3絕緣膜7t所構成的側壁SW。並且，在周邊電路區域中，在第1nMIS的閘極電極GHn及第1pMIS的閘極電極GHp的各側面形成由第1絕緣膜7b、第2絕緣膜 7m及第3絕緣膜7t所構成的側壁SWH，在第3nMIS的閘極電極GLn及第3pMIS的閘極電極GLp的各側面形成由第1絕緣膜7b及第3絕緣膜7t所構成的側壁SWL。上述側壁SW的側壁長是例如40~50nm程度，上述側壁SWH的側壁長是例如80~90nm程度，上述側壁SWL的側壁長是例如30nm程度。
其次，如圖35所示般，在第1pMIS區域及第3pMIS區域的半導體基板1的主面，以光阻劑圖案RP3作為遮罩，離子注入p型雜質例如硼或氟化硼，藉此對第1pMIS的閘極電極GHp及第3pMIS的閘極電極GLp自我整合地形成p+型的半導體區域21。
藉此，形成有由p-型的半導體區域14及p+型的半導體區域21所構成的第1pMIS的源極．汲極區域SD，形成有由p-型的半導體區域19及p+型的半導體區域21所構成的第3pMIS的源極．汲極區域SD。
其次，如圖36所示般，在第1nMIS區域、記憶體區域、及第3nMIS區域的半導體基板1的主面，以光阻劑圖案RP4作為遮罩，離子注入n型雜質例如砷及磷，藉由在記憶體區域中，對選擇閘極電極CG及記憶體閘極電極MG自我整合地形成n+型的半導體區域2b，在周邊電路區域中，對第1nMIS的閘極電極GHn及第3nMIS的閘極電極GLn自我整合地形成n+型的半導體區域23。
藉此，在記憶體區域中，形成有由n-型的半導體區域2ad及n+型的半導體區域2b所構成的汲極區域Drm，由 n-型的半導體區域2as及n+型的半導體區域2b所構成的源極區域Srm。並且，在周邊電路區域中，形成有由n-型的半導體區域13及n+型的半導體區域23所構成的第1nMIS的源極．汲極區域SD，形成有由n-型的半導體區域18及n+型的半導體區域23所構成的第3nMIS的源極．汲極區域SD。
其次，如圖37所示般，在記憶體區域中，是在選擇閘極電極CG的上部、記憶體閘極電極MG的上部、及n+型的半導體區域2b的上面形成矽化物層3。同樣，在周邊電路區域中，是在第1nMIS的閘極電極GHn的上部及n+型的半導體區域23的上面、第1pMIS的閘極電極GHp的上部及p+型的半導體區域21的上面、第3nMIS的閘極電極GLn、的上部及n+型的半導體區域23的上面、第3pMIS的閘極電極GLp的上部及p+型的半導體區域21的上面分別形成矽化物層3。
然後，與前述的製造方法同樣，形成層間絕緣膜，接著，在記憶體區域中，形成到達汲極區域Drm上的矽化物層3的接觸孔，在周邊電路區域中，在第1nMIS、第1pMIS、第3nMIS、及第3pMIS中，形成到達各個閘極電極GHn、GHp、GLn、GLp的上部及各個的源極．汲極區域SD的上面所形成的矽化物層3的接觸孔。接著，在該等接觸孔內形成柱塞之後，形成第1層的配線。
藉由以上說明的製造方法，在記憶體區域完成非揮發性記憶格，以及在周邊電路區域大致完成第1nMIS、第 1nMIS、第3nMIS、及第3pMIS。
如此，在本實施形態1中，在形成彼此側壁長不同的複數個側壁SWL，SWM(或SW)，SWH的製造工程中(在本實施形態2是3種類)，不僅各向異性的乾式蝕刻，還藉由組合各向異性的乾式蝕刻及各向同性的濕式蝕刻或各向同性的乾式蝕刻來形成上述側壁SWL，SWM(或SW)，SWH。因此，藉由各向異性的乾式蝕刻的次數減少，特別是在周邊電路區域所形成的配置密度高的第3nMIS區域及第3pMIS區域中，可防止相鄰的閘極電極GLn與閘極電極GLn之間、相鄰的閘極電極GLn與閘極電極GLp之間、及相鄰的閘極電極GLp與閘極電極Gpn之間的半導體基板1的削去。
而且，在配置密度高的第3nMIS及第3pMIS中，可降低側壁SWL之離半導體基板1的主面的高度，因此形成覆蓋該等的層間絕緣膜9的被覆性(埋入性)會提升，在相鄰的閘極電極GLn與閘極電極GLn之間、相鄰的閘極電極GLn與閘極電極GLp之間、及相鄰的閘極電極GLp與閘極電極GLp之間層間絕緣膜9容易進入，成為接觸孔CA的形狀不良的原因之一的孔隙難形成。
(實施形態2)
利用圖38~圖42依工程順序來說明本實施形態2之具有構成的周邊電路的第1nMIS、第1pMIS、第2nMIS、第2pMIS、第3nMIS、及第3pMIS的半導體裝置的製造方 法。圖38~圖42是在半導體裝置的製造工程中形成於周邊電路區域的第1nMIS、第1pMIS、第2nMIS、第2pMIS、第3nMIS、及第3pMIS之一例的要部剖面圖。各圖是表示沿著閘極電極的閘極長方向來切斷通道的要部剖面。在本實施形態2中，與前述的實施形態1同樣，是將第1nMIS及第1pMIS例如形成為高壓系MISFET，將第2nMIS及第2pMIS例如形成為低洩漏用的低壓系MISFET，將第3nMIS及第3pMIS例如形成為高速動作用的低壓系MISET。
在半導體基板1的主面上堆積第1絕緣膜7b及第2絕緣膜7m的工程(利用前述的圖6來說明的製造工程)為止的製造過程是與前述實施形態1同樣，因此省略其說明。
接續於在前述的實施形態1中利用圖6來說明的製造工程，如圖38所示般，以各向異性的乾式蝕刻來回蝕第2絕緣膜7m。在此，以能夠具有為了取得第1nMIS及第1pMIS所要求的動作特性而成必要的側壁的側壁長(80~90nm程度)之方式，使第2絕緣膜7m殘留。藉此，在第1nMIS的閘極電極GHn、第1pMIS的閘極電極GHp、第2nMIS的閘極電極GMn、第2pMIS的閘極電極GMp、第3nMIS的閘極電極GLn、及第3pMIS的閘極電極GLp的各個的側面，使橫方向(閘極長方向)的寬度為80~90nm程度的第2絕緣膜7m殘留。
在此，將第1nMIS的閘極電極GHn、第1pMIS的閘 極電極GHp、第2nMIS的閘極電極GMn、第2pMIS的閘極電極GMp、第3nMIS的閘極電極GLn、及第3pMIS的閘極電極GLp的各個的上面上、及未形成有第1nMIS的閘極電極GHn及第1pMIS的閘極電極GHp的半導體基板1的主面上的第2絕緣膜7m完全除去或一部分留下(例如1~3nm程度)。由於第1絕緣膜7b與第2絕緣膜7m的蝕刻選擇比高，因此第1絕緣膜7b難被蝕刻。
但，在第2nMIS區域及第2pMIS區域中，相鄰的閘極電極GMn與閘極電極GMn之間、相鄰的閘極電極GMn與閘極電極GMp之間、及相鄰的閘極電極GMp與閘極電極GMp之間的半導體基板1的主面上的第2絕緣膜7m是不完全除去，留下一部分(例如3~7nm程度)。同樣，在第3nMIS區域及第3pMIS區域中，相鄰的閘極電極GLn與閘極電極GLn之間、相鄰的閘極電極GLn與閘極電極GLp之間、及相鄰的閘極電極GLp與閘極電極GLp之間的半導體基板1的主面上的第2絕緣膜7m是完全不除去，留下一部分(例如5~10nm程度)。另外，在第2nMIS區域及第2pMIS區域中，依相鄰的閘極電極GMn與閘極電極GMn、相鄰的閘極電極GMn與閘極電極GMp、及相鄰的閘極電極GMp與閘極電極GMp的間隔，亦可完全除去半導體基板1的主面上的第2絕緣膜7m。
如此，在第2nMIS區域及第2pMIS區域中，相鄰的閘極電極GMn與閘極電極GMn之間、相鄰的閘極電極GMn與閘極電極GMp之間、及相鄰的閘極電極GMp與閘 極電極GMp之間的半導體基板1的主面上、以及在第3nMIS區域及第3pMIS區域中，在相鄰的閘極電極GLn與閘極電極GLn之間、相鄰的閘極電極GLn與閘極電極GLp之間、及相鄰的閘極電極GLp與閘極電極GLp之間的半導體基板1的主面上，藉由留下第2絕緣膜7m的一部分，可防止第1絕緣膜7b被暴露於各向異性的乾式蝕刻的蝕刻氣體，因此第1絕緣膜7b不被蝕刻殘留。
接著，進行濕式蝕刻，除去在第2nMIS區域及第2pMIS區域中，相鄰的閘極電極GMn與閘極電極GMn之間、相鄰的閘極電極GMn與閘極電極GMp之間、及相鄰的閘極電極GMp與閘極電極GMp之間的半導體基板1的主面上、以及在第3nMIS區域及第3pMIS區域中，相鄰的閘極電極GLn與閘極電極GLn之間、相鄰的閘極電極GLn與閘極電極GLp之間、及相鄰的閘極電極GLp與閘極電極GLp之間的半導體基板1的主面上所殘留的第2絕緣膜7m。第1絕緣膜7b雖暴露於濕式蝕刻的蝕刻液，但濕式蝕刻所造成的損傷遠比各向異性的乾式蝕刻的損傷來得小。另外，如此殘留於半導體基板1的主面上的第2絕緣膜7m是在後述的工程之各向同性的蝕刻中也可除去，因此上述濕式蝕刻是因應所需進行。
其次，如圖39所示般，以光阻劑圖案RP5來覆蓋第1nMIS區域及第1pMIS區域，藉由各向同性的濕式蝕刻或各向同性的乾式蝕刻來加工第2nMIS區域、第2pMIS區域、第3nMIS區域、及第3pMIS區域的第2絕緣膜7m。 由於利用各向同性的蝕刻，因此第2絕緣膜7m從上方向及橫方向被蝕刻。
在此，以能夠具有為了取得第2nMIS及第2pMIS所要求的動作特性而成必要的側壁的側壁長(40~50nm)之方式，使第2絕緣膜7m殘留。藉此，在第2nMIS的閘極電極GMn、第2pMIS的閘極電極GMp、第3nMIS的閘極電極GLn、及第3pMIS的閘極電極GLp的各個的側面，使橫方向(閘極長方向)的寬度為40~50nm程度的第2絕緣膜7m殘留。由於第1絕緣膜7b與第2絕緣膜7m的蝕刻選擇比高，因此第1絕緣膜7b難被蝕刻，不會有半導體基板1的主面被削去的情形。
其次，如圖40所示般，除去光阻劑圖案RP5之後，以光阻劑圖案RP6來覆蓋第1nMIS區域、第1pMIS區域、第2nMIS區域、及第2pMIS區域，藉由各向同性的濕式蝕刻或各向同性的乾式蝕刻來加工第3nMIS區域及第3pMIS區域的第2絕緣膜7m。由於利用各向同性的蝕刻，因此第2絕緣膜7m從上方向及橫方向被蝕刻。
在此，以能夠具有為了取得第3nMIS及第3pMIS所要求的動作特性而成必要的側壁的側壁長(30nm程度)之方式，使第2絕緣膜7m殘留。藉此，在第3nMIS的閘極電極GLn及第3pMIS的閘極電極GLp的各個的側面，使橫方向(閘極長方向)的寬度為30nm程度的第2絕緣膜7m殘留。由於第1絕緣膜7b與第2絕緣膜7m的蝕刻選擇比高，因此第1絕緣膜7b難被蝕刻，不會有半導體基板1的 主面被削去的情形。
其次，如圖41所示般，除去光阻劑圖案RP6之後，以乾式蝕刻或濕式蝕刻來除去露出的第1絕緣膜7b。
藉此，在第1nMIS及第1pMIS中，在閘極電極GHn，GHp的側面形成由第1絕緣膜7b及第2絕緣膜7m所構成的側壁SWH。並且，在第2nMIS及第2pMIS中，在閘極電極GMn，GMp的側面形成由第1絕緣膜7b及第2絕緣膜7m所構成的側壁SWM。並且，在第3nMIS及第3pMIS中，在閘極電極GLn，GLp的側面形成由第1絕緣膜7b及第2絕緣膜7m所構成的側壁SWL。
設在第1nMIS及第1pMIS的側壁SWH的側壁長為最長，以下依設在第2nMIS及第2pMIS的側壁SWM的側壁長、設在第3nMIS及第3pMIS的側壁SWL的側壁長的順序變短。上述側壁SWH的側壁長是例如80~90nm程度，上述側壁SWM的側壁長是例如40~50nm程度，上述側壁SWL的側壁長是例如30nm程度。
如此，在第3nMIS及第3pMIS中，側壁SWL的側壁長比第1nMIS及第1pMIS的側壁SWH的側壁長、以及第2nMIS及第2pMIS的側壁SWM的側壁長更短，且相鄰的側壁SWL之間的半導體基板1的面積會被極力擴大，因此可抑制蝕刻第1絕緣膜7b時的蝕刻速度的變動。
並且，設在第1nMIS及第1pMIS的側壁SWH之離半導體基板1的主面的高度為最高，以下依設在第2nMIS及第2pMIS的側壁SWM之離半導體基板1的主面的高度、 設在第3nMIS及第3pMIS的側壁SWL之離半導體基板1的主面的高度之順序變低。
其次，如圖42所示般，形成有由n-型的半導體區域13及n+型的半導體區域23所構成的第1nMIS的源極．汲極區域SD，形成有由n-型的半導體區域24及n+型的半導體區域23所構成的第2nMIS的源極．汲極區域SD，形成有由n-型的半導體區域18及n+型的半導體區域23所構成的第3nMIS的源極．汲極區域SD。
更形成有由p-型的半導體區域14及p+型的半導體區域21所構成的第1pMIS的源極．汲極區域SD，形成有由p-型的半導體區域25及p+型的半導體區域21所構成的第2pMIS的源極．汲極區域SD，形成有由p-型的半導體區域19及p+型的半導體區域21所構成的第3pMIS的源極．汲極區域SD。
其次，在第1nMIS的閘極電極GHn的上部及n+型的半導體區域23的上面、第1pMIS的閘極電極GHp的上部及p+型的半導體區域21的上面、第2nMIS的閘極電極GMn的上部及n+型的半導體區域23的上面、第2pMIS的閘極電極GMp的上部及p+型的半導體區域21的上面、第3nMIS的閘極電極GLn的上部及n+型的半導體區域23的上面、第3pMIS的閘極電極GLp的上部及p+型的半導體區域21的上面，藉由金屬矽化物製程來形成矽化物層3。
在此，在第1nMIS及第1pMIS中，矽化物反應會從 閘極電極GHn，GHp露出的上面進展。另一方面，在第2nMIS及第2pMIS中，矽化物反應會從閘極電極GMn，GMp露出的上面及兩側面進展，同樣，在第3nMIS及第3pMIS中，矽化物反應會從閘極電極GLn，GLp露出的上面及兩側面進展。因此，在閘極電極GMn，GMp，GLn，GLp的上部的兩側面也形成有矽化物層3，因此可更降低閘極電極GMn，GMp，GLn，GLp的電阻。
並且，在第3nMIS及第3pMIS中，由於閘極長相對短，因此藉由從閘極電極GLn，GLp的上部的兩側面進展的矽化物反應所形成的矽化物層3容易成為一體。此情況，矽化物層3的全體的膜厚會成為從上面形成的矽化物層3的膜厚與從上部的兩側面形成的矽化物層3的膜厚的合計的厚度。藉此，在第3nMIS及第3pMIS的閘極電極GLn，GLp所形成的矽化物層3的膜厚是形成比在第1nMIS及第1pMIS的閘極電極GHn，GHp所形成的矽化物層3的膜厚更厚，更降低閘極電極GLn，GLp的電阻，可高速動作。
又，雖未圖示，但實際在第2nMIS及第2pMIS的閘極電極GMn，GMp中也是同樣，一旦藉由從閘極電極GMn，GMp的上部的兩側面進展的矽化物反應所形成的矽化物層3形成一體，則矽化物層3的全體的膜厚會成為從上面形成的矽化物層3的膜厚與從上部的兩側面形成的矽化物層3的膜厚的合計的膜厚。藉此，可想像有時在第2nMIS及第2pMIS的閘極電極GMn，GMp所形成的矽化 物層3的膜厚比在第1nMIS及第1pMIS的閘極電極GHn，GHp所形成的矽化物層3的膜厚更厚。
如此的情況，可想像形成於第2nMIS及第2pMIS的閘極電極GMn，GMp的矽化物層3的膜厚比形成於第1nMIS及第1pMIS的閘極電極GHn，GHp的矽化物層3更厚，形成於第3nMIS及第3pMIS的閘極電極GLn，GLp的矽化物層3的膜厚比形成於第2nMIS及第2pMIS的閘極電極GMn，GMp的矽化物層3的膜厚更厚。
然後，與前述的實施形態1的製造方法同樣，依序形成層間絕緣膜、接觸孔、柱塞、及配線等。
在配置密度高的第3nMIS及第3pMIS中，可降低側壁SWL之離半導體基板1的主面的高度，因此形成覆蓋該等的層間絕緣膜的被覆性(埋入性)會提升，在相鄰的閘極電極GLn與閘極電極GLn之間、相鄰的閘極電極GLn與閘極電極GLp之間、及相鄰的閘極電極GLp與閘極電極GLp之間層間絕緣膜容易進入，成為接觸孔的形狀不良的原因之一的孔隙難形成。
另外，與前述的實施形態1同樣，作為具備比第1nMIS及第1pMIS的閘極電極GHn，GHp的閘極長更短，比第3nMIS及第3pMIS的閘極電極GLn，GLp的閘極長更長的閘極長的閘極電極之MISFET是舉第2nMIS及第2pMIS為例，但並非限於此。例如亦可舉形成於記憶體區域的非揮發性記憶格為例。
在圖43顯示本實施形態2之具有非揮發性記憶格、 以及構成周邊電路的第1nMIS、第1pMIS、第3nMIS、及第3pMIS的半導體裝置之一例的要部剖面圖。
如圖43所示般，第1nMIS、第1pMIS、第3nMIS、及第3pMIS的構造及製造方法是與前述者相同。並且，非揮發性記憶格的閘極電極(選擇閘極電極CG及記憶體閘極電極MG)的構造及製造方法是在第2nMIS及第2pMIS的構造及製造方法中有所不同，但側壁SW的構造及製造方法是與利用前述的圖38~圖41來說明者大致相同。
因此，設在第1nMIS及第1pMIS的側壁SWH的側壁長(例如80~90nm)為最長，以下依設在非揮發性記憶格的側壁SW的側壁長(例如40~50nm)、設在第3nMIS及第3pMIS的側壁SWL的側壁長(例如30nm)的順序變短。並且，設在第1nMIS及第1pMIS的側壁SWH之離半導體基板1的主面的高度為最高，以下依設在非揮發性記憶格的側壁SW之離半導體基板1的主面的高度、設在第3nMIS及第3pMIS的側壁SWL之離半導體基板1的主面的高度之順序變低。
如此，本實施形態2是在形成彼此側壁長不同的複數個側壁SWL，SWM(或SW)，SWH的製造工程中(在本實施形態2是3種類)，進行1次各向異性的乾式蝕刻之後，進行複數次(在本實施形態2是2次)各向同性的濕式蝕刻或各向同性的乾式蝕刻，藉此形成上述側壁SWL，SWM(或SW)，SWH。因此，特別是在周邊電路區域所形成的配置密度高的第3nMIS區域及第3pMIS區域中，可防止相 鄰的閘極電極GLn與閘極電極GLn之間、相鄰的閘極電極GLn與閘極電極GLp之間、及相鄰的閘極電極GLp與閘極電極GLp之間的半導體基板1的削去。
(實施形態3)
利用圖44~圖47依工程順序來說明本實施形態3之具有構成周邊電路的第1nMIS、第1pMIS、第2nMIS、第2pMIS、第3nMIS、及第3pMIS的半導體裝置的製造方法。圖44~圖47是在半導體裝置的製造工程中形成於周邊電路區域的第1nMIS、第1pMIS、第2nMIS、第2pMIS、第3nMIS、及第3pMIS之一例的要部剖面圖。各圖是表示沿著各閘極電極的閘極長方向來切斷通道的要部剖面。在本實施形態3中，是與前述實施形態1同樣，將第1nMIS及第1pMIS例如形成為高壓系MISFET，將第2nMIS及第2pMIS例如形成為低洩漏用的低壓系MISFET，將第3nMIS及第3pMIS例如形成為高速動作用的低壓系MISET。
在半導體基板1的主面上堆積第1絕緣膜7b及第2絕緣膜7m的工程(利用前述的圖6來說明的製造工程)為止的製造過程是與前述的實施形態1同樣，因此省略其說明。
接續於在前述的實施形態1中利用圖6來說明的製造工程，如圖44所示般，以各向異性的乾式蝕刻來回蝕第2絕緣膜7m。在此，以能夠具有為了取得第1nMIS及第 1pMIS所要求的動作特性而成必要的側壁的側壁長(80~90nm程度)之方式，使第2絕緣膜7m殘留。藉此，在第1nMIS的閘極電極GHn、第1pMIS的閘極電極GHp、第2nMIS的閘極電極GMn、第2pMIS的閘極電極GMp、第3nMIS的閘極電極GLn、及第3pMIS的閘極電極GLp的各個的側面，使橫方向(閘極長方向)的寬度為80~90nm程度的第2絕緣膜7m殘留。由於第1絕緣膜7b與第2絕緣膜7m的蝕刻選擇比高，因此第1絕緣膜7b難被蝕刻。
並且，完全除去第1nMIS的閘極電極GHn、第1pMIS的閘極電極GHp、第2nMIS的閘極電極GMn、第2pMIS的閘極電極GMp、第3nMIS的閘極電極GLn、及第3pMIS的閘極電極GLp的各個的上面上、以及未形成有該等閘極電極GHn，GHp，GMn，GMp，GLn，GLp的半導體基板1的主面上的第2絕緣膜7m。
其次，如圖45所示般，以光阻劑圖案RP5來覆蓋第1nMIS區域及第1pMIS區域，藉由各向同性的濕式蝕刻或各向同性的乾式蝕刻來加工第2nMIS區域、第2pMIS區域、第3nMIS區域、及第3pMIS區域的第2絕緣膜7m。由於利用各向同性的蝕刻，因此第2絕緣膜7m從上方向及橫方向被蝕刻。
在此，以能夠具有為了取得第2nMIS及第2pMIS所要求的動作特性而成必要的側壁的側壁長(40~50nm)之方式，使第2絕緣膜7m殘留。藉此，在第2nMIS的閘極電 極GMn、第2pMIS的閘極電極GMp、第3nMIS的閘極電極GLn、及第3pMIS的閘極電極GLp的各個的側面，使橫方向(閘極長方向)的寬度為40~50nm程度的第2絕緣膜7m殘留。由於第1絕緣膜7b與第2絕緣膜7m的蝕刻選擇比高，因此第1絕緣膜7b難被蝕刻，不會有半導體基板1的主面被削去的情形。
其次，如圖46所示般，除去光阻劑圖案RP5之後，以光阻劑圖案RP6來覆蓋第1nMIS區域、第1pMIS區域、第2nMIS區域、及第2pMIS區域，藉由各向同性的濕式蝕刻或各向同性的乾式蝕刻來加工第3nMIS區域及第3pMIS區域的第2絕緣膜7m。由於利用各向同性的蝕刻，因此第2絕緣膜7m從上方向及橫方向被蝕刻。
在此，以能夠具有為了取得第3nMIS及第3pMIS所要求的動作特性而成必要的側壁的側壁長(30nm程度)之方式，使第2絕緣膜7m殘留。藉此，在第3nMIS的閘極電極GLn及第3pMIS的閘極電極GLp的各個的側面，使橫方向(閘極長方向)的寬度為30nm程度的第2絕緣膜7m殘留。由於第1絕緣膜7b與第2絕緣膜7m的蝕刻選擇比高，因此第1絕緣膜7b難被蝕刻，不會有半導體基板1的主面被削去的情形。
其次，如圖47所示般，除去光阻劑圖案RP6之後，以乾式蝕刻或濕式蝕刻來除去露出的第1絕緣膜7b。
藉此，第1nMIS及第1pMIS是在閘極電極GHn，GHp的側面形成由第1絕緣膜7b及第2絕緣膜7m所構成的側 壁SWH。並且，第2nMIS及第2pMIS是在閘極電極GMn，GMp的側面形成由第1絕緣膜7b及第2絕緣膜7m所構成的側壁SWM。並且，第3nMIS及第3pMIS是在閘極電極GLn，GLp的側面形成由第1絕緣膜7b及第2絕緣膜7m所構成的側壁SWL。
設在第1nMIS及第1pMIS的側壁SWH的側壁長為最長，以下依設在第2nMIS及第2pMIS的側壁SWM的側壁長、設在第3nMIS及第3pMIS的側壁SWL的側壁長的順序變短。上述側壁SWH的側壁長是例如80~90nm程度，上述側壁SWM的側壁長是例如40~50nm程度，上述側壁SWL的側壁長是例如30nm程度。
並且，設在第1nMIS及第1pMIS的側壁SWH之離半導體基板1的主面的高度為最高，以下依設在第2nMIS及第2pMIS的側壁SWM之離半導體基板1的主面的高度、設在第3nMIS及第3pMIS的側壁SWL之離半導體基板1的主面的高度之順序變低。
然後，與前述的實施形態2同樣，如前述的圖43所示般，形成由n-型的半導體區域13及n+型的半導體區域23所構成的第1nMIS的源極．汲極區域SD，由n-型的半導體區域24及n+型的半導體區域23所構成的第2nMIS的源極．汲極區域SD，及由n-型的半導體區域18及n+型的半導體區域23所構成的第3nMIS的源極．汲極區域SD。更形成由p-型的半導體區域14及p+型的半導體區域21所構成的第1pMIS的源極．汲極區域SD，由p- 型的半導體區域25及p+型的半導體區域21所構成的第2pMIS的源極．汲極區域SD，由p-型的半導體區域19及p+型的半導體區域21所構成的第3pMIS的源極．汲極區域SD。
而且，在第1nMIS的閘極電極GHn的上部及n+型的半導體區域23的上面、第1pMIS的閘極電極GHp的上部及p+型的半導體區域21的上面、第2nMIS的閘極電極GMn的上部及n+型的半導體區域23的上面、第2pMIS的閘極電極GMp的上部及p+型的半導體區域21的上面、第3nMIS的閘極電極GLn的上部及n+型的半導體區域23的上面、第3pMIS的閘極電極GLp的上部及p+型的半導體區域21的上面形成矽化物層3。
然後，與前述的實施形態1的製造方法同樣，依序形成層間絕緣膜、接觸孔、柱塞、及配線等。
如此，若根據本實施形態3，則可取得與前述實施形態2同樣的效果。
以上，根據實施形態來具體說明本發明者的發明，但本發明並非限於前述實施形態，只要不脫離其主旨範圍，當然亦可實施各種的變更。
例如，在前述實施形態中，是將本案發明適用於彼此側壁長不同的3種類的MISFET，但並非限於此，亦可適用於彼此側壁長不同的2種類或4種類以上的MISFET。
[產業上的利用可能性]
本發明可適用於具備具有彼此側壁長不同的側壁的複數個半導體元件之半導體裝置。
1‧‧‧半導體基板
2ad‧‧‧n-型的半導體區域
2as‧‧‧n-型的半導體區域
2b‧‧‧n+型的半導體區域
3‧‧‧矽化物層
4，4A‧‧‧閘極絕緣膜
5‧‧‧p型的半導體區域
6b，6t‧‧‧絕緣膜
7b‧‧‧第1絕緣膜
7m‧‧‧第2絕緣膜
7t‧‧‧第3絕緣膜
8‧‧‧n型的半導體區域
9‧‧‧層間絕緣膜
9a‧‧‧氮化矽膜
9b‧‧‧氧化矽膜
10‧‧‧導電膜
10n，10na‧‧‧n型的導電膜
10p‧‧‧p型的導電膜
11‧‧‧側壁
13‧‧‧n-型的半導體區域
14‧‧‧p-型的半導體區域
15‧‧‧側壁
16，17‧‧‧光阻劑圖案
18‧‧‧n-型的半導體區域
19‧‧‧p-型的半導體區域
20‧‧‧光阻劑圖案
21‧‧‧p+型的半導體區域
22‧‧‧光阻劑圖案
23‧‧‧n+型的半導體區域
24‧‧‧n-型的半導體區域
25‧‧‧p-型的半導體區域
101‧‧‧半導體基板
102，103，104‧‧‧閘極絕緣膜
105，106，107‧‧‧閘極電極
108，109，110‧‧‧低濃度擴散層
111‧‧‧側壁
112‧‧‧高濃度擴散層
113‧‧‧矽化物層
114，115‧‧‧側壁
116‧‧‧下層絕緣膜
CA‧‧‧接觸孔
CG‧‧‧選擇閘極電極
CSL‧‧‧電荷儲存層
D1，D2，D3，D4，D5，D6‧‧‧半導體區域
Drm‧‧‧汲極區域
GHn‧‧‧第1nMIS的閘極電極
GHp‧‧‧第1pMIS的閘極電極
GMn‧‧‧第2nMIS的閘極電極
GMp‧‧‧第2pMIS的閘極電極
GLn‧‧‧第3nMIS的閘極電極
GLp‧‧‧第3pMIS的閘極電極
HNW‧‧‧n型的阱
HPW‧‧‧p型的阱
M1‧‧‧配線
MG‧‧‧記憶體閘極電極
NISO‧‧‧n型的埋入阱
NW‧‧‧n型的阱
PA‧‧‧柱塞
PW‧‧‧p型的阱
RP1，RP2，RP3，RP4，RP5，RP6‧‧‧光阻劑圖案
SD‧‧‧源極．汲極區域
Srm‧‧‧源極區域
STI‧‧‧元件分離部
SW，SWH，SWL，SWM‧‧‧側壁
圖1是說明本發明的實施形態1之半導體裝置的製造工程的半導體裝置的要部剖面圖。
圖2是接續於圖1，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖3是接續於圖2，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖4是接續於圖3，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖5是接續於圖4，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖6是接續於圖5，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖7是接續於圖6，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖8是接續於圖7，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖9是接續於圖8，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖10是接續於圖9，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖11是接續於圖10，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖12是接續於圖11，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖13是接續於圖12，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖14是接續於圖13，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖15是接續於圖14，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖16是接續於圖15，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖17是接續於圖16，與半導體裝置的製造工程中的圖1同處的半導體裝置的要部剖面圖。
圖18是說明本發明的實施形態1之半導體裝置的製造工程的其他例的半導體裝置的要部剖面圖。
圖19是接續於圖18，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖20是接續於圖19，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖21是接續於圖20，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖22是接續於圖21，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖23是接續於圖22，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖24是接續於圖23，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖25是接續於圖24，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖26是接續於圖25，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖27是接續於圖26，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖28是接續於圖27，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖29是接續於圖28，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖30是接續於圖29，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖31是接續於圖30，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖32是接續於圖31，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖33是接續於圖32，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖34是接續於圖33，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖35是接續於圖34，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖36是接續於圖35，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖37是接續於圖36，與半導體裝置的製造工程中的圖18同處的半導體裝置的要部剖面圖。
圖38是說明本發明的實施形態2之半導體裝置的製造工程的半導體裝置的要部剖面圖。
圖39是接續於圖38，與半導體裝置的製造工程中的圖38同處的半導體裝置的要部剖面圖。
圖40是接續於圖39，與半導體裝置的製造工程中的圖38同處的半導體裝置的要部剖面圖。
圖41是接續於圖40，與半導體裝置的製造工程中的圖38同處的半導體裝置的要部剖面圖。
圖42是接續於圖41，與半導體裝置的製造工程中的圖38同處的半導體裝置的要部剖面圖。
圖43是說明本發明的實施形態2之半導體裝置的製造工程的其他例的半導體裝置的要部剖面圖。
圖44是說明本發明的實施形態3之半導體裝置的製造工程的半導體裝置的要部剖面圖。
圖45是接續於圖44，與半導體裝置的製造工程中的圖44同處的半導體裝置的要部剖面圖。
圖46是接續於圖45，與半導體裝置的製造工程中的圖44同處的半導體裝置的要部剖面圖。
圖47是接續於圖46，與半導體裝置的製造工程中的圖44同處的半導體裝置的要部剖面圖。
圖48是說明依據本案發明者們所檢討的半導體裝置(高壓系MISFET及低壓系MISFET)的製造方法的第1例的半導體裝置的要部剖面圖。
圖49是說明依據本案發明者們所檢討的半導體裝置(高壓系MISFET及低壓系MISFET)的製造方法的第2例的半導體裝置的要部剖面圖。
圖50是說明依據本案發明者們所檢討的半導體裝置(高壓系MISFET及低壓系MISFET)的製造方法的第3例的半導體裝置的要部剖面圖。
圖51是說明依據本案發明者們所發現的半導體裝置的製造過程的加工不良的半導體裝置的要部剖面圖。
1‧‧‧半導體基板
4，4A‧‧‧閘極絕緣膜
13‧‧‧n-型的半導體區域
14‧‧‧p-型的半導體區域
18‧‧‧n-型的半導體區域
19‧‧‧p-型的半導體區域
24‧‧‧n-型的半導體區域
25‧‧‧p-型的半導體區域
D1，D2，D3，D4，D5，D6‧‧‧半導體區域
GHn‧‧‧第1nMIS的閘極電極
GHp‧‧‧第1pMIS的閘極電極
GMn‧‧‧第2nMIS的閘極電極
GMp‧‧‧第2pMIS的閘極電極
GLn‧‧‧第3nMIS的閘極電極
GLp‧‧‧第3pMIS的閘極電極
HNW‧‧‧n型的阱
HPW‧‧‧p型的阱
NISO‧‧‧n型的埋入阱
NW‧‧‧n型的阱
PW‧‧‧p型的阱
STI‧‧‧元件分離部
SWH，SWL，SWM‧‧‧側壁
7b‧‧‧第1絕緣膜
7m‧‧‧第2絕緣膜
7t‧‧‧第3絕緣膜

Claims (17)

  1. 一種半導體裝置的製造方法，係在半導體基板的第1區域具有複數的第1場效電晶體，在與前述半導體基板的前述第1區域不同的第2區域具有複數的第2場效電晶體，在與前述半導體基板的前述第1區域及前述第2區域不同的第3區域具有複數的第3場效電晶體，且在前述第1場效電晶體的第1閘極電極的側面具備第1側壁長的第1側壁，在前述第2場效電晶體的第2閘極電極的側面具備第2側壁長的第2側壁，在前述第3場效電晶體的第3閘極電極的側面具備第3側壁長的第3側壁之半導體裝置的製造方法，其特徵係包括：(a)在前述第1區域的前述半導體基板的主面上隔著第1閘極絕緣膜來形成前述第1閘極電極，在前述第2區域的前述半導體基板的主面上隔著第2閘極絕緣膜來形成前述第2閘極電極，在前述第3區域的前述半導體基板的主面上隔著第3閘極絕緣膜來形成前述第3閘極電極之工程；(b)在前述(a)工程之後，在前述半導體基板的主面上，以能夠覆蓋前述第1閘極電極、前述第2閘極電極及前述第3閘極電極的方式形成第1絕緣膜之工程；(c)在前述(b)工程之後，在前述第1絕緣膜上形成第2絕緣膜之工程；(d)在前述(c)工程之後，藉由各向異性的乾式蝕刻來加工前述第2絕緣膜，而在前述第1閘極電極的側面、前述第2閘極電極的側面、及前述第3閘極電極的側面分別 留下前述第2絕緣膜之工程；(e)在前述(d)工程之後，藉由各向同性的乾式蝕刻或各向同性的濕式蝕刻來加工被留在前述第2閘極電極的側面及前述第3閘極電極的側面的前述第2絕緣膜之工程；(f)在前述(e)工程之後，藉由各向同性的乾式蝕刻或各向同性的濕式蝕刻來除去被留在前述第3閘極電極的側面的前述第2絕緣膜之工程；(g)在前述(f)工程之後，在前述半導體基板的主面上，以能夠覆蓋前述第1閘極電極、被留在前述第1閘極電極的側面的前述第2絕緣膜、前述第2閘極電極、被留在前述第2閘極電極的側面的前述第2絕緣膜、及前述第3閘極電極的方式，形成第3絕緣膜之工程；(h)在前述(g)工程之後，藉由各向異性的乾式蝕刻來加工前述第3絕緣膜，而在隔著前述第1絕緣膜及前述第2絕緣膜的前述第1閘極電極的側面、隔著前述第1絕緣膜及前述第2絕緣膜的前述第2閘極電極的側面、及隔著前述第1絕緣膜的前述第3閘極電極的側面分別留下前述第3絕緣膜之工程；(i)在前述(h)工程之後，除去露出的前述第1絕緣膜之工程，藉由形成在前述第1閘極電極的側面之前述第1絕緣膜、前述第2絕緣膜、及前述第3絕緣膜來構成前述第1側壁，藉由形成在前述第2閘極電極的側面之前述第1絕緣膜、前述第2絕緣膜、及前述第3絕緣膜來構成前述第 2側壁，藉由形成在前述第3閘極電極的側面之前述第1絕緣膜及前述第3絕緣膜來構成前述第3側壁。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述第2閘極電極的第2閘極長比前述第1閘極電極的第1閘極長更短，前述第3閘極電極的第3閘極長比前述第2閘極電極的第2閘極長更短，且前述第2閘極電極的配置密度比前述第1閘極電極的配置密度更高，前述第3閘極電極的配置密度比前述第2閘極電極的配置密度更高。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(d)工程中，前述第2絕緣膜的一部分殘留於前述第3區域之相鄰的前述第3閘極電極與前述第3閘極電極之間。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述第1絕緣膜為氮化矽膜，前述第2絕緣膜及前述第3絕緣膜為氧化矽膜。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述第1絕緣膜的厚度為10nm以下。
  6. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述第2側壁長比前述第1側壁長更短，前述第3側壁長比前述第2側壁長更短。
  7. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述第2側壁之離前述半導體基板的主面的高度及前述第3側壁之離前述半導體基板的主面的高度比前述第 1側壁之離前述半導體基板的主面的高度更低。
  8. 一種半導體裝置的製造方法，係在半導體基板的第1區域具有複數的第1場效電晶體，在與前述半導體基板的前述第1區域不同的第2區域具有複數的第2場效電晶體，在與前述半導體基板的前述第1區域及前述第2區域不同的第3區域具有複數的第3場效電晶體，且在前述第1場效電晶體的第1閘極電極的側面具備第1側壁長的第1側壁，在前述第2場效電晶體的第2閘極電極的側面具備第2側壁長的第2側壁，在前述第3場效電晶體的第3閘極電極的側面具備第3側壁長的第3側壁之半導體裝置的製造方法，其特徵係包括：(a)在前述第1區域的前述半導體基板的主面上隔著第1閘極絕緣膜來形成前述第1閘極電極，在前述第2區域的前述半導體基板的主面上隔著第2閘極絕緣膜來形成前述第2閘極電極，在前述第3區域的前述半導體基板的主面上隔著第3閘極絕緣膜來形成前述第3閘極電極之工程；(b)在前述(a)工程之後，在前述半導體基板的主面上，以能夠覆蓋前述第1閘極電極、前述第2閘極電極及前述第3閘極電極的方式形成第1絕緣膜之工程；(c)在前述(b)工程之後，在前述第1絕緣膜上形成第2絕緣膜之工程；(d)在前述(c)工程之後，藉由各向異性的乾式蝕刻來加工前述第2絕緣膜，而在前述第1閘極電極的側面、前述第2閘極電極的側面、及前述第3閘極電極的側面分別 留下前述第2絕緣膜之工程；(e)在前述(d)工程之後，藉由各向同性的乾式蝕刻或各向同性的濕式蝕刻來加工被留在前述第2閘極電極的側面及前述第3閘極電極的側面的前述第2絕緣膜之工程；(f)在前述(e)工程之後，藉由各向同性的乾式蝕刻或各向同性的濕式蝕刻來加工被留在前述第3閘極電極的側面的前述第2絕緣膜之工程；(g)在前述(f)工程之後，除去露出的前述第1絕緣膜之工程，藉由形成在前述第1閘極電極的側面之前述第1絕緣膜及前述第2絕緣膜來構成前述第1側壁，藉由形成在前述第2閘極電極的側面之前述第1絕緣膜及前述第2絕緣膜來構成前述第2側壁，藉由形成在前述第3閘極電極的側面之前述第1絕緣膜及前述第2絕緣膜來構成前述第3側壁。
  9. 如申請專利範圍第8項之半導體裝置的製造方法，其中，前述第2閘極電極的第2閘極長比前述第1閘極電極的第1閘極長更短，前述第3閘極電極的第3閘極長比前述第2閘極電極的第2閘極長更短，且前述第2閘極電極的配置密度比前述第1閘極電極的配置密度更高，前述第3閘極電極的配置密度比前述第2閘極電極的配置密度更高。
  10. 如申請專利範圍第8項之半導體裝置的製造方法，其中，在前述(d)工程中，使前述第2絕緣膜的一部分殘 留於前述第3區域之相鄰的前述第3閘極電極與前述第3閘極電極之間。
  11. 如申請專利範圍第8項之半導體裝置的製造方法，其中，前述第1絕緣膜為氮化矽膜，前述第2絕緣膜為氧化矽膜。
  12. 如申請專利範圍第8項之半導體裝置的製造方法，其中，前述第1絕緣膜的厚度為10nm以下。
  13. 如申請專利範圍第8項之半導體裝置的製造方法，其中，前述第2側壁長比前述第1側壁長更短，前述第3側壁長比前述第2側壁長更短。
  14. 如申請專利範圍第8項之半導體裝置的製造方法，其中，前述第2側壁之離前述半導體基板的主面的高度比前述第1側壁之離前述半導體基板的主面的高度更低，前述第3側壁之離前述半導體基板的主面的高度比前述第2側壁之離前述半導體基板的主面的高度更低。
  15. 一種半導體裝置，係在半導體基板的第1區域具有複數的第1場效電晶體，在與前述半導體基板的前述第1區域不同的第2區域具有複數的第2場效電晶體，在與前述半導體基板的前述第1區域及前述第2區域不同的第3區域具有複數的第3場效電晶體，且在前述第1場效電晶體的第1閘極電極的側面具備第1側壁長的第1側壁，在前述第2場效電晶體的第2閘極電極的側面具備第2側壁長的第2側壁，在前述第3場效電晶體的第3閘極電極的側面具備第3側壁長的第3側壁之半導體裝置，其特徵 為：前述第2側壁長比前述第1側壁長更短，前述第3側壁長比前述第2側壁長更短，前述第2側壁之離前述半導體基板的主面的高度比前述第1側壁之離前述半導體基板的主面的高度低，前述第3側壁之離前述半導體基板的主面的高度比前述第2側壁之離前述半導體基板的主面的高度更低。
  16. 如申請專利範圍第15項之半導體裝置，其中，前述第2閘極電極的第2閘極長比前述第1閘極電極的第1閘極長更短，前述第3閘極電極的第3閘極長比前述第2閘極電極的第2閘極長更短，且前述第2閘極電極的配置密度比前述第1閘極電極的配置密度更高，前述第3閘極電極的配置密度比前述第2閘極電極的配置密度更高。
  17. 如申請專利範圍第15項之半導體裝置，其中，在前述第1閘極電極的上部形成有第1矽化物層，在前述第2閘極電極的上部形成有第2矽化物層，在前述第3閘極電極的上部形成有第3矽化物層，前述第3矽化物層的厚度比前述第1矽化物層的厚度更厚。
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