KR20170070123A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20170070123A
KR20170070123A KR1020177012617A KR20177012617A KR20170070123A KR 20170070123 A KR20170070123 A KR 20170070123A KR 1020177012617 A KR1020177012617 A KR 1020177012617A KR 20177012617 A KR20177012617 A KR 20177012617A KR 20170070123 A KR20170070123 A KR 20170070123A
Authority
KR
South Korea
Prior art keywords
gate electrode
sidewall
memory
contact
gate
Prior art date
Application number
KR1020177012617A
Other languages
English (en)
Other versions
KR101824376B1 (ko
Inventor
야스히로 다니구찌
야스히꼬 가와시마
히데오 가사이
료따로 사꾸라이
유따까 시나가와
고스께 오꾸야마
Original Assignee
플로디아 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 플로디아 코포레이션 filed Critical 플로디아 코포레이션
Publication of KR20170070123A publication Critical patent/KR20170070123A/ko
Application granted granted Critical
Publication of KR101824376B1 publication Critical patent/KR101824376B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/115—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치(1)에서는, 메모리 게이트 구조체(4a)와 동일한 구성으로 이루어지는 콘택트 설치 구조체(10a)의 정상부로부터, 제1 선택 게이트 전극(G2a)까지를 걸치도록 콘택트(C5a)를 설치하였기 때문에, 종래와 같이 메모리 게이트 구조체(110)의 정상부에까지 올라탄 올라탄 부(102b)가 없는 만큼(도 13), 상층의 배선층까지의 거리를 짧게 해서 애스펙트비를 작게 할 수 있으며, 이렇게 하여, 콘택트 저항값의 증대를 방지할 수 있고, 또한, 종래와 같이 메모리 게이트 구조체(110)의 정상부에까지 올라탄 올라탄 부(102b)가 없는 만큼, 콘택트 설치 구조체(10a)와, 상층의 배선층을 멀어지게 할 수도 있으므로, 상층의 배선층과의 접촉 불량을 방지할 수 있는, 반도체 장치 및 그 제조 방법을 제안한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND PRODUCTION METHOD THEREFOR}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 반도체 장치에서는, 기판 위에 설치된 게이트 전극과, 이 게이트 전극의 상층에 배치된 배선층을 접속할 때에는 기둥 형상의 콘택트를 설치하고, 당해 콘택트를 사용하여 게이트 전극과 배선층을 전기적으로 접속하는 구성이 일반적이다(예를 들어, 비특허문헌 1 참조). 복수의 콘택트가 설치된 반도체 장치로서는, 예를 들어 하부 게이트 절연막, 전하 축적층, 상부 게이트 절연막, 및 메모리 게이트 전극이 순서대로 적층된 메모리 게이트 구조체와, 이 메모리 게이트 구조체의 측벽에 측벽 스페이서를 통해 설치된 선택 게이트 구조체가 활성 영역 위(기판 표면 위)에 설치되고, 각 부위에 콘택트가 설치된 구성이 고려되고 있다.
예를 들어, 이와 같은 반도체 장치는, 각종 배선층으로부터 콘택트를 통해 게이트 전극이나, 선택 게이트 구조체의 선택 게이트 전극 등의 각 부위에 소정의 전압이 인가됨으로써, 기판 표면과 메모리 게이트 전극(G100)과의 전압차에 의해 발생하는 양자 터널 효과에 의해 전하 축적층(EC)에 전하를 주입할 수 있도록 이루어져 있다.
이 경우, 메모리 게이트 구조체의 측벽에 측벽 스페이서를 통해 설치된 선택 게이트 구조체는, 메모리 게이트 전극과는 별도로, 콘택트 설치부로부터 선택 게이트 전극에 소정의 전압이 인가됨으로써, 당해 선택 게이트 전극을 메모리 게이트 전극과는 독립적으로 제어할 수 있도록 이루어져 있다.
예를 들어, 도 13에 도시한 바와 같이, 이러한 종류의 반도체 장치(100)에서는, 활성 영역(도시생략)에 인접하는 소자 분리층(101) 위에, 선택 게이트 전극(도시생략)과 일체 형성된 콘택트 설치부(102)가 설치될 수 있다. 이 경우, 반도체 장치(100)에서는, 소자 분리층(101) 위에까지, 메모리 게이트 구조체의 전하 축적층(EC), 상부 게이트 절연막(23b), 및 메모리 게이트 전극(G100)이 연장 설치되어 있으며, 이들 전하 축적층(EC), 상부 게이트 절연막(23b), 메모리 게이트 전극(G100)의 측벽에 측벽 스페이서(105)를 통해 콘택트 설치부(102)가 형성될 수 있다. 또한, 이들 메모리 게이트 전극(G100)이나 콘택트 설치부(102) 등의 각 부위는, 층간 절연층(120)으로 덮여 있으며, 층간 절연층(120)의 상층에 있는 다른 층간 절연층(121)에 상층의 배선층(112)이 설치되어 있다.
콘택트 설치부(102)는, 평탄한 콘택트 설치면(102c)에 콘택트(C100)가 세워 설치되어 있으며, 당해 콘택트(C100)에 의해 상층의 배선층(112)과 전기적으로 접속되어 있다. 이에 의해, 콘택트 설치부(102)는, 상층의 배선층(112)으로부터 인가된 전압을, 활성 영역에 형성된 선택 게이트 전극에까지 인가할 수 있도록 이루어져 있다.
이와 같은 반도체 장치(100)에서는, 콘택트 설치부(102)와, 상층의 하나의 배선층(112)이 콘택트(C100)에 의해 전기적으로 접속되어 있는 외에, 예를 들어 도시하지 않은 활성 영역에서도, 활성 영역 위에 형성된 불순물 확산 영역(도시생략)과, 상층의 다른 배선층(113)이 다른 콘택트(C101)에 의해서도 전기적으로 접속된 구성을 갖고 있다.
또한, 반도체 장치(100)에는, 일반적으로, 배선층(112, 113)이 설치된 층간 절연층(121)의 상층에도 다른 층간 절연층(123)이 형성되어 있으며, 당해 층간 절연층(123)에 다른 배선층(114)이 배치될 수 있다. 이 경우, 반도체 장치(100)에서는, 배선층(113, 114) 사이가 콘택트(C102)에 의해 전기적으로 접속되어 있으며, 예를 들어 최상층의 배선층(114)에 인가된 전압이, 콘택트(C102), 배선층(113), 및 콘택트(C101)를 순서대로 통해 기판 표면의 불순물 확산층에 인가될 수 있다.
「'반도체가 형성될 때까지' 르네사스 일렉트로닉스」, [online], 2014년 10월 08일 검색, 인터넷(URL: http://japan.renesas.com/company_info/fab/line/line 12.html)
그런데, 메모리 게이트 전극(G100)에 측벽 스페이서(105)릍 통해 인접하는 선택 게이트 전극(도시생략)과, 당해 선택 게이트 전극에 일체 형성된 콘택트 설치부(102)를 제조할 때에는, 우선 처음에 측벽 스페이서(105)로 덮인 메모리 게이트 구조체를 활성 영역 위에 형성할 때, 소자 분리층(101)에도 측벽 스페이서(105)로 덮인 전하 축적층(EC), 상부 게이트 절연막(23b), 메모리 게이트 전극(G100)을 형성한다.
계속해서, 이들 활성 영역이나 소자 분리층(101)의 전체면에 층 형상의 도전층을 형성한다. 계속해서, 콘택트 설치부(102)의 형성 예정 위치인 소자 분리층(101)의 영역에 레지스트를 형성한 후, 도전층을 에치 백함으로써, 측벽 스페이서(105)를 따라 사이드 월 형상의 선택 게이트 전극을 활성 영역 위에 형성함과 동시에, 레지스트의 형성 영역에 그대로 도전층을 잔존시켜서, 선택 게이트 전극과 연속 설치한 콘택트 설치부(102)를 소자 분리층(101)에 형성할 수 있도록 이루어져 있다.
이와 같이 하여 형성되는 콘택트 설치부(102)는, 콘택트(C100)가 세워 설치 가능한 평탄한 콘택트 설치면(102c)을 갖는 베이스부(102a)가 형성됨과 함께, 당해 베이스부(102a)로부터 메모리 게이트 전극(G100)의 정상부에까지 올라탄 올라탄 부(102b)가 형성되어 버린다. 그로 인해, 반도체 장치(100)에서는, 메모리 게이트 전극(G100)의 정상부로부터 상방으로 돌출된 올라탄 부(102b)가 형성되어 버리는 만큼, 메모리 게이트 전극(G100)이나 콘택트 설치부(102)가 배치되는 층간 절연층(120)의 막 두께를 두껍게 할 필요가 있다.
이에 의해, 종래의 반도체 장치(100)에서는, 층간 절연층(120)을 두껍게 한 만큼, 메모리 웰의 기판 표면과, 상층의 배선층(113)을 접속하는 콘택트(C101)의 높이도 높아져 버리기 때문에, 당해 콘택트(C101)의 애스펙트비(콘택트 높이÷콘택트 직경)가 커져 버려, 그 결과, 콘택트 저항값이 증대해 버린다는 문제가 있었다.
그 한편, 콘택트(C101)의 콘택트 저항값의 증대를 방지하기 위해서, 애스펙트비를 작게 하기 위해, 층간 절연층(120)의 막 두께를 얇게 해버리면, 콘택트 설치부(102)의 정상부와, 상층의 배선층(112, 113)과의 거리가 짧아져 버려, 그만큼, 서로 다른 전압이 인가되는 콘택트 설치부(102)와, 상층의 배선층(113)의 사이에서 접촉 불량이 발생할 우려도 있다.
따라서, 본 발명은 이상의 점을 고려하여 이루어진 것으로, 콘택트 저항값의 증대를 방지할 수 있음과 함께, 배선층과의 접촉 불량도 방지할 수 있는 반도체 장치 및 그 제조 방법을 제안하는 것을 목적으로 한다.
이러한 과제를 해결하기 위해서 본 발명의 반도체 장치는, 게이트 전극이 설치된 게이트 구조체와, 상기 게이트 전극과 동일한 층으로 이루어지는 분리 게이트 전극을 갖고, 상기 게이트 구조체로부터 전기적으로 분리되어 있는 콘택트 설치 구조체와, 상기 게이트 구조체의 측벽에 측벽 스페이서를 통해 사이드 월 형상으로 형성되어 있음과 함께, 상기 콘택트 설치 구조체의 측벽에도 상기 측벽 스페이서를 통해 사이드 월 형상으로 형성되고, 상기 게이트 구조체로부터 상기 콘택트 설치 구조체에 이르러 연속 설치된 사이드 월 형상의 게이트 전극과, 상기 콘택트 설치 구조체의 정상부로부터 상기 측벽 스페이서 및 상기 사이드 월형 게이트 전극까지 걸치도록 세워 설치된 콘택트를 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 게이트 전극을 구비한 게이트 구조체와, 적어도 상기 게이트 전극과 동일한 층으로 이루어지는 분리 게이트 전극을 갖고, 또한 상기 게이트 구조체로부터 전기적으로 분리된 콘택트 설치 구조체를 형성하는 콘택트 설치 구조체 형성 공정과, 상기 게이트 구조체 및 상기 콘택트 설치 구조체의 각 측벽을 따라 측벽 스페이서를 형성하는 측벽 스페이서 형성 공정과, 상기 측벽 스페이서로 측벽이 덮인 상기 게이트 구조체 및 상기 콘택트 설치 구조체를 덮도록 도전층을 형성한 후, 해당 도전층을 에치 백함으로써, 상기 게이트 구조체로부터 상기 콘택트 설치 구조체의 각 측벽에 상기 측벽 스페이서를 통해 사이드 월 형상으로 연속 설치된 사이드 월형 게이트 전극을 형성하는 사이드 월형 게이트 전극 형성 공정과, 상기 콘택트 설치 구조체의 정상부로부터 상기 사이드 월형 게이트 전극까지 걸치도록 해서 세워 설치한 콘택트를 형성하는 콘택트 형성 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 기판 위에 하부 게이트 절연막, 전하 축적층, 상부 게이트 절연막, 및 메모리 게이트 전극의 순으로 각각 층 형상으로 적층시킨 후에 패터닝함으로써, 상기 하부 게이트 절연막, 상기 전하 축적층, 상기 상부 게이트 절연막, 및 상기 메모리 게이트 전극이 순서대로 적층된 메모리 게이트 구조체를 형성함과 함께, 적어도 상기 전하 축적층과, 상기 상부 게이트 절연막과, 상기 메모리 게이트 전극과 동일한 층으로 이루어지는 분리 메모리 게이트 전극이 순서대로 적층되고, 상기 메모리 게이트 구조체로부터 전기적으로 분리된 콘택트 설치 구조체를 형성하는 콘택트 설치 구조체 형성 공정과, 상기 메모리 게이트 구조체 및 상기 콘택트 설치 구조체의 각 측벽을 따라 측벽 스페이서를 형성하는 측벽 스페이서 형성 공정과, 상기 측벽 스페이서로 측벽이 덮인 상기 메모리 게이트 구조체 및 상기 콘택트 설치 구조체를 덮도록 도전층을 형성한 후, 해당 도전층을 에치 백함으로써, 상기 메모리 게이트 구조체로부터 상기 콘택트 설치 구조체의 각 측벽에 상기 측벽 스페이서를 통해 연속 설치된 사이드 월 형상의 선택 게이트 전극을 형성하는 선택 게이트 전극 형성 공정과, 상기 콘택트 설치 구조체의 정상부로부터 상기 선택 게이트 전극까지 걸치도록 해서 세워 설치한 콘택트를 형성하는 콘택트 형성 공정을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 메모리 게이트 구조체와 동일한 구성으로 이루어지는 콘택트 설치 구조체의 정상부로부터, 선택 게이트 전극까지를 걸치도록 콘택트를 설치한 점에서, 종래와 같이 메모리 게이트 구조체의 정상부에까지 올라탄 올라탄 부가 없는 만큼, 상층의 배선층까지의 거리를 짧게 해서 애스펙트비를 작게 할 수 있고, 이렇게 하여, 콘택트 저항값의 증대를 방지할 수 있다. 또한, 종래와 같이 메모리 게이트 구조체의 정상부에까지 올라탄 올라탄 부가 없는 만큼, 콘택트 설치 구조체와, 상층의 배선층을 멀어지게 할 수도 있으므로, 배선층과의 접촉 불량을 방지할 수 있다.
도 1은, 본 발명에 의한 제조 방법에 의해 제조된 반도체 장치의 평면 레이아웃을 나타내는 개략도이다.
도 2는, 도 1에 있어서의 A-A' 부분에서의 측단면 구성을 나타내는 단면도이다.
도 3은, 도 1에 있어서의 B-B' 부분에서의 측단면 구성을 나타내는 단면도이다.
도 4의 (a)는, 도 1에 있어서의 C-C' 부분에서의 측단면 구성을 나타내는 단면도이며, 도 4의 (b)는, 도 1에 있어서의 D-D' 부분에서의 측단면 구성을 나타내는 단면도이다.
도 5의 (a)는, 반도체 장치의 제조 공정 (1)을 나타내는 개략도이고, 도 5의 (b)는, 반도체 장치의 제조 공정 (2)를 나타내는 개략도이며, 도 5의 (c)는, 반도체 장치의 제조 공정 (3)을 나타내는 개략도이다.
도 6의 (a)는, 반도체 장치의 제조 공정 (4)를 나타내는 개략도이고, 도 6의 (b)는, 반도체 장치의 제조 공정 (5)를 나타내는 개략도이며, 도 6의 (c)는, 반도체 장치의 제조 공정 (6)을 나타내는 개략도이다.
도 7은, 반도체 장치의 제조 공정 (4) 시에 있어서의 도 1의 D-D' 부분에서의 측단면 구성을 나타내는 단면도이다.
도 8의 (a)는, 반도체 장치의 제조 공정 (7)을 나타내는 개략도이고, 도 8의 (b)는, 반도체 장치의 제조 공정 (8)을 나타내는 개략도이며, 도 8의 (c)는, 반도체 장치의 제조 공정 (9)를 나타내는 개략도이다.
도 9의 (a)는, 반도체 장치의 제조 공정 (10)을 나타내는 개략도이며, 도 9의 (b)는, 반도체 장치의 제조 공정 (11)을 나타내는 개략도이다.
도 10은, 도 1의 평면 레이아웃에 대해서 선택 게이트 전극을 중첩하고, 또한 선택 게이트 전극 절단부의 형성 예정 위치를 나타낸 개략도이다.
도 11은, 도 10의 D-D' 부분에서의 측단면 구성을 나타내는 단면도이다.
도 12의 (a)는, 반도체 장치의 제조 공정 (12) 시에 있어서의 도 1의 A-A' 부분에서의 측단면 구성을 나타내는 단면도이며, 도 12의 (b)는, 반도체 장치의 제조 공정 (12) 시에 있어서의 도 1의 B-B' 부분에서의 측단면 구성을 나타내는 단면도이다.
도 13은, 콘택트 설치부를 갖는 종래의 반도체 장치의 측단면 구성을 나타내는 단면도이다.
이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 또한, 설명은 이하에 나타내는 순서로 한다.
1. 본 발명에 의한 반도체 장치의 구성
1-1. 반도체 장치의 평면 레이아웃
1-2. 반도체 장치의 각 부위에 있어서의 단면 구성
1-3. 기입 선택 메모리 셀에 있어서 전하 축적층에 전하를 주입시키는 동작 원리에 대하여
1-4. 고전압의 전하 축적 게이트 전압이 메모리 게이트 전극에 인가된 기입 비선택 메모리 셀에 있어서, 전하 축적층에 전하가 주입되지 않는 동작 원리에 대하여
2. 반도체 장치의 제조 방법
3. 작용 및 효과
4. 제3 포토마스크 가공 공정을 생략한 다른 실시 형태에 의한 제조 방법
5. 다른 실시 형태
(1) 본 발명에 의한 반도체 장치의 구성
(1-1) 반도체 장치의 평면 레이아웃
도 1은, 본 발명의 반도체 장치(1)의 평면 레이아웃을 나타내는 개략도이며, 메모리 회로 영역(ER1)에 형성된 메모리 게이트 구조체(4a, 4b), 제1 선택 게이트 구조체(5a, 5b), 제2 선택 게이트 구조체(6a, 6b), 콘택트 설치 구조체(10a, 11a, 10b, 11b), 및 선택 게이트 전극 절단부(13, 14, 15, 16)의 평면 레이아웃과, 주변 회로 영역(ER2)에 형성된 로직 게이트 구조체(7a, 7b)의 평면 레이아웃을 중심으로 도시하고 있다. 또한, 도 1에서는, 후술하는 메모리 게이트 구조체(4a, 4b) 및 콘택트 설치 구조체(10a, 11a, 10b, 11b)의 각 측벽에 형성되어 있는 측벽 스페이서나, 제1 선택 게이트 구조체(5a, 5b) 및 제2 선택 게이트 구조체(6a, 6b)에 형성되어 있는 사이드 월, 메모리 웰(W1) 및 로직 웰(W2, W3)에 형성되어 있는 소자 분리층 등에 대해서는 생략하였다.
본 발명은, 콘택트 설치 구조체(10a, 11a, 10b, 11b)에 특징적 구성을 갖고 있지만, 여기서는 우선 처음에, 이들 콘택트 설치 구조체(10a, 11a, 10b, 11b)가 형성되는 반도체 장치(1)의 전체 구성에 대하여 설명하고, 콘택트 설치 구조체(10a, 11a, 10b, 11b)의 구체적 구성에 대해서는, 후단의 「(1-2) 반도체 장치의 각 부위에 있어서의 단면 구성」에서 상세히 설명한다.
이 경우, 반도체 장치(1)는, 도시하지 않은 반도체 기판에 메모리 회로 영역(ER1)과 주변 회로 영역(ER2)을 갖고 있으며, 예를 들어 P형의 메모리 웰(W1)이 메모리 회로 영역(ER1)에 형성되고, P형의 로직 웰(W2)과 N형의 로직 웰(W3)이 주변 회로 영역(ER2)에 형성되어 있다.
또한, 메모리 회로 영역(ER1)에는, 게이트 콘택트·절단 영역(ER12, ER13) 사이에 메모리 셀 영역(ER11)이 설치되어 있으며, 당해 메모리 셀 영역(ER11)에 복수의 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)이 행렬 형상으로 배치된 구성을 갖는다. 또한, 이들 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)은 모두 동일한 구성을 갖고 있기 때문에, 여기서는 주로 A-A' 부분에 배치된 메모리 셀(3a, 3b)에 착안하여 이하 설명한다.
이 경우, 메모리 셀(3a)은, 제1 선택 게이트 구조체(5a) 및 제2 선택 게이트 구조체(6a) 간에 측벽 스페이서(도시생략)를 통해 메모리 게이트 구조체(4a)가 배치된 구성을 갖는다. 이 실시 형태의 경우, 1열째의 메모리 셀(3a, 3c, 3e)을 형성하는 하나의 메모리 게이트 구조체(4a)와, 다른 2열째의 메모리 셀(3b, 3d, 3f)을 형성하는 다른 메모리 게이트 구조체(4b)는, 직선형으로 형성되어 있으며, 서로 병주하도록 배치되어 있다. 또한, 메모리 게이트 구조체[4a(4b)]에는, 메모리 게이트선(도시생략)에 접속된 콘택트[C4a(C4b)]가 세워 설치되어 있으며, 당해 메모리 게이트선으로부터 메모리 게이트 전극[G1a(G1b)]에 콘택트[C4a(C4b)]를 통해 소정의 메모리 게이트 전압이 인가될 수 있다.
메모리 셀 영역(ER11)에는, 제1 선택 게이트 전극[G2a(G2b)]을 구비한 제1 선택 게이트 구조체[5a(5b)]와, 제2 선택 게이트 전극[G3a(G3b)]을 구비한 제2 선택 게이트 구조체[6a(6b)]가 직선형으로 형성되어 있으며, 이들 제1 선택 게이트 구조체[5a(5b)] 및 제2 선택 게이트 구조체[6a(6b)]가, 메모리 게이트 구조체[4a(4b)]와 병주하도록 배치되어 있다. 제1 선택 게이트 전극[G2a(G2b)] 및 제2 선택 게이트 전극[G3a(G3b)]은, 메모리 게이트 전극[G1a(G1b)]의 측벽의 측벽 스페이서를 따라 사이드 월 형상으로 형성되고, 또한 메모리 게이트 전극[G1a(G1b)]을 주회하는 동일한 주회선상에 배치되어 있으며, 제1 선택 게이트 전극[G2a(G2b)] 및 제2 선택 게이트 전극[G3a(G3b)]이 비형성의 복수의 선택 게이트 전극 절단부[13, 14(15, 16)]에 의해 전기적으로 분리되어 있다.
또한, 이 메모리 셀 영역(ER11)에 있어서의 메모리 웰(W1)의 표면에는, 2개의 소스 영역(D1, D3)이 소정 간격을 두고 좌우 대칭으로 형성되어 있으며, 이들 소스 영역(D1, D3) 간에 복수의 드레인 영역(D2)이 형성되어 있다. 이 경우, 메모리 셀 영역(ER11)에는, 하나의 소스 영역(D1)과 드레인 영역(D2)의 사이에 1열째의 메모리 셀(3a, 3c, 3e)이 배치되고, 당해 드레인 영역(D2)과 다른 소스 영역(D3)의 사이에 2열째의 메모리 셀(3b, 3d, 3f)이 배치되어 있으며, 드레인 영역(D2)을 중심선으로 하여, 메모리 셀(3a, 3c, 3e) 및 메모리 셀(3b, 3d, 3f)이 좌우 대칭으로 형성되어 있다. 또한, 하나의 소스 영역(D1)과 드레인 영역(D2)의 사이에 있는 메모리 셀(3a, 3c, 3e)에서는, 제1 선택 게이트 구조체(5a) 및 제2 선택 게이트 구조체(6a) 간에 메모리 게이트 구조체(4a)가 배치된 구성을 갖고, 한편, 드레인 영역(D2)과 다른 소스 영역(D3)의 사이에 있는 메모리 셀(3b, 3d, 3f)에서는, 제2 선택 게이트 구조체(6b) 및 제1 선택 게이트 구조체(5b) 간에 메모리 게이트 구조체(4b)가 배치된 구성을 갖는다.
실제상, 메모리 웰(W1)의 표면에 형성된 하나의 소스 영역(D1)은, 하나의 제1 선택 게이트 구조체(5a)를 따라 형성되고, 1열째의 메모리 셀(3a, 3c, 3e)의 형성 위치에 맞춰서, 당해 제1 선택 게이트 구조체(5a)와 인접하는 영역에까지 형성되어 있으며, 일렬로 배열된 복수의 메모리 셀(3a, 3c, 3e)에서 공유되어 있다. 소스 영역(D1)에는, 소스선(도시생략)에 접속된 콘택트(C1)가 세워 설치되어 있으며, 당해 소스선으로부터 콘택트(C1)를 통해 소정의 소스 전압이 인가될 수 있다.
또한, 제2 선택 게이트 구조체(6a, 6b) 간의 메모리 웰(W1)의 표면에 형성된 복수의 드레인 영역(D2)은, 인접하는 메모리 셀[3a, 3b(3c, 3d, 3e, 3f)]의 형성 위치에 맞춰서, 제2 선택 게이트 구조체(6a, 6b)와 인접하는 영역에 각각 형성되어 있으며, 인접하는 메모리 셀[3a, 3b(3c, 3d, 3e, 3f)]에서 1개의 드레인 영역(D2)을 공유하고 있다. 각 드레인 영역(D2)에는, 비트선(도시생략)에 접속된 콘택트(C2)가 세워 설치되어 있으며, 당해 비트선으로부터 콘택트(C2)를 통해 소정의 비트 전압이 인가될 수 있다. 또한, 도시하지 않은 비트선은, 도 1 중, 행 방향으로 배열되는 메모리 셀[3a, 3b(3c, 3d)(3e, 3f)]마다 공유되어 있으며, 각 행의 메모리 셀[3a, 3b(3c, 3d)(3e, 3f)]에 대하여 행 단위로 일률적으로 소정의 비트 전압을 인가할 수 있다.
또한, 메모리 웰(W1)의 표면에 형성된 다른 소스 영역(D3)은, 하나의 소스 영역(D1)과 좌우 대칭으로 형성되어 있으며, 하나의 소스 영역(D1)과 마찬가지로, 다른 제1 선택 게이트 구조체(5b)와 인접하는 영역에까지 형성되고, 2열째의 메모리 셀(3b, 3d, 3f)에서 공유되어 있다. 또한, 이 소스 영역(D3)에는, 콘택트(C3)가 세워 설치되어 있으며, 하나의 소스 영역(D1)과 동일한 소스선이 콘택트(C3)에 접속되어 있다. 이렇게 하여, 메모리 셀 영역(ER11)에 배치된 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)에는, 콘택트(C1, C3)를 통해 동일한 소스 전압이 일률적으로 인가될 수 있다.
메모리 셀 영역(ER11)과 인접하는 하나의 게이트 콘택트·절단 영역(ER12)과, 동일하게 메모리 셀 영역(ER11)과 인접하는 다른 게이트 콘택트·절단 영역(ER13)에는, 메모리 셀 영역(ER11)에서 병주하는 2개의 메모리 게이트 전극(G1a, G1b)이, 그대로 직선 형상으로 연장되어 병주하고 있으며, 하나의 게이트 콘택트·절단 영역(ER12)에 당해 메모리 게이트 전극(G1a, G1b)의 일단부가 배치되고, 다른 게이트 콘택트·절단 영역(ER13)에 당해 메모리 게이트 구조체(4a, 4b)의 타단부가 배치될 수 있다.
이 실시 형태의 경우, 1열째의 메모리 셀(3a, 3c, 3e)을 구성하는 제1 선택 게이트 전극(G2a), 메모리 게이트 전극(G1a), 및 제2 선택 게이트 전극(G3a)과, 2열째의 메모리 셀(3b, 3d, 3f)을 구성하는 제2 선택 게이트 전극(G3b), 메모리 게이트 전극(G1b), 및 제1 선택 게이트 전극(G2b)이 좌우 대칭으로 형성되어 있기 때문에, 여기서는, 1열째의 메모리 셀(3a, 3c, 3e)을 구성하는 제1 선택 게이트 전극(G2a), 메모리 게이트 전극(G1a), 및 제2 선택 게이트 전극(G3a)에 착안하여 이하 게이트 콘택트·절단 영역(ER12, ER13)에 대하여 설명한다.
이 경우, 하나의 게이트 콘택트·절단 영역(ER12)에는, 메모리 게이트 전극(G1a)으로부터 분단되고, 당해 메모리 게이트 전극(G1a)과는 절연되어 있는 콘택트 설치 구조체(10a)가 설치되어 있다. 이 실시 형태의 경우, 콘택트 설치 구조체(10a)는, 띠 형상으로 형성되어 있으며, 메모리 게이트 전극(G1a)의 길이 방향과 동일직선상에 배치되어 있다. 이것에 더하여, 하나의 게이트 콘택트·절단 영역(ER12)에는, 메모리 셀 영역(ER11)으로부터 연장된 제1 선택 게이트 전극(G2a)이 사변형으로 형성되어 있으며, 당해 제1 선택 게이트 전극(G2a)으로 둘러싸인 중심 영역에 측벽 스페이서를 통해 콘택트 설치 구조체(10a)가 배치되고, 제1 선택 게이트 전극(G2a)과 콘택트 설치 구조체(10a)가 측벽 스페이서를 통해 인접되어 있다.
여기서, 하나의 게이트 콘택트·절단 영역(ER12)에는, 콘택트 설치 구조체(10a) 위로부터 측벽 스페이서 및 제1 선택 게이트 전극(G2a)을 걸쳐 기판 표면까지의 영역에 콘택트(C5a)가 세워 설치되어 있다. 이에 의해, 제1 선택 게이트 전극(G2a)에는, 제1 선택 게이트선(도시생략)으로부터 콘택트(C5a)를 통해 소정의 제1 선택 게이트 전압이 인가될 수 있다.
또한, 이것에 더하여, 하나의 게이트 콘택트·절단 영역(ER12)에는, 사변형으로 형성된 제1 선택 게이트 전극(G2a)의 일부와, 메모리 셀 영역(ER11)으로부터 연장된 직선형의 제2 선택 게이트 전극(G3a)의 말단과의 사이에 선택 게이트 전극 절단부(13)가 설치되어 있다. 선택 게이트 전극 절단부(13)는, 사변형으로 형성된 제1 선택 게이트 전극(G2a)의 일부와, 제2 선택 게이트 전극(G3a)의 말단을, 소정 거리를 두고 대향 배치시키고 있으며, 제1 선택 게이트 전극(G2a)과 제2 선택 게이트 전극(G3a)을 전기적으로 분리하고 있다. 이에 의해 하나의 게이트 콘택트·절단 영역(ER12)에서는, 콘택트(C5a)를 통해 제1 선택 게이트 전극(G2a)에 제1 선택 게이트 전압이 인가되어도, 선택 게이트 전극 절단부(13)에 의해 제1 선택 게이트 전극(G2a)으로부터 제2 선택 게이트 전극(G3a)에 대한 전압 인가를 차단할 수 있다.
한편, 다른 게이트 콘택트·절단 영역(ER13)에도, 메모리 게이트 전극(G1a)으로부터 분단되고, 당해 메모리 게이트 전극(G1a)과는 절연되어 있는 콘택트 설치 구조체(11a)가 설치되어 있다. 이 실시 형태의 경우, 콘택트 설치 구조체(11a)도, 전술한 하나의 콘택트 설치 구조체(10a)와 마찬가지로, 띠 형상으로 형성되어 있으며, 메모리 게이트 전극(G1a)의 길이 방향과 동일직선상에 배치되어 있다.
또한, 다른 게이트 콘택트·절단 영역(ER13)에는, 메모리 셀 영역(ER11)으로부터 연장된 제2 선택 게이트 전극(G3a)이 사변형으로 형성되어 있으며, 당해 제2 선택 게이트 전극(G3a)으로 둘러싸인 중심 영역에 측벽 스페이서를 통해 콘택트 설치 구조체(11a)가 형성되고, 제2 선택 게이트 전극(G3a)과 콘택트 설치 구조체(11a)가 측벽 스페이서를 통해 인접되어 있다.
여기서, 다른 게이트 콘택트·절단 영역(ER13)에서도, 콘택트 설치 구조체(11a)로부터 측벽 스페이서 및 제2 선택 게이트 전극(G3a)을 걸쳐 기판 표면까지의 영역에 콘택트(C6a)가 세워 설치되어 있다. 이에 의해, 제2 선택 게이트 전극(G3a)에는, 제2 선택 게이트선(도시생략)으로부터 콘택트(C6a)를 통해 소정의 제2 선택 게이트 전압이 인가될 수 있다.
또한, 이것에 더하여, 다른 게이트 콘택트·절단 영역(ER13)에도, 사변형으로 형성된 제2 선택 게이트 전극(G3a)의 일부와, 메모리 셀 영역(ER11)로부터 연장한 직선형의 제1 선택 게이트 전극(G2a)의 말단과의 사이에 선택 게이트 전극 절단부(14)가 설치되어 있다. 이에 의해, 다른 게이트 콘택트·절단 영역(ER13)에서도, 사변형으로 형성된 제2 선택 게이트 전극(G3a)의 일부와, 제1 선택 게이트 전극(G2a)의 말단이, 선택 게이트 전극 절단부(14)에 의해 분단되어 전기적으로 분리되어 있다. 이에 의해 다른 게이트 콘택트·절단 영역(ER13)에서도, 콘택트(C6a)를 통해 제2 선택 게이트 전극(G3a)에 제2 선택 게이트 전압이 인가되어도, 선택 게이트 전극 절단부(14)에 의해 제2 선택 게이트 전극(G3a)으로부터 제1 선택 게이트 전극(G2a)에 대한 전압 인가를 차단할 수 있다.
이렇게 하여, 메모리 회로 영역(ER1)에서는, 하나의 콘택트(C5a)에 접속된 콘택트 설치 구조체(10a) 및 제1 선택 게이트 전극(G2a)과, 다른 콘택트(C6a)에 접속된 콘택트 설치 구조체(11a) 및 제2 선택 게이트 전극(G3a)이, 선택 게이트 전극 절단부(13, 14)에 의해 전기적으로 분리되고, 제1 선택 게이트 전극(G2a) 및 제2 선택 게이트 전극(G3a)이 독립적으로 제어 가능하게 구성되어 있다.
덧붙여서, 게이트 콘택트·절단 영역(ER12, ER13)의 2열째측의 제2 선택 게이트 전극(G3b), 메모리 게이트 전극(G1b), 및 제1 선택 게이트 전극(G2b)은, 전술한 1열째측의 제1 선택 게이트 전극(G2a)구조체(5a), 메모리 게이트 전극(G1a), 및 제2 선택 게이트 전극(G3a)과 동일한 구성을 갖고 있으며, 1열째와 마찬가지로 콘택트 설치 구조체(10b, 11b) 및 선택 게이트 전극 절단부(15, 16)가 설치되어 있다.
단, 이 메모리 회로 영역(ER1)에서는, 1열째의 제2 선택 게이트 전극(G3a)에 인접하도록 2열째의 제2 선택 게이트 전극(G3b)이 배치되어 있으며, 제1 선택 게이트 전극(G2b) 및 제2 선택 게이트 전극(G3b)이 좌우 반대로 배치되어 있다.
따라서, 2열째의 제2 선택 게이트 전극(G3b)에 전압을 인가하는 콘택트(C6b)가 접속된 콘택트 설치 구조체(11b)는, 하나의 게이트 콘택트·절단 영역(ER12)에 배치되고, 한편, 2열째의 제1 선택 게이트 전극(G2b)에 전압을 인가하는 콘택트(C5b)가 접속된 콘택트 설치 구조체(10b)는, 다른 게이트 콘택트·절단 영역(ER13)에 배치되어 있다.
또한, 제2 선택 게이트 전극(G3b), 메모리 게이트 전극(G1b), 및 제1 선택 게이트 전극(G2b)에서도, 하나의 콘택트(C5b)에 접속된 콘택트 설치 구조체(10b) 및 제1 선택 게이트 전극(G2b)과, 다른 콘택트(C6b)에 접속된 콘택트 설치 구조체(11b) 및 제2 선택 게이트 전극(G3b)이, 선택 게이트 전극 절단부(15, 16)에 의해 분단되어 전기적으로 분리되어 있으며, 제1 선택 게이트 전극(G2b) 및 제2 선택 게이트 전극(G3b)이 독립적으로 제어 가능하게 구성되어 있다.
다음으로, 이러한 구성으로 이루어지는 메모리 회로 영역(ER1)에 인접된 주변 회로 영역(ER2)에 대하여 이하 설명한다. 또한, 이 실시 형태의 경우, 주변 회로 영역(ER2)은, 메모리 회로 영역(ER1) 중 메모리 셀 영역(ER11)과 인접하는 위치에 배치되어 있지만, 본 발명은 이것으로 한정되지 않고, 하나의 게이트 콘택트·절단 영역(ER12)과 인접하는 위치나, 다른 게이트 콘택트·절단 영역(ER13)과 인접하는 위치, 혹은 메모리 셀 영역(ER11) 및 게이트 콘택트·절단 영역(ER12) 사이와 인접하는 위치 등 그 밖의 다양한 위치에 설치하도록 해도 된다.
실제상, 주변 회로 영역(ER2)에는, 복수의 주변 회로(18, 19)가 형성되어 있다. 주변 회로(18)는, 예를 들어 P형의 로직 웰(W2)에 형성된, N형의 MOS(Metal-Oxide-Semiconductor) 트랜지스터 구조를 갖는다. 이 경우, 로직 웰(W2)에는, 로직 게이트 구조체(7a)가 형성되어 있으며, 콘택트(C8)를 통해 로직 게이트 구조체(7a)에 소정의 로직 게이트 전압이 인가될 수 있다.
또한, 이 로직 웰(W2)에는, 로직 게이트 구조체(7a)를 사이에 끼우도록 해서 당해 로직 게이트 구조체(7a)와 인접하는 영역에 불순물 확산 영역(D4, D5)이 형성되어 있으며, 하나의 불순물 확산 영역(D4)에 콘택트(C9)가 세워 설치되어 있음과 함께, 다른 불순물 확산 영역(D5)에 다른 콘택트(C10)가 세워 설치되어 있다.
한편, 다른 주변 회로(19)는, 예를 들어 N형의 로직 웰(W3)에 형성된, P형의 MOS 트랜지스터 구조를 갖는다. 이 경우, 로직 웰(W3)에는, 로직 게이트 구조체(7b)가 형성되어 있으며, 콘택트(C12)를 통해 로직 게이트 구조체(7b)에 소정의 로직 게이트 전압이 인가될 수 있다.
또한, 이 로직 웰(W3)에도, 로직 게이트 구조체(7b)를 끼우도록 해서 당해 로직 게이트 구조체(7b)와 인접하는 영역에 불순물 확산 영역(D6, D7)이 형성되어 있으며, 하나의 불순물 확산 영역(D6)에 콘택트(C13)가 세워 설치되어 있음과 함께, 다른 불순물 확산 영역(D7)에 다른 콘택트(C14)가 세워 설치되어 있다.
(1-2) 반도체 장치의 각 부위에 있어서의 단면 구성
도 2는, 도 1의 A-A' 부분의 측단면 구성이며, 메모리 셀 영역(ER11)에 설치된 메모리 셀(3a, 3b)과, 주변 회로 영역(ER2)에 설치된 주변 회로(18, 19)의 측단면 구성을 나타내는 단면도이다. 이 경우, 반도체 장치(1)에는, 반도체 기판(S)이 설치되어 있으며, 메모리 회로 영역(ER1)의 반도체 기판(S) 위에 메모리 웰(W1)이 형성되고, 주변 회로 영역(ER2)의 반도체 기판(S) 위에 로직 웰(W2, W3)이 형성되어 있다.
이 실시 형태의 경우, 메모리 웰(W1)에는, A-A' 부분에 2개의 메모리 셀(3a, 3b)이 배치되어 있으며, 이들 메모리 셀(3a, 3b) 사이의 기판 표면에, 콘택트(C2)가 세워 설치된 드레인 영역(D2)이 형성되어 있다. 또한, 메모리 셀(3a, 3b)은 좌우 대칭으로 형성되어 있지만, 동일 구성을 갖고 있기 때문에, 여기서는 하나의 메모리 셀(3a)에 착안하여 이하 설명한다.
메모리 셀(3a)은, 예를 들어 N형의 트랜지스터 구조를 형성하는 메모리 게이트 구조체(4a)와, N형의 MOS 트랜지스터 구조를 형성하는 제1 선택 게이트 구조체(5a)와, 동일하게 N형의 MOS 트랜지스터 구조를 형성하는 제2 선택 게이트 구조체(6a)가 메모리 웰(W1)에 형성되어 있다.
실제상, 메모리 웰(W1)의 표면에는, 소스 영역(D1)과 드레인 영역(D2)이 소정 거리를 두고 형성되어 있으며, 소스선으로부터의 소스 전압이 콘택트(C1)(도 1)를 통해 소스 영역(D1)에 인가되고, 비트선으로부터의 비트 전압이 콘택트(C2)를 통해 드레인 영역(D2)에 인가될 수 있다. 또한, 이 실시 형태의 경우, 소스 영역(D1) 및 드레인 영역(D2)은, 불순물 농도가 1.0E21/㎤ 이상으로 선정되어 있으며, 한편, 메모리 웰(W1)은, 제조 과정에서 행해지는 불순물 주입에 의해, 채널층이 형성되는 표면 영역(예를 들어, 표면으로부터 50[㎚]까지의 영역)의 불순물 농도가 1.0E19/㎤ 이하, 바람직하게는 3.0E18/㎤ 이하로 선정되어 있다.
메모리 게이트 구조체(4a)는, 소스 영역(D1) 및 드레인 영역(D2) 사이의 메모리 웰(W1) 위에 SiO2 등의 절연 부재로 이루어지는 하부 게이트 절연막(23a)을 통하여, 예를 들어 질화실리콘(Si3N4)이나, 산질화실리콘(SiON), 알루미나(Al2O3) 등으로 이루어지는 전하 축적층(EC)을 갖고 있으며, 또한, 이 전하 축적층(EC) 위에, 동일하게 절연 부재로 이루어지는 상부 게이트 절연막(23b)을 통해 메모리 게이트 전극(G1a)을 갖고 있다. 이에 의해 메모리 게이트 구조체(4a)는, 하부 게이트 절연막(23a) 및 상부 게이트 절연막(23b)에 의해, 전하 축적층(EC)이 메모리 웰(W1) 및 메모리 게이트 전극(G1a)으로부터 절연된 구성을 갖는다.
메모리 게이트 구조체(4a)에는, 절연 부재로 이루어지는 측벽 스페이서(27a)가 측벽을 따라 형성되어 있으며, 당해 측벽 스페이서(27a)를 통해 제1 선택 게이트 구조체(5a)가 인접되어 있다. 이와 같은 메모리 게이트 구조체(4a)와 제1 선택 게이트 구조체(5a)의 사이에 형성된 측벽 스페이서(27a)는, 소정의 막 두께에 의해 형성되어 있으며, 메모리 게이트 구조체(4a)와, 제1 선택 게이트 구조체(5a)를 절연할 수 있도록 이루어져 있다.
또한, 제1 선택 게이트 구조체(5a)는, 측벽 스페이서(27a)와 소스 영역(D1) 사이의 메모리 웰(W1) 위에, 절연 부재로 이루어지고, 또한 막 두께가 9[㎚] 이하, 바람직하게는 3[㎚] 이하로 이루어지는 게이트 절연막(25a)이 형성되어 있으며, 제1 선택 게이트선이 접속된 제1 선택 게이트 전극(G2a)이, 당해 게이트 절연막(25a) 위에 형성되어 있다.
한편, 메모리 게이트 구조체(4a)의 다른 측벽에도, 절연 부재로 이루어지는 측벽 스페이서(27a)가 형성되어 있으며, 당해 측벽 스페이서(27a)를 통해 제2 선택 게이트 구조체(6a)가 인접되어 있다. 이와 같은 메모리 게이트 구조체(4a)와, 제2 선택 게이트 구조체(6a)의 사이에 형성된 측벽 스페이서(27a)도, 메모리 게이트 구조체(4a) 및 제1 선택 게이트 구조체(5a) 간의 측벽 스페이서(27a)와 동일한 막 두께에 의해 형성되어 있으며, 메모리 게이트 구조체(4a)와, 제2 선택 게이트 구조체(6a)를 절연할 수 있도록 이루어져 있다.
또한, 제2 선택 게이트 구조체(6a)는, 측벽 스페이서(27a)와 드레인 영역(D2) 사이의 메모리 웰(W1) 위에, 절연 부재로 이루어지고, 또한 막 두께가 9[㎚] 이하, 바람직하게는 3[㎚] 이하로 이루어지는 게이트 절연막(25b)이 형성되어 있으며, 제2 선택 게이트선이 접속된 제2 선택 게이트 전극(G3a)이, 당해 게이트 절연막(25b) 위에 형성되어 있다.
여기서, 측벽 스페이서(27a)를 통해 메모리 게이트 전극(G1a)의 측벽을 따라 형성된 제1 선택 게이트 전극(G2a) 및 제2 선택 게이트 전극(G3a)은, 후술하는 제조 공정에서 도전층을 에치 백함으로써 형성되기 때문에, 각각 메모리 게이트 전극(G1a)으로부터 이격됨에 따라서 정상부가 메모리 웰(W1)을 향해서 하강해 가는 사이드 월 형상으로 형성되어 있다.
제1 선택 게이트 구조체(5a)의 측벽과, 제2 선택 게이트 구조체(6a)의 측벽에는, 절연 부재에 의해 형성된 사이드 월(SW)이 형성되어 있으며, 하나의 사이드 월(SW) 하부의 메모리 웰(W1) 표면에 익스텐션 영역(D1a)이 형성되고, 다른 사이드 월(SW) 하부의 메모리 웰(W1) 표면에도 익스텐션 영역(D2a)이 형성되어 있다.
또한, 이 실시 형태의 경우, 제1 선택 게이트 전극(G2a)과 제2 선택 게이트 전극(G3a) 사이의 메모리 웰(W1)을, 표면으로부터 50[㎚]까지의 영역에서의 불순물 농도가 1E19/㎤ 이하로 될 경우에는, 후의 제조 공정에 의해, 게이트 절연막(25a, 25b)의 각 막 두께를 9[㎚] 이하로 형성할 수 있다. 또한, 제1 선택 게이트 전극(G2a)과 제2 선택 게이트 전극(G3a) 사이의 메모리 웰(W1)을, 표면으로부터 50[㎚]까지의 영역에서의 불순물 농도가 3E18/㎤ 이하로 될 경우에는, 후의 제조 공정에 의해, 게이트 절연막(25a, 25b)의 각 막 두께를 3[㎚] 이하로 형성할 수 있다.
덧붙여서, 다른 메모리 셀(3b)도 하나의 메모리 셀(3a)과 마찬가지의 구성을 갖고 있으며, 다른 소스 영역(D3) 및 드레인 영역(D2) 사이의 메모리 웰(W1) 위에 제1 선택 게이트 구조체(5b) 및 제2 선택 게이트 구조체(6b)를 갖고, 이들 제1 선택 게이트 구조체(5b) 및 제2 선택 게이트 구조체(6b) 간에 측벽 스페이서(27a)를 통해 메모리 게이트 구조체(4b)가 형성되어 있다. 또한, 메모리 셀(3b)에서도, 제1 선택 게이트 구조체(5b)의 대향하는 측벽에 각각 사이드 월(SW)이 형성되고, 당해 사이드 월(SW) 하부의 메모리 웰(W1) 표면에 각각 익스텐션 영역(D3a, D2b)이 형성되어 있다.
메모리 회로 영역(ER1)에 형성된 메모리 웰(W1)과, 주변 회로 영역(ER2)에 형성된 하나의 로직 웰(W2)은, 하나의 소자 분리층(20)에 의해 전기적으로 분리되어 있으며, 또한 주변 회로 영역(ER2)에 형성된 하나의 로직 웰(W2)과, 다른 로직 웰(W3)도 다른 소자 분리층(20)에 의해 전기적으로 분리되어 있다. 여기서, 이 실시 형태의 경우, 하나의 로직 웰(W2)에는, N형의 MOS 트랜지스터 구조를 갖는 주변 회로(18)가 형성되고, 다른 로직 웰(W3)에는, P형의 MOS 트랜지스터 구조를 갖는 주변 회로(19)가 형성되어 있다.
실제상, 하나의 로직 웰(W2)에는, 기판 표면에 형성된 쌍의 불순물 확산 영역(D4, D5) 사이에, 게이트 절연막(29a)을 통해 로직 게이트 전극(G5)이 형성된 로직 게이트 구조체(7a)가 설치되어 있다. 또한, 로직 게이트 구조체(7a)의 측벽에는, 사이드 월(SW)이 형성되어 있으며, 각 사이드 월(SW) 하부의 기판 표면에 익스텐션 영역(D4a, D5a)이 형성되어 있다.
또한, 하나의 로직 웰(W2)과는 도전형이 상이한 다른 로직 웰(W3)도, 하나의 로직 웰(W2)과 마찬가지의 구성을 갖고 있으며, 기판 표면에 형성된 쌍의 불순물 확산 영역(D6, D7) 사이에, 게이트 절연막(29b)을 통해 로직 게이트 전극(G6)이 형성된 로직 게이트 구조체(7b)가 설치되어 있다. 또한, 로직 게이트 구조체(7b)의 측벽에는, 사이드 월(SW)이 형성되어 있으며, 각 사이드 월(SW) 하부의 기판 표면에 익스텐션 영역(D6a, D7a)이 형성되어 있다.
또한, 반도체 장치(1)는, 제1 선택 게이트 구조체(5a, 5b)나, 메모리 게이트 구조체(4a, 4b), 제2 선택 게이트 구조체(6a, 6b), 콘택트(C2), 로직 게이트 구조체(7a, 7b) 등이 층간 절연층(21)에 의해 덮여, 각 부위가 서로 절연되어 있다. 또한, 예를 들어 소스 영역(D1, D3)이나 드레인 영역(D2) 등 그 밖의 다양한 각 부 표면이 실리사이드(SC)에 의해 덮여 있다.
여기서, 도 3은, 도 1의 B-B' 부분의 측단면 구성이며, 메모리 회로 영역(ER1)의 게이트 콘택트·절단 영역(ER12)에 있어서, 선택 게이트 전극 절단부(13, 15)의 측단면 구성을 나타내는 단면도이다. 도 3에 도시한 바와 같이, 선택 게이트 전극 절단부(13, 15)는, 메모리 웰(W1)에 형성된 소자 분리층(20) 위에 형성되어 있다.
예를 들어, 선택 게이트 전극 절단부(15)가 형성되는 영역에서는, 메모리 게이트 구조체(4b)의 하나의 측벽에 측벽 스페이서(27a)를 통해 사이드 월 형상의 제2 선택 게이트 전극(G3b)이 형성되어 있지만, 당해 메모리 게이트 구조체(4b)의 다른 측벽에는, 제1 선택 게이트 전극(G2b)이나 제2 선택 게이트 전극(G3b)이 형성되어 있지 않지만, 측벽 스페이서나 사이드 월로 이루어지는 절연벽(27b)만이 형성되어 있다.
또한, 이 실시 형태의 경우, 하나의 메모리 게이트 구조체(4a) 측의 선택 게이트 전극 절단부(13)에서도, 메모리 게이트 구조체(4a)의 하나의 측벽에 측벽 스페이서(27a)를 통해 사이드 월 형상의 제1 선택 게이트 전극(G2a)이 형성되어 있지만, 당해 메모리 게이트 구조체(4a)의 다른 측벽에는, 제1 선택 게이트 전극(G2a)이나 제2 선택 게이트 전극(G3a)이 형성되어 있지 않고, 측벽 스페이서나 사이드 월로 이루어지는 절연벽(27b)만이 형성되어 있다. 또한, 선택 게이트 전극 절단부(13, 15)가 형성되는 영역에서는, 제조 과정에 있어서 기판 표면이 일부 깎임으로써, 소자 분리층(20)의 표면에 오목부(30)가 형성되어 있다.
다음으로, 본 발명의 특징적 구성을 갖는 콘택트 설치 구조체(10a, 11a, 10b, 11b)에 대하여 이하 설명하지만, 이들 콘택트 설치 구조체(10a, 11a, 10b, 11b)는 모두 동일 구성을 갖고 있기 때문에, 여기서는 콘택트 설치 구조체(10a)에 착안하여 이하 설명한다. 도 4의 (a)는, 도 1의 C-C' 부분의 측단면 구성이며, 메모리 회로 영역(ER1)의 게이트 콘택트·절단 영역(ER12)에 형성된 하나의 콘택트 설치 구조체(10a)의 측단면 구성을 나타내는 단면도이다. 또한, 도 4의 (b)는, 도 1의 C-C' 부분과 직교하는 D-D' 부분에서의 콘택트 설치 구조체(10a)의 측단면 구성을 나타내는 단면도이다.
도 4의 (a) 및 도 4의 (b)에 도시한 바와 같이, 콘택트 설치 구조체(10a)는, 메모리 웰(W1)에 형성된 소자 분리층(20)의 기판 표면 위에 형성되어 있으며, 메모리 게이트 구조체(4a)를 구성하는 전하 축적층(EC)과, 상부 게이트 절연막(23b)과, 메모리 게이트 전극(G1a)과 동일한 층으로 이루어지는 메모리 게이트 전극(분리 메모리 게이트 전극)(G8a)이 순서대로 적층된 구성을 갖는다. 한편, 콘택트 설치 구조체(10a)는, 메모리 게이트 구조체(4a)와 동일한 전하 축적층(EC), 상부 게이트 절연막(23b), 및 메모리 게이트 전극(G8a)을 갖고 있지만, 메모리 게이트 전극(G8a) 하부에서 큰 전압차에 의해 발생하는 양자 터널 효과가 발생하지 않아, 전하 축적층(EC)에 전하가 주입될 수 없다.
또한, 이 실시 형태의 경우, 콘택트 설치 구조체(10a)를 구성하는 전하 축적층(EC), 상부 게이트 절연막(23b), 및 메모리 게이트 전극(G8a)은, 메모리 게이트 구조체(4a)를 구성하는 전하 축적층(EC), 상부 게이트 절연막(23b), 및 메모리 게이트 전극(G1a)이 동일한 층으로 이루어지기 때문에 각 막 두께가 메모리 게이트 구조체(4a)와 동일하게 형성될 수 있다.
이 경우, 도 4의 (a)에 도시한 바와 같이, 콘택트 설치 구조체(10a)에는, 측벽에 형성된 측벽 스페이서(27c)를 따라 사이드 월 형상의 제1 선택 게이트 전극(G2a)이 형성되어 있으며, 메모리 게이트 전극(G8a)의 평탄한 정상부의 일부로부터 한쪽의 측벽 스페이서(27c) 및 제1 선택 게이트 전극(G2a)을 걸쳐서 기판 표면까지의 영역에 콘택트(C5a)가 세워 설치되어 있다. 이 경우, 콘택트(C5a)는, 평탄한 메모리 게이트 전극(G8a)의 정상부에 일부가 세워 설치되어 있음과 함께, 평탄한 소자 분리층(20)의 기판 표면에도 일부가 세워 설치되어 있기 때문에, 안정적으로 설치시킬 수 있다.
또한, 콘택트(C5a)는, 콘택트 설치 구조체(10a)의 메모리 게이트 전극(G8a)으로부터, 소자 분리층(20)까지의 사이에서 제1 선택 게이트 전극(G2a)을 걸치도록 형성되어 있으며, 예를 들어 콘택트(C5a)가 포토리소그래피 공정에 의해 형성될 때, 제1 선택 게이트 전극(G2a)에 대해서 정렬 어긋남이 발생하여도, 제1 선택 게이트 전극(G2a)의 표면에 콘택트(C5a)를 항상 접촉시킬 수 있다. 이렇게 하여, 콘택트 설치 구조체(10a)에서는 제1 선택 게이트 전극(G2a)과 전기적으로 접속하고, 그 전기 저항이 포토리소그래피 공정의 영향을 받지 않아 안정적으로 될 수 있다.
콘택트 설치 구조체(10a)는, 종래와 같이 메모리 게이트 전극의 정상부에 올라탄 올라탄 부가 형성되어 있지 않고, 메모리 게이트 구조체(4a)와 동일한 전하 축적층(EC), 상부 게이트 절연막(23b), 및 메모리 게이트 전극(G8a)의 층으로 구성되어 있기 때문에, 당해 메모리 게이트 구조체(4a)와 거의 동일한 높이로 되고, 나아가 메모리 게이트 구조체(4a)의 측벽의 측벽 스페이서(27a)를 따라 형성된 사이드 월 형상의 제1 선택 게이트 전극(G2a)과, 상층의 배선층(도시생략)을 콘택트(C5a)에 의해 확실하게 접속시킬 수 있다.
이렇게 하여, 콘택트 설치 구조체(10a)는, 기판 표면으로부터 상층의 배선층까지의 거리를, 메모리 게이트 구조체(4a)의 높이를 기준으로 선정시킬 수 있고, 또한, 종래와 같이 메모리 게이트 전극의 정상부에 올라탄 올라탄 부를 갖지 않는 만큼, 층간 절연층(21)의 두께를 얇게 할 수 있어, 기판 표면으로부터 상층의 배선층까지 연장되는 콘택트의 애스펙트비가 커지는 것을 방지할 수 있다.
또한, 도 4의 (b)에 도시한 바와 같이, 메모리 게이트 전극(G1a)의 말단의 측벽을 따라 형성된 측벽 스페이서(27a)와, 콘택트 설치 구조체(10a)의 말단의 측벽을 따라 형성된 측벽 스페이서(27c)가 대향 배치된 영역(GP1)에도, 제1 선택 게이트 전극(G2a)이 간극 없이 형성되어 있다. 이에 의해, 제1 선택 게이트 전극(G2a)은, 콘택트 설치 구조체(10a)로부터 메모리 게이트 전극(G1a)에 걸쳐서 제1 선택 게이트 전극(G2a)이 연속 설치될 수 있다.
이렇게 하여, 콘택트 설치 구조체(10a)로부터 측벽 스페이서(27c) 및 제1 선택 게이트 전극(G2a)에 걸친 콘택트(C5a)에 제1 선택 게이트 전압이 인가된 경우에는, 메모리 게이트 전극(G1a)과 측벽 스페이서(27a)를 통해 인접한 사이드 월 형상의 제1 선택 게이트 전극(G2a)에 제1 선택 게이트 전압이 인가될 수 있다.
덧붙여서, 이 실시 형태의 경우, 메모리 게이트 전극(G1a)의 측벽의 측벽 스페이서(27a)와, 콘택트 설치 구조체(10a)의 측벽의 측벽 스페이서(27c)가 대향 배치된 영역(GP1)에서는, 제조 과정에 있어서 도전층이 에치 백됨으로써 제1 선택 게이트 전극(G2a)이 형성되어 있기 때문에, 대향 배치한 각 측벽 스페이서(27a, 27c)로부터 가장 이격된, 측벽 스페이서(27a, 27c) 간의 거의 중앙 부근에서, 제1 선택 게이트 전극(G2a)의 막 두께가 가장 얇게 형성될 수 있다.
따라서, 메모리 게이트 전극(G1a)의 측벽 스페이서(27a)와, 콘택트 설치 구조체(10a)의 측벽 스페이서(27c)가 대향 배치된 영역(GP1)에서는, 이들 측벽 스페이서(27a, 27c)로부터 당해 측벽 스페이서(27a, 27c) 간의 중앙 부근을 향함에 따라서, 제1 선택 게이트 전극(G2a)의 정상부 표면이 점차 기판 표면을 향해서 경사지고, 「<」자 형상으로 오목하게 형성될 수 있다. 또한, 메모리 게이트 전극(G1a)이나, 콘택트 설치 구조체(10a), 제1 선택 게이트 전극(G2a) 등의 각 표면에는 실리사이드(SC)가 형성되어 있다.
여기서, 반도체 장치(1)는, 도 1 및 도 4의 (b)에 도시한 바와 같이, 예를 들어 메모리 게이트 전극(G1a)의 측벽의 측벽 스페이서(27a)와, 콘택트 설치 구조체(10a)의 측벽의 측벽 스페이서(27c)가 대응 배치된 영역(GP1)에 있어서, 메모리 게이트 전극(G1a)의 측벽과, 콘택트 설치 구조체(10a)의 측벽과의 이격 거리를 Dp로 하고, 또한, 도 1 및 도 4의 (a)에 도시한 바와 같이, 메모리 게이트 전극(G1a)의 측벽에 형성된 측벽 스페이서(27c)로부터 사이드 월(SW)까지의 선택 게이트 전극(G2a)의 두께를 Dsw로 하고, 콘택트 설치 구조체(10a)의 메모리 게이트 전극(G8a)과 제1 선택 게이트 전극(G2a) 사이의 측벽 스페이서(27c)의 두께를 Dsp로 했을 때, Dp<(2×Dsp)+(2×Dsw)의 관계가 성립되도록, 메모리 게이트 전극(G1a, G1b), 콘택트 설치 구조체(10a, 11a, 10b, 11b), 측벽 스페이서(27a, 27c), 제1 선택 게이트 전극(G2a, G2b), 및 제2 선택 게이트 전극(G3a, G3b)이 형성되어 있다.
반도체 장치(1)에서는, 이와 같은 식을 만족함으로써, 메모리 게이트 전극[G1a(G1b)]의 측벽의 측벽 스페이서(27a)와, 당해 측벽 스페이서(27a)와 대향 배치한 콘택트 설치 구조체[10a, 11a(10b, 11b)]의 측벽의 측벽 스페이서(27c) 사이의 영역(GP1)에, 제1 선택 게이트 전극[G2a(G2b)] 및 제2 선택 게이트 전극[G3a(G3b)]을 간극 없이 형성할 수 있다.
또한, 이 실시 형태의 경우, 메모리 게이트 전극(G1a)과 콘택트 설치 구조체(10a)를 동일직선상에 배치시키도록 한 경우에 대하여 설명하였지만, 본 발명은 이것으로 한정되지 않고, 메모리 게이트 전극(G1a)의 측벽의 측벽 스페이서(27a)와, 당해 측벽 스페이서(27a)와 대향 배치한 콘택트 설치 구조체(10a)의 측벽의 측벽 스페이서(27c) 사이의 영역(GP1)에, 제1 선택 게이트 전극(G1a)을 간극 없이 형성할 수 있으면, 그 밖의 다양한 배치 관계로 해도 된다.
예를 들어, 메모리 게이트 전극(G1a)과 콘택트 설치 구조체(10a)가 대향 배치되어 있지만, 메모리 게이트 전극(G1a)의 중심선과, 콘택트 설치 구조체(10a)의 중심선이 어긋나 있는 구성이나, 메모리 게이트 전극(G1a)과 콘택트 설치 구조체(10a)가 동일직선상이 아닌 구성이어도 된다.
또한, 메모리 게이트 전극(G1a)과 콘택트 설치 구조체(10a)의 폭을 동일한 폭으로 하였지만, 본 발명은 이것으로 한정되지 않고, 콘택트 설치 구조체(10a)의 폭이, 메모리 게이트 전극(G1a)의 폭보다도 작아도 되며, 또한 커도 좋다. 또한, 콘택트 설치 구조체(10a)에 대해서는, 평면 레이아웃상, 막대 형상으로 형성되어 있지만, 본 발명은 이것으로 한정되지 않으며, 예를 들어 L자 형상이나 J자 형상 등 그 밖의 다양한 외곽 형상으로 하여도 된다.
(1-3) 기입 선택 메모리 셀에 있어서 전하 축적층에 전하를 주입시키는 동작 원리에 대하여
다음으로, 본 발명의 반도체 장치(1)에 있어서, 예를 들어 메모리 셀(3a)의 전하 축적층(EC)에 전하를 주입하고, 당해 메모리 셀(3a)에 데이터를 기입하는 경우에 대하여 이하 간단히 설명한다. 이 경우, 도 2에 도시한 바와 같이, 전하 축적층(EC)에 전하를 주입시키는 메모리 셀('기입 선택 메모리 셀'이라고 칭함)(3a)은, 메모리 게이트선(도시생략)으로부터 콘택트(C4a)(도 1)를 통해 메모리 게이트 구조체(4a)의 메모리 게이트 전극(G1a)에 12[V]의 전하 축적 게이트 전압이 인가되고, 당해 메모리 게이트 전극(G1a)과 대향하는 메모리 웰(W1)의 표면을 따라 채널층(도시생략)이 형성될 수 있다.
이때, 제1 선택 게이트 구조체(5a)에는, 제1 선택 게이트선(도시생략)으로부터 콘택트(C5a)(도 1)를 통해 제1 선택 게이트 전극(G2a)에 0[V]의 게이트 오프 전압이 인가되고, 또한 소스 영역(D1)에 0[V]의 소스 오프 전압이 인가될 수 있다. 이에 의해 제1 선택 게이트 구조체(5a)는, 제1 선택 게이트 전극(G2a)에 대향한 메모리 웰(W1) 표면에 채널층이 형성되지 않고, 소스 영역(D1)과, 메모리 게이트 구조체(4a)의 채널층과의 전기적인 접속을 차단하고, 소스 영역(D1)으로부터 메모리 게이트 구조체(4a)의 채널층에 대한 전압 인가를 저지할 수 있다.
한편, 제2 선택 게이트 구조체(6a)에는, 제2 선택 게이트선(도시생략)으로부터 콘택트(C6a)(도 1)를 통해 제2 선택 게이트 전극(G3a)에 1.5[V]의 제2 선택 게이트 전압이 인가되고, 또한 드레인 영역(D2)에 0[V]의 전하 축적 비트 전압이 인가될 수 있다. 이에 의해 제2 선택 게이트 구조체(6a)는, 제2 선택 게이트 전극(G2a)과 대향한 메모리 웰(W1)에서 채널층이 형성되어 도통 상태로 되고, 드레인 영역(D2)과, 메모리 게이트 구조체(4a)의 채널층이 전기적으로 접속하여, 메모리 게이트 구조체(4a)의 채널층을, 전하 축적 비트 전압인 0[V]로 할 수 있다. 또한, 이때, 메모리 웰(W1)에는, 전하 축적 비트 전압과 동일한 0[V]의 기판 전압이 인가될 수 있다.
이렇게 하여, 메모리 게이트 구조체(4a)에서는, 메모리 게이트 전극(G1a)이 12[V]로 되고, 채널층이 0[V]가 되기 때문에, 메모리 게이트 전극(G1a) 및 채널 층간에 12[V]의 큰 전압차가 발생하고, 이에 의해 발생하는 양자 터널 효과에 의해 전하 축적층(EC) 내에 전하를 주입할 수 있어, 데이터가 기입된 상태로 될 수 있다.
(1-4) 고전압의 전하 축적 게이트 전압이 메모리 게이트 전극에 인가된 기입 비선택 메모리 셀에 있어서, 전하 축적층에 전하가 주입되지 않은 동작 원리에 대하여
본 발명의 제조 방법에 의해 제조되는 반도체 장치(1)에서는, 예를 들어 메모리 셀(3a)의 전하 축적층(EC)에 전하를 주입시키지 않는 경우, 데이터의 기입 시와 동일한 고전압의 전하 축적 게이트 전압을 메모리 게이트 전극(G1a)에 인가하고, 제1 선택 게이트 구조체(5a)에 의해 소스 영역(D1)과 메모리 게이트 구조체(4a)의 채널층과의 전기적인 접속을 차단하고, 또한 제2 선택 게이트 구조체(6a)에 의해 드레인 영역(D2)과 메모리 게이트 구조체(4a)의 채널층과의 전기적인 접속을 차단하여, 메모리 게이트 구조체(4a)의 전하 축적층(EC)에 대한 전하 주입을 저지할 수 있도록 이루어져 있다.
실제상, 이때, 전하 축적층(EC)에 전하를 주입시키지 않는 메모리 셀('기입 비선택 메모리 셀'이라고도 칭함)(3a)의 메모리 게이트 구조체(4a)에는, 메모리 게이트 전극(G1a)에 12[V]의 전하 축적 게이트 전압이 인가되기 때문에, 전하 축적 게이트 전압이 메모리 웰(W1)까지 전달되고, 당해 메모리 게이트 전극(G1a)과 대향하는 메모리 웰(W1)의 표면을 따라 채널층이 형성될 수 있다.
제1 선택 게이트 구조체(5a)에는, 제1 선택 게이트선(도시생략)으로부터 콘택트(C5a)(도 1)를 통해 제1 선택 게이트 전극(G2a)에 0[V]의 게이트 오프 전압이 인가되고, 소스 영역(D1)에 0[V]의 소스 오프 전압이 인가될 수 있다. 이에 의해 메모리 셀(3a)의 제1 선택 게이트 구조체(5a)는, 제1 선택 게이트 전극(G2a)에 대향한 메모리 웰(W1)에서 비도통 상태로 되어, 소스 영역(D1)과, 메모리 게이트 구조체(4a)의 채널층과의 전기적인 접속을 차단할 수 있다.
또한, 이것에 더하여, 제2 선택 게이트 구조체(6a)에는, 제2 선택 게이트선(도시생략)으로부터 콘택트(C6a)(도 1)를 통해 제2 선택 게이트 전극(G3a)에 1.5[V]의 제2 선택 게이트 전압이 인가되고, 드레인 영역(D2)에 1.5[V]의 오프 전압이 인가될 수 있다. 이에 의해, 이 제2 선택 게이트 구조체(6a)는, 제2 선택 게이트 전극(G3a)에 대향한 메모리 웰(W1)이 비도통 상태로 되어, 드레인 영역(D2)과, 메모리 게이트 구조체(4a)의 채널층과의 전기적인 접속을 차단할 수 있다.
이와 같이, 메모리 셀(3a)의 메모리 게이트 구조체(4a)에서는, 양측의 제1 선택 게이트 구조체(5a) 및 제2 선택 게이트 구조체(6a)의 하부에서 메모리 웰(W1)이 비도통 상태로 되기 때문에, 메모리 게이트 전극(G1a)에 의해 메모리 웰(W1) 표면에 형성된 채널층이, 드레인 영역(D2) 및 소스 영역(D1)으로부터의 전기적인 접속이 차단된 상태로 되어, 당해 채널층의 주변에 공핍층이 형성될 수 있다.
여기서, 메모리 게이트 구조체(4a)에 있어서, 상부 게이트 절연막(23b), 전하 축적층(EC) 및 하부 게이트 절연막(23a)의 3층의 구성에 의해 얻어지는 용량(이하, '게이트 절연막 용량'이라 칭함)(C2)과, 메모리 웰(W1) 내에 형성되고, 또한 채널층을 둘러싸는 공핍층의 용량(이하, '공핍층 용량'이라 칭함)(C1)은, 직렬 접속된 구성으로 간주할 수 있으므로, 예를 들어 게이트 절연막 용량(C2)이 공핍층 용량(C1)의 3배의 용량이라고 가정하면, 채널층의 채널 전위(Vch)는, 하기의 식으로부터 9[V]가 된다.
<수학식 1>
Figure pct00001
이에 의해, 메모리 게이트 구조체(4a)에서는, 메모리 게이트 전극(G1a)에 12[V]의 전하 축적 게이트 전압이 인가되어도, 메모리 웰(W1)에서 공핍층으로 둘러싸인 채널층의 채널 전위(Vch)가 9[V]로 되기 때문에, 메모리 게이트 전극(G1a) 및 채널 층간의 전압차가 3[V]로 작아지게 되고, 그 결과, 양자 터널 효과가 발생하지 않아, 전하 축적층(EC)에 대한 전하 주입을 저지할 수 있다.
이것에 더하여, 이 메모리 셀(3a)에서는, 메모리 게이트 구조체(4a)와 제1 선택 게이트 구조체(5a) 사이의 메모리 웰(W1)의 영역이나, 메모리 게이트 구조체(4a)와 제2 선택 게이트 구조체(6a) 사이의 메모리 웰(W1)의 영역에, 불순물 농도가 높은 불순물 확산 영역이 형성되어 있지 않기 때문에, 메모리 웰(W1) 표면 주변에 형성된 채널층의 주변에 공핍층을 확실하게 형성할 수 있어, 당해 공핍층에 의해 채널층으로부터 제1 선택 게이트 구조체(5a) 및 제2 선택 게이트 구조체(6a)의 각 게이트 절연막(25a, 25b)에 대한 채널 전위(Vch)의 도달을 저지할 수 있다.
이에 의해, 메모리 셀(3a)에서는, 드레인 영역(D2)의 저전압의 비트 전압이나, 소스 영역(D1)의 저전압의 소스 전압에 맞춰서, 제1 선택 게이트 구조체(5a) 및 제2 선택 게이트 구조체(6a)의 게이트 절연막(25a, 25b)의 각 막 두께를 얇게 형성하여도, 채널층의 채널 전위(Vch)가 게이트 절연막(25a, 25b)에 도달하는 것을 공핍층에 의해 저지할 수 있기 때문에, 채널 전위(Vch)에 의한 게이트 절연막(25a, 25b)의 절연 파괴를 방지할 수 있다.
(2) 반도체 장치의 제조 방법
이상과 같은 구성을 갖는 반도체 장치(1)는, 하기의 제조 공정을 얻음으로써, 콘택트 설치 구조체(10a, 11a, 10b, 11b)와, 독립적으로 제어 가능한 제1 선택 게이트 전극(G2a, G2b) 및 제2 선택 게이트 전극(G3a, G3b)을, 적은 포토마스크 공정을 얻어 제조할 수 있다. 도 5는, 도 1의 A-A' 부분에서의 측단면 구성을 나타내고 있다. 이 경우, 우선 처음에, 도 5의 (a)에 도시한 바와 같이, 반도체 기판(S)을 준비한 후, STI(Shallow Trench Isolation)법 등에 의해 절연 부재로 이루어지는 소자 분리층(20)을, 메모리 회로 영역(ER1) 및 주변 회로 영역(ER2)의 경계 등 그 밖의 소정 개소에 형성한다.
계속해서, 불순물 주입을 행하기 위해서, 열산화법 등에 의해 반도체 기판(S)의 표면에 희생 산화막(30a)을 형성한 후, 주변 회로 영역(ER2)에, 예를 들어 이온 주입법에 의해 P형 불순물 또는 N형 불순물을 주입함으로써, P형의 로직 웰(W2) 및 N형의 로직 웰(W3)을 형성한다.
계속해서, 메모리 회로 영역(ER1)의 가공 전용의 제1 포토마스크(도시생략)를 사용하여, 포토리소그래피 기술 및 에칭 기술을 이용하여 레지스트를 패터닝하고, 도 5의 (a)와의 대응 부분에 동일 부호를 붙여 도시한 도 5의 (b)와 같이, 메모리 회로 영역(ER1)을 노출시키고, 또한 주변 회로 영역(ER2)을 덮은 레지스트(Rm1)를 형성한다.
계속해서, 패터닝된 레지스트(Rm1)에 의해, 메모리 회로 영역(ER1)에만 P형 불순물을 주입하여, 메모리 웰(W1)을 형성한다. 또한, 메모리 회로 영역(ER1)의 표면에 N형 불순물을 주입하고, 후에 형성되는 메모리 게이트 전극(G1a, G1b) 및 측벽 스페이서(27a)(도 2)와 대향하는 기판 표면에 채널 형성층(도시생략)을 형성한 후, 이 레지스트(Rm1)를 그대로 사용하여, 메모리 회로 영역(ER1)의 희생 산화막(30a)을 불산 등에 의해 제거한다(제1 포토마스크 가공 공정).
또한, 제1 포토마스크 가공 공정에 있어서, 반도체 기판(S)으로서, P형 기판을 사용한 경우에는, P형 불순물을 반도체 기판(S)에 주입하여 메모리 웰(W1)을 형성하는 공정을, 생략할 수 있다.
계속해서, 레지스트(Rm1)를 제거한 후, 도 5의 (b)와의 대응 부분에 동일 부호를 붙여 도시한 도 5의 (c)와 같이, 메모리 회로 영역(ER1) 및 주변 회로 영역(ER2)의 전체면에, 각각 층 형상의 하부 게이트 절연막(23a), 전하 축적층(EC), 및 상부 게이트 절연막(23b)을 순서대로 적층시킨 ONO막을 형성한 후, 후에 메모리 게이트 전극(G1a, G1b)으로 되는 층 형상의 메모리 게이트 전극용 도전층(35)을, 상부 게이트 절연막(23b) 위에 형성한다. 계속해서, 열 산화법이나 CVD(Chemical Vapor Deposition)법 등에 의해 절연 부재로 이루어지는 보호 절연막(30b)을 메모리 게이트 전극용 도전층(35) 위에 형성한다.
계속해서, 메모리 회로 영역(ER1)의 가공 전용의 제2 포토마스크(도시생략)를 사용하고, 포토리소그래피 기술 및 에칭 기술을 이용하여 레지스트를 패터닝하고, 도 5의 (c)와의 대응 부분에 동일 부호를 붙여 도시한 도 6의 (a)와 같이, 메모리 게이트 구조체(4a, 4b)의 형성 예정 위치와, 콘택트 설치 구조체(10a, 11a, 10b, 11b)의 형성 예정 위치에만 레지스트(Rm2)를 형성하고, 당해 레지스트(Rm2)를 사용하여 메모리 게이트 전극용 도전층(35)을 패터닝함으로써, 메모리 게이트 전극(G1a, G1b)과, 당해 메모리 게이트 전극(G1a, G1b)과 분단된 소편의 메모리 게이트 전극(G8a, G9a, G8b, G9b)을 형성한다(제2 포토마스크 가공 공정).
이 실시 형태의 경우, 메모리 게이트 전극용 도전층(35)은, 레지스트(Rm2)에 의해, 메모리 게이트 전극[G1a(G1b)]과, 당해 메모리 게이트 전극[G1a(G1b)]과 분단된 소편의 메모리 게이트 전극[G8a, G9a(G8b, G9b)]이 동일직선상에 배치될 수 있도록 패터닝될 수 있다.
또한, 도 7에 도시한 바와 같이, 이때, 레지스트(Rm2)를 사용하여 형성된 메모리 게이트 전극[G1a(G1b)]의 측벽과, 소편의 메모리 게이트 전극[G8a, G9a(G8b, G9b)]의 측벽과의 사이에는, 소정의 거리를 두고 대향 배치된 전극 간 영역(GP2)이 형성될 수 있다.
계속해서, 레지스트(Rm2)를 제거한 후, 도 6의 (a)와의 대응 부분에 동일 부호를 붙여 도시한 도 6의 (b)와 같이, 메모리 게이트 전극(G1a, G1b)과, 소편의 메모리 게이트 전극(G8a, G9a, G8b, G9b)의 각 형성 위치 이외에서 노출되어 있는 상부 게이트 절연막(23b) 및 전하 축적층(EC)을 순서대로 제거(ON막을 제거)해 가고, 패터닝된 메모리 게이트 전극(G1a, G1b)과, 소편의 메모리 게이트 전극(G8a, G9a, G8b, G9b)에 맞춰서 잔존시킨 상부 게이트 절연막(23b) 및 전하 축적층(EC)을 형성한다.
이에 의해, 메모리 회로 영역(ER1)에는, 하부 게이트 절연막(23a), 전하 축적층(EC), 상부 게이트 절연막(23b), 및 메모리 게이트 전극[G1a(G1b)]의 순으로 적층된 메모리 게이트 구조체[4a(4b)]가 형성되고, 한편, 게이트 콘택트·절단 영역(ER12, ER13)에는, 소자 분리층(20) 위에, 메모리 게이트 구조체[4a(4b)]와 같은, 전하 축적층(EC), 상부 게이트 절연막(23b) 및 메모리 게이트 전극[G1a(G1b)]의 순으로 적층된 콘택트 설치 구조체[10a, 11a(10b, 11b)]가 형성될 수 있다(콘택트 구조체 형성 공정).
계속해서, 도 6의 (b)와의 대응 부분에 동일 부호를 붙여 도시한 도 6의 (c)와 같이, 메모리 회로 영역(ER1) 및 주변 회로 영역(ER2)의 전체면에 보호 절연막(30c)을 형성한다. 덧붙여서, 이 실시 형태에 있어서는, 1층의 보호 절연막(30c)을 전체면에 형성하는 경우에 대하여 설명하지만, 본 발명은 이것으로 한정되지 않고, 예를 들어 산화막계의 절연막과, 질화막계의 절연막을 순서대로 적층시킨 2층의 보호 절연막을 전체면에 형성하도록 해도 된다.
여기서 형성되는 보호 절연막(30c)은, 후에 메모리 게이트 구조체[4a(4b)] 및 콘택트 설치 구조체[10a, 11a(10a, 11b)]의 각 측벽에 형성되는 측벽 스페이서(27a, 27c)로 되기 때문에, 전술한 식, Dp<(2×Dsp)+(2×Dsw) 중 콘택트 설치 구조체(10a)의 메모리 게이트 전극(G8a)과, 제1 선택 게이트 전극(G2a) 사이의 측벽 스페이서(27c)의 두께를 나타내는 Dsp에 상당하는 것으로 된다. 그로 인해, 보호 절연막(30c)은, 전술한 식, Dp<(2×Dsp)+(2×Dsw)가 성립하도록 형성될 수 있다.
계속해서, 보호 절연막(30c)을 에치 백함으로써, 도 6의 (c)와의 대응 부분에 동일 부호를 붙여 도시한 도 8의 (a)와 같이, 메모리 게이트 구조체(4a, 4b)의 주변을 덮는 측벽 스페이서(27a)를 형성함과 함께, 도시하지 않은 콘택트 설치 구조체(10a, 11a, 10b, 11b)의 주변을 덮는 측벽 스페이서(27c)를 형성한다(측벽 스페이서 형성 공정). 계속해서, 메모리 회로 영역(ER1)의 가공 전용의 제3 포토마스크(도시생략)를 사용하고, 포토리소그래피 기술 및 에칭 기술을 이용하여 레지스트를 패터닝하고, 도 8의 (a)와의 대응 부분에 동일 부호를 붙여 도시한 도 8의 (b)와 같이, 주변 회로 영역(ER2)의 전체면을 덮고, 메모리 회로 영역(ER1)을 노출시킨 레지스트(Rm3)를 형성한다.
계속해서, 이 레지스트(Rm3)를 사용하여, 제1 선택 게이트 구조체(5a, 5b)(도 2)의 형성 예정 위치 및 제2 선택 게이트 구조체(6a, 6b)(도 2)의 형성 예정 위치로 되는 메모리 회로 영역(ER1)에 불순물을 주입하고, 후에 형성되는 제1 선택 게이트 전극(G2a, G2b) 및 제2 선택 게이트 전극(G3a, G3b)과 대향하는 기판 표면에 채널 형성층(도시생략)을 형성한다(제3 포토마스크 가공 공정).
계속해서, 레지스트(Rm3)를 제거한 후, 주변 회로 영역(ER2)의 희생 산화막(30a)을 불산 등에 의해 제거하고, 도 8의 (b)와의 대응 부분에 동일 부호를 붙여 도시한 도 8의 (c)와 같이, 열산화법 등에 의해, 메모리 회로 영역(ER1)의 제1 선택 게이트 전극(G2a, G2b)(도 1) 및 제2 선택 게이트 전극(G3a, G3b)(도 1)의 형성 예정 위치에, 게이트 절연막(25a, 25b)을 형성함과 함께, 주변 회로 영역(ER2)의 로직 게이트 전극(G5, G6)(도 1)의 형성 예정 위치에도, 게이트 절연막(29a, 29b)을 형성한다.
계속해서, 도 8의 (c)와의 대응 부분에 동일 부호를 붙여 도시한 도 9의 (a)와 같이, 메모리 회로 영역(ER1) 및 주변 회로 영역(ER2)에, 후의 가공에 의해 제1 선택 게이트 전극(G2a, G2b), 제2 선택 게이트 전극(G3a, G3b) 및 하나의 로직 게이트 전극(G5)으로 되는, 예를 들어 N형의 도전층(37)을 층 형상으로 형성함과 함께, 주변 회로 영역(ER2)에서 다른 로직 게이트 전극(G6)으로 되는 P형의 역전도층(38)을 층 형상으로 형성한다.
계속해서, 메모리 회로 영역(ER1)의 가공 전용의 제4 포토마스크(도시생략)를 사용하고, 포토리소그래피 기술 및 에칭 기술을 이용하여 레지스트를 패터닝하고, 이 레지스트를 사용하여 메모리 회로 영역(ER1)의 도전층(37)을 가공한다(제4 포토마스크 가공 공정(선택 게이트 전극 형성용 포토마스크 가공 공정)). 도 9의 (a)와의 대응 부분에 동일 부호를 붙여 도시한 도 9의 (b)와 같이, 레지스트(Rm4)에 의해, 주변 회로 영역(ER2)의 전체면을 덮고, 메모리 회로 영역(ER1)에 노출되어 있는 도전층(37)(도 9의 (a))을 에치 백한다. 이에 의해, 주변 회로 영역(ER2)에서는, 레지스트(Rm4)로 덮인 도전층(37) 및 역전도층(38)이 그대로 잔존한다. 한편, 메모리 회로 영역(ER1)에서는, 노출되어 있는 도전층(37)이 에치 백되기 때문에, 메모리 게이트 구조체(4a, 4b)의 측벽의 측벽 스페이서(27a)와, 콘택트 설치 구조체(10a, 11a, 10b, 11b)의 측벽의 측벽 스페이서(27c)를 따라 사이드 월 형상의 선택 게이트 전극(Ga, Gb)이 형성된다.
또한, 도 10은, 도 1에 도시한 완성 시의 반도체 장치(1)에서의 메모리 회로 영역(ER1)의 평면 레이아웃에 대해서, 메모리 게이트 구조체(4a, 4b) 및 콘택트 설치 구조체(10a, 11a, 10b, 11b)의 각 주변을 따라 형성된 사이드 월 형상의 선택 게이트 전극(Ga, Gb)을 중첩했을 때의 개략도이다.
도 10에 도시한 바와 같이, 비분할 상태의 선택 게이트 전극(Ga)은, 메모리 게이트 전극(G1a)의 주변을 주회하는 영역과, 메모리 게이트 전극(G1a)과 전기적으로 분리한 콘택트 설치 구조체(10a, 11a)의 주변을 주회하는 영역이, 일체적으로 형성되어 있으며, 메모리 게이트 전극(G1a)의 측벽의 측벽 스페이서(27a)와, 콘택트 설치 구조체(10a, 11a)의 측벽의 측벽 스페이서(27c)가 대향한 영역(GP1)에 간극 없이 형성될 수 있다.
또한, 이 실시 형태의 경우, 비분할 상태의 선택 게이트 전극(Ga)은, 메모리 게이트 전극(G1a)이 직선형으로 형성되어 있기 때문에, 각각 일 방향으로 연장되는 메모리 게이트 전극(G1a)의 주변을 둘러싸도록 하여 주회한 긴 사변형의 영역과, 콘택트 설치 구조체(10a, 11a)의 각 주변도 둘러싸도록 해서 주회한 짧은 사변형의 각 영역이 일체 성형된 형상을 갖는다.
여기서, 메모리 회로 영역(ER1)에 형성되는 도전층(37)이나, 당해 도전층(37)을 에치 백함으로써 형성되는 선택 게이트 전극(Ga, Gb)은, 전술한 식, Dp<(2×Dsp)+(2×Dsw)가 성립하도록, 도전층(37)의 막 두께나, 당해 도전층(37)의 에치 백 조건이 설정될 수 있다.
이와 같은 식이 성립되도록 각 공정에서의 제조 조건이 설정됨으로써, 도 10의 D-D' 부분의 측단면 구성을 나타내는 도 11과 같이, 메모리 게이트 전극(G1a)의 측벽의 측벽 스페이서(27a)와, 콘택트 설치 구조체(10a)의 측벽의 측벽 스페이서(27c)가 대향 배치한 영역(GP1)에는, 도전층(37)의 에치 백후라도 당해 도전층(37)이 간극 없이 잔존하고, 그 결과, 메모리 게이트 전극(G1a)의 측벽의 측벽 스페이서(27a)로부터, 콘택트 설치 구조체(10a)의 측벽의 측벽 스페이서(27c)에 이르러 선택 게이트 전극(Ga)이 형성될 수 있다.
또한, 메모리 게이트 전극(G1a)의 측벽의 측벽 스페이서(27a)와, 콘택트 설치 구조체(10a)의 측벽의 측벽 스페이서(27c)와의 사이에 형성되는 선택 게이트 전극(Ga)은, 도전층(37)이 에치 백됨으로써 형성되기 때문에, 대향 배치한 각 측벽 스페이서(27a, 27c)로부터 가장 이격된, 측벽 스페이서(27a, 27c) 간의 거의 중앙 부근에서 막 두께가 가장 얇게 형성되고, 측벽 스페이서(27a, 27c) 간의 중앙 부근에서 정상부 표면이 기판 표면을 향해서, 「<」자 형상으로 오목해져 있다.
또한, 이때, 도 9의 (b)에 도시한 바와 같이, 레지스트(Rm4)로 덮여 있지 않은 메모리 회로 영역(ER1)에, 이온 주입법 등에 의해 저농도의 N형 불순물이 주입되고, 외부에 노출되어 있는 메모리 웰(W1)의 표면에 익스텐션 영역(ETa)이 형성되고, 그 후, 레지스트(Rm4)가 제거될 수 있다.
계속해서, 이 실시 형태의 경우, 포토마스크(도시생략)를 사용하여, 포토리소그래피 기술 및 에칭 기술을 이용하여 레지스트를 패터닝하고, 이 레지스트를 사용하여 주변 회로 영역(ER2)의 도전층(37) 및 역전도층(38)을 패터닝하여, 게이트 절연막(29a, 29b) 위에 로직 게이트 전극(G5, G6)을 형성하지만, 이때, 로직 게이트 전극(G5, G6)의 형성에 사용한 레지스트를 그대로 이용하여, 동시에 메모리 회로 영역(ER1)의 선택 게이트 전극(Ga, Gb)의 일부도 제거할 수 있도록 이루어져 있다.
이 실시 형태의 경우, 도 9의 (a)와의 대응 부분에 동일 부호를 붙여 도시한 도 12의 (a)와 같이, 주변 회로 영역(ER2)에서는, 로직 게이트 구조체(7a, 7b)의 형성 예정 위치에서, 후에 형성되는 당해 로직 게이트 구조체(7a, 7b)의 외곽 형상에 맞춰 형성된 레지스트(Rr1a)가 배치될 수 있다. 이에 의해, 주변 회로 영역(ER2)에서는, 외부에 노출된 도전층(37) 및 역전도층(38)이 제거되고, 레지스트(Rr1a)로 덮인 도전층(37) 및 역전도층(38)만이 잔존할 수 있다. 이렇게 하여, 주변 회로 영역(ER2)에는, 레지스트(Rr1a)의 외곽 형상에 맞춘 로직 게이트 전극(G5, G6)이 형성되고, 게이트 절연막(29a, 29b) 위에 로직 게이트 전극(G5, G6)이 적층된 로직 게이트 구조체(7a, 7b)가 형성될 수 있다.
이때, 메모리 회로 영역(ER1)에서는, 거의 전체면이 레지스트(Rr1b)에 의해 덮이지만, 그 중 선택 게이트 전극 절단부(13, 14, 15, 16)의 형성 예정 위치에만, 당해 선택 게이트 전극 절단부(13, 14, 15, 16)의 외곽 형상에 맞춰 레지스트(Rr1b)에 개구부가 형성되어 있다.
여기서, 도 10에는, 선택 게이트 전극(Ga, Gb)의 일부가 제거되어, 선택 게이트 전극 절단부(13, 14, 15, 16)가 형성되는 형성 예정 위치(Pf1, Pf2, Pf3, Pf4)를 나타내고 있다. 메모리 회로 영역(ER1)에 배치되는 레지스트(Rr1b)에는, 이들 형성 예정 위치(Pf1, Pf2, Pf3, Pf4)에만 개구부가 형성되고, 당해 레지스트(Rr1b)의 개구부로부터 노출된 선택 게이트 전극(Ga, Gb)의 도전층을 제거함으로써, 당해 레지스트(Rr1b)의 개구부 외곽 형상에 맞춰서 선택 게이트 전극(Ga, Gb)을 분단하는 선택 게이트 전극 절단부(13, 14, 15, 16)를 형성할 수 있다.
예를 들어, 도 12의 (b)는, 도 1의 B-B' 부분에서 선택 게이트 전극 절단부(13, 15)를 형성했을 때의 측단면 구성을 나타낸다. 레지스트(Rr1b)의 개구부(H1, H3)에서는, 노출된 선택 게이트 전극(Ga, Gb)이 제거되어, 도 12의 (b)에 도시한 바와 같이, 당해 레지스트(Rr1b)의 개구부(H1, H3)의 외곽 형상으로 이루어지는 선택 게이트 전극 절단부(13, 15)가 형성될 수 있다.
또한, 이때, 레지스트(Rr1b)의 개구부(H1, H3)에는, 선택 게이트 전극(Gb) 외에도, 측벽 스페이서(27a)나 게이트 절연막(29b)도 노출되어 있다. 따라서, 이때, 레지스트(Rr1b)의 개구부(H1, H3)로부터 노출된 측벽 스페이서(27a)나 게이트 절연막(25a)도 일부 제거될 수 있다. 이에 의해, 개구부(H1, H3)로부터 노출된 영역에서는, 측벽 스페이서(27a)가 제거됨으로써 측벽 스페이서(27a)의 정상부 부근에 결손부(40)가 형성됨과 함께, 게이트 절연막(25a)뿐만 아니라, 소자 분리층(20)의 일부 표면도 제거되어, 당해 소자 분리층(20)에 움푹 패인 오목부(30)가 형성될 수 있다.
이와 같이, 메모리 회로 영역(ER1)에서는, 선택 게이트 전극[Ga(Gb)]의 복수 개소에서, 당해 선택 게이트 전극[Ga(Gb)]을 제거함으로써 선택 게이트 전극[Ga(Gb)]이 분단된다. 이렇게 하여, 일체적인 선택 게이트 전극[Ga(Gb)]으로부터, 하나의 콘택트 설치 구조체[10a(10b)]를 둘러싸고, 또한 메모리 게이트 전극[G1a(G1b)]의 하나의 측벽 측벽 스페이서(27a)를 따라 사이드 월 형상으로 형성된 제1 선택 게이트 전극[G2a(G2b)]과, 다른 콘택트 설치 구조체[11a(11b)]를 둘러싸고, 또한 메모리 게이트 전극[G1a(G1b)]의 다른 측벽의 측벽 스페이서(27a)를 따라 사이드 월 형상으로 형성된 제2 선택 게이트 전극[G3a(G3b)]을 설치할 수 있다.
그 후, 예를 들어 애싱 등에 의해 레지스트(Rr1a, Rr1b)를 제거한 후, N형용 또는 P형용으로 패터닝된 레지스트를 사용하여 주변 회로 영역(ER2)에, 이온 주입법 등에 의해 저농도의 N형 불순물 또는 P형 불순물이 주입되고, 도 12의 (a)(또한, 도 12의 (a)에서는, 이 공정에서 제거할 예정인 레지스트(Rr1a, Rr1b)는 그대로 도시하고 있음)에 도시한 바와 같이, 외부에 노출되어 있는 하나의 로직 웰(W2)의 기판 표면에 N형의 익스텐션 영역(ETa)이 형성됨과 함께, 동일하게 외부에 노출되어 있는 다른 로직 웰(W3)의 기판 표면에 P형의 익스텐션 영역(ETb)이 형성될 수 있다.
계속해서, 이 레지스트를 제거한 후에, 사이드 월(SW)을 형성하는 공정이나, 그 밖에, 이온 주입법 등에 의해 고농도의 N형 불순물이나 P형 불순물을 필요 개소에 주입해서 소스 영역(D1, D3) 및 드레인 영역(D2)을 형성하는 공정, 실리사이드(SC)를 형성하는 공정 등을 얻은 후, 이들 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)이나 콘택트 설치 구조체(10a, 11a, 10b, 11b), 주변 회로(18, 19)를 덮도록 층간 절연층(21)을 형성한다.
계속해서, 하나의 콘택트 설치 구조체[10a(10b)]의 정상부로부터 제1 선택 게이트 전극[G2a(G2b)]을 걸쳐서 기판 표면에 이르고, 층간 절연층(21)에 콘택트 홀을 형성한다. 또한, 다른 콘택트 설치 구조체[11a(11b)]의 정상부로부터 제2 선택 게이트 전극[G3a(G3b)]을 걸쳐서 기판 표면에 이르고, 층간 절연층(21)에 콘택트 홀을 형성한다. 또한, 이때, 그 밖의 필요한 개소에도 콘택트 홀을 층간 절연층(21)에 형성한다.
계속해서, 각 콘택트 홀에 도전 부재를 주입해서 기둥 형상의 콘택트(C1, C2, C3, …) 등을 각 콘택트 홀에 형성할 수 있다. 이 때, 예를 들어 콘택트 설치 구조체(10a, 11a, 11b, 11b) 중 1개의 콘택트 설치 구조체(10a)에 착안하면, 콘택트 설치 구조체(10a)가 평탄한 정상부로부터 제1 선택 게이트 전극(G2a)을 걸쳐서 기판 표면에 이르러 세워 설치한 단면 직사각 형상의 콘택트(C5a)가 형성될 수 있다. 이와 같은 각 공정 등을 순차 행함으로써, 도 1, 도 2, 도 3 및 도 4에 도시한 바와 같은 구성을 갖는 반도체 장치(1)를 제조할 수 있다.
(3) 작용 및 효과
이상의 구성에 있어서, 반도체 장치(1)에서는, 메모리 게이트 구조체[4a(4b)]와 동일한 전하 축적층(EC), 상부 게이트 절연막(23b) 및 메모리 게이트 전극[G8a, G9a(G8b, G9b)]이 순서대로 적층된 구성을 갖고, 메모리 게이트 구조체[4a(4b)]로부터 전기적으로 분리되어 있는 콘택트 설치 구조체[10a, 11a(10b, 11b)]를 설치하도록 하였다. 또한, 반도체 장치(1)에서는, 메모리 게이트 구조체[4a(4b)]로부터 하나의 콘택트 설치 구조체[10a, 11a(10b, 11b)]에 이르러 연속 설치된 사이드 월 형상의 제1 선택 게이트 전극[G2a(G2b)] 및 제2 선택 게이트 전극[G3a(G3b)]을 설치하도록 하였다.
또한, 반도체 장치(1)에서는, 하나의 콘택트 설치 구조체[10a(10b)]의 정상부로부터 측벽 스페이서(27c) 및 제1 선택 게이트 전극[G2a(G2b)]을 걸쳐서 기판 표면까지의 영역에 이르러 세워 설치한 하나의 콘택트[C5a(C5b)]와, 다른 콘택트 설치 구조체[11a(11b)]의 정상부로부터 측벽 스페이서(27c) 및 제2 선택 게이트 전극[G3a(G3b)]을 걸쳐서 기판 표면까지의 영역에 이르러 세워 설치한 다른 콘택트[C6a(C6b)]를 설치하고, 하나의 콘택트[C5a(C5b)]에 의해, 제1 선택 게이트 전극[G2a(G2b)]과 상층의 하나의 배선층을 접속하고, 다른 콘택트[C6a(C6b)]에 의해, 제2 선택 게이트 전극[G3a(G3b)]과 상층의 다른 배선층을 접속시키도록 하였다.
따라서, 반도체 장치(1)에서는, 예를 들어 메모리 게이트 구조체(4a)와 동일한 전하 축적층(EC), 상부 게이트 절연막(23b) 및 메모리 게이트 전극(G8a)의 층으로 이루어지는 콘택트 설치 구조체(10a)의 평탄한 정상부로부터, 제1 선택 게이트 전극(G2a)까지를 걸치도록 콘택트(C5a)를 설치하였기 때문에, 종래와 같이 메모리 게이트 구조체(110)의 정상부에까지 올라탄 올라탄 부(102b)가 없는 만큼(도 13), 상층의 배선층까지의 거리를 짧게 해서 콘택트(C2) 등의 애스펙트비를 작게 할 수 있고, 이렇게 하여, 콘택트 저항값의 증대를 방지할 수 있다. 또한, 반도체 장치(1)에서는, 종래와 같이 메모리 게이트 구조체(110)의 정상부에까지 올라탄 올라탄 부(102b)가 없는 만큼, 콘택트 설치 구조체(10a)와, 상층의 배선층을 멀어지게 할 수도 있으므로, 상층의 배선층과의 접촉 불량을 방지할 수 있다.
또한, 본 발명에 있어서의 반도체 장치(1)의 제조 방법에서는, 메모리 회로 영역(ER1)에서, 층 형상의 메모리 게이트 전극용 도전층(35), 층 형상의 상부 게이트 절연막(23b), 및 층 형상의 전하 축적층(EC)을 순서대로 패터닝해 가고, 메모리 게이트 전극(G1a)과, 상부 게이트 절연막(23b)과, 전하 축적층(EC)과, 하부 게이트 절연막(23a)으로 이루어지는 메모리 게이트 구조체(4a, 4b)를 형성할 때, 당해 메모리 게이트 구조체(4a, 4b)와 동일한 층을 유용해서 형성하고, 또한 메모리 게이트 구조체(4a, 4b)와 전기적으로 분리한 콘택트 설치 구조체(10a, 11a, 10b, 11b)를 형성한다(도 6의 (a) 및 도 7).
또한, 반도체 장치(1)의 제조 방법에서는, 측벽 스페이서(27a, 27c)로 덮여 있는 메모리 게이트 구조체(4a, 4b) 및 콘택트 설치 구조체(10a, 11a, 10b, 11b)가 형성된 메모리 회로 영역(ER1)(도 8의 (a))과, 주변 회로 영역(ER2)에, 게이트 절연막(25a, 25b, 25c, 29a, 29b)을 형성한 후, 당해 게이트 절연막(25a, 25b, 25c, 29a, 29b) 위에 도전층(37)이나 역전도층(38)을 형성하고(도 9의 (a)), 그 후, 주변 회로 영역(ER2)의 도전층(37) 및 역전도층(38)을 그대로 잔존시키면서, 메모리 회로 영역(ER1)의 도전층(37)을 에치 백한다.
이에 의해, 반도체 장치(1)의 제조 방법에서는, 메모리 게이트 구조체(4a, 4b)와 콘택트 설치 구조체(10a, 11a, 10b, 11b)의 주변에 이르러 연속 설치되고, 측벽 스페이서(27a, 27c)를 따라 사이드 월 형상으로 형성된 선택 게이트 전극(Ga, Gb)을 형성할 수 있다(도 9의 (b), 도 10 및 도 11).
이것에 덧붙여서, 이 반도체 장치(1)의 제조 방법에서는, 포토마스크에 의해 패터닝된 레지스트(Rr1a)를 사용하여 주변 회로 영역(ER2)의 도전층(37) 및 역전도층(38)을 패터닝함으로써, 게이트 절연막(29a, 29b) 위에 로직 게이트 전극(G5, G6)을 형성하고, 이 로직 게이트 전극(G5, G6)을 형성할 때 사용한 레지스트(Rr1a, Rr1b)를 그대로 이용하여, 메모리 회로 영역(ER1)의 선택 게이트 전극(Ga, Gb)의 일부도 제거해서 당해 선택 게이트 전극(Ga, Gb)을 분단한다.
이에 의해, 반도체 장치(1)의 제조 방법에서는, 하나의 콘택트 설치 구조체[10a(10b)]의 주변을 둘러싸는 제1 선택 게이트 전극[G2a(G2b)]과, 이 제1 선택 게이트 전극[G2a(G2b)]과 전기적으로 분리되고, 또한 다른 콘택트 설치 구조체[11a(11b)]의 주변을 둘러싸는 제2 선택 게이트 전극[G3a(G3b)]을 형성할 수 있다(도 12, 도 13).
이렇게 하여, 반도체 장치(1)의 제조 방법에서는, 주변 회로 영역(ER2)의 로직 게이트 전극(G5, G6)을 형성하는 포토마스크 공정 시에, 동시에 메모리 회로 영역(ER1)의 선택 게이트 전극(Ga, Gb)도 분단함으로써, 메모리 게이트 전극(G1a, G1b)을 따라 대향 배치하고, 또한 전기적으로 분리한 제1 선택 게이트 전극(G2a, G2b) 및 제2 선택 게이트 전극(G3a, G3b)을 형성할 수 있다.
또한, 반도체 장치(1)의 제조 방법에서는, 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)이나 콘택트 설치 구조체(10a, 11a, 10b, 11b) 등을 덮도록 층간 절연층(21)을 형성한 후, 콘택트 설치 구조체(10a, 11a, 10b, 11b)의 정상부로부터 제1 선택 게이트 전극(G2a, G2b) 또는 제2 선택 게이트 전극(G3a, G3b) 중 어느 한쪽을 걸쳐서 콘택트 홀을 뚫어 형성하고, 당해 콘택트 홀에 도전 부재를 충전한다.
이에 의해, 본 발명에서는, 콘택트 설치 구조체(10a, 11a, 10b, 11b)의 정상부로부터, 제1 선택 게이트 구조체(5a, 5b) 또는 제2 선택 게이트 구조체(6a, 6b) 중 어느 한쪽을 걸친 콘택트(C5a, C5b, C6a, C6b)를 형성할 수 있어, 당해 콘택트(C5a, C5b, C6a, C6b)에 의해, 메모리 게이트 구조체(4a, 4b)의 상층에 있는 배선층과, 제1 선택 게이트 전극(G2a, G2b) 또는 제2 선택 게이트 전극(G3a, G3b)을 접속할 수 있다.
(4) 제3 포토마스크 가공 공정을 생략한 다른 실시 형태에 의한 제조 방법
전술한 실시 형태에 있어서는, 메모리 회로 영역(ER1)의 가공 전용에 사용하는 전용의 포토마스크로 레지스트를 패터닝하는 전용 포토마스크 공정에 착안하면, 제1 포토마스크 가공 공정, 제2 포토마스크 가공 공정, 제3 포토마스크 가공 공정, 및 선택 게이트 전극 형성용 제4 포토마스크 가공 공정(선택 게이트 전극 형성용 포토마스크 가공 공정)의 합계 4개의 공정을 행하고 있지만, 본 발명은 이것으로 한정되지 않고, 제3 포토마스크 가공 공정에서의 불순물 주입을 행하지 않고 제1 포토마스크 가공 공정, 제2 포토마스크 가공 공정, 및 선택 게이트 전극 형성용 포토마스크 가공 공정(상기 제4 포토마스크 가공 공정에 상당)의 합계 3개의 공정으로 해도 된다.
즉, 제3 포토마스크 가공 공정에서의 불순물 주입을 행하지 않아도, 최종적으로 형성되는 제1 선택 게이트 구조체(5a, 5b) 및 제2 선택 게이트 구조체(6a, 6b)의 임계값 전압(Vth)이 원하는 값으로 되는 경우에는, 제3 포토마스크 가공 공정을 행할 필요가 없어, 당해 제3 포토마스크 가공 공정을 생략할 수 있다.
실제상, 이와 같은 제3 포토마스크 가공 공정을 생략한 제조 방법에서는, 도 8의 (a)에 도시한 바와 같이, 메모리 게이트 구조체(4a, 4b)(도 6의 (b))의 주변을 덮는 측벽 스페이서(27a)를 형성(측벽 스페이서 형성 공정)한 후, 주변 회로 영역(ER2)의 희생 산화막(30a)을 불산 등에 의해 제거하고, 도 8의 (c)에 도시한 바와 같이, 열산화법 등에 의해, 메모리 회로 영역(ER1)의 제1 선택 게이트 전극(G2a, G2b)(도 1) 및 제2 선택 게이트 전극(G3a, G3b)(도 1)의 형성 예정 위치에, 게이트 절연막(25a, 25b)을 형성함과 함께, 주변 회로 영역(ER2)의 로직 게이트 전극(G5, G6)(도 1)의 형성 예정 위치에도, 게이트 절연막(29a, 29b)을 형성한다. 그 후, 전술한 실시 형태의 제조 방법과 마찬가지로, 도 9 내지 도 12에 도시한 제조 공정을 거쳐, 도 1에 도시한 반도체 집적 회로 장치(1)를 제조할 수 있다.
제3 포토마스크 가공 공정을 생략한, 이 실시 형태에서는, 일반적인 주변 회로의 제조 프로세스에 대하여, 포토마스크 3매분의 제조 프로세스를 추가하는 것만으로, 메모리 게이트 전극(G1a, G1b)을 사이에 끼워넣도록 제1 선택 게이트 전극(G2a, G2b) 및 제2 선택 게이트 전극(G3a, G3b)이 배치되고, 또한 제1 선택 게이트 전극(G2a, G2b) 및 제2 선택 게이트 전극(G3a, G3b)을 독립 제어할 수 있는 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)을 내장할 수 있다. 따라서, 제3 포토마스크 가공 공정을 생략한 제조 방법에서는, 전술한 실시 형태에 의한 제조 방법에 비하여 포토마스크를 줄일 수 있는 만큼, 비용 저감을 도모할 수 있다.
(5) 다른 실시 형태
또한, 본 발명은, 본 실시 형태로 한정되는 것이 아니라, 본 발명의 요지 범위 내에서 다양한 변형 실시가 가능하며, 예를 들어 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)의 수나, 주변 회로(18, 19)의 수, 콘택트 설치 구조체(10a, 11a, 10b, 11b)의 수, 선택 게이트 전극 절단부(13, 14, 15, 16)의 수 등은 다양한 수로 해도 되고, 또한, 메모리 웰(W1)이나 로직 웰(W2, W3)의 도전형도 N형 또는 P형 중 어느 것이어도 된다. 또한, 3개 이상의 콘택트 설치 구조체(10a, 11a, …)를 설치하거나, 3개 이상의 선택 게이트 전극 절단부를 설치하여도 된다.
또한, 전술한 실시 형태에 있어서는, 선택 게이트 전극으로서, 비분할의 선택 게이트 전극(Ga, Gb)을, 선택 게이트 전극 절단부(13, 14, 15, 16)에 의해 분단하고, 독립적으로 제어 가능한 제1 선택 게이트 전극(G2a, G2b) 및 제2 선택 게이트 전극(G3a, G3b)을 적용한 경우에 대하여 설명하였다.
그러나, 본 발명은 이것으로 한정되지 않고, 비분할로 일체 형성된 선택 게이트 전극(Ga, Gb)을 분단하지 않고, 메모리 게이트 전극(G1a, G1b)을 주회한 상태의 선택 게이트 전극(Ga, Gb)을, 사이드 월형 게이트 전극으로서, 그대로 사용해도 된다. 이 경우에는, 도 10에 있어서, 예를 들어 2개의 콘택트 설치 구조체(10a, 11a) 중, 1개의 콘택트 설치 구조체(10a)를 선택 게이트 전극(Ga)에 설치하여도 된다. 이와 같은 반도체 장치에서는, 콘택트 설치 구조체(10a)의 정상부로부터 측벽 스페이서(27a) 및 선택 게이트 전극(Ga)까지 걸치도록 콘택트(C5a)를 세워 설치시킴으로써, 1개의 콘택트(C5a)로부터 선택 게이트 전극(Ga)에 대한 전압 인가에 의해, 메모리 게이트 전극(G1a)과는 별도로 선택 게이트 전극(Ga)을 독립 제어할 수 있어, 전술한 실시 형태와 마찬가지로 효과를 얻을 수 있다.
또한, 전술한 실시 형태에 있어서는, 선택 게이트 전극 절단부로서, 선택 게이트 전극(Ga)의 일부를 제거해서 물리적으로 절단시킴으로써, 선택 게이트 전극(Ga)으로부터 제1 선택 게이트 전극(G2a) 및 제2 선택 게이트 전극(G3a)을 형성한 경우에 대하여 설명하였지만, 본 발명은 이것으로 한정되지 않고, 예를 들어 선택 게이트 전극(Ga)과는 역도전형의 역도전형 전극 절단층 또는 진성 반도체층을 갖는 선택 게이트 전극 절단부를 설치하고, 선택 게이트 전극 절단부에 의해, PIN 접합 구조, NIN 접합 구조, PIP 접합 구조, NPN 접합 구조 또는 PNP 접합 구조를 선택 게이트 전극에 형성하여, 선택 게이트 전극을 전기적으로 분리하여 제1 선택 게이트 전극(G2a)과 제2 선택 게이트 전극(G3a)을 형성하도록 해도 된다.
또한, 전술한 실시 형태에 있어서는, 선택 게이트 전극으로서, 메모리 게이트 전극(G1a)과 대향하는 기판 표면의 채널층에 전압을 선택적으로 인가시키는, 제1 선택 게이트 전극(G2a)과 제2 선택 게이트 전극(G3a)을 설치하도록 한 경우에 대하여 설명하였지만, 본 발명은 이것으로 한정되지 않고, 메모리 게이트 전극(G1a)에 대해서, 당해 메모리 게이트 전극(G1a)을 선택하는 기능을 갖는 제1 선택 게이트 전극(G2a) 또는 제2 선택 게이트 전극(G3a) 중 어느 한쪽을 설치하여도 된다.
또한, 전술한 실시 형태에 있어서는, 우선 처음에 메모리 게이트 구조체(4a)를 형성한 반도체 장치(1)에 대하여 설명하였지만, 본 발명은 이것으로 한정되지 않고, 게이트 전극과, 당해 게이트 전극에 측벽에 측벽 스페이서를 통해 사이드 월형 게이트 전극이 형성되는 다양한 반도체 장치 모두에 적용 가능하다.
예를 들어, 메모리 게이트 구조체(4a)에 전하 축적층(EC)을 설치하도록 하였지만, 전하 축적층이 설치되어 있지 않고, 기판 위에 게이트 절연막을 통해 게이트 전극을 갖는 게이트 구조체로 하고, 당해 게이트 전극과 동일한 층으로 이루어지는 분리 게이트 전극을 갖고, 게이트 구조체로부터 전기적으로 분리되어 있는 콘택트 설치 구조체를 설치한 반도체 장치여도 된다. 이 경우, 반도체 장치는, 게이트 구조체로부터 콘택트 설치 구조체에 이르러 연속 설치된 사이드 월 형상의 게이트 전극이 설치되고, 콘택트 설치 구조체의 정상부로부터 측벽 스페이서 및 사이드 월 형상의 게이트 전극까지 걸치도록 콘택트가 세워 설치된 구성으로 된다.
또한, 다른 실시의 형태로서는, 게이트 구조체로부터 콘택트 설치 구조체에 이르러 연속 설치된 사이드 월형 게이트 전극과, 기판 표면과의 사이에 게이트 절연막을 통해 전하 축적층을 설치하여도 된다. 이 경우, 사이드 월형 게이트 전극을 갖는 사이드 월형 게이트 구조체는, 하부 게이트 절연막, 전하 축적층, 상부 게이트 절연막 및 메모리 게이트 전극이 순서대로 적층된 구성을 갖는다. 한편, 측벽에 측벽 스페이서를 통해 사이드 월형 게이트 구조체가 형성되는 게이트 구조체는, 기판 위에 게이트 절연막을 통해 게이트 전극이 배치되고, 콘택트 설치 구조체는, 게이트 전극과 동일한 층의 분리 게이트 전극을 갖는 구성으로 될 수 있다.
또한, 전술한 실시 형태에 있어서, 콘택트 설치 구조체(10a, 11a)나, 선택 게이트 전극 절단부(13, 14) 등에 대해서는, 다양한 위치에 형성하도록 해도 된다.
덧붙여서, 전술한 실시 형태에 있어서, 주변 회로(18, 19)로서는, 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)과 동일 에어리어에 형성되는 감지 증폭기나, 칼럼 디코더, 로우 디코더 등 그 밖의 다양한 주변 회로(직접 주변 회로) 외에, 메모리 셀(3a, 3b, 3c, 3d, 3e, 3f)과는 상이한 에어리어에 형성되는 CPU(Central Processing Unit)나, ASIC(Application-Specific Integrated Circuit), 입출력 회로 등 그 밖의 다양한 주변 회로를 적용해도 된다.
1: 반도체 장치
3a, 3b, 3c, 3d, 3e, 3f: 메모리 셀
4a, 4b: 메모리 게이트 구조체(게이트 구조체)
5a, 5b: 제1 선택 게이트 구조체
6a, 6b: 제2 선택 게이트 구조체
10a, 11a, 10b, 11b: 콘택트 설치 구조체
Ga, Gb: 선택 게이트 전극(사이드 월형 게이트 전극)
G1a, G1b: 메모리 게이트 전극(게이트 전극)
G2a, G2b: 제1 선택 게이트 전극(사이드 월형 게이트 전극)
G3a, G3b: 제2 선택 게이트 전극(사이드 월형 게이트 전극)
G8a, G8b, G9a, G9b: 메모리 게이트 전극(분리 메모리 게이트 전극)
EC: 전하 축적층
20: 소자 분리층(기판)
23a: 하부 게이트 절연막
23b: 상부 게이트 절연막
Rr1a, Rr1b: 레지스트
W1: 메모리 웰(기판)
W2, W3: 로직 웰(기판)

Claims (8)

  1. 게이트 전극이 설치된 게이트 구조체와,
    상기 게이트 전극과 동일한 층으로 이루어지는 분리 게이트 전극을 갖고, 상기 게이트 구조체로부터 전기적으로 분리되어 있는 콘택트 설치 구조체와,
    상기 게이트 구조체의 측벽에 측벽 스페이서를 통해 사이드 월 형상으로 형성되어 있음과 함께, 상기 콘택트 설치 구조체의 측벽에도 상기 측벽 스페이서를 통해 사이드 월 형상으로 형성되고, 상기 게이트 구조체로부터 상기 콘택트 설치 구조체에 이르러 연속 설치된 사이드 월형 게이트 전극과,
    상기 콘택트 설치 구조체의 정상부로부터 상기 측벽 스페이서 및 상기 사이드 월형 게이트 전극까지 걸치도록 세워 설치된 콘택트
    를 구비하는 것을 특징으로 하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 전극의 측벽의 상기 측벽 스페이서와, 해당 측벽 스페이서와 대향 배치된 상기 분리 게이트 전극의 측벽의 상기 측벽 스페이서 사이의 영역에는, 상기 사이드 월형 게이트 전극이 간극 없이 형성되어 있는 것을 특징으로 하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 전극의 측벽과, 상기 분리 게이트 전극의 측벽과의 이격 거리를 Dp로 하고, 상기 게이트 전극의 측벽의 상기 측벽 스페이서로부터의 상기 사이드 월형 게이트 전극의 두께를 Dsw로 하고, 상기 게이트 전극과 상기 사이드 월형 게이트 전극 사이의 상기 측벽 스페이서의 두께를 Dsp로 했을 때, Dp<(2×Dsp)+(2×Dsw)의 관계가 성립되는 것을 특징으로 하는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 게이트 전극이 메모리 게이트 전극이며,
    상기 게이트 구조체는, 하부 게이트 절연막, 전하 축적층, 상부 게이트 절연막, 및 상기 메모리 게이트 전극이 순서대로 적층된 메모리 게이트 구조체이며,
    상기 콘택트 설치 구조체는, 적어도 상기 전하 축적층과, 상기 상부 게이트 절연막과, 상기 메모리 게이트 전극과 동일한 층으로 이루어지는 분리 메모리 게이트 전극이 순서대로 적층된 구성을 갖고, 상기 메모리 게이트 구조체로부터 전기적으로 분리되어 있으며,
    상기 사이드 월형 게이트 전극은, 상기 메모리 게이트 구조체를 선택하는 기능을 갖는 선택 게이트 전극인 것을 특징으로 하는, 반도체 장치.
  5. 제4항에 있어서,
    상기 선택 게이트 전극은, 상기 메모리 게이트 전극의 하나의 측벽의 상기 측벽 스페이서를 따라 사이드 월 형상으로 형성된 제1 선택 게이트 전극과, 상기 메모리 게이트 전극의 다른 측벽의 상기 측벽 스페이서에 사이드 월 형상으로 형성된 제2 선택 게이트 전극으로 구성되어 있으며, 상기 제1 선택 게이트 전극과 상기 제2 선택 게이트 전극이 전기적으로 분리되어 있는 것을 특징으로 하는, 반도체 장치.
  6. 게이트 전극을 구비한 게이트 구조체와, 적어도 상기 게이트 전극과 동일한 층으로 이루어지는 분리 게이트 전극을 갖고, 또한 상기 게이트 구조체로부터 전기적으로 분리된 콘택트 설치 구조체를 형성하는 콘택트 설치 구조체 형성 공정과,
    상기 게이트 구조체 및 상기 콘택트 설치 구조체의 각 측벽을 따라 측벽 스페이서를 형성하는 측벽 스페이서 형성 공정과,
    상기 측벽 스페이서로 측벽이 덮인 상기 게이트 구조체 및 상기 콘택트 설치 구조체를 덮도록 도전층을 형성한 후, 해당 도전층을 에치 백함으로써, 상기 게이트 구조체로부터 상기 콘택트 설치 구조체의 각 측벽에 상기 측벽 스페이서를 통해 사이드 월 형상으로 연속 설치된 사이드 월형 게이트 전극을 형성하는 사이드 월형 게이트 전극 형성 공정과,
    상기 콘택트 설치 구조체의 정상부로부터 상기 사이드 월형 게이트 전극까지 걸치도록 해서 세워 설치한 콘택트를 형성하는 콘택트 형성 공정
    을 구비하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  7. 기판 위에 하부 게이트 절연막, 전하 축적층, 상부 게이트 절연막, 및 메모리 게이트 전극의 순으로 각각 층 형상으로 적층시킨 후에 패터닝함으로써, 상기 하부 게이트 절연막, 상기 전하 축적층, 상기 상부 게이트 절연막, 및 상기 메모리 게이트 전극이 순서대로 적층된 메모리 게이트 구조체를 형성함과 함께, 적어도 상기 전하 축적층과, 상기 상부 게이트 절연막과, 상기 메모리 게이트 전극과 동일한 층으로 이루어지는 분리 메모리 게이트 전극이 순서대로 적층되고, 상기 메모리 게이트 구조체로부터 전기적으로 분리된 콘택트 설치 구조체를 형성하는 콘택트 설치 구조체 형성 공정과,
    상기 메모리 게이트 구조체 및 상기 콘택트 설치 구조체의 각 측벽을 따라 측벽 스페이서를 형성하는 측벽 스페이서 형성 공정과,
    상기 측벽 스페이서로 측벽이 덮인 상기 메모리 게이트 구조체 및 상기 콘택트 설치 구조체를 덮도록 도전층을 형성한 후, 해당 도전층을 에치 백함으로써, 상기 메모리 게이트 구조체로부터 상기 콘택트 설치 구조체의 각 측벽에 상기 측벽 스페이서를 통해 연속 설치된 사이드 월 형상의 선택 게이트 전극을 형성하는 선택 게이트 전극 형성 공정과,
    상기 콘택트 설치 구조체의 정상부로부터 상기 선택 게이트 전극까지 걸치도록 해서 세워 설치한 콘택트를 형성하는 콘택트 형성 공정
    을 구비하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 콘택트 설치 구조체 형성 공정에서는, 상기 콘택트 설치 구조체를 2개 이상 형성하고,
    상기 선택 게이트 전극 형성 공정에서는, 상기 선택 게이트 전극으로서,
    하나의 상기 콘택트 설치 구조체 및 상기 메모리 게이트 구조체에 상기 측벽 스페이서를 통해 연속 설치한 사이드 월 형상의 제1 선택 게이트 전극과, 다른 상기 콘택트 설치 구조체 및 상기 메모리 게이트 구조체에 상기 측벽 스페이서를 통해 연속 설치하고, 또한 상기 제1 선택 게이트 전극과 전기적으로 분리된 사이드 월 형상의 제2 선택 게이트 전극이 형성되고,
    상기 콘택트 형성 공정에서는, 하나의 상기 콘택트 설치 구조체의 정상부로부터 상기 제1 선택 게이트 전극까지 걸치도록 해서 세워 설치한 하나의 상기 콘택트와, 다른 상기 콘택트 설치 구조체의 정상부로부터 상기 제2 선택 게이트 전극까지 걸치도록 해서 세워 설치한 다른 상기 콘택트를 형성하는
    것을 특징으로 하는, 반도체 장치의 제조 방법.
KR1020177012617A 2014-10-15 2015-10-06 반도체 장치 및 그 제조 방법 KR101824376B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014211098 2014-10-15
JPJP-P-2014-211098 2014-10-15
PCT/JP2015/078336 WO2016060014A1 (ja) 2014-10-15 2015-10-06 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20170070123A true KR20170070123A (ko) 2017-06-21
KR101824376B1 KR101824376B1 (ko) 2018-01-31

Family

ID=55746561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177012617A KR101824376B1 (ko) 2014-10-15 2015-10-06 반도체 장치 및 그 제조 방법

Country Status (7)

Country Link
JP (1) JP5956093B1 (ko)
KR (1) KR101824376B1 (ko)
CN (1) CN107112237B (ko)
IL (1) IL251714B (ko)
SG (1) SG11201703063YA (ko)
TW (1) TWI610418B (ko)
WO (1) WO2016060014A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5905630B1 (ja) * 2015-08-13 2016-04-20 株式会社フローディア 半導体集積回路装置の製造方法、および半導体集積回路装置
JP7026537B2 (ja) * 2018-03-07 2022-02-28 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN114068726B (zh) * 2021-11-23 2023-12-08 武汉新芯集成电路制造有限公司 Pip电容器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4773073B2 (ja) * 2004-08-11 2011-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100936627B1 (ko) * 2008-12-24 2010-01-13 주식회사 동부하이텍 플래시 메모리 소자 및 이의 제조 방법
JP5638679B2 (ja) 2009-01-15 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2010082328A1 (ja) * 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5404149B2 (ja) 2009-04-16 2014-01-29 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR101979299B1 (ko) 2012-12-26 2019-09-03 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법

Also Published As

Publication number Publication date
TWI610418B (zh) 2018-01-01
JPWO2016060014A1 (ja) 2017-04-27
IL251714B (en) 2018-06-28
JP5956093B1 (ja) 2016-07-20
SG11201703063YA (en) 2017-06-29
IL251714A0 (en) 2017-06-29
CN107112237A (zh) 2017-08-29
KR101824376B1 (ko) 2018-01-31
CN107112237B (zh) 2019-02-15
TW201622105A (zh) 2016-06-16
WO2016060014A1 (ja) 2016-04-21

Similar Documents

Publication Publication Date Title
US11127730B2 (en) Semiconductor devices
US9053977B2 (en) Nonvolatile memory device with vertical semiconductor pattern between vertical source lines
US20200161339A1 (en) Semiconductor device
KR101824376B1 (ko) 반도체 장치 및 그 제조 방법
JP5422252B2 (ja) 半導体装置の製造方法
WO2014181819A1 (ja) 半導体装置
TWI610371B (zh) 半導體積體電路裝置之製造方法、及半導體積體電路裝置
KR101815431B1 (ko) 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치
KR101851911B1 (ko) 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치
US20130049094A1 (en) Non-volatile memory device and method for fabricating the same
KR20210099348A (ko) 반도체 장치

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant