TWI610371B - 半導體積體電路裝置之製造方法、及半導體積體電路裝置 - Google Patents

半導體積體電路裝置之製造方法、及半導體積體電路裝置 Download PDF

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櫻井良多郎
品川裕
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Description

半導體積體電路裝置之製造方法、及半導體積體電路裝置
本發明係關於半導體積體電路裝置之製造方法、及半導體積體電路裝置。
以往考慮於記憶體閘極電極之一側壁隔著由絕緣構件而成之側壁間隔件形成側壁狀之選擇閘極電極之記憶體單元(例如，參照專利文獻1)。又，近年來，亦考慮隔著側壁間隔件將記憶體閘極電極配置於第1選擇閘極電極及第2選擇閘極電極間，且可獨立控制第1選擇閘極電極及第2選擇閘極電極的記憶體單元。此種記憶體單元於設置有記憶體閘極電極之記憶體閘極構造體中亦設置電荷累積層，藉由將電荷注入該電荷累積層可寫入資料、或藉由抽出電荷累積層內之電荷可消去資料。
實際上，於後者之記憶體單元中，於將電荷注入於電荷累積層之情形時，以包含第2選擇閘極電極之第2選擇閘極構造體遮斷源極電壓，且經由包含第1選擇閘極電極之第1選擇閘極構造體對記憶體閘極構造體之通道層施加低電壓之位元電壓。此時，於記憶體閘極構造體，對記憶體閘極電極施加高電壓之記憶體閘極電壓，藉由位元電壓與記憶體閘極電壓之電壓差所產生之量子穿隧效應可將電荷注入於電 荷累積層。
於將此種構成之記憶體單元矩陣狀配置之半導體積體電路裝置中，被施加高電壓之記憶體閘極電壓之記憶體閘極線由複數個記憶體單元共用。因此，當為了將電荷注入於一個記憶體單元之電荷累積層而將高電壓之記憶體閘極電壓施加於記憶體閘極線時，於共用該記憶體閘極線之其他記憶體單元中，即便於不對電荷累積層注入電荷時，亦會對記憶體閘極電極施加高電壓之記憶體閘極電壓。
因此，於該情形時，於不使電荷注入於電荷累積層之記憶體單元，以連接於源極線之第2選擇閘極構造體遮斷向通道層施加電壓，且藉由第1選擇閘極構造體，將來自位元線之高電壓之位元電壓施加於記憶體閘極構造體之通道層。藉此，於將高電壓之記憶體閘極電壓施加於記憶體閘極電極之記憶體閘極構造體中，由於將高電壓之位元電壓施加於通道層，故記憶體閘極電極與通道層之電壓差減小，其結果，不會產生量子穿隧效應故無法將電荷注入於電荷累積層。
且，如此矩陣狀配置之複數個記憶體單元係利用一般半導體製造製程的使用光罩加工抗蝕劑之光微影技術，藉由該抗蝕劑加工導電層等而製造第1選擇閘極構造體、或第2選擇閘極構造體、記憶體閘極構造體。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-129816號公報
然而，於此種半導體積體電路裝置，除了矩陣狀配置之複數個記憶體單元以外，例如可設置CPU(Central Processing Unit：中央處理單元)、或ASIC(Application-Specific Integrated Circuit：特殊應用積體 電路)、感測器放大器、行解碼器、列解碼器、輸入輸出電路等周邊電路。因此，於藉由半導體製造過程製造矩陣狀配置之複數個記憶體單元時，必須追加與製造周邊電路之半導體製造製程不同之記憶體單元的半導體製造製程。
尤其，於如上述之記憶體單元中，由於具有可獨立控制第1選擇閘極電極與第2選擇閘極電極之特殊構成，故相應地需要將使用僅加工記憶體電路區域之專用光罩之專用光罩步驟追加至以往之僅加工記憶體電路區域的專用光罩步驟，且有導致製造成本增加之問題。
因此，本發明係考慮以上之點而完成者，目的在於提供一種可降低製造成本之半導體積體電路裝置之製造方法、及半導體積體電路裝置。
為了解決上述課題，本發明之半導體積體電路裝置之製造方法之特徵在於其係製造包含下述區域之半導體積體電路裝置者：記憶體電路區域，其形成有隔著側壁間隔件將記憶體閘極構造體配置於具有第1選擇閘極電極之第1選擇閘極構造體、與具有第2選擇閘極電極之第2選擇閘極構造體之間的記憶體單元；及周邊電路區域，其形成有周邊電路之邏輯閘極構造體；且該製造方法包含下述步驟：側壁間隔件形成步驟，其將以下部閘極絕緣膜、電荷累積層、上部閘極絕緣膜、及記憶體閘極電極之順序積層之上述記憶體閘極構造體形成於上述記憶體電路區域後，以覆蓋上述記憶體閘極構造體之方式形成上述側壁間隔件；導電層形成步驟，其於形成有上述記憶體閘極構造體之上述記憶體電路區域、與上述周邊電路區域，依序積層閘極絕緣膜及導電層；邏輯閘極構造體形成步驟，其使用藉由光罩圖案化之抗蝕劑而圖案化上述周邊電路區域之上述導電層，藉此於上述閘極絕緣膜上形成上述邏輯閘極構造體之邏輯閘極電極，且原狀利用上述抗蝕劑， 亦去除上述記憶體電路區域之位於上述側壁間隔件周邊之複數個選擇閘極電極切斷預定區域的上述導電層一部分；及導電層圖案化步驟，其使用藉由光罩圖案化之抗蝕劑，覆蓋上述周邊電路區域，且回蝕上述記憶體電路區域之上述導電層，藉此，去除殘存於上述選擇閘極電極切斷預定區域之上述導電層，且使上述導電層沿著上述側壁間隔件殘存，形成側壁狀之上述第1選擇閘極電極、及於上述選擇閘極電極切斷預定區域與上述第1選擇閘極電極電性分離之側壁狀的上述第2選擇閘極電極。
又，本發明之半導體積體電路裝置之特徵在於包括：記憶體電路區域，其形成有隔著側壁間隔件將記憶體閘極構造體配置於具有第1選擇閘極電極之第1選擇閘極構造體、與具有第2選擇閘極電極之第2選擇閘極構造體之間的記憶體單元；及周邊電路區域，其形成周邊電路之邏輯閘極構造體；且上述邏輯閘極構造體具有將自與上述第1選擇閘極電極及上述第2選擇閘極電極相同之導電層形成之邏輯閘極電極形成於閘極絕緣膜上的構成，上述記憶體閘極構造體具有依序積層下部閘極絕緣膜、電荷累積層、上部閘極絕緣膜、及記憶體閘極電極之構成，上述第1選擇閘極電極及上述第2選擇閘極電極沿著上述記憶體閘極電極側壁之上述側壁間隔件形成為側壁狀，且上述第1選擇閘極電極及上述第2選擇閘極電極藉由非形成之複數個選擇閘極電極切斷部電性分離。
根據本發明，於形成周邊電路區域之邏輯閘極電極之光罩步驟時，藉由亦預先去除記憶體電路區域之選擇閘極電極切斷預定區域之一部分導電層，其後，於回蝕記憶體電路區域之導電層而形成第1選擇閘極電極及第2選擇閘極電極時，亦去除殘存於選擇閘極電極切斷預定區域之導電層可形成使第1選擇閘極電極及第2選擇閘極電極電性 分離之選擇閘極電極切斷部。藉此，於半導體積體電路裝置中，在製造過程中，於形成可獨立控制之第1選擇閘極電極及第2選擇閘極電極時，除了以往之僅加工記憶體電路區域之專用光罩步驟以外，無須多追加與其不同之進而用以使第1選擇閘極電極與第2選擇閘極電極電性分離之專用光罩步驟，相應地可降低製造成本。
1‧‧‧半導體積體電路裝置
3a‧‧‧記憶體單元
3b‧‧‧記憶體單元
3c‧‧‧記憶體單元
3d‧‧‧記憶體單元
3e‧‧‧記憶體單元
3f‧‧‧記憶體單元
4a‧‧‧記憶體閘極構造體
4b‧‧‧記憶體閘極構造體
5a‧‧‧第1選擇閘極構造體
5b‧‧‧第1選擇閘極構造體
6a‧‧‧第2選擇閘極構造體
6b‧‧‧第2選擇閘極構造體
7a‧‧‧邏輯閘極構造體
7b‧‧‧邏輯閘極構造體
10a‧‧‧接觸形成導電層
10b‧‧‧接觸形成導電層
11a‧‧‧接觸形成導電層
11b‧‧‧接觸形成導電層
13‧‧‧選擇閘極電極切斷部
13a‧‧‧選擇閘極電極切斷預定區域
14‧‧‧選擇閘極電極切斷部
14a‧‧‧選擇閘極電極切斷預定區域
15‧‧‧選擇閘極電極切斷部
15a‧‧‧選擇閘極電極切斷預定區域
16‧‧‧選擇閘極電極切斷部
16a‧‧‧選擇閘極電極切斷預定區域
17a‧‧‧基台部
17b‧‧‧跨上部
17c‧‧‧接點設置面
18‧‧‧周邊電路
19‧‧‧周邊電路
20‧‧‧元件分離層
21‧‧‧絕緣層
23a‧‧‧下部閘極絕緣膜
23b‧‧‧上部閘極絕緣膜
25a‧‧‧閘極絕緣膜
25b‧‧‧閘極絕緣膜
27a‧‧‧側壁間隔件
27b‧‧‧絕緣壁
27c‧‧‧側壁間隔件
29a‧‧‧閘極絕緣膜
29b‧‧‧閘極絕緣膜
30‧‧‧凹部
30a‧‧‧犧牲氧化膜
30b‧‧‧保護絕緣層
30c‧‧‧保護絕緣膜
35‧‧‧記憶體閘極電極用導電層
37‧‧‧導電層
37a‧‧‧殘存導電層
40‧‧‧缺損部
A-A'‧‧‧線
B-B'‧‧‧線
C-C'‧‧‧線
C1‧‧‧接點
C2‧‧‧接點
C3‧‧‧接點
C4a‧‧‧接點
C4b‧‧‧接點
C5‧‧‧接點
C6‧‧‧接點
C8‧‧‧接點
C9‧‧‧接點
C10‧‧‧接點
C12‧‧‧接點
C13‧‧‧接點
C14‧‧‧接點
D1‧‧‧源極區域
D1a‧‧‧延伸區域
D2‧‧‧汲極區域
D2a‧‧‧延伸區域
D2b‧‧‧延伸區域
D3‧‧‧源極區域
D3a‧‧‧延伸區域
D4‧‧‧雜質擴散區域
D4a‧‧‧延伸區域
D5‧‧‧雜質擴散區域
D5a‧‧‧延伸區域
D6‧‧‧雜質擴散區域
D6a‧‧‧延伸區域
D7‧‧‧雜質擴散區域
D7a‧‧‧延伸區域
EC‧‧‧電荷累積層
ER1‧‧‧記憶體電路區域
ER2‧‧‧周邊電路區域
ER11‧‧‧記憶體單元區域
ER12‧‧‧閘極接觸．切斷區域
ER13‧‧‧閘極接觸．切斷區域
ETa‧‧‧N型延伸區域
ETb‧‧‧P型延伸區域
G1a‧‧‧記憶體閘極電極
G1b‧‧‧記憶體閘極電極
G2a‧‧‧第1選擇閘極電極
G2b‧‧‧第1選擇閘極電極
G3a‧‧‧第2選擇閘極電極
G3b‧‧‧第2選擇閘極電極
G5‧‧‧邏輯閘極電極
G6‧‧‧邏輯閘極電極
H1‧‧‧開口部
H2‧‧‧開口部
H3‧‧‧開口部
H4‧‧‧開口部
Rm1‧‧‧抗蝕劑
Rm2‧‧‧抗蝕劑
Rm3‧‧‧抗蝕劑
Rm4‧‧‧抗蝕劑
Rm4a‧‧‧抗蝕劑
Rm4b‧‧‧抗蝕劑
Rr1a‧‧‧抗蝕劑
Rr1b‧‧‧抗蝕劑
S‧‧‧半導體基板
SC‧‧‧矽化物
SW‧‧‧側壁
W1‧‧‧記憶體井
W2‧‧‧邏輯井
W3‧‧‧邏輯井
圖1係顯示藉由本發明之製造方法製造之半導體積體電路裝置之平面佈局的概略圖。
圖2係顯示圖1之A-A'部分之側剖面構成之剖視圖。
圖3係顯示圖1之B-B'部分之側剖面構成之剖視圖。
圖4係顯示圖1之C-C'部分之側剖面構成之剖視圖。
圖5A係顯示半導體積體電路裝置之製造步驟(1)之概略圖，圖5B係顯示半導體積體電路裝置之製造步驟(2)之概略圖，圖5C係顯示半導體積體電路裝置之製造步驟(3)之概略圖。
圖6A係顯示半導體積體電路裝置之製造步驟(4)之概略圖，圖6B係顯示半導體積體電路裝置之製造步驟(5)之概略圖，圖6C係顯示半導體積體電路裝置之製造步驟(6)之概略圖。
圖7A係顯示半導體積體電路裝置之製造步驟(7)之概略圖，圖7B係顯示半導體積體電路裝置之製造步驟(8)之概略圖，圖7C係顯示半導體積體電路裝置之製造步驟(9)之概略圖。
圖8係顯示半導體積體電路裝置之製造步驟(10)之概略圖。
圖9係顯示對圖1所示之完成時之半導體積體電路裝置之平面佈局，配置形成選擇閘極電極切斷預定區域之殘存導電層及邏輯閘極電極時所使用之抗蝕劑時之平面佈局的概略圖。
圖10A係顯示半導體積體電路裝置之製造步驟(11)之概略圖，圖10B係顯示半導體積體電路裝置之製造步驟(12)之概略圖。
圖11係顯示對圖1所示之完成時之半導體積體電路裝置之平面佈局，配置形成第1選擇閘極電極、第2選擇閘極電極、選擇閘極電極切斷部及接觸形成導電層時所使用之抗蝕劑時之平面佈局的概略圖。
圖12A係顯示半導體積體電路裝置之製造步驟(13)之概略圖，圖12B係顯示半導體積體電路裝置之製造步驟(14)之概略圖，圖12C係顯示半導體積體電路裝置之製造步驟(15)之概略圖。
以下，對用以實施本發明之形態進行說明。另，說明設為以下所示之順序。
<1.藉由本發明之製造方法製造之半導體積體電路裝置之構成>
1-1.半導體積體電路裝置之平面佈局
1-2.半導體積體電路裝置各部位之剖面構成
1-3.資料之寫入方法
<2.半導體積體電路裝置之製造方法>
<3.作用及效果>
<4.省略第3光罩加工步驟之其他實施形態之製造方法>
<5.其他實施形態>
(1)藉由本發明之製造方法製造之半導體積體電路裝置之構成
(1-1)半導體積體電路裝置之平面佈局
圖1係顯示藉由本發明之製造方法製造之完成時之半導體積體電路裝置1之平面佈局的概略圖，以形成於記憶體電路區域ER1之記憶體閘極構造體4a、4b、第1選擇閘極構造體5a、5b及第2選擇閘極構造體6a、6b之平面佈局、與形成於周邊電路區域ER2之邏輯閘極構造體7a、7b之平面佈局為中心進行圖示。另，於圖1中，關於後述之形成於記憶體閘極構造體4a、4b之側壁之側壁間隔件、或形成於第1選擇閘極構造體5a、5b及第2選擇閘極構造體6a、6b之側壁、形成於記憶 體井W1及邏輯井W2、W3之元件分離層等則予以省略。
於該情形時，半導體積體電路裝置1係於未圖示之半導體基板上具有記憶體電路區域ER1與周邊電路區域ER2，例如將P型記憶體井W1形成於記憶體電路區域ER1，將P型邏輯井W2與N型邏輯井W3形成於周邊電路區域ER2。
又，於記憶體電路區域ER1，具有於閘極接觸．切斷區域ER12、ER13間設置記憶體單元區域ER11，並將複數個記憶體單元3a、3b、3c、3d、3e、3f矩陣狀地配置於該記憶體單元區域ER11之構成。另，由於該等記憶體單元3a、3b、3c、3d、3e、3f全部具有相同之構成，故此處主要著眼於配置於A-A'部分之記憶體單元3a、3b於以下進行說明。
於該情形時，記憶體單元3a具有隔著側壁間隔件(未圖示)將記憶體閘極構造體4a配置於第1選擇閘極構造體5a及第2選擇閘極構造體6a之間的構成。於該實施形態之情形時，形成第1行記憶體單元3a、3c、3e之一記憶體閘極構造體4a、與形成另外第2行記憶體單元3b、3d、3f之另一記憶體閘極構造體4b形成為直線狀，並以互相並行之方式配置。另，於記憶體閘極構造體4a(4b)，立設有連接於記憶體閘極線(未圖示)之接點C4a(C4b)，並可自該記憶體閘極線經由接點C4a(C4b)施加特定之記憶體閘極電壓。
於記憶體單元區域ER11，直線狀地形成具有第1選擇閘極電極G2a(G2b)之第1選擇閘極構造體5a(5b)、具有第2選擇閘極電極G3a(G3b)之第2選擇閘極構造體6a(6b)，該等第1選擇閘極構造體5a(5b)及第2選擇閘極構造體6a(6b)以與具有記憶體閘極電極G1a(G1b)之記憶體閘極構造體4a(4b)並行之方式配置。第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)沿著記憶體閘極電極G1a(G1b)側壁之側壁間隔件形成為側壁狀，且配置於環繞記憶體閘極電極 G1a(G1b)之同一環繞線上，第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)藉由非形成之複數個選擇閘極電極切斷部13、14(15、16)電性分離。
又，於該記憶體單元區域ER11之記憶體井W1之表面(基板表面)，隔開特定間隔左右對稱地形成有2個源極區域D1、D3，於該等源極區域D1、D3間形成有複數個汲極區域D2。於該情形時，於記憶體單元區域ER11，將記憶體閘極構造體4a配置於第1選擇閘極構造體5a及第2選擇閘極構造體6a間之第1行記憶體單元3a、3c、3e形成於一源極區域D1與汲極區域D2之間，另一方面，將記憶體閘極構造體4b配置於第2選擇閘極構造體6b及第1選擇閘極構造體5b間之第2行記憶體單元3b、3d、3f形成於該汲極區域D2與另一源極區域D3之間，且左右對稱地形成記憶體單元3a、3c、3e及記憶體單元3b、3d、3f。
實際上，形成於記憶體井W1表面之一源極區域D1沿著一第1選擇閘極構造體5a而形成，並配合第1行記憶體單元3a、3c、3e之形成位置，形成至與該第1選擇閘極構造體5a鄰接之區域，且由一行排列之複數個記憶體單元3a、3c、3e共用。於源極區域D1，立設有連接於源極線(未圖示)之接點C1，且可自該源極線經由接點C1施加特定之源極電壓。
又，第2選擇閘極構造體6a、6b間之形成於記憶體井W1表面之複數個汲極區域D2係配合相鄰之記憶體單元3a、3b(3c、3d、3e、3f)之形成位置，分別形成於與第2選擇閘極構造體6a、6b鄰接之區域，且相鄰之記憶體單元3a、3b(3c、3d、3e、3f)可共用1個汲極區域D2。於各汲極區域D2，立設有連接於位元線(未圖示)之接點C2，且可自該位元線經由接點C2施加特定之位元電壓。另，未圖示之位元線在圖1中，由在列方向排列之每個記憶體單元3a、3b(3c、3d)(3e、3f)共用，且可對各列之記憶體單元3a、3b(3c、3d)(3e、3f)以列單位統一 地施加特定之位元電壓。
再者，形成於記憶體井W1表面之另一源極區域D3與一源極區域D1左右對稱地形成，且與一源極區域D1同樣，形成至與另一第1選擇閘極構造體5b鄰接之區域，由第2行記憶體單元3b、3d、3f共用。另，於該源極區域D3，立設有接點C3，與一源極區域D1同樣，將源極線連接於接點C3。如此，對配置於記憶體單元區域ER11之記憶體單元3a、3b、3c、3d、3e、3f，可經由接點C1、C3統一地施加相同之源極電壓。
於與記憶體單元區域ER11鄰接之一閘極接觸．切斷區域ER12、與同樣與記憶體單元區域ER11鄰接之另一閘極接觸．切斷區域ER13，在記憶體單元區域ER11中並行之2條記憶體閘極電極G1a、G1b保持直線狀延伸並行，且可將該記憶體閘極電極G1a、G1b之一端配置於一閘極接觸．切斷區域ER12，將該記憶體閘極電極G1a、G1b之另一端配置於另一閘極接觸．切斷區域ER13。
於該實施形態之情形時，由於左右對稱地形成構成第1行記憶體單元3a、3c、3e之第1選擇閘極電極G2a、記憶體閘極電極G1a、及第2選擇閘極電極G3a、與構成第2行記憶體單元3b、3d、3f之第2選擇閘極電極G3b、記憶體閘極電極G1b、及第1選擇閘極電極G2b，故此處著眼於構成第1行記憶體單元3a、3c、3e之第1選擇閘極電極G2a、記憶體閘極電極G1a、及第2選擇閘極電極G3a，於以下對閘極接觸．切斷區域ER12、ER13進行說明。
於該情形時，於一閘極接觸．切斷區域ER12，於自記憶體單元區域ER11延伸之第1選擇閘極電極G2a之特定位置設置有接觸形成導電層10a，且設置使該第1選擇閘極電極G2a及第2選擇閘極電極G3a斷絕之選擇閘極電極切斷部13。
於該實施形態之情形時，於一閘極接觸．切斷區域ER12，於第1選 擇閘極電極G2a之中途位置形成有接觸形成導電層10a。實際上，於一閘極接觸．切斷區域ER12中，朝向自記憶體單元區域ER11遠離之方向，第1選擇閘極電極G2a自接觸形成導電層10a延伸，其後，第1選擇閘極電極G2a以包圍一記憶體閘極電極G1a之一端之方式折返，並將該第1選擇閘極電極G2a之末端配置於成對之第2選擇閘極電極G3a側。
又，於一閘極接觸．切斷區域ER12，亦設置有自記憶體單元區域ER11延伸之第2選擇閘極電極G3a之末端，將第1選擇閘極電極G2a之末端、與第2選擇閘極電極G3a之末端於同一直線上設特定距離而對向配置，且設置有將第1選擇閘極電極G2a與第2選擇閘極電極G3a斷絕之選擇閘極電極切斷部13。
此處，接觸形成導電層10a具有立設有連接於第1選擇閘極線(未圖示)之接點C6之構成，於自該第1選擇閘極線經由接點C6施加特定之第1選擇閘極電壓時，可直接將該第1選擇閘極電壓僅施加於第1選擇閘極電極G2a。
另一方面，於另一閘極接觸．切斷區域ER13，於自記憶體單元區域ER11延伸之第2選擇閘極電極G3a之特定位置設置有接觸形成導電層11a，且設置有斷絕該第1選擇閘極電極G2a及第2選擇閘極電極G3a之選擇閘極電極切斷部14。
於該實施形態之情形時，於另一閘極接觸．切斷區域ER13中，朝向自記憶體單元區域ER11遠離之方向，第2選擇閘極電極G3a自接觸形成導電層11a延伸，其後，該第2選擇閘極電極G3a以包圍一記憶體閘極電極G1a之另一端之方式折返，並將該第2選擇閘極電極G3a之末端配置於成對之第1選擇閘極電極G2a側。
於另一閘極接觸．切斷區域ER13，亦設置有自記憶體單元區域ER11延伸之第1選擇閘極電極G2a之末端，將第1選擇閘極電極G2a之 末端、與第2選擇閘極電極G3a之末端於同一直線上設特定距離而對向配置，且設置有將第1選擇閘極電極G2a與第2選擇閘極電極G3a斷絕之選擇閘極電極切斷部14。
此處，接觸形成導電層11a具有立設有連接於第2選擇閘極線(未圖示)之接點C5之構成，於自該第2選擇閘極線經由接點C5施加特定之第2選擇閘極電壓時，可直接將該第2選擇閘極電壓僅施加於第2選擇閘極電極G3a。
如此，於記憶體電路區域ER1中，藉由選擇閘極電極切斷部13、14電性分離連設於一接觸形成導電層10a之第1選擇閘極電極G2a、與和另一接觸形成導電層11a連設之第2選擇閘極電極G3a，且構成為可獨立控制第1選擇閘極電極G2a及第2選擇閘極電極G3a。
附帶一提，閘極接觸．切斷區域ER12、ER13之第2行側之第2選擇閘極電極G3b、記憶體閘極電極G1b、及第1選擇閘極電極G2b，具有與上述第1行側之第1選擇閘極電極G2a、記憶體閘極電極G1a、及第2選擇閘極電極G3a相同之構成。然而，於以下之方面不同：於一閘極接觸．切斷區域ER12，於第2選擇閘極電極G3b之特定位置設置有接觸形成導電層11b，進而於第1選擇閘極電極G2b側，設置有使第1選擇閘極電極G2b及第2選擇閘極電極G3b斷絕之選擇閘極電極切斷部15。
又，不同處在於於另一閘極接觸．切斷區域ER13，於第1選擇閘極電極G2b之特定位置設置有接觸形成導電層10b，進而於第2選擇閘極電極G3b側，設置有使第1選擇閘極電極G2b及第2選擇閘極電極G3b斷絕之選擇閘極電極切斷部16。
因此，第2選擇閘極電極G3b、記憶體閘極電極G1b、及第1選擇閘極電極G2b亦藉由設置於連設有一接觸形成導電層10b之第1選擇閘極電極G2b、與連設有另一接觸形成導電層11b之第2選擇閘極電極G3b之間的選擇閘極電極切斷部15、16，將第1選擇閘極電極G2b及第 2選擇閘極電極G3b電性分離，構成為可獨立控制第1選擇閘極電極G2b及第2選擇閘極電極G3b。
接著，對上述構成之鄰接於記憶體電路區域ER1之周邊電路區域ER2進行說明。另，於該實施形態之情形時，周邊電路區域ER2配置於與記憶體電路區域ER1中之記憶體單元區域ER11鄰接之位置，但本發明不限定於此，可設置於與一閘極接觸．切斷區域ER12鄰接之位置、或與另一閘極接觸．切斷區域ER13鄰接之位置、或與記憶體單元區域ER11及閘極接觸．切斷區域ER12之間鄰接之位置等各種位置。
實際上，於周邊電路區域ER2，形成有複數個周邊電路18、19。周邊電路18例如具有形成於P型邏輯井W2之N型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體構造。於該情形時，於邏輯井W2，形成有邏輯閘極構造體7a，且可經由接點C8對邏輯閘極構造體7a施加特定之邏輯閘極電壓。
又，於該邏輯井W2，以隔著邏輯閘極構造體7a之方式於與該邏輯閘極構造體7a鄰接之區域形成雜質擴散區域D4、D5，於一雜質擴散區域D4立設有接點C9，且於另一雜質擴散區域D5立設有另一接點C10。
另一方面，另一周邊電路19例如具有形成於N型邏輯井W3之P型MOS電晶體構造。於該情形時，於邏輯井W3，形成有邏輯閘極構造體7b，且可經由接點C12對邏輯閘極構造體7b施加特定之邏輯閘極電壓。
又，於該邏輯井W3，亦以隔著邏輯閘極構造體7b之方式於與該邏輯閘極構造體7B鄰接之區域形成雜質擴散區域D6、D7，於一雜質擴散區域D6立設有接點C13，且於另一雜質擴散區域D7立設有另一接點C14。
(1-2)半導體積體電路裝置各部位之剖面構成
圖2係顯示圖1之A-A'部分之側剖面構成，即顯示設置於記憶體單元區域ER11之記憶體單元3a、3b、與設置於周邊電路區域ER2之周邊電路18、19之側剖面構成的剖視圖。於該情形時，於半導體積體電路裝置1，設置有半導體基板S，且於記憶體電路區域ER1之半導體基板S上形成有記憶體井W1，於周邊電路區域ER2之半導體基板S上形成有邏輯井W2、W3。
於該實施形態之情形時，於記憶體井W1，於A-A'部分配置有2個記憶體單元3a、3b，於該等記憶體單元3a、3b間之表面，形成立設有接點C2之汲極區域D2。另，記憶體單元3a、3b係左右對稱地形成，但由於具有相同構成，故此處著眼於一記憶體單元3a於以下進行說明。
記憶體單元3a例如將形成N型電晶體構造之記憶體閘極構造體4a、形成N型MOS電晶體構造之第1選擇閘極構造體5a、及同樣形成N型MOS電晶體構造之第2選擇閘極構造體6a形成於記憶體井W1。
實際上，於記憶體井W1之表面，隔開特定距離形成源極區域D1與汲極區域D2，來自源極線之源極電壓經由接點C1(圖1)施加於源極區域D1，來自位元線之位元電壓可經由接點C2施加於汲極區域D2。另，於該實施形態之情形時，源極區域D1及汲極區域D2係將雜質濃度選定為1.0E21/cm3以上，另一方面，記憶體井W1藉由於製造過程進行之雜質注入，將形成有通道層之表面區域(例如，表面至50[nm]之區域)之雜質濃度選定為1.0E19/cm3以下，較佳為3.0E18/cm3以下。
記憶體閘極構造體4a，於源極區域D1及汲極區域D2間之記憶體井W1上，隔著包含SiO2等絕緣構件之下部閘極絕緣膜23a，具有例如由氮化矽(Si3N4)、氮氧化矽(SiON)、氧化鋁(Al2O3)等而成之電荷累積層EC，進而於該電荷累積層EC上，隔著由相同之絕緣構件而成之上部閘極絕緣膜23b具有記憶體閘極電極G1a。藉此，記憶體閘極構造 體4a具有藉由下部閘極絕緣膜23a及上部閘極絕緣膜23b，將電荷累積層EC自記憶體井W1及記憶體閘極電極G1a絕緣之構成。
於記憶體閘極構造體4a，將由絕緣構件而成之側壁間隔件27a沿著一側壁而形成，且隔著該側壁間隔件27a鄰接有第1選擇閘極構造體5a。此種形成於記憶體閘極構造體4a與第1選擇閘極構造體5a之間之側壁間隔件27a藉由特定之膜厚形成，且可將記憶體閘極構造體4a與第1選擇閘極構造體5a絕緣。
又，於第1選擇閘極構造體5a，在側壁間隔件27a與源極區域D1間之記憶體井W1上，形成由絕緣構件且膜厚為9[nm]以下，較佳為3[nm]以下而成之閘極絕緣膜25a，於該閘極絕緣膜25a上，形成連接有第1選擇閘極線之第1選擇閘極電極G2a。
另一方面，於記憶體閘極構造體4a之另一側壁，亦形成由絕緣構件而成之側壁間隔件27a，且隔著該側壁間隔件27a鄰接有第2選擇閘極構造體6a。此種形成於記憶體閘極構造體4a與第2選擇閘極構造體6a之間之側壁間隔件27a亦藉由與記憶體閘極構造體4a及第1選擇閘極構造體5a間之側壁間隔件27a相同之膜厚形成，且可將記憶體閘極構造體4a與第2選擇閘極構造體6a絕緣。
又，於第2選擇閘極構造體6a，在側壁間隔件27a與汲極區域D2間之記憶體井W1上，形成由絕緣構件且膜厚為9[nm]以下，較佳為3[nm]以下而成之閘極絕緣膜25b，於該閘極絕緣膜25b上，形成連接有第2選擇閘極線之第2選擇閘極電極G3a。
此處，由於隔著側壁間隔件27a沿著記憶體閘極電極G1a之側壁形成之第1選擇閘極電極G2a及第2選擇閘極電極G3a在後述之製造步驟藉由回蝕而形成，故形成為隨著分別自記憶體閘極電極G1a離開，頂上部朝向記憶體井W1下降之側壁狀。
於第1選擇閘極構造體5a之側壁、與第2選擇閘極構造體6a之側 壁，形成藉由絕緣構件形成之側壁SW，於一側壁SW下部之記憶體井W1表面形成延伸區域D1a，於另一側壁SW下部之記憶體井W1表面亦形成延伸區域D2a。
另，於該實施形態之情形時，於第1選擇閘極電極G2a與第2選擇閘極電極G3a間之記憶體井W1中，於將表面至50[nm]之區域之雜質濃度設為1E19/cm3以下之情形時，藉由後面之製造步驟，可將閘極絕緣膜25a、25b之各膜厚形成為9[nm]以下。又，於第1選擇閘極電極G2a與第2選擇閘極電極G3a間之記憶體井W1中，於將表面至50[nm]之區域之雜質濃度設為3E18/cm3以下之情形時，藉由後面之製造步驟，可將閘極絕緣膜25a、25b之各膜厚形成為3[nm]以下。
附帶一提，另一記憶體單元3b亦具有與一記憶體單元3a相同之構成，故於另一源極區域D3及汲極區域D2間之記憶體井W1上具有記憶體閘極構造體4b，且在第1選擇閘極構造體5b及第2選擇閘極構造體6b間之記憶體井W1上隔著側壁間隔件27a形成記憶體閘極構造體4b。又，記憶體單元3b亦於藉由第1選擇閘極構造體5b之側壁形成之一側壁SW下部之記憶體井W1表面形成延伸區域D3a，於藉由第2選擇閘極構造體6b之側壁形成之另一側壁SW下部之記憶體井W1表面亦形成延伸區域D2b。
形成於記憶體電路區域ER1之記憶體井W1、與形成於周邊電路區域ER2之一邏輯井W2藉由一元件分離層20電性分離，進而形成於周邊電路區域ER2之一邏輯井W2、與另一邏輯井W3亦藉由另一元件分離層20電性分離。此處，於該實施形態之情形時，於一邏輯井W2，形成具有N型MOS電晶體構造之周邊電路18，於另一邏輯井W3，形成具有P型MOS電晶體構造之周邊電路19。
實際上，於一邏輯井W2，於形成於表面之一對雜質擴散區域D4、D5間，隔著閘極絕緣膜29a設置形成有邏輯閘極電極G5之邏輯閘 極構造體7a。另，於邏輯閘極構造體7a之側壁，形成有側壁SW，於各側壁SW下部之邏輯井W2表面形成有延伸區域D4a、D5a。
導電型與一邏輯井W2不同之另一邏輯井W3亦具有與一邏輯井W2相同之構成，於形成於表面之一對雜質擴散區域D6、D7間，隔著閘極絕緣膜29b設置形成有邏輯閘極電極G6之邏輯閘極構造體7b。另，於邏輯閘極構造體7b之側壁，形成有側壁SW，於各側壁SW下部之邏輯井W2表面形成有延伸區域D6a、D7a。
另，半導體積體電路裝置1係第1選擇閘極構造體5a、5b、記憶體閘極構造體4a、4b、第2選擇閘極構造體6a、6b、接點C2、邏輯閘極構造體7a、7b等藉由絕緣層21覆蓋而互相絕緣，且例如源極區域D1、D3或汲極區域D2等其他各種表面藉由矽化物SC覆蓋。
此處，圖3係顯示圖1之B-B'部分之側剖面構成，即顯示在記憶體電路區域ER1之閘極接觸．切斷區域ER12中，設置於第2選擇閘極電極G3b之接觸形成導電層11b之側剖面構成的剖視圖。如圖3所示，接觸形成導電層11b形成於在記憶體井W1中形成之元件分離層20上。
實際上，接觸形成導電層11b以自元件分離層20表面(基板表面)跨上遍及記憶體閘極電極G1b之一側壁及一部分頂上部之方式形成，於形成於元件分離層20上之基台部17a，形成有對應於該元件分離層20表面形狀之平坦之接點設置面17c。又，接觸形成導電層11b於與記憶體閘極電極G1b之間形成有側壁間隔件27c，藉由該側壁間隔件27c與記憶體閘極電極G1b絕緣。
於接觸形成導電層11b，於接點設置面17c隔著矽化物SC立設有柱狀之接點C5，且可自該接點C5施加第2選擇閘極電極。藉此，可對第2選擇閘極電極G3b，經由接觸形成導電層11b施加第2選擇閘極電壓。另，於接觸形成導電層11b，於基台部17a之側壁、或於與該基台部17a一體成形且跨上記憶體閘極電極G1b頂上部之跨上部17b之側壁 形成有側壁SW。
附帶一提，於該實施形態之情形時，如圖1所示，形成有接觸形成導電層11b之第2選擇閘極電極G3b可在記憶體閘極電極G1b之一端折返，且該第2選擇閘極電極G3b之末端側隔著記憶體閘極電極G1b與接觸形成導電層11b對向配置。因此，於顯示圖1之B-B'部分之側剖面構成之圖3中，可將連設於接觸形成導電層11b，且於記憶體閘極電極G1b之一端折返之第2選擇閘極電極G3b、與該接觸形成導電層11b隔著記憶體閘極電極G1b及側壁間隔件27a、27c對向配置。
附帶一提，如圖3所示，由於於配置有一記憶體閘極電極G1a之側，第1選擇閘極電極G2a亦在記憶體閘極電極G1a之一端折返(圖1)，故於圖1之B-B'部分中，第1選擇閘極電極G2a彼此可隔著記憶體閘極電極G1a及側壁間隔件27a對向配置。
圖4係顯示圖1之C-C'部分之側剖面構成，即顯示設置於記憶體電路區域ER1之閘極接觸．切斷區域ER12之選擇閘極電極切斷部15之側剖面構成的剖視圖。如圖4所示，於形成有選擇閘極電極切斷部15之區域(圖4中，右側之區域)中，第2選擇閘極電極G3b隔著側壁間隔件27a形成於記憶體閘極電極G1b之一側壁，但於該記憶體閘極電極G1b之另一側壁，不形成第1選擇閘極電極G2b或第2選擇閘極電極G3b，而僅形成由側壁間隔件或側壁而成之絕緣壁27b。
另，於形成有選擇閘極電極切斷部15之區域中，藉由在製造過程中削去基板表面一部分，於成為基板表面之元件分離層20形成凹部30。附帶一提，於該實施形態之情形時，配置有一記憶體閘極電極G1a之側，於圖1之C-C'部分中，第1選擇閘極電極G2a彼此亦可隔著記憶體閘極電極G1a及側壁間隔件27a對向配置。
(1-3)資料之寫入方法
具有此種構成之記憶體單元3a藉由以下任一方法進行資料之寫入 動作：(i)於執行資料之寫入動作之前，在與記憶體閘極電極G1a對向之記憶體井W1中，自形成通道層之存在載子之區域(以下，稱為通道層形成載子區域)排除該載子(以下，將該動作稱為載子排除動作)，其後，執行資料之寫入動作的第1寫入方法；及與其不同之(ii)不進行載子排除動作而執行資料之寫入動作的第2寫入方法。
(1-3-1)第1寫入方法
此處，例如於第1寫入方法中，於執行載子排除動作時，於圖2所示之第2選擇閘極構造體6a，例如可自第2選擇閘極線對第2選擇閘極電極G3a施加1.5[V]之第2選擇閘極電壓，自位元線對汲極區域D2施加0[V]之位元電壓。藉此，第2選擇閘極構造體6a在與第2選擇閘極電極G3a對向之記憶體井W1表面為導通狀態，可將連接有位元線之汲極區域D2、與和記憶體閘極構造體4a對向之記憶體井W1之通道層形成載子區域電性連接。
又，於該實施形態之情形時，於第1選擇閘極構造體5a，例如自第1選擇閘極線對第1選擇閘極電極G2a施加1.5[V]之第1選擇閘極電壓，自源極線對源極區域D1施加0[V]之源極電壓。藉此，第1選擇閘極構造體5a在與第1選擇閘極電極G2a對向之記憶體井W1表面為導通狀態，可將連接有源極線之源極區域D1、與和記憶體閘極構造體4a對向之記憶體井W1之通道層形成載子區域電性連接。
除此以外，於記憶體單元3a中，例如可將與位元電壓及源極電壓相同之0[V]之基板電壓施加於記憶體井W1，且自記憶體閘極線對記憶體閘極構造體4a之記憶體閘極電極G1a施加-2[V]之載子排除電壓。此處，施加於記憶體閘極電極G1a之載子排除電壓係以在與記憶體閘極構造體4a對向之記憶體井W1中形成通道層之閾值電壓(Vth)為基準而規定。於該情形時，載子排除電壓為資料寫入狀態時、與資料消去狀態時變位之閾值電壓(Vth)範圍外之電壓值，且選定為於向記憶體 閘極電極G1a施加時不形成通道層之電壓值。
藉此，於記憶體單元3a中，藉由施加於記憶體閘極電極G1a之載子排除電壓，將於通道層形成載子區域所誘發之載子(於該情形時係電子)自該通道層形成區域向汲極區域D2及/或源極區域D1引導，自該通道層形成載子區域逐出載子。藉此，於記憶體單元3a中，可為於記憶體閘極構造體4a正下方之記憶體井W1不形成通道層而將少數載子用盡之狀態。
另，於記憶體單元3a中，藉由將較不於電荷累積層EC累積電子(或累積電洞)時之較低(較淺)之閾值電壓更低(更淺)之載子排除電壓施加於記憶體閘極電極G1a，記憶體單元3a為耗盡狀態，亦可為將記憶體閘極構造體4a正下方之記憶體井W1之通道層形成載子區域所誘發之載子自該通道層形成載子區域排除，成為不形成通道層而將少數載子用盡之狀態。
其後，於將電荷注入於記憶體單元3a之電荷累積層EC之情形時，可自記憶體閘極線對記憶體閘極構造體4a之記憶體閘極電極G1a施加12[V]之電荷累積閘極電壓。此時，於第1選擇閘極構造體5a，自第1選擇閘極線對第1選擇閘極電極G2a施加0[V]之閘極斷開電壓，自源極線對源極區域D1施加0[V]之源極斷開電壓，遮斷連接有源極線之源極區域D1與記憶體閘極構造體4a之通道層形成載子區域之電性連接，且阻止自源極線向記憶體閘極構造體4a之通道層形成載子區域之電壓施加。
另一方面，於第2選擇閘極構造體6a，自第2選擇閘極線對第2選擇閘極電極G3a施加1.5[V]之第2選擇閘極電壓，自位元線對汲極區域D2施加0[V]之電荷累積位元電壓，可將連接有位元線之汲極區域D2與記憶體閘極構造體4a之通道層形成載子區域電性連接。另，此時，可對記憶體井W1，施加與電荷累積位元電壓相同之0[V]之基板電 壓。
於記憶體閘極構造體4a中，藉由將記憶體井W1之通道層形成載子區域與汲極區域D2電性連接，可於通道層形成載子區域誘發載子，且藉由載子將由與電荷累積位元電壓相同之0[V]而成之通道層形成於記憶體井W1表面。如此，於記憶體閘極構造體4a中，於記憶體閘極電極G1a及通道層間產生12[V]之較大電壓差(12[V])，藉由因此產生之量子穿隧效應可將電荷注入於電荷累積層EC內，可成為將資料寫入之狀態。
另一方面，於將高電壓之電荷累積閘極電壓施加於記憶體閘極電極G1a時，於不使電荷注入於記憶體單元3a之電荷累積層EC之情形時，無須如先前般，配合高電壓之電荷累積閘極電壓將高電壓之位元電壓施加於位元線，而僅藉由第2選擇閘極構造體6a，遮斷位元線與記憶體閘極構造體4a正下方之記憶體井W1之通道層形成載子區域之電性連接，且藉由第1選擇閘極構造體5a，遮斷源極線與記憶體閘極構造體4a正下方之該通道層形成載子區域之電性連接，可阻止向記憶體閘極構造體4a之電荷累積層EC注入電荷。
於該情形時，於未寫入資料之記憶體單元3a中，例如，自第2選擇閘極線對第2選擇閘極電極G3a施加1.5[V]之第2選擇閘極電壓，自位元線對汲極區域D2施加1.5[V]之斷開電壓，使第2選擇閘極構造體6a為非導通狀態(斷開狀態)。藉此，於該記憶體單元3a中，可遮斷連接有位元線之汲極區域D2與記憶體閘極構造體4a正下方之記憶體井W1之通道層形成載子區域之電性連接。
又，此時，於未寫入資料之記憶體單元3a中，例如，自第1選擇閘極線對第1選擇閘極電極G2a施加0[V]之閘極斷開電壓，自源極線對源極區域D1施加0[V]之源極斷開電壓，使第1選擇閘極構造體5a為非導通狀態(斷開狀態)。藉此，於該記憶體單元3a中，可遮斷連接有源 極線之源極區域D1與記憶體閘極構造體4a正下方之記憶體井W1之通道層形成載子區域之電性連接。另，對記憶體井W1，施加與電荷累積位元電壓相同之0[V]之基板電壓。
此時，於記憶體單元3a之記憶體閘極構造體4a中，藉由載子排除動作預先成為於通道層形成載子區域內載子不存在之狀態，於該狀態兩側之第2選擇閘極構造體6a及第1選擇閘極構造體5a正下方之記憶體井W1為非導通狀態，因此於記憶體閘極構造體4a正下方之記憶體井W1形成電荷不存在之空乏層(未圖示)。
藉此，於未寫入資料之記憶體單元3a中，於上部閘極絕緣膜23b、電荷累積層EC、及下部閘極絕緣膜23a之3層構成部分電壓下降，於記憶體閘極電極G1a及記憶體井W1表面產生電壓差，進而於自記憶體井W1表面至特定深度所形成之空乏層中電壓值下降，最終可為0[V]之基板電壓。
於該實施形態之情形時，於記憶體單元3a之記憶體閘極構造體4a中，對記憶體閘極電極G1a施加12[V]之電荷累積閘極電壓，記憶體閘極電極G1a及記憶體井W1表面之電壓差亦大約為3.5[V](例如，平帶電壓Vfb為0[V]，記憶體閘極電壓Vg為12[V]，記憶體井W1之受體濃度Na為2.0E17[cm-3]，上部閘極絕緣膜24b之膜厚為2[nm]，電荷累積層EC之膜厚為12[nm]，下部閘極絕緣膜之膜厚為2[nm]時)，於記憶體閘極電極G1a及記憶體井W1表面間不會產生發生量子穿隧效應所需之較大之電壓差，故可阻止向電荷累積層EC注入電荷。
除此以外，於記憶體單元3a中，由於於記憶體閘極構造體4a、與第2選擇閘極構造體6a之間之記憶體井W1之區域，不形成雜質濃度較高之雜質擴散區域，故可於記憶體閘極構造體4a及第2選擇閘極構造體6a間之記憶體井W1確實形成空乏層，藉由該空乏層，可阻止記憶體閘極構造體4a正下方之記憶體井W1表面之電位到達閘極絕緣膜 25b，可防止因記憶體井W1表面之電位引起之閘極絕緣膜25b之絕緣破壞。
又，除此以外，由於於記憶體閘極構造體4a與第1選擇閘極構造體5a之間之記憶體井W1之區域，亦不形成雜質濃度較高之雜質擴散區域，故可於記憶體閘極構造體4a及第1選擇閘極構造體5a間之記憶體井W1確實形成空乏層，藉由該空乏層，可阻止記憶體閘極構造體4a正下方之記憶體井W1表面之電位到達閘極絕緣膜25a，可防止因記憶體井W1表面之電位引起之閘極絕緣膜25a之絕緣破壞。
另，關於上述載子排除動作，例如，可藉由第1選擇閘極構造體5a遮斷通道層形成載子區域與源極區域D1之電性連接，將通道層形成載子區域內之載子僅送出至汲極區域D2，或藉由第2選擇閘極構造體6a遮斷通道層形成載子區域與汲極區域D2之電性連接，將通道層形成載子區域內之電荷僅送出至源極區域D1，藉此自通道層形成載子區域排除載子，形成空乏層。
(1-3-2)第2寫入方法
於第2寫入方法中，於將資料寫入記憶體單元3a時，除了不進行載子排除動作以外與上述「(1-3-1)第1寫入方法」相同，因此省略寫入資料時之說明。另一方面，於將高電壓之電荷累積閘極電壓施加於記憶體閘極電極G1a時，於阻止向記憶體單元3a之電荷累積層EC注入電荷之情形時，由於自記憶體閘極線對記憶體閘極電極G1a施加12[V]之電荷累積閘極電壓，故電荷累積閘極電壓傳遞至記憶體井W1。藉此，於記憶體單元3a，可沿著與記憶體閘極電極G1a對向之記憶體井W1之表面形成通道層(未圖示)。
於該記憶體單元3a之第1選擇閘極構造體5a，例如自第1選擇閘極線對第1選擇閘極電極G2a施加0[V]之閘極斷開電壓，自源極線對源極區域D1施加0[V]之源極斷開電壓，使對向於第1選擇閘極電極G2a之 記憶體井W1成為非導通狀態，而可遮斷源極線所連接之源極區域D1與記憶體閘極構造體4a之通道層之電性連接。
又，除此以外，於該記憶體單元3a之第2選擇閘極構造體6a，例如可自第2選擇閘極線對第2選擇閘極電極G3a施加1.5[V]之第2選擇閘極電壓，自位元線對汲極區域D2施加1.5[V]之斷開電壓。藉此，該第2選擇閘極構造體6a係對向於第2選擇閘極電極G3a之記憶體井W1為非導通狀態，可遮斷連接有位元線之汲極區域D2與記憶體閘極構造體4a之通道層之電性連接。
此時，於記憶體單元3a之記憶體閘極構造體4a中，由於在兩側之第2選擇閘極構造體6a及第1選擇閘極構造體5a之下部，記憶體井W1成為非導通狀態，故成為藉由記憶體閘極電極G1a將形成於記憶體井W1表面之通道層與汲極區域D2及源極區域D1之電性連接遮斷之狀態，可於該通道層之周邊形成空乏層(未圖示)。
此處，關於藉由上部閘極絕緣膜23b、電荷累積層EC、及下部閘極絕緣膜23a之3層構成而獲得之電容(閘極絕緣膜電容)、與形成於記憶體井W1內，且包圍通道層之空乏層之電容(空乏層電容)，可將閘極絕緣膜電容與空乏層電容視為串列連接之構成，例如若假設閘極絕緣膜電容為空乏層電容3倍之電容，則通道層通道電位為9[V]。
藉此，於記憶體閘極構造體4a中，由於即使對記憶體閘極電極G1a施加12[V]之電荷累積閘極電壓，在記憶體井W1中被空乏層包含之通道層之通道電位亦為9[V]，故記憶體閘極電極G1a與通道層之間之電壓差小至3[V]，其結果，不會產生量子穿隧效應，可阻止向電荷累積層EC注入電荷。
另，於在記憶體單元3a中執行上述動作時，有於開始動作之時點之通道電位因記憶體單元3a之電荷累積狀態而變化之虞。因此，進而期望於資料之寫入動作前將位元線或源極線之電位設為例如0[V]，將 第2選擇閘極電極G3a或第1選擇閘極電極G2a設為例如1.5[V]，進而將記憶體閘極電極G1a設為例如1.5[V]，並增加使記憶體單元3a之通道電位與位元線或源極線之電位一致之動作。於該情形時使通道電位一致後，將第2選擇閘極電極G3a或第1選擇閘極電極G2a返回至0[V]之閘極斷開電壓後進行至寫入動作即可。
(2)半導體積體電路裝置之製造方法
具有如以上構成之半導體積體電路裝置1藉由下述之製造步驟，除了以往之僅加工記憶體電路區域ER1之專用光罩步驟以外，無須額外追加進而用以使第1選擇閘極電極與第2選擇閘極電極電性分離之專用光罩步驟即可製造。圖5係顯示圖1之A-A'部分之側剖面構成。於該情形時，首先，如圖5A所示，準備半導體基板S後，藉由STI(Shallow Trench Isolation：淺溝渠隔離)法等將包含絕緣構件之元件分離層20形成於記憶體電路區域ER1及周邊電路區域ER2之邊界等其他特定部位。
接著，為了進行雜質注入，藉由熱氧化法等於半導體基板S之表面形成犧牲氧化膜30a後，於周邊電路區域ER2，例如藉由離子注入法注入P型雜質或N型雜質，藉此形成P型邏輯井W2及N型邏輯井W3。
接著，使用記憶體電路區域ER1之加工專用之第1光罩(未圖示)，利用光微影技術圖案化抗蝕劑，且如對與圖5A對應部分標註相同符號而顯示之圖5B所示，使記憶體電路區域ER1露出，且形成覆蓋周邊電路區域ER2之抗蝕劑Rm1。
接著，藉由經圖案化之抗蝕劑Rm1，僅對記憶體電路區域ER1注入P型雜質，形成記憶體井W1。進而，對記憶體電路區域ER1之表面注入N型雜質，且於與後形成之記憶體閘極電極G1a、G1b及側壁間隔件27a(圖2)對向之基板表面形成通道形成層(未圖示)後，直接使用該 抗蝕劑Rm1，藉由氫氟酸等去除記憶體電路區域ER1之犧牲氧化膜30a(第1光罩加工步驟)。
另，於第1光罩加工步驟中，於使用P型基板作為半導體基板S之情形時，可省略將P型雜質注入於半導體基板S形成記憶體井W1之步驟。
接著，於去除抗蝕劑Rm1後，如對與圖5B對應部分標註相同符號而顯示之圖5C般，於記憶體電路區域ER1及周邊電路區域ER2整面，形成使各層狀之下部閘極絕緣膜23a、電荷累積層EC、及上部閘極絕緣膜23b依序積層之ONO膜後，將之後成為記憶體閘極電極G1a、G1b之記憶體閘極電極用導電層35形成於上部閘極絕緣膜23b上。接著，藉由熱氧化法或CVD(Chemical Vapor Deposition：化學蒸氣沈積)法等將由絕緣構件而成之保護絕緣層30b形成於記憶體閘極電極用導電層35上。
接著，使用記憶體電路區域ER1之加工專用之第2光罩(未圖示)，利用光微影技術圖案化抗蝕劑，且如對與圖5C對應部分標註相同符號而顯示之圖6A所示，僅於記憶體閘極構造體4a、4b之形成預定位置形成抗蝕劑Rm2，並使用該抗蝕劑Rm2圖案化記憶體閘極電極用導電層35，藉此形成記憶體閘極電極G1a、G1b(第2光罩加工步驟)。
接著，於去除抗蝕劑Rm2後，如對與圖6A對應部分標註相同符號而顯示之圖6B般，依序去除於記憶體閘極電極G1a、G1b之形成位置以外露出之上部閘極絕緣膜23b及電荷累積層EC(去除ON膜)，且於經圖案化之記憶體閘極電極G1a、G1b之下部，形成同樣經圖案化之上部閘極絕緣膜23b及電荷累積層EC。藉此，將以下部閘極絕緣膜23a、電荷累積層EC、上部閘極絕緣膜23b、及記憶體閘極電極G1a(G1b)之順序積層之記憶體閘極構造體4a(4b)形成於記憶體電路區域ER1(記憶體閘極構造體形成步驟)。
接著，如對與圖6B對應部分標註相同之符號而顯示之圖6C般，於記憶體電路區域ER1及周邊電路區域ER2整面形成保護絕緣膜30c。附帶一提，於該實施形態中，對將1層保護絕緣膜30c形成於整面之情形進行記述，但本發明不限定於此，例如可將使氧化膜系之絕緣膜、與氮化膜系之絕緣膜依序積層之2層保護絕緣膜形成於整面。
接著，藉由回蝕保護絕緣膜30c，如對與圖6C對應部分標註相同符號而顯示之圖7A般，形成覆蓋記憶體閘極構造體4a、4b周邊之側壁間隔件27a(側壁間隔件形成步驟)。接著，使用記憶體電路區域ER1之加工專用之第3光罩(未圖示)，利用光微影技術圖案化抗蝕劑，如對與圖7A對應部分標註相同符號而顯示之圖7B般，形成覆蓋周邊電路區域ER2整面，且使記憶體電路區域ER1露出之抗蝕劑Rm3。
接著，使用該抗蝕劑Rm3，於成為第1選擇閘極構造體5a、5b(圖2)之形成預定位置及第2選擇閘極構造體6a、6b(圖2)之形成預定位置的記憶體電路區域ER1注入雜質，且於與之後形成之第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b對向之基板表面形成通道形成層(未圖示)(第3光罩加工步驟)。
接著，於去除抗蝕劑Rm3後，藉由氫氟酸等去除周邊電路區域ER2之犧性氧化膜30a，且如對與圖7B對應部分標註相同符號而顯示之圖7C般，藉由熱氧化法等，於記憶體電路區域ER1之第1選擇閘極電極G2a、G2b(圖1)及第2選擇閘極電極G3a、G3b(圖1)之形成預定位置，形成閘極絕緣膜25a、25b，且於周邊電路區域ER2之邏輯閘極電極G5、G6(圖1)之形成預定位置，亦形成閘極絕緣膜29a、29b。
接著，如對與圖7C對應部分標註相同符號而顯示之圖8般，於記憶體電路區域ER1及周邊電路區域ER2整體，藉由之後之加工形成成為第1選擇閘極電極G2a、G2b、第2選擇閘極電極G3a、G3b、及邏輯閘極電極G5、G6之導電層37(導電層形成步驟)。
接著，使用光罩(未圖示)，使用利用光微影技術圖案化之抗蝕劑(後述)，圖案化記憶體電路區域ER1及周邊電路區域ER2之導電層37。
此處，圖9係對圖1所示之完成時之半導體積體電路裝置1之平面佈局，重疊藉由該步驟形成之抗蝕劑Rr1a、Rr1b時之概略圖。於該實施形態之情形時，如圖9所示，於周邊電路區域ER2，於邏輯閘極構造體7a、7b之形成預定位置，配合之後形成之該邏輯閘極構造體7a、7b之外廓形狀而形成圖案化之抗蝕劑Rr1a。又，於記憶體電路區域ER1，設置有使之後形成之選擇閘極電極切斷部13、14、15、16之形成預定位置(以下，稱為選擇閘極電極切斷預定區域)13a、14a、15a、16a露出於外部之開口部H1、H2、H3、H4，且形成覆蓋該等選擇閘極電極切斷預定區域13a、14a、15a、16a以外其他所有區域之抗蝕劑Rr1b。
接著，利用此種抗蝕劑Rr1a、Rr1b，圖案化記憶體電路區域ER1及周邊電路區域ER2之導電層37。藉此，如對與圖8對應部分標註相同符號而顯示之圖10A般，於周邊電路區域ER2中，去除露出於外部之導電層37，僅殘存由抗蝕劑Rr1a覆蓋之導電層37及閘極絕緣膜29a、29b。如此，於周邊電路區域ER2，形成配合抗蝕劑Rr1a之外廓形狀之邏輯閘極電極G5、G6，並可形成將邏輯閘極電極G5、G6積層於閘極絕緣膜29a、29b上之邏輯閘極構造體7a、7b(邏輯閘極構造體形成步驟)。
除此以外，於該邏輯閘極構造體形成步驟時，於記憶體電路區域ER1中，如圖9所示，去除自形成於選擇閘極電極切斷預定區域13a、14a、15a、16a之抗蝕劑Rr1b之開口部H1、H2、H3、H4露出之一部分導電層37。此處，圖10B係顯示圖9之C-C'部分之邏輯閘極構造體形成步驟時之側剖面構成的概略圖。如圖10B所示，於形成於選擇 閘極電極切斷預定區域15a之抗蝕劑Rr1b之開口部H3中，於邏輯閘極構造體形成步驟時，去除露出之導電層37，且將沿著覆蓋記憶體閘極構造體4b之側壁間隔件27a之側壁之導電層37側壁狀地殘存，於元件分離層20上形成側壁狀之殘存導電層37a。又，此時，於抗蝕劑Rr1b之開口部H3內，去除殘存導電層37a以外之部分之所有導電層37，將元件分離層20露出於外部。
另，選擇閘極電極切斷預定區域15a以外之其他選擇閘極電極切斷預定區域13a、14a、16a，亦於邏輯閘極構造體形成步驟時，沿著覆蓋記憶體閘極構造體4b之側壁間隔件27a之側壁將導電層37側壁狀地殘存，且於元件分離層20上形成側壁狀之殘存導電層37a，進而可去除存在導電層37a以外之部分之所有導電層37。
其後，例如藉由灰化等去除抗蝕劑Rr1a、Rr1b後，使用N型用或P型用之經圖案化之抗蝕劑於周邊電路區域ER2，藉由離子注入法等注入低濃度之N型雜質或P型雜質，如圖10A(另，於圖10A中，仍保持圖示應於該步驟去除之抗蝕劑Rr1a、Rr1b)般，於露出於外部之一邏輯井W2之基板表面形成N型延伸區域ETa，且同樣於露出於外部之另一邏輯井W3之基板表面形成P型延伸區域ETb。
接著，使用記憶體電路區域ER1之加工專用的接觸形成導電層用之第4光罩(未圖示)，利用光微影技術圖案化抗蝕劑，且使用該抗蝕劑僅加工記憶體電路區域ER1之導電層37。此處，圖11係對圖1所示之完成時之半導體積體電路裝置1之平面佈局，重疊藉由第4光罩圖案化之抗蝕劑Rm4a、Rm4b時的概略圖。
如圖11所示，由於抗蝕劑Rm4a、Rm4b用於記憶體電路區域ER1之加工專用，故抗蝕劑Rm4a以覆蓋周邊電路區域ER2整體之方式形成，另一方面，抗蝕劑Rm4b在記憶體電路區域ER1之閘極接觸．切斷區域ER12、ER13中，可以僅覆蓋形成接觸形成導電層10a、11a、 10b、11b之形成預定區域之方式形成。
接著，如此，於以抗蝕劑Rm4a覆蓋周邊電路區域ER2整面，且，於記憶體電路區域ER1之閘極接觸．切斷區域ER12、ER13以抗蝕劑Rm4b覆蓋接觸形成導電層10a、11a、10b、11b之形成預定區域的狀態，回蝕露出於記憶體電路區域ER1之導電層37(圖8)(導電層圖案化步驟)。
藉此，如對與圖10A對應部分標註相同符號而顯示之圖12A般，於周邊電路區域ER2中，由抗蝕劑Rm4a覆蓋之邏輯閘極電極G5、G6仍殘存。又，此時，由於在記憶體電路區域ER1中，回蝕露出之導電層37，故導電層37沿著記憶體閘極電極G1a、G1b之側壁之側壁間隔件27a側壁狀地殘存。藉此，於記憶體電路區域ER1，沿著記憶體閘極電極G1a(G1b)之側壁之側壁間隔件27a，形成側壁狀之第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)，且可於經圖案化之閘極絕緣膜25a上形成配置有第1選擇閘極電極G2a(G2b)的第1選擇閘極構造體5a(5b)、與同樣經圖案化之閘極絕緣膜25b上形成配置有第2選擇閘極電極G3a(G3b)的第2選擇閘極構造體6a(6b)。
又，此時，例如，於選擇閘極電極切斷預定區域15a(圖10B)中，於邏輯閘極構造體形成步驟預先去除一部分導電層37，並沿著覆蓋記憶體閘極構造體4b之側壁間隔件27a之側壁形成側壁狀之殘存導電層37a，因此當藉由導電層圖案化步驟回蝕露出於記憶體電路區域ER1之導電層37時，如對與圖10B對應部分標註相同符號之圖12B般，完全地去除殘存導電層37a(圖10B)，於閘極接觸．切斷區域ER12形成選擇閘極電極切斷部15。同樣，於其他之選擇閘極電極切斷預定區域13a、14a、16a，亦完全地去除沿著覆蓋記憶體閘極構造體4b之側壁間隔件27a之側壁所形成之側壁狀之殘存導電層37a，於閘極接觸．切斷區域ER12、ER13形成選擇閘極電極切斷部13、14、16。
藉此，於記憶體電路區域ER1中，以形成於一閘極接觸．切斷區域ER12之選擇閘極電極切斷部13(15)，將第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)電性分離，且形成於另一閘極接觸．切斷區域ER13之選擇閘極電極切斷部14(16)，亦將第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)電性分離。
如此，於記憶體電路區域ER1中，於導電層圖案化步驟時，於回蝕導電層37形成第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)時，亦去除分別殘存於選擇閘極電極切斷預定區域13a、14a(15a、16a)之殘存導電層37a，可形成使第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)電性分離之選擇閘極電極切斷部13、14(15、16)。
附帶一提，於圖11之閘極接觸．切斷區域ER12之C-C'部分中，於導電層圖案化步驟時，當回蝕露出於記憶體電路區域ER1之導電層37時，如圖12B所示，導電層37沿著覆蓋一記憶體閘極構造體4a之側壁間隔件27a之側壁而側壁狀地殘存，且可形成以記憶體閘極電極G1a及側壁間隔件27a為中心對向配置之側壁狀的第1選擇閘極電極G2a。
另，此時，如圖10B所示，在邏輯閘極構造體形成步驟中於抗蝕劑Rr1b之開口部H3內露出於外部之側壁間隔件27a或元件分離層20，亦於該導電層圖案化步驟時去除一部分，如圖12B所示，於側壁間隔件27a之頂上部附近形成缺損部40，且亦可去除元件分離層20之一部分表面，於該元件分離層20形成凹陷之凹部30。
又，除此以外，於該導電層圖案化步驟中，藉由於記憶體電路區域ER1所形成之抗蝕劑Rm4b(圖11)，於記憶體電路區域ER1直接殘存記憶體閘極電極G1a(G1b)之周邊一部分之導電層37，如圖1所示，於記憶體電路區域ER1之第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)形成複數個接觸形成導電層10a、11a(10b、11b)。
於該情形時，一接觸形成導電層10a(10b)可以連設於第1選擇閘極電極G2a(G2b)之方式形成，且另一接觸形成導電層11a(11b)以連設於第2選擇閘極電極G3a(G3b)之方式形成。此處，由於該等接觸形成導電層10a、11a、10b、11b全部相同，故著眼於形成於圖11之B-B'部分之接觸形成導電層11b於以下進行說明。
圖12C係顯示圖11之B-B'部分之導電層圖案化步驟時之側剖面構成之概略圖。如圖12C所示，接觸形成導電層11b與形成於元件分離層20上之基台部17a、與跨上記憶體閘極電極G1b一部分頂上部的跨上部17b一體成形，且於基台部17a形成對應於元件分離層20表面形狀之平坦之接點設置面17c。
於如以上之導電層圖案化步驟中，加工位於記憶體電路區域ER1之導電層37，且在記憶體電路區域ER1中，於形成以選擇閘極電極切斷部13、14(15、16)電性分離之第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)時，與此同時複數個接觸形成導電層10a、11a(10b、11b)亦可形成於第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)。
此處，於該實施形態之情形時，於導電層圖案化步驟進行之導電層37之回蝕為了沿著記憶體閘極構造體4a、4b之側壁之側壁間隔件27a形成側壁狀之第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b，故藉由異向性蝕刻進行。
然而，本發明不限定於此，於導電層圖案化步驟中，可於利用異向性蝕刻回蝕導電層37後，追加進行利用等向性蝕刻回蝕導電層37。於此種導電層圖案化步驟中，由於除了異向性蝕刻以外亦追加不同種類之等向性蝕刻，故相應地可完全去除選擇閘極電極切斷部13、14、15、16之殘存導電層37a，可更確實地進行第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)之切斷。
尤其，由於本發明之導電層圖案化步驟之導電層37之回蝕係於周邊電路區域ER2被抗蝕劑Rm4a覆蓋之狀態進行，故即使追加等向性蝕刻，於之前之邏輯閘極構造體形成步驟中形成之邏輯閘極電極G5、G6之尺寸亦不會變化，或尺寸偏差亦未增加，因而可維持所期望尺寸之邏輯閘極電極G5、G6不變，且更確實地進行選擇閘極電極切斷部13、14、15、16之切斷。
再者，藉由於利用異向性蝕刻回蝕導電層37後，追加利用等向性蝕刻回蝕導電層37，尤其於使用使氧化膜系之絕緣膜、與氮化膜系之絕緣膜依序積層之2層保護絕緣膜作為保護絕緣膜30c之實施形態之情形，亦可更確實地進行選擇閘極電極切斷部13、14、15、16之切斷。
於使用使氧化膜系之絕緣膜(以下稱為氧化膜系絕緣膜)、與氮化膜系之絕緣膜(以下，稱為氮化膜系絕緣膜)依序積層之2層保護絕緣膜作為保護絕緣膜30c之情形時，於側壁間隔件形成步驟中，於記憶體閘極構造體4a之側壁形成側壁間隔件27a。然而，於包含氧化膜系絕緣膜及氮化膜系絕緣膜之2層之側壁間隔件中，於回蝕時，由於氧化膜系絕緣膜較氮化膜系絕緣膜蝕刻量更多，故有導致亦略微去除側壁狀形成之位於氮化膜系絕緣膜下部之氧化膜系絕緣膜，氮化膜系絕緣膜變成突簷，氧化膜系絕緣膜後退成為凹陷之剖面形狀之情形。
於此種情形時，於其後之導電層形成步驟中，以導電層37進入於形成於氮化膜系絕緣膜下部之氧化膜系絕緣膜之後退區域之方式形成。因此，於去除選擇閘極電極切斷預定區域13a、14a(15a、16a)內之殘存導電層37a時，進入於氧化膜系絕緣膜之後退區域內之殘存導電層部分以如突簷之氮化膜系絕緣膜成為障壁，僅利用異向性蝕刻之回蝕無法去除，故使第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)電性分離之選擇閘極電極切斷部13、14(15、16)之形成不夠 充分。
另一方面，於追加利用等向性蝕刻回蝕導電層37之另一實施形態之情形中，亦可去除進入於氧化膜系絕緣膜之後退區域內之殘存導電層部分，可確實地形成使第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)電性分離之選擇閘極電極切斷部13、14(15、16)。
其後，於未被抗蝕劑Rm4b覆蓋之記憶體電路區域ER1，藉由離子注入法等注入低濃度之N型雜質，如圖12A所示，於在記憶體電路區域ER1中露出於外部之記憶體井W1之表面形成延伸區域ETa。
最後，於去除抗蝕劑Rm4a、Rm4b後，藉由依序進行形成側壁SW之步驟、或其他藉由離子注入法等將高濃度之N型雜質或P型雜質注入所需部位形成源極區域D1、D3及汲極區域D2之步驟，形成矽化物SC之步驟，形成絕緣層21或接點C1、C2、C3、……等之步驟等，可製造具有如圖1、圖2、圖3及圖4所示之構成之半導體積體電路裝置1。
(3)作用及效果
於如以上之半導體積體電路裝置1之製造方法中，於使用圖案化之抗蝕劑Rr1a、Rr1b圖案化周邊電路區域ER2之導電層37，於閘極絕緣膜29a、29b上形成邏輯閘極電極G5、G6時，原狀利用該抗蝕劑Rr1a、Rr1b，亦去除記憶體電路區域ER1之選擇閘極電極切斷預定區域13a、14b、15a、16a之一部分導電層37(圖9~圖10)。
又，於該製造方法中，於如此形成周邊電路區域ER2之邏輯閘極電極G5、G6之光罩步驟時，預先去除記憶體電路區域ER1之選擇閘極電極切斷預定區域13a、14a、15a、16a之一部分導電層37，於該狀態，使用以覆蓋周邊電路區域ER2整面、且覆蓋記憶體電路區域ER1之接觸形成導電層10a、11a、10b、11b之形成預定區域之方式圖案化的抗蝕劑Rm4a、Rm4b，回蝕記憶體電路區域ER1之導電層37(圖11~ 圖12)。
藉此，於該製造方法中，由於可沿著記憶體閘極構造體4a(4b)之側壁間隔件27a周邊形成側壁狀之第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)，且於形成第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)時，亦可同時去除所有殘存於選擇閘極電極切斷預定區域13a、14a(15a、16a)之殘存導電層37a，故亦可形成使第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)電性分離之選擇閘極電極切斷部13、14(15、16)(圖1)。
如此，於本發明中，在製造過程中，於形成可獨立控制之第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)時，除了以往之僅加工記憶體電路區域之專用光罩步驟以外，無須額外追加與其不同之進而用以使第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)電性分離之專用光罩步驟，故而相應可降低製造成本。
又，於該製造方法中，於形成藉由選擇閘極電極切斷部13、14(15、16)電性分離之第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)時，藉由抗蝕劑Rm4b使導電層37直接殘存於記憶體電路區域ER1之特定位置，藉此連設於第1選擇閘極電極G2a(G2b)及第2選擇閘極電極G3a(G3b)之接觸形成導電層10a、11a(10b、11b)亦可與第1選擇閘極電極G2a(G2b)或第2選擇閘極電極G3a(G3b)、選擇閘極電極切斷部13、14(15、16)同時形成。
另，於該半導體積體電路裝置1之製造方法中，當著眼於以記憶體電路區域ER1加工專用所用之專用光罩圖案化抗蝕劑之專用光罩步驟時，可限定於以下合計4個步驟：(i)第1光罩加工步驟(圖5B)，其係藉由對成為記憶體閘極構造體4a、4b之形成預定位置之基板表面雜質注入而形成通道形成層，並去除記憶體電路區域ER1之犧牲氧化膜30a；(ii)第2光罩加工步驟(圖6A)，其圖案化記憶體閘極電極用導電 層35並形成記憶體閘極電極G1a、G1b；(iii)第3光罩加工步驟(圖7B)，其藉由對第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b之形成預定位置雜質注入而形成通道形成層；及(iv)第4光罩加工步驟(圖12A~圖12C)，其將第1選擇閘極電極G2a、G2b、第2選擇閘極電極G3a、G3b、選擇閘極電極切斷部13、14、15、16及接觸形成導電層10a、11a、10b、11b形成於記憶體電路區域ER1。
如此，於半導體積體電路裝置1之製造方法中，對一般周邊電路之製造製程，僅追加光罩4片量之製造製程，即可組入能夠獨立控制以隔著記憶體閘極電極G1a、G1b之方式配置之第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b之記憶體單元3a、3b、3c、3d、3e、3f，可謀求降低成本。
附帶一提，本發明之半導體積體電路裝置1之製造方法與本發明者等人之日本特願2014-211096之製造方法(以下，簡稱為以往之製造方法)不同，不同處在於較記憶體電路區域ER1之第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b，更先於周邊電路區域ER2形成邏輯閘極電極G5、G6。於本發明中，藉由經過上述製造步驟，於導電層圖案化步驟時，由於可於周邊電路區域ER2被抗蝕劑Rm4a覆蓋之狀態進行導電層37之回蝕，故即便調整回蝕量、或追加等向性蝕刻，亦可防止於之前之邏輯閘極構造體形成步驟中已形成於周邊電路區域ER2之邏輯閘極電極G5、G6之尺寸變化、或防止尺寸偏差增加。如此，於本發明之半導體積體電路裝置1之製造方法中，具有以下以往之製造方法所不具有之有利效果：可直接維持以期望尺寸形成之邏輯閘極電極G5、G6，且去除選擇閘極電極切斷預定區域13a、14a(15a、16a)內之所有殘存絕緣膜37a而確實地形成選擇閘極電極切斷部13、14、15、16。
另，於該記憶體單元3a中，於將把電荷注入於電荷累積層EC所 需之電荷累積閘極電壓施加於記憶體閘極電極G1a時，於使用第1寫入方法阻止向電荷累積層EC注入電荷時，於將於與記憶體閘極電極G1a對向之記憶體井W1之通道層形成載子區域所誘發之載子自通道層形成載子區域排除之狀態，藉由第2選擇閘極構造體6a，遮斷對向於記憶體閘極電極G1a之區域之記憶體井W1與汲極區域D2之電性連接，且藉由第1選擇閘極構造體5a，遮斷對向於記憶體閘極電極G1a之區域之記憶體井W1與源極區域D1之電性連接
藉此，於記憶體單元3a中，不於通道層形成載子區域形成通道層而形成空乏層之狀態，記憶體井W1表面之電位基於電荷累積閘極電壓上升，記憶體閘極電極G1a及記憶體井W1表面之電壓差減小，而可阻止向電荷累積層EC內注入電荷，又，藉由空乏層，可阻止記憶體閘極構造體4a正下方之記憶體井W1表面之電位到達閘極絕緣膜25b或閘極絕緣膜25a。
因此，於記憶體單元3a中，不受限於藉由量子穿隧效應將電荷注入電荷累積層EC所需之高電壓之電荷累積閘極電壓，可使位元線及源極線之電壓值下降至藉由第2選擇閘極構造體6a遮斷對向於記憶體閘極電極G1a之區域之記憶體井W1與位元線之電性連接所需之電壓值，或藉由第1選擇閘極構造體5a遮斷對向於記憶體閘極電極G1a之區域之記憶體井W1與源極線之電性連接所需之電壓值。如此，於記憶體單元3a中，配合該等位元線及源極線之電壓降低，亦可薄化第2選擇閘極構造體6a之閘極絕緣膜25b之膜厚、或第1選擇閘極構造體5a之閘極絕緣膜25a之膜厚，相應地可實現高速動作。
又，於記憶體單元3a中，於使用第2寫入方法阻止向電荷累積層EC注入電荷時，將向電荷累積層EC注入電荷所需之電荷累積閘極電壓施加於記憶體閘極電極G1a，於對向於記憶體閘極電極G1a之記憶體井W1表面形成通道層，亦可藉由第2選擇閘極構造體6a遮斷汲極區 域D2及通道層之電性連接，且藉由第1選擇閘極構造體5a遮斷源極區域D1及通道層之電性連接。
藉此，於記憶體單元3a中，於與記憶體閘極構造體4a對向之記憶體井W1之通道層周邊形成空乏層，且通道層之通道電位基於電荷累積閘極電壓而上升，記憶體閘極電極G1a與通道層之間之電壓差減小，而阻止向電荷累積層EC內注入電荷，且藉由空乏層可遮斷自通道層向閘極絕緣膜25b及閘極絕緣膜25a之電壓施加。
因此，於記憶體單元3a中，不受限於藉由量子穿隧效應將電荷注入電荷累積層EC所需之高電壓之電荷累積閘極電壓，可使位元線及源極線之電壓值下降至以第2選擇閘極構造體6a及第1選擇閘極構造體5a遮斷位元線及通道層之電性連接、或遮斷源極線及通道層之電性連接所需之電壓值。如此，於記憶體單元3a中，配合該等位元線及源極線之電壓降低，可薄化第2選擇閘極構造體6a之閘極絕緣膜25b之膜厚、或第1選擇閘極構造體5a之閘極絕緣膜25a之膜厚，相應地可實現高速動作。
(4)省略第3光罩加工步驟之另一實施形態之製造方法
於上述實施形態中，當著眼於以記憶體電路區域ER1之加工專用所用之專用光罩圖案化抗蝕劑之專用光罩步驟時，進行第1光罩加工步驟、第2光罩加工步驟、第3光罩加工步驟及接觸形成導電層用之第4光罩加工步驟合計4個步驟，但本發明不限定於此，可不進行第3光罩加工步驟之雜質注入而設為第1光罩加工步驟、第2光罩加工步驟、及接觸形成導電層用之光罩加工步驟(相當於上述第4光罩加工步驟)合計3個步驟。
即，於不進行第3光罩加工步驟之雜質注入，第1選擇閘極構造體5a、5b及第2選擇閘極構造體6a、6b之閾值電壓(Vth)亦成為所期望之值之情形時，無須進行第3光罩加工步驟，可省略該第3光罩加工步 驟。
實際上，於此種省略第3光罩加工步驟之製造方法中，如圖7A所示，形成覆蓋記憶體閘極構造體4a、4b周邊之側壁間隔件27a(側壁間隔件形成步驟)後，藉由氫氟酸等去除周邊電路區域ER2之犧牲氧化膜30a，如圖7C般，藉由熱氧化法等，於記憶體電路區域ER1之第1選擇閘極電極G2a、G2b(圖1)及第2選擇閘極電極G3a、G3b(圖1)之形成預定位置，形成閘極絕緣膜25a、25b，且於周邊電路區域ER2之邏輯閘極電極G5、G6(圖1)之形成預定位置，亦形成閘極絕緣膜29a、29b。其後，與上述實施形態之製造方法相同，經過圖8~圖12所示之製造步驟，可製造圖1所示之半導體積體電路裝置1。
於省略第3光罩加工步驟之另一實施形態中，對一般周邊電路之製造製程，僅追加光罩3片量之製造製程，可組入以隔著記憶體閘極電極G1a、G1b之方式配置第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b、且可獨立控制第1選擇閘極電極G2a、G2b及第2選擇閘極電極G3a、G3b之記憶體單元3a、3b、3c、3d、3e、3f。因此，於省略第3光罩加工步驟之製造方法中，可以與上述實施形態之製造方法相比可減去光罩之程度，謀求成本降低。
(5)其他實施形態
另，本發明並非限定於本實施形態者，於本發明主旨範圍內可進行各種變化實施，例如，記憶體單元3a、3b、3c、3d、3e、3f之數量、或周邊電路18、19之數量、接觸形成導電層10a、11a、10b、11b之數量、選擇閘極電極切斷部13、14、15、16之數量等可設為各種數量，又，記憶體井W1或邏輯井W2、W3之導電型可為N型或P型任一者。
又，於上述實施形態中，例如第1行之接觸形成導電層10a、11a與選擇閘極電極切斷部13、14若為可將連設於一接觸形成導電層10a 之第1選擇閘極電極G2a、與連設於另一接觸形成導電層11a之第2選擇閘極電極G3a電性分離，且可獨立控制第1選擇閘極電極G2a及第2選擇閘極電極G3a，則可為各種位置之形成。例如，可於環繞記憶體閘極電極G1a(G1b)之四邊狀之虛擬環繞線上之角部4個部位中，於一閘極接觸．切斷區域ER12之1個角部形成選擇閘極電極切斷部13(15)，於另一閘極接觸．切斷區域ER13之1個角部形成選擇閘極電極切斷部14(16)，於該情形時，可為不將第1選擇閘極電極G2a(G2b)之末端、與第2選擇閘極電極G3a(G3b)末端配置於同一直線上，而設特定距離直角地配置的構成。
又，例如，於圖1所示之半導體積體電路裝置1之記憶體電路區域ER1中，對於一閘極接觸．切斷區域ER12，各設置一個接觸形成導電層10a與選擇閘極電極切斷部13，於另一閘極接觸．切斷區域ER13，亦各設置一個接觸形成導電層11a與選擇閘極電極切斷部14之情形進行記述，但本發明不限定於此，可於一閘極接觸．切斷區域ER12，設置兩個接觸形成導電層10a、11a，並於該等兩個接觸形成導電層10a、11a間配置一個選擇閘極電極切斷部13，進而於另一閘極接觸．切斷區域ER13設置一個選擇閘極電極切斷部14。
於該情形時，亦可使連設於一接觸形成導電層10a之第1選擇閘極電極G2a、與連設於另一接觸形成導電層11a之第2選擇閘極電極G3a電性分離，且可獨立控制第1選擇閘極電極G2a及第2選擇閘極電極G3a。
即，於本發明之半導體積體電路裝置之製造方法中，只要於將連設於每個接觸形成導電層10a、11a……之選擇閘極電極互相電性分離之位置形成選擇閘極電極切斷部13、14即可。
附帶一提，作為上述實施形態之周邊電路18、19，除了與記憶體單元3a、3b、3c、3d、3e、3f形成於相同區域之感測放大器、行解 碼器、列解碼器等其他各種周邊電路(直接周邊電路)以外，亦可應用與記憶體單元3a、3b、3c、3d、3e、3f形成於不同區域之CPU、或ASIC、輸入輸出電路等其他各種周邊電路。
3a‧‧‧記憶體單元
3b‧‧‧記憶體單元
4a‧‧‧記憶體閘極構造體
4b‧‧‧記憶體閘極構造體
5a‧‧‧第1選擇閘極構造體
5b‧‧‧第1選擇閘極構造體
6a‧‧‧第2選擇閘極構造體
6b‧‧‧第2選擇閘極構造體
7a‧‧‧邏輯閘極構造體
7b‧‧‧邏輯閘極構造體
18‧‧‧周邊電路
19‧‧‧周邊電路
20‧‧‧元件分離層
21‧‧‧絕緣層
23a‧‧‧下部閘極絕緣膜
23b‧‧‧上部閘極絕緣膜
25a‧‧‧閘極絕緣膜
25b‧‧‧閘極絕緣膜
27a‧‧‧側壁間隔件
29a‧‧‧閘極絕緣膜
29b‧‧‧閘極絕緣膜
C2‧‧‧接點
D1‧‧‧源極區域
D1a‧‧‧延伸區域
D2‧‧‧汲極區域
D2a‧‧‧延伸區域
D2b‧‧‧延伸區域
D3‧‧‧源極區域
D3a‧‧‧延伸區域
D4‧‧‧雜質擴散區域
D4a‧‧‧延伸區域
D5‧‧‧雜質擴散區域
D5a‧‧‧延伸區域
D6‧‧‧雜質擴散區域
D6a‧‧‧延伸區域
D7‧‧‧雜質擴散區域
D7a‧‧‧延伸區域
EC‧‧‧電荷累積層
ER1‧‧‧記憶體電路區域
ER2‧‧‧周邊電路區域
G1a‧‧‧記憶體閘極電極
G1b‧‧‧記憶體閘極電極
G2a‧‧‧第1選擇閘極電極
G2b‧‧‧第1選擇閘極電極
G3a‧‧‧第2選擇閘極電極
G3b‧‧‧第2選擇閘極電極
G5‧‧‧邏輯閘極電極
G6‧‧‧邏輯閘極電極
S‧‧‧半導體基板
SC‧‧‧矽化物
SW‧‧‧側壁
W1‧‧‧記憶體井
W2‧‧‧邏輯井
W3‧‧‧邏輯井

Claims (5)

  1. 一種半導體積體電路裝置之製造方法，其特徵在於該半導體積體電路裝置包含：記憶體電路區域，其形成有隔著側壁間隔件將記憶體閘極構造體配置於具有第1選擇閘極電極之第1選擇閘極構造體、與具有第2選擇閘極電極之第2選擇閘極構造體之間的記憶體單元；及周邊電路區域，其形成有周邊電路之邏輯閘極構造體；且該製造方法包含以下步驟：側壁間隔件形成步驟，其將以下部閘極絕緣膜、電荷累積層、上部閘極絕緣膜、及記憶體閘極電極之順序積層之上述記憶體閘極構造體形成於上述記憶體電路區域後，以覆蓋上述記憶體閘極構造體之方式形成上述側壁間隔件；導電層形成步驟，其於形成有上述記憶體閘極構造體之上述記憶體電路區域、與上述周邊電路區域，依序積層閘極絕緣膜及導電層；邏輯閘極構造體形成步驟，其使用藉由光罩圖案化之抗蝕劑圖案化上述周邊電路區域之上述導電層，藉此於上述閘極絕緣膜上形成上述邏輯閘極構造體之邏輯閘極電極，且原狀利用上述抗蝕劑，亦去除上述記憶體電路區域之位於上述側壁間隔件周邊之複數個選擇閘極電極切斷預定區域的上述導電層之一部分；導電層圖案化步驟，其使用藉由光罩圖案化之抗蝕劑，覆蓋上述周邊電路區域，且回蝕上述記憶體電路區域之上述導電層，藉此，去除殘存於上述選擇閘極電極切斷預定區域之上述導電層，且使上述導電層沿著上述側壁間隔件殘存，形成側壁 狀之上述第1選擇閘極電極、及於上述選擇閘極電極切斷預定區域與上述第1選擇閘極電極電性分離之側壁狀的上述第2選擇閘極電極。
  2. 如請求項1之半導體積體電路裝置之製造方法，其中上述導電層圖案化步驟之上述回蝕包含異向性蝕刻、及於該異向性蝕刻後追加之等向性蝕刻。
  3. 如請求項1或2之半導體積體電路裝置之製造方法，其中於上述側壁間隔件形成步驟之前，包含：第1光罩加工步驟，其藉由使用上述記憶體電路區域之加工專用之第1光罩圖案化之抗蝕劑，對上述記憶體電路區域之上述記憶體閘極構造體之形成預定區域注入雜質，形成通道形成層；及第2光罩加工步驟，其於上述上部閘極絕緣膜上形成記憶體閘極電極用導電層後，藉由使用上述記憶體電路區域之加工專用之第2光罩圖案化之抗蝕劑而圖案化上述記憶體閘極電極用導電層，藉此形成上述記憶體閘極電極；且上述導電層圖案化步驟包含：第4光罩加工步驟，其藉由使用上述記憶體電路區域之加工專用的接觸形成導電層用之第4光罩圖案化之抗蝕劑，於上述記憶體電路區域，形成具有接觸形成導電層之上述第1選擇閘極電極、及具有接觸形成導電層之上述第2選擇閘極電極；且為了形成上述記憶體電路區域之上述記憶體單元而使用專用光罩之專用光罩步驟係上述第1光罩加工步驟、上述第2光罩加工步驟、及上述第4光罩加工步驟合計3個步驟。
  4. 如請求項3之半導體積體電路裝置之製造方法，其中於上述側壁間隔件形成步驟後，還包含：第3光罩加工步驟，其係藉由使用上述記憶體電路區域之加工 專用之第3光罩圖案化之抗蝕劑，對上述記憶體電路區域之上述第1選擇閘極電極及上述第2選擇閘極電極之各形成預定區域注入雜質，且於與上述第1選擇閘極電極及上述第2選擇閘極電極對向之基板表面，形成通道形成層；且為了形成上述記憶體電路區域之上述記憶體單元而使用專用光罩之專用光罩步驟係上述第1光罩加工步驟、上述第2光罩加工步驟、上述第3光罩加工步驟、及上述第4光罩加工步驟合計4個步驟。
  5. 一種半導體積體電路裝置，其特徵在於包含：記憶體電路區域，其形成有隔著側壁間隔件將記憶體閘極構造體配置於具有第1選擇閘極電極之第1選擇閘極構造體、與具有第2選擇閘極電極之第2選擇閘極構造體之間的記憶體單元；及周邊電路區域，其形成有周邊電路之邏輯閘極構造體；且上述邏輯閘極構造體具有自與上述第1選擇閘極電極及上述第2選擇閘極電極相同之導電層形成之邏輯閘極電極形成於閘極絕緣膜上的構成，上述記憶體閘極構造體具有下部閘極絕緣膜、電荷累積層、上部閘極絕緣膜、及記憶體閘極電極依序積層而成之構成，上述第1選擇閘極電極及上述第2選擇閘極電極沿著上述記憶體閘極電極側壁之上述側壁間隔件而形成為側壁狀，且上述第1選擇閘極電極及上述第2選擇閘極電極藉由非形成之複數個選擇閘極電極切斷部電性分離。
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