CN113764346A - 半导体结构及其形成方法 - Google Patents

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CN
China
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fin
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drain
forming
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English (en)
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王姝雯
廖志腾
陈志山
谢瑞夫
罗裕智
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

方法包括：在第一鳍上方形成间隔件层的第一部分并且在第二鳍上方形成间隔件层的第二部分；实施第一蚀刻工艺以使间隔件层的第一部分相对于间隔件层的第二部分凹进，以在第一鳍的侧壁上形成第一间隔件；随后实施第二蚀刻工艺以使间隔件层的第二部分相对于第一间隔件凹进，以在第二鳍的侧壁上形成第二间隔件，其中，第二间隔件形成为比第一间隔件的高度大的高度；以及在第一间隔件和第二间隔件之间分别形成第一外延源极/漏极部件和第二外延源极/漏极部件，其中，第一外延源极/漏极部件大于第二外延源极/漏极部件。本申请的实施例还涉及半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了处理和制造IC的复杂性。
已经引入多栅极器件以努力通过增加栅极-沟道耦接、减小断态电流和减小短沟道效应(SCE)来改善栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET得名于鳍状结构，该鳍状结构从形成在其上的衬底延伸，鳍状结构的表面用作FET的沟道区域。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的三维结构允许它们在保持栅极控制和减轻SCE的同时积极缩放。FinFET的性能可以通过包括形成在鳍状结构(或下文中所指的鳍)中的源极和漏极部件的各个部件来控制和优化。虽然在FinFET中形成源极和漏极部件的当前方法通常是足够的，但是它们并非在所有方面都完全令人满意。
发明内容
本申请的一些实施例提供了一种形成半导体结构的方法，包括：提供具有第一器件区域和第二器件区域的衬底；在所述第一器件区域中形成第一半导体鳍，并且在所述第二器件区域中形成第二半导体鳍；在所述衬底上方形成间隔件层，其中，所述间隔件层的第一部分形成在所述第一半导体鳍上方，并且所述间隔件层的第二部分形成在所述第二半导体鳍上方；实施第一蚀刻工艺以使所述间隔件层的所述第一部分相对于所述间隔件层的所述第二部分凹进，从而在所述第一半导体鳍的侧壁上形成第一鳍间隔件；蚀刻所述第一半导体鳍以在所述第一鳍间隔件之间形成第一源极/漏极(S/D)凹槽；在所述第一源极/漏极凹槽中形成第一外延源极/漏极部件；在形成所述第一外延源极/漏极部件之后，实施第二蚀刻工艺以使所述间隔件层的所述第二部分相对于所述间隔件层的所述第一部分凹进，从而在所述第二半导体鳍的侧壁上形成第二鳍间隔件，其中，所述第二鳍间隔件形成为比所述第一鳍间隔件的高度大的高度；蚀刻所述第二半导体鳍以在所述第二鳍间隔件之间形成第二源极/漏极凹槽；以及在所述第二源极/漏极凹槽中形成第二外延源极/漏极部件，其中，所述第二外延源极/漏极部件形成为比所述第一外延源极/漏极部件的尺寸小的尺寸。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：形成从半导体衬底的第一区域突出的第一鳍和第二鳍；形成从所述半导体衬底的第二区域突出的第三鳍；在所述第一鳍和所述第二鳍上方形成第一伪栅极堆叠件并且在所述第三鳍上方形成第二伪栅极堆叠件；在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积介电层；在所述第一鳍和所述第二鳍上方形成第一源极/漏极(S/D)部件，包括：实施第一蚀刻工艺以去除所述介电层的位于所述第一鳍和所述第二鳍的侧壁上的部分，从而形成具有第一高度的第一鳍侧壁(FSW)间隔件，使所述第一鳍和所述第二鳍凹进，以及实施第一外延工艺以生长所述第一源极/漏极部件，从而合并凹进的所述第一鳍和所述第二鳍；在所述第三鳍上方形成第二源极/漏极部件，包括：在形成所述第一源极/漏极部件之后，实施第二蚀刻工艺以去除所述介电层的位于所述第三鳍的侧壁上的部分，从而形成具有第二高度的第二鳍侧壁间隔件，其中，所述第二高度大于所述第一高度，并且其中，所述第一蚀刻工艺和所述第二蚀刻工艺实施相同的蚀刻剂，使所述第三鳍凹进，以及实施第二外延工艺以在所述第二鳍侧壁间隔件之间生长所述第二源极/漏极部件；以及利用金属栅极堆叠件替换所述第一伪栅极堆叠件和所述第二伪栅极堆叠件。
本申请的又一些实施例提供了一种半导体结构，包括：第一鳍和第二鳍，从半导体衬底延伸；隔离部件，设置在所述半导体衬底上方以分隔所述第一鳍和所述第二鳍，其中，所述第一鳍和所述第二鳍具有从所述隔离部件的顶面测量的鳍高度；第一器件，位于所述第一鳍上方，所述第一器件包括：第一栅极堆叠件，与所述第一鳍的第一沟道区域接合，第一外延源极/漏极(S/D)部件，设置在所述第一沟道区域的相对侧上，其中，所述第一外延源极/漏极部件将所述第一鳍合并在一起，以及第一鳍间隔件，设置在所述第一外延源极/漏极部件的侧壁上，其中，所述第一鳍间隔件具有从所述隔离部件的所述顶面测量的第一高度；第二器件，位于所述第二鳍上方，所述第二器件包括：第二栅极堆叠件，与所述第二鳍的第二沟道区域接合，第二外延源极/漏极部件，设置在所述第二沟道区域的相对侧上，以及第二鳍间隔件，设置在所述第二外延源极/漏极部件的侧壁上，其中，所述第二鳍间隔件具有从所述隔离部件的所述顶面测量的大于所述第一高度的第二高度；以及层间介电(ILD)层，位于所述第一器件和所述第二器件上方，其中，所述层间介电层分隔所述第二外延源极/漏极部件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1、图2A和图2B是示出根据本发明的各个方面的制造工件的方法的流程图。
图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A是根据本发明的各个方面处于图1、图2A和/或图2B的方法的各个制造阶段的示例性工件的顶视图。
图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图15B分别是根据本发明的各个方面处于图1、图2A和/或图2B的方法的各个制造阶段的沿图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图15A中描绘的示例性工件的虚线AA’的截面图。
图3C、图4C、图5C、图6C、图7C、图8C、图9C和图15C分别是根据本发明的各个方面处于图1、图2A和/或图2B的方法的各个制造阶段的沿图3A、图4A、图5A、图6A、图7A、图8A、图9A和图15A中描绘的示例性工件的虚线CC’的截面图。
图3D、图4D、图5D、图6D、图7D、图8D和图9D分别是根据本发明的各个方面处于图1、图2A和/或图2B的方法的各个制造阶段的沿图3A、图4A、图5A、图6A、图7A、图8A和图9A中描绘的示例性工件的虚线DD’的截面图。
图10C、图11C、图12C、图13C和图15D分别是根据本发明的各个方面处于图1、图2A和/或图2B的方法的各个制造阶段的沿图10A、图11A、图12A、图13A和图15A中描绘的示例性工件的虚线EE’的截面图。
图10D、图11D、图12D和图13D分别是根据本发明的各个方面处于图1、图2A和/或图2B的方法的各个制造阶段的沿图10A、图11A、图12A和图13A中描绘的示例性工件的虚线FF’的截面图。
图14B和图15E分别是根据本发明的各个方面处于图1、图2A和/或图2B的方法的各个制造阶段的沿图14A和图15A中描绘的示例性工件的虚线BB’的截面图。
图14C和图15F分别是根据本发明的各个方面处于图1、图2A和/或图2B的方法的各个制造阶段的沿图14A和图15A中描绘的示例性工件的虚线GG’的截面图。
图14D和图15G分别是根据本发明的各个方面处于图1、图2A和/或图2B的方法的各个制造阶段的沿图14A和图15A中描绘的示例性工件的虚线HH’的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下本发明中，在另一部件上、连接至和/或耦接至另一部件的部件的形成可以包括其中部件以直接接触的形式形成的实施例，并且可以包括其中可以介于部件之间形成额外的部件从而使得部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本发明的一个部件与另一部件的关系。空间相对术语旨在涵盖包括部件的器件的不同方位。
此外，当利用“约”、“大约”等描述数值或数值范围时，该术语旨在涵盖在包括数值的合理范围内的数值，诸如在数值的+/-10％内或本领域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
应该指出，本发明呈现了本文中称为FinFET的多栅极晶体管或鳍型多栅极晶体管形式的实施例。这样的器件可以包括p型金属氧化物半导体FinFET器件或n型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、块状器件、绝缘体上硅(SOI)器件和/或其它配置。虽然未描绘，但是适用于全环栅(GAA)器件、欧米茄栅极(Ω栅)器件或Pi栅极(Π栅)器件的其它实施例也可受益于本发明的方面。此外，本实施例提供在处理IC或其部分期间制造的中间器件，其可以包括存储器(诸如静态随机存取存储器或SRAM)和/或逻辑电路、无源组件(诸如电阻器、电容器和电感器)和有源器件，诸如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其它存储器单元和它们的组合。
本发明通常涉及半导体器件及其制造。更具体地，一些实施例涉及在诸如鳍的器件有源区域中形成源极/漏极部件以用于配置为形成逻辑器件和存储器器件的FinFET。已经引入FinFET以通过增加栅极-沟道耦接、减小断态电流和减小短沟道效应(SCE)来改善栅极控制。FinFET制造工艺通常包括(尤其)通过蚀刻和选择性外延生长形成外延生长的源极/漏极部件以在FinFET的沟道区域中引起应变效应。虽然形成FinFET的当前方法通常是足够的，但它们并非在所有方面都完全令人满意。例如，现有的制造方案可能缺乏独立控制源极/漏极部件的形成以满足适用于不同FinFET的不同设计要求的能力，诸如应变效应和接触电阻。
虽然不旨在限制，但是本发明提供了形成具有增加的应变效应、降低的接触电阻以及对形成具有不同特性的源极/漏极部件的现有方法的更多设计自由的源极和漏极部件的方法。在一些实施例中，配置为提供不同器件的源极/漏极部件单独形成为具有不同的形状和/或尺寸。在本实施例中，这种不同的源极/漏极部件通过控制它们相应鳍侧壁(FSW)间隔件的高度来形成，该FSW间隔件可以通过实施两个图案化工艺以及随后的两个不同的蚀刻工艺来制造。
本发明的实施例提供了各个优势，虽然应该理解，其它实施例可以提供不同的优势，但是并非所有的优势都必须在本文中讨论，并且没有特定优势对于所有实施例是需要的。在至少一些实施例中，通过形成外延源极/漏极部件，载流子迁移率增加并且器件性能增强。
图1是用于制造工件配置为提供诸如FinFET的各种FET的工件(也称为半导体结构)100的方法200的流程图。图2A和图2B一起示出了用于制造工件100，特别是其源极/漏极部件(其被如图1中所示的框210所包含)的方法220的流程图。可以在方法200和/或方法220之前、期间和之后提供额外的步骤，并且对于方法200和220的其它实施例，可以替换或消除所描述的一些步骤。方法200和/或220的各个阶段关于图3A至图15G详细讨论，其中图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A是工件100的顶视图；图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图15B分别是沿图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图15A中描绘的工件100的虚线AA’的截面图；图3C、图4C、图5C、图6C、图7C、图8C、图9C和图15C分别是沿图3A、图4A、图5A、图6A、图7A、图8A、图9A和图15A中描绘的工件100的虚线CC’的截面图；图3D、图4D、图5D、图6D、图7D、图8D和图9D分别是沿图3A、图4A、图5A、图6A、图7A、图8A和图9A中描绘的工件100的虚线DD’的截面图；图10C、图11C、图12C、图13C和图15D分别是沿图10A、图11A、图12A、图13A和图15A中描绘的工件100的虚线EE’的截面图；图10D、图11D、图12D和图13D分别是沿图10A、图11A、图12A和图13A中描绘的工件100的虚线FF’的截面图；图14B和图15E分别是沿图14A和图15A中描绘的工件100的虚线BB’的截面图；图14C和图15F分别是沿图14A和图15A中描绘的工件100的虚线GG’的截面图；图14D和图15G分别是沿图14A和图15A中描绘的工件100的虚线HH’的截面图。
首先参考图1的框202以及参考图3A至图3D，方法200接收(或提供有)包括衬底102的工件100。在各个实例中，衬底102可以包括元素(单一元素)半导体，诸如晶体结构中的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；非半导体材料，诸如钠钙玻璃、熔融硅石、熔融石英和/或氟化钙(CaF2)、其它合适的材料或它们的组合。在一些实施例中，衬底102包括硅锗(Si1-xGex)，其中组分Ge(x)为约5％至约50％。此外，含硅锗衬底102可以掺杂有p型掺杂剂，诸如硼、镓、铝、铟、其它合适的p型掺杂剂或它们的组合。
衬底102的组分可以是均匀的或者可以包括各个层。层可以具有类似或不同的组分，并且在各个实施例中，一些衬底层具有不均匀的组分以引起器件应变并且由此调整器件性能。分层衬底的实例包括绝缘体上硅(SOI)衬底102。在一些这样的实例中，衬底102的层可以包括绝缘体，诸如氧化硅、氮化硅、氮氧化硅、碳化硅、其它合适的绝缘材料或它们的组合。
在一些实施例中，工件100包括形成在衬底102中或上方的各个掺杂区域(或阱)。每个掺杂区域可以根据具体的设计要求注入有一种或多种掺杂剂。例如，n型阱可以包括n型掺杂剂，诸如磷、砷、锑、其它n型掺杂剂或它们的组合，并且p型阱可以包括p型掺杂剂，诸如硼、铟、镓、铝、其它p型掺杂剂或它们的组合。在一些实施例中，衬底102包括具有p型掺杂剂和n型掺杂剂的组合的掺杂区域。各个掺杂区域可以直接形成在衬底102上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。各个掺杂区域的每个可以通过实施离子注入工艺、扩散工艺、其它合适的掺杂工艺或它们的组合来形成。
参考图1的框204以及参考图3A至图3D，方法200形成从衬底102延伸或突出并且由隔离部件104分隔开的鳍有源区域或鳍108A、108B、108C和108D(统称为鳍108)。在本实施例中，鳍108沿X方向纵向伸长并且沿Y方向彼此间隔开。鳍108可以包括任何合适的半导体材料，包括硅、锗、硅锗和/或其它半导体材料。在一些实施例中，鳍108包括一种或多种外延生长的半导体材料。鳍108通过选择性蚀刻隔离部件104以形成凹槽，随后在凹槽中外延生长一种或多种半导体材料以及利用隔离部件104平坦化半导体材料来形成。在一些实施例中，鳍108通过图案化衬底102以形成由沟槽分隔开的鳍108，随后利用介电层填充沟槽，平坦化介电层，以及选择性蚀刻介电层以在鳍108之间形成隔离部件104来形成。参考图3C和图3D，两个相邻鳍108之间的分隔距离在衬底102中限定的不同区域中可以不同。例如，两个鳍108A可以形成为小于两个鳍108C之间的分隔距离S2的分隔距离S1。
图案化衬底102可以包括一系列光刻和蚀刻工艺。光刻工艺可以包括：形成位于衬底102上面的光刻胶层(抗蚀剂)；将抗蚀剂暴露于图案；实施曝光后烘烤工艺；以及将抗蚀剂显影以形成包括抗蚀剂的掩蔽器件(未示出)。然后掩蔽器件用于蚀刻衬底102中的沟槽，留下从衬底102突出的鳍108。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)、其它合适的工艺或它们的组合。在实施蚀刻工艺之后，通过合适的方法从衬底102去除掩蔽器件，诸如等离子体灰化或抗蚀剂剥离。
用于形成鳍108的方法的许多其它实施例可能是合适的。例如，鳍108可以使用双重图案化或多重图案化工艺来图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底102上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件或芯轴可以用于图案化鳍108。
在本实施例中，隔离部件104形成为限定并且分隔衬底102中的区域(或器件区域)。隔离部件104可以包括二氧化硅、低k介电材料(具有比氧化硅的介电常数小的介电常数的介电材料，氧化硅的介电常数约为3.9)、其它合适的材料或它们的组合。在一些实施例中，隔离部件104包括浅沟槽隔离部件(STI)、深沟槽隔离部件(DTI)、其它类型的隔离部件或它们的组合。例如，隔离部件104的配置为分隔鳍108的部分可以包括STI，而衬底102可以嵌入在隔离部件104的配置为DTI的部分中，其可以通过使衬底102凹进以形成贯穿厚度的沟槽，随后利用介电材料填充沟槽，以及利用衬底102平坦化介电材料以形成DTI来形成。隔离结构40可以通过任何合适的方法来沉积，诸如化学气相沉积(CVD)、可流动CVD(FCVD)、旋涂玻璃(SOG)、其它合适的方法或它们的组合。
隔离部件104可以将衬底102分隔成配置为提供不同器件的各个区域。在所描绘的实施例中，例如，衬底102包括四个示例性区域(或器件区域)102A、102B、102C和102D。在一些实施例中，区域102A-102D设计为独立提供不同功能(诸如逻辑器件或存储器(诸如SRAM)器件)、不同导电类型(诸如n型器件或p型器件)或它们的组合的器件。例如，在一些实施例中，区域102A和区域102B配置为提供相同功能但是不同导电类型的器件。当然，本实施例不限于任何具体布置。为了简单的目的，在所描绘的实施例中，方法200和220分别参考配置为提供逻辑器件和存储器器件的区域102A和区域102C来讨论，区域102A和区域102B配置为提供不同导电类型的逻辑器件，并且区域102C和102D配置为提供不同导电类型的存储器器件。
参考图1的框206以及参考图4A至图4D，方法200在鳍108A和108B上方形成伪栅极堆叠件(可选地称为占位栅极)112，并且在鳍108C和108D上方形成伪栅极堆叠件114。在本实施例中，伪栅极堆叠件112和114将在制造的后期阶段由金属栅极堆叠件替换。每个伪栅极堆叠件穿过鳍108的沟道区域，并且因此设置在随后形成在鳍108中和/或上方的源极/漏极部件之间。伪栅极堆叠件112和114可以每个至少包括包含例如多晶硅的栅电极。在一些实施例中，每个伪栅极堆叠件还包括鳍108上方的界面层(诸如氧化硅)、界面层上方的栅极介电层(诸如氧化硅)、以及栅极介电层上方的栅电极(诸如多晶硅)、硬掩模层、覆盖层、阻挡层、其它合适的层或它们的组合。如本文所描绘的，在伪栅极堆叠件112和114的顶面上方形成硬掩模120以提供对随后蚀刻工艺的保护。伪栅极堆叠件112和114的各个层可以通过热氧化、化学氧化、CVD、原子层沉积(ALD)、物理气相沉积(PVD)、其它合适的方法或它们的组合来形成。
伪栅极堆叠件112和114的形成可以包括形成各个栅极材料层以及使用光刻工艺和蚀刻图案化栅极材料层。硬掩模120可用于图案化栅极材料层。例如，硬掩模120可以沉积在栅极材料层上并且通过光刻和蚀刻工艺来图案化以包括各个开口。然后，通过蚀刻将硬掩模120上限定的图案转移至栅极材料层，从而形成伪栅极堆叠件112和114。硬掩模120可以包括硅、氮、氧、碳、其它合适的元素或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。在一些实例中，硬掩模120可以包括多个膜，诸如伪栅极堆叠件112和114上方的氮化硅层和氮化硅层上方的氧化硅层。硬掩模120可以通过任何合适的方法来图案化，诸如上面关于图案化鳍108详细讨论的方法。
在一些实施例中，在伪栅极堆叠件112和114的侧壁上形成具有单层或多层结构的栅极间隔件(未描绘)。栅极间隔件可以包括任何合适的介电材料，诸如氧化硅、氮化硅、氮氧化硅、碳化硅、其它介电材料或它们的组合，并且可以通过沉积介电材料层以及实施各向异性蚀刻工艺以去除层的部分来形成，在伪栅极堆叠件112和114的侧壁上留下栅极间隔件。
参考图1的框208以及参考图5A至图5D，方法200在衬底102上方形成介电层126，从而共形地覆盖鳍108以及伪栅极堆叠件112和114。在本实施例中，介电层126配置为在伪栅极堆叠件112和114的侧壁上提供栅极间隔件124(除了或可选地框206中形成在伪栅极堆叠件112和114的侧壁上的栅极间隔件)，以及在鳍108的侧壁上提供间隔件(诸如FSW间隔件126A、126B、126C和126D)。
介电层126可以包括硅、氮、氧、碳、其它合适的元素或它们的组合。例如，介电层126可以包括氮化硅、氧化硅、碳化硅、碳氮化硅、氮氧化硅、碳氧化硅、碳氮氧化硅、高k介电材料(具有比氧化硅的介电常数大的介电常数的介电材料，氧化硅的介电常数约为3.9)、低k介电材料、其它介电材料或它们的组合。在一些实施例中，介电层126具有单层结构。在一些实施例中，介电层126具有包括至少两个材料层的多层结构。在一个这样的实例中，介电层126包括氮化硅层和碳氮氧化硅层。在另一实例中，介电层126包括氮化硅层和氮氧化硅层。在又一实例中，介电层126包括低k介电层和氮化硅层。介电层126(及其子层)的组分可以基于用于适当器件功能的一种或多种设计要求来选择。例如，可以选择具有不同介电常数的介电材料以实现寄生电容和抗蚀刻性的期望水平。在一些情况下，具有较低介电常数的介电材料可能适合于降低寄生电容，而具有较高介电常数的介电材料可能适合于增强对随后蚀刻工艺的保护。介电层126的每个子层可以通过合适的沉积方法来形成，诸如CVD、ALD、FCVD、PVD、其它方法或它们的组合，以达到合适的厚度。
方法200进入框210以在鳍108中形成外延源极/漏极部件，这通过方法220并且参考图2A、图2B和图6A至图15D进一步讨论。
参考图2A的框222以及参考图6A至图6D，方法220在衬底102上方形成图案化光刻胶层130以暴露区域102A而不暴露区域102B-102D。在本实施例中，光刻胶层130是三层光刻胶，其包括底层130A、底层130A上方的中间层130B和中间层130B上方的顶层130C，它们一起配置为增强光刻工艺的结果，诸如改善光刻工艺的分辨率。光刻胶层130的各个层可以配置有不同的组分以获得增强的蚀刻选择性。例如，底层130A可以是聚合物抗反射涂覆，中间层130B可以包括配置为增强光刻胶层130的感光性的聚合物材料，并且顶层130C通常包括感光材料(抗蚀剂)。应该指出，虽然图6B中分别示出了光刻胶层130的三层，但是为了简单的目的，它们在将随后的图中集体描绘为光刻胶层130。光刻胶层130可以通过类似于上面关于图案化鳍108详细讨论的那些的一系列光刻和蚀刻工艺来图案化。
参考图2A的框224以及参考图7A至图7D，方法220使介电层216凹进以形成第一鳍侧壁(FSW)间隔件126A和栅极间隔件124。在本实施例中，参考图7B和图7C，方法220实施蚀刻工艺302以去除介电层126的位于区域102A中的部分。在本实施例中，蚀刻工艺302包括配置为使介电层126的部分各向异性地凹进的一个或多个蚀刻工艺，从而留下介电层126的部分作为鳍108A的侧壁上的FSW间隔件126A和伪栅极堆叠件112的侧壁上的栅极间隔件124。在本实施例中，蚀刻工艺302调整为使得FSW间隔件126A由高度H1限定，该高度H1从隔离部件104的顶面测量。
在一些实施例中，蚀刻工艺302包括一个或多个干蚀刻工艺，其实施根据介电层126的组分选择的任何合适的蚀刻剂。一些示例性干蚀刻剂包括CH3F、CF4、NF3、SF6、CO、CO2、SO2、CH4、Ar、HBr、O2、He、其它合适的蚀刻剂或它们的组合。在一些实施例中，蚀刻工艺302使用如深反应离子蚀刻(DRIE)的机制来实施以实现或增强介电层126的各向异性蚀刻。
在本实施例中，蚀刻工艺302至少包括可以通过调整一个或多个参数来调整的干蚀刻工艺，诸如偏置功率、偏置电压、蚀刻温度、蚀刻压力、源功率、蚀刻剂流速、其它合适的参数或它们的组合。在本实施例中，蚀刻工艺302的偏置功率调整为控制高度H1，其随后控制形成在鳍108A上方的源极/漏极部件的形状和尺寸。在本实施例中，对于给定的蚀刻时间量，增加偏置功率导致干蚀刻剂颗粒的轰击量增加，这导致更大量的介电层126被去除并且因此减小了FSW间隔件126A的高度H1。在本实施例中，高度H1控制为使得形成在两个相邻鳍108A上方的所得源极/漏极部件合并在一起，从而提供适合某些设计要求的扩大的源极/漏极部件。在这点上，高度H1可以调整为小于鳍108的鳍高度(FH)的约一半，其中FH从隔离部件104的顶面测量。在一些实施例中，高度H1与FH的比率为约0.1至约0.3。虽然本实施例不限于这样的尺寸，但是应该指出，如果该比率小于约0.1，则合并的源极/漏极部件可能太小而无法为随后形成的源极/漏极接触件提供足够的降落区域。此外，如果所得源极/漏极部件的尺寸太小，则接触电阻对于期望的器件性能可能会无意地太高。另一方面，大于约0.3的比率可能使得源极/漏极部件有利于垂直生长而不是横向合并，导致形成在相邻鳍108A上方的分隔的、未合并的源极/漏极部件。在一些实例中，高度H1可以为约6nm至约14nm。在一些实施例中，实施蚀刻工艺302去除少量的栅极间隔件124，从而略微减小栅极间隔件124的高度和/或厚度。应该指出，这种减小通常不会影响栅极间隔件124的整体性能。
参考图2A的框226以及参考图8A至图8D，方法220在每个暴露的鳍108A中和FSW间隔件126A之间形成源极/漏极凹槽131。在本实施例中，形成源极/漏极凹槽131包括施加蚀刻工艺304，该蚀刻工艺304选择性去除鳍108A的部分而不去除或基本不去除伪栅极堆叠件112、隔离部件104或介电层126的部分。在本实施例中，源极/漏极凹槽131形成至深度D1。在一些实例中，深度D1可以为约47nm至约57nm；当然，本实施例不限于这样的尺寸。在一些实例中，高度H1与深度D1的比率可以为约1:10至约1:3。
蚀刻工艺304可以是干蚀刻工艺、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在一些实施例中，湿蚀刻工艺实施包括氢氧化物的湿蚀刻剂，诸如氢氧化钾(KOH)和/或氢氧化铵(NH4OH)、过氧化氢(H2O2)、硫酸(H2SO4)、TMAH、其它合适的湿蚀刻溶液或它们的组合。例如，湿蚀刻剂可以实施NH4OH-H2O2-H2O混合物(称为氨-过氧化物混合物或APM)或H2SO4-H2O2混合物(称为硫酸-过氧化物混合物或SPM)。在一些实施例中，干蚀刻工艺采用干蚀刻剂，该干蚀刻剂包括含氟蚀刻气体(诸如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氧气体、含氯气体(诸如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(诸如HBr和/或CHBr3)、含碘气体、He、Ar、O2、其它合适的气体和/或等离子体或它们的组合。在一些实施例中，蚀刻工艺304额外实施氧化工艺。例如，蚀刻工艺304可以将鳍108A暴露于臭氧环境，从而氧化鳍108A的由图案化光刻胶层130暴露的部分，并且氧化的部分随后通过清洁工艺和/或蚀刻工艺(诸如本文描述的那些)来去除。在实施蚀刻工艺304之后，方法220可以利用SPM、稀释的HF溶液、其它合适的溶液或它们的组合实施湿清洁工艺，以去除任何蚀刻副产物。
参考图2A的框228以及参考图9A至图9D，方法220在源极/漏极凹槽131中形成第一源极/漏极部件132。在本实施例中，方法220实施外延工艺306以生长源极/漏极部件132。外延工艺306可以是利用任何沉积技术实施的选择性外延生长(SEG)工艺，诸如CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、其它合适的工艺或它们的组合。外延工艺306可以使用气态前体(诸如包括SiH4的含硅气体和/或包括GeH4的含锗气体)和/或液态前体，其与鳍108A的组分相互作用以在源极/漏极部件132中形成外延Si层或外延SiGe层。
源极/漏极部件132可以在外延工艺306期间通过引入一种或多种掺杂剂原位掺杂。可选地，源极/漏极部件132(或它们的层)可以使用合适的SEG工艺外延生长，并且随后施加注入工艺(诸如结注入工艺)以将掺杂剂引入源极/漏极部件132。掺杂剂可以包括p型掺杂剂(诸如硼、BF2、铝、镓和/或铟)、n型掺杂剂(诸如磷、砷和/或锑)、其它合适的掺杂剂或它们的组合。源极/漏极部件132可以包括具有相同掺杂剂的不同浓度的一个或多个外延层。在一些实例中，不同的外延层可以包括不同类型的掺杂剂。源极/漏极部件132的组分可以基于它们配置为提供的器件类型来选择。对于源极/漏极部件132配置为提供n型器件(诸如n型逻辑器件)的实施例，源极/漏极部件132包括掺杂有诸如磷(Si:P)的n型掺杂剂的一个或多个外延Si层。对于源极/漏极部件132配置为提供p型器件(诸如p型逻辑器件)的实施例，源极/漏极部件132包括掺杂有诸如硼(SiGe:B)的p型掺杂剂的一个或多个外延SiGe层。在一些实施例中，配置用于p型器件的外延SiGe层还包括配置为调整外延层的晶格常数的锑(SiGe:Sn:B)。外延工艺306还可以包括实施一个或多个退火工艺以激活源极/漏极部件132中的掺杂剂。合适的退火工艺包括快速热退火(RTA)、激光退火、其它合适的工艺或它们的组合。在形成源极/漏极部件132之后，通过合适的工艺去除图案化光刻胶层130，诸如等离子体灰化和/或抗蚀剂剥离。
在本实施例中，参考图9C，外延工艺306从将相邻鳍108A合并在一起的两个相邻源极/漏极凹槽131形成源极/漏极部件132。在本实施例中，参考图9B，合并增强了对伪栅极堆叠件112下面的沟道区域140的应变效应，这可以改善所得器件的载流子迁移率。此外，源极/漏极部件132的扩大体积可以导致接触电阻降低并且因此增强器件性能。在一些实施例中，合并产生了形成在FSW间隔件126A之间和合并的源极/漏极部件132的底部下方的气隙(或空隙)138，从而为源极/漏极部件132提供额外的隔离功能。此外，合并允许源极/漏极部件132的顶面(ET)沿伪栅极堆叠件112的方向(方向Y)基本拉长至宽度W1’，这用于扩大可以随后在其上方形成的源极/漏极接触件的降落区域。除了FSW间隔件126A的高度(诸如高度H1)，源极/漏极部件132的尺寸和形状可以取决于诸如外延层的组分、鳍108A之间的分隔距离S1和/或外延工艺306的沉积条件的因素。
在一些实施例中，源极/漏极部件132的最大宽度W1超过FH。在一些实例中，宽度W1可以为约65nm至约75nm，并且宽度W1与FH的比率可以为约1.2至约1.4；当然，本实施例不限于这样的尺寸。此外，在本实施例中，参考图9B和图9C，鳍108A(FT)的顶面和ET之间的距离H2大于零。在一些实例中，距离H2可以为约3nm至约10nm；当然，本实施例不限于这样的尺寸。
参考图2A的框230以及参考图10A至图10D，方法220在工件100上方形成图案化光刻胶层134以暴露区域102C而不暴露区域102A、102B和102D。光刻胶层134可以是类似于光刻胶层130的三层光刻胶，这在上面关于框222已经详细讨论。光刻胶层134可以通过类似于上面关于图案化鳍108详细讨论的那些的一系列光刻工艺来图案化。
参考图2A的框232以及参考图11A至图11D，方法220使介电层216凹进以形成FSW间隔件126B。在本实施例中，参考图11B，方法220实施蚀刻工艺308以去除介电层126的位于区域102C中的部分。在本实施例中，蚀刻工艺308包括配置为使介电层126的部分各向异性地凹进的一个或多个蚀刻工艺，从而留下介电层126的部分作为鳍108C的侧壁上的FSW间隔件126B和作为伪栅极堆叠件114的侧壁上的栅极间隔件124。在本实施例中，FSW间隔件126B由高度H3限定，该高度H3从隔离部件104的顶面测量。蚀刻工艺308可以实施与上面关于蚀刻工艺302讨论的类似或相同的一个或多个干蚀刻工艺，并且可以利用与蚀刻工艺302相同的干蚀刻剂；但是，蚀刻工艺308的参数以与蚀刻工艺302的参数不同的方式来调整，从而使得区域102C中随后形成的源极/漏极部件在配置方面与区域102A中的那些不同。
具体地，在本实施例中，仍然参考图11B，代替调整偏置功率，蚀刻工艺308通过调整功率输出的频率(称为“同步脉冲”的工艺)来调整，从而间歇地施加干蚀刻剂(上面关于蚀刻工艺302讨论的)。换句话说，蚀刻工艺308以指定频率重复“开启”(即，当施加干蚀刻剂(或脉冲)时)和“关闭”(即，当不施加干蚀刻剂时)，以允许材料去除和再沉积之间的交替。当蚀刻工艺308“开启”时，通过与干蚀刻剂的化学反应和/或粒子轰击去除介电层126的部分，从而减小高度H3。相反，当蚀刻工艺308“关闭”时，在工件100的包括例如FSW间隔件126B和栅极间隔件124的表面上再沉积蚀刻副产物(诸如类碳聚合物材料)，从而增加FSW间隔件126B的高度H3和/或平滑表面轮廓。因此，高度H3可以通过调整在蚀刻工艺308期间实施的开启/关闭脉冲的持续时间和/或频率来精细调整。例如，如果“开启”状态的持续时间长于“关闭”状态的持续时间，则对于给定的蚀刻时间量，与“关闭”状态的持续时间长于“开启”的持续时间相比，高度H3可能更低。此外，高度H3可以通过调整开启/关闭循环的数量来调整。例如，增加循环的数量减小了高度H3。此外，在同步脉冲工艺期间也可以独立控制其它因素，诸如干蚀刻剂的类型和干蚀刻剂的浓度，以实现期望的FSW间隔件高度和形态。例如，通过调整同步脉冲的持续时间和/或频率，所得FSW间隔件126B的顶面可以调整为具有相对平坦而不是圆形的轮廓。此外，在第三区域108C中暴露的栅极间隔件124的任何无意减薄或缩短可以通过在蚀刻工艺308的“关闭”状态期间蚀刻副产物的再沉积来补救。换句话说，由于在蚀刻工艺302期间缺乏蚀刻/再沉积循环，形成在区域102C中的栅极间隔件124的高度可能大于形成在区域102A中的栅极间隔件124的高度。
在本实施例中，高度H3形成为大于高度H1，从而使得形成在FSW间隔件126B之间的所得源极/漏极部件在形状和尺寸方面与形成在FSW间隔件126A之间的那些不同。在一些实施例中，高度H3控制为使得所得源极/漏极部件形成在不同的鳍108C上方，并且每个在尺寸上小于形成在FSW间隔件126A之间的合并的源极/漏极部件132，如上面所讨论。在这点上，高度H3可以是先前限定的鳍高度FH的至少约一半。在一些实施例中，高度H3与FH的比率为约0.5至约0.7。在一些实例中，高度H3可以为约29nm至约37nm。虽然本实施例不受这样的尺寸限制，但是应该指出，如果高度H3与FH的比率小于约0.5，则两个相邻鳍108C上方的随后形成的源极/漏极部件可以合并以形成单个源极/漏极部件。另一方面，如果高度H3与FH的比率大于约0.7，则所得源极/漏极部件(虽然未合并)由于其较小的尺寸可以引入更高的接触电阻。
参考图2A的框234以及参考图12A至图12D，方法220在每个暴露的鳍108C中和FSW间隔件126B之间形成源极/漏极凹槽135。在本实施例中，形成源极/漏极凹槽135包括施加蚀刻工艺310，该蚀刻工艺310选择性去除鳍108C的部分而不去除或基本不去除伪栅极堆叠件114、隔离部件104或介电层126的部分。蚀刻工艺310的细节可以类似于上面讨论的蚀刻工艺304的那些。在一些实施例中，蚀刻工艺310随后是湿清洁工艺，也类似于上面关于蚀刻工艺304讨论的那样。源极/漏极凹槽135可以形成至深度D2。在一些实施例中，深度D2小于深度D1，从而使得源极/漏极凹槽135的底面位于源极/漏极凹槽131的底面之上，如图12B中所描绘。在一些实例中，高度H3与深度D2的比率可以为约0.6至约1.0，并且深度D2可以为约35nm至约45nm；当然，本实施例不限于这样的尺寸。
参考图2A的框236以及参考图13A至图13D，方法220在源极/漏极凹槽135中形成源极/漏极部件136。在本实施例中，方法220实施外延工艺312以生长源极/漏极部件136。外延工艺312可以类似于上面详细讨论的外延工艺306。例如，外延工艺312可以实施合适的SEG工艺以在源极/漏极凹槽135中形成一个或多个外延层，其中外延层原位或随后在注入工艺期间掺杂有合适的掺杂剂。如上面关于源极/漏极部件132所讨论的，用于源极/漏极部件136的掺杂剂基于源极/漏极部件136配置为提供的器件类型来选择。对于源极/漏极部件136配置为提供n型器件的实施例，源极/漏极部件136包括掺杂有n型掺杂剂的一个或多个外延Si层，并且对于源极/漏极部件136配置为提供p型器件的实施例，源极/漏极部件136包括掺杂有p型掺杂剂的一个或多个外延SiGe层。在一些实施例中，源极/漏极部件132和源极/漏极部件136配置为提供相同导电类型(例如，均为n型或均为p型)的器件；可选地，源极/漏极部件132和源极/漏极部件136配置为提供不同导电类型(例如，分别为n型和p型)的器件。外延工艺312还可以包括实施类似于上面讨论的合适的退火工艺以激活源极/漏极部件136中的掺杂剂。在本实施例中，因为深度D2小于深度D1，如上面所讨论，所以源极/漏极部件136的底面位于源极/漏极部件132的底面之上。在形成源极/漏极部件136之后，通过合适的工艺去除图案化光刻胶层134，诸如等离子体灰化和/或抗蚀剂剥离。
在本实施例中，参考图13C，外延工艺312从源极/漏极凹槽135的每个形成源极/漏极部件136，从而使得所得源极/漏极部件136彼此分隔开而不是彼此合并。在本实施例中，将FSW间隔件126B的高度H3调整为大于FSW间隔件126A的高度H1允许源极/漏极部件136的外延层在FSW间隔件126B之间的基本垂直的方向上生长。在一些实施例中，高度H3调整为FH的至少一半。因此，源极/漏极部件136的尺寸小于源极/漏极部件132的尺寸。例如，在一些实施例中，源极/漏极部件136的最大宽度W2远小于FH，并且鳍108C的顶面FT和源极/漏极部件136的顶面ET之间的距离H4小于源极/漏极部件132的距离H2。在一些情况下，宽度W2与FH的比率可以为约0.3至约0.5，其中宽度W2可以为约18nm至约28nm。在一些实施例中，距离H4小于零，诸如约-2nm至约0nm，表明ET设置在FT下方或与FT相同的水平处。在一些实施例中，如本文所描绘，距离H4大于零，诸如约0nm至约3nm，表明ET设置在FT之上。当然，本实施例不限于这些尺寸。源极/漏极部件136的减小的体积也导致源极/漏极部件136的ET比源极/漏极部件132的ET伸长小得多，如上面所讨论，即，距离W2’小于距离W1’。
除了FSW间隔件的高度(诸如高度H3)，源极/漏极部件136的尺寸和形状可以取决于诸如外延层的组分、鳍108C之间的分隔距离S2和/或外延工艺312的沉积条件的因素。
现在共同参考图2B的框238至250以及参考图14A至图14D，方法220在区域102B中形成源极/漏极部件142并且在区域102D中形成源极/漏极部件146。在所描绘的实施例中，区域102B配置为提供与区域102A相同功能但是不同导电类型的器件，并且区域102D配置为提供与区域102C相同功能但是不同导电类型的器件。例如，在所描绘的实施例中，区域102A和区域102B配置为分别提供p型逻辑器件和n型逻辑器件，而区域102C和区域102D配置为分别提供p型SRAM器件和n型SRAM器件。
在本实施例中，框238至250描绘了基本类似于框222至236中讨论的那些的一系列光刻、蚀刻和外延工艺。例如，参考框238，方法220在工件100上方形成第三图案化光刻胶层(未描绘)以暴露由介电层126覆盖的区域102B，而不暴露区域102A、102C或102D。第三图案化光刻胶层可以基本类似于如上面讨论的图案化光刻胶层130。参考框240，并且方法220实施与蚀刻工艺302基本类似或相同的蚀刻工艺，从而在伪栅极堆叠件112的侧壁上形成栅极间隔件124并且在鳍108B的侧壁上形成FSW间隔件126C，如图14B和图14C中所描绘。在本实施例中，通过在蚀刻介电层126时调整偏置功率，FSW间隔件126C形成为小于FH的高度H5。在一些示例性实施例中，高度H5小于FH的一半，其中高度H3与FH的比率为约0.1至约0.3。虽然本实施例不将高度H5限制为具体尺寸，但是框240中施加的蚀刻工艺调整为使得形成在FSW间隔件126C之间的所得源极/漏极部件将两个相邻鳍108B合并在一起。在一些实施例中，高度H5基本类似于FSW间隔件126A的高度H1，并且因此小于FSW间隔件126B的高度H3。在一些实例中，高度H5可以小于高度H1，从而使得形成在其间的合并源极/漏极部件大于合并源极/漏极部件132。如果高度H5小于高度H1，则当与蚀刻工艺302相比时，可以在蚀刻工艺中施加更大的蚀刻偏置功率(更高的电压)以形成FSW间隔件126C。
参考框242，方法220在类似于蚀刻工艺304的蚀刻工艺中在第二鳍108B的位于FSW间隔件126C之间的部分中形成源极/漏极凹槽(未描绘)。随后，参考框244以及参考图14B和图14C，方法220在类似于外延工艺306的外延生长工艺中在源极/漏极凹槽中形成源极/漏极部件142，在此期间源极/漏极部件142将两个凹进的鳍108B合并在一起，从而与FSW间隔件126C形成气隙144。源极/漏极部件142可以配置为具有与源极/漏极部件132的导电类型不同的导电类型。对于源极/漏极部件132配置为提供p型器件(诸如p型逻辑器件)的实施例，源极/漏极部件142配置为提供n型器件(诸如n型逻辑器件)。在这点上，源极/漏极部件142可以包括掺杂有n型掺杂剂(诸如Si:P层)的一个或多个外延Si层，如上面关于源极/漏极部件132所讨论。可以在形成源极/漏极部件142之后实施退火工艺以激活源极/漏极部件142中的掺杂剂。在形成源极/漏极部件142之后，方法220通过上述任何合适的方法去除配置为暴露区域102B的第三图案化光刻胶层。
源极/漏极部件142可以配置为具有基本类似于源极/漏极部件132的几何形状，但是源极/漏极部件142的具体尺寸可以与源极/漏极部件132的那些不同。例如，合并的源极/漏极部件142可以形成为约65nm至约75nm的最大宽度W4，并且宽度W4与FH的比率可以为约1.2至约1.4。在进一步实例中，顶面ET可以基本伸长至类似于宽度W1’的宽度W4’，并且鳍108B的顶面FT和ET之间的距离H6大于零并且可以为例如约3nm至约10nm。当然，本实施例不限于这样的尺寸。在一些实施例中，FSW间隔件126C调整为小于FSW间隔件126A，从而使得合并的源极/漏极部件142大于合并的源极/漏极部件132。
参考框246，方法220在工件100上方形成第四图案化光刻胶层(未描绘)以暴露由介电层126覆盖的区域102D而不暴露区域102A-102C。第四图案化光刻胶层可以基本类似于如上面讨论的图案化光刻胶层130。参考框248，方法220实施基本类似于蚀刻工艺308的蚀刻工艺，从而在伪栅极堆叠件114的侧壁上形成栅极间隔件124并且在鳍108D的侧壁上形成FSW间隔件126D，如图14B和图14D中所描绘。在本实施例中，通过调整在框248中施加的蚀刻工艺的同步脉冲，间歇地施加蚀刻剂(诸如上面关于蚀刻工艺308讨论的干蚀刻剂)，即，在“开启”状态和“关闭”状态之间交替。如上面详细讨论的，同步脉冲的“开启”状态主动使介电层126凹进以形成FSW间隔件126D和栅极间隔件124，而“关闭”状态允许任何蚀刻副产物再沉积在工件100上方，从而提供控制以精细调整高度H7并且使FSW间隔件126D的凹进的轮廓平滑。在这点上，可以通过调整“开启”和“关闭”状态循环的频率和/或施加每个状态的持续时间来调整介电层126的去除速率。在一些情况下，栅极间隔件124的无意凹进可以通过这样的调整工艺来减轻。
在本实施例中，在框248中调整高度H7，从而使得形成在FSW间隔件126D之间的所得源极/漏极部件彼此分隔开而不是像源极/漏极部件142的情况一样彼此合并。在这点上，高度H7大于FSW间隔件126C的高度H5和FSW间隔件126A的高度H1。在一些实施例中，高度H7是FH的至少约一半，并且在一些情况下，高度H7与FH的比率可以为约0.5至约0.7，类似于如上面讨论的高度H3。在一些实例中，高度H7可以类似于FSW间隔件126B的高度H3。
参考框250，方法220在类似于如上面讨论的蚀刻工艺310的蚀刻工艺中在鳍108B的位于FSW间隔件126D之间的部分中形成源极/漏极凹槽(未描绘)。随后，参考框252以及参考图14B和图14D，方法220实施类似于如上面讨论的外延生长工艺312的外延生长工艺，从而使得所得源极/漏极部件146分别从在框250中形成的源极/漏极凹槽的每个生长。源极/漏极部件146可以配置为具有与源极/漏极部件136的导电类型不同的导电类型。对于源极/漏极部件136配置为提供p型器件(诸如p型存储器器件)的实施例，源极/漏极部件146配置为提供n型器件(诸如n型存储器器件)。在这点上，源极/漏极部件146可以包括掺杂有n型掺杂剂(诸如Si:P层)的一个或多个外延Si层，如上面关于源极/漏极部件132所讨论。可以在形成源极/漏极部件142之后实施退火工艺以激活源极/漏极部件142中的掺杂剂。在形成源极/漏极部件142之后，方法220通过上述任何合适的方法去除配置为暴露区域102B的第三图案化光刻胶层。
在本实施例中，将FSW间隔件126D的高度H7调整为大于FSW间隔件126C的高度H5允许源极/漏极部件146的外延层基本在FSW间隔件126D之间的垂直方向上生长。换句话说，当与源极/漏极部件142相比时，相对于高度H5增加高度H7减小了源极/漏极部件146的整体尺寸。例如，在一些实施例中，源极/漏极部件146的最大宽度W5远小于FH，并且鳍顶面FT和源极/漏极部件146的顶面ET之间的距离H8小于源极/漏极部件142的距离H6。在一些实例中，宽度W5与FH的比率可以为约0.3至约0.5。在一些实施例中，类似于上面距离H4的描述，距离H8小于零，诸如约-2nm至约0nm，表明ET设置在FT下方。在一些实施例中，距离H8大于零，诸如约0nm至约3nm，表明ET设置在FT之上。此外，由于高度H7，源极/漏极部件146的减小的尺寸导致由宽度W5’限定的ET的伸长小于源极/漏极部件142的宽度W4’。此外，源极/漏极部件142和源极/漏极部件146之间的尺寸和形状的差异可以取决于诸如外延层的组分、鳍之间的分隔距离(诸如距离S3和S4)和/或外延工艺的沉积条件的因素。
在所描绘的实施例中，虽然源极/漏极部件132和源极/漏极部件142形成为类似的尺寸和几何形状，并且源极/漏极部件136和源极/漏极部件146形成为类似的尺寸和几何形状，但是本实施例不限于这些配置。例如，本发明也适用于通过实施类似于蚀刻工艺308而不是蚀刻工艺302的蚀刻工艺，源极/漏极部件142形成为分隔的而不是合并的部件。类似地，通过实施类似于蚀刻工艺302而不是蚀刻工艺308的蚀刻工艺，源极/漏极部件146可以形成为合并的而不是分隔的部件。换句话说，因为四个区域102A-102D是独立和分别处理的，所以本文提供的方法允许各种形状和尺寸的源极/漏极部件形成在不同的器件区域中，从而满足各种设计要求。当在不同器件区域中形成源极/漏极部件的现有方法不再能够以减小的长度尺度支持时，可以实现该优势。
现在返回参考图1的框212以及参考图15A至图15G，方法200继续分别利用金属栅极堆叠件152和154替换伪栅极堆叠件112和114。在本实施例中，金属栅极堆叠件152与鳍108A的部分接合以形成第一FET，诸如第一p型FET，并且与鳍108B的部分接合以形成与第一FET不同导电类型的第二FET，诸如第一n型FET。类似地，金属栅极堆叠件154与鳍108C的部分接合以形成第三FET，诸如第二p型FET，并且与鳍108D的部分接合以形成与第三FET不同导电类型的第四FET，诸如第二n型FET。此外，在本实施例中，第一FET(或第二FET)和第三FET(或第四FET)配置为实施不同的功能。例如，第一FET(或第二FET)可以配置为逻辑器件并且第三FET(或第四FET)可以配置为存储器器件。下面详细描述金属栅极堆叠件152和154的形成。
方法220可以首先在包括源极/漏极部件132、136、142和146的工件100上方沉积层间介电(ILD)层150。ILD层150用作支撑并且隔离形成在工件100上方的导电迹线的绝缘体。ILD层150可以包括任何合适的介电材料，诸如氧化硅、掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、正硅酸乙酯(TEOS)、未掺杂的硅酸盐玻璃、熔融硅石玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、低k介电材料、其它合适的介电材料或它们的组合。ILD层150可以通过任何合适的方法来沉积，诸如等离子体增强CVD(PECVD)、FCVD、SOG、其它合适的沉积工艺或它们的组合。随后可以实施CMP工艺以去除任何过量的介电材料并且平坦化工件100的顶面。可选地，硬掩模120可以在CMP工艺期间用作抛光停止层并且在实施CMP之后通过额外的蚀刻工艺来去除。
随后，方法220通过合适的选择性蚀刻工艺分别或共同去除伪栅极堆叠件112和114或它们的部分。选择性蚀刻工艺配置为相对于ILD层150去除伪栅极材料，诸如多晶硅，产生栅极沟槽(未描绘)。选择性蚀刻工艺可以包括任何合适的蚀刻技术，诸如湿蚀刻、干蚀刻、RIE、灰化、其它蚀刻方法或它们的组合。在一个实例中，选择性蚀刻工艺是利用基于氟的蚀刻剂的干蚀刻工艺。在一些实施例中，选择性蚀刻工艺包括利用不同蚀刻化学物质的多个蚀刻步骤，每个针对伪栅极层的特定材料。
此后，方法220利用各种栅极材料填充栅极沟槽，诸如栅极介电层(未单独描绘)和栅电极(未单独描绘)，每个包括一个或多个材料层。栅极介电层可以包括高k介电材料，诸如金属氧化物(例如，LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3等)、金属硅酸盐(例如，HfSiO、LaSiO、AlSiO等)、其它合适的材料或它们的组合。在一些实施例中，栅极介电层通过任何合适的方法沉积在栅极沟槽中，诸如ALD、CVD、金属有机CVD(MOCVD)、PVD、其它合适的方法或它们的组合。随后，方法220在栅极介电层上方形成栅电极，其中栅电极可以包括一个或多个功函金属层和功函金属层上方的金属填充层。功函金属层可以包括p型功函金属层或n型功函金属层。示例性功函金属层包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其它合适的功函材料或它们的组合。功函金属层可以通过CVD、PVD、其它合适的工艺或它们的组合来沉积。金属填充层可以包括铝(Al)、钨(W)、铜(Cu)、钴(Co)、钌(Ru)、其它合适的材料或它们的组合。金属填充层可以通过CVD、PVD、镀、其它合适的工艺或它们的组合来形成。在一些实施例中，方法220形成其它材料层，诸如界面层、阻挡层、覆盖层和/或其它合适的层，作为金属栅极堆叠件152和/或154的部分。在沉积金属栅极材料之后，实施一个或多个CMP工艺以产生金属栅极堆叠件152和154的基本平坦的顶面。
参考图1的框214，方法200实施额外的处理步骤。例如，方法200可以在设置在工件100上方的ILD层中形成源极/漏极接触件，其中源极/漏极接触件配置为与源极/漏极部件132、136、142和146电耦接。此后，方法200可以继续形成互连结构以将工件100的各个器件耦接至IC。互连结构包括用于水平耦接的多个金属层中的金属线以及用于相邻金属层之间或底部金属层和衬底102上的器件部件(诸如源极/漏极部件和金属栅极堆叠件)之间的垂直耦接的通孔/接触件。源极/漏极接触件和互连结构可以包括一种或多种合适的导电材料，诸如Cu、Al、W、Co、Ru、金属硅化物、金属氮化物或其它合适的导电材料。源极/漏极接触件和互连结构可以通过镶嵌工艺来形成，诸如单重镶嵌工艺或双重镶嵌工艺，该镶嵌工艺包括光刻图案化、蚀刻、沉积和CMP。所示工件100仅仅是方法200和220的一些实施例的实例。在不脱离本发明的范围的情况下，方法200和220可以具有各个其它实施例。
本发明提供了半导体结构及其制造方法。方法包括为各个器件形成外延生长的源极/漏极部件的不同程序。虽然不旨在限制，但是本发明的一个或多个实施例为包括FinFET的半导体器件及其形成提供了许多益处。例如，在本实施例中，通过不同程序形成至少两种类型的FinFET。第一类型可以是逻辑器件，并且第二类型可以是存储器(诸如SRAM)器件。具体地，在本实施例中，第一类型和第二类型的源极/漏极部件通过在不同的光刻和蚀刻工艺中调整其相应FSW间隔件的高度，以及随后在不同高度的相应FSW间隔件之间实施其外延生长工艺以形成不同配置的源极/漏极部件来形成。因此，通过针对不同的FinFET分别调整FSW间隔件的高度，可以实现不同尺寸和几何形状的源极/漏极部件以实现各个优势，诸如减小的接触电阻、增加的与源极/漏极接触件的接触面积、由于沟道区域上的应变效应而增强的电荷迁移率和/或其它优势。此外，本发明提供设计自由以不同地并且独立地处理不同的FinFET以满足它们相应的设计规范。但是，需要指出，第一类型的FinFET和第二类型的FinFET分别不限于逻辑器件和存储器器件，并且可以是具有不同规格的其它类型器件。例如，根据各个设计考虑，第一类型的FinFET可以是p型器件，并且第二类型的器件可以是n型FinFET，反之亦然。
在一个方面，本发明提供方法，该方法包括：在第一器件区域中形成第一半导体鳍并且在衬底上方的第二器件区域中形成第二半导体鳍；在衬底上方形成间隔件层，其中，间隔件层的第一部分形成在第一半导体鳍上方并且间隔件层的第二部分形成在第二半导体鳍上方；实施第一蚀刻工艺以使间隔件层的第一部分相对于间隔件层的第二部分凹进，从而在第一半导体鳍的侧壁上形成第一鳍间隔件；在第一鳍间隔件之间形成第一外延S/D部件；随后实施第二蚀刻工艺以使间隔件层的第二部分相对于间隔件层的第一部分凹进，从而在第二半导体鳍的侧壁上形成第二鳍间隔件，其中，第二鳍间隔件形成为比第一鳍间隔件的高度大的高度；以及在第二鳍间隔件之间形成第二外延S/D部件，其中，第二外延S/D部件形成为比第一外延S/D部件的尺寸小的尺寸。
在另一方面，本发明提供方法，该方法包括：形成从半导体衬底的第一区域突出的第一鳍和第二鳍；形成从半导体衬底的第二区域突出的第三鳍；在第一鳍和第二鳍上方形成第一伪栅极堆叠件并且在第三鳍上方形成第二伪栅极堆叠件；在第一伪栅极堆叠件和第二伪栅极堆叠件上方沉积介电层；在第一鳍和第二鳍上方形成第一源极/漏极(S/D)部件，其中，第一S/D部件合并第一鳍和第二鳍；在第三鳍上方形成第二S/D部件；以及利用金属栅极堆叠件替换第一伪栅极堆叠件和第二伪栅极堆叠件。在本实施例中，形成第一S/D部件包括：实施第一蚀刻工艺以去除介电层的位于第一鳍和第二鳍的侧壁上的部分，从而形成具有第一高度的第一鳍侧壁(FSW)间隔件；使第一鳍和第二鳍凹进；以及实施第一外延工艺以生长第一S/D部件，从而合并凹进的第一鳍和第二鳍。在本实施例中，形成第二S/D部件包括：实施第二蚀刻工艺以去除介电层的位于第三鳍的侧壁上的部分，从而形成具有第二高度的第二FSW间隔件，其中，第二高度大于第一高度，并且其中，第一蚀刻工艺和第二蚀刻工艺实施相同的蚀刻剂；使第三鳍凹进；以及实施第二外延工艺以在第二FSW间隔件之间生长第二S/D部件。
在又一方面，本发明提供半导体结构，该半导体结构包括：第一鳍和第二鳍，从半导体衬底延伸；隔离部件，设置在半导体衬底上方以分隔第一鳍和第二鳍，其中，第一鳍和第二鳍具有从隔离部件的顶面测量的鳍高度；第一器件，位于第一鳍上方；第二器件，位于第二鳍上方；以及层间介电(ILD)层，位于第一器件和第二器件上方。在本实施例中，第一器件包括：第一栅极堆叠件，与第一鳍的第一沟道区域接合；第一外延源极/漏极(S/D)部件，设置在第一沟道区域的相对侧上，其中，第一外延S/D部件将第一鳍合并在一起；以及第一鳍间隔件，设置在第一外延S/D部件的侧壁上，其中，第一鳍间隔件具有从隔离部件的顶面测量的第一高度。在本实施例中，第二器件包括：第二栅极堆叠件，与第二鳍的第二沟道区域接合；第二外延S/D部件，设置在第二沟道区域的相对侧上，以及第二鳍间隔件，设置在第二外延S/D部件的侧壁上，其中，第二鳍间隔件具有从隔离部件的顶面测量的大于第一高度的第二高度。
本申请的一些实施例提供了一种形成半导体结构的方法，包括：提供具有第一器件区域和第二器件区域的衬底；在所述第一器件区域中形成第一半导体鳍，并且在所述第二器件区域中形成第二半导体鳍；在所述衬底上方形成间隔件层，其中，所述间隔件层的第一部分形成在所述第一半导体鳍上方，并且所述间隔件层的第二部分形成在所述第二半导体鳍上方；实施第一蚀刻工艺以使所述间隔件层的所述第一部分相对于所述间隔件层的所述第二部分凹进，从而在所述第一半导体鳍的侧壁上形成第一鳍间隔件；蚀刻所述第一半导体鳍以在所述第一鳍间隔件之间形成第一源极/漏极(S/D)凹槽；在所述第一源极/漏极凹槽中形成第一外延源极/漏极部件；在形成所述第一外延源极/漏极部件之后，实施第二蚀刻工艺以使所述间隔件层的所述第二部分相对于所述间隔件层的所述第一部分凹进，从而在所述第二半导体鳍的侧壁上形成第二鳍间隔件，其中，所述第二鳍间隔件形成为比所述第一鳍间隔件的高度大的高度；蚀刻所述第二半导体鳍以在所述第二鳍间隔件之间形成第二源极/漏极凹槽；以及在所述第二源极/漏极凹槽中形成第二外延源极/漏极部件，其中，所述第二外延源极/漏极部件形成为比所述第一外延源极/漏极部件的尺寸小的尺寸。
在一些实施例中，所述第一半导体鳍配置为提供逻辑器件，并且其中，所述第二半导体鳍配置为提供存储器器件。在一些实施例中，蚀刻所述间隔件层的所述第一部分包括：形成图案化光刻胶层以暴露所述间隔件层的所述第一部分但不暴露所述间隔件层的所述第二部分；实施所述第一蚀刻工艺；以及在形成所述第一外延源极/漏极部件之后并且在实施所述第二蚀刻工艺之前，从所述衬底去除所述图案化光刻胶层。在一些实施例中，所述图案化光刻胶层是第一图案化光刻胶层，并且其中，蚀刻所述间隔件层的所述第二部分包括：形成第二图案化光刻胶层以暴露所述间隔件层的所述第二部分但不暴露所述间隔件层的所述第一部分；实施所述第二蚀刻工艺；以及在形成所述第二外延源极/漏极部件之后，去除所述第二图案化光刻胶层。在一些实施例中，实施所述第一蚀刻工艺包括调整所述第一蚀刻工艺的偏置功率。在一些实施例中，实施所述第二蚀刻工艺包括间歇地施加蚀刻剂。在一些实施例中，间歇地施加所述蚀刻剂包括循环地使所述间隔件层的所述第二部分凹进以及在所述第二半导体鳍上方再沉积蚀刻副产物。在一些实施例中，所述第一半导体鳍和所述第二半导体鳍配置为形成相同导电类型的器件。在一些实施例中，所述第一半导体鳍和所述第二半导体鳍配置为形成不同导电类型的器件。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：形成从半导体衬底的第一区域突出的第一鳍和第二鳍；形成从所述半导体衬底的第二区域突出的第三鳍；在所述第一鳍和所述第二鳍上方形成第一伪栅极堆叠件并且在所述第三鳍上方形成第二伪栅极堆叠件；在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积介电层；在所述第一鳍和所述第二鳍上方形成第一源极/漏极(S/D)部件，包括：实施第一蚀刻工艺以去除所述介电层的位于所述第一鳍和所述第二鳍的侧壁上的部分，从而形成具有第一高度的第一鳍侧壁(FSW)间隔件，使所述第一鳍和所述第二鳍凹进，以及实施第一外延工艺以生长所述第一源极/漏极部件，从而合并凹进的所述第一鳍和所述第二鳍；在所述第三鳍上方形成第二源极/漏极部件，包括：在形成所述第一源极/漏极部件之后，实施第二蚀刻工艺以去除所述介电层的位于所述第三鳍的侧壁上的部分，从而形成具有第二高度的第二鳍侧壁间隔件，其中，所述第二高度大于所述第一高度，并且其中，所述第一蚀刻工艺和所述第二蚀刻工艺实施相同的蚀刻剂，使所述第三鳍凹进，以及实施第二外延工艺以在所述第二鳍侧壁间隔件之间生长所述第二源极/漏极部件；以及利用金属栅极堆叠件替换所述第一伪栅极堆叠件和所述第二伪栅极堆叠件。
在一些实施例中，所述第一区域和所述第二区域提供不同功能、不同导电类型或它们的组合的器件。在一些实施例中，所述第一区域和所述第二区域提供不同功能但是相同导电类型的器件。在一些实施例中，所述第一鳍、所述第二鳍和所述第三鳍形成为鳍高度，并且其中，所述第一高度形成为小于所述鳍高度的一半，并且所述第二高度形成为所述鳍高度的至少一半。在一些实施例中，实施所述第一蚀刻工艺和所述第二蚀刻工艺分别在所述第一伪栅极堆叠件的侧壁上形成第一栅极间隔件以及在所述第二伪栅极堆叠件的侧壁上形成第二栅极间隔件。在一些实施例中，所述第二栅极间隔件具有大于所述第一栅极间隔件的高度。
本申请的又一些实施例提供了一种半导体结构，包括：第一鳍和第二鳍，从半导体衬底延伸；隔离部件，设置在所述半导体衬底上方以分隔所述第一鳍和所述第二鳍，其中，所述第一鳍和所述第二鳍具有从所述隔离部件的顶面测量的鳍高度；第一器件，位于所述第一鳍上方，所述第一器件包括：第一栅极堆叠件，与所述第一鳍的第一沟道区域接合，第一外延源极/漏极(S/D)部件，设置在所述第一沟道区域的相对侧上，其中，所述第一外延源极/漏极部件将所述第一鳍合并在一起，以及第一鳍间隔件，设置在所述第一外延源极/漏极部件的侧壁上，其中，所述第一鳍间隔件具有从所述隔离部件的所述顶面测量的第一高度；第二器件，位于所述第二鳍上方，所述第二器件包括：第二栅极堆叠件，与所述第二鳍的第二沟道区域接合，第二外延源极/漏极部件，设置在所述第二沟道区域的相对侧上，以及第二鳍间隔件，设置在所述第二外延源极/漏极部件的侧壁上，其中，所述第二鳍间隔件具有从所述隔离部件的所述顶面测量的大于所述第一高度的第二高度；以及层间介电(ILD)层，位于所述第一器件和所述第二器件上方，其中，所述层间介电层分隔所述第二外延源极/漏极部件。
在一些实施例中，所述第一器件是逻辑器件，并且所述第二器件是存储器器件。在一些实施例中，所述第一外延源极/漏极部件的顶面位于所述第一鳍的顶面之上。在一些实施例中，所述第一外延源极/漏极部件的底面位于所述第二外延源极/漏极部件的底面下方。在一些实施例中，所述第一外延源极/漏极部件的宽度大于所述鳍高度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
提供具有第一器件区域和第二器件区域的衬底；
在所述第一器件区域中形成第一半导体鳍，并且在所述第二器件区域中形成第二半导体鳍；
在所述衬底上方形成间隔件层，其中，所述间隔件层的第一部分形成在所述第一半导体鳍上方，并且所述间隔件层的第二部分形成在所述第二半导体鳍上方；
实施第一蚀刻工艺以使所述间隔件层的所述第一部分相对于所述间隔件层的所述第二部分凹进，从而在所述第一半导体鳍的侧壁上形成第一鳍间隔件；
蚀刻所述第一半导体鳍以在所述第一鳍间隔件之间形成第一源极/漏极(S/D)凹槽；
在所述第一源极/漏极凹槽中形成第一外延源极/漏极部件；
在形成所述第一外延源极/漏极部件之后，实施第二蚀刻工艺以使所述间隔件层的所述第二部分相对于所述间隔件层的所述第一部分凹进，从而在所述第二半导体鳍的侧壁上形成第二鳍间隔件，其中，所述第二鳍间隔件形成为比所述第一鳍间隔件的高度大的高度；
蚀刻所述第二半导体鳍以在所述第二鳍间隔件之间形成第二源极/漏极凹槽；以及
在所述第二源极/漏极凹槽中形成第二外延源极/漏极部件，其中，所述第二外延源极/漏极部件形成为比所述第一外延源极/漏极部件的尺寸小的尺寸。
2.根据权利要求1所述的方法，其中，所述第一半导体鳍配置为提供逻辑器件，并且其中，所述第二半导体鳍配置为提供存储器器件。
3.根据权利要求1所述的方法，其中，蚀刻所述间隔件层的所述第一部分包括：
形成图案化光刻胶层以暴露所述间隔件层的所述第一部分但不暴露所述间隔件层的所述第二部分；
实施所述第一蚀刻工艺；以及
在形成所述第一外延源极/漏极部件之后并且在实施所述第二蚀刻工艺之前，从所述衬底去除所述图案化光刻胶层。
4.根据权利要求3所述的方法，其中，所述图案化光刻胶层是第一图案化光刻胶层，并且其中，蚀刻所述间隔件层的所述第二部分包括：
形成第二图案化光刻胶层以暴露所述间隔件层的所述第二部分但不暴露所述间隔件层的所述第一部分；
实施所述第二蚀刻工艺；以及
在形成所述第二外延源极/漏极部件之后，去除所述第二图案化光刻胶层。
5.根据权利要求1所述的方法，其中，实施所述第一蚀刻工艺包括调整所述第一蚀刻工艺的偏置功率。
6.根据权利要求5所述的方法，其中，实施所述第二蚀刻工艺包括间歇地施加蚀刻剂。
7.根据权利要求6所述的方法，其中，间歇地施加所述蚀刻剂包括循环地使所述间隔件层的所述第二部分凹进以及在所述第二半导体鳍上方再沉积蚀刻副产物。
8.根据权利要求1所述的方法，其中，所述第一半导体鳍和所述第二半导体鳍配置为形成相同导电类型的器件。
9.一种形成半导体结构的方法，包括：
形成从半导体衬底的第一区域突出的第一鳍和第二鳍；
形成从所述半导体衬底的第二区域突出的第三鳍；
在所述第一鳍和所述第二鳍上方形成第一伪栅极堆叠件并且在所述第三鳍上方形成第二伪栅极堆叠件；
在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积介电层；
在所述第一鳍和所述第二鳍上方形成第一源极/漏极(S/D)部件，包括：
实施第一蚀刻工艺以去除所述介电层的位于所述第一鳍和所述第二鳍的侧壁上的部分，从而形成具有第一高度的第一鳍侧壁(FSW)间隔件，
使所述第一鳍和所述第二鳍凹进，以及
实施第一外延工艺以生长所述第一源极/漏极部件，从而合并凹进的所述第一鳍和所述第二鳍；
在所述第三鳍上方形成第二源极/漏极部件，包括：
在形成所述第一源极/漏极部件之后，实施第二蚀刻工艺以去除所述介电层的位于所述第三鳍的侧壁上的部分，从而形成具有第二高度的第二鳍侧壁间隔件，其中，所述第二高度大于所述第一高度，并且其中，所述第一蚀刻工艺和所述第二蚀刻工艺实施相同的蚀刻剂，
使所述第三鳍凹进，以及
实施第二外延工艺以在所述第二鳍侧壁间隔件之间生长所述第二源极/漏极部件；以及
利用金属栅极堆叠件替换所述第一伪栅极堆叠件和所述第二伪栅极堆叠件。
10.一种半导体结构，包括：
第一鳍和第二鳍，从半导体衬底延伸；
隔离部件，设置在所述半导体衬底上方以分隔所述第一鳍和所述第二鳍，其中，所述第一鳍和所述第二鳍具有从所述隔离部件的顶面测量的鳍高度；
第一器件，位于所述第一鳍上方，所述第一器件包括：
第一栅极堆叠件，与所述第一鳍的第一沟道区域接合，
第一外延源极/漏极(S/D)部件，设置在所述第一沟道区域的相对侧上，其中，所述第一外延源极/漏极部件将所述第一鳍合并在一起，以及
第一鳍间隔件，设置在所述第一外延源极/漏极部件的侧壁上，其中，所述第一鳍间隔件具有从所述隔离部件的所述顶面测量的第一高度；
第二器件，位于所述第二鳍上方，所述第二器件包括：
第二栅极堆叠件，与所述第二鳍的第二沟道区域接合，
第二外延源极/漏极部件，设置在所述第二沟道区域的相对侧上，以及
第二鳍间隔件，设置在所述第二外延源极/漏极部件的侧壁上，其中，所述第二鳍间隔件具有从所述隔离部件的所述顶面测量的大于所述第一高度的第二高度；以及
层间介电(ILD)层，位于所述第一器件和所述第二器件上方，其中，
所述层间介电层分隔所述第二外延源极/漏极部件。
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