TWI814041B - 在半導體裝置中形成源極/汲極構件 - Google Patents

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陳志山
謝瑞夫
羅裕智
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Abstract

一種關於半導體裝置的方法包括，在第一鰭片上方形成間隔件層的第一部分和在第二鰭片上方形成間隔件層的第二部分，執行第一蝕刻製程，相對於間隔件層的第二部分使間隔件層的第一部分凹陷，以在第一鰭片的側壁上形成第一間隔件，接著執行第二蝕刻製程，相對於第一間隔件使間隔件層的第二部分凹陷，以在第二鰭片的側壁上形成第二間隔件，其中第二間隔件形成大於第一間隔件的高度，以及分別在第一間隔件和第二間隔件之間形成第一磊晶源極/汲極構件和第二磊晶源極/汲極構件，其中第一磊晶源極/汲極構件大於第二磊晶源極/汲極構件。

Description

在半導體裝置中形成源極/汲極構件
本發明實施例係關於在半導體裝置中形成源極/汲極構件。
半導體積體電路(IC)產業經歷了快速的增長。積體電路的材料和設計方面的技術進步使半導體積體電路隨著世代成長，其中每一代的積體電路都比上一代更小、設計更複雜。在積體電路發展過程中，功能密度(即每個晶片區域的互連裝置數量)通常隨著幾何尺寸(即可以使用工業製造過程來產生的最小組件(或線))的縮小而增加。這種縮小尺寸的過程通常經由提高生產效率和降低相關成本來提供好處。這樣的縮小尺寸也增加了處理和製造IC的複雜度。
引進多閘極裝置以經由增加閘極通道耦合、減少開路電流(off-state current)和減少短通道效應(SCE)來改善閘極控制。所引入的一種此類多閘極裝置為鰭式場效電晶體(FinFET)。FinFET的名稱是由於它的鰭狀結構，該結構從其上形成的基板延伸，鰭狀結構的表面用作FET的通道區。FinFET與傳統的互補式金屬氧化物半導體(CMOS)製程相容，它們的三維結構允許它們在保持閘極控制和減輕SCE的同時急速微縮。FinFET的效能可以經由各種構件來控制和最佳化，包括經形成在鰭狀結構(或下文中提到的鰭片)中的源極和汲極構件。雖然現有在FinFET中形成源極和汲極構件的方法通常是足夠的，但並非在所有方面都完全令人滿意。
根據本發明的一實施例，一種關於半導體裝置的方法，包括：提供一基板，其具有一第一裝置區域及一第二裝置區域；在該第一裝置區域形成一第一半導體鰭片，在該第二裝置區域形成一第二半導體鰭片；在該基板上方形成一間隔件層，其中在該第一半導體鰭片上方形成該間隔件層的一第一部分，在該第二半導體鰭片上方形成該間隔件層的一第二部分；執行一第一蝕刻製程，相對於該間隔件層的該第二部分使該間隔件層的該第一部分凹陷，從而在該第一半導體鰭片的側壁上形成第一鰭狀間隔件；蝕刻該第一半導體鰭片以在該第一鰭狀間隔件之間形成一第一源極/汲極(S/D)凹槽；在該第一S/D凹槽中形成一第一磊晶S/D構件；在形成該第一磊晶S/D構件後，執行一第二蝕刻製程，相對於該間隔件層的該第一部分使該間隔件層的該第二部分凹陷，從而在該第二半導體鰭片的側壁上形成第二鰭狀間隔件，其中該第二鰭狀間隔件形成為大於該第一鰭狀間隔件的一高度；蝕刻該第二半導體鰭片以在第二鰭狀間隔件之間形成一第二源極/汲極凹槽；及在該第二S/D凹槽中形成一第二磊晶S/D構件，其中該磊晶S/D構件形成為小於該第一磊晶S/D構件的一尺寸。
根據本發明的一實施例，一種關於半導體裝置的方法，包括：形成從一半導體基板的一第一區域突出的一第一鰭片和一第二鰭片；形成從該半導體基板的一第二區域突出的一第三鰭片；在該第一鰭片和該第二鰭片上方形成一第一虛設閘極堆疊以及在該第三鰭片上方形成一第二虛設閘極堆疊；在該第一虛設閘極堆疊和該第二虛設閘極堆疊上方沉積一介電層；在該第一和第二鰭片上形成一第一源極/汲極(S/D)構件，包括：執行一第一蝕刻製程以去除在該第一鰭片和該第二鰭片的側壁上的該介電層的部分，從而形成具有一第一高度的第一鰭狀側壁(FSW)間隔件，使該第一和該第二鰭片凹陷，及執行一第一磊晶製程以生長該第一S/D構件，從而合併凹陷的該第一鰭片和該第二鰭片；在該第三鰭片上形成一第二S/D構件，包括：在形成該第一S/D構件之後，執行一第二蝕刻製程以去除該第三鰭片的側壁上的該介電層的部分，從而形成具有一第二高度的第二FSW間隔件，其中該第二高度大於該第一高度，並且其中該第一和該第二蝕刻製程實施相同的該蝕刻劑，使該第三鰭片凹陷，及執行一第二磊晶製程以在該第二FSW間隔件之間生長該第二S/D構件；及用金屬閘極堆疊代替該第一虛設閘極堆疊和該第二虛設閘極堆疊。
根據本發明的一實施例，一種半導體結構，包括：第一鰭片和第二鰭片，從一半導體基板延伸；一隔離構件，其位於該半導體基板上方以分隔該第一鰭片和該第二鰭片，其中該第一和該第二鰭片具有從該隔離構件的一頂表面所測量到的一鰭片高度；一第一裝置，在該第一鰭片上方，該第一裝置包括：一第一閘極堆疊，其與該第一鰭片的第一通道區域接合，一第一磊晶源極/汲極(S/D)構件，其位於該第一通道區域的相對側上，其中該第一磊晶S/D構件將該第一鰭片合併在一起，及第一鰭狀間隔件，其位於該第一磊晶S/D構件的側壁上，其中該第一鰭狀間隔件具有從該隔離構件的該頂表面所測量到的一第一高度；一第二裝置，在該第二鰭片上方，該第二裝置包括：一第二閘極堆疊，其與該第二鰭片的第二通道區接合，第二磊晶S/D構件，其位於該第二通道區域的相對側上，及第二鰭狀間隔件，其位於該第二磊晶S/D構件的側壁上，其中該第二鰭狀間隔件具有從該隔離構件的該頂表面所測量到大於該第一高度的一第二高度；及一層間介電(ILD)層，在該第一和該第二裝置上方，其中該ILD層分隔該第二磊晶S/D構件。
以下揭露提供用於實施所提供標的之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在產生限制。例如，在以下本揭露中，使構件形成於另一構件上方、連接到及/或耦合到另一構件可以包含其中形成直接接觸之構件的實施例，且亦可包含其中可以經形成插入構件的額外構件使得構件可以不直接接觸的實施例。此外，為便於描述，諸如「下部」、「上部」、「水平」、「垂直」、「以上」、「上方」、「以下」、「下方」、「向上」、「向下」、「頂部」、「底部」等及其衍生詞(例如，「水平地」、「向下地」、「向上地」等)用於簡化本揭露中的一構件與另一構件之關係。空間相對術語亦意欲涵蓋包括構件的裝置之不同方向。
此外，當用「約」、「大約」等描述數字或數字範圍時，該術語旨在涵蓋在合理範圍內的數字，包括所描述的數字，例如在所描述的數字或本領域技術人員理解的其他數值的+/-10%內。例如，術語「約5奈米」涵蓋從4.5奈米到5.5奈米的尺寸範圍。另外，本揭露可在各個實例中重複參考符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的關係。
應注意的是，本揭露以多閘極電晶體或鰭式多閘極電晶體的形式呈現實施例，在此稱為FinFET。這種裝置可以包括p型金屬氧化物半導體FinFET裝置或n型金屬氧化物半導體FinFET裝置。FinFET裝置可以是雙閘極裝置、三閘極裝置、塊晶裝置(bulk device)、絕緣體上覆矽(silicon-on-insulator,SOI)裝置及/或其它配置。儘管未描述，適用於環繞式閘極(gate-all-around, GAA)裝置、Ω型閘極(Omega-gate)裝置或Π型閘極(Pi-gate)裝置的其他實施例也可適用於本揭露之態樣。此外，本實施例可提供在積體電路(IC)或其部分之加工期間所製造的中間裝置，可以包括記憶體(例如，靜態隨機存取記憶體或SRAM)及/或邏輯電路、被動裝置如電阻、電容和電感、主動裝置如金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、二極(bipolar)電晶體、高電壓(high voltage)電晶體、高頻率(high frequency)電晶體、其他記憶體單元或其組合。
本揭露通常是與半導體裝置及其製造有關。更具體地來說，一些實施例是關於在裝置主動區中形成源極/汲極構件，諸如鰭片，用於經配置以形成邏輯裝置和儲存裝置的FinFET。FinFET被引用以經由增加閘極-通道耦合、降低開路電流和減少短通道效應(SCE)來改善閘極控制。FinFET製造過程包括，特別是經由蝕刻和選擇性磊晶生長以在FinFET的通道區中引起應變效應來形成磊晶生長的源極/汲極構件。雖然目前形成FinFET的方法通常是足夠的，但它們並非在所有方面都完全令人滿意。例如，現有的製造方案可能缺乏獨立控制源極/汲極構件的形成以滿足不同設計要求的能力，例如適用於不同的FinFET的應變效應和接觸電阻。
雖然旨不在進行限制，但本揭露提供了一種形成源極和汲極構件的方法，該方法具有增加的應變效應、降低的接觸電阻以及對於形成具有不同特性的源極/汲極構件的現有方法的更多設計自由度。在一些實施例中，經配置以提供不同裝置的源極/汲極構件分別形成為具有不同的形狀及/或尺寸。在本實施例中，這種不同的源極/汲極構件是經由控制它們各自的鰭狀側壁(FSW)間隔件的高度來形成的，其可以經由實施兩個圖案化製程，接著兩個不同的蝕刻製程來製造。
本揭露實施例提供了各種優點，儘管可以理解其他實施例可以提供不同的優點，但並非所有的優點都必須在本文中討論，並且所有實施例都不需要特定的優點。在至少一些實施例中，經由形成磊晶源極/汲極構件，載子遷移率(carrier mobility)增加並且裝置效能增強。
圖1是用於製造工件(也稱為半導體結構)100的方法200的流程圖，該工件經配置以提供各種FET，例如FinFET。圖2A和2B一起繪示出用於製造工件100，其中特別是源極/汲極構件的方法220的流程圖，如圖1所示包含在區塊210中。可以在方法200及/或方法220之前、之中和之後提供額外的步驟，並且對於方法200和220的其他實施例，可以替換或排除所描述的一些步驟。方法200及/或方法220的各個階段關於圖 3A-15G有詳細討論，其中圖3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A和15A是工件的俯視圖100；圖3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B和15B分別是沿著圖3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A和15A中所描述的工件100的虛線AA'的剖面圖；圖3C、4C、5C、6C、7C、8C、9C和15C分別是沿著圖3A、4A、5A、6A、7A、8A、9A和15A中所描述的工件100的虛線CC'的剖面圖；圖3D、4D、5D、6D、7D、8D和9D分別是沿著圖3A、4A、5A、6A、7A、8A和9A中所描述的工件100的虛線DD'的剖面圖；圖10C、11C、12C、13C和15D分別是沿圖10A、11A、12A、13A和15A中描繪的工件100的虛線EE'的剖面圖；圖10D、11D、12D和13D分別是沿著圖10A、11A、12A和13A中所描述的工件100的虛線FF'的剖面圖；圖14B和15E分別是沿著圖14A和15A中所描述的工件100的虛線BB'的剖面圖；圖14C和15F分別是沿著圖14A和15A中所描述的工件100的虛線GG'的剖面圖；圖14D和15G分別是沿著圖14A和15A中所描述的工件100的虛線HH'的剖面圖。
首先參考圖1的區塊202和圖3A-3D，方法200接收(或提供)包括基板102的工件100。在各種示例中，基板102可以包括元件(單一元件)半導體，例如晶體結構中的矽或鍺；化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；非半導體材料，例如鈉鈣玻璃、氟化矽酸鹽、熔融石英和/或氟化鈣(CaF2 )、其他合適的材料、或其組合。在一些實施例中，基板102包括矽鍺(Si1-x­ Gex )，其中Ge(x)的組成為大約5％至大約50％。此外，含矽鍺基板102可以摻雜有p型摻雜劑，例如硼、鎵、鋁、銦、其他合適的p型摻雜劑或其組合。
基板102的組成可以是均勻的或者可以包括各種層。這些層可以具有相似或不同的組成，並且在各種實施例中，一些基板層具有不均勻的組成而引起裝置應變，從而調整裝置性能。分層基板的示例包括絕緣體上覆矽(SOI)基板102。在一些這樣的示例中，基板102的層可以包括絕緣體，諸如氧化矽、氮化矽、氮氧化矽、碳化矽、其他合適的絕緣體材料或其組合。
在一些實施例中，工件100包括經形成在基板102中或上方的各種摻雜區域(或阱)。每個摻雜區域可以根據特定的設計要求植入一或多種摻雜劑。例如，n型阱可以包括n型摻雜劑，例如磷、砷、銻、其他n型摻雜劑或其組合，而p型阱可以包括p型摻雜劑，例如硼、銦、鎵、鋁、其他p型摻雜劑或其組合。在一些實施例中，基板102包括具有p型摻雜劑和n型摻雜劑的組合的摻雜區域。各種摻雜區域可以直接經形成在基板102之上及/或之中，例如，提供p阱結構、n阱結構、雙阱結構、凸起結構或其組合。各種摻雜區域中的每一個可以經由執行離子植入製程、擴散製程、其他合適的摻雜製程或其組合來形成。
參考圖1的區塊204和圖3A-3D，方法200形成鰭片主動區或鰭片108A、108B、108C和108D(統一稱為鰭片108)，從基板102延伸或突出並由隔離構件104分隔開。在本實施例中，鰭片108沿X方向縱向伸長並且沿Y方向彼此間隔開。鰭片108可以包括任何合適的半導體材料，包括矽、鍺、矽鍺及/或其他半導體材料。在一些實施例中，鰭片108包括一或多種磊晶生長的半導體材料。鰭片108經由選擇性蝕刻隔離構件104以形成凹槽來形成，隨後在凹槽中磊晶生長一或多種半導體材料並用隔離構件104平坦化半導體材料。在一些實施例中，鰭片108經形成是經由圖案化基板102以形成由溝槽分隔開的鰭片108，隨後用介電層填充溝槽、平坦化介電層、並選擇性地蝕刻介電層以在鰭片108之間形成隔離構件104。參考圖3C和3D，兩個相鄰鰭片108之間的分隔距離可以在基板102中限定的不同區域中不同。例如，兩個鰭片108A可以經形成為小於兩個鰭片108C之間的分隔距離S2的分隔距離S1。
圖案化基板102可以包括一系列微影和蝕刻製程。微影製程可以包括形成覆蓋在基板102上的光阻層(光阻劑)、將光阻劑暴露於圖案、執行曝光後烘烤製程以及將光阻劑顯影以形成包括光阻劑的遮罩元件(本文未示出)。然後使用遮罩元件蝕刻基板102中的溝槽，留下從基板102突出的鰭片108。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應式離子蝕刻(RIE)、其他合適的製程或其組合。在執行蝕刻製程之後，經由合適的方法，例如電漿灰化或光阻劑剝離，從基板102去除遮罩元件。
用於形成鰭片108的方法的許多其他實施例可能是合適的。例如，鰭片108可以使用雙重圖案化或多重圖案化製程來圖案化。通常，雙重圖案化或多重圖案化製程結合了微影和自對準製程，從而允許建立的圖案具有例如比使用單個直接微影製程可獲得的間距更小的間距。例如，在一實施例中，犧牲層形成在基板102上方並且使用微影製程圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔件。然後去除犧牲層，然後可以使用剩餘的間隔件或心軸來圖案化鰭片108。
在本實施例中，形成隔離構件104以限定和分隔基板102中的區域(或裝置區域)。隔離構件104可以包括二氧化矽、低介電常數介電材料(介電常數小於氧化矽的介電常數的介電材料，其大約為3.9)、其他合適的材料或其組合。在一些實施例中，隔離構件104包括淺溝槽隔離構件(STI)、深溝槽隔離構件(DTI)、其他類型的隔離構件或其組合。例如，經配置以分隔鰭片108的隔離構件104的部分可以包括STI，而隔離構件104經配置為DTI的部分可以嵌入基板102中，這可以經由使基板102凹陷以形成全厚度的溝槽，隨後用介電材料填充溝槽，並用基板102平坦化介電材料以形成DTI。隔離構件40可以經由任何合適的方法沉積，例如化學氣相沉積(CVD)、可流動化學氣相沉積(FCVD)、旋轉塗佈玻璃(SOG)、其他合適的方法或其組合。
隔離構件104可以將基板102分隔成經配置以提供不同裝置的各種區域。在所描述的實施例中，例如，基板102包括四個示例區域(或裝置區域)102A、102B、102C和102D。在一些實施例中，區域102A-102D被設計成獨立地提供不同功能的裝置，例如邏輯裝置或記憶體(例如SRAM)裝置、不同導電類型，例如n型裝置或p型裝置，或其組合。例如，在一些實施例中，區域102A和區域102B經配置以提供功能相同但導電類型不同的裝置。當然，本實施例不限於任何特定設置。為簡單起見，在所描述的實施例中，方法200和220是參考區域102A和區域102C分別經配置以提供邏輯和記憶體裝置、區域102A和102B經配置以提供不同導電類型的邏輯裝置、以及區域102C和區域102D經配置以提供不同導電類型的記憶體裝置來討論的。
參考圖1的區塊206和圖4A-4D，方法200在鰭片108A和108B上方形成虛設閘極堆疊(或者稱為佔位閘極)112，以及在鰭片108C和108D上方形成虛設閘極堆疊114。在本實施例中，虛設閘極堆疊112和114將在製造的後期階段被金屬閘極堆疊代替。每個虛設閘極堆疊橫穿鰭片108的通道區域，因此位於隨後在鰭片108中及/或上方形成的源極/汲極構件之間。虛設閘極堆疊112和114可以每個至少包括例如多晶矽的閘極電極。在一些實施例中，每個虛設閘極堆疊還包括鰭片108上方的界面層(例如氧化矽)、界面層上方的閘極介電層(例如氧化矽)以及閘極介電層上方的閘極電極(例如多晶矽)、硬遮罩層、覆蓋層、阻障層、其他合適的層或其組合。如這裡所描述的，硬遮罩120形成在虛設閘極堆疊112和114的頂表面上方以提供針對後續蝕刻製程的保護。可以經由熱氧化、化學氧化、CVD、原子層沉積(ALD)、物理氣相沉積(PVD)、其他合適的方法或其組合來形成虛設閘極堆疊112和114的各個層。
虛設閘極堆疊112和114的形成可以包括形成各種閘極材料層以及使用微影製程和蝕刻來圖案化閘極材料層。硬遮罩120可用於圖案化閘極材料層。例如，硬遮罩120可以沉積在閘極材料層上並且通過微影和蝕刻製程被圖案化以包括各種開口。然後，經由蝕刻將硬遮罩120上限定的圖案轉移到閘極材料層，從而形成虛設閘極堆疊112和114。硬遮罩120可以包括矽、氮、氧、碳、其他合適的元素或其組合(例如，氧化矽、氮化矽、氮氧化矽或碳化矽)。在一些示例中，硬遮罩120可以包括多個膜，例如虛設閘極堆疊112和114上方的氮化矽層，以及氮化矽層上方的氧化矽層。硬遮罩120可以經由任何合適的方法圖案化，例如上文關於圖案化鰭片108所詳細討論的方法。
在一些實施例中，在虛設閘極堆疊112和114的側壁上形成具有單層或多層結構的閘極間隔件(本文未描述)。閘極間隔件可以包括任何合適的介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、其他介電材料或其組合，並且閘極間隔件可以經由沉積介電材料層並執行非等向性蝕刻製程去除部分層，在虛設閘極堆疊112和114的側壁上留下閘極間隔件來形成。
參考圖1的區塊208和圖5A-5D，方法200在基板102上方形成介電層126，從而保形地覆蓋鰭片108以及虛設閘極堆疊112和114。在本實施例中，介電層126經配置以在虛設閘極堆疊112和114的側壁上提供閘極間隔件124(額外或替代在區塊206處經形成在虛設閘極堆疊112和114的側壁上的閘極間隔件)，以及在鰭片108的側壁上提供閘極間隔件(例如FSW間隔件126A、126B、126C和126D)。
介電層126可以包括矽、氮、氧、碳、其他合適的元素或其組合。例如，介電層126可以包括氮化矽、氧化矽、碳化矽、碳氮化矽化物、氮氧化矽、碳氧化矽、氮氧化矽、高介電常數介電材料(介電常數大於氧化矽的介電材料，大約為3.9)、低介電常數介電材料、其他介電材料，或其組合。在一些實施例中，介電層126具有單層結構。在一些實施例中，介電層126具有包括至少兩個材料層的多層結構。在一個這樣的示例中，介電層126包括氮化矽層和碳氮氧化矽層。在另一示例中，介電層126包括氮化矽層和氮氧化矽層。在又一示例中，介電層126包括低介電常數介電層和氮化矽層。介電層126(及其次層)的組成可根據適當裝置功能的一或多種設計要求來選擇。例如，可選擇具有不同介電常數的介電材料以達到預期階段的寄生電容和抗蝕刻性。在一些情況下，具有較低介電常數的介電材料可能適用於降低寄生電容，而具有較高介電常數的介電材料可能適用於增強對後續蝕刻製程的保護。介電層126的每次層可以經由合適的沉積方法形成，例如CVD、ALD、FCVD、PVD、其他方法或其組合，以達到合適的厚度。
方法200進行到區塊210以在鰭片108中形成磊晶源極/汲極構件，這經由方法220並參考圖2A、2B和6A-15D進一步討論。
參考圖2A的區塊222和圖6A-6D，方法220在基板102上方形成圖案化光阻層130以暴露區域102A而不暴露區域102B-102D。在本實施例中，光阻層130為三層光阻，包括底層130A、底層130A上方的中間層130B、和中間層130B上方的頂層130C，它們一起經配置以增強微影製程的結果，例如提高微影製程的解析度。光阻層130的各個層可以經配置有不同的組成以獲得增強的蝕刻選擇性。例如，底層130A可以是聚合物抗反射塗層，中間層130B可以包括經配置以增強光阻層130的光敏性的聚合物材料，並且頂層130C通常包括光敏材料(光阻劑)。需注意的是，雖然圖6B中分別繪示了三層光阻層130，但為了簡單起見，在隨後的圖中將它們統一稱為光阻層130。光阻層 130 可以經由一系列微影和蝕刻製程來圖案化，這些製程類似於上文關於圖案化鰭片108所詳細討論的那些製程。
參考圖2A的區塊224和圖7A-7D，方法220使介電層216凹陷以形成第一鰭片側壁(FSW)間隔件126A和閘極間隔件124。在本實施例中，參考圖7B和7C，方法220執行蝕刻製程302以去除區域102A中的部分介電層126。在本實施例中，蝕刻製程302包括一或多個蝕刻製程，其經配置為非等向性地使介電層126的部分凹陷，從而留下介電層126的部分作為鰭片108A的側壁上的FSW間隔件126A，以及作為虛設閘極堆疊112的側壁上的閘極間隔件124。在本實施例中，蝕刻製程302被調整以使得FSW間隔件126A由高度H1所限定，該高度是從隔離構件104的頂表面所測量的。
在一些實施例中，蝕刻製程302包括一或多個乾式蝕刻製程，實施根據介電層126的組成所選擇的任何合適的蝕刻劑。一些示例乾式蝕刻劑包括CH3 F、CF4 、NF3 、SF6 、CO、CO2 、SO2 、CH4 、Ar、HBr、O2 、He、其他合適的蝕刻劑或其組合。在一些實施例中，蝕刻製程302使用如深反應式離子蝕刻(DRIE)的機制來執行以達到或增強介電層126的非等向性蝕刻。
在本實施例中，蝕刻製程302至少包括乾式蝕刻製程，其可以經由校正一或多個參數來調整，例如偏功率、偏電壓、蝕刻溫度、蝕刻壓力、源功率、蝕刻劑流速、其他合適的參數或其組合。在本實施例中，蝕刻製程302的偏功率被校正以控制高度H1，其隨後控制經形成在鰭片108A上方的源極/汲極構件的形狀和尺寸。在本實施例中，對於給定的蝕刻時間量，增加偏功率造成乾式蝕刻劑顆粒的撞擊量增加，這導致更大量的介電層126被去除，從而降低FSW間隔件126A的高度H1。在本實施例中，高度H1被控制使得經形成在兩個相鄰鰭片108A之上得到的源極/汲極構件合併在一起，從而提供適合某些設計要求的擴大的源極/汲極構件。就這點而言，高度H1可以被調整到小於鰭片108的鰭片高度(FH)的大約一半，其中FH是從隔離構件104的頂表面開始測量的。在一些實施例中，高度H1與FH之比率為大約0.1至大約0.3。雖然本實施例不限於這樣的尺寸，但應注意的是，如果該比率小於大約0.1，則合併的源極/汲極構件可能太小而無法為隨後所形成的源極/汲極接觸點提供足夠的著陸區域。此外，如果所得源極/汲極構件的尺寸太小，對於所需的裝置性能來說，接觸電阻可能無意中過高。另一方面，大於大約0.3的比率可能使得源極/汲極構件有利於垂直生長而不是橫向合併，造成形成在相鄰鰭片108A上方的分離的、未合併的源極/汲極構件。在一些示例中，高度H1可以是大約6奈米到大約14奈米。在一些實施例中，執行蝕刻製程302去除少量的閘極間隔件124，從而略微減小閘極間隔件124的高度及/或厚度。需要注意的是，這種減少通常不會影響閘極間隔件124的整體性能。
參考圖2A的區塊226和圖8A-8D，方法220在每個暴露的鰭片108A中和FSW間隔件126A之間形成源極/汲極凹槽131。在本實施例中，形成源極/汲極凹槽131包括應用蝕刻製程304，選擇性地去除鰭片108A的部分而不會去除或實質上去除虛設閘極堆疊112、隔離構件104或介電層126的部分。在本實施例中，源極/汲極凹槽131形成到深度D1。在一些示例中，深度D1可為大約47奈米至大約57奈米；當然，本實施例不限於這樣的尺寸。在一些示例中，高度H1與深度D1的比率可為大約1:10至大約1:3。
蝕刻製程304可以是乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程或其組合。在一些實施例中，濕式蝕刻製程實施包括氫氧化物的濕式蝕刻劑，例如氫氧化鉀(KOH)及/或氫氧化銨(NH4 OH)、過氧化氫(H2 O2 )、硫酸(H2 SO4 )、TMAH、其他合適的濕式蝕刻溶液或其組合。例如，濕​​式蝕刻劑可以實施NH4 OH-H2 O2 -H2 O混合物(稱為氨-過氧化物混合物，或APM)或H2 SO4 -H2 O2 混合物(稱為硫酸-過氧化物混合物，或SPM)。在一些實施例中，乾式蝕刻製程採用乾式蝕刻劑，其包括含氟蝕刻劑氣體(例如CF4 、SF6 、CH2 F2 、CHF3 及/或C2 F6 )、含氧氣體、含氯氣體(例如Cl2 、CHCl3 、CCl4 及/或BCl3 )、含溴氣體(例如HBr及/或CHBr3 )、含碘氣體、氦、氬、氧、其他合適的氣體及/或電漿、或其組合。在一些實施例中，蝕刻製程304額外實施氧化製程。舉例來說，蝕刻製程304可將鰭片108A暴露於臭氧環境，從而經由圖案化光阻層130氧化鰭片108A的暴露的部分，並且氧化部分隨後經由清潔製程及/或蝕刻製程，例如本文所描述的那些製程被去除。在實施蝕刻製程304之後，方法220可以實施利用SPM、稀釋的HF溶液、其他合適的溶液或其組合的濕式清潔製程，以去除任何蝕刻副產物。
參考圖2A的區塊228和圖9A-9D，方法220在源極/汲極凹槽131中形成第一源極/汲極構件132。在本實施例中，方法220實施磊晶製程306以生長源極/汲極構件132。磊晶製程306可以是用任何沉積技術實施的選擇性磊晶生長(SEG)製程，例如化學氣相沉積(CVD)沉積技術(例如，氣相磊晶(VPE)及/或超高真空化學氣相沉積(UHV-CVD))、分子束磊晶、其他合適的製程或其組合。磊晶製程306可以使用氣態前驅物(例如含矽氣體，包括SiH4 及/或含鍺氣體，包括GeH4 )及/或液態前驅物，其與鰭片108A的組成相互作用以在源極/汲極構件132中形成磊晶矽層或磊晶矽鍺層。
在磊晶製程306期間，可以經由引入一或多種摻雜劑來原位摻雜源極/汲極構件132。或者，源極/汲極構件132(或其層)可以使用合適的SEG製程磊晶生長，並且隨後應用植入製程(例如接面植入製程)以將摻雜劑引入源極/汲極構件132中。摻雜劑可以包括p型摻雜劑(例如硼、二氟化硼(BF2 )、鋁、鎵及/或銦)、n型摻雜劑(例如磷、砷及/或銻)、其他合適的摻雜劑或其組合。源極/汲極構件132可以包括具有不同濃度的相同摻雜劑的一或多個磊晶層。在一些示例中，不同的磊晶層可以包括不同類型的摻雜劑。源極/汲極構件132的組成可以根據它們經配置以提供的裝置類型來選擇。對於其中源極/汲極構件132經配置為提供n型裝置(例如n型邏輯裝置)的實施例，源極/汲極構件132包括一或多個摻雜有n型摻雜劑的磊晶矽層，例如磷(Si:P)。對於源極/汲極構件132經配置為提供p型裝置(例如 p 型邏輯裝置)的實施例，源極/汲極構件132包括一或多個摻雜有p型摻雜劑的磊晶矽鍺層，例如硼(SiGe:B)。在一些實施例中，經配置用於p型裝置的磊晶矽鍺層還包括經配置為調整磊晶層的晶格常數的銻(SiGe:Sn:B)。磊晶製程306進一步包括執行一或多個退火製程以活化源極/汲極構件132中的摻雜劑。合適的退火製程包括快速熱退火(RTA)、雷射退火、其他合適的製程或其組合。在形成源極/汲極構件132之後，經由合適的製程去除圖案化光阻層130，例如電漿灰化及/或光阻劑剝離。
在本實施例中，參考圖9C，磊晶製程306從兩個相鄰源極/汲極凹槽131將相鄰鰭片108A合併在一起以形成源極/汲極構件132。在本實施例中，參考圖9B，合併增強了對虛設閘極堆疊112下方的通道區140的應變效應，這可以提高所得裝置的載子遷移率。此外，源極/汲極構件132的體積增大可造成接觸電阻降低，從而提高裝置性能。在一些實施例中，合併致使在FSW間隔件126A之間和合併的源極/汲極構件132的底部下方形成氣隙(或空隙)138，從而為源極/汲極構件132提供額外的隔離功能。此外，合併允許源極/汲極構件132的頂表面(ET)沿虛設閘極堆疊112的方向(方向Y)實質上伸長至寬度W1'，這用於擴大可以隨後在其上形成源極/汲極接觸點的著陸區域。除了FSW間隔件126A的高度(例如高度H1)之外，源極/汲極構件132的尺寸和形狀可以取決於諸如磊晶層的組成、鰭片108A之間的分隔距離S1、及/或磊晶製程306的沉積條件等因素。
在一些實施例中，源極/汲極構件132的最大寬度Wl超過FH。在一些示例中，寬度W1可以是大約65奈米到大約75奈米，並且寬度W1與FH的比率可以是大約1.2到大約1.4；當然，本實施例不限於這樣的尺寸。此外，在本實施例中，參考圖9B和9C，鰭片108A(FT)的頂表面與ET之間的距離H2大於0。在一些示例中，距離H2可以是大約3奈米到大約10奈米；當然，本實施例不限於這樣的尺寸。
參考圖2A的區塊230和圖10A-10D，方法220在工件100上方形成圖案化光阻層134以暴露區域102C而不暴露區域102A、102B和102D。光阻層134可以是類似於光阻層130的三層光阻，這已經在上文關於區塊222進行了詳細討論。光阻層134可以經由一系列微影製程來圖案化，這些微影製程類似於上文關於圖案化鰭片108所詳細討論的。
參考圖2A的區塊232和圖11A-11D，方法220使介電層216凹陷以形成FSW間隔件126B。在本實施例中，參考圖11B，方法220執行蝕刻製程308以去除區域102C中的部分介電層126。在本實施例中，蝕刻製程308包括一或多個蝕刻製程，其經配置以非等向性地使介電層126的部分凹陷，從而留下介電層126的部分作為鰭片108C的側壁上的FSW間隔件126B和作為虛設閘極堆疊114的側壁上的閘極間隔件124。在本實施例中，FSW間隔件126B由高度H3限定，該高度是從隔離構件104的頂表面開始測量的。蝕刻製程308可以實施與上文關於蝕刻製程302所討論的類似或相同的一或多個乾式蝕刻製程，並且可以利用與蝕刻製程302相同的乾式蝕刻劑；然而，蝕刻製程308的參數以不同於蝕刻製程302的方式調整，使得隨後形成的區域102C中的源極/汲極構件在配置方面不同於區域102A中的源極/汲極構件。
具體地來說，在本實施例中，仍參考圖11B，經由校正功率輸出的頻率來調整蝕刻製程308，而不是校正偏功率(該製程稱為「同步脈衝」)，例如間歇地施加乾式蝕刻劑(上文關於蝕刻製程302所討論的)。換句話說，蝕刻製程308以特定頻率重複「開啟」(即，當施加乾式蝕刻劑(或脈衝)時)和「關閉」(即，當不施加乾式蝕刻劑時)，以允許在材料去除和重新沉積之間轉換開關。當蝕刻製程308「開啟」時，部分介電層126經由與乾式蝕刻劑的化學反應及/或顆粒撞擊而被去除，從而降低高度H3。相反地，當蝕刻製程308「關閉」時，蝕刻副產物(例如類碳聚合物材料)被重新沉積在工件100的表面上，包括例如FSW間隔件126B和閘極間隔件124，從而增加FSW間隔件126B的高度H3及/或平滑表面輪廓。於是，高度H3可以經由校正在蝕刻製程308期間實施的開/關脈衝的持續時間及/或頻率來微調。例如，如果「開啟」狀態的持續時間長於「關閉」狀態的持續時間，則與如果在給定的蝕刻時間內「關閉」狀態的持續時間長於「開啟」的持續時間相比，高度H3可能更低。進一步地說，高度H3可以經由校正開/關循環的次數來調整。例如，增加循環次數會降低高度H3。另外，在同步脈衝製程期間也可以獨立控制其他因素，例如乾式蝕刻劑的類型和乾式蝕刻劑的濃度，以達到期望的FSW間隔件高度和形態。例如，經由校正同步脈衝的持續時間及/或頻率，所得到的FSW間隔件126B的頂表面可以被調整為具有相對平坦而不是圓形的輪廓。進一步地說，在第三區域108C中暴露的閘極間隔件124的任何非故意變薄或縮短可以經由在蝕刻製程308的「關閉」狀態期間重新沉積蝕刻副產物來補救。換句話說，由於在蝕刻製程302期間缺乏應用蝕刻/再沉積循環，形成在區域102C中的閘極間隔件124的高度可能大於形成在區域102A中的閘極間隔件124的高度。
在本實施例中，高度H3經形成為大於高度H1，使得形成在FSW間隔件126B之間的源極/汲極構件在形狀和尺寸方面不同於形成在FSW間隔件126A之間的源極/汲極構件。在一些實施例中，高度H3被控制以使得結果所得的源極/汲極構件形成在單獨的鰭片108C之上，並且每個在尺寸上都小於在FSW間隔件126A之間形成的合併源極/汲極構件132，如上文所討論的。就這點而言，高度H3可以是之前限定的鰭片高度FH的至少大約一半。在一些實施例中，高度H3與FH的比率為大約0.5至大約0.7。在一些示例中，高度H3可以是大約29奈米到大約37奈米。雖然本實施例不受此尺寸限制，但應注意的是，如果高度H3與FH的比率小於大約0.5，隨後在兩個相鄰鰭片108C上形成的源極/汲極構件可以合併以形成單個源極/汲極構件。另一方面，如果高度H3與FH的比率大於大約0.7，結果所得源極/汲極構件雖然未合併，但由於其較小的尺寸可能會引入更高的接觸電阻。
參考圖2A的區塊234和圖12A-12D，方法220在每個暴露的鰭片108C中和FSW間隔件126B之間形成源極/汲極凹槽135。在本實施例中，形成源極/汲極凹槽135包括應用蝕刻製程310，選擇性地去除鰭片108C的部分而不會去除或實質上去除虛設閘極堆疊114、隔離構件104或介電層126的部分。蝕刻製程310的細節可類似於上文所討論蝕刻製程304的細節。在一些實施例中，蝕刻製程310之後是濕式清潔製程，也是類似於上文關於蝕刻製程304所討論的。源極/汲極凹槽135可以形成到深度D2。在一些實施例中，深度D2小於深度D1，使得源極/汲極凹槽135的底表面在源極/汲極凹槽131的底表面上方，如圖12B所示。在一些示例中，高度H3與深度D2的比率可以是大約0.6到大約1.0，並且深度D2可以是大約35奈米到大約45奈米；當然，本實施例不限於這樣的尺寸。
參考圖2A的區塊236和圖13A-13D，方法220在源極/汲極凹槽135中形成源極/汲極構件136。在本實施例中，方法220實施磊晶製程312以生長源極/汲極構件136。磊晶製程312可以類似於上文所詳細討論的磊晶製程306。例如，磊晶製程312可以實施合適的SEG製程以在源極/汲極凹槽135中形成一或多個磊晶層，其中在植入製程中磊晶層在原位或隨後摻雜有合適的摻雜劑。如上文關於源極/汲極構件132所討論的，根據源極/汲極構件136經配置以提供的裝置類型，來選擇用於源極/汲極構件136的摻雜劑。對於其中源極/汲極構件136經配置為提供n型裝置的實施例，源極/汲極構件136包括摻雜有n型摻雜劑的一或多個磊晶矽層，並且對於其中源極/汲極構件136經配置為提供p型裝置，源極/汲極構件136包括摻雜有p型摻雜劑的一或多個磊晶矽鍺層。在一些實施例中，源極/汲極構件132和源極/汲極構件136經配置為提供相同導電類型(例如，均為n型或均為p型)的裝置；或者，源極/汲極構件132和源極/汲極構件136經配置為提供不同導電類型(例如，分別為n型或p型)的裝置。磊晶製程312還可以包括執行類似於上文所討論的合適的退火製程以活化源極/汲極構件136中的摻雜劑。在本實施例中，因為如上文所描述的深度D2小於深度D1，所以源極/汲極構件136的底表面在源極/汲極構件132的底表面之上。在形成源極/汲極構件136之後，通過合適的製程，例如電漿灰化及/或光阻劑剝離，去除圖案化光阻層134。
在本實施例中，參考圖13C，磊晶製程312從每個源極/汲極凹槽135形成源極/汲極構件136，使得結果產生的源極/汲極構件136彼此分隔，而不是彼此合併。在本實施例中，將FSW間隔件126B的高度H3調整為大於FSW間隔件126A的高度H1，允許源極/汲極構件136的磊晶層在FSW間隔件126B之間實質上沿垂直方向生長。在一些實施例中，高度H3被調整到FH的至少一半。結果是，源極/汲極構件136的尺寸小於源極/汲極構件132的尺寸。例如，在一些實施例中，源極/汲極構件136的最大寬度W2遠小於FH，鰭片108C的頂表面FT與源極/汲極構件136的頂表面ET之間的距離H4小於源極/汲極構件132的距離H2。在一些情況下，寬度W2與FH的比率可為大約0.3至大約0.5，其中寬度W2可為大約18奈米至大約28奈米。在一些實施例中，距離H4小於0，例如大約-2奈米至大約0奈米，表示ET位於FT之下或與FT位於同一水平。在一些實施例中，如本文所描述，距離H4大於0，例如大約0奈米至大約3奈米，表示ET位於FT的上方。當然，本實施例不限於這些尺寸。源極/汲極構件136的體積減小還導致源極/汲極構件136的ET比起源極/汲極構件132的ET要少被伸長，如上文所描述，即距離W2'小於距離 W1'。
除了FSW間隔件的高度(例如高度H3)之外，源極/汲極構件136的尺寸和形狀可以取決於諸如磊晶層的組成、鰭片108C之間的分隔距離S2、及/或磊晶製程312的沉積條件等因素。
現在統一參考圖2B的區塊238至250和圖14A-14D，方法220在區域102B中形成源極/汲極構件142和在區域102D中形成源極/汲極構件146。在所描述的實施例中，區域102B經配置為提供與區域102A功能相同但導電類型不同的裝置，區域102D經配置為提供與區域102C功能相同但導電類型不同的裝置。例如，在所描述的實施例中，區域102A和區域102B經配置為分別提供p型邏輯裝置和n型邏輯裝置，而區域102C和區域102D經配置為分別提供p型SRAM裝置和n型SRAM裝置。
在本實施例中，區塊238至250描述了與區塊222至236中討論的那些實質上相似的一系列微影、蝕刻和磊晶製程。例如，參考區塊238，方法220在工件100上方形成第三圖案化光阻層(本文未描述)以暴露被介電層126覆蓋的區域102B，而不暴露區域102A、102C或102D。第三圖案化光阻層可以與上文描述的圖案化光阻層130實質上相似。參考區塊240和方法220執行與蝕刻製程302實質上相似或相同的蝕刻製程，從而在虛設閘極堆疊112的側壁上形成閘極間隔件124和在鰭片108B的側壁上形成FSW間隔件126C，如圖14B和14C所示。在本實施例中，經由在蝕刻介電層126時校正偏功率，FSW間隔件126C形成為小於FH的高度H5。在一些示例實施例中，高度H5小於FH的一半，其中高度H3與FH的比率為大約0.1至約0.3。雖然本實施例不將高度H5限制為特定尺寸，但是校正區塊240應用的蝕刻製程，使得在FSW間隔件126C之間形成的結果所得源極/汲極構件將兩個相鄰鰭片108B合併在一起。在一些實施例中，高度H5實質上類似於FSW間隔件126A的高度H1，因此小於FSW間隔件126B的高度H3。在一些示例中，高度H5可以小於高度H1，使得在其間形成的合併源極/汲極構件大於合併源極/汲極構件132。如果高度H5小於高度H1，則與蝕刻製程302相比，可以在蝕刻製程中施加更大的蝕刻偏功率(更高的電壓)以形成FSW間隔件126C。
參考區塊242，方法220在類似於蝕刻製程304的蝕刻製程中在FSW間隔件126C之間的第二鰭片108B的部分中形成源極/汲極凹槽(本文未描述)。隨後，參考區塊244以及圖14B和14C，方法220在類似於磊晶製程306的磊晶生長製程中在源極/汲極凹槽中形成源極/汲極構件142，在此期間源極/汲極構件142將兩個凹陷鰭片108B合併在一起，從而與FSW間隔件126C形成氣隙144。源極/汲極構件142可以經配置為具有與源極/汲極構件132不同的導電類型。對於其中源極/汲極構件132經配置為提供p型裝置(例如p型邏輯裝置)的實施例，源極/汲極構件142經配置為提供n型裝置(例如n型邏輯裝置)的實施例。就這點而言，源極/汲極構件142可以包括一或多個摻雜有n型摻雜劑(例如Si:P層)的磊晶矽層，如上文關於源極/汲極構件132所討論的。可以在形成源極/汲極構件142之後執行退火製程以活化源極/汲極構件142中的摻雜劑。在形成源極/汲極構件142之後，方法220經由上述任何合適的方法去除經配置為暴露區域102B的第三圖案化光阻層。
源極/汲極構件142可以經配置為具有與源極/汲極構件132的幾何形狀實質上相似的幾何形狀，儘管源極/汲極構件142的特定尺寸可能不同於源極/汲極構件132的特定尺寸。例如，合併的源極/汲極構件142可以形成為大約65奈米到大約75奈米的最大寬度W4，並且寬度W4與FH的比率可以是大約1.2到大約1.4。在進一步的例子中，頂表面ET可以實質上伸長到與寬度W1'相似的寬度W4'，以及鰭片108B的頂表面FT與ET之間的距離H6大於0且可為例如大約3奈米至大約10奈米。當然，本實施例不限於這樣的尺寸。在一些實施例中，FSW間隔件126C被調整為小於FSW間隔件126A，使得合併的源極/汲極構件142大於合併的源極/汲極構件132。
參考區塊246，方法220在工件100上方形成第四圖案化光阻層(本文未描述)以暴露被介電層126覆蓋的區域102D，而不暴露區域102A-102C。第四圖案化光阻層可以與上述的圖案化光阻層130實質上相似。參考區塊248，方法220執行與蝕刻製程308實質上相似的蝕刻製程，從而在虛設閘極堆疊114的側壁上形成閘極間隔件124，並在鰭片108D的側壁上形成FSW間隔件126D，如圖14B和14D所示。在本實施例中，經由校正在區塊248處應用的蝕刻製程的同步脈衝，間歇地施加蝕刻劑(例如上文關於蝕刻製程308所討論的乾式蝕刻劑)，即在「開啟」狀態和「關閉」狀態之間轉換開關。如上文所詳細討論的，同步脈衝的「開啟」狀態主動使介電層126凹陷以形成FSW間隔件126D和閘極間隔件124，而當「關閉」狀態允許任何蝕刻副產物重新沉積在工件100上，從而提供控制以微調高度H7並平滑FSW間隔件126D的凹陷輪廓。就這點而言，可以經由校正「開啟」和「關閉」狀態循環的頻率及/或施加每個狀態的持續時間來調節介電層126的去除速率。在一些情況下，可以經由這樣的調整製程來減輕閘極間隔件124的非故意凹陷。
在本實施例中，高度H7在區塊248被調整，使得在FSW間隔件126D之間形成的結果所得源極/汲極構件彼此分隔，而不是如源極/汲極構件142的情況那樣彼此合併。就這點而言，高度H7大於FSW間隔件126C的高度H5和FSW間隔件126A的高度H1。在一些實施例中，高度H7是FH的至少大約一半，並且在一些情況下，高度H7與FH的比率可以是大約0.5到大約0.7，類似於如上文所述的高度H3。在一些示例中，高度H7可以類似於FSW間隔件126B的高度H3。
參考區塊250，方法220在類似於上述蝕刻製程310的蝕刻製程中在FSW間隔件126D之間的鰭片108B的部分中形成源極/汲極凹槽(本文未描述)。隨後，參考區塊252以及圖14B和14D，方法220執行類似於上述磊晶生長製程312的磊晶生長製程，使得結果所得源極/汲極構件146與在區塊250形成的每個源極/汲極凹槽分隔生長。源極/汲極構件146可以經配置為具有與源極/汲極構件136不同的導電類型。對於其中源極/汲極構件136經配置為提供p型裝置(例如，p型記憶體裝置)的實施例，源極/汲極構件146經配置為提供n型裝置(例如，n型記憶體裝置)的實施例。就這一點而言，源極/汲極構件146可以包括摻雜有n型摻雜劑(例如Si:P層)的一或多個的磊晶矽層，如上文關於源極/汲極構件132所討論的。可以在形成源極/汲極構件142之後執行退火製程以活化源極/汲極構件142中的摻雜劑。在形成源極/汲極構件142之後，方法220經由上述任何合適的方法去除經配置為暴露區域102B的第三圖案化光阻層。
在本實施例中，將FSW間隔件126D的高度H7調整為大於FSW間隔件126C的高度H5，允許源極/汲極構件146的磊晶層在FSW間隔件126D之間實質上沿垂直方向生長。換句話說，與源極/汲極構件142相比，相對於高度H5，增加高度H7減小了源極/汲極構件146的整體尺寸。例如，在一些實施例中，源極/汲極構件146的最大寬度W5遠小於FH，鰭片頂部FT與源極/汲極構件146的頂表面ET之間的距離H8小於源極/汲極構件142的距離H6。在一些示例中，寬度W5與FH的比率可以是大約0.3到大約0.5。在一些實施例中，類似於上文對距離H4的描述，距離H8小於0，例如大約-2奈米至大約0奈米，表示ET位於FT下方。在一些實施例中，距離H8大於0，例如大約0奈米至大約3奈米，表示ET位於FT上方。此外，由於高度H7，源極/汲極構件146的尺寸減小導致由寬度W5'限定的ET的伸長小於源極/汲極構件142的寬度W4'。進一步說，源極/汲極構件142和源極/汲極構件146之間的尺寸和形狀的差異可以取決於諸如磊晶層的組成、鰭片之間的分隔距離(例如距離S3和S4)及/或磊晶製程的沉積條件。
在所描述的實施例中，雖然源極/汲極構件132和源極/汲極構件142形成為相似的尺寸和幾何形狀，且源極/汲極構件136和源極/汲極構件146形成為相似的尺寸和幾何形狀，但是本實施例不限於到這些配置。例如，經由執行類似於蝕刻製程308而不是蝕刻製程302的蝕刻製程，將源極/汲極構件142形成為分隔的而非合併的構件也適用於本揭露。類似地來說，源極/汲極構件146可以經由執行類似於蝕刻製程302而不是蝕刻製程308的蝕刻製程來形成為合併的而非分隔的構件。換句話說，由於四個區域102A-102D是獨立且分開處理的，因此本文提供的方法允許在不同的裝置區域形成各種形狀和尺寸的源極/汲極構件，從而滿足各種設計需求。當現有在不同裝置區域中形成源極/汲極構件的方法不再被支持用在更小的長度尺度時，這優點就可以實現。
現在回到圖1的區塊212和圖15A-15G，方法200進行到分別用金屬閘極堆疊152和154代替虛設閘極堆疊112和114。在本實施例中，金屬閘極堆疊152與鰭片108A的一部分接合以形成第一FET，例如第一p型FET，並且與鰭片108B的一部分接合以形成與第一FET不同導電類型的第二FET，例如第一n型FET。類似地來說，金屬閘極堆疊154與鰭片108C的一部分接合以形成第三FET，例如第二p型FET，並且與鰭片108D的一部分接合以形成與第三FET不同導電類型的第四FET，例如第二n型FET。此外，在本實施例中，第一FET(或第二FET)和第三FET(或第四FET)經配置以執行不同的功能。例如，第一FET(或第二FET)可以經配置為邏輯裝置並且第三FET(或第四FET)可以經配置為記憶體裝置。下文會詳細描述金屬閘極堆疊152和154的形成。
方法220可以首先在包括源極/汲極構件132、136、142和146的工件100上方沉積層間介電(ILD)層150。ILD層150當作絕緣體，其支撐和隔離形成在工件100上方的導電跡線。ILD層150可以包括任何合適的介電材料，例如氧化矽、摻雜的氧化矽例如硼磷矽酸鹽玻璃(BPSG)、四乙基正矽酸鹽(TEOS)、未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼矽酸鹽玻璃(BSG)、低介電常數介電材料、其他合適的介電材料或其組合。ILD層150可以經由任何合適的方法沉積，例如電漿增強化學氣象沉積(PECVD)、FCVD、SOG、其他合適的沉積製程或其組合。隨後可以執行CMP製程以去除任何多餘的介電材料並平坦化工件100的頂表面。或者，硬遮罩120可以在CMP製程期間用作研磨停止層並且在執行CMP之後經由額外蝕刻製程去除。
隨後，方法220經由合適的選擇性蝕刻製程單獨地或統一地去除虛設閘極堆疊112和114或其部分。選擇性蝕刻製程經配置為相對於ILD層150去除虛設閘極材料，例如多晶矽，從而產生閘極溝槽(本文未描述)。選擇性蝕刻製程可以包括任何合適的蝕刻技術，例如濕式蝕刻、乾式蝕刻、RIE、灰化、其他蝕刻方法或其組合。在一示例中，選擇性蝕刻製程是利用氟基蝕刻劑的乾式蝕刻製程。在一些實施例中，選擇性蝕刻製程包括具有不同蝕刻化學物質的多個蝕刻步驟，每個蝕刻步驟針對虛設閘極層的特定材料。
之後，方法220用各種閘極材料填充閘極溝槽，例如閘極介電層(本文未單獨描述)和閘極電極(本文未單獨描述)，每個閘極材料包括一或多個材料層。閘極介電層可以包括高介電常數介電材料，例如金屬氧化物(例如，LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、(Ba、Sr)TiO3 (BST)、Al2 O3 等)、金屬矽酸鹽(例如，HfSiO、LaSiO、AlSiO等)、其他合適的材料或其組合。在一些實施例中，閘極介電層經由任何合適的方法沉積在閘極溝槽中，例如ALD、CVD、金屬有機CVD(MOCVD)、PVD、其他合適的方法或其組合。隨後，方法220在閘極介電層上方形成閘極電極，其中閘極電極可以包括一或多個功函數金屬層和功函數金屬層上方的金屬填充層。示例功函數金屬層包括 TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的功函數材料或其組合。功函數金屬層可以經由CVD、PVD、其他合適的製程或其組合來沉積。金屬填充層可以包括鋁(Al)、鎢(W)、銅(Cu)、鈷(Co)、釕(Ru)、其他合適的材料或其組合。金屬填充層可以經由CVD、PVD、電鍍、其他合適的製程或其組合來形成。在一些實施例中，方法220形成其他材料層，例如界面層、阻障層、覆蓋層及/或其他合適的層，作為金屬閘極堆疊152及/或154的部分。在沉積金屬閘極材料之後，執行一或多個CMP製程以產生金屬閘極堆疊152和154的實質上平坦的頂表面。
參考圖1的區塊214，方法200執行額外的處理步驟。例如，方法200可以在位於工件100上方的ILD層中形成源極/汲極接觸點，其中源極/汲極接觸點經配置為與源極/汲極構件132、136、142和146電氣耦合。之後，方法200可繼續形成互連結構以將工件100的各種裝置耦合到IC。互連結構包括用於水平耦合的多個金屬層中的金屬線，以及用於相鄰金屬層之間或底部金屬層與基板102上的裝置構件(例如源極/汲極構件和金屬閘極堆疊)之間的垂直耦合的通孔/接觸點。源極/汲極接觸點和互連結構可以包括一或多種合適的導電材料，例如銅、鋁、鎢、鈷、釕、金屬矽化物、金屬氮化物或其他合適的導電材料。源極/汲極接觸點和互連結構可以經由鑲嵌製程來形成，例如單鑲嵌製程或雙鑲嵌製程，包括微影圖案化、蝕刻、沉積和CMP。所繪示的工件100僅僅是方法200和220的一些實施例的示例。方法200和220可以具有各種其他實施例而不離開本揭露的範圍。
本揭露提供一種半導體結構及其製造方法。該方法包括為各種裝置形成磊晶生長的源極/汲極構件的不同程序。儘管旨不在進行限制，但本揭露的一或多個實施例為包括FinFET在內的半導體裝置及其形成提供了許多益處。例如，在本實施例中，經由不同的製程形成至少兩種類型的FinFET。第一種可以是邏輯裝置，第二種可以是記憶體(如SRAM)裝置。具體地來說，在本實施例中，第一類型和第二類型的源極/汲極構件是經由在單獨的微影和蝕刻製程中校正各自的FSW間格物的高度，隨後在不同高度的FSW間格物之間執行磊晶生長來形成不同配置的源極/汲極構件。因此，經由為不同的FinFET分別調整FSW間隔件的高度，可以完成不同尺寸和幾何形狀的源極/汲極構件，以達到各種優點，例如降低接觸電阻、增加與源極/汲極接觸點的接觸面積、由於通道區的應變效應而增強的電荷遷移率、及/或其他優點。此外，本揭露提供設計自由，以不同地且獨立地處理不同的FinFET以滿足它們各自的設計規範。然而，需要說明的是，第一類型FinFET和第二類型FinFET不限於邏輯裝置和記憶體裝置，也可以是不同規格的其他類型裝置。例如，根據各種設計考慮，第一類型的FinFET可以是p型裝置而第二類型的裝置可以是n型FinFET，反之亦然。
在一方面，本揭露提供了一種方法，該方法包括：在基板上方的第一裝置區域中形成第一半導體鰭片並且在第二裝置區域中形成第二半導體鰭片，在基板上方形成間隔件層，其中在第一半導體鰭片上方形成間隔件層的第一部分並且在第二半導體鰭片上方形成間隔件層的第二部分，執行第一蝕刻製程，相對於間隔件層的第二部分使間隔件層的第一部分凹陷，從而在第一半導體鰭片的側壁上形成第一鰭狀間隔件，在第一鰭狀間隔件之間形成第一磊晶S/D構件，隨後執行第二蝕刻製程，相對於間隔件層的第一部分使間隔件層的第二部分凹陷，從而在第二半導體鰭片的側壁上形成第二鰭狀間隔件，其中第二鰭狀間隔件形成為高度大於第一鰭狀間隔件的尺寸，及在第二鰭狀間隔件之間形成第二磊晶S/D構件，其中第二磊晶S/D構件形成為小於第一磊晶S/D構件的尺寸。
在另一方面，本揭露提供了一種方法，該方法包括：形成從半導體基板的第一區域突出的第一鰭片和第二鰭片，形成從半導體基板的第二區域突出的第三鰭片，在第一鰭片和第二鰭片上方形成第一虛設閘極疊層，在第三鰭片上方形成第二虛設閘極疊層，在第一和第二虛設閘極堆疊上方沉積介電層，在第一和第二鰭片上形成第一源極/汲極(S/D)構件，其中第一S/D構件合併了第一和第二鰭片，隨後在第三鰭片上形成第二S/D構件，以金屬閘極堆疊代替第一虛設閘極堆疊和第二虛設閘極堆疊。在本實施例中，形成第一S/D構件包括執行第一蝕刻製程以去除在第一和第二鰭片的側壁上的介電層的部分，從而形成具有第一高度的第一鰭狀側壁(FSW)間隔件，使第一鰭片和第二鰭片凹陷，執行第一磊晶製程以生長第一S/D構件，從而合併凹陷的第一和第二鰭片。在本實施例中，形成第二S/D構件包括執行第二蝕刻製程以去除第三鰭片的側壁上的介電層的部分，從而形成具有第二高度的第二FSW間隔件，其中第二高度大於第一高度，並且其中第一和第二蝕刻製程實施相同的蝕刻劑，使第三鰭片凹陷，及執行第二磊晶製程以在第二FSW間隔件之間生長第二S/D構件。
在又一方面，本揭露提供了一種半導體結構，其包括：第一鰭片和第二鰭片，其從半導體基板延伸；隔離構件，其位於半導體基板上方以分隔第一鰭片和第二鰭片，其中第一和第二鰭片具有從隔離構件的頂表面所測量到的鰭片高度；第一裝置，在第一鰭片上方；第二裝置，在第二鰭片上方；及層間介電(ILD)層，在第一和第二裝置上方。在本實施例中，第一裝置包括：第一閘極堆疊，其與第一鰭片的第一通道區域接合；第一磊晶源極/汲極(S/D)構件，其位於第一通道區域的相對側上，其中第一磊晶S/D構件將第一鰭片合併在一起；及第一鰭狀間隔件，其位於第一磊晶S/D構件的側壁上，其中第一鰭狀間隔件具有從隔離構件的頂表面所測量到的第一高度。在本實施例中，第二裝置包括：第二閘極堆疊，其與第二鰭片的第二通道區接合；第二磊晶S/D構件，其位於第二通道區域的相對側上；及第二鰭狀間隔件，其位於第二磊晶S/D構件的側壁上，其中第二鰭狀間隔件具有從隔離構件的頂表面所測量到大於第一高度的第二高度。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於將本揭露用作設計或修改其他程序及結構以實施相同於本文中所引入之實施例之目的及/或達成相同於本文中所引入之實施例之優點的一基礎。熟習技術者亦應認識到，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇的情況下對本文作出各種改變、替換及變更。
100:工件 102:基板 102A:區域 102B:區域 102C:區域 102D:區域 104:隔離構件 108A:鰭片 108B:鰭片 108C:鰭片 108D:鰭片 112:虛設閘極堆疊 114:虛設閘極堆疊 120:硬遮罩 124:閘極間隔件 126:介電層 126A:FSW間隔件 126B:FSW間隔件 126C:FSW間隔件 126D:FSW間隔件 130:光阻層 130A:光阻層(底層) 130B:光阻層(中間層) 130C:光阻層(頂層) 131:源極/汲極凹槽 132:源極/汲極構件 134:光阻層 135:源極/汲極凹槽 136:源極/汲極構件 138:氣隙 140:通道區 142:源極/汲極構件 144:氣隙 146:源極/汲極構件 150:層間介電層 152:金屬閘極堆疊 154:金屬閘極堆疊 156:金屬閘極堆疊 200:方法 202:處理區塊 204:處理區塊 206:處理區塊 208:處理區塊 210:處理區塊 212:處理區塊 214:處理區塊 220:方法 222:處理區塊 224:處理區塊 226:處理區塊 228:處理區塊 230:處理區塊 232:處理區塊 234:處理區塊 236:處理區塊 238:處理區塊 240:處理區塊 242:處理區塊 244:處理區塊 246:處理區塊 248:處理區塊 250:處理區塊 252:處理區塊 302:蝕刻製程 304:蝕刻製程 306:磊晶製程 308:蝕刻製程 310:蝕刻製程 312:磊晶製程 AA':剖面線 CC':剖面線 DD':剖面線 EE':剖面線 FF':剖面線 GG':剖面線 HH':剖面線 H1:高度 H2:距離 H3:高度 H4:距離 H5:高度 H6:距離 H7:高度 H8:距離 D1:深度 D2:深度 S1:分隔距離 S2:分隔距離 W1:寬度 W1':寬度 W2:寬度 W2':寬度 W4:寬度 W4':寬度 W5:寬度 W5':寬度 W6:寬度 FH:鰭片高度 FT:鰭片頂表面 ET:源極/汲極構件頂表面
本揭露可由閱讀之以下詳細描述結合附圖得到最佳理解。應注意，根據行業標準做法，各種構件未按比例繪製。實際上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1、2A和2B是繪示出根據本揭露之態樣的製造工件的方法流程圖。
圖3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A和15A是根據本揭露之態樣在圖1、2A及/或2B的方法的各個製造階段的示例工件俯視圖。
圖3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B和15B分別是根據本揭露之態樣在圖1、2A及/或2B的方法的各個製造階段沿著圖3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A和15A中描繪的示例工件的虛線AA'的剖面圖。
圖 3C、4C、5C、6C、7C、8C、9C和15C分別是根據本揭露之態樣在圖1、2A及/或2B的方法的各個製造階段沿著圖3A、4A、5A、6A、7A、8A、9A和15A中描繪的示例工件的虛線CC'的剖面圖。
圖 3D、4D、5D、6D、7D、8D和9D分別是根據本揭露之態樣在圖1、2A及/或2B的方法的各個製造階段沿著圖3A、4A、5A、6A、7A、8A和9A中描繪的示例工件的虛線DD'的剖面圖。
圖 10C、11C、12C、13C和15D分別是根據本揭露之態樣在圖1、2A及/或2B的方法的各個製造階段沿著圖10A、11A、12A、13A和15A中描繪的示例工件的虛線EE'的剖面圖。
圖 10D、11D、12D和13D分別是根據本揭露之態樣在圖1、2A及/或2B的方法的各個製造階段沿著圖10A、11A、12A和13A中描繪的示例工件的虛線FF'的剖面圖。
圖14B和15E分別是根據本揭露之態樣在圖1、2A及/或2B的方法的各個製造階段沿著圖14A和15A中描繪的示例工件的虛線BB'的剖面圖。
圖14C和15F分別是根據本揭露之態樣在圖1、2A及/或2B的方法的各個製造階段沿著圖14A和15A中描繪的示例工件的虛線GG'的剖面圖。
圖14D和15G分別是根據本揭露之態樣在圖1、2A及/或2B的方法的各個製造階段沿著圖14A和15A中描繪的示例工件的虛線HH'的剖面圖。
100:工件
102:基板
102A:區域
102B:區域
102C:區域
102D:區域
104:隔離構件
108A:鰭片
108B:鰭片
108C:鰭片
108D:鰭片
AA':剖面線
CC':剖面線
DD':剖面線

Claims (10)

  1. 一種關於半導體裝置的方法，包括：提供一基板，其具有一第一裝置區域及一第二裝置區域；在該第一裝置區域形成一第一半導體鰭片，在該第二裝置區域形成一第二半導體鰭片；在該基板上方形成一間隔件層，其中在該第一半導體鰭片上方形成該間隔件層的一第一部分，在該第二半導體鰭片上方形成該間隔件層的一第二部分；執行一第一蝕刻製程，相對於該間隔件層的該第二部分使該間隔件層的該第一部分凹陷，從而在該第一半導體鰭片的側壁上形成第一鰭狀間隔件；蝕刻該第一半導體鰭片以在該第一鰭狀間隔件之間形成一第一源極/汲極(S/D)凹槽；在該第一S/D凹槽中形成一第一磊晶S/D構件；在形成該第一磊晶S/D構件後，執行一第二蝕刻製程，相對於該間隔件層的該第一部分使該間隔件層的該第二部分凹陷，從而在該第二半導體鰭片的側壁上形成第二鰭狀間隔件，其中該第二鰭狀間隔件形成為大於該第一鰭狀間隔件的一高度，其中執行該第二蝕刻製程包括間歇地施加一蝕刻劑；蝕刻該第二半導體鰭片以在第二鰭狀間隔件之間形成一第二源極/汲極(S/D)凹槽；及在該第二S/D凹槽中形成一第二磊晶S/D構件，其中該第二磊晶S/D 構件形成為小於該第一磊晶S/D構件的一尺寸。
  2. 如請求項1之方法，其中該第一半導體鰭片經配置為提供一邏輯裝置，並且其中該第二半導體鰭片經配置為提供一記憶體裝置。
  3. 如請求項1之方法，其中蝕刻該間隔件層的該第一部分包括：形成一圖案化光阻層以暴露該間隔件層的該第一部分但不暴露該間隔件層的該第二部分；執行該第一蝕刻製程；及在形成該第一磊晶S/D構件之後，在執行該第二刻蝕製程之前，從該基板去除該圖案化光阻層。
  4. 如請求項1之方法，其中執行該第一蝕刻製程包括校正該第一蝕刻製程的一偏功率。
  5. 一種關於半導體裝置的方法，包括：形成從一半導體基板的一第一區域突出的一第一鰭片和一第二鰭片；形成從該半導體基板的一第二區域突出的一第三鰭片；在該第一鰭片和該第二鰭片上方形成一第一虛設閘極堆疊以及在該第三鰭片上方形成一第二虛設閘極堆疊；在該第一虛設閘極堆疊和該第二虛設閘極堆疊上方沉積一介電層；在該第一和第二鰭片上形成一第一源極/汲極(S/D)構件，包括： 執行一第一蝕刻製程以去除在該第一鰭片和該第二鰭片的側壁上的該介電層的部分，從而形成具有一第一高度的第一鰭狀側壁(FSW)間隔件，使該第一和該第二鰭片凹陷，及執行一第一磊晶製程以生長該第一S/D構件，從而合併凹陷的該第一鰭片和該第二鰭片；在該第三鰭片上形成一第二S/D構件，包括：在形成該第一S/D構件之後，執行一第二蝕刻製程以去除該第三鰭片的側壁上的該介電層的部分，從而形成具有一第二高度的第二FSW間隔件，其中該第二高度大於該第一高度，其中執行該第二蝕刻製程包括間歇地施加一蝕刻劑並且其中該第一和該第二蝕刻製程實施相同的該蝕刻劑，使該第三鰭片凹陷，及執行一第二磊晶製程以在該第二FSW間隔件之間生長該第二S/D構件；及用金屬閘極堆疊代替該第一虛設閘極堆疊和該第二虛設閘極堆疊。
  6. 如請求項5之方法，其中該第一和該第二區域提供不同功能、不同導電類型或其組合的裝置。
  7. 如請求項5之方法，其中該第一和該第二區域提供功能不同但導電類型相同的裝置。
  8. 一種半導體結構，包括：第一鰭片和第二鰭片，從一半導體基板延伸；一隔離構件，其位於該半導體基板上方以分隔該第一鰭片和該第二鰭片，其中該第一和該第二鰭片具有從該隔離構件的一頂表面所測量到的一鰭片高度；一第一裝置，在該第一鰭片上方，該第一裝置包括：一第一閘極堆疊，其與該第一鰭片的第一通道區域接合，一第一磊晶源極/汲極(S/D)構件，其位於該第一通道區域的相對側上，其中該第一磊晶S/D構件將該第一鰭片合併在一起，及第一鰭狀間隔件，其位於該第一磊晶S/D構件的側壁上，其中該第一鰭狀間隔件具有從該隔離構件的該頂表面所測量到的一第一高度；一第二裝置，在該第二鰭片上方，該第二裝置包括：一第二閘極堆疊，其與該第二鰭片的第二通道區接合，第二磊晶S/D構件，其位於該第二通道區域的相對側上，及第二鰭狀間隔件，其位於該第二磊晶S/D構件的側壁上，其中該第二鰭狀間隔件具有從該隔離構件的該頂表面所測量到大於該第一高度的一第二高度且其頂表面經調整具有相對平坦而不是圓形的輪廓；及一層間介電(ILD)層，在該第一和該第二裝置上方，其中該ILD層分隔該第二磊晶S/D構件。
  9. 如請求項8之半導體結構，其中該第一裝置是一邏輯裝置，並且該第 二裝置是記憶體裝置。
  10. 如請求項8之半導體結構，其中該第一磊晶S/D構件的一頂表面在該第一鰭片的頂表面之上。
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