TWI835315B - 半導體裝置的製造方法 - Google Patents

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楊季璇
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Abstract

本揭露提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在基板上形成半導體堆疊，其中半導體堆疊包括於基板上交替堆疊之第一半導體材料的複數第一半導體層以及第二半導體材料的複數第二半導體層；圖案化半導體堆疊與基板，以形成溝槽以及相鄰於溝槽的主動區；在溝槽的側壁以及主動區的側壁上磊晶生長第一半導體材料的襯墊；在溝槽中形成隔離特徵；執行快速熱氮化製程，進而將襯墊轉換為氮化矽層；以及在氮化矽層上方形成第二半導體材料的包覆層。

Description

半導體裝置的製造方法
本揭露係有關於一種積體電路裝置，且特別係有關於諸如閘極全環(GAA)裝置的多重閘極裝置。
電子工業已經歷了對更小且更快之電子裝置不斷增長的需求，這些電子裝置同時能夠支援更大量之日益複雜且精密的功能。為了滿足這些需求，積體電路(IC)工業中一直存在著製造低成本、高性能且低功耗之IC的趨勢。至今為止，藉由降低IC尺寸(例如：最小IC特徵尺寸)並進而改善生產效率以及降低相關成本，已經很大程度地達成了這些目標。然而，這種微縮(scaling)卻也增加了IC製造製程的複雜性。因此，為了實現IC裝置及其性能上的持續進步，需要在IC製造製程與技術上有著相似的進步。
近年來，多重閘極(multigate)裝置已被導入以改善閘極控制。已經觀察到，多重閘極裝置能夠增加閘極通道耦合(gate-channel coupling)、減少截止狀態(OFF-state)電流及/或降低短通道效應(short-channel effect, SCE)。多重閘極裝置中的一種，是為閘極全環(gate-all around, GAA)裝置，閘極全環裝置所包括的閘極可以延伸並且部分地或是完全地環繞通道區域，以在至少兩個側面上提供對通道區域的存取。GAA裝置使得IC技術在大幅度微縮、維持閘極控制以及減輕SCE方面成為可能，並同時能夠無縫地與傳統IC製造製程整合。隨著GAA裝置持續地微縮，在為GAA裝置製造閘極結構時出現了挑戰，已經觀察到，這些挑戰會使GAA裝置的性能降級(degrade)並且增加GAA製程的複雜性。舉例來說，被形成為環繞主動區的包覆層(cladding layer)可能會有立足點(footing)的問題，這最終在閘極替換期間造成殘留的缺陷。在另一個範例中，包覆層可能會將擴散引入通道中，這降低了載子遷移率並且使裝置性能降級。因此，儘管現行的GAA裝置及其製造方法通常已經足以滿足其預期目的，但它們並非在所有方面都是完全令人滿意的。
本揭露實施例提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在基板上形成半導體堆疊，其中半導體堆疊包括於基板上交替堆疊之第一半導體材料的複數第一半導體層以及第二半導體材料的複數第二半導體層；圖案化半導體堆疊與基板，以形成溝槽以及相鄰於溝槽的主動區；在溝槽的側壁以及主動區的側壁上磊晶生長第一半導體材料的襯墊；在溝槽中形成隔離特徵；執行快速熱氮化製程，進而將襯墊轉換為氮化矽層；以及在氮化矽層上方形成第二半導體材料的包覆層。
本揭露實施例提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在基板上形成半導體堆疊，其中半導體堆疊包括於基板上交替堆疊之第一半導體材料的複數第一半導體層以及第二半導體材料的複數第二半導體層；圖案化半導體堆疊與上述基板，以形成溝槽以及相鄰於溝槽的主動區；在溝槽中形成隔離特徵；在主動區的側壁上形成擴散阻擋層；以及在擴散阻擋層上形成第二半導體材料的包覆層。
本揭露實施例提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在基板上形成半導體堆疊，其中半導體堆疊包括於基板上交替堆疊之第一半導體材料的複數第一半導體層以及第二半導體材料的複數第二半導體層；圖案化半導體堆疊與基板，以形成溝槽以及相鄰於溝槽的主動區；在溝槽的側壁以及主動區的側壁上磊晶生長矽層，進而形成襯墊；在溝槽中形成隔離特徵；蝕刻以移除襯墊的曝露部分；以及磊晶生長第二半導體材料的包覆層，使得包覆層相對於隔離特徵在主動區上選擇性地生長，其中包覆層為晶體結構。
本揭露係有關於一種積體電路裝置，且特別係有關於多重閘極裝置，例如閘極全環(GAA)裝置。
以下之揭露提供許多不同實施例或範例，用以實施不同的特徵。參考數字及/或字母可在本文所描述的多種範例中重複。此重複之目的係為使說明簡化且清晰易懂，且其本身並非用以規定所揭露之多種實施例及/或配置之間的關係。進一步地，本揭露之各組件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些僅為範例且並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。並且，於本揭露中，將一特徵形成為位於另一個特徵上、連接至另一個特徵及/或耦接至另一個特徵，可以包括這些特徵被形成為直接接觸的實施例，並且亦可包括可能有附加特徵被形成為夾設於這些特徵之間而使這些特徵可能並未直接接觸的實施例。
此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且其本身並不規定所討論之多種實施例及/或配置間之關係。除此之外，本揭露於下文所述之將一個特徵形成於另一個特徵上、連接至另一個特徵、及/或耦接至另一個特徵，可包括特徵的形成是直接接觸的實施例，以及亦可包括有額外特徵被插入形成於特徵之間，使得特徵並未直接接觸的實施例。此外，例如「較低」、「較高」、「水平」、「垂直」、「上方」、「上」、「下」、「下方」、「向上」、「向下」、「頂部」、「底部」等、及其衍生詞(例如：「水平地」、「向下地」、「向上地」等)之空間相對術語被使用，以使本揭露之一個特徵與另一個特徵之間的關係易於理解。空間相對術語旨於涵蓋包含特徵之裝置的不同方向。再進一步來說，當一數字或數字範圍被以「約」、「大約」等用語進行描述時，此用語之目的係為涵蓋包含所述數字在內的合理範圍內的數字，例如所述數字的+/-10%，或是本技術領域具通常知識者所理解的其他數值。舉例來說，用語「約5奈米(nm)」涵蓋自4.5nm至5.5nm的尺寸範圍。
所揭露的FET結構被形成在平面主動區上作為平面FET裝置，或者是被形成在三維(3D)結構上，例如多重閘極FET裝置。多重閘極裝置的範例包括具有鰭狀結構的鰭式場效電晶體(FinFET)以及多橋通道(multi- bridge-channel, MBC)電晶體。MBC電晶體所具有的閘極結構可以延伸並且部分地或者是完全地環繞通道區域，以在二或多個側面上提供對通道區域的存取。因為其閘極結構圍繞通道區域，因此MBC電晶體亦可被稱為環繞閘極電晶體(surrounding gate transistor, SGT)或者是閘極全環電晶體(GAA)，它們具有垂直堆疊的複數通道構件。
第1A圖係根據本揭露多種態樣所示，用於製造多重閘極裝置之方法100的流程圖。方法100從具有半導體基板的工作件開始。在一些實施例中，方法100製造多重閘極裝置，例如包括p型GAA電晶體以及n型GAA電晶體的多重閘極裝置。在一些實施例中，方法100製造包括第一GAA電晶體以及第二GAA電晶體的多重閘極裝置，它們具有不同的特性，例如不同的功能(例如：邏輯裝置或記憶體裝置)或是不同的導電性型式(例如：n型電晶體或是p型電晶體)。在所揭露的結構及其製造方法中，裝置結構包括設計不同且精心設計(engineered)的包覆層(cladding layer)，以最佳化對應的裝置性能，包括減少擴散以及減少包覆層缺陷，例如立足點問題。具體來說，根據多種實施例，上述方法包括在形成包覆層之前形成擴散阻擋層(diffusion blocking layer)。在一些實施例中，包覆層被磊晶生長以相對於隔離特徵的表面選擇性地沉積在主動區的表面上，隔離特徵例如淺溝槽隔離(shallow trench isolation, STI)特徵。
在一些實施例中，方法100製造包括p型GAA電晶體以及n型GAA電晶體的多重閘極裝置。在操作101中，半導體層堆疊被形成在基板上方。半導體層堆疊包括以交替(alternating)配置垂直地堆疊的第一半導體層與第二半導體層。在一些實施例中，操作101包括藉由磊晶生長沉積各種半導體材料(例如：交替的矽與矽鍺)。在一些實施例中，於形成半導體層堆疊之前，藉由離子佈植(ion implantation)形成諸如n型摻雜井與p型摻雜井的摻雜井。在操作102中，半導體層堆疊被圖案化以形成溝槽以及被溝槽所圍繞的主動區(亦稱為半導體鰭片)。可在製程期間形成硬遮罩以圖案化半導體層堆疊。在操作103中，精心設計的包覆層被形成在主動區的側壁上。包覆層提供選擇性移除第一半導體層以及釋放(release)通道的路徑。操作103包括複數操作，用以根據多種實施例形成精心設計的包覆層，這將在後續的階段進行進一步的描述。
在一些實施例中，介電鰭片可被形成於鰭片之間的基板上。介電鰭片具有與半導體鰭片相似的輪廓，但由介電材料所組成，並且具有諸如調整鰭片密度等益處。在操作104中，閘極結構被形成在半導體層堆疊上方。閘極結構包括虛擬(dummy)閘極堆疊以及閘極間隔物。可以執行輕摻雜汲極(lightly doped drain, LDD)佈植，並且包覆層可被非等向性地蝕刻以移除設置在隔離特徵上的部分，隔離特徵例如淺溝槽隔離(STI)特徵。非等向性蝕刻可包括電漿蝕刻。於操作106中，半導體層堆疊在源極/汲極區域中的部分被移除，以形成源極/汲極凹槽(recess)。在操作108中，內部間隔物被沿著半導體層堆疊中之第一半導體層的側壁形成。在操作110中，磊晶源極/汲極(S/D)特徵被形成在源極/汲極凹槽中。在操作112中，層間介電(interlayer dielectric, ILD)層被形成在磊晶源極/汲極特徵上方。在操作114中，虛擬閘極堆疊被移除，進而形成曝露半導體層堆疊的閘極溝槽。在操作116中，自曝露於閘極溝槽中的半導體層堆疊選擇性地移除包覆層以及第一半導體層，進而在第二半導體層之間形成間隙。在操作120中，閘極堆疊被形成在閘極溝槽中，並且環繞第二半導體層中的每一者。在操作122中，於工作件上執行其他的製造製程，包括形成互連結構。附加的操作可被提供於方法100之前、之中以及之後，並且在方法100的附加實施例中，所述的一些操作可被移動、替換或是消除。後續的討論說明了可以根據方法100製造之基於奈米線(或是基於奈米結構)的積體電路裝置的多種實施例。
第1B圖係根據本揭露一些實施例所示，用於製造精心設計之包覆層的方法103的流程圖。方法103包括在溝槽中形成包覆層以及隔離特徵。在操作132中，半導體材料的襯墊(liner)被形成在半導體鰭片的側壁上。襯墊是為選擇性地生長於半導體表面上的半導體層，例如矽層。在所揭露的實施例中，襯墊被磊晶生長於半導體鰭片的側壁上。在操作134中，隔離特徵被形成於溝槽中。隔離特徵包括一或多種介電材料，並且提供半導體鰭片與其他主動區(例如：其他半導體鰭片)的隔離。在所揭露的實施例中，隔離特徵為淺溝槽隔離(STI)特徵，並藉由沉積、化學機械研磨(chemical mechanical polishing, CMP)以及蝕刻形成。在進一步的實施例中，用於形成STI特徵的製程，包括沉積一或多種介電材料以填充溝槽；執行CMP製程以移除多餘的介電材料並平坦化頂部表面；以及選擇性蝕刻以掘入(recess)介電材料，使得主動區突出(extrude)到STI特徵的頂部表面之上。因此，主動區亦被稱為半導體鰭片。在操作136中，介電層被形成在半導體鰭片的側壁上，特別是在襯墊上。在所揭露的實施例中，介電層是藉由合適的技術(例如：熱氧化)所形成的氧化矽層。在操作138中，對工作件施行快速熱氮化(rapid thermal nitridation, RTN)製程，進而將矽襯墊部分地或是完全地轉化為氮化矽層。氮化矽層用作擴散阻擋層，以防止隨後形成的包覆層擴散到半導體層堆疊中。在操作140中，半導體材料(例如：矽鍺)的包覆層被形成在氮化矽層以及介電層上。包覆層以及襯墊在成分上有所不同。在此案例中，由於介電表面，包覆層為非晶(amorphous)結構的半導體層。在操作142中，諸如電漿蝕刻的非等向性蝕刻製程被施加到包覆層，以實質上(substantially)移除包覆層之設置於STI特徵上的部分。
第1C圖係根據本揭露一些實施例所示，用於製造精心設計之包覆層的方法103的流程圖。第1C圖中的方法103類似於第1B圖中的方法103，不同之處在於操作146。為使說明簡化，類似的描述於此不再重複。在操作138之後，執行在操作146。介電層(例如：氧化矽層)藉由蝕刻而被選擇性地移除，蝕刻例如濕式蝕刻、乾式蝕刻、或其組合。於是，氮化矽層被曝露。因此，後續形成的包覆層包括設置在襯墊上的第一部分以及設置在氮化矽層上的第二部分。包覆層的第一部分為非晶結構，而包覆層的第二部分則為晶體(crystalline)結構。
第1D圖係根據本揭露一些實施例所示，用於製造精心設計之包覆層的方法103的流程圖。第1D圖中的方法103類似於第1B圖中的方法103，不同之處在於操作148。為使說明簡化，類似的描述於此不再重複。在操作136之後，執行操作148。在操作148中，執行原位碳(in-situ carbon, ISC)製程以在介電層與襯墊上形成富碳(carbon-rich)層。富碳層包括氮，並且是富碳氮化物層或富碳介電層。富碳層用作擴散阻擋層，以防止隨後形成的包覆層擴散到半導體層堆疊中。因此，由於此表面的特性，後續形成的包覆層為非晶結構。在操作142中，諸如電漿蝕刻的非等向性蝕刻製程被施加到包覆層上，以實質上移除包覆層之設置於STI特徵上的部分。在一些實施例中，蝕刻製程以100％的過蝕刻(over etch)施行，使得包覆層之設置於STI特徵上的部分被實質上移除。在一些實施例中，蝕刻製程以小於100％的過蝕刻(例如：50％的過蝕刻)施行，使得包覆層之設置於STI特徵上的部分被保留。於此案例中，包覆層之設置於富碳層以及STI特徵上的部分為非晶結構，而設置於角落中之襯墊上的部分為晶體結構。
第1E圖係根據本揭露一些實施例所示，用於製造精心設計之包覆層的方法103的流程圖。方法103包括在溝槽中形成隔離特徵以及形成包覆層。在操作132中，半導體材料的襯墊被形成在半導體鰭片的側壁上。襯墊是為選擇性地生長於半導體表面上的半導體層，例如矽層。在所揭露的實施例中，襯墊被磊晶生長於半導體鰭片的側壁上。在操作134中，隔離特徵被形成於溝槽中。隔離特徵包括一或多種介電材料，並且提供半導體鰭片與其他主動區(例如：其他半導體鰭片)的隔離。在所揭露的實施例中，隔離特徵為淺溝槽隔離(STI)特徵，並且藉由沉積、化學機械研磨(CMP)以及蝕刻形成。在進一步的實施例中，用於形成STI特徵的製程，包括沉積一或多種介電材料以填充溝槽；執行CMP製程以移除多餘的介電材料並平坦化頂部表面；以及選擇性蝕刻以掘入介電材料，使得主動區突出到STI特徵的頂部表面之上。因此，主動區亦被稱為半導體鰭片。在操作150中，執行蝕刻製程以移除半導體鰭片之側壁上的襯墊以及氧化物材料。在操作152中，半導體材料(例如：矽鍺)的包覆層被選擇性地形成在半導體鰭片的側壁上。包覆層藉由選擇性磊晶生長形成。於此案例中，包覆層為處於晶體結構的半導體層。進一步地，包覆層被選擇性地設置在半導體鰭片的側壁上，並且並未存在於隔離特徵(例如：STI特徵)的表面。因此，跳過了施加於包覆層的非等向性蝕刻製程，並消除了包覆層的立足點問題。
第2A圖至第18E圖係根據本揭露多種態樣所示，處於多種製造階段(例如：與第1圖之方法100有關的那些製造階段)之多重閘極裝置(或稱工作件)200的部分或整體的局部示意圖。具體來說，第2A圖至第4A圖以及第9A圖至第18A圖為多重閘極裝置200在X-Y平面中的俯視圖；第2B圖至第4B圖以及第9B圖至第18B圖為多重閘極裝置200在X-Z平面中，分別沿著第2A圖至第4A圖以及第9A圖至第18A圖之線段B-B’的示意性截面圖；第2C圖至第4C圖以及第9C圖至第18C圖為多重閘極裝置200在Y-Z平面中，分別沿著第2A圖至第4A圖以及第9A圖至第18A圖之線段C-C’的示意性截面圖；以及第2D圖至第4D圖以及第9D圖至第18D圖為多重閘極裝置200在Y-Z平面中，分別沿著第2A圖至第4A圖以及第9A圖至第18A圖之線段D-D’的示意性截面圖。
第5A圖至第5F圖係根據一些實施例所建構之多重閘極裝置200的部分或整體的局部截面圖。第6A圖至第6H圖係根據一些實施例所建構之多重閘極裝置的部分或整體的局部截面圖。第7A圖至第7F圖係根據一些實施例所建構之多重閘極裝置的部分或整體的局部截面圖。第7G圖係根據一些實施例所建構之化學結構的示意圖。第8A圖至第8D圖係根據一些實施例所建構之多重閘極裝置的部分或整體的局部截面圖。
第9E圖以及第9F圖係根據本揭露多種態樣所示，多重閘極裝置200之部分或整體的局部示意圖。具體來說，第9E圖中的每一者係根據多種實施例所建構之多重閘極裝置200在X-Z平面中沿著第9A圖之線段B-B’的示意性截面圖。第9F圖係根據多種實施例所建構之多重閘極裝置200在X-Z平面中沿著第9A圖之線段B-B’的示意性截面圖。
第16E圖係根據本揭露多種態樣所示，多重閘極裝置200之部分或整體在X-Z平面中沿著第16A圖之線段B-B’的局部示意圖。第17E圖係根據一些實施例所建構之多重閘極裝置200在X-Z平面中沿著第17A圖之線段B-B’的示意性截面圖。第18E圖係根據一些實施例所建構之多重閘極裝置200在X-Z平面中沿著第18A圖之線段B-B’的示意性截面圖。
多重閘極裝置200可包括於微處理器、記憶體及/或其他IC裝置中。在一些實施例中，多重閘極裝置200為IC晶片、系統單晶片(system on chip, SoC)或其部分的一部分，其包括各種被動以及主動微電子裝置，例如電阻器、電容器、電感器、二極體、p型場效電晶體(PFET)、n型場效電晶體(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(BJT)、橫向擴散MOS(LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件、或其組合。在一些實施例中，多重閘極裝置200包括於非揮發性(non-volatile)記憶體中，例如非揮發性隨機存取記憶體(NVRAM)、靜態隨機存取記憶體(SRAM)、快閃記憶體、電子可抹除可程式化唯讀記憶體(EEPROM)、電子可程式化唯讀記憶體(EPROM)、其他合適的記憶體類型、或其組合。為使說明清晰易懂，各種圖式已被簡化以更好地理解本揭露的進步性概念。附加的特徵可被添加於多重閘極裝置200中，並且在多重閘極裝置200的其他實施例中，下文所述的一些特徵可被替換、修改或是消除。具體來說，基板202包括用於邏輯電路的第一區域(亦稱為邏輯電路區域)以及用於SRAM電路的第二區域(亦稱為SRAM電路區域)。
來到第2A圖至第2D圖，多重閘極裝置200包括基板(例如：晶圓)202。於所繪實施例中，基板202包括矽。替代性地或是附加地，基板202包括其他元素半導體，例如鍺；包括化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；包括合金半導體，例如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。替代性地，基板202為絕緣層上半導體(semiconductor-on-insulator)基板，例如絕緣層上矽(SOI)基板、絕緣層上矽鍺(SGOI)基板或是絕緣層上鍺(GOI)基板。絕緣層上半導體基板可以使用佈植氧分離(separation by implantation of oxygen, SIMOX)、晶圓接合(wafer bonding)及/或其他合適的方法來製造。根據多重閘極裝置200的設計需求，基板202可包括各種摻雜區域。於所繪實施例中，基板202包括可被配置以用於n型GAA電晶體的p型摻雜區(在下文中稱為p井)，以及可被配置以用於p型GAA電晶體的n型摻雜區(在下文中稱為n井)。諸如n井的n型摻雜區被摻雜以n型摻雜物，例如磷、砷、其他n型摻雜物、或其組合。諸如p井的p型摻雜區被摻雜以p型摻雜物，例如硼、銦、其他p型摻雜物、或其組合。在一些實施例中，基板202包括由p型摻雜物與n型摻雜物的組合所形成的摻雜區。各種摻雜區可被直接形成在基板202上及/或基板202中，舉例來說，提供p井結構、n井結構、雙井(dual-well)結構、凸起(raised)結構、或其組合。可以執行離子佈植製程、擴散製程及/或其他合適的摻雜製程，以形成各種摻雜區。
半導體層堆疊205被形成在基板202上方，其中半導體層堆疊205包括以交錯或是交替的配置自基板202的表面垂直堆疊(例如：沿著Z方向)的第一半導體層210與第二半導體層215。在一些實施例中，第一半導體層210與第二半導體層215以所描繪之交錯且交替的配置磊晶生長。舉例來說，第一半導體層210的第一者被磊晶生長於基板上，第二半導體層215的第一者被磊晶生長於第一半導體層210的第一者上，第一半導體層210的第二者被磊晶生長於第二半導體層215的第一者上，並且依此類推，直到半導體層堆疊205具有所需數量的第一半導體層210與第二半導體層215為止。於此等實施例中，第一半導體層210與第二半導體層215可被稱為磊晶層。在一些實施例中，第一半導體層210以及第二半導體層215的磊晶生長，可以藉由分子束磊晶(molecular beam epitaxy, MBE)製程、化學氣相沉積(chemical vapor deposition, CVD)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition, MOCVD)製程、其他合適的磊晶生長製程或其組合來達成。
第一半導體層210的成分不同於第二半導體層215的成分，以在後續製程期間達到蝕刻選擇性及/或不同的氧化速率。在一些實施例中，第一半導體層210對一蝕刻劑具有第一蝕刻速率，而第二半導體層215對該蝕刻劑具有第二蝕刻速率，其中第二蝕刻速率小於第一蝕刻速率。在一些實施例中，第一半導體層210具有第一氧化速率，而第二半導體層215具有第二氧化速率，其中第二氧化速率小於第一氧化速率。於所繪實施例中，第一半導體層210與第二半導體層215包括不同的材料、成分(constituent)原子百分比、成分重量百分比、厚度及/或特性，以在蝕刻製程期間達到期望的蝕刻選擇性，蝕刻製程例如被執行以在多重閘極裝置200之通道區域中形成懸掛(suspended)通道層的蝕刻製程。舉例來說，在第一半導體層210包括矽鍺並且第二半導體層215包括矽的情況下，當使用用於後續之通道釋放(channel-releasing)製程的蝕刻劑時，第二半導體層215的矽蝕刻速率小於第一半導體層210的矽鍺蝕刻速率。在一些實施例中，第一半導體層210與第二半導體層215可以包括相同的材料，但是具有不同的成分原子百分比，以達成蝕刻選擇性及/或不同的氧化速率。舉例來說，第一半導體層210與第二半導體層215可包括矽鍺，其中第一半導體層210具有第一矽原子百分比及/或第一鍺原子百分比，而第二半導體層215具有不同的第二矽原子百分比及/或不同的第二鍺原子百分比。本揭露思及了包括任何半導體材料組合的第一半導體層210與第二半導體層215，這些組合可以提供所期望的蝕刻選擇性、所期望的氧化速率差異、及/或所期望的性能特性(例如：使電流最大化的材料)，並且包括本文所揭露的任何半導體材料。
如同下文所進一步描述的，第二半導體層215或其一些部分形成了多重閘極裝置200的通道區域。於所繪實施例中，半導體層堆疊205包括四個第一半導體層210與四個第二半導體層215，被配置以形成設置於基板202上方的四對半導體層，四對半導體層中的每一者具有各自的第一半導體層210以及各自的第二半導體層215。在經歷後續的製程之後，此配置終將成為具有四個通道的多重閘極裝置200。然而，本揭露同樣思及了半導體層堆疊205包括更多或更少半導體層的實施例，舉例來說，這取決於所期望之多重閘極裝置200(例如：GAA電晶體)的通道數量及/或多重閘極裝置200的設計需求。舉例來說，半導體層堆疊205可包括二到十個第一半導體層210以及二到十個第二半導體層215。於所繪實施例中更進一步，第一半導體層210具有厚度t1且第二半導體層215具有厚度t2，其中厚度t1及厚度t2是基於多重閘極裝置200的製造及/或裝置性能的考量來進行選擇的。舉例來說，厚度t1可被配置以定義多重閘極裝置200的相鄰通道之間(例如：第二半導體層215之間)的期望距離(或間隙)，厚度t2可被配置以達到多重閘極裝置200之通道的期望厚度，並且厚度t1與厚度t2兩者均可被配置以實現多重閘極裝置200的期望性能。在一些實施例中，厚度t1與厚度t2為約1nm至約10nm。
來到第3A圖至第3D圖，半導體層堆疊205被圖案化以形成半導體鰭片218以及圍繞各種半導體鰭片的溝槽219，其中溝槽219具有將被形成於其中以用於隔離的隔離特徵。半導體鰭片218作為主動區以用於將被形成於其中的各種IC裝置，例如電晶體。在一些實施例中，半導體鰭片218進一步包括用於區域202A中之n型電晶體的半導體鰭片218A，以及用於區域202B中之p型電晶體的半導體鰭片218B。第3A圖中僅顯示了一個半導體鰭片218A以及一個半導體鰭片218B。然而，本揭露同樣思及了半導體鰭片218A包括複數半導體鰭片218A並且半導體鰭片218B包括複數半導體鰭片218B的實施例，舉例來說，這取決於多重閘極裝置200所需之n型GAA電晶體的數量與p型GAA電晶體的數量，及/或多重閘極裝置200的設計需求。半導體鰭片218A、218B包括基板部分(即：基板202的一部分)以及半導體層堆疊部分(即：包含第一半導體層210與第二半導體層215之半導體層堆疊205的剩餘部分)。半導體鰭片218A、218B沿著Y方向實質上彼此平行地延伸，並且具有在Y方向上定義的長度、在X方向上定義的寬度以及在Z方向上定義的高度。在一些實施方式中，執行微影及/或蝕刻製程來圖案化半導體層堆疊205以形成半導體鰭片218A、218B。微影製程可包括在半導體層堆疊205上方形成光阻層(例如：藉由自旋塗佈(spin coating))、執行曝前烤製程、使用光罩執行曝光製程、執行曝後烤製程以及執行顯影製程。在曝光製程中，光阻層曝露於輻射能量(例如：紫外(UV)光、深紫外(DUV)光或是極紫外(EUV)光)中，其中光罩根據光罩的圖案及/或光罩的類型(例如：二元光罩(binary mask)、相移光罩(phase shift mask)或是EUV光罩)，阻擋、透射及/或反射輻射至光阻層，使得圖案被投射到與遮罩圖案對應的光阻層上。因為光阻層對輻射能量相當敏感，因此光阻層的曝光部分會發生化學變化，並且在顯影製程期間，根據光阻層的特性以及顯影製程中所使用之顯影溶液的特性，光阻層的曝光(或是未曝光)部分會溶解。在顯影之後，圖案化的光阻層包括與光罩對應的光阻圖案。蝕刻製程使用圖案化的光阻層作為蝕刻遮罩，以移除半導體層堆疊205的一些部分。在一些實施例中，圖案化的光阻層被形成於設置在半導體層堆疊205上方的硬遮罩層之上，第一蝕刻製程移除硬遮罩層的一些部分以形成圖案化硬遮罩層，並且第二蝕刻製程使用圖案化硬遮罩層作為蝕刻遮罩以移除半導體層堆疊205的一些部分。蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。在一些實施例中，蝕刻製程為反應式離子蝕刻(reactive ion etching, RIE)製程。在蝕刻製程之後，圖案化的光阻層(並且在一些實施例中，還有硬遮罩層)被移除，例如藉由光阻剝離(stripping)製程或是其他合適的製程移除。於所繪製實施例中，半導體鰭片218A、218B由多重圖案化製程形成，多重圖案化製程例如雙重圖案化(DPL)製程(例如：微影蝕刻微影蝕刻(LELE)製程、自我對準雙重圖案化(self-aligned double patterning, SADP)製程、間隔物即介電質(spacer-is-dielectric, SID)SADP製程、其他雙重圖案化製程、或其組合)、三重圖案化製程(例如：微影蝕刻微影蝕刻微影蝕刻(LELELE)製程、自我對準三重圖案化(SATP)製程、其他三重圖案化製程、或其組合)、其他多重圖案化製程(例如：自我對準四重圖案化(SAQP)製程)、或者是其組合。在一些實施例中，於圖案化半導體層堆疊205的同時，執行定向自組裝(directed self- assembly, DSA)技術。進一步地，在一些實施例中，曝光製程可實施無光罩微影(maskless lithography)、電子束(e-beam)寫入及/或離子束寫入，以進行光阻層的圖案化。於所繪實施例中，用於形成半導體鰭片218A及218B的操作，包括至少一個圖案化步驟(或製程)，此圖案化步驟包括一個微影製程以及一個蝕刻製程，並最終產生溝槽219。
來到第4A圖至第4D圖，精心設計的包覆層220被形成在半導體鰭片218(例如：半導體鰭片218A及218B)的側壁上。諸如淺溝槽隔離(STI)特徵的隔離特徵230被形成在溝槽219中，並且圍繞半導體鰭片以進行隔離。具體來說，精心設計的包覆層220經過配置且被形成為具有用於改善裝置性能以及增強製造的特性，例如減少包覆層擴散到通道中以及減少包覆層的立足點問題。下文根據多種實施例進一步地詳細描述形成精心設計的包覆層220以及隔離特徵230的操作。
一些實施例參照第5A圖至第5F圖進行描述。此方法可包括第1B圖中所述的操作。來到第5A圖，半導體材料的襯墊402被形成在半導體鰭片218(例如：半導體鰭片218A及218B)以及溝槽219的側壁上。襯墊402包括半導體材料，例如矽。襯墊402藉由合適的方法形成，例如磊晶生長。在一些實施例中，襯墊402包括範圍為1nm與2nm的厚度。襯墊402自半導體鰭片218的頂部表面延伸至溝槽219的底部表面。
來到第5B圖，諸如STI特徵的隔離特徵230被形成在溝槽219中。在所揭露的實施例中，STI特徵藉由沉積、CMP以及蝕刻形成。在進一步的實施例中，用於形成STI特徵的製程，包括沉積一或多種介電材料(例如氧化矽、氮化矽、低k值介電材料或其組合)以填充溝槽；執行CMP製程以移除多餘的介電材料並平坦化頂部表面；以及選擇性地蝕刻以掘入介電材料，使得主動區突出到STI特徵的頂部表面之上。
來到第5C圖，諸如氧化矽層的介電層404被形成在溝槽219中的半導體鰭片218的側壁上方。在所揭露的實施例中，介電層404被形成於襯墊402上。介電層404所具有的厚度範圍，介於0.8nm與1.5nm之間。介電層404由任何合適的方法形成，例如熱氧化、CVD、原子層沉積(atomic layer deposition, ALD)、或其組合。
來到第5D圖，對多重閘極裝置200施行快速熱氮化(RTN)製程，進而將矽的襯墊402部分地或完全地轉化為氮化矽層406。氮化矽層406用作擴散阻擋層，以防止隨後形成之包覆層擴散到半導體層堆疊205中。RTN製程在高溫(elevated temperature)下使用前驅物執行，此前驅物具有含氮化學物質，例如N 2、氨(NH 3)、其他合適的氣體、或其組合。高溫的範圍可介於700°C與900°C之間。氮化矽層所具有的厚度範圍，可介於5埃(Angstrom)與20埃之間。在一些實施例中，於RTN製程期間，含氮化學物質的分壓範圍介於5托(torr)與500托之間，並且RTN製程的持續時間範圍介於30秒與60秒之間。
來到第5E圖，半導體材料(例如：矽鍺)的包覆層408被形成在氮化矽層406以及介電層404上。包覆層408與襯墊402在成份上有所不同。包覆層408在成分上可包括與第一半導體層210相似的半導體材料。於所繪實施例中，包覆層408包括矽鍺。包覆層408提供蝕刻第一半導體層210的路徑，並且在後續階段的通道釋放製程期間與第一半導體層210一同被移除。在本實施例中，由於介電表面，包覆層408為非晶結構的半導體層。包覆層408所包括的厚度範圍介於9nm與12nm之間。
來到第5F圖，對包覆層408施行諸如電漿蝕刻的非等向性蝕刻製程，以移除包覆層408之位於半導體鰭片218之頂部表面以及隔離特徵230之頂部表面上的的部分。非等向性蝕刻製程包括合適的化學物質，例如HBr、O 2、N 2、F或其組合。這樣形成的氮化矽層406、介電層404以及包覆層408統稱為精心設計的包覆層220。
一些實施例參照第6A圖至第6G圖進行描述。此方法可包括第1C圖中所描述的操作。此方法類似於與第5A圖至第5F圖中的結構相關的方法，不同之處在於，在形成包覆層408之前移除介電層404。為使說明簡化，類似的描述在本文中不再重複。來到第6A圖，半導體材料的襯墊402被形成在半導體鰭片218(例如：半導體鰭片218A及218B)以及溝槽219的側壁上。襯墊402包括半導體材料，例如矽。襯墊402藉由合適的方法形成，例如磊晶生長。
來到第6B圖，諸如STI特徵的隔離特徵230被形成在溝槽219中。在所揭露的實施例中，STI特徵藉由沉積、CMP以及蝕刻形成。
來到第6C圖，諸如氧化矽層的介電層404被形成在溝槽219中的半導體鰭片218的側壁上方。在所揭露的實施例中，介電層404被形成於襯墊402上。
來到第6D圖，對多重閘極裝置200施行RTN製程，進而將矽的襯墊402部分地或完全地轉化為氮化矽層406。氮化矽層406用作擴散阻擋層，以防止隨後形成之包覆層擴散到半導體層堆疊205中。RTN製程在高溫下使用前驅物執行，此前驅物具有含氮化學物質，例如N 2、氨(NH 3)、其他合適的氣體、或其組合。RTN製程可包括承載氣體(carry gas)，例如氬氣。高溫的範圍可介於700°C與900°C之間。氮化矽層所具有的厚度範圍，可介於5埃與20埃之間。在一些實施例中，於RTN製程期間，含氮化學物質的分壓範圍介於5托與500托之間，並且RTN製程的持續時間範圍介於30秒與60秒之間。
來到第6E圖，介電層404藉由蝕刻而被移除，使得氮化矽層406被曝露。用於移除介電層404的製程包括執行化學氧化移除(chemical oxide removal, COR)製程；並且進行後期加熱處理(post heating treatment, PHT)。COR製程包括在第一溫度T1下施加NH 3與HF；而PHT包括在大於第一溫度T1的第二溫度T2下施行退火製程。在一些實施例中，第一溫度T1的範圍介於10°C與100°C之間；而第二溫度T2的範圍介於120°C與250°C之間。在COR製程期間，NH 3與HF被吸附在介電層404的表面上，並引起反應產生副產物，例如(NH 4) 2SiF 6。在PHT製程期間，COR中產生的副產物被蒸發。
來到第6F圖，半導體材料(例如：矽鍺)的包覆層408被形成在氮化矽層406上。包覆層408與襯墊402在成份上有所不同。包覆層408在成分上可包括與第一半導體層210相似的半導體材料。於所繪實施例中，包覆層408包括矽鍺。包覆層408提供蝕刻第一半導體層210的路徑，並且在後續階段的通道釋放製程期間與第一半導體層210一同被移除。在本實施例中，由於介電表面，包覆層408為非晶結構的半導體層。
來到第6G圖，可對包覆層408施行諸如電漿蝕刻的非等向性蝕刻製程，以移除包覆層408之位於半導體鰭片218之頂部表面以及隔離特徵230之頂部表面上的的部分。非等向性蝕刻製程包括合適的化學物質，例如HBr、O 2、N 2、F或其組合。如此形成的氮化矽層406以及包覆層408共同稱為精心設計的包覆層220。
在第6H圖所示的替代性實施例中，半導體鰭片218向下延伸至基板202中，並且STI特徵230的頂部表面低於半導體層堆疊205。因此，包覆層408包括具有不同結構的不同部分。具體來說，半導體鰭片218的側壁包括具有介電表面的頂部部分(氮化矽層406的表面)，以及具有半導體表面的底部部分(襯墊402的表面)。襯墊402磊晶生長於半導體層堆疊205以及基板202的表面，因此具有晶體結構，而氮化矽層406具有非晶結構。因此，生長在氮化矽層406上之包覆層408的部分408A具有非晶結構，而生長在襯墊402上之包覆層408的部分408B則具有晶體結構。
一些實施例參照第7A圖至第7G圖進行描述。此方法可包括第1D圖中所描述的操作。為使說明簡化，類似的描述在本文中不再重複。來到第7A圖，半導體材料的襯墊402被形成在半導體鰭片218(例如：半導體鰭片218A及218B)以及溝槽219的側壁上。襯墊402包括半導體材料，例如矽。襯墊402藉由合適的方法形成，例如磊晶生長。
來到第7B圖，諸如STI特徵的隔離特徵230被形成在溝槽219中。在所揭露的實施例中，STI特徵藉由沉積、CMP以及蝕刻形成。
來到第7C圖，諸如氧化矽層的介電層404被形成在溝槽219中的半導體鰭片218的側壁上方。在所揭露的實施例中，介電層404被形成於襯墊402上。
來到第7D圖，對多重閘極裝置200施行原位碳(ISC)製程，進而在介電層404上形成富碳層410。富碳層410亦稱為富碳氧化物層，並且是有著高碳濃度之包含碳、氧與氮的介電層。富碳層410與介電層404共同作為擴散阻擋層，以防止隨後形成的包覆層擴散到半導體層堆疊205中。ISC製程在高溫下以一前驅物執行，該前驅物具有含碳化學物質、含氮化學物質、含碳與氮的化學物質、或其組合。在一些實施例中，前驅物包括H 2Si[N(C 2H 5) 2] 2，並且具有第7G圖所示的化學結構。在ISC製程期間，前驅物中的碳與氮並未被化學性地破壞，進而形成含碳與氮的介電層(或富碳氮化物層)，即富碳層410。在一些實施例中，前驅物包括含碳化學物質(例如：二氧化碳(CO 2)、甲烷(CH 4)、其他合適的化學物質、或其組合)以及含氮化學物質(例如：N 2、氨(NH 3)、其他合適的氣體、或其組合)。ISC製程可包括承載氣體，例如氬氣，並且可以在高溫下執行。富碳層410所具有的厚度範圍，可介於10埃與30埃之間。
在一些實施例中，介電層404與富碳層410可以在相同機台中相繼形成，例如在CVD機台的相同腔體中。在進一步的實施例中，介電層404為未摻雜的石英玻璃(undoped silica glass, USG)，而富碳層410則是含碳與氮的介電層。這兩個介電層的形成包括兩個操作。在第一操作中，施加的氣體包括H 2Si[N(C 2H 5) 2] 2、氧氣(O 2)以及承載氣體的氬氣以形成USG層。在第二個操作中，氣體氧被關閉，所施加的氣體包括H 2Si[N(C 2H 5) 2] 2以及承載氣體的氬氣，以形成含碳與氮的介電層。在此製程期間，施加射頻(RF)功率以產生電漿，例如根據一些範例，RF功率的範圍介於500W與1000W之間。在一些實施例中，用於形成介電層404與富碳層410的此方法是包括多個循環的循環製程，每個循環包括第一操作與第二操作，並因而形成集體的擴散阻擋層。特別地，每個循環中的循環次數「n」、第一操作的第一持續時間t1以及第二操作的第二持續時間t2，是可以調整的參數，並且經過最佳化以形成具有增強之保護效果的集體阻擋層。
來到第7E圖，半導體材料(例如：矽鍺)的包覆層408被形成在富碳層410以及介電層404上。包覆層408與襯墊402在成份上有所不同。包覆層408在成分上可包括與第一半導體層210相似的半導體材料。於所繪實施例中，包覆層408包括矽鍺。包覆層408提供蝕刻第一半導體層210的路徑，並且在後續階段中的通道釋放製程期間與第一半導體層210一同被移除。在本實施例中，由於介電表面，包覆層408為非晶結構的半導體層。包覆層408所包括的厚度範圍介於50埃與100埃之間。
來到第7F圖，對包覆層408施行諸如電漿蝕刻的非等向性蝕刻製程，以移除包覆層408之位於半導體鰭片218之頂部表面以及隔離特徵230之頂部表面上的的部分。非等向性蝕刻製程包括合適的化學物質，例如HBr、O 2、N 2、F或其組合。如此形成的富碳層410、介電層404以及包覆層408共同稱為精心設計的包覆層220。
一些實施例參照第8A圖至第8D圖進行描述。此方法可包括第1E圖中所描述的操作。為使說明簡化，類似的描述在本文中不再重複。來到第8A圖，半導體材料的襯墊402被形成在半導體鰭片218(例如：半導體鰭片218A及218B)以及溝槽219的側壁上。襯墊402包括半導體材料，例如矽。襯墊402藉由合適的方法形成，例如磊晶生長。
來到第8B圖，諸如STI特徵的隔離特徵230被形成在溝槽219中。在所揭露的實施例中，STI特徵藉由沉積、CMP以及蝕刻形成。
來到第8C圖，施行蝕刻製程以移除存在於半導體鰭片218之表面上的襯墊402的曝露部分以及氧化物，這為後續操作中的選擇性磊晶生長提供了經過改善的表面。蝕刻製程可包括使用多種蝕刻劑的複數蝕刻操作，以選擇性地移除存在於半導體鰭片218表面上的Si襯墊以及各種氧化物材料。在一些實施例中，蝕刻製程包括使用KOH溶液以用於蝕刻矽的蝕刻操作，以及使用緩衝氫氟酸(buffered hydrofluoric acid, BHF)以用於移除氧化物的蝕刻操作。在其他範例中，使用SF 6與O 2的低溫(cryogenic)深反應式離子蝕刻(deep reactive ion etching, DRIE)被用於蝕刻Si的襯墊402。
來到第8D圖，半導體材料(例如：矽鍺)的包覆層408被選擇性地形成在半導體鰭片218的半導體表面上。包覆層408在成分上可包括與第一半導體層210相似的半導體材料。於所繪實施例中，包覆層408包括矽鍺。包覆層408是藉由選擇性磊晶生長形成的，這是透過經過改善的沉積表面以及選擇性磊晶生長之經過調整的沉積參數來達成的。在本實施例中，包覆層408為晶體結構的半導體層。包覆層408所包括厚度範圍介於8nm與10nm之間。因為覆層408是選擇性地形成在半導體鰭片218的側壁上，因此避免了非等向性蝕刻製程。進一步地，由於選擇性的生長，因此包覆層408的立足點問題得以消除或是減少。在一些實施例中，選擇性磊晶生長(SEG)製程使用一前驅物，該前驅物具有含Si以及含Ge的化學物質，例如SiH 4、Si 2H 6、GeH 4、其他合適的氣體、或其組合。在進一步的實施例中，SEG製程在高溫以及經過控制的腔體壓力下實施。舉例來說，SEG製程包括450°C與550°C之間的高溫，以及1托或更低的壓力。
如同前文根據多種實施例所述，精心設計的包覆層220可以具有不同的成分以及不同的結構，例如第5F圖中所示的一種、第6G圖中所示的一種、第6H圖中所示的一種或者是第7F圖中所示的一種。在其他實施例中，精心設計的包覆層220僅包括矽鍺的半導體包覆層408，如第8D圖所示。於下文的描述中，僅在圖式中顯示精心設計的包覆層220，並且應理解的是，精心設計的包覆層220是一個複合層，而且可以包括不同材料的複數薄膜。
在一些實施例中，介電鰭片222可被形成在半導體鰭片218之間。介電鰭片222為一或多種介電材料的介電特徵。第9B圖中僅顯示了一個介電鰭片222。可以存在更多的介電鰭片222，例如半導體鰭片218A左側的一個以及半導體鰭片218B右側的另一個。介電鰭片222可藉由包括沉積在內之任何合適的方法形成。在一些實施例中，介電鰭片222包括介電堆疊222A，以及設置於介電堆疊222A上並與介電堆疊222A對準的自我對準覆帽(cap) 222B，如第9E圖所示。在進一步的實施例中，介電鰭片222藉由一程序形成，該程序包括沉積一或多種介電材料(例如：氧化矽或是其他合適的介電材料)以填充半導體鰭片218之間的間隙；執行化學機械研磨(CMP)製程；選擇性地蝕刻以掘入沉積的介電材料；沉積另一個介電材料(例如：高k值介電材料，例如氮化鉿、金屬氧化物、金屬氮化物、金屬氮氧化物、或其組合)；以及執行另一個CMP製程以形成介電堆疊222A與自我對準覆帽222B。在一些實施例中，介電鰭片222包括順應性介電層222C，以及設置於順應性介電層222C上的體(bulk)介電層222D，如第9F圖所示。在進一步的實施例中，介電鰭片222藉由一程序形成，該程序包括在半導體鰭片218之間的間隙中順應性地沉積一或多種介電材料，並且在順應性介電層222C上沉積另一種介電材料以填充半導體鰭片218之間的間隙；以及執行CMP製程。在一些實施例中，被用於圖案化半導體層堆疊205的硬遮罩可在此階段中移除。因此，介電鰭片222在半導體鰭片218上方延伸。
來到第10A圖至第10D圖，閘極結構240被形成在半導體鰭片218A、218B的一些部分上方、介電鰭片222上方以及隔離特徵230上方。閘極結構240在不同於半導體鰭片218A、218B之縱向方向(例如：與之正交)的方向上縱向延伸。舉例來說，閘極結構240沿著X方向實質上彼此平行地延伸，並且具有在Y方向上定義的長度、在X方向上定義的寬度以及在Z方向上定義的高度。閘極結構240被設置於半導體鰭片218A、218B的一些部分上，並且定義半導體鰭片218A、218B的源極/汲極區域242以及通道區域244。在X-Z平面中，閘極結構240包裹半導體鰭片218A、218B的頂部表面與側壁表面。在Y-Z平面中，閘極結構240被設置於半導體鰭片218A、218B之各自的通道區域244的頂部表面上方，使得閘極結構240夾設於對應的源極/汲極區域242之間。每個閘極結構240包括閘極區域240-1以及閘極區域240-2，閘極區域240-1對應於相應的閘極結構240之將被配置為用於n型GAA電晶體的部分(且因此對應於橫跨n型GAA電晶體區域的部分)，而閘極區域240-2對應於相應的閘極結構240之將被配置為用於p型GAA電晶體的部分(且因此對應於橫跨p型GAA電晶體區域的部分)。閘極結構240可在閘極區域240-1與閘極區域240-2中被不同地配置，這取決於要在這些區域上形成的電晶體，例如p型電晶體或是n型電晶體。舉例來說，每個閘極結構240跨越閘極區域240-1與閘極區域240-2，並且可以在閘極區域240-1與閘極區域240-2中以不同的方式配置，以最佳化n型GAA電晶體(在閘極區域240-1中具有n閘極電極)以及p型GAA電晶體(在閘極區域240-2中具有p閘極電極)的性能。因此，在下文中，閘極區域240-1將被稱為n型閘極區域240-1，而閘極區域240-2將被稱為p型閘極區域240-2。
在第10A圖至第10D圖中，每個閘極結構240包括虛擬閘極堆疊245。在所繪實施例中，虛擬閘極堆疊245的寬度定義了閘極結構240的閘極長度(L g)(在此為沿著Y方向)，其中閘極長度定義了當n型GAA電晶體及/或p型GAA電晶體開啟(導通)時，電流(例如：載子，例如電子或電洞)在源極/汲極區域242之間行進的距離(或長度)。在一些實施例中，閘極長度為約5nm至約250nm。閘極長度可以經過調整，以達成所期望之GAA電晶體的操作速度及/或所期望之GAA電晶體的封裝密度。舉例來說，當GAA電晶體開啟時，電流在GAA電晶體的源極/汲極區域之間流動。增加閘極長度一事，會增加電流在源極/汲極區域之間行進所需的距離，這增加了GAA電晶體完全開啟所需的時間。相反地，減少閘極長度一事，會減少電流在源極/汲極區域之間行進所需的距離，這減少了GAA電晶體完全開啟所需的時間。較小的閘極長度使GAA電晶體能夠更快地開啟/關閉，這促進了更快、高速的操作。較小的閘極長度同樣促進了更緊密的封裝密度(例如：可在IC晶片之給定面積內製造更多的GAA電晶體)，這增加了在IC晶片上所能製造之功能與應用的數量。於所繪實施例中，一或多個閘極結構240的閘極長度經過配置，以提供具有短長度通道的GAA電晶體。舉例來說，GAA電晶體的閘極長度為約5nm至約250nm。在一些實施例中，多重閘極裝置200可包括具有不同閘極長度的GAA電晶體。
虛擬閘極堆疊245包括虛擬閘極電極，並且在一些實施例中還包括虛擬閘極介電質。虛擬閘極電極包括合適的虛擬閘極材料，例如多晶矽層。在虛擬閘極堆疊245包括設置於虛擬閘極電極與半導體鰭片218A、218B之間的虛擬閘極介電質的實施例中，虛擬閘極介電質包括介電材料，例如氧化矽、高k值介電材料、其他合適的介電材料、或其組合。高k值介電材料的範例包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、其他合適的高k值介電材料、或其組合。在一些實施例中，虛擬閘極介電質包括設置於半導體鰭片218A、218B上方的界面層(例如：包括氧化矽)，以及設置於界面層上方的高k值介電層。虛擬閘極堆疊245可包括許多其他薄層，例如覆帽層(capping layer)、界面層、擴散層、阻障層(barrier layer)、硬遮罩層、或其組合。舉例來說，虛擬閘極堆疊245可進一步包括設置於虛擬閘極電極上方的硬遮罩層。
虛擬閘極堆疊245由沉積製程、微影製程、蝕刻製程、其他合適的製程或其組合所形成。舉例來說，執行沉積製程以在半導體鰭片218A、218B以及隔離特徵230上方形成虛擬閘極電極層。在一些實施例中，於形成虛擬閘極電極層之前執行沉積製程，以在半導體鰭片218A、218B以及隔離特徵230上方形成虛擬閘極介電層。於此等實施例中，虛擬閘極電極層被沉積在虛擬閘極介電層上方。在一些實施例中，硬遮罩層被沉積在虛擬閘極電極層上方。沉積製程包括CVD、物理氣相沉積(physical vapor deposition, PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、金屬有機CVD(MOCVD)、遠程電漿CVD(RPCVD)、電漿增強型CVD (PECVD)、低壓CVD(LPCVD)、原子層CVD(ALCVD)、常壓CVD(APCVD)、電鍍、其他合適的方法、或其組合。接著執行微影圖案化以及蝕刻製程來圖案化虛擬閘極電極層(並且在一些實施例中，還有虛擬閘極介電層與硬遮罩層)，以形成虛擬閘極堆疊245，使得虛擬閘極堆疊245(包括虛擬閘極電極層、虛擬閘極介電層、硬遮罩層及/或其他合適的薄層)被配置為如第10A圖至第10D圖所示。微影圖案化製程包括光阻塗佈(例如：自旋塗佈)、軟烤、光罩對準、曝光、曝後烤、光阻顯影、沖洗(rinsing)、乾燥(例如：硬烤)、其他合適的微影製程、或其組合。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程、其他蝕刻方法、或其組合。
在一些實施例中，可以對半導體層堆疊205施行輕摻雜源極/汲極(LDD)佈植製程，以形成與虛擬閘極堆疊245之邊緣對準的LDD特徵(未圖示)。LDD特徵對於n型GAA電晶體以及p型GAA電晶體是分別形成的。舉例來說，用於n型GAA電晶體的LDD特徵包括n型摻雜物，例如磷，而用於p型GAA電晶體的LDD特徵包括p型摻雜物，例如硼。
每個閘極結構240進一步包括相鄰於(即：沿著其側壁)對應之虛擬閘極堆疊245設置的閘極間隔物247。閘極間隔物247由任何合適的製程形成，並且包括介電材料。介電材料可包括矽、氧、碳、氮、其他合適的材料或其組合(例如：氧化矽、氮化矽、氮氧化矽(SiON)、碳化矽、碳氮化矽(SiCN)、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN))。舉例來說，包括矽與氮(例如：氮化矽層)的介電層，可被沉積在虛擬閘極堆疊245上，並且隨後被蝕刻(例如：非等向性蝕刻)以形成閘極間隔物247。在一些實施例中，閘極間隔物247包括多層結構，例如包括氮化矽的第一介電層以及包括氧化矽的第二介電層。在一些實施例中，多於一組的間隔物，例如密封(seal)間隔物、偏移(offset)間隔物、犧牲間隔物、虛擬間隔物及/或主間隔物，被形成為相鄰於虛擬閘極堆疊245附近。於此等實施例中，各組間隔物可以包括具有不同蝕刻速率的材料。舉例來說，包含矽與氧(例如：氧化矽)的第一介電層可被沉積並蝕刻，以形成相鄰於虛擬閘極堆疊245的第一組間隔物，而包含矽與氮(例如：氮化矽)的第二介電層可被沉積並蝕刻，以形成相鄰於第一組間隔物的第二組間隔物。應注意的是，第10A圖至第10D圖以及後續圖式中所示的多重閘極裝置200包括更多的介電鰭片222。這並非旨於進行限制，並且根據不同的實施例，可以存在更多或是更少的介電鰭片222。
來到第11A圖至第11D圖，半導體鰭片218A、218B的曝露部分(即：半導體鰭片218A、218B之未被閘極結構240所覆蓋的源極/汲極區域242)至少被部分地移除，以形成源極/汲極溝槽(凹槽)250。於所繪實施例中，蝕刻製程完全地移除了半導體鰭片218A、218B之源極/汲極區域242中的半導體層堆疊205，進而曝露了源極/汲極區域242中之半導體鰭片218A、218B的基板部分(例如：p井204A與n井204B)。源極/汲極溝槽250因此具有了由半導體層堆疊205之剩餘部分所定義的側壁，其中半導體層堆疊205的剩餘部分被設置於閘極結構240下方的通道區域244中，並且源極/汲極溝槽250還因此具有了由基板202所定義的底部，例如源極/汲極區域242中之p井204A與n井204B的頂部表面。在一些實施例中，蝕刻製程移除了一些但不是全部的半導體層堆疊205，使得源極/汲極溝槽250具有由源極/汲極區域242中的第一半導體層210或第二半導體層215所定義的底部。一些實施例中，蝕刻製程進一步移除了一些但並非全部的半導體鰭片218A、218B的基板部分，使得源極/汲極溝槽250延伸至低於基板202的最頂部表面。蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。在一些實施例中，蝕刻製程為多步驟(multi-step)蝕刻製程。舉例來說，蝕刻製程可包括替代性的蝕刻劑，以分別並且交替地移除第一半導體層210與第二半導體層215。在一些實施例中，蝕刻製程的參數經過配置，以選擇性地蝕刻半導體層堆疊，同時最小化(甚至不會)對閘極結構240(即：虛擬閘極堆疊245以及閘極間隔物247)及/或隔離特徵230的蝕刻。在一些實施例中，執行諸如本文所述的那些微影製程，以形成覆蓋閘極結構240及/或隔離特徵230的圖案化遮罩層，並且蝕刻製程使用圖案化遮罩層作為蝕刻遮罩。在一些實施例中，用於形成虛擬閘極堆疊245的圖案化遮罩層被保留下來，並用作蝕刻遮罩以掘入源極/汲極區域242。
來到第12A圖至第12D圖，內部間隔物255藉由合適的製程被形成在通道區域244中、沿著第一半導體層210的側壁。具體來說，內部間隔物255被形成為垂直地與閘極間隔物247對準(以及LDD特徵，如果存在的話)，以在閘極結構與源極/汲極特徵之間提供隔離以及分隔。舉例來說，執行第一蝕刻製程，以選擇性地蝕刻被源極/汲極溝槽250所曝露的第一半導體層210，同時最小化(甚至不會)對第二半導體層215的蝕刻，使得間隙形成於第二半導體層215之間以及第二半導體層215與閘極間隔物247下方的基板202之間。第二半導體層215的一些部分(邊緣)，因此懸掛於閘極間隔物247下方的通道區域244中。在一些實施例中，間隙部分地延伸至虛擬閘極堆疊245下方。第一蝕刻製程被配置為橫向地蝕刻(例如：沿著Y方向)第一半導體層210，進而沿著Y方向減少第一半導體層210的長度。第一蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。接著，沉積製程在閘極結構240上方以及定義了源極/汲極溝槽250的特徵(例如：第二半導體層215、第一半導體層210和基板202)上方形成間隔物層，沉積製程例如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD 、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他合適的方法、或其組合。間隔物層部分地(並且在一些實施例中，完全地)填充源極/汲極溝槽250。沉積製程經過配置，以確保間隔物層填充第二半導體層215之間還有第二半導體層215與閘極間隔物247下方的基板202之間的間隙。然後執行第二蝕刻製程，第二蝕刻製程蝕刻間隔物層以形成如同第12A圖至第12D圖所示的內部間隔物255，同時最小化(甚至不會)對第二半導體層215、虛擬閘極堆疊245以及閘極間隔物247的蝕刻。在一些實施例中，間隔物層被從閘極間隔物247的側壁、第二半導體層215的側壁、虛擬閘極堆疊245以及基板202移除。間隔物層(且因此還有內部間隔物255)所包括的材料不同於第二半導體層215的材料以及閘極間隔物247的材料，以在第二蝕刻製程期間達成所期望的蝕刻選擇性。在一些實施例中，間隔物層包括介電材料，介電材料包括矽、氧、碳、氮、其他合適的材料或其組合(例如：氧化矽、氮化矽、氮氧化矽、碳化矽或是碳氮氧化矽)。在一些實施例中，間隔物層包括低k值介電材料，例如本文所述的那些低k值介電材料。在一些實施例中，摻雜物(例如：p型摻雜物、n型摻雜物或其組合)被導入至介電材料中，使得間隔物層包括經過摻雜的介電材料。
來到第13A圖至第13D圖，磊晶源極/汲極特徵被形成在源極/汲極凹槽250中。舉例來說，半導體材料從基板202以及第二半導體層215之被源極/汲極凹槽250所曝露的部分磊晶生長，並在對應n型GAA電晶體區域的源極/汲極區域242中形成磊晶源極/汲極特徵260A，以及在對應p型GAA電晶體區域的源極/汲極區域242中形成磊晶源極/汲極特徵260B。磊晶製程可以使用CVD沉積技術(例如：氣相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶、其他合適的磊晶生長製程、或其組合。磊晶製程可以使用氣態及/或液態的前驅物，它們與基板202及/或半導體層堆疊205 (特別是第二半導體層215)的成分相互作用。磊晶源極/汲極特徵260A、260B被以n型摻雜物及/或p型摻雜物進行摻雜。在一些實施例中，對於n型GAA電晶體，磊晶源極/汲極特徵260A包括矽。磊晶源極/汲極特徵260A可被摻雜以碳、磷、砷、其他n型摻雜物、或其組合(例如：形成Si：C磊晶源極/汲極特徵、Si：P磊晶源極/汲極特徵或是Si：C：P磊晶源極/汲極特徵)。在一些實施例中，對於p型GAA電晶體，磊晶源極/汲極特徵260B包括矽鍺或鍺。p型的磊晶源極/汲極特徵260B可被摻雜以硼、其他p型摻雜物、或其組合(例如：形成Si：Ge：B磊晶源極/汲極特徵)。在一些實施例中，磊晶源極/汲極特徵260A及/或磊晶源極/汲極特徵260B包括多於一個的磊晶半導體層，其中磊晶半導體層可以包括相同或不同的材料及/或摻雜物濃度。在一些實施例中，磊晶源極/汲極特徵260A、260B所包括的材料及/或摻雜物，能夠在對應的通道區域244中達成所期望的張應力(tensile stress)及/或壓應力(compressive stress)。在一些實施例中，磊晶源極/汲極特徵260A、260B在沉積期間藉由將雜質添加到磊晶製程的源材料中來進行摻雜(即：原位(in-situ)摻雜)。在一些實施例中，磊晶源極/汲極特徵260A、260B於沉積製程之後藉由離子佈植製程來進行摻雜。在一些實施例中，執行退火製程(例如：快速熱退火(rapid thermal annealing, RTA)及/或雷射退火)以活化(activate)磊晶源極/汲極特徵260A、260B及/或其他源極/汲極區域(例如：重摻雜源極/汲極區域及/或輕摻雜源極/汲極(LDD)區域)。在一些實施例中，磊晶源極/汲極特徵260A、260B於個別的製程序列中形成，舉例來說，個別的製程序列包括當在n型GAA電晶體區域中形成磊晶源極/汲極特徵260A時遮蔽p型GAA電晶體區域，以及當在p型GAA電晶體區域中形成磊晶源極/汲極特徵260B時遮蔽n型GAA電晶體區域。
在一些實施例中，磊晶源極/汲極特徵260A及260B可以藉由調整形成源極/汲極凹槽250的蝕刻製程以及形成磊晶源極/汲極特徵260A/260B的磊晶生長進行精心設計，以具有期望的形狀。
在一些實施例中，前驅物中的沉積(磊晶生長)化學物質可以包括用於生長矽的矽烷(SiH 4)或二氯矽烷(SiH 2Cl 2)、用於生長鍺的GeH 4或是用於生長矽鍺的兩者。前驅物亦包括用於摻雜物的化學物質，例如用於n型摻雜物的含磷化學物質或是用於p型摻雜物的含硼化學物質。在本實施例中，n型的磊晶源極/汲極特徵260A的前驅物包括SiH 4以及含磷的化學物質，以形成由摻雜磷的矽所構成的n型的磊晶源極/汲極特徵260A。用於磊晶生長的前驅物可以額外包括蝕刻化學物質，以控制磊晶生長以及源極/汲極特徵的輪廓。在一些實施例中，蝕刻化學物質包括HCl。在一些實施例中，蝕刻化學物質包括諸如HCl或Cl 2的含氯化學物質，或是諸如SF 6的含氟化學物質，抑或是含氯化學物質與含氟化學物質兩者。
在一些實施例中，磊晶生長被設計為具有較低的沉積/蝕刻(D/E)比，以達成期望的源極/汲極輪廓，前驅物中的蝕刻氣體使用HCl，具有大於30000sccm的流量率(flow rate)，或是範圍在40000 sccm~30000sccm之間的流量率。因此，磊晶生長乃是自下而上的沉積，進而形成具有實質上垂直之側壁的幾何形狀的源極/汲極特徵。在一些實施例中，磊晶生長被設計為具有較高的D/E比，以達成不同的輪廓，前驅物中的蝕刻氣體使用HCl，具有小於10000sccm的流量率，或是範圍在0sccm~10000sccm之間的流量率，磊晶生長形成具有不均勻側壁輪廓的源極/汲極特徵。
來到第14A圖至第14D圖，層間介電(ILD)層270被形成在隔離特徵230、磊晶源極/汲極特徵260A、260B以及閘極間隔物247上方，舉例來說，ILD層270藉由沉積製程(例如：CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他合適的方法、或其組合)形成。ILD層270被設置在相鄰的閘極結構240之間。在一些實施例中，ILD層270藉由流動式CVD(flowable CVD, FCVD)製程形成，舉例來說，FCVD製程包括在多重閘極裝置200上方沉積可流動材料(例如：液體化合物)，並藉由合適的技術將可流動材料轉化為固體材料，合適的技術例如熱退火及/或紫外線輻射處理。ILD層270包括介電材料，舉例來說，介電材料包括氧化矽、氮化矽、氮氧化矽、TEOS形成的氧化物、PSG、BPSG、低k值介電材料、其他合適的介電材料、或其組合。範例性的低k值介電材料包括FSG、碳摻雜之氧化矽、Black Diamond®(加利福尼亞州聖塔克拉拉的應用材料公司)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶質氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、苯環丁烯(BCB)、SiLK(密西根州密德蘭的陶氏化學公司)、聚酰亞胺(polyimide)、其他低k值介電材料、或其組合。於所繪實施例中，ILD層270為包括低k值介電材料的介電層(通常稱為低k值介電層)。ILD層270可以包括具有複數介電材料的多層結構。在一些實施例中，接觸蝕刻停止層(contact etch-stop layer, CESL)被設置於ILD層270與隔離特徵230、磊晶源極/汲極特徵260A、260B以及閘極間隔物247之間。CESL包括不同於ILD層270的材料，例如不同於ILD層270之介電材料的介電材料。舉例來說，當ILD層270包括低k值介電材料時，CESL包括矽與氮，例如氮化矽或氮氧化矽。在沉積ILD層270及/或CESL之後，可以執行CMP製程及/或其他平坦化製程，直到抵達(曝露)虛擬閘極堆疊245的頂部部分(或頂部表面)為止。在一些實施例中，平坦化製程移除了虛擬閘極堆疊245的硬遮罩層，以曝露下方之虛擬閘極堆疊245的虛擬閘極電極，例如多晶矽閘極電極層。
ILD層270可為設置於基板202上方之多層互連(multilayer interconnect, MLI)特徵的一部分。MLI特徵電性耦接各種裝置(例如：多重閘極裝置200的p型GAA電晶體及/或n型GAA電晶體、電晶體、電阻器、電容器及/或電感器)及/或組件(例如：閘極結構及/或p型GAA電晶體及/或n型GAA電晶體的磊晶源極/汲極特徵)，使得各種裝置及/或組件可以按照多重閘極裝置200之設計需求所指定的方式操作。MLI特徵包括被配置以形成各種互連結構的介電層與電性導電層(例如：金屬層)的組合。導電層被配置以形成垂直互連特徵，例如裝置層級(level)接點及/或通孔，及/或形成水平互連特徵，例如導線。垂直互連特徵通常連接MLI特徵之不同薄層(或不同平面)中的水平互連特徵。在操作期間，互連特徵被配置以在裝置及/或多重閘極裝置200的組件之間路由(route)訊號，及/或將訊號(例如：時脈(clock)訊號、電壓訊號及/或接地訊號)分配至裝置及/或多重閘極裝置200的組件。
來到第15A圖至第15D圖，藉由合適的製程將虛擬閘極堆疊245從閘極結構240移除，進而帶來閘極溝槽245並曝露n型閘極區域240-1以及p型閘極區域240-2中之半導體鰭片218A、218B的半導體層堆疊205。蝕刻製程被設計為使用蝕刻劑選擇性地移除虛擬閘極堆疊245。於所繪實施例中，蝕刻製程完全地移除虛擬閘極堆疊245，以曝露通道區域244中的第二半導體層215以及第一半導體層210。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。在一些實施例中，蝕刻製程為多步驟蝕刻製程。舉例來說，蝕刻製程可以包括替代性蝕刻劑，以個別地移除虛擬閘極堆疊245的各種薄層，例如虛擬閘極電極層、虛擬閘極介電層及/或硬遮罩層。在一些實施例中，蝕刻製程經過配置，以選擇性地蝕刻虛擬閘極堆疊245，同時最小化(甚至不會)對多重閘極裝置200之其他特徵的蝕刻，其他特徵例如ILD層270、閘極間隔物247、隔離特徵230、第二半導體層215以及第一半導體層210。在一些實施例中，執行諸如本文所述的那些微影製程，以形成覆蓋ILD層270及/或閘極間隔物247的圖案化遮罩層，並且蝕刻製程使用圖案化遮罩層作為蝕刻遮罩。
來到第16A圖至第16E圖，包覆層220以及半導體層堆疊205的第一半導體層210(由閘極溝槽275所曝露)被從通道區域244選擇性地移除，進而在通道區域244中形成懸掛的第二半導體層215。於所繪實施例中，蝕刻製程選擇性地蝕刻第一半導體層210，同時最小化(甚至不會)對第二半導體層215的蝕刻，並且在一些實施例中，最小化(甚至不會)對閘極間隔物247及/或內部間隔物255的蝕刻。各種蝕刻參數可以經過調整，以達成對第一半導體層210的選擇性蝕刻，蝕刻參數例如蝕刻劑成分、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、源功率(source power)、RF偏壓電壓、RF偏壓功率、蝕刻劑流量率、其他合適的蝕刻參數、或其組合。舉例來說，用於蝕刻製程的蝕刻劑經過選擇，此蝕刻劑以高於蝕刻第二半導體層215之材料(於所繪實施例中為矽)的速率蝕刻第一半導體層210的材料(於所繪實施例中為矽鍺)(即：蝕刻劑相對於第一半導體層210的材料具有高選擇性)。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。在一些實施例中，乾式蝕刻製程(例如：RIE製程)利用含氟氣體(例如：SF 6)，以選擇性地蝕刻第一半導體層210。在一些實施例中，含氟氣體對含氧氣體(例如：O 2)的比例、蝕刻溫度及/或RF功率可被調整，以選擇性地蝕刻矽鍺(或矽)。在一些實施例中，濕式蝕刻製程利用包括氫氧化銨(NH 4OH)與水(H 2O)的蝕刻溶液，以選擇性地蝕刻第一半導體層210。在一些實施例中，化學氣相蝕刻製程使用鹽酸(HCl)來選擇性地蝕刻第一半導體層210。
因此，至少一個懸掛的第二半導體層215藉由閘極溝槽275而曝露於n型閘極區域240-1以及p型閘極區域240-2中。於所繪實施例中，每個n型閘極區域240-1及每個p型閘極區域240-2包括垂直堆疊之四個懸掛的第二半導體層215，它們將提供四個通道，並且在GAA電晶體的操作期間，電流將會經由這四個通道於對應的磊晶源極/汲極特徵(磊晶源極/汲極特徵260A或是磊晶源極/汲極特徵260B)之間流動。懸掛的第二半導體層215因此在下文中稱為通道層215’。 n型閘極區域240-1中的通道層215’由間隙277A所分隔，而p型閘極區域240-2中的通道層215’則由間隙277B所分隔，其中間隙277A與間隙277B共同稱為間隙277。n型閘極區域240-1中的通道層215’同樣藉由間隙277A而與基板202分隔，並且p型閘極區域240-2中的通道層215’同樣藉由間隙277B而與基板202分隔。在n型閘極區域240-1中，間隔s1在通道層215’之間沿著Z方向定義，並且在p型閘極區域240-2中，間隔s2在通道層215’之間沿著Z方向定義。間隔s1以及間隔s2分別對應間隙277A以及間隙277B的寬度。於所繪實施例中，間隔s1約等於間隔s2，不過本揭露同樣思及了間隔s1不同於間隔s2的實施例。在一些實施例中，間隔s1與間隔s2均約等於第一半導體層210的厚度t1。進一步地，n型閘極區域240-1中的通道層215’，具有沿著X方向的長度l1以及沿著Z方向的寬度w1，而p型閘極區域240-2中的通道層215’，具有沿著X方向的長度l2以及沿著Z方向的寬度w2。於所繪實施例中，長度l1約等於長度l2，並且寬度w1約等於寬度w2，不過本揭露同樣思及了長度l1不同於長度l2及/或寬度w1不同於寬度w2的實施例。在一些實施例中，長度l1及/或長度l2為約10nm至約50nm。在一些實施例中，寬度w1及/或寬度w2為約4nm至約10nm。在一些實施例中，每個通道層215’具有奈米尺度的尺寸，並且可以被稱為「奈米線」，這通常是指通道層以允許金屬閘極將會物理性地接觸通道層之至少兩個側面的方式懸掛，並且在GAA電晶體中，將會允許金屬閘極物理性地接觸通道層的至少四個側面(即：圍繞通道層)。於此等實施例中，懸掛之通道層的垂直堆疊可被稱為奈米結構，並且第16A圖至第16D圖中所繪的製程可被稱為通道奈米線釋放製程。在一些實施例中，於移除第一半導體層210之後，執行蝕刻製程來修改通道層215’的輪廓，以獲得所期望的尺寸及/或所期望的形狀(例如：圓柱形(例如：奈米線)、矩形(例如：奈米棒)、片狀(例如：奈米片等，如第16B圖所示))。本揭露進一步思及了通道層215’(奈米線，如第16E圖所示)具有取決於多重閘極裝置200之設計需求的次奈米尺度的實施例。在通道層215’為奈米線的進一步實施例中，沿著X方向的長度與沿著Z方向的寬度實質上相等。舉例來說，長度l1=寬度w1以及長度l2=寬度w2，並且相對差異小於10%。
來到第17A圖至第17E圖，閘極堆疊360A(用於n型電晶體)以及閘極堆疊360B(用於p型電晶體)被形成在多重閘極裝置200上方。閘極堆疊360A及360B共同被稱為閘極堆疊360。閘極堆疊360被形成在閘極溝槽275中，並向下延伸以包裹環繞(wrap around)垂直堆疊之通道層215’中的每一者。
閘極堆疊的形成包括沉積與平坦化製程，例如CMP。閘極堆疊360A及360B可以共同形成，或者替代性地，個別形成，這取決於GAA電晶體的類型，例如n型GAA電晶體或是p型GAA電晶體。因此，閘極堆疊360A及360B可以具有相同的成分，或者替代性地具有不同的成分，例如不同的功函數金屬層(如同下文所述)。閘極堆疊360A及360B中的每一者包括閘極介電層，以及設置於閘極介電層上的閘極電極。在一些實施例中，閘極介電層包括界面層280以及設置於界面層208上的高k值介電層。閘極電極可包括一或多種導電材料，例如覆帽層、功函數金屬層、阻擋層、金屬填充層及/或其他適當的導電材料層。在一些實施例中，閘極電極包括功函數層(例如：用於閘極堆疊360A的功函數層300，或是用於閘極堆疊360B的功函數層310)，以及設置於功函數金屬層上的金屬填充層350。功函數層300與310可以是相同的或是不同的，並且可為n型功函數層或p型功函數層，這取決於對應之GAA電晶體的類型。
於所繪實施例中，閘極介電層包括界面層280以及高k值介電層282，其中界面層280被設置在高k值介電層282與通道層215’之間。於所繪實施例中更進一步，界面層280以及高k值介電層282在n型閘極區域240-1中，部分地填充通道層215’之間還有通道層215’與基板202之間的間隙277A，並且在p型閘極區域240-2中，部分地填充通道層215’之間還有通道層215’與基板202之間的間隙277B。在一些實施例中，界面層280及/或高k值介電層282亦被設置於基板202、隔離特徵230及/或閘極間隔物247上。界面層280包括介電材料，例如SiO 2、HfSiO、SiON、其他含矽介電材料、其他合適的介電材料、或其組合。高k值介電層282包括高k值介電材料，例如HfO 2、HfSiO、HfSiO 4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO x、ZrO、ZrO 2、ZrSiO 2、AlO、AlSiO、Al 2O 3、TiO、TiO 2、 LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3(BTO)、(Ba,Sr)TiO 3(BST)、Si 3N 4、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高k值介電材料、或其組合。高k值介電材料一般是指所具有之介電常數較高的介電材料，例如大於氧化矽(k≈3.9)。界面層280藉由本文所述的任何製程形成，例如熱氧化、化學氧化、ALD、CVD、其他合適的製程、或其組合。在一些實施例中，界面層280具有約0.5nm至約3nm的厚度。高k值介電層282由本文所述的任何製程形成，例如ALD、CVD、PVD、基於氧化的沉積製程、其他合適的製程、或其組合。在一些實施例中，高k值介電層282具有約1nm至約2nm的厚度。
功函數層(功函數層300或310)被形成在多重閘極裝置200上方，具體來說是高k值介電層282上方。舉例來說，ALD製程順應性地將功函數層沉積在高k值介電層282上，使得功函數層具有實質上均勻的厚度並且部分地填充閘極溝槽275。功函數層可以使用其他合適的沉積製程形成，例如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、自旋塗佈、電鍍、其他沉積製程、或其組合。舉例來說，功函數層被沿著通道層215’的側壁、頂部以及底部設置。功函數層的厚度經過配置，以至少部分地填充通道層215’之間還有通道層215’與基板202之間的間隙(間隙277A或277B)(並且在一些實施例中，不會沿著閘極長度方向(在此為沿著Y方向)填充閘極溝槽275)。在一些實施例中，功函數層具有約1nm至約10nm的厚度。在一些實施例中，p型功函數層包括任何合適的p型功函數材料，例如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、其他p型功函數材料、或其組合。於所繪實施例中，p型功函數層包括鈦與氮，例如TiN。在一些實施例中，n型功函數層包括任何合適的n型功函數材料，例如Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函數材料、或其組合。於所繪實施例中，n型功函數層包括鋁。
金屬填充(或體)層350被形成在多重閘極裝置200上方，具體來說，形成在n型閘極區域240-1中的功函數層300上方以及p型閘極區域240-2中的功函數層310上方。舉例來說，CVD製程或PVD製程沉積金屬填充層350，使得金屬填充層350填充閘極溝槽275的任何剩餘部分，包括閘極區域240-1及240-2中之間隙(間隙277A或277B)的任何剩餘部分。金屬填充層350包括合適的導電材料，例如Al、W及/或Cu。金屬填充層350可以附加地或共同地包括其他金屬、金屬氧化物、金屬氮化物、其他合適的材料、或其組合。替代性地，金屬填充層350使用其他合適的沉積製程形成，例如ALD、CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、自旋塗佈、電鍍、其他沉積製程、或其組合。於所繪實施例中，金屬填充層350藉由PVD形成，以形成種晶層(seed layer)並接著進行電鍍，以完全地形成金屬填充層。
執行平坦化製程以自多重閘極裝置200移除多餘的閘極材料。舉例來說，執行CMP製程直到抵達(曝露)ILD層270的頂部表面，使得在CMP製程之後，閘極結構240的頂部表面與ILD層270的頂部表面實質上共平面。因此，多重閘極裝置200包括第一GAA電晶體以及第二GAA電晶體，第一GAA電晶體具有包裹對應之通道層215’的閘極堆疊360A，使得閘極堆疊360A設置於對應的磊晶源極/汲極特徵260A之間，而第二GAA電晶體具有包裹對應之通道層215’的閘極堆疊360B，使得閘極堆疊360B設置於對應的磊晶源極/汲極特徵260B之間。
還可以存在其他實施例。如上所述，多重閘極裝置200的通道層215’可以具有不同的結構，例如第17B圖所示的奈米片或者是第17E圖所示的奈米線。在第17E途中，通道層215’的源極/汲極特徵之間的垂直尺寸與水平尺寸實質上相等，例如長度l1=寬度w1以及長度l2=寬度w2。
精心設計的包覆層220乃是複合層並且包括不同的成分，例如半導體薄膜(包覆層408)(例如：SiGe)以及一或多個介電薄膜(例如：介電層404、氮化矽層406、富碳層410、或其組合)。如上所述，根據一些實施例，精心設計的包覆層220在通道釋放製程期間被移除，這可以藉由複數蝕刻步驟使用蝕刻劑移除相應的材料來實現。在一些替代實施例中，精心設計的包覆層220在通道釋放製程期間被部分地移除。舉例來說，蝕刻製程選擇性地移除第一半導體層210以及包覆層408，因為它們都具有矽鍺。在通道釋放製程之後，精心設計之包覆層220的剩餘部分如第18A圖至第18E圖所示，並且由參考符號220’表示。根據多種實施例，剩餘之精心設計的包覆層220’可包括氮化矽層406與介電層404(與第5A圖至第5F圖相關)；或是氮化矽層406(與第6A圖至第6H圖相關)；或者是介電層404與富碳層410抑或是富碳層410(與第7A圖至第7F圖相關)。
製造可以繼續進行以製造多重閘極裝置200。舉例來說，可以形成各種接點以促進n型GAA電晶體與p型GAA電晶體的操作。舉例來說，類似於ILD層270的一或多個ILD層及/或CESL層可被形成在基板202上方(具體來說，ILD層270與閘極結構240的上方)。接著，接點可被形成在ILD層270中，及/或形成在設置於ILD層270上方的ILD層中。舉例來說，接點各別與閘極結構240電性地及/或物理性地耦接，並且接點各別電性地及/或物理性地耦接至n型GAA電晶體以及p型GAA電晶體的源極/汲極區域(具體來說，磊晶源極/汲極特徵260A、260B)。接點包括導電材料，例如金屬。金屬包括鋁、鋁合金(例如：鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適的金屬、或其組合。金屬矽化物可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、或其組合。在一些實施方式中，設置於ILD層270上方的ILD層以及接點(例如：延伸穿過ILD層270及/或其他ILD層)，為前文所述之MLI特徵的一部分。
其他的製造製程可被應用於多重閘極裝置200，並且可以在前文所述的製程之前、之中或是之後執行，其他的製造製程例如各種製程操作，以從基板202的前側(frontside)於GAA電晶體上方形成互連結構，以電性連接包括第一GAA電晶體的各種電路組件。互連結構包括分佈在複數金屬層(例如：第一金屬層、第二金屬層、第三金屬層等，從底部向上直到頂部金屬層)中的金屬線以提供水平選路(routing)，以及包括接點特徵(介於基板與第一金屬層之間)和通孔特徵(介於金屬層之間)以提供垂直選路。多重閘極裝置200亦包括其他組件，例如其他的導電特徵(例如：再佈線層(redistribution layer)或RDL)、提供密封效果的鈍化層、及/或提供多重閘極裝置200與將被形成在互連結構上的電路板(例如：印刷電路板)之間的連結(interface)的接合(bonding)結構。
在一些實施例中，源極/汲極特徵可藉由其他合適的方法形成。舉例來說，此方法包括首先進行蝕刻以掘入源極/汲極區域；執行沉積製程以在介電鰭片的側壁上沉積一或多個犧牲材料層；以及以一或多種半導體材料進行磊晶生長。此方法進一步包括再度進行蝕刻以移除沉積的犧牲材料層，並在磊晶生長的源極/汲極特徵與相鄰的介電鰭片之間留下氣隙(airgap)。沉積經過設計以將犧牲層形成為具有所期望的形狀，使得最終的S/D特徵具有棒形或棒棒糖狀的形狀。舉例來說，沉積可包括一或多個沉積製程，它們經過控制以具有各自的沉積特性，例如其中一個具有順應性的沉積(例如：原子層沉積)，另一個具有更為方向性的沉積(例如：自下而上的沉積，或是具有較高偏壓功率的電漿沉積)，並且還有一個具有較為橫向的沉積。在一些實施例中，藉由合適的製程修整(trim)沉積的薄層以達到所期望形狀，例如對所沉積之介電層的上方部分進行傾斜電漿處理(tilted plasma treatment)，並接著進行另一的蝕刻製程以部分地移除所沉積之介電層的下方部分。
本揭露以許多不同的實施例提供了多重閘極裝置及其製造方法。根據多種實施例，此方法包括形成精心設計的包覆層，此包覆層包括半導體層以及一或多個介電層。根據多種實施例，精心設計之包覆層的形成，可包括快速熱氮化(RTN)製程、原位碳(ISC)製程及/或其他製程操作。精心設計的包覆層為複合層，並且可以包括複數薄膜，例如藉由RTN、ISC及/或其他方法形成的半導體薄膜以及一或多個介電薄膜。工精心設計的包覆層提供了選擇性地移除第一半導體層以及釋放通道的路徑。藉由在多種實施例中實施所揭露的裝置結構及其製造方法，可以呈現出下文所描述的一些優點。然而，應理解的是，本文所揭露的不同實施例提供不同的優點，並且所有實施例都需要的一個特定優點並不是必要的。進一步地，精心設計的包覆層可以有效地減少從矽鍺包覆層到半導體鰭片的擴散，並且減少包覆層缺陷，例如包覆層的立足點問題。
在一個範例性態樣中，本揭露提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在基板上形成半導體堆疊，其中半導體堆疊包括於基板上交替堆疊之第一半導體材料的複數第一半導體層以及第二半導體材料的複數第二半導體層；圖案化半導體堆疊與基板，以形成溝槽以及相鄰於溝槽的主動區；在溝槽的側壁以及主動區的側壁上磊晶生長第一半導體材料的襯墊；在溝槽中形成隔離特徵；執行快速熱氮化製程，進而將襯墊轉換為氮化矽層；以及在氮化矽層上方形成第二半導體材料的包覆層。
在一或多個實施例中，上述半導體裝置的製造方法更包括在執行快速熱氮化製程之前，於襯墊上形成介電層。在一或多個實施例中，介電層包括氧化矽；第一半導體材料為矽；以及第二半導體材料為矽鍺。
在一或多個實施例中，上述半導體裝置的製造方法更包括在執行快速熱氮化製程之後以及形成包覆層之前，移除介電層。在一或多個實施例中，介電層的移除包括執行化學氧化移除(COR)製程；以及執行後期加熱處理(PHT)。
在一或多個實施例中，化學氧化移除製程包括以第一溫度施加NH 3以及HF；以及後期加熱處理包括以大於第一溫度的第二溫度施行退火製程。
在一或多個實施例中，包覆層的形成包括於主動區上沉積包覆層，使得包覆層藉由氮化矽層而與半導體堆疊分隔；以及對包覆層執行非等向性蝕刻製程。
在一或多個實施例中，於主動區上沉積包覆層包括將包覆層沉積為氮化矽層上的第一部分以及襯墊上的第二部分；包覆層的第一部分具有非晶結構；以及包覆層的第二部分具有晶體結構。
在一或多個實施例中，上述半導體裝置的製造方法更包括在主動區上形成虛擬閘極堆疊；在主動區上形成複數源極/汲極特徵，並且複數源極/汲極特徵連接至複數第一半導體層；移除虛擬閘極堆疊，以在層間介電層中形成閘極溝槽；在閘極溝槽中執行蝕刻製程，以選擇性地移除包覆層以及複數第二半導體層；以及在閘極溝槽中形成閘極堆疊，閘極堆疊包裹環繞複數第一半導體層中的每一者。
在另一個範例性態樣中，本揭露提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在基板上形成半導體堆疊，其中半導體堆疊包括於基板上交替堆疊之第一半導體材料的複數第一半導體層以及第二半導體材料的複數第二半導體層；圖案化半導體堆疊與上述基板，以形成溝槽以及相鄰於溝槽的主動區；在溝槽中形成隔離特徵；在主動區的側壁上形成擴散阻擋層；以及在擴散阻擋層上形成第二半導體材料的包覆層。
在一或多個實施例中，上述半導體裝置的製造方法更包括在包覆層上形成虛擬閘極堆疊；在主動區上形成複數源極/汲極特徵，並且複數源極/汲極特徵連接至複數第一半導體層；移除虛擬閘極堆疊，以在層間介電層中形成閘極溝槽；在閘極溝槽中執行蝕刻製程，以選擇性地移除包覆層以及複數第二半導體層；以及在閘極溝槽中形成閘極堆疊，閘極堆疊包環繞複數第一半導體層中的每一者。
在一或多個實施例中，擴散阻擋層的形成更包括在將隔離特徵形成於溝槽中之前，在溝槽的側壁以及主動區的側壁上磊晶生長第一半導體材料的襯墊；以及在將隔離特徵形成於溝槽中之後，於襯墊上形成介電層。
在一或多個實施例中，介電層包括氧化矽；第一半導體材料為矽；以及第二半導體材料為矽鍺。
在一或多個實施例中，擴散阻擋層的形成更包括執行原位碳(ISC)製程，以在介電層上形成富碳介電層，且其中包覆層的形成包括在富碳介電層上形成第二半導體材料包覆層。
在一或多個實施例中，原位碳製程的執行包括施加一前驅物，該前驅物含有H 2Si[N(C 2H 5) 2] 2，並且具有第7G圖所示的化學結構。。在一或多個實施例中，擴散阻擋層的形成更包括執行快速熱氮化製程，進而將襯墊轉換為氮化矽層。
在一或多個實施例中，上述半導體裝置的製造方法更包括在執行快速熱氮化製程之後以及形成包覆層之前，移除介電層。在一或多個實施例中，介電層的移除包括以第一溫度施加NH 3以及HF；以及以大於第一溫度的第二溫度施行後期加熱處理。
在又一個範例性態樣中，本揭露提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在基板上形成半導體堆疊，其中半導體堆疊包括於基板上交替堆疊之第一半導體材料的複數第一半導體層以及第二半導體材料的複數第二半導體層；圖案化半導體堆疊與基板，以形成溝槽以及相鄰於溝槽的主動區；在溝槽的側壁以及主動區的側壁上磊晶生長矽層，進而形成襯墊；在溝槽中形成隔離特徵；蝕刻以移除襯墊的曝露部分；以及磊晶生長第二半導體材料的包覆層，使得包覆層相對於隔離特徵在主動區上選擇性地生長，其中包覆層為晶體結構。
在一或多個實施例中，包覆層並未存在於隔離特徵的表面。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
100:方法 101~152:操作 200:多重閘極裝置 202:基板 202A:區域 202B:區域 204A:p井 204B:n井 205:半導體層堆疊 210:第一半導體層 215:第二半導體層 215’:通道層 B-B’, C-C’, D-D’:線段 218:半導體鰭片 218A:半導體鰭片 218B:半導體鰭片 219:溝槽 220:包覆層 220’:包覆層 222:介電鰭片 222A:介電堆疊 222B:自我對準覆帽 222C:順應性介電層 222D:體介電層 230:隔離特徵 240:閘極結構 240-1:n型閘極區域 240-2:p型閘極區域 242:源極/汲極區域 244:通道區域 245:虛擬閘極堆疊 247:閘極間隔物 250:源極/汲極溝槽 255:內部間隔物 260A:磊晶源極/汲極特徵 260B:磊晶源極/汲極特徵 270:ILD層 275:閘極溝槽 277A:間隙 277B:間隙 280:界面層 282:高k值介電層 300:功函數層 310:功函數層 350:金屬填充層 360A:閘極堆疊 360B:閘極堆疊 402:襯墊 404:介電層 406:氮化矽層 408:包覆層 408A:部分 408B:部分 410:富碳層 t1:厚度 t2:厚度 L g:閘極長度 l1:長度 l2:長度 w1:寬度 w2:寬度 s1:間隔 s2:間隔
本揭露自後續實施方式及附圖可以得到更佳的理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製，並且僅用於說明之目的。事實上，各種特徵之尺寸可能任意增加或減少以使論述清楚。 第1A圖係根據本揭露多種態樣所示，用於製造多重閘極裝置之方法的流程圖。 第1B圖、第1C圖、第1D圖以及第1E圖係根據本揭露多種實施例所示，用於製造多重閘極裝置之方法的流程圖。 第2A圖、第3A圖、第4A圖、第2B圖、第3B圖、第4B圖、第2C圖、第3C圖、第4C圖、第2D圖、第3D圖以及第4D圖係根據本揭露多種態樣所示，多重閘極裝置之部分或整體於多種製造階段(例如：與第1圖之方法有關的那些製造階段)的局部示意圖。 第5A圖至第5F圖係根據一些實施例所建構之多重閘極裝置的部分或整體的局部截面圖。 第6A圖至第6H圖係根據一些實施例所建構之多重閘極裝置的部分或整體的局部截面圖。 第7A圖至第7F圖係根據一些實施例所建構之多重閘極裝置的部分或整體的局部截面圖。 第7G圖係根據一些實施例所建構之化學結構的示意圖。 第8A圖至第8D圖係根據一些實施例所建構之多重閘極裝置的部分或整體的局部截面圖。 第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第9D圖、第10D圖、第11D圖、第12D圖、第13D圖、第14D圖、第15D圖、第16D圖、第17D圖以及第18D圖係根據本揭露多種態樣所示，多重閘極裝置之部分或整體於多種製造階段(例如：與第1圖之方法有關的那些製造階段)的局部示意圖。 第9E圖及第9F圖係根據本揭露多種態樣所示，多重閘極裝置之部分或整體的局部示意圖。 第16E圖係根據本揭露多種態樣所示，多重閘極裝置之部分或整體的局部示意圖。 第17E圖係根據本揭露多種態樣所示，多重閘極裝置之部分或整體的局部示意圖。 第18E圖係根據本揭露多種態樣所示，多重閘極裝置之部分或整體的局部示意圖。
100:方法
101~122:操作

Claims (11)

  1. 一種半導體裝置的製造方法，包括：在一基板上形成一半導體堆疊，其中上述半導體堆疊包括於上述基板上交替堆疊之一第一半導體材料的複數第一半導體層以及一第二半導體材料的複數第二半導體層；圖案化上述半導體堆疊與上述基板，以形成一溝槽以及相鄰於上述溝槽的一主動區；在上述溝槽的側壁以及上述主動區的側壁上磊晶生長上述第一半導體材料的一襯墊；在上述溝槽中形成一隔離特徵；執行一快速熱氮化製程，進而將上述襯墊轉換為一氮化矽層；以及在上述氮化矽層上方形成上述第二半導體材料的一包覆層。
  2. 如請求項1之半導體裝置的製造方法，更包括在執行上述快速熱氮化製程之前，於上述襯墊上形成一介電層。
  3. 如請求項2之半導體裝置的製造方法，更包括在執行上述快速熱氮化製程之後以及形成上述包覆層之前，移除上述介電層。
  4. 如請求項1之半導體裝置的製造方法，其中上述包覆層的形成包括：於上述主動區上沉積上述包覆層，使得上述包覆層藉由上述氮化矽層與上述半導體堆疊分隔；以及對上述包覆層執行一非等向性蝕刻製程。
  5. 如請求項4之半導體裝置的製造方法，其中： 於上述主動區上沉積上述包覆層包括將上述包覆層沉積為上述氮化矽層上的一第一部分以及上述襯墊上的一第二部分；上述包覆層的上述第一部分具有一非晶結構；以及上述包覆層的上述第二部分具有一晶體結構。
  6. 一種半導體裝置的製造方法，包括：在一基板上形成一半導體堆疊，其中上述半導體堆疊包括於上述基板上交替堆疊之一第一半導體材料的複數第一半導體層以及一第二半導體材料的複數第二半導體層；圖案化上述半導體堆疊與上述基板，以形成一溝槽以及相鄰於上述溝槽的一主動區；在上述溝槽中形成一隔離特徵；在上述主動區的側壁上形成一擴散阻擋層；以及在上述擴散阻擋層上形成上述第二半導體材料的一包覆層。
  7. 如請求項6之半導體裝置的製造方法，更包括：在上述包覆層上形成一虛擬閘極堆疊；在上述主動區上形成複數源極/汲極特徵，並且上述源極/汲極特徵連接至上述第一半導體層；移除上述虛擬閘極堆疊，以在一層間介電層中形成一閘極溝槽；在上述閘極溝槽中執行一蝕刻製程，以選擇性地移除上述包覆層以及上述第二半導體層；以及在上述閘極溝槽中形成一閘極堆疊，上述閘極堆疊包環繞上述第一半導體層中的每一者。
  8. 如請求項6之半導體裝置的製造方法，其中上述擴散阻擋層的形成更包括：在將上述隔離特徵形成於上述溝槽中之前，在上述溝槽的側壁以及上述主動區的側壁上磊晶生長上述第一半導體材料的一襯墊；以及在將上述隔離特徵形成於上述溝槽中之後，在上述襯墊上形成一介電層。
  9. 如請求項8之半導體裝置的製造方法，其中上述擴散阻擋層的形成更包括執行一原位碳製程，以在上述介電層上形成一富碳介電層，且其中上述包覆層的形成包括在上述富碳介電層上形成上述第二半導體材料上述包覆層。
  10. 一種半導體裝置的製造方法，包括：在一基板上形成一半導體堆疊，其中上述半導體堆疊包括於上述基板上交替堆疊之一第一半導體材料的複數第一半導體層以及一第二半導體材料的複數第二半導體層；圖案化上述半導體堆疊與上述基板，以形成一溝槽以及相鄰於上述溝槽的一主動區；在上述溝槽的側壁以及上述主動區的側壁上磊晶生長一矽層，進而形成一襯墊；在上述溝槽中形成一隔離特徵；蝕刻以移除上述襯墊的曝露部分；以及磊晶生長上述第二半導體材料的一包覆層，使得上述包覆層相對於上述隔離特徵在上述主動區上選擇性地生長，其中上述包覆層為一晶體結構。
  11. 如請求項10之半導體裝置的製造方法，其中上述包覆層並未存 在於上述隔離特徵的表面。
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