KR102638129B1 - 반도체 디바이스 내의 소스 피처 및 드레인 피처의 형성 - Google Patents

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KR102638129B1
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치-샨 첸
주이 푸 시에
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Abstract

방법은, 제1 핀 위에 스페이서층의 제1 부분을 그리고 제2 핀 위에 스페이서층의 제2 부분을 형성하는 단계, 제1 핀의 측벽 상에 제1 스페이서를 형성하기 위해 스페이서층의 제2 부분에 대해 스페이서층의 제1 부분을 리세싱하는 제1 에칭 프로세스를 수행하고, 이어서 제2 핀의 측벽 상에 제2 스페이서를 형성하기 위해 제1 스페이서에 대해 스페이서층의 제2 부분을 리세싱하는 제2 에칭 프로세스를 수행하는 단계 - 제2 스페이서는 제1 스페이서보다 더 큰 높이로 형성됨 -, 및 각각 제1 스페이서와 제2 스페이서 사이에 제1 에피택셜 소스/드레인 피처 및 제2 에피택셜 소스/드레인 피처를 형성하는 단계 - 제1 에피택셜 소스/드레인 피처는 제2 에피택셜 소스/드레인 피처보다 큼 - 를 포함한다.

Description

반도체 디바이스 내의 소스 피처 및 드레인 피처의 형성{FORMING SOURCE AND DRAIN FEATURES IN SEMICONDUCTOR DEVICES}
교차 참조
이 출원은 2020년 8월 14일에 출원된 "반도체 디바이스 내의 에피택셜 소스/드레인 피처의 형성(Forming Epitaxial Source/drain Features in Semiconductor Devices)"이라는 발명의 명칭의 미국 특허 가출원 제63/065,671호의 이점을 주장하며, 그 전체 개시는 참조로 본 명세서에 통합된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적 성장을 경험했다. IC 물질 및 설계의 기술적 진보는 여러 세대의 IC를 생산했고 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스들의 개수)는 일반적으로 증가된 반면, 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소되었다. 이러한 축소(scaling down) 프로세스는 생산 효율을 증가시키고 연관 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다. 이러한 축소는 또한 IC 프로세싱 및 제조의 복잡성을 증가시켰다.
게이트 채널 결합(gate-channel coupling)을 증가시켜 게이트 제어를 개선하고, 오프 상태(OFF-state) 전류를 감소시키며, 단채널 효과(short-channel effect; SCE)들을 감소시키기 위한 노력으로 다중 게이트(multi-gate) 디바이스들이 소개되었다. 도입된 하나의 그러한 다중 게이트 디바이스가 핀 전계효과 트랜지스터(fin field effect transistor; FinFET)이다. FinFET은 핀형 구조물의 표면이 FET의 채널 영역 역할을 하면서, 핀형 구조물이 위에 형성되는 기판으로부터 연장되는 핀형 구조물에서 그 이름을 따 왔다. FinFET은 종래의 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 프로세스들과 호환가능하고, FinFET의 3차원 구조물은, 게이트 제어를 유지하고 SCE들을 완화시키면서, FinFET이 공격적으로 스케일링될 수 있도록 한다. FinFET의 성능은 핀형 구조물(또는 이하에서 언급되는 핀)에 형성된 소스 피처 및 드레인 피처를 포함하는 다양한 피처에 의해 제어 및 최적화될 수 있다. FinFET에서 소스 및 드레인 기능을 형성하는 현재의 방법은 일반적으로 적절하지만 모든 양상에서 완전히 만족스럽지는 않다.
본 개시는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처들(features)이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 사용된다는 것이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1, 2a, 및 2b는 본 개시의 다양한 양상들에 따른 워크피스(workpiece)를 제조하는 방법을 도시하는 흐름도이다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a 및 15a는 본 개시의 다양한 양상에 따른 도 1, 2a 및/또는 2b의 방법의 다양한 제조 단계에서의 예시적인 워크피스의 평면도이다.
도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b 및 15b는 본 개시의 다양한 양상에 따라 도 1, 2a, 및/또는 2b의 방법의 다양한 제조 단계에서 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 및 15a에 각각 묘사된 예시적 워크피스의 점선(AA')을 따른 단면도이다.
도 3c, 4c, 5c, 6c, 7c, 8c, 9c 및 15c는 본 개시의 다양한 양상에 따라 도 1, 2a, 및/또는 2b의 방법의 다양한 제조 단계에서 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 및 15a에 각각 묘사된 예시적 워크피스의 점선(CC')을 따른 단면도이다.
도 3d, 4d, 5d, 6d, 7d, 8d 및 9d는 본 개시의 다양한 양상에 따라 도 1, 2a, 및/또는 2b의 방법의 다양한 제조 단계에서 도 3a, 4a, 5a, 6a, 7a, 8a, 및 9a에 각각 묘사된 예시적 워크피스의 점선(DD')을 따른 단면도이다.
도 10c, 11c, 12c, 13c, 및 15d는 본 개시의 다양한 양상에 따라 도 1, 2a, 및/또는 2b의 방법의 다양한 제조 단계에서 도 10a, 11a, 12a, 13a, 및 15a에 각각 묘사된 예시적 워크피스의 점선(EE')을 따른 단면도이다.
도 10d, 11d, 12d, 및 13d는 본 개시의 다양한 양상에 따라 도 1, 2a, 및/또는 2b의 방법의 다양한 제조 단계에서 도 10a, 11a, 12a, 및 13a에 각각 묘사된 예시적 워크피스의 점선(FF')을 따른 단면도이다.
도 14b 및 15e는 본 개시의 다양한 양상에 따라 도 1, 2a, 및/또는 2b의 방법의 다양한 제조 단계에서 도 14a, 및 15a에 각각 묘사된 예시적 워크피스의 점선(BB')을 따른 단면도이다.
도 14c 및 15f는 본 개시의 다양한 양상에 따라 도 1, 2a, 및/또는 2b의 방법의 다양한 제조 단계에서 도 14a, 및 15a에 각각 묘사된 예시적 워크피스의 점선(GG')을 따른 단면도이다.
도 14d 및 15g는 본 개시의 다양한 양상에 따라 도 1, 2a, 및/또는 2b의 방법의 다양한 제조 단계에서 도 14a, 및 15a에 각각 묘사된 예시적 워크피스의 점선(HH')을 따른 단면도이다.
하기의 개시는 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하에서 설명하는 본 개시에서 또 다른 피처 상의 피처, 또 다른 피처에 접속된 피처, 및/또는 또 다른 피처에 결합된 피처의 형성은, 피처들이 직접 접촉되어 형성되는 실시예를 포함할 수 있고, 피처들이 직접 접촉되지 않도록 추가적 피처가 피처들 사이에 개재되어 형성될 수 있는 실시예를 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들면, "하부", "상부", "수평", "수직", "위", "상", "아래", "하", "위로", "아래로", "상단", "하단" 등뿐만 아니라 그 파생어(예를 들면, "수평으로", "하향으로", "상향으로" 등)는 또 다른 피처에 대한 하나의 피처의 관계에 있어서 본 개시의 용이성을 위해 사용된다. 공간적으로 상대적인 용어들은 피처들을 포함한 디바이스의 상이한 방위들을 포함하는 것으로 의도된다.
또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 설명될 때, 이 용어는 기술된 숫자의 +/- 10% 이내 또는 당업자에 의해 이해되는 다른 값과 같이 설명된 숫자를 포함한 합리적인 범위 내에 있는 숫자를 포함하도록 의도된다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
본 개시는 본 명세서에서 FinFET이라고 칭해지는 다중 게이트 트랜지스터들 또는 핀형 다중 게이트 트랜지스터들의 형태로 실시예들을 제시한다는 것을 유의해야 할 것이다. 그러한 디바이스는 p형 금속 산화물 반도체 FinFET 디바이스 또는 n형 금속 산화물 반도체 FinFET 디바이스를 포함할 수 있다. FinFET 디바이스는 이중 게이트(dual-gate) 디바이스, 삼중 게이트(tri-gate) 디바이스, 벌크(bulk) 디바이스, 실리콘 온 인슐레이터(silicon-on-insulator, SOI) 디바이스, 및/또는 다른 구성일 수 있다. 도시되지는 않았지만, 게이트 올 어라운드(gate-all-around; GAA) 디바이스, 오메가 게이트(Ω-gate) 디바이스 또는 Pi-게이트(Π-gate) 디바이스에 적용할 수 있는 다른 실시예도 본 개시의 양상으로부터 이익을 얻을 수 있다. 더 나아가, 본 실시예는 메모리(예컨대, 정적 랜덤 액세스 메모리, 즉, SRAM) 및/또는 논리 회로, 예를 들어, 저항기, 커패시터, 및 인덕터와 같은 수동 컴포넌트, 및 금속-산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속-산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 이극성(bipolar) 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀, 및 이들의 조합들과 같은 능동 컴포넌트들을 포함할 수 있는, IC, 또는 그 일부분의 프로세싱 동안 제조되는 중간 디바이스(intermediate devices)를 제공한다.
본 개시는 반도체 디바이스 및 그 제조와 일반적으로 관련된다. 보다 구체적으로, 일부 실시예는 논리 디바이스 및 메모리 디바이스를 모두 형성하도록 구성된 FinFET에 대해 예를 들어, 핀과 같은 디바이스 활성 영역에 소스/드레인 피처를 형성하는 것과 관련된다. 게이트 채널 결합(gate-channel coupling)을 증가시켜 게이트 제어를 개선하고, 오프 상태 전류를 감소시키며, 단채널 효과(SCE)를 감소시키기 위해 FinFET이 도입되었다. FinFET 제조 프로세스는 특히, FinFET의 채널 영역에서 변형 효과를 유도하기 위해 에칭 및 선택적 에피택셜 성장에 의해 에피택셜 성장된 소스/드레인 피처를 형성하는 것을 일반적으로 포함한다. FinFET을 형성하는 현재의 방법은 일반적으로 적절하지만 모든 양상에서 완전히 만족스럽지는 않다. 예를 들어, 기존의 제조 방식은 상이한 FinFET들에 적합한 변형 효과 및 콘택 저항과 같은 상이한 설계 요건들을 만족하기 위해 소스/드레인 피처의 형성을 독립적으로 제어하는 능력이 부족할 수 있다.
제한하고자 하는 것은 아니지만, 본 개시는 증가된 변형 효과, 감소된 콘택 저항뿐만 아니라 상이한 특성들을 갖는 소스/드레인 피처를 형성하는 기존 방법에 더 많은 설계 자유를 갖는 소스 및 드레인 피처를 형성하는 접근법을 제공한다. 일부 실시예에서, 상이한 디바이스를 제공하도록 구성된 소스/드레인 피처는 다양한 형상 및/또는 치수로 개별적으로 형성된다. 본 실시예에서, 이러한 별개의 소스/드레인 피처는 각각의 핀 측벽(fin sidewall; FSW) 스페이서의 높이를 제어함으로써 형성되며, 이는 두 개의 패터닝 프로세스에 이어 두 개의 별개의 에칭 프로세스를 사용함으로써 제조될 수 있다.
다른 실시예들이 상이한 이점들을 제공할 수 있다고 이해되지만, 본 개시의 실시예들은 다양한 이점들을 제공하고, 모든 이점들이 반드시 본 개시에서 논의되는 것은 아니며, 모든 실시예들에 대해 아무런 특별한 이점도 요구되지는 않는다. 적어도 일부 실시예에서, 에피택셜 성장된 소스 피처 및 드레인 피처를 형성함으로써, 캐리어 이동도가 증가되고, 디바이스 성능이 향상된다.
도 1은 예를 들어, FinFET과 같은 다양한 FET들을 제공하도록 구성된 워크피스(반도체 구조물이라고 또한 지칭됨)(100)를 제조하기 위한 방법(200)의 흐름도이다. 도 2a 및 2b는 함께 도 1에 도시된 바와 같이 블록(210)에 의해 포함되는, 워크피스(100), 특히 그 소스/드레인 피처를 제조하기 위한 방법(220)의 흐름도를 도시한다. 추가 단계가 방법(200) 및/또는 방법(220) 전에, 도중에 및 후에 제공될 수 있고, 설명된 단계들 중 일부가 방법(200 및 220)의 다른 실시예를 위해 대체되거나 제거될 수 있다. 방법(200 및/또는 220)의 다양한 단계는 도 3a 내지 15g와 관련하여 상세하게 논의되며, 여기서 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a 및 15a는 워크피스(100)의 평면도이다; 도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b 및 15b는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a 및 15a에 도시된 워크피스(100)의 점선(AA')을 따른 단면도이다; 도 3c, 4c, 5c, 6c, 7c, 8c, 9c 및 15c는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a 및 15a에 도시된 워크피스(100)의 점선(CC')을 따른 단면도이다; 도 3d, 4d, 5d, 6d, 7d, 8d 및 9d는 각각 도 3a, 4a, 5a, 6a, 7a, 8a 및 9a에 도시된 워크피스(100)의 점선(DD')을 따른 단면도이다; 도 10c, 11c, 12c, 13c 및 15d는 각각 도 10a, 11a, 12a, 13a 및 15a에 도시된 워크피스(100)의 점선(EE')을 따른 단면도이다; 도 10d, 11d, 12d 및 13d는 각각 도 10a, 11a, 12a 및 13a에 도시된 워크피스(100)의 점선(FF')을 따른 단면도이다; 도 14b 및 15e는 각각 도 14a 및 15a에 도시된 워크피스(100)의 점선(BB')을 따른 단면도이다; 도 14c 및 15f는 각각 도 14a 및 15a에 도시된 워크피스(100)의 점선(GG')을 따른 단면도이다; 도 14d 및 15g는 각각 도 14a 및 15a에 도시된 워크피스(100)의 점선(HH')을 따른 단면도이다.
먼저 도 1의 블록(202) 및 도 3a 내지 3d를 참조하면, 방법(200)은 기판(102)을 포함하는 워크피스(100)를 수신한다(또는 이를 제공받는다). 다양한 예시에서, 기판(102)은 결정질 구조물의 실리콘 또는 게르마늄과 같은, 원소(단일 원소) 반도체; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물과 같은, 화합물 반도체; 소다 석회 유리, 용융 실리카, 용융 석영, 및/또는 칼슘 불화물(CaF2), 다른 적절한 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 기판(102)은 실리콘 게르마늄(Si1-xGex)을 포함하고, 여기서 Ge(x)의 조성은 약 5% 내지 약 50%이다. 더욱이, 실리콘 게르마늄 함유 기판(102)은 예를 들어, 붕소, 갈륨, 알루미늄, 인듐, 다른 적절한 p형 도펀트 또는 이들의 조합과 같은 p형 도펀트로 도핑될 수 있다.
기판(102)은 조성이 균일할 수 있거나 다양한 층들을 포함할 수 있다. 층들은 유사하거나 상이한 조성들을 가질 수 있고, 다양한 실시예들에서, 일부 기판층들은 디바이스 응력을 유도함으로써 디바이스 성능을 조정하도록 비균일한 조성들을 가진다. 계층화(layered) 기판들의 예시는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판(102)을 포함한다. 일부 이러한 예시에서, 기판(102)의 층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 다른 적절한 절연체 물질, 또는 이들의 조합과 같은 절연체를 포함할 수 있다.
일부 실시예에서, 워크피스(100)는 기판(102) 내부 또는 위에 형성된 다양한 도핑 영역(또는 웰)을 포함한다. 각각의 도핑된 영역은 특정 설계 요건에 따라 하나 이상의 도펀트로 주입될 수 있다. 예를 들어, n형 웰은 예를 들어, 인, 비소, 안티몬, 기타 n형 도펀트 또는 이들의 조합과 같은 n형 도펀트를 포함할 수 있고, p형 웰은 예를 들어, 붕소, 인듐, 갈륨, 알루미늄, 다른 p형 도펀트 또는 이들의 조합과 같은 p형 도펀트를 포함할 수 있다. 일부 실시예에서, 기판(102)은 p형 도펀트와 n형 도펀트의 조합을 갖는 도핑된 영역을 포함한다. 다양한 도핑 영역은 기판(102) 바로 위에 그리고/또는 기판(12) 내에 형성되어, 예를 들면, p웰 구조물, n웰 구조물, 이중-웰 구조물, 융기 구조물 또는 이들의 조합을 제공할 수 있다. 다양한 도핑된 영역 각각은 이온 주입 프로세스, 확산 프로세스, 다른 적절한 도핑 프로세스, 또는 이들의 조합을 수행함으로써 형성될 수 있다.
도 1의 블록(204) 및 도 3a 내지 3d를 참조하면, 방법(200)은 기판(102)으로부터 연장되거나 돌출되고 분리 피처(isolation features, 104)에 의해 분리되는 핀(108A, 108B, 108C 및 108D)(집합적으로 핀(108)으로 지칭됨) 또는 핀 활성 영역을 형성한다. 본 실시예에서, 핀(108)은 X 방향을 따라 길이 방향으로 연장되고 Y 방향을 따라 서로 이격된다. 핀(108)은 실리콘, 게르마늄, 실리콘 게르마늄 및/또는 다른 반도체 물질을 포함하는 임의의 적절한 반도체 물질을 포함할 수 있다. 일부 실시예에서, 핀(108)은 하나 이상의 에피택셜 성장된 반도체 물질을 포함한다. 핀(108)은 리세스를 형성하기 위해 분리 피처(104)를 선택적으로 에칭하고, 이어서 리세스에서 하나 이상의 반도체 물질을 에피택셜 성장시키고 분리 피처(104)로 반도체 물질(들)을 평탄화함으로써 형성된다. 일부 실시예에서, 핀(108)은 기판(102)을 패터닝하여 트렌치에 의해 분리된 핀(108)을 형성한 다음, 트렌치를 유전체층으로 채우고, 유전체층을 평탄화하고, 유전체층을 선택적으로 에칭하여 핀들(108) 사이에 분리 피처(104)를 형성함으로써 형성된다. 도 3c 및 3d를 참조하면, 2개의 인접한 핀들(108) 사이의 분리 거리는 기판(102)에 규정된 상이한 영역들에서 다를 수 있다. 예를 들어, 2개의 핀(108A)은 2개의 핀들(108C) 사이의 분리 거리(S2)보다 작은 분리 거리(S1)로 형성될 수 있다.
기판(102)을 패터닝하는 것은 일련의 포토리소그래피 및 에칭 프로세스를 포함할 수 있다. 포토리소그래피 프로세스는 기판(102) 위에 놓인 포토레지스트층(레지스트)을 형성하는 단계, 레지스트를 패턴에 노출시키는 단계, 노출 후 베이킹 프로세스(post-exposure bake processes)를 수행하는 단계, 및 레지스트를 현상하여 레지스트를 포함한 마스킹 요소(미도시됨)를 형성하는 단계를 포함할 수 있다. 그 다음, 마스킹 요소는 기판(102)에서 트렌치를 에칭하기 위해 사용되며, 핀(108)은 기판(102)으로부터 돌출된 상태로 남는다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 다른 적절한 프로세스 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스를 수행한 후, 마스킹 요소는 예를 들어, 플라즈마 애싱 또는 레지스트 박리와 같은 적절한 방법에 의해 기판(102)으로부터 제거된다.
핀(108)을 형성하기 위한 많은 다른 방법 실시예가 적절할 수 있다. 예를 들어, 핀(108)은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판(102) 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 그런 다음, 희생층이 제거되고, 그후, 핀(108)을 패터닝하기 위해 잔여 스페이서 또는 맨드럴이 사용될 수 있다.
본 실시예에서, 분리 피처(104)는 기판(102)에서 영역(또는 디바이스 영역)을 규정하고 분리하도록 형성된다. 분리 피처(104)는 실리콘 이산화물, 로우-k 유전체 물질(약 3.9인 실리콘 산화물의 유전 상수보다 작은 유전 상수를 갖는 유전체 물질), 다른 적절한 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 분리 피처(104)는 쉘로우 트렌치 분리(shallow-trench isolation; STI) 피처, 딥 트렌치 분리(deep-trench isolation; DTI) 피처, 다른 유형의 분리 피처, 또는 이들의 조합을 포함한다. 예를 들어, 핀(108)을 분리하도록 구성된 분리 피처(104)의 일부는 STI를 포함할 수 있는 반면, 기판(102)은 DTI로 구성된 분리 피처(104)의 일부에 매립될 수 있으며, 이는 기판(102)을 리세싱하여 관통 두께 트렌치를 형성하고, 이어서 트렌치를 유전체 물질로 채우며, 유전체 물질을 기판(102)과 평탄화하여 DTI를 형성함으로써 형성될 수 있다. 분리 구조물(40)은 예를 들어, 화학 증기 퇴적(chemical vapor deposition; CVD), 유동성 CVD(flowable CVD; FCVD), 스핀-온-글라스(spin-on-glass; SOG), 다른 적절한 방법 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
분리 피처(104)는 기판(102)을 상이한 디바이스들을 제공하도록 구성된 다양한 영역으로 분리할 수 있다. 도시된 실시예에서, 예를 들어, 기판(102)은 4개의 예시적인 영역(또는 디바이스 영역)(102A, 102B, 102C 및 102D)을 포함한다. 일부 실시예에서, 영역(102A-102D)은 예를 들어, 논리 디바이스 또는 메모리(예컨대, SRAM) 디바이스와 같은 상이한 기능들, 예를 들어, n형 디바이스 또는 p형 디바이스와 같은 상이한 전도성 유형들, 또는 이들의 조합의 디바이스를 독립적으로 제공하도록 설계된다. 예를 들어, 일부 실시예에서, 영역(102A) 및 영역(102B)은 동일한 기능을 갖지만 상이한 전도성 유형의 디바이스를 제공하도록 구성된다. 물론, 본 실시예는 임의의 특정 배열로 제한되지 않는다. 단순화를 위해, 도시된 실시예에서, 방법(200 및 220)은, 논리 디바이스 및 메모리 디바이스를 각각 제공하도록 구성되는 영역(102A) 및 영역(102C), 상이한 전도성 유형들의 논리 디바이스를 제공하도록 구성된 영역(102A) 및 영역(102B), 및 상이한 전도성 유형들의 메모리 디바이스를 제공하도록 구성된 영역(102C) 및 영역(102D)을 참조하여 논의된다.
도 1의 블록(206) 및 도 4a 내지 4d를 참조하면, 방법(200)은 핀(108A 및 108B) 위에 더미 게이트 스택(대안적으로 플레이스홀더 게이트(placeholder gate)라고 함)(112)을 형성하고, 핀(108C 및 108D) 위에 더미 게이트 스택(114)을 형성한다. 본 실시예에서, 더미 게이트 스택(112 및 114)은 제조의 나중 단계에서 금속 게이트 스택으로 대체될 것이다. 각각의 더미 게이트 스택은 핀(108)의 채널 영역을 가로 지르며, 따라서 핀(108) 내부 및/또는 위에 후속적으로 형성되는 소스/드레인 피처들 사이에 배치된다. 더미 게이트 스택(112 및 114)은 각각 적어도 예를 들어, 폴리실리콘을 포함하는 게이트 전극을 포함할 수 있다. 일부 실시예에서, 각각의 더미 게이트 스택은 핀(108) 위의 계면층(예컨대, 실리콘 산화물), 계면층 위의 게이트 유전체층(예컨대, 실리콘 산화물), 및 게이트 전극(예컨대, 폴리실리콘) 위의 게이트 유전체층, 하드 마스크층, 캡핑층, 장벽층, 기타 적절한 층 또는 이들의 조합을 더 포함한다. 본 명세서에 도시된 바와 같이, 하드 마스크(120)는 후속 에칭 프로세스(들)에 대한 보호를 제공하기 위해 더미 게이트 스택(112 및 114)의 상단 표면 위에 형성된다. 더미 게이트 스택(112 및 114)의 다양한 층은 열 산화, 화학적 산화, CVD, 원자층 퇴적(atomic layer deposition; ALD), 물리적 증기 퇴적(physical vapor deposition; PVD), 다른 적절한 방법 또는 이들의 조합에 의해 형성될 수 있다.
더미 게이트 스택(112 및 114)의 형성은 다양한 게이트 물질층을 형성하고 리소그래피 프로세스 및 에칭을 사용하여 게이트 물질층을 패터닝하는 것을 포함할 수 있다. 하드 마스크(120)는 게이트 물질층을 패터닝하기 위해 사용될 수 있다. 예를 들면, 하드 마스크(120)는 게이트 물질층 상에 퇴적되고, 다양한 개구들을 포함하도록 리소그래피 프로세스 및 에칭 프로세스에 의해 패터닝된다. 이후, 하드 마스크(120) 상에 규정된 패턴을 에칭하여 게이트 물질층으로 전사하여 더미 게이트 스택(112, 114)을 형성한다. 하드 마스크(120)는 실리콘, 질소, 산소, 탄소, 다른 적절한 원소, 또는 이들의 조합(예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물)을 포함할 수 있다. 일부 예에서, 하드 마스크(120)는 예를 들어, 더미 게이트 스택(112 및 114) 위의 실리콘 질화물층 및 실리콘 질화물층 위의 실리콘 산화물층과 같은 다수의 막을 포함할 수 있다. 하드 마스크(120)는 핀(108)의 패터닝과 관련하여 위에서 상세히 논의된 것과 같은 임의의 적절한 방법에 의해 패터닝될 수 있다.
일부 실시예에서, 단일 층 또는 다층 구조물을 갖는 게이트 스페이서(도시되지 않음)가 더미 게이트 스택(112 및 114)의 측벽 상에 형성된다. 게이트 스페이서는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 기타 유전체 물질 또는 이들의 조합과 같은 임의의 적합한 유전체 물질을 포함할 수 있으며, 유전체 물질의 층을 퇴적하고 이방성 에칭 프로세스를 수행하여 층의 일부를 제거함으로써 형성될 수 있으며, 더미 게이트 스택(112 및 114)의 측벽 상에 게이트 스페이서를 남긴다.
도 1의 블록(208) 및 도 5a 내지 5d를 참조하면, 방법(200)은 기판(102) 위에 유전체층(126)을 형성하여 핀(108) 및 더미 게이트 스택(112 및 114)을 컨포멀하게 덮는다. 본 실시예에서, 유전체층(126)은 (블록(206)에서 더미 게이트 스택(112 및 114)의 측벽 상에 형성된 게이트 스페이서에 추가해서 또는 대안적으로) 더미 게이트 스택(112 및 114)의 측벽 상에 게이트 스페이서(124)를 그리고 핀(108)의 측벽 상에 스페이서(예컨대, FSW 스페이서(126A, 126B, 126C 및 126D))를 제공하도록 구성된다.
유전체층(126)은 실리콘, 질소, 산소, 탄소, 다른 적절한 요소 또는 이들의 조합을 포함할 수 있다. 예를 들어, 유전체층(126)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 하이-k 유전체 물질(3.9인 실리콘의 유전 상수보다 큰 유전 상수를 갖는 유전체 물질), 로우-k 유전체 물질, 다른 유전체 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 유전체층(126)은 단일 층 구조물을 가진다. 일부 실시예에서, 유전체층(126)은 적어도 2개의 물질층을 포함하는 다층 구조물을 갖는다. 하나의 그러한 예에서, 유전체층(126)은 실리콘 질화물층 및 실리콘 산탄질화물층을 포함한다. 또 다른 예에서, 유전체층(126)은 실리콘 질화물층 및 실리콘 산질화물층을 포함한다. 또 다른 예에서, 유전체층(126)은 로우-k 유전체층 및 실리콘 질화물층을 포함한다. 유전체층(126)(및 그 서브층(sublayers))의 조성은 적절한 디바이스 기능을 위한 하나 이상의 설계 요건에 기초하여 선택될 수 있다. 예를 들어, 원하는 수준의 기생 커패시턴스 및 에칭 저항을 달성하기 위해 상이한 유전 상수들을 갖는 유전체 물질들이 선택될 수 있다. 일부 예에서, 더 낮은 유전 상수를 갖는 유전체 물질은 기생 커패시턴스를 낮추는 데 적합할 수 있는 반면, 더 높은 유전 상수를 갖는 유전체 물질은 후속 에칭 프로세스(들)에 대한 보호를 강화하는 데 적합할 수 있다. 유전체층(126)의 각 서브층은 CVD, ALD, FCVD, PVD, 다른 방법 또는 이들의 조합과 같은 적절한 퇴적 방법에 의해 적절한 두께로 형성될 수 있다.
방법(200)은 핀(108)에 에피택셜 소스/드레인 피처를 형성하기 위해 블록(210)으로 진행하고, 이는 방법(220)에 의해 그리고 도 2a, 2b 및 6a 내지 15d를 참조하여 더 논의된다.
도 2a의 블록 222 및 도 6a 내지 6d를 참조하면, 방법(220)은 기판(102) 위에 패터닝된 포토레지스트층(130)을 형성하여 영역(102B 내지 102D)을 노출시키지 않고 영역(102A)을 노출시킨다. 본 실시예에서, 포토레지스트층(130)은 하단층(130A), 하단층(130A) 위의 중간층(130B), 및 중간층(130B) 위의 상단층(130C)을 포함하는 3중층 포토레지스트이며, 이들 층들은 예를 들어, 포토리소그래피 프로세스의 해상도(resolution) 향상과 같은 포토리소그래피 프로세스의 결과를 향상시키도록 함께 구성된다. 포토레지스트층(130)의 다양한 층은 향상된 에칭 선택성을 얻기 위해 상이한 조성으로 구성될 수 있다. 예를 들어, 하단층(130A)은 중합체 반사 방지 코팅일 수 있고, 중간층(130B)은 포토레지스트층(130)의 감광성을 향상시키도록 구성된 중합체 물질을 포함할 수 있으며, 상단층(130C)은 일반적으로 감광성 물질(레지스트)을 포함한다. 포토레지스트층(130)의 3개의 층이 도 6b에 개별적으로 도시되어 있지만, 이들은 단순화를 위해 후속 도면에서 포토레지스트층(130)으로서 집합적으로 도시될 것이다. 포토레지스트층(130)은 핀(108)의 패터닝과 관련하여 위에서 상세히 논의된 것과 유사한 일련의 포토리소그래피 및 에칭 프로세스에 의해 패터닝될 수 있다.
도 2a의 블록(224) 및 도 7a 내지 7d를 참조하면, 방법(220)은 유전체층(216)을 리세싱하여 제1 핀 측벽(FSW) 스페이서(126A) 및 게이트 스페이서(124)를 형성한다. 본 실시예에서, 도 7b 및 7c를 참조하면, 방법(220)은 영역(102A)에서 유전체층(126)의 일부를 제거하기 위해 에칭 프로세스(302)를 수행한다. 본 실시예에서, 에칭 프로세스(302)는 유전체층(126)의 일부를 이방성으로 리세싱하도록 구성된 하나 이상의 에칭 프로세스를 포함하여, 핀(108A)의 측벽 상의 FSW 스페이서(126A)로서 그리고 더미 게이트 스택(112)의 측벽 상의 게이트 스페이서(124)로서 유전체층(126)의 일부를 남겨 둔다. 본 실시예에서, 에칭 프로세스(302)는 FSW 스페이서(126A)가 분리 피처(104)의 상단 표면으로부터 측정되는 높이(H1)에 의해 규정되도록 조정된다.
일부 실시예에서, 에칭 프로세스(302)는 유전체층(126)의 조성에 따라 선택된 임의의 적절한 에천트를 사용하는 하나 이상의 건식 에칭 프로세스를 포함한다. 일부 예시적인 건식 에천트는 CH3F, CF4, NF3, SF6, CO, CO2, SO2, CH4, Ar, HBr, O2, He, 다른 적합한 에천트 또는 이들의 조합을 포함한다. 일부 실시예에서, 에칭 프로세스(302)는 유전체층(126)의 이방성 에칭을 달성하거나 향상시키기 위해 깊은 반응성 이온 에칭(deep reactive-ion etching; DRIE)과 같은 메커니즘을 사용하여 수행된다.
본 실시예에서, 에칭 프로세스(302)는 적어도 예를 들면, 바이어스 전력, 바이어스 전압, 에칭 온도, 에칭 압력, 소스 전력, 에천트 유속, 다른 적절한 파라미터 또는 이들의 조합과 같은 하나 이상의 파라미터를 조정함으로써 조정될 수 있는 건식 에칭 프로세스를 포함한다. 본 실시예에서, 에칭 프로세스(302)의 바이어스 전력은 높이(H1)를 제어하도록 조정되고, 이는 후속적으로 핀(108A) 위에 형성된 소스/드레인 피처의 형상 및 크기를 제어한다. 본 실시예에서, 주어진 양의 에칭 시간 동안, 바이어스 전력을 증가시키면 건식 에천트의 입자에 의한 충격량이 증가하여 더 많은 양의 유전체층(126)이 제거되고 이에 따라 FSW 스페이서(126A)의 높이(H1)가 감소된다. 본 실시예에서, 높이(H1)는, 2개의 인접한 핀(108A) 위에 형성된 결과적인 소스/드레인 피처가 함께 병합되도록 제어되어, 특정 설계 요건에 적합한 확대된 소스/드레인 피처를 제공한다. 이와 관련하여, 높이(H1)는 핀(108)의 핀 높이(FH)의 약 절반 미만으로 조정될 수 있으며, 여기서 FH는 분리 피처(104)의 상단 표면으로부터 측정된다. 일부 실시예에서, 높이(H1) 대 높이(FH)의 비율은 약 0.1 내지 약 0.3이다. 본 실시예는 이러한 치수로 제한되지 않지만, 비율이 약 0.1 미만이면 병합된 소스/드레인 피처가 너무 작아서 이후에 형성되는 소스/드레인 콘택을 위한 적절한 랜딩 영역을 제공할 수 없다. 또한 결과 소스/드레인 피처의 크기가 너무 작으면, 원하는 디바이스 성능에 비해 콘택 저항이 의도치 않게 너무 높아질 수 있다. 반면에, 약 0.3보다 큰 비율은 소스/드레인 피처가 측방향 병합보다는 수직 성장을 선호하게 하여, 인접한 핀들(108A) 위에 형성된 분리된, 병합되지 않은 소스/드레인 피처가 야기될 수 있다. 일부 실시예에서, 높이(H1)는 약 6 nm 내지 약 14 nm일 수 있다. 일부 실시예에서, 에칭 프로세스(302)를 수행하는 것은 소량의 게이트 스페이서(124)를 제거함으로써, 게이트 스페이서(124)의 높이 및/또는 두께를 약간 감소시킨다. 이러한 감소는 일반적으로 게이트 스페이서(124)의 전체 성능에 영향을 미치지 않는다는 점에 유의한다.
도 2a의 블록(226) 및 도 8a 내지 8d를 참조하면, 방법(220)은 각각의 노출된 핀(108A)에 그리고 FSW 스페이서들(126A) 사이에 소스/드레인 리세스(131)를 형성한다. 본 실시예에서, 소스/드레인 리세스(131)를 형성하는 것은 더미 게이트 스택(112), 분리 피처(104) 또는 유전체층(126)의 일부를 제거하거나 실질적으로 제거하지 않고 핀(108A)의 일부를 선택적으로 제거하는 에칭 프로세스(304)를 적용하는 것을 포함한다. 본 실시예에서 소스/드레인 리세스(131)는 깊이(D1)로 형성된다. 일부 예에서, 깊이(D1)는 약 47 nm 내지 약 57 nm일 수 있고; 물론, 본 실시예는 이러한 치수로 제한되지 않는다. 일부 예에서, 높이(H1) 대 깊이(D1)의 비율은 약 1:10 내지 약 1:3일 수 있다.
에칭 프로세스(304)는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스, 또는 이들의 조합일 수 있다. 일부 실시예에서, 습식 에칭 프로세스는 예를 들어, 수산화칼륨(KOH) 및/또는 암모늄 수산화물(NH4OH), 수소 과산화물(H2O2), 황산(H2SO4), TMAH, 기타 적합한 습식 에칭 용액, 또는 이들의 조합과 같은 수산화물을 포함하는 습식 에천트를 사용한다. 예를 들어, 습식 에천트는 NH4OH-H2O2-H2O 혼합물(암모니아 과산화물 혼합물 또는 APM으로 알려짐) 또는 H2SO4-H2O2 혼합물(황 과산화물 혼합물 또는 SPM으로 알려짐)을 사용할 수 있다. 일부 실시예에서, 건식 에칭 프로세스는 불소 함유 에천트 기체(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 산소 함유 기체, 염소 함유 기체(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 기체(예컨대, HBr 및/또는 CHBr3), 요오드 함유 기체, He, Ar, O2, 기타 적합한 기체 및/또는 플라즈마, 또는 이들의 조합을 포함하는 건식 에천트를 사용한다. 일부 실시예에서, 에칭 프로세스(304)는 산화 프로세스를 추가로 사용한다. 예를 들어, 에칭 프로세스(304)는 핀(108A)을 오존 환경에 노출시켜 패터닝된 포토레지스트층(130)에 의해 노출된 핀(108A)의 부분을 산화시킬 수 있고, 산화된 부분은 본 명세서에 설명된 것과 같은 세정 프로세스 및/또는 에칭 프로세스에 의해 후속적으로 제거된다. 에칭 프로세스(304)를 사용한 후, 방법(220)은 임의의 에칭 부산물을 제거하기 위해 SPM, 희석된 HF 용액, 다른 적절한 용액 또는 이들의 조합을 사용하는 습식 세정 프로세스를 사용할 수 있다.
도 2a의 블록(228) 및 도 9a 내지 9d를 참조하면, 방법(220)은 소스/드레인 리세스(131)에 제1 소스/드레인 피처(132)를 형성한다. 본 실시예에서, 방법(220)은 소스/드레인 피처(132)를 성장시키기 위해 에피택셜 프로세스(306)를 사용한다. 에피택셜 프로세스(306)는 예를 들어, CVD 퇴적 기술(예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고 진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시, 다른 적절한 프로세스 또는 이들의 조합과 같은 임의의 퇴적 기술로 구현된 선택적 에피택셜 성장(selective epitaxial growth; SEG) 프로세스일 수 있다. 에피택셜 프로세스(306)는, 소스/드레인 피처(132) 내에 에피택셜 Si 층(들) 또는 에피택셜 SiGe 층(들)을 형성하기 위해 핀(108A)의 조성물과 상호 작용하는 기체 전구체(예컨대, SiH4를 포함하는 실리콘 함유 기체 및/또는 GeH4를 포함하는 게르마늄 함유 기체) 및/또는 액체 전구체를 사용한다
소스/드레인 피처(132)는 하나 이상의 도펀트를 도입함으로써 에피택셜 프로세스(306) 동안 인시츄로 도핑될 수 있다. 대안으로, 소스/드레인 피처(132)(또는 그 층)는 적합한 SEG 프로세스를 사용하여 에피택셜 성장될 수 있으며, 이어서 주입 프로세스(예컨대, 접합 주입 프로세스)가 소스/드레인 피처(132)에 도펀트(들)를 도입하기 위해 적용된다. 도펀트는 p형 도펀트(예컨대, 붕소, BF2, 알루미늄, 갈륨 및/또는 인듐), n형 도펀트(예컨대, 인, 비소 및/또는 안티몬), 다른 적합한 도펀트, 또는 이들의 조합을 포함할 수 있다. 소스/드레인 피처(132)는 동일한 도펀트의 상이한 농도를 갖는 하나 이상의 에피택셜층을 포함할 수 있다. 일부 예에서, 상이한 에피택셜층은 상이한 유형의 도펀트를 포함할 수 있다. 소스/드레인 피처(132)의 조성은 그들이 제공하도록 구성된 디바이스의 유형에 기초하여 선택될 수 있다. 소스/드레인 피처(132)가 n형 디바이스(예컨대, n형 논리 디바이스)를 제공하도록 구성된 실시예의 경우, 소스/드레인 피처(132)는 예를 들어, 인과 같은 n형 도펀트로 도핑된 하나 이상의 에피택셜 Si 층(Si:P)을 포함한다. 소스/드레인 피처(132)가 p형 디바이스(예컨대, p형 논리 디바이스)를 제공하도록 구성된 실시예의 경우, 소스/드레인 피처(132)는 예를 들어, 붕소와 같은 p형 도펀트로 도핑된 하나 이상의 에피택셜 SiGe 층(SiGe:B)을 포함한다. 일부 실시예에서, p형 디바이스를 위해 구성된 에피택셜 SiGe 층은 에피택셜층(들)의 격자 상수를 조정하도록 구성된 안티몬을 추가로 포함한다(SiGe:Sn:B). 에피택셜 프로세스(306)는 소스/드레인 피처(132)에서 도펀트(들)를 활성화하기 위해 하나 이상의 어닐링 프로세스를 수행하는 단계를 더 포함할 수 있다. 적합한 어닐링 프로세스는 급속 열 어닐링(rapid thermal annealing; RTA), 레이저 어닐링, 기타 적합한 프로세스 또는 이들의 조합을 포함한다. 소스/드레인 피처(132)의 형성 후에, 패터닝된 포토레지스트층(130)은 예를 들어, 플라즈마 애싱 및/또는 레지스트 박리와 같은 적절한 프로세스에 의해 제거된다.
본 실시예에서, 도 9c를 참조하면, 에피택셜 프로세스(306)는 인접한 핀들(108A)을 함께 병합하는 2개의 인접한 소스/드레인 리세스(131)로부터 소스/드레인 피처(132)를 형성한다. 본 실시예에서, 도 9b를 참조하면, 병합은 더미 게이트 스택(112) 아래의 채널 영역(140)에 대한 변형 효과를 향상시키고, 결과적인 디바이스의 캐리어 이동성을 향상시킬 수 있다. 또한, 소스/드레인 피처(132)의 부피가 커지면 콘택 저항이 낮아져 디바이스 성능이 향상될 수 있다. 일부 실시예에서, 병합은 FSW 스페이서들(126A) 사이에 그리고 병합된 소스/드레인 피처(132)의 하단 부분 아래에 형성된 공기 간극(또는 공극)(138)을 초래하여, 소스/드레인 피처(132)에 추가적인 분리 기능을 제공한다. 또한, 병합은 소스/드레인 피처(132)의 상단 표면(ET)이 더미 게이트 스택(112)의 방향(Y 방향)을 따라 폭(W1')으로 실질적으로 연장되도록(elongated) 하여, 소스/드레인 콘택이 이후에 위에 형성될 수 있는 랜딩 영역을 확대하는 역할을 한다. FSW 스페이서(126A)의 높이(예컨대, 높이(H1))에 추가하여, 소스/드레인 피처(132)의 크기 및 형상은 예를 들어, 에피택셜층의 조성, 핀들(108A) 사이의 분리 거리(S1), 및/또는 에피택셜 프로세스(306)의 퇴적 조건과 같은 인자에 의존할 수 있다.
일부 실시예에서, 소스/드레인 피처(132)의 최대 폭(W1)은 FH를 초과한다. 일부 예에서, 폭(W1)은 약 65 nm 내지 약 75 nm일 수 있고, 폭(W1) 대 FH의 비율은 약 1.2 내지 약 1.4일 수 있으며, 물론, 본 실시예는 이러한 치수로 제한되지 않는다. 또한, 본 실시예에서, 도 9b 및 9c를 참조하면, 핀(108A)의 상단 표면(FT)과 ET 사이의 거리(H2)는 0보다 크다. 일부 예에서, 거리(H2)는 약 3 nm 내지 약 10 nm일 수 있고; 물론, 본 실시예는 이러한 치수로 제한되지 않는다.
도 2a의 블록(230) 및 도 10a 내지 10d를 참조하면, 방법(220)은 워크피스(100) 위에 패터닝된 포토레지스트층(134)을 형성하여 영역(102B 내지 102D)을 노출시키지 않고 영역(102C)을 노출시킨다. 포토레지스트층(134)은 블록(222)과 관련하여 위에서 상세히 논의된 포토레지스트층(130)과 유사한 3중층 포토레지스트일 수 있다. 포토레지스트층(134)은 핀(108)의 패터닝과 관련하여 위에서 상세히 논의된 것과 유사한 일련의 포토리소그래피 프로세스에 의해 패터닝될 수 있다.
도 2a의 블록(232) 및 도 11a 내지 11d를 참조하면, 방법(220)은 유전체층(216)을 리세싱하여 FSW 스페이서(126B)를 형성한다. 본 실시예에서, 도 11b를 참조하면, 방법(220)은 영역(102C)에서 유전체층(126)의 일부를 제거하기 위해 에칭 프로세스(308)를 수행한다. 본 실시예에서, 에칭 프로세스(308)는 유전체층(126)의 일부를 이방성으로 리세싱하도록 구성된 하나 이상의 에칭 프로세스를 포함하여, 핀(108C)의 측벽 상에 FSW 스페이서(126B)로서 그리고 더미 게이트 스택(114)의 측벽 상에 게이트 스페이서(124)로서 유전체층(126)의 일부를 남겨 둔다. 본 실시예에서, FSW 스페이서(126B)는 분리 피처(104)의 상단 표면으로부터 측정되는 높이(H3)에 의해 규정된다. 에칭 프로세스(308)는 에칭 프로세스(302)와 관련하여 위에서 논의된 것과 유사하거나 동일한 하나 이상의 건식 에칭 프로세스를 사용할 수 있고, 에칭 프로세스(302)와 동일한 건식 에천트(들)를 이용할 수 있다; 그러나, 에칭 프로세스(308)의 파라미터(들)는 에칭 프로세스(302)의 것과 다른 방식으로 조정되어, 영역(102C)에서 후속적으로 형성되는 소스/드레인 피처가 구성 측면에서 영역(102A)의 피처와 다르다.
특히, 본 실시예에서, 여전히 도 11b를 참조하면, 바이어스 전력을 조정하는 대신에, 에칭 프로세스(308)는, 건식 에천트(에칭 프로세스(302)에 대해 위에서 논의됨)가 간헐적으로 도포되도록 전력 출력의 빈도(frequency)를 조정함으로써("동기식 펄싱"으로 지칭되는 프로세스) 조정된다. 즉, 에칭 프로세스(308)가 지정된 빈도로 반복적으로 "온(on)"되고 - 즉, 건식 에천트(또는 펄스)가 도포되는 경우 -, "오프(off)"되면 - 즉, 건식 에천트가 도포되지 않은 경우 -, 물질 제거와 재퇴적 간의 교번을 허용한다. 에칭 프로세스(308)가 "온"되면, 유전체층(126)의 일부는 건식 에천트와의 화학 반응 및/또는 건식 에천트에 의한 입자 충격에 의해 제거되어 높이(H3)를 감소시킨다. 대조적으로, 에칭 프로세스(308)가 "오프"될 때, 예를 들어, FSW 스페이서(126B) 및 게이트 스페이서(124)를 포함하는 워크피스(100)의 표면 상에 에칭 부산물(예컨대, 탄소-유사 중합체 물질)이 재퇴적되고, 이에 따라 FSW 스페이서(126B)의 높이(H3) 및/또는 평활화 표면 프로파일을 증가시킨다. 따라서, 높이(H3)는 에칭 프로세스(308) 동안 구현되는 온/오프 펄싱의 지속 시간 및/또는 빈도를 조정함으로써 미세 조정될 수 있다. 예를 들어, "온" 상태의 지속 시간이 "오프" 상태의 지속 시간보다 길면, 높이(H3)는 "오프" 상태의 지속 시간이 주어진 에칭 시간량 동안 "온" 상태의 지속 시간보다 긴 경우에 비해 더 낮을 수 있다. 더욱이, 높이(H3)는 온/오프 사이클의 수를 조정함으로써 조정될 수 있다. 예를 들어, 사이클 수를 증가시키면 높이(H3)가 감소한다. 추가적으로, 건식 에천트의 유형 및 건식 에천트의 농도와 같은 다른 인자는 원하는 FSW 스페이서 높이 및 형태(morphology)를 달성하기 위해 동기식 펄싱 프로세스 동안 독립적으로 또한 제어될 수도 있다. 예를 들어, 동기식 펄싱의 지속 시간 및/또는 빈도를 조정함으로써, FSW 스페이서(126B)의 결과적인 상단 표면은 둥근 프로파일이 아니라 상대적으로 평평한 프로파일을 갖도록 조정될 수 있다. 더욱이, 제3 영역(108C)에 노출된 게이트 스페이서(124)의 의도하지 않은 박화(thinning) 또는 단축은 에칭 프로세스(308)의 "오프" 상태 동안 에칭 부산물의 재퇴적에 의해 해결될 수 있다. 즉, 영역(102C)에 형성된 게이트 스페이서(124)의 높이는 에칭 프로세스(302) 중에 적용되는 에칭/재퇴적 사이클의 부족으로 인해 영역(102A)에 형성된 게이트 스페이서(124)의 높이보다 클 수 있다.
본 실시예에서, 높이(H3)는 높이(H1)보다 크게 형성되어, FSW 스페이서들(126B) 사이에 형성된 결과적인 소스/드레인 피처가 형상 및 크기 측면에서 FSW 스페이서들(126A) 사이에 형성된 것과 상이하다. 일부 실시예에서, 높이(H3)는 결과적인 소스/드레인 피처가 별도의 핀들(108C) 위에 형성되고, 각각 위에서 논의된 바와 같이 FSW 스페이서들(126A) 사이에 형성된 병합된 소스/드레인 피처(132)보다 크기가 더 작도록 제어된다. 이와 관련하여, 높이(H3)는 이전에 규정된 핀 높이(FH)의 적어도 약 절반일 수 있다. 일부 실시예에서, 높이(H3) 대 높이(FH)의 비율은 약 0.5 내지 약 0.7이다. 일부 실시예에서, 높이(H3)는 약 29 nm 내지 약 37 nm일 수 있다. 본 실시예는 이러한 치수에 의해 제한되지 않지만, 높이(H3) 대 FH의 비율이 약 0.5 보다 작으면, 2개의 인접한 핀(108C) 위에 후속적으로 형성된 소스/드레인 피처가 병합되어 단일 소스/드레인 피처를 형성할 수 있다는 점에 유의한다. 반면에 높이(H3) 대 FH의 비율이 약 0.7보다 크면, 결과적인 소스/드레인 피처가 병합되지는 않았지만 크기가 작기 때문에 더 높은 콘택 저항을 도입할 수 있다.
도 2a의 블록(234) 및 도 12a 내지 12d를 참조하면, 방법(220)은 각각의 노출된 핀(108C) 내에 그리고 FSW 스페이서들(126B) 사이에 소스/드레인 리세스(135)를 형성한다. 본 실시예에서, 소스/드레인 리세스(135)를 형성하는 단계는 더미 게이트 스택(114), 분리 피처(104) 또는 유전체층(126)의 일부를 제거하거나 실질적으로 제거하지 않고 핀(108C)의 일부를 선택적으로 제거하는 에칭 프로세스(310)를 적용하는 것을 포함한다. 에칭 프로세스(310)의 세부 사항은 위에서 논의된 에칭 프로세스(304)의 세부 사항과 유사할 수 있다. 일부 실시예에서, 에칭 프로세스(310)는 에칭 프로세스(304)와 관련하여 위에서 논의된 것과 유사한 습식 세정 프로세스가 이어진다. 소스/드레인 리세스(135)는 깊이(D2)로 형성될 수 있다. 일부 실시예에서, 깊이(D2)는 깊이(D1)보다 작아서, 소스/드레인 리세스(135)의 하단 표면은 도 12b에 도시된 바와 같이 소스/드레인 리세스(131)의 하단 표면 위에 있다. 일부 예에서, 높이(H3) 대 깊이(D2)의 비율은 약 0.6 내지 약 1.0일 수 있고, 깊이(D2)는 약 35 nm 내지 약 45 nm일 수 있으며; 물론, 본 실시예는 이러한 치수로 제한되지 않는다.
도 2a의 블록(236) 및 도 13a 내지 13d를 참조하면, 방법(220)은 소스/드레인 리세스(135)에 소스/드레인 피처(136)를 형성한다. 본 실시예에서, 방법(220)은 소스/드레인 피처(136)를 성장시키기 위해 에피택셜 프로세스(312)를 사용한다. 에피택셜 프로세스(312)는 위에서 상세히 논의된 에피택셜 프로세스(306)와 유사할 수 있다. 예를 들어, 에피택셜 프로세스(312)는 소스/드레인 리세스(135)에 하나 이상의 에피택셜층을 형성하기 위해 적합한 SEG 프로세스를 사용할 수 있으며, 여기서 에피택셜층(들)은 인시츄 또는 후속적으로 주입 프로세스 동안에 적절한 도펀트로 도핑된다. 소스/드레인 피처(132)와 관련하여 위에서 논의된 바와 같이, 소스/드레인 피처(136)에 대한 도펀트는 소스/드레인 피처(136)가 제공하도록 구성되는 디바이스의 유형에 기초하여 선택된다. 소스/드레인 피처(136)가 n형 디바이스를 제공하도록 구성되는 실시예의 경우, 소스/드레인 피처(136)는 n형 도펀트로 도핑된 하나 이상의 에피택셜 Si 층을 포함하고, 소스/드레인 피처(136)가 p형 디바이스를 제공하도록 구성되는 실시예의 경우, 소스/드레인 피처(136)는 p형 도펀트로 도핑된 하나 이상의 에피택셜 SiGe 층을 포함한다. 일부 실시예에서, 소스/드레인 피처(132) 및 소스/드레인 피처(136)는 동일한 전도성 유형(예를 들어, 모두 n형 또는 모두 p형)의 디바이스를 제공하도록 구성되며; 대안적으로, 소스/드레인 피처(132) 및 소스/드레인 피처(136)는 상이한 전도성 유형(예를 들어, 각각 n형 및 p형)의 디바이스를 제공하도록 구성된다. 에피택셜 프로세스(312)는 소스/드레인 피처(136)에서 도펀트(들)를 활성화하기 위해 위에서 논의된 것과 유사한 적절한 어닐링 프로세스를 수행하는 단계를 더 포함할 수 있다. 본 실시예에서, 깊이(D2)는 전술한 바와 같이 깊이(D1)보다 작기 때문에, 소스/드레인 피처(136)의 하단 표면은 소스/드레인 피처(132)의 하단 표면 위에 있다. 소스/드레인 피처(136)의 형성 후에, 패터닝된 포토레지스트층(134)은 예를 들어, 플라즈마 애싱 및/또는 레지스트 박리와 같은 적절한 프로세스에 의해 제거된다.
본 실시예에서, 도 13c를 참조하면, 에피택셜 프로세스(312)는 각각의 소스/드레인 리세스(135)로부터 소스/드레인 피처(136)를 형성하여, 결과적인 소스/드레인 피처(136)가 서로 병합되지 않고 서로 분리된다. 본 실시예에서, FSW 스페이서(126B)의 높이(H3)를 FSW 스페이서(126A)의 높이(H1)보다 크게 조정하면 소스/드레인 피처(136)의 에피택셜층(들)이 FSW 스페이서들(126B) 사이에서 실질적으로 수직 방향으로 성장할 수 있다. 일부 실시예에서, 높이(H3)는 FH의 적어도 절반으로 조정된다. 그 결과, 소스/드레인 피처(136)의 크기는 소스/드레인 피처(132)의 크기보다 작다. 예를 들어, 일부 실시예에서, 소스/드레인 피처(136)의 최대 폭(W2)은 FH보다 훨씬 작으며, 핀(108C)의 상단 표면(FT)과 소스/드레인 피처(136)의 상단 표면(ET) 사이의 거리(H4)가 소스/드레인 피처(132)의 거리(H2)보다 작다. 일부 예에서, 폭(W2) 대 FH의 비율은 약 0.3 내지 약 0.5일 수 있으며, 여기서 폭(W2)은 약 18 nm 내지 약 28 nm일 수 있다. 일부 실시예에서, 거리(H4)는 약 -2 nm 내지 약 0 nm와 같이 0보다 작으며, 이는 ET가 FT보다 아래 또는 동일한 레벨에 배치됨을 나타낸다. 일부 실시예에서, 본원에 도시된 바와 같이, 거리(H4)는 예를 들어, 약 0 nm 내지 약 3 nm와 같이 0보다 크고, 이는 ET가 FT 위에 배치됨을 나타낸다. 물론, 본 실시예는 이들 치수로 제한되지 않는다. 소스/드레인 피처(136)의 감소된 체적은 또한 소스/드레인 피처(136)의 ET가 위에서 논의된 바와 같이 소스/드레인 피처(132)의 ET보다 훨씬 덜 연장되게 하는데, 즉, 거리(W2')는 거리(W1')보다 작다.
FSW 스페이서의 높이(예컨대, 높이(H3))에 추가하여, 소스/드레인 피처(136)의 크기 및 형상은 예를 들어, 에피택셜층의 조성, 핀들(108C) 사이의 분리 거리(S2), 및/또는 에피택셜 프로세스(312)의 퇴적 조건과 같은 인자에 의존할 수 있다.
이제 도 2b의 블록(238 내지 250) 및 도 14a 내지 14d를 집합적으로 참조하면, 방법(220)은 영역(102B)에 소스/드레인 피처(142)를 그리고 영역(102D)에 소스/드레인 피처(146)를 형성한다. 도시된 실시예들에서, 영역(102B)은 영역(102A)의 것과 동일한 기능을 하지만 다른 전도성 유형의 디바이스를 제공하도록 구성되고, 영역(102D)은 영역(102C)의 것과 동일한 기능을 하지만 다른 전도성 유형의 디바이스를 제공하도록 구성된다. 예를 들어, 도시된 실시예에서, 영역(102A) 및 영역(102B)은 각각 p형 논리 디바이스 및 n형 논리 디바이스를 제공하도록 구성되는 반면, 영역(102C) 및 영역(102D)은 각각 p형 SRAM 디바이스 및 n형 SRAM 디바이스를 제공하도록 구성된다.
본 실시예에서, 블록(238 내지 250)은 블록(222 내지 236)에서 논의된 것과 실질적으로 유사한 일련의 포토리소그래피, 에칭 및 에피택셜 프로세스를 도시한다. 예를 들어, 블록(238)을 참조하면, 방법(220)은 워크피스(100) 위에 제3 패터닝된 포토레지스트층(도시되지 않음)을 형성하여 영역(102A, 102C 또는 102D)을 노출시키지 않으면서, 유전체층(126)에 의해 덮이는 영역(102B)을 노출시킨다. 제3 패터닝된 포토레지스트층은 위에서 논의된 바와 같이 패터닝된 포토레지스트층(130)과 실질적으로 유사할 수 있다. 블록(240)을 참조하면, 방법(220)은 에칭 프로세스(302)와 실질적으로 유사하거나 동일한 에칭 프로세스를 수행하여, 도 14b 및 14c에 도시된 바와 같이, 더미 게이트 스택(112)의 측벽 상에 게이트 스페이서(124)를 그리고 핀(108B)의 측벽 상에 FSW 스페이서(126C)를 형성한다. 본 실시예에서, 유전체층(126)을 에칭할 때 바이어스 전력을 조정함으로써, FSW 스페이서(126C)는 FH보다 작은 높이(H5)로 형성된다. 일부 예시적인 실시예에서, 높이(H5)는 FH의 절반 미만이고, 여기서 높이(H3) 대 FH의 비율은 약 0.1 내지 약 0.3이다. 본 실시예는 높이(H5)를 특정 치수로 제한하지 않지만, 블록(240)에서 적용되는 에칭 프로세스는 FSW 스페이서들(126C) 사이에 형성된 결과적인 소스/드레인 피처가 2개의 인접한 핀(108B)을 함께 병합하도록 조정된다. 일부 실시예에서, 높이(H5)는 FSW 스페이서(126A)의 높이(H1)와 실질적으로 유사하므로 FSW 스페이서(126B)의 높이(H3)보다 작다. 일부 예들에서, 높이(H5)는 높이(H1)보다 작을 수 있어서, 그 사이에 형성된 병합된 소스/드레인 피처가 병합된 소스/드레인 피처(132)보다 더 클 수 있다. 높이(H5)가 높이(H1)보다 작으면, 에칭 프로세스(302)와 비교할 때 FSW 스페이서(126C)를 형성하기 위해 더 큰 에칭 바이어스 전력(더 높은 전압)이 에칭 프로세스에서 인가될 수 있다.
블록(242)을 참조하면, 방법(220)은 에칭 프로세스(304)와 유사한 에칭 프로세스에서 FSW 스페이서들(126C) 사이의 제2 핀(108B)의 부분에 소스/드레인 리세스(도시되지 않음)를 형성한다. 후속적으로, 블록(244) 및 도 14b 및 14c를 참조하면, 방법(220)은 에피택셜 프로세스(306)와 유사한 에피택셜 성장 프로세스에서 소스/드레인 리세스에 소스/드레인 피처(142)를 형성하고, 그동안 소스/드레인 피처(142)는 2개의 리세싱된 핀(108B)을 병합하여 FSW 스페이서(126C)와의 공기 간극(144)을 형성한다. 소스/드레인 피처(142)는 소스/드레인 피처(132)와는 다른 전도성 유형을 갖도록 구성될 수 있다. 소스/드레인 피처(132)가 p형 디바이스(예컨대, p형 논리 디바이스)를 제공하도록 구성되는 실시예의 경우, 소스/드레인 피처(142)는 n형 디바이스(예컨대, n형 논리 디바이스)를 제공하도록 구성된다. 이와 관련하여, 소스/드레인 피처(142)는 소스/드레인 피처(132)와 관련하여 위에서 논의된 바와 같이 n형 도펀트로 도핑된 하나 이상의 에피택셜 Si 층(예컨대, Si:P 층)을 포함할 수 있다. 어닐링 프로세스는 소스/드레인 피처(142)를 형성한 후에 수행되어 소스/드레인 피처(142)에서 도펀트(들)를 활성화할 수 있다. 소스/드레인 피처(142)를 형성한 후, 방법(220)은 위에서 언급된 임의의 적절한 방법에 의해 영역(102B)을 노출시키도록 구성된 제3 패터닝된 포토레지스트층을 제거한다.
소스/드레인 피처(142)는 소스/드레인 피처(132)와 실질적으로 유사한 기하학적 구조로 구성될 수 있지만, 소스/드레인 피처(142)의 특정 치수는 소스/드레인 피처(132)의 치수와 다를 수 있다. 예를 들어, 병합된 소스/드레인 피처(142)는 약 65 nm 내지 약 75 nm의 최대 폭(W4)으로 형성될 수 있고, 폭(W4) 대 FH의 비율은 약 1.2 내지 약 1.4일 수 있다. 추가의 예에서, 상단 표면(ET)은 폭(W1')과 유사한 폭(W4')으로 실질적으로 연장될 수 있고, 핀(108B)의 상단 표면(FT) 과 ET 사이의 거리(H6)는 0보다 크고 예를 들어, 약 3 nm 내지 약 10 nm일 수 있다. 물론, 본 실시예는 이러한 치수로 제한되지 않는다. 일부 실시예에서, FSW 스페이서(126C)는 FSW 스페이서(126A)보다 작도록 조정되어, 병합된 소스/드레인 피처(142)가 병합된 소스/드레인 피처(132)보다 더 크다.
블록(246)을 참조하면, 방법(220)은 영역(102A-102C)을 노출시키지 않으면서, 유전체층(126)에 의해 덮여 있는 영역(102D)을 노출시키기 위해 워크피스(100) 위에 제4 패터닝된 포토레지스트층(도시되지 않음)을 형성한다. 제4 패터닝된 포토레지스트층은 위에서 논의된 바와 같이 패터닝된 포토레지스트층(130)과 실질적으로 유사할 수 있다. 블록(248)을 참조하면, 방법(220)은 에칭 프로세스(308)와 실질적으로 유사한 에칭 프로세스를 수행하여, 도 14b 및 14d에 도시된 바와 같이, 더미 게이트 스택(114)의 측벽 상에 게이트 스페이서(124)를 그리고 핀(108D)의 측벽 상에 FSW 스페이서(126D)를 형성한다. 본 실시예에서, 블록(248)에서 인가된 에칭 프로세스의 동기식 펄싱을 조정함으로써, 에천트(예를 들어, 에칭 프로세스(308)에 대해 위에서 논의된 건식 에천트)가 간헐적으로 도포되는데, 즉, "온" 상태와 "오프" 상태가 교번된다. 위에서 상세히 논의된 바와 같이, 동기식 펄싱의 "온" 상태는 유전체층(126)을 활발히 리세싱하여 FSW 스페이서(126D) 및 게이트 스페이서(124)를 형성하는 반면, "오프” 상태는 임의의 에칭 부산물이 워크피스(100) 위에 재퇴적되도록 하여, 높이(H7)를 미세 조정하고 FSW 스페이서(126D)의 리세싱된 프로파일을 매끄럽게 하는 제어를 제공한다. 이와 관련하여, 유전체층(126)의 제거율(a rate of removal)은 "온” 상태 및 "오프" 상태가 순환되는 빈도 및/또는 각 상태가 적용되는 지속 시간을 조정함으로 조정될 수 있다. 일부 예에서, 게이트 스페이서(124)의 우연한 리세싱은 이러한 튜닝 프로세스에 의해 완화될 수 있다.
본 실시예에서, 높이(H7)는 FSW 스페이서들(126D) 사이에 형성된 결과적인 소스/드레인 피처가 소스/드레인 피처(142)의 경우에서와 같이 서로 병합되지 않고 분리되도록 블록(248)에서 조정된다. 이와 관련하여, 높이(H7)는 FSW 스페이서(126C)의 높이(H5) 및 FSW 스페이서(126A)의 높이(H1)보다 크다. 일부 실시예에서, 높이(H7)는 FH의 적어도 약 절반이고, 일부 예에서, 높이(H7) 대 FH의 비율은 위에서 논의된 높이(H3)와 유사하게 약 0.5 내지 약 0.7일 수 있다. 일부 예에서, 높이(H7)는 FSW 스페이서(126B)의 높이(H3)와 유사할 수 있다.
블록(250)을 참조하면, 방법(220)은 전술한 에칭 프로세스(310)와 유사한 에칭 프로세스에서 FSW 스페이서들(126D) 사이의 핀(108B)의 부분에 소스/드레인 리세스(도시되지 않음)를 형성한다. 후속적으로, 블록(252) 및 도 14b 및 14d를 참조하면, 방법(220)은 전술한 바와 같이 에피택셜 성장 프로세스(312)와 유사한 에피택셜 성장 프로세스를 수행하여, 결과적인 소스/드레인 피처(146)가 블록(250)에서 형성된 소스/드레인 리세스 각각으로부터 개별적으로 성장된다. 소스/드레인 피처(146)는 소스/드레인 피처(136)와는 다른 전도성 유형을 갖도록 구성될 수 있다. 소스/드레인 피처(136)가 p형 디바이스(예컨대, p형 메모리 디바이스)를 제공하도록 구성된 실시예의 경우, 소스/드레인 피처(146)는 n형 디바이스(예컨대, n형 메모리 디바이스)를 제공하도록 구성된다. 이와 관련하여, 소스/드레인 피처(146)는 소스/드레인 피처(132)와 관련하여 위에서 논의된 바와 같이 n형 도펀트로 도핑된 하나 이상의 에피택셜 Si 층(예컨대, Si:P 층)을 포함할 수 있다. 어닐링 프로세스는 소스/드레인 피처(142)를 형성한 후에 수행되어 소스/드레인 피처(142)에서 도펀트(들)를 활성화할 수 있다. 소스/드레인 피처(142)를 형성한 후, 방법(220)은 위에서 언급된 임의의 적절한 방법에 의해 영역(102B)을 노출시키도록 구성된 제3 패터닝된 포토레지스트층을 제거한다.
본 실시예에서, FSW 스페이서(126D)의 높이(H7)를 FSW 스페이서(126C)의 높이(H5)보다 더 크게 조정하면 소스/드레인 피처(146)의 에피택셜층(들)이 FSW 스페이서들(126D) 사이에서 수직 방향으로 실질적으로 성장할 수 있다. 다시 말하면, 높이(H5)에 비해 높이(H7)를 증가시키는 것은 소스/드레인 피처(142)와 비교할 때 소스/드레인 피처(146)의 전체 크기를 감소시킨다. 예를 들어, 일부 실시예에서, 소스/드레인 피처(146)의 최대 폭(W5)은 FH보다 훨씬 작고, 핀 상단(FT)과 소스/드레인 피처(146)의 상단 표면(ET) 사이의 거리(H8)는 소스/드레인 피처(142)의 거리(H6)보다 작다. 일부 실시예에서, 폭(W5) 대 FH의 비율은 약 0.3 내지 약 0.5이다. 일부 실시예에서, 위의 거리(H4)의 설명과 유사하게, 예를 들어, 거리(H8)는 약 -2 nm 내지 약 0 nm와 같이 0보다 작으며, 이는 ET가 FT 아래에 배치됨을 나타낸다. 일부 실시예에서, 거리(H8)는 예를 들어, 약 0 nm 내지 약 3 nm와 같이 0보다 크고, 이는 ET가 FT 위에 배치됨을 나타낸다. 또한, 높이(H7)로 인한 소스/드레인 피처(146)의 감소된 크기는 소스/드레인 피처(142)의 폭(W4')보다 작은 폭(W5')에 의해 규정된 ET의 연장(elongation)을 초래한다. 더욱이, 소스/드레인 피처(142)와 소스/드레인 피처(146) 사이의 크기 및 형상의 차이는 예를 들어, 에피택셜층의 조성, 핀들 사이의 분리 거리(예컨대, 거리(S3 및 S4)), 및/또는 에피택셜 프로세스의 퇴적 조건과 같은 인자에 따라 달라질 수 있다.
도시된 실시예에서, 소스/드레인 피처(132) 및 소스/드레인 피처(142)는 유사한 크기 및 기하학적 구조로 형성되고, 소스/드레인 피처(136) 및 소스/드레인 피처(146)는 유사한 크기 및 기하학적 구조로 형성되지만, 본 실시예는 이러한 구성으로 제한되지 않는다. 예를 들어, 소스/드레인 피처(142)가 에칭 프로세스(302) 대신에 에칭 프로세스(308)와 유사한 에칭 프로세스를 수행함으로써 병합된 피처로서가 아니라 분리된 피처로서 형성되는 것도 본 개시에서 적용될 수 있다. 유사하게, 소스/드레인 피처(146)는 에칭 프로세스(308) 대신에 에칭 프로세스(302)와 유사한 에칭 프로세스를 수행함으로써 분리된 피처로서가 아니라 병합된 피처로서 형성될 수 있다. 즉, 4개의 영역(102A-102D)이 독립적으로 그리고 개별적으로 프로세싱되기 때문에, 여기에서 제공되는 방법은 다양한 형상 및 크기의 소스/드레인 피처가 상이한 디바이스 영역들에 형성될 수 있도록 하여 다양한 설계 요건을 충족시킨다. 이러한 이점은 상이한 디바이스 영역들에서 소스/드레인 피처를 형성하는 기존 방법이 감소된 길이 규모(scales)로 더 이상 지원되지 않을 때 실현될 수 있다.
이제 도 1의 블록(212) 및 도 15a 내지 15g를 참조하면, 방법(200)은 더미 게이트 스택(112 및 114)을 각각 금속 게이트 스택(152 및 154)으로 대체하는 단계로 진행한다. 본 실시예에서, 금속 게이트 스택(152)은 핀(108A)의 일부와 결합되어(engage) 예를 들어, 제1 p형 FET과 같은 제1 FET을 형성하고, 핀(108B)의 일부와 결합되어 예를 들어, 제1 n형 FET과 같은 제1 FET과는 다른 전도성 유형의 제2 FET을 형성한다. 유사하게, 금속 게이트 스택(154)은 핀(108C)의 일부와 결합되어 예를 들어, 제2 p형 FET과 같은 제3 FET을 형성하고, 핀(108D)의 일부와 결합되어 예를 들어, 제2 n형 FET과 같은 제3 FET과는 다른 전도성 유형의 제4 FET을 형성한다. 또한, 본 실시예에서, 제1 FET(또는 제2 FET) 및 제3 FET(또는 제4 FET)은 서로 다른 기능을 수행하도록 구성된다. 예를 들어, 제1 FET(또는 제2 FET)은 논리 디바이스로서 구성되고 제3 FET(또는 제4 FET)은 메모리 디바이스로 구성될 수 있다. 금속 게이트 스택(152, 154)의 형성은 아래에서 상세히 설명된다.
방법(220)은 먼저, 소스/드레인 피처(132, 136, 142 및 146)를 포함하는 워크피스(100) 위에 층간 유전체(ILD) 층(150)을 퇴적할 수 있다. ILD 층(150)은 워크피스(100) 위에 형성된 전도성 트레이스를 지지하고 분리하는 절연체로서 작용한다. ILD 층(150)은 실리콘 산화물, 예를 들어, BPSG(borophosphosilicate glass), TEOS(tetraethylorthosilicate), 도핑되지 않은 실리케이트 유리, FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass)와 같은 도핑된 실리콘 산화물, 로우-k 유전체 물질, 다른 적절한 물질, 및/또는 이들의 조합과 같은 임의의 적절한 유전체 물질을 포함할 수 있다. ILD 층(150)은 플라즈마 강화 CVD(PECVD), FCVD, SOG, 다른 적절한 퇴적 프로세스, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. CMP 프로세스가 후속적으로 수행되어 임의의 과도한 유전체 물질을 제거하고 워크피스(100)의 상단 표면을 평탄화할 수 있다. 대안적으로, 하드 마스크(120)는 CMP 프로세스 동안 폴리싱 정지층으로서 기능할 수 있고, CMP를 수행한 후에 추가적인 에칭 프로세스에 의해 제거된다.
그 후, 방법(220)은 적절한 선택적 에칭 프로세스에 의해 더미 게이트 스택(112 및 114) 또는 그 일부를 개별적으로 또는 집합적으로 제거한다. 선택적 에칭 프로세스는 ILD 층(150)에 대해 예를 들어, 폴리실리콘과 같은 더미 게이트 물질을 제거하도록 구성되어 게이트 트렌치(도시되지 않음)를 생성한다. 선택적 에칭 프로세스는 예를 들어, 습식 에칭, 건식 에칭, RIE, 애싱, 기타 에칭 방법, 또는 이들의 조합과 같은 임의의 적합한 에칭 기술을 포함할 수 있다. 일 예에서, 선택적 에칭 프로세스는 불소 기반 에천트를 사용하는 건식 에칭 프로세스다. 일부 실시예에서, 선택적 에칭 프로세스는 상이한 에칭 화학적 성질들을 갖는 다수의 에칭 단계들을 포함하고, 각각의 에칭 단계는 더미 게이트층의 특정 물질에 목표가 정해진다(target).
그 후, 방법(220)은 예를 들어, 게이트 유전체층(개별적으로 도시되지 않음) 및 게이트 전극(개별적으로 도시되지 않음)과 같은 다양한 게이트 물질로 게이트 트렌치를 채우며, 게이트 유전체층 및 게이트 전극 각각은 하나 이상의 물질층을 포함한다. 게이트 유전체층은 예를 들어, 금속 산화물(예컨대, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfTaO, HfTiO,(Ba,Sr)TiO3 (BST), Al2O3 등), 금속 실리케이트(예컨대, HfSiO, LaSiO, AlSiO 등), 기타 적합한 물질, 또는 이들의 조합과 같은 하이-k 유전체 물질을 포함할 수 있다. 일부 실시예에서, 게이트 유전체층은 ALD, CVD, MOCVD(metal-organic CVD), PVD, 다른 적절한 방법 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 게이트 트렌치에 퇴적된다. 후속적으로, 방법(220)은 게이트 유전체층 위에 게이트 전극을 형성하고, 여기서 게이트 전극은 하나 이상의 일함수 금속층 및 일함수 금속층 위의 금속 충전층을 포함할 수 있다. 일함수 금속층은 p형 일함수 금속층 또는 n형 일함수 금속층을 포함할 수 있다. 예시적인 일함수 금속층은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 기타 적합한 일함수 물질, 또는 이들의 조합을 포함하며, 일함수 금속층은 CVD, PVD, 다른 적절한 프로세스 또는 이들의 조합에 의해 퇴적될 수 있다. 금속 충전층은 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 루테늄(Ru), 다른 적절한 물질 또는 이들의 조합을 포함할 수 있다. 금속 충전층은 CVD, PVD, 도금, 다른 적절한 프로세스 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 방법(220)은 금속 게이트 스택(152 및/또는 154)의 일부로서 예를 들어, 계면층, 장벽층, 캡핑층, 및/또는 다른 적절한 층과 같은 다른 물질층을 형성한다. 금속 게이트 물질을 퇴적한 후, 하나 이상의 CMP 프로세스가 수행되어 금속 게이트 스택(152 및 154)의 실질적으로 평평한 상단 표면을 생성한다.
도 1의 블록(214)을 참조하면, 방법(200)은 추가 프로세싱 단계를 수행한다. 예를 들어, 방법(200)은 워크피스(100) 위에 배치된 ILD 층에 소스/드레인 콘택을 형성할 수 있으며, 여기서 소스/드레인 콘택은 소스/드레인 피처(132, 136, 142 및 146)와 전기적으로 결합하도록 구성된다. 그 후, 방법(200)은 워크피스(100)의 다양한 디바이스를 IC에 결합하기 위해 상호접속 구조물을 형성하는 단계로 진행할 수 있다. 상호접속 구조물은 기판(102) 상의 인접한 금속층들 사이에 또는 하단 금속층과 디바이스 피처(예를 들면, 소스/드레인 피처와 금속 게이트 스택) 사이에 수평적 결합을 위한 다수의 금속층들 내의 금속 라인들과 수직적 결합을 위한 비아/콘택들을 포함한다. 소스/드레인 콘택 및 상호접속 구조물은 예를 들어, Cu, Al, W, Co, Ru, 금속 실리사이드, 금속 질화물, 또는 다른 적합한 전도성 물질과 같은 하나 이상의 적합한 전도성 물질을 포함할 수 있다. 소스/드레인 콘택 및 상호접속 구조물은 리소그래피 패터닝, 에칭, 퇴적 및 CMP를 포함하는, 단일 다마신 프로세스 또는 이중 다마신 프로세스와 같은, 다마신 프로세스에 의해 형성될 수 있다. 도시된 워크피스(100)는 방법(200 및 220)의 일부 실시예의 예시일뿐이다. 방법(200 및 220)은 본 개시의 범위를 이탈하지 않고 다양한 다른 실시예들을 가질 수 있다.
본 개시는 반도체 구조물과 이를 제조하는 방법을 제공한다. 이 방법은 다양한 디바이스들을 위한 에피택셜하게 성장된 소스/드레인 피처를 형성하기 위한 상이한 절차들을 포함한다. 제한하도록 의도되는 것은 아니지만, 본 개시의 하나 이상의 실시예는 FinFET을 포함하는, 반도체 디바이스 및 그 형성에 다수의 이익을 제공한다. 예를 들어, 본 실시예에서, 적어도 2가지 유형의 FinFET은 상이한 절차들에 의해 형성된다. 제1 유형은 논리 디바이스일 수 있고, 제2 유형은 메모리(예컨대, SRAM) 디바이스일 수 있다. 구체적으로, 본 실시예에서, 제1 유형 및 제2 유형의 소스/드레인 피처는, 별도의 포토리소그래피 프로세스 및 에칭 프로세스에서 각각의 FSW 스페이서의 높이를 조정하고, 이어서 상이한 구성들의 소스/드레인 피처를 형성하기 위해 상이한 높이들의 각각의 FSW 스페이서들 사이에서 에피택셜 성장 프로세스를 수행함으로써 형성된다. 따라서, 상이한 FinFET들에 대해 FSW 스페이서의 높이를 개별적으로 조정함으로써, 상이한 크기들 및 기하학적 구조물들의 소스/드레인 피처가 성취되어 예를 들어, 감소된 콘택 저항, 소스/드레인 콘택과의 증가된 접촉 면적, 채널 영역에 대한 변형 효과로 인한 향상된 전하 이동성 및/또는 기타 이점과 같은 다양한 이점을 얻을 수 있다. 또한, 본 개시는 각각의 설계 사양을 충족시키기 위해 상이한 FinFET들을 상이하게 그리고 독립적으로 처리할 수 있는 설계 자유를 제공한다. 하지만, 제1 유형의 FET과 제2 유형의 FET은 각각 논리 디바이스와 메모리 디바이스에 제한되지 않고, 상이한 사양들을 가진 다른 유형 디바이스일 수 있다. 예를 들어, 다양한 설계 고려에 따라, 제1 유형의 FinFET은 p형 디바이스일 수 있고 제2 유형의 디바이스는 n형 FinFET일 수 있거나 그 반대일 수 있다.
하나의 양상에서, 본 개시는 방법을 제공하고, 이 방법은, 기판 위에 제1 디바이스 영역에 제1 반도체 핀을 그리고 제2 디바이스 영역에 제2 반도체 핀을 형성하는 단계, 기판 위에 스페이서층을 형성하는 단계 - 스페이서층의 제1 부분이 제1 반도체 핀 위에 형성되고 스페이서층의 제2 부분이 제2 반도체 핀 위에 형성됨 -, 제1 에칭 프로세스를 수행하여 스페이서층의 제2 부분에 대해 스페이서층의 제1 부분을 리세싱함으로써 제1 반도체 핀의 측벽 상에 제1 핀 스페이서를 형성하는 단계, 제1 핀 스페이서들 사이에 제1 에피택셜 S/D 피처를 형성하고, 이어서 스페이서층의 제1 부분에 대해 스페이서층의 제2 부분을 리세싱하는 제2 에칭 프로세스를 수행하여, 제2 반도체 핀의 측벽 상에 제2 핀 스페이서를 형성하는 단계 - 제2 핀 스페이서는 제1 핀 스페이서의 높이보다 더 큰 높이로 형성됨 -, 및 제2 핀 스페이서들 사이에 제2 에피택셜 S/D 피처를 형성하는 단계 - 제2 에피택셜 S/D 피처는 제1 에피택셜 S/D 피처의 크기보다 작은 크기로 형성됨 - 를 포함한다.
또 다른 양상에서, 본 개시는 방법을 제공하고, 이 방법은, 반도체 기판의 제1 영역으로부터 돌출된 제1 핀 및 제2 핀을 형성하는 단계, 반도체 기판의 제2 영역으로부터 돌출된 제3 핀을 형성하는 단계, 제1 및 제2 핀 위에 제1 더미 게이트 스택을 그리고 제3 핀 위에 제2 더미 게이트 스택을 형성하는 단계, 제1 더미 게이트 스택 및 제2 더미 게이트 스택 위에 유전체층을 퇴적하는 단계, 제1 핀 및 제2 핀 위에 제1 소스/드레인(S/D) 피처를 형성하고 - 제1 S/D 피처는 제1 핀 및 제2 핀을 병합함 -, 이어서 제3 핀 위에 제2 S/D 피처를 형성하는 단계, 및 제1 및 제2 더미 게이트 스택을 금속 게이트 스택으로 대체하는 단계를 포함한다. 본 실시예에서, 제1 S/D 피처를 형성하는 단계는 제1 및 제2 핀의 측벽 상의 유전체층의 일부를 제거하기 위해 제1 에칭 프로세스를 수행하여, 제1 높이를 갖는 제1 핀 측벽(FSW) 스페이서를 형성하는 단계, 제1 및 제2 핀을 리세싱하는 단계, 제1 S/D 피처를 성장시키기 위해 제1 에피택셜 프로세스를 수행하여 리세싱된 제1 및 제2 핀을 병합하는 단계를 포함한다. 본 실시예에서, 제2 S/D 피처를 형성하는 단계는 제3 핀의 측벽 상의 유전체층의 일부를 제거하기 위해 제2 에칭 프로세스를 수행하여, 제2 높이를 갖는 제2 FSW 스페이서를 형성하는 단계 - 제2 높이는 제1 높이보다 더 크고, 제1 에칭 프로세스 및 제2 에칭 프로세스는 동일한 에천트를 사용함 -, 제3 핀을 리세싱하는 단계, 및 제2 FSW 스페이서들 사이에 제2 S/D 피처를 성장시키기 위해 제2 에피택셜 프로세스를 수행하는 단계를 포함한다.
또 다른 양상에서, 본 개시는 반도체 기판으로부터 연장되는 제1 핀 및 제2 핀, 제1 핀과 제2 핀을 분리하기 위해 반도체 기판 위에 배치된 분리 피처 - 제1 핀 및 제2 핀은 분리 피처의 상단 표면으로부터 측정된 핀 높이를 가짐 -, 제1 핀 위의 제1 디바이스, 제2 핀 위의 제2 디바이스, 및 제1 및 제2 디바이스 위의 층간 유전체(ILD) 층을 포함하는 반도체 구조물을 제공한다. 본 실시예에서, 제1 디바이스는, 제1 핀의 제1 채널 영역과 결합된 제1 게이트 스택, 제1 채널 영역의 양측부 상에 배치된 제1 에피택셜 소스/드레인(S/D) 피처 - 제1 에피택셜 S/D 피처는 제1 핀과 함께 병합됨 -, 및 제1 에피택셜 S/D 피처의 측벽 상에 배치된 제1 핀 스페이서를 포함하고, 제1 핀 스페이서는 분리 피처의 상단 표면으로부터 측정된 제1 높이를 갖는다. 본 실시예에서, 제2 디바이스는, 제2 핀의 제2 채널 영역과 결합된 제2 게이트 스택, 제2 채널 영역의 양측부 상에 배치된 제2 에피택셜 S/D 피처, 및 제2 에피택셜 S/D 피처의 측벽 상에 배치된 제2 핀 스페이서를 포함하고, 제2 핀 스페이서는 제1 높이보다 큰, 분리 피처의 상단 표면으로부터 측정된 제2 높이를 갖는다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 균등 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부 기>
1. 방법에 있어서,
제1 디바이스 영역 및 제2 디바이스 영역을 갖는 기판을 제공하는 단계;
상기 제1 디바이스 영역에 제1 반도체 핀(semiconductor fin)을 그리고 상기 제2 디바이스 영역에 제2 반도체 핀을 형성하는 단계;
상기 기판 위에 스페이서층을 형성하는 단계 - 상기 스페이서층의 제1 부분은 상기 제1 반도체 핀 위에 형성되고 상기 스페이서층의 제2 부분은 상기 제2 반도체 핀 위에 형성됨 -;
상기 스페이서층의 상기 제2 부분에 대해 상기 스페이서층의 상기 제1 부분을 리세싱하기 위해 제1 에칭 프로세스를 수행하여, 상기 제1 반도체 핀의 측벽 상에 제1 핀 스페이서들을 형성하는 단계;
상기 제1 핀 스페이서들 사이에 제1 소스/드레인(source/drain; S/D) 리세스를 형성하기 위해 상기 제1 반도체 핀을 에칭하는 단계;
상기 제1 S/D 리세스에 제1 에피택셜 S/D 피처를 형성하는 단계;
상기 제1 에피택셜 S/D 피처를 형성한 후, 상기 스페이서층의 상기 제1 부분에 대해 상기 스페이서층의 상기 제2 부분을 리세싱하기 위해 제2 에칭 프로세스를 수행하여, 상기 제2 반도체 핀의 측벽 상에 제2 핀 스페이서들을 형성하는 단계 - 상기 제2 핀 스페이서는 상기 제1 핀 스페이서의 높이보다 더 큰 높이로 형성됨 -;
상기 제2 핀 스페이서들 사이에 제2 S/D 리세스를 형성하기 위해 상기 제2 반도체 핀을 에칭하는 단계; 및
상기 제2 S/D 리세스에 제2 에피택셜 S/D 피처를 형성하는 단계
를 포함하고, 상기 제2 에피택셜 S/D 피처는 상기 제1 에피택셜 S/D 피처의 크기보다 작은 크기로 형성되는 것인, 방법.
2. 제1항에 있어서,
상기 제1 반도체 핀은 논리 디바이스를 제공하도록 구성되고, 상기 제2 반도체 핀은 메모리 디바이스를 제공하도록 구성되는 것인, 방법.
3. 제1항에 있어서, 상기 스페이서층의 상기 제1 부분을 에칭하는 것은,
상기 스페이서층의 상기 제1 부분을 노출시키지만 상기 스페이서층의 상기 제2 부분은 노출시키지 않도록 패터닝된 포토레지스트층을 형성하는 것;
상기 제1 에칭 프로세스를 수행하는 것; 및
상기 제1 에피택셜 S/D 피처를 형성한 후 그리고 상기 제2 에칭 프로세스를 수행하기 전에, 상기 기판으로부터 상기 패터닝된 포토레지스트층을 제거하는 것
을 포함하는 것인, 방법.
4. 제3항에 있어서, 상기 패터닝된 포토레지스트층은 제1 패터닝된 포토레지스트층이고, 상기 스페이서층의 상기 제2 부분을 에칭하는 것은,
상기 스페이서층의 상기 제2 부분을 노출시키지만 상기 스페이서층의 상기 제1 부분은 노출시키지 않도록 제2 패터닝된 포토레지스트층을 형성하는 것;
상기 제2 에칭 프로세스를 수행하는 것; 및
상기 제2 에피택셜 S/D 피처를 형성한 후, 상기 제2 패터닝된 포토레지스트층을 제거하는 것
을 포함하는 것인, 방법.
5. 제1항에 있어서,
상기 제1 에칭 프로세스를 수행하는 것은 상기 제1 에칭 프로세스의 바이어스 전력(bias power)을 조정하는 것을 포함하는 것인, 방법.
6. 제5항에 있어서,
상기 제2 에칭 프로세스를 수행하는 것은 에천트를 간헐적으로(intermittently) 도포하는 것을 포함하는 것인, 방법.
7. 제6항에 있어서,
상기 에천트를 간헐적으로 도포하는 것은 주기적으로 상기 스페이서층의 제2 부분을 리세싱하고 상기 제2 반도체 핀 위에 에칭 부산물을 재퇴적하는 것을 포함하는 것인, 방법.
8. 제1항에 있어서,
상기 제1 반도체 핀 및 상기 제2 반도체 핀은 동일한 전도성 유형의 디바이스를 형성하도록 구성되는 것인, 방법.
9. 제1항에 있어서,
상기 제1 반도체 핀 및 상기 제2 반도체 핀은 상이한 전도성 유형의 디바이스를 형성하도록 구성되는 것인, 방법.
10. 방법에 있어서,
반도체 기판의 제1 영역으로부터 돌출된 제1 핀 및 제2 핀을 형성하는 단계;
상기 반도체 기판의 제2 영역으로부터 돌출된 제3 핀을 형성하는 단계;
상기 제1 핀 및 상기 제2 핀 위에 제1 더미 게이트 스택을 그리고 상기 제3 핀 위에 제2 더미 게이트 스택을 형성하는 단계;
상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택 위에 유전체층을 퇴적하는 단계;
상기 제1 핀 및 상기 제2 핀 위에 제1 소스/드레인(S/D) 피처를 형성하는 단계 - 상기 제1 소스/드레인(S/D) 피처를 형성하는 단계는,
상기 제1 핀 및 상기 제2 핀의 측벽 상의 상기 유전체층의 일부를 제거하기 위해 제1 에칭 프로세스를 수행하여, 제1 높이를 갖는 제1 핀 측벽(fin sidewall; FSW) 스페이서들을 형성하는 단계;
상기 제1 핀 및 상기 제2 핀을 리세싱하는 단계; 및
상기 제1 S/D 피처를 성장시키기 위해 제1 에피택셜 프로세스를 수행하여, 상기 리세싱된 제1 핀 및 제2 핀을 병합하는 단계를 포함함 -;
상기 제3 핀 위에 제2 S/D 피처를 형성하는 단계 - 상기 제2 S/D 피처를 형성하는 단계는,
상기 제1 S/D 피처를 형성한 후, 상기 제3 핀의 측벽 상의 상기 유전체층의 일부를 제거하기 위해 제2 에칭 프로세스를 수행하여, 제2 높이를 갖는 제2 FSW 스페이서들을 형성하는 단계 - 상기 제2 높이는 상기 제1 높이보다 더 크고, 상기 제1 에칭 프로세스 및 상기 제2 에칭 프로세스는 동일한 에천트를 사용함 -;
상기 제3 핀을 리세싱하는 단계; 및
상기 제2 FSW 스페이서들 사이에서 상기 제2 S/D 피처를 성장시키기 위해 제2 에피택셜 프로세스를 수행하는 단계를 포함함 -; 및
상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택을 금속 게이트 스택으로 대체하는 단계
를 포함하는, 방법.
11. 제10항에 있어서,
상기 제1 영역 및 상기 제2 영역은 상이한 기능들, 상이한 전도성 유형들, 또는 이들의 조합의 디바이스를 제공하는 것인, 방법.
12. 제10항에 있어서,
상기 제1 영역 및 상기 제2 영역은 상이한 기능들의 그러나 동일한 전도성 유형의 디바이스를 제공하는 것인, 방법.
13. 제10항에 있어서,
상기 제1 핀, 제2 핀, 및 제3 핀은 핀 높이로 형성되고, 상기 제1 높이는 상기 핀 높이의 절반보다 작게 형성되고, 상기 제2 높이는 상기 핀 높이의 적어도 절반으로 형성되는 것인, 방법.
14. 제10항에 있어서,
상기 제1 에칭 프로세스 및 상기 제2 에칭 프로세스를 수행하는 단계는, 각각 상기 제1 더미 게이트 스택의 측벽 상에 제1 게이트 스페이서를 그리고 상기 제2 더미 게이트 스택의 측벽 상에 제2 게이트 스페이서를 형성하는 것인, 방법.
15. 제14항에 있어서, 상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서보다 큰 높이를 갖는 것인, 방법.
16. 반도체 구조물에 있어서,
반도체 기판으로부터 연장되는 제1 핀 및 제2 핀;
상기 반도체 기판 위에 배치되어 상기 제1 핀과 상기 제2 핀을 분리하는 격리 피처(isolation features) - 상기 제1 핀 및 상기 제2 핀은 상기 격리 피처의 상단 표면으로부터 측정된 핀 높이를 가짐 -;
상기 제1 핀 위의 제1 디바이스 - 상기 제1 디바이스는,
상기 제1 핀의 제1 채널 영역과 결합된(engaged) 제1 게이트 스택;
상기 제1 채널 영역의 양측(opposite sides) 상에 배치되고 상기 제1 핀과 함께 병합되는 제1 에피택셜 소스/드레인(S/D) 피처; 및
상기 제1 에피택셜 S/D 피처의 측벽 상에 배치되고 상기 격리 피처의 상단 표면으로부터 측정된 제1 높이를 갖는 제1 핀 스페이서를 포함함 -;
상기 제2 핀 위의 제2 디바이스 - 상기 제2 디바이스는,
상기 제2 핀의 제2 채널 영역과 결합된 제2 게이트 스택;
상기 제2 채널 영역의 양측 상에 배치된 제2 에피택셜 S/D 피처; 및
상기 제2 에피택셜 S/D 피처의 측벽 상에 배치되고 상기 제1 높이보다 큰, 상기 격리 피처의 상단 표면으로부터 측정된 제2 높이를 갖는 제2 핀 스페이서를 포함함 -; 및
상기 제1 디바이스 및 상기 제2 디바이스 위에 있고 상기 제2 에피택셜 S/D 피처들을 분리하는 층간 유전체(inter-layer dielectric; ILD) 층
을 포함하는, 반도체 구조물.
17. 제16항에 있어서,
상기 제1 디바이스는 논리 디바이스이고 상기 제2 디바이스는 메모리 디바이스인 것인, 반도체 구조물.
18. 제16항에 있어서,
상기 제1 에피택셜 S/D 피처의 상단 표면은 상기 제1 핀의 상단 표면 위에 있는 것인, 반도체 구조물.
19. 제16항에 있어서,
상기 제1 에피택셜 S/D 피처의 하단 표면은 상기 제2 에피택셜 S/D 피처의 하단 표면 아래에 있는 것인, 반도체 구조물.
20. 제16항에 있어서, 상기 제1 에피택셜 S/D 피처의 폭은 상기 핀 높이보다 큰 것인, 반도체 구조물.

Claims (10)

  1. 방법에 있어서,
    제1 디바이스 영역 및 제2 디바이스 영역을 갖는 기판을 제공하는 단계;
    상기 제1 디바이스 영역에 제1 반도체 핀(semiconductor fin)을 그리고 상기 제2 디바이스 영역에 제2 반도체 핀을 형성하는 단계;
    상기 기판 위에 스페이서층을 형성하는 단계 - 상기 스페이서층의 제1 부분은 상기 제1 반도체 핀 위에 형성되고 상기 스페이서층의 제2 부분은 상기 제2 반도체 핀 위에 형성됨 -;
    상기 스페이서층의 상기 제2 부분에 대해 상기 스페이서층의 상기 제1 부분을 리세싱하기 위해 제1 에칭 프로세스를 수행하여, 상기 제1 반도체 핀의 측벽 상에 제1 핀 스페이서들을 형성하는 단계;
    상기 제1 핀 스페이서들 사이에 제1 소스/드레인(source/drain; S/D) 리세스를 형성하기 위해 상기 제1 반도체 핀을 에칭하는 단계;
    상기 제1 S/D 리세스에 제1 에피택셜 S/D 피처를 형성하는 단계;
    상기 제1 에피택셜 S/D 피처를 형성한 후, 상기 스페이서층의 상기 제1 부분에 대해 상기 스페이서층의 상기 제2 부분을 리세싱하기 위해 제2 에칭 프로세스를 수행하여, 상기 제2 반도체 핀의 측벽 상에 제2 핀 스페이서들을 형성하는 단계 - 상기 제2 핀 스페이서는 상기 제1 핀 스페이서의 높이보다 더 큰 높이로 형성됨 -;
    상기 제2 핀 스페이서들 사이에 제2 S/D 리세스를 형성하기 위해 상기 제2 반도체 핀을 에칭하는 단계; 및
    상기 제2 S/D 리세스에 제2 에피택셜 S/D 피처를 형성하는 단계
    를 포함하고, 상기 제2 에피택셜 S/D 피처는 상기 제1 에피택셜 S/D 피처의 크기보다 작은 크기로 형성되고,
    상기 제2 핀 스페이서들을 형성하는 단계는, 주기적으로 상기 스페이서층의 제2 부분을 리세싱하고 상기 제2 반도체 핀 위에 에칭 부산물을 재퇴적하는 것을 포함하는 것인, 방법.
  2. 제1항에 있어서, 상기 스페이서층의 상기 제1 부분을 에칭하는 것은,
    상기 스페이서층의 상기 제1 부분을 노출시키지만 상기 스페이서층의 상기 제2 부분은 노출시키지 않도록 패터닝된 포토레지스트층을 형성하는 것;
    상기 제1 에칭 프로세스를 수행하는 것; 및
    상기 제1 에피택셜 S/D 피처를 형성한 후 그리고 상기 제2 에칭 프로세스를 수행하기 전에, 상기 기판으로부터 상기 패터닝된 포토레지스트층을 제거하는 것
    을 포함하는 것인, 방법.
  3. 제2항에 있어서, 상기 패터닝된 포토레지스트층은 제1 패터닝된 포토레지스트층이고, 상기 스페이서층의 상기 제2 부분을 에칭하는 것은,
    상기 스페이서층의 상기 제2 부분을 노출시키지만 상기 스페이서층의 상기 제1 부분은 노출시키지 않도록 제2 패터닝된 포토레지스트층을 형성하는 것;
    상기 제2 에칭 프로세스를 수행하는 것; 및
    상기 제2 에피택셜 S/D 피처를 형성한 후, 상기 제2 패터닝된 포토레지스트층을 제거하는 것
    을 포함하는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 에칭 프로세스를 수행하는 것은 상기 제1 에칭 프로세스의 바이어스 전력(bias power)을 조정하는 것을 포함하는 것인, 방법.
  5. 제4항에 있어서,
    상기 제2 에칭 프로세스를 수행하는 것은 에천트를 간헐적으로(intermittently) 도포하는 것을 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 제2 핀 스페이서들의 상단 표면들은 상기 제1 핀 스페이서들의 상단 표면들보다 상대적으로 평평한 프로파일을 갖는 것인, 방법.
  7. 방법에 있어서,
    반도체 기판의 제1 영역으로부터 돌출된 제1 핀 및 제2 핀을 형성하는 단계;
    상기 반도체 기판의 제2 영역으로부터 돌출된 제3 핀을 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀 위에 제1 더미 게이트 스택을 그리고 상기 제3 핀 위에 제2 더미 게이트 스택을 형성하는 단계;
    상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택 위에 유전체층을 퇴적하는 단계;
    상기 제1 핀 및 상기 제2 핀 위에 제1 소스/드레인(S/D) 피처를 형성하는 단계 - 상기 제1 소스/드레인(S/D) 피처를 형성하는 단계는,
    상기 제1 핀 및 상기 제2 핀의 측벽 상의 상기 유전체층의 일부를 제거하기 위해 제1 에칭 프로세스를 수행하여, 제1 높이를 갖는 제1 핀 측벽(fin sidewall; FSW) 스페이서들을 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀을 리세싱하는 단계; 및
    상기 제1 S/D 피처를 성장시키기 위해 제1 에피택셜 프로세스를 수행하여, 상기 리세싱된 제1 핀 및 제2 핀을 병합하는 단계를 포함함 -;
    상기 제3 핀 위에 제2 S/D 피처를 형성하는 단계 - 상기 제2 S/D 피처를 형성하는 단계는,
    상기 제1 S/D 피처를 형성한 후, 상기 제3 핀의 측벽 상의 상기 유전체층의 일부를 제거하기 위해 제2 에칭 프로세스를 수행하여, 제2 높이를 갖는 제2 FSW 스페이서들을 형성하는 단계 - 상기 제2 높이는 상기 제1 높이보다 더 크고, 상기 제1 에칭 프로세스 및 상기 제2 에칭 프로세스는 동일한 에천트를 사용함 -;
    상기 제3 핀을 리세싱하는 단계; 및
    상기 제2 FSW 스페이서들 사이에서 상기 제2 S/D 피처를 성장시키기 위해 제2 에피택셜 프로세스를 수행하는 단계를 포함함 -; 및
    상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택을 금속 게이트 스택으로 대체하는 단계
    를 포함하고,
    상기 제2 FSW 스페이서들을 형성하는 단계는, 주기적으로 상기 유전체층의 부분을 리세싱하고 상기 제3 핀 위에 에칭 부산물을 재퇴적하는 것을 포함하는, 방법.
  8. 반도체 구조물에 있어서,
    반도체 기판으로부터 연장되는 제1 핀 및 제2 핀;
    상기 반도체 기판 위에 배치되어 상기 제1 핀과 상기 제2 핀을 분리하는 격리 피처(isolation features) - 상기 제1 핀 및 상기 제2 핀은 상기 격리 피처의 상단 표면으로부터 측정된 핀 높이를 가짐 -;
    상기 제1 핀 위의 제1 디바이스 - 상기 제1 디바이스는,
    상기 제1 핀의 제1 채널 영역과 결합된(engaged) 제1 게이트 스택;
    상기 제1 채널 영역의 양측(opposite sides) 상에 배치되고 상기 제1 핀과 함께 병합되는 제1 에피택셜 소스/드레인(S/D) 피처; 및
    상기 제1 에피택셜 S/D 피처의 측벽 상에 배치되고 상기 격리 피처의 상단 표면으로부터 측정된 제1 높이를 갖는 제1 핀 스페이서를 포함함 -;
    상기 제2 핀 위의 제2 디바이스 - 상기 제2 디바이스는,
    상기 제2 핀의 제2 채널 영역과 결합된 제2 게이트 스택;
    상기 제2 채널 영역의 양측 상에 배치된 제2 에피택셜 S/D 피처; 및
    상기 제2 에피택셜 S/D 피처의 측벽 상에 배치되고 상기 제1 높이보다 큰, 상기 격리 피처의 상단 표면으로부터 측정된 제2 높이를 갖는 제2 핀 스페이서를 포함함 -; 및
    상기 제1 디바이스 및 상기 제2 디바이스 위에 있고 상기 제2 에피택셜 S/D 피처들을 분리하는 층간 유전체(inter-layer dielectric; ILD) 층
    을 포함하고,
    상기 제2 핀 스페이서는 리세싱 및 재퇴적 프로세스의 주기적인 반복에 의해 형성되어, 상기 제2 핀 스페이서의 상단 표면이 상기 제1 핀 스페이서의 상단 표면보다 상대적으로 평평한 프로파일을 갖는, 반도체 구조물.
  9. 제8항에 있어서,
    상기 제1 디바이스는 논리 디바이스이고 상기 제2 디바이스는 메모리 디바이스인 것인, 반도체 구조물.
  10. 제8항에 있어서, 상기 제1 에피택셜 S/D 피처의 폭은 상기 핀 높이보다 큰 것인, 반도체 구조물.
KR1020210104023A 2020-08-14 2021-08-06 반도체 디바이스 내의 소스 피처 및 드레인 피처의 형성 KR102638129B1 (ko)

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