DE102021104811A1 - Ätzprofilsteuerung für eine gate-kontaktöffnung - Google Patents

Ätzprofilsteuerung für eine gate-kontaktöffnung Download PDF

Info

Publication number
DE102021104811A1
DE102021104811A1 DE102021104811.7A DE102021104811A DE102021104811A1 DE 102021104811 A1 DE102021104811 A1 DE 102021104811A1 DE 102021104811 A DE102021104811 A DE 102021104811A DE 102021104811 A1 DE102021104811 A1 DE 102021104811A1
Authority
DE
Germany
Prior art keywords
gate
etch
oxidized
layer
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021104811.7A
Other languages
English (en)
Inventor
Te-Chih Hsiung
Yi-Chun Chang
Jyun-De Wu
Yi-Chen Wang
Yuan-Tien Tu
Huan-Just Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021104811A1 publication Critical patent/DE102021104811A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

Ein Verfahren umfasst das Bilden einer Gatestruktur über einem Halbleitersubstrat; das Bilden einer Ätzstoppschicht über der Gatestruktur und einer ILD-Schicht über der Ätzstoppschicht; das Durchführen eines ersten Ätzprozesses, um eine Gate-Kontaktöffnung zu bilden, die sich durch die ILD-Schicht in die Ätzstoppschicht erstreckt, so dass eine Seitenwand der Ätzstoppschicht in der Gate-Kontaktöffnung freigelegt wird; das Oxidieren der freigelegten Seitenwand der Ätzstoppschicht; das Durchführen eines zweiten Ätzprozesses zum Vertiefen der Gate-Kontaktöffnung nach dem Oxidieren der freigelegten Seitenwand der Ätzstoppschicht; und das Bilden eines Gate-Kontakts in der vertieften Gate-Kontaktöffnung.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung mit der Nummer 63/084,722 , eingereicht am 29. September 2020, die hierin durch Bezugnahme aufgenommen ist.
  • HINTERGRUND
  • Technische Fortschritte bei IC-Materialien und -Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen als die vorangehende Generation aufweist. Mit fortschreitender IC-Entwicklung hat sich die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen pro Chipfläche) im Allgemeinen erhöht, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile durch Verbessern der Produktionseffizienz und Senken der zugehörigen Kosten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 bis 20B veranschaulichen perspektivische Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung einer integrierten Schaltungsstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 21-24 veranschaulichen beispielhafte Querschnittsansichten verschiedener Stufen zur Herstellung einer integrierten Schaltungsstruktur gemäß einigen anderen Ausführungsformen der vorliegenden Offenbarung.
    • 25 bis 43B veranschaulichen perspektivische Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung einer integrierten Schaltungsstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 44-47 veranschaulichen beispielhafte Querschnittsansichten verschiedener Stufen zur Herstellung einer integrierten Schaltungsstruktur gemäß einigen anderen Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden. Wie vorliegend verwendet, bedeuten „circa“, „ungefähr“, „näherungsweise“ oder „im Wesentlichen“ im Allgemeinen innerhalb von 20 Prozent oder innerhalb von 10 Prozent oder innerhalb von 5 Prozent eines angegebenen Werts bzw. Bereichs. Die vorliegend angegebenen numerischen Größen sind Näherungen; dies bedeutet, dass die Begriffe „circa“, „ungefähr“, „näherungsweise“ und „im Wesentlichen“ angenommen werden können, wenn sie nicht ausdrücklich angegeben sind.
  • Die vorliegende Offenbarung betrifft allgemein integrierte Schaltungsstrukturen und Verfahren zur Bildung derselben und insbesondere die Herstellung von Transistoren (z. B. Fin-Feldeffekttransistoren (FinFETs), Gate-all-around-Transistoren (GAA-Transistoren)) und Gate-Kontakten über den Gatestrukturen der Transistoren. Es sei auch angemerkt, dass die vorliegende Offenbarung Ausführungsformen in Form von Multi-Gate-Transistoren präsentiert. Die Multi-Gate-Transistoren umfassen solche Transistoren, deren Gatestrukturen auf mindestens zwei Seiten eines Kanalbereichs gebildet sind. Diese Multi-Gate-Bauelemente können ein p-Metalloxid-Halbleiterbauelement oder ein n-Metalloxid-Halbleiterbauelement umfassen. Wegen ihrer finnenartigen Struktur können hierin spezifische Beispiele als FinFETs vorgestellt und als solche bezeichnet werden. Ein FinFET hat eine Gatestruktur (die beispielsweise einen oberen Abschnitt eines Kanalbereichs in einer Halbleiterfinne umgibt), die auf drei Seiten eines Kanalbereichs gebildet ist. Ausführungsformen einer Art von Multi-Gate-Transistor, die als GA-Bauelement bezeichnet wird, werden hierin ebenfalls vorgestellt. Ein GAA-Bauelement umfasst irgendein Bauelement, dessen Gatestruktur oder ein Abschnitt davon an vier Seiten (z. B. um einen Abschnitt eines Kanalbereichs) eines Kanalbereichs gebildet ist. Die hierin präsentierten Bauelemente umfassen auch Ausführungsformen mit Kanalbereichen, die in einem Nanoschichtkanal (Nanoschichtkanälen), einem Nanodrahtkanal (Nanodrahtkanälen) und/oder anderer geeigneter Kanalkonfigurationen angeordnet sind.
  • Nach Abschluss einer Front-End-of-Line-Verarbeitung (FEOL-Verarbeitung) zum Herstellen von Transistoren werden Gate-Kontakte über den Gatestrukturen der Transistoren gebildet. Das Bilden der Gate-Kontakte umfasst allgemein das Abscheiden einer dielektrischen Zwischenschicht (ILD) über Gate-Dielektrikum-Abdeckungen, die Gatestrukturen mit hohem k-Wert/Metall (HKMG-Strukturen) bedecken, das Bilden von Gate-Kontaktöffnungen, die sich durch die ILD-Schicht und die Gate-Dielektrikum-Abdeckungen erstrecken, unter Verwendung eines oder mehrerer Ätzprozesse, und dann das Abscheiden einer oder mehrerer Metallschichten in den Gate-Kontaktöffnungen, um als Gate-Kontakte zu dienen. In einigen Ausführungsformen wird vor der Bildung der ILD-Schicht eine zusätzliche Ätzstoppschicht (auch als Zwischenkontaktätzstoppschicht (MCESL) bezeichnet) über den dielektrischen Gate-Abdeckungen überdeckend gebildet. Die MCSEL hat eine andere Ätzselektivität als die ILD-Schicht, so dass die MCSEL den Ätzprozess des Ätzens durch die ILD-Schicht verlangsamen kann.
  • Nachdem die Gate-Kontaktöffnungen durch die ILD-Schicht geätzt sind, wird ein weiterer Ätzprozess (manchmal als ein LRM-Ätzen bezeichnet, da die MCSEL und die dielektrischen Gate-Abdeckungen in Kombination als eine Auskleidung über den oberen Flächen der Gatestrukturen dienen können) durchgeführt, um die MCESL und die dielektrischen Gate-Abdeckungen zu durchbrechen. Jedoch kann das LRM-Ätzen zu einem lateralen Ätzen in der MCESL und/oder in den dielektrischen Gate-Abdeckungen führen. Dies liegt daran, dass die Ätzdauer des LRM-Ätzens gesteuert wird, um einen ausreichenden Ätzbetrag zu ermöglichen, der die MCESL und die dielektrischen Gate-Abdeckungen jeder Zielposition in dem gesamten Wafer durchdringen kann. Das seitliche Ätzen vergrößert jedoch die seitlichen Abmessungen der Gate-Kontaktöffnungen in der MCESL und/oder den dielektrischen Gate-Abdeckungen, was in einem gebogenen Profil in den Gate-Kontaktöffnungen in der MCESL und/oder den dielektrischen Gate-Abdeckungen resultiert, was wiederum zu einem erhöhten Risiko führen kann, dass ein Leckstrom (z.B. ein Leckstrom von Gate-Kontakten zu Source-/Drain-Kontakten) verursacht wird. Somit stellt die vorliegende Offenbarung in verschiedenen Ausführungsformen eine zusätzliche Plasmabehandlung für die Seitenwandoxidation auf der MCESL und/oder den dielektrischen Gate-Abdeckungen bereit. Da die Seitenwandoxidation einen oxidierten Bereich in der MCESL und/oder den dielektrischen Gate-Abdeckungen mit einer anderen Materialzusammensetzung und somit eine andere Ätzselektivität als der nicht-oxidierte Bereich in der MCESL und/oder den dielektrischen Gate-Abdeckungen erzeugt, ermöglicht der oxidierte Bereich in der MCESL und/oder den dielektrischen Gate-Abdeckungen das Unterdrücken oder Verlangsamen des lateralen Ätzens während des Durchdringens der MCESL und/oder der dielektrischen Gate-Abdeckungen, was wiederum zu einem reduzierten Risiko von Leckstrom führt.
  • 1 bis 20B veranschaulichen perspektivische Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung einer integrierten Schaltungsstruktur 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Gemäß einigen beispielhaften Ausführungsformen können die gebildeten Transistoren einen p-Transistor (z. B. einen p-FinFET) und einen n-Transistor (z. B. einen n-FinFET) umfassen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den in 1-20B gezeigten Prozessen bereitgestellt werden können und einige der unten beschriebenen Vorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Verfahrensschritte/Prozesse kann vertauschbar sein.
  • 1 veranschaulicht eine perspektivische Ansicht einer Ausgangsstruktur. Die Ausgangsstruktur weist ein Substrat 12 auf. Das Substrat 12 kann ein Halbleitersubstrat (das in einigen Ausführungsformen auch als Wafer bezeichnet wird) sein, welches ein Siliziumsubstrat, ein Siliziumgermaniumsubstrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat sein kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Substrat 12 ein Bulk-Siliziumsubstrat und eine Epitaxie-Silizium-Germanium-Schicht (Epitaxie-SiGe-Schicht) oder eine Germaniumschicht (wobei kein Silizium vorhanden ist) über dem Bulk-Siliziumsubstrat. Das Substrat 12 kann mit einer p-Verunreinigung oder einer n-Verunreinigung dotiert sein. Isolationsbereiche 14, wie etwa Flachgrabenisolationsbereiche (Shallow Trench Isolation regions, STI-Bereiche), können so gebildet werden, dass sie sich in das Substrat 12 erstrecken. Die Abschnitte des Substrats 12 zwischen benachbarten STI-Bereichen 14 werden als Halbleiterstreifen 102 bezeichnet.
  • Die STI-Bereiche 14 können ein Auskleidungsoxid (nicht gezeigt) aufweisen. Das Auskleidungsoxid kann aus einem thermischen Oxid gebildet sein, das durch eine thermische Oxidation einer Oberflächenschicht des Substrats 12 gebildet wird. Das Auskleidungsoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die zum Beispiel unter Verwendung von Atomlagenabscheidung (ALD), chemischer Gasphasenabscheidung mit Plasma mit hoher Dichte (HDPCVD) oder chemischer Gasphasenabscheidung (CVD) gebildet wird. Die STI-Bereiche 14 können auch ein dielektrisches Material über dem Auskleidungsoxid umfassen, und das dielektrische Material kann unter Verwendung einer fließfähigen chemischen Gasphasenabscheidung (FCVD), Schleuderbeschichten oder dergleichen gebildet sein.
  • Unter Bezugnahme auf 2 sind die STI-Bereiche 14 ausgespart, so dass die oberen Abschnitte der Halbleiterstreifen 102 höher als die oberen Flächen der benachbarten STI-Bereiche 14 vorstehen, um hervorstehende Finnen 104 zu bilden. Das Ätzen kann unter Verwendung eines Trockenätzprozesses ausgeführt werden, in dem NH3 und NF3 als Ätzgase verwendet werden. Während des Ätzprozesses kann Plasma erzeugt werden. Argon kann ebenfalls enthalten sein. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Aussparen der STI-Bereiche 14 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann beispielsweise verdünntes HF umfassen.
  • In den oben veranschaulichten beispielhaften Ausführungsformen können die Finnen durch ein beliebiges geeignetes Verfahren strukturiert werden. Die Finnen können zum Beispiel unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen sind bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie- und selbstausrichtende Prozesse kombiniert, was die Herstellung von Strukturen mit kleineren Abmessungen ermöglicht als beispielsweise unter Verwendung eines einzigen direkten Fotolithografieprozesses erreichbar ist. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter bzw. Dorne können dann verwendet werden, um die Finnen zu strukturieren.
  • Die Materialien der vorstehenden Finnen 104 können auch durch Materialien ersetzt werden, die sich von jenem des Substrats 12 unterscheiden. Wenn zum Beispiel die vorstehenden Finnen 104 für n-Transistoren verwendet werden, können die vorstehenden Finnen 104 aus Si, SiP, SiC, SiPC oder einem III-V-Verbundhalbleiter, wie InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder dergleichen gebildet sein. Wenn andererseits die vorstehenden Finnen 104 für p-Transistoren verwendet werden, können die vorstehenden Finnen 104 aus Si, SiGe, SiGeB, Ge oder einem III-V-Verbundhalbleiter, wie InSb, GaSb, InGaSb oder dergleichen gebildet sein.
  • Unter Bezugnahme auf 3A und 3B werden Dummy-Gatestrukturen 106 auf den oberen Flächen und den Seitenwänden der vorstehenden Finnen 104 gebildet. 3B veranschaulicht eine Querschnittsansicht von einer vertikalen Ebene, die die Linie B-B in 3A enthält. Die Bildung der Dummy-Gatestrukturen 106 umfasst eine sequentielle Abscheidung einer Gate-Dielektrikum-Schicht und einer Dummy-Gate-Elektrodenschicht über den Finnen 104, gefolgt von einem Strukturieren der Gate-Dielektrikum-Schicht und der Dummy-Gate-Elektrodenschicht. Als Ergebnis der Strukturierung weist die Dummy-Gatestruktur 106 eine Gate-Dielektrikum-Schicht 108 und eine Dummy-Gate-Elektrode 110 über der Gate-Dielektrikum-Schicht 108 auf. Die Gate-Dielektrikum-Schichten 108 können eine beliebige akzeptable Dielektrikumschicht, z. B. Siliziumoxid, Siliziumnitrid, dergleichen oder eine Kombination davon sein und können unter Verwendung beliebiger akzeptabler Prozesse, z. B. thermische Oxidation, ein rotierender Prozess, CVD, oder dergleichen gebildet werden. Die Dummy-Gate-Elektroden 110 können eine beliebige akzeptable Elektrodenschicht sein, die zum Beispiel Polysilizium, Metall oder dergleichen oder eine Kombination davon umfasst. Die Gate-Elektrodenschicht kann durch einen beliebigen akzeptablen Abscheidungsprozess, wie zum Beispiel CVD, plasmaunterstützte CVD (PECVD) oder dergleichen abgeschieden werden. Jede der Dummy-Gatestrukturen 106 überspannt eine einzelne oder mehrere vorstehende Finnen 104. Die Dummy-Gatestrukturen 106 können Längsrichtungen aufweisen, die senkrecht zu den Längsrichtungen der jeweiligen vorstehenden Finnen 104 sind.
  • Eine Maskenstruktur kann über der Dummy-Gate-Elektrodenschicht gebildet werden, um das Strukturieren zu unterstützen. In einigen Ausführungsformen weist eine Hartmaskenstruktur untere Masken 112 über einer Deckschicht aus Polysilizium und obere Masken 114 über den unteren Masken 112 auf. Die Hartmaskenstruktur ist aus einer oder mehreren Schichten aus S1O2, SiCN, SiON, Al2O3, SiN oder anderen geeigneten Materialien hergestellt. In bestimmten Ausführungsformen umfassen die unteren Masken 112 Siliziumnitrid und umfassen die oberen Masken 114 Siliziumoxid. Die Dummy-Elektrodenschicht wird als Dummy-Gate-Elektroden 110 strukturiert, indem die Maskenstruktur als Ätzmaske verwendet wird, und die überdeckende Gate-Dielektrikum-Schicht wird als Gate-Dielektrikum-Schichten 108 strukturiert.
  • Als nächstes werden, wie in 4 veranschaulicht ist, Gate-Abstandshalter 116 auf Seitenwänden der Dummy-Gatestrukturen 106 gebildet. In einigen Ausführungsformen des Gate-Abstandshalter-Bildungsschritts wird eine Abstandshaltermaterialschicht auf dem Substrat 12 abgeschieden. Die Abstandshaltermaterialschicht kann eine konformale Schicht sein, die dann zurückgeätzt wird, um die Gate-Seitenwand-Abstandhalter 116 zu bilden. In einigen Ausführungsformen umfasst die Abstandshaltermaterialschicht mehrere Schichten, zum Beispiel eine erste Abstandshalterschicht 118 und eine zweite Abstandshalterschicht 120, die über der ersten Abstandshalterschicht 118 gebildet ist. Die erste und die zweite Abstandshalterschicht 118 und 120 sind jeweils aus einem geeigneten Material, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, SiCN, Siliziumoxycarbid, SiOCN und/oder Kombinationen davon, hergestellt. Beispielhaft und nicht einschränkend können die erste und die zweite Abstandshalterschicht 118 und 120 durch sequentielle Abscheidung von zwei verschiedenen dielektrischen Materialien auf den Dummy-Gatestrukturen 106 unter Verwendung von Prozessen wie etwa eines CVD-Prozesses, eines Subdruck-CVD-Prozesses (SACVD-Prozesses), eines fließfähigen CVD-Prozesses, eines ALD-Prozesses, eines PVD-Prozesses oder eines anderen geeigneten Prozesses gebildet werden. Dann wird ein anisotroper Ätzprozess an den abgeschiedenen Abstandshalterschichten 118 und 120 durchgeführt, um Abschnitte der Finnen 104 freizulegen, die nicht von den Dummy-Gatestrukturen 106 bedeckt sind (z. B. in Source-/Drain-Bereichen der Finnen 104). Abschnitte der Abstandshalterschichten 116 und 118, die direkt über den Dummy-Gatestrukturen 106 liegen, können durch den anisotropen Ätzprozess vollständig entfernt werden. Abschnitte der Abstandshalterschichten 118 und 120 auf Seitenwänden der Dummy-Gatestrukturen 106 können verbleiben, was Gate-Seitenwand-Abstandshalter bildet, die der Einfachheit halber als Gate-Abstandshalter 116 bezeichnet werden. In einigen Ausführungsformen ist die erste Abstandshalterschicht 118 aus Siliziumoxid mit einer niedrigeren dielektrischen Konstante als Siliziumnitrid gebildet und ist die zweite Abstandshalterschicht 120 aus Siliziumnitrid mit einem höheren Ätzwiderstand gegenüber einer nachfolgenden Ätzverarbeitung (z. B. Ätzen von Source-/Drain-Aussparungen in der Finne 104) als Siliziumoxid gebildet. In einigen Ausführungsformen können die Gate-Seitenwand-Abstandshalter 116 verwendet werden, um anschließend gebildete dotierte Bereiche zu verschieben, wie etwa Source-/Drain-Bereiche. Die Gate-Abstandshalter 116 können ferner verwendet werden, um das Profil der Source-/Drain-Bereiche zu entwerfen oder zu modifizieren.
  • In 5 werden nach der Beendigung der Bildung der Gate-Seitenwand-Abstandshalter 116 Source-/Drain-Strukturen 122 von Source-/Drain-Bereichen der Finne 104 gebildet, die nicht von den Dummy-Gatestrukturen 106 und den Gate-Seitenwand-Abstandshaltern 116 bedeckt sind. In einigen Ausführungsformen umfasst das Bilden der Source-/Drain-Strukturen 122 das Aussparen der Source-/Drain-Bereiche der Finne 104, gefolgt vom epitaxialen Züchten von Halbleitermaterialien in den ausgesparten Source-/Drain-Bereichen der Finne 104.
  • Die Source-/Drain-Bereiche der Finne 104 können unter Verwendung einer geeigneten selektiven Ätzverarbeitung ausgespart werden, die die Halbleiterfinne 104 angreift, aber die Gate-Abstandshalter 116 und die oberen Masken 114 der Dummy-Gatestrukturen 106 kaum angreift. Beispielsweise kann das Aussparen der Halbleiterfinne 104 durch ein chemisches Trockenätzen mit einer Plasmaquelle und einem Ätzgas durchgeführt werden. Die Plasmaquelle kann ein induktiv gekoppeltes Plasmaätzen (ICR-Ätzen), ein transformatorgekoppeltes Plasmaätzen (TCP-Ätzen), ein Elektronenzyklotronresonanzätzen (ECR-Ätzen), ein reaktives Ionenätzen (RIE) oder dergleichen sein, und das Ätzgas kann Fluor, Chlor, Brom, Kombinationen davon oder dergleichen sein, welches die Halbleiterfinne 104 mit einer schnelleren Ätzrate als die Gate-Abstandshalter 116 und die oberen Masken 114 der Dummy-Gatestrukturen 106 ätzt. In einigen anderen Ausführungsformen kann das Aussparen der Halbleiterfinne 104 durch eine nasschemische Ätzung, etwa durch eine Ammoniumperoxidmischung (APM), NH4OH, Tetramethylammoniumhydroxid (TMAH), Kombinationen davon oder dergleichen durchgeführt werden, welche die Halbleiterfinne 104 mit einer schnelleren Ätzrate als die Gate-Abstandshalter 116 und die oberen Masken 114 der Dummy-Gatestrukturen 106 ätzt. In einigen anderen Ausführungsformen kann das Aussparen der Halbleiterfinne 104 durch eine Kombination von einem trockenchemischen Ätzen und einem nasschemischen Ätzen durchgeführt werden.
  • Sobald Aussparungen in den Source-/Drain-Bereichen der Finne 104 erzeugt sind, werden epitaxiale Source-/Drain-Strukturen 122 in den Source-/Drain-Aussparungen in der Finne 104 gebildet, indem ein oder mehrere Epitaxie-Prozesse oder epitaxiale Prozesse (Epi-Prozesse) verwendet werden, die ein oder mehrere epitaxiale Materialien auf der Halbleiterfinne 104 bereitstellen. Die Gate-Abstandshalter 116 begrenzen das eine oder die mehreren epitaxialen Materialien auf die Source-/Drain-Bereiche in der Finne 104 während des epitaxialen Züchtungsprozesses. In einigen Ausführungsformen unterscheiden sich die Gitterkonstanten der Epitaxiestrukturen 122 von der Gitterkonstante der Halbleiterfinne 104, so dass der Kanalbereich in der Finne 104 und zwischen den Epitaxiestrukturen 122 durch die Epitaxiestrukturen 122 gespannt oder beansprucht werden kann, um die Trägerbeweglichkeit des Halbleiterbauelements zu verbessern und die Leistung des Bauelements zu erhöhen. Die Epitaxieprozesse umfassen CVD-Abscheidungstechniken (z. B. PECVD, Gasphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, welche mit der Zusammensetzung der Halbleiterfinne 104 in Wechselwirkung treten.
  • In einigen Ausführungsformen können die epitaxialen Source-/Drain-Strukturen 122 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP oder ein anderes geeignetes Material umfassen. Die epitaxialen Source-/Drain-Strukturen 122 können während des epitaxialen Prozesses in situ dotiert werden, indem Dotiermittel eingeführt werden, die p-Dotiermittel, wie etwa Bor oder BF2; n-Dotiermittel, wie etwa Phosphor oder Arsen; und/oder andere geeignete Dotiermittel, einschließlich Kombinationen davon, umfassen. Falls die epitaxialen Source-/Drain-Strukturen 122 nicht in-situ dotiert werden, wird ein Implantationsprozess (d. h. ein Übergangsimplantationsprozess) durchgeführt, um die epitaxialen Source-/Drain-Strukturen 122 zu dotieren. In einigen beispielhaften Ausführungsformen umfassen die epitaxialen Source-/Drain-Strukturen 122 in einem n-Transistor SiP, während diejenigen in einem p-Typ GeSnB und/oder SiGeSnB umfassen. In Ausführungsformen mit unterschiedlichen Bauelementtypen kann eine Maske, wie ein Fotolack, über n-Bauelementbereichen gebildet werden, während p-Bauelementbereiche freigelegt werden, und können epitaxiale p-Strukturen auf den freigelegten Finnen 104 in den p-Bauelementbereichen gebildet werden. Die Maske kann dann entfernt werden. Danach kann eine Maske, wie etwa ein Fotolack, über dem p-Bauelementbereich gebildet werden, während die n-Bauelementbereiche freigelegt werden, und können epitaxiale n-Strukturen auf den freigelegten Finnen 104 in dem n-Bauelementbereich gebildet werden. Die Maske kann dann entfernt werden.
  • Sobald die epitaxialen Source-/Drain-Strukturen 122 gebildet worden sind, kann ein Temperprozess durchgeführt werden, um die p-Dotiermittel oder die n-Dotiermittel in den epitaxialen Source-/Drain-Strukturen 122 zu aktivieren. Der Temperprozess kann beispielsweise ein schnelles thermisches Tempern (RTA), ein Lasertempern, ein thermisches Millisekundentempern (MSA) oder dergleichen sein.
  • Als nächstes wird in 6 eine dielektrische Zwischenschicht (ILD) 126 auf dem Substrat 12 gebildet. In einigen Ausführungsformen wird optional eine Kontaktätzstoppschicht (CESL) 124 vor der Bildung der ILD-Schicht 126 gebildet. In einigen Beispielen weist die CESL 124 eine Siliziumnitridschicht, eine Siliziumoxidschicht, eine Siliziumoxynitridschicht und/oder andere geeignete Materialien mit einer anderen Ätzselektivität als die ILD-Schicht 126 auf. Die CESL 124 kann durch einen plasmaunterstützten chemischen Gasphasenabscheidungsprozess (PECVD-Prozess) und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. In einigen Ausführungsformen weist die ILD-Schicht 126 Materialien, wie beispielsweise Tetraethylorthosilikatoxid (TEOS-Oxid), undotiertes Silikatglas oder dotiertes Siliziumoxid, wie beispielsweise Borphosphorsilikatglas (BPSG), Quarzglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien mit einer anderen Ätzselektivität als die CESL 124 auf. Die ILD-Schicht 126 kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik abgeschieden werden. In einigen Ausführungsformen kann der Wafer nach der Bildung der ILD-Schicht 126 einem Prozess mit hohem Wärmebudget unterzogen werden, um die ILD-Schicht 126 zu tempern.
  • In einigen Beispielen kann nach dem Bilden der ILD-Schicht 126 ein Planarisierungsprozess durchgeführt werden, um überschüssige Materialien der ILD-Schicht 126 zu entfernen. Zum Beispiel umfasst ein Planarisierungsprozess einen chemisch-mechanischen Planarisierungsprozess (CMP-Prozess), der Abschnitte der ILD-Schicht 126 (und der CESL-Schicht, falls vorhanden), die über den Dummy-Gatestrukturen 106 liegen, entfernt. In einigen Ausführungsformen entfernt der CMP-Prozess auch die Hartmaskenschichten 112, 114 (wie in 5 gezeigt) und legt die Dummy-Gate-Elektroden 110 frei.
  • Als nächstes werden, wie in 7 veranschaulicht, die verbleibenden Dummy-Gatestrukturen 106 entfernt, was zu Gate-Gräben GT1 zwischen entsprechenden Gate-Seitenwand-Abstandshaltern 116 führt. Die Dummy-Gatestrukturen 106 werden unter Verwendung eines selektiven Ätzprozesses (z. B. eines selektiven Trockenätzens, eines selektiven Nassätzens oder einer Kombination davon) entfernt, der Materialien in den Dummy-Gatestrukturen 106 mit einer schnelleren Ätzrate als andere Materialien (z. B. die Gate-Seitenwand-Abstandshalter 116, die CESL 124 und/oder die ILD-Schicht 126) ätzt.
  • Danach werden jeweils Ersatz-Gatestrukturen 130 in den Gate-Gräben GT1 gebildet, wie in 8 veranschaulicht. Die Gatestrukturen 130 können die endgültigen Gates der FinFETs sein. Die endgültigen Gatestrukturen können jeweils ein Stapel von Gates mit hohem k-Wert/Metall (HKMG) sein, obwohl auch andere Zusammensetzungen möglich sind. In einigen Ausführungsformen bildet jede der Gatestrukturen 130 das Gate, das mit den drei Seiten des Kanalbereichs assoziiert ist, der von der Finne 104 zur Verfügung gestellt wird. Mit anderen Worten umgibt jede der Gatestrukturen 130 die Finne 104 auf drei Seiten. In verschiedenen Ausführungsformen weist die Gatestruktur 130 mit hohem k-Wert/Metall eine Gate-Dielektrikum-Schicht 132, die den Gate-Gräben GT1 auskleidet, eine Austrittsarbeitsmetallschicht 134, die über der Gate-Dielektrikum-Schicht 132 gebildet ist, und ein Füllmetall 136, das über der Austrittsarbeitsmetallschicht 134 gebildet ist und einen Rest der Gate-Gräben GT1 füllt, auf. Die Gate-Dielektrikum-Schicht 132 umfasst eine Grenzflächenschicht (beispielsweise eine Siliziumoxidschicht) und eine Gate-Dielektrikum-Schicht mit hohem k-Wert über der Grenzflächenschicht. Gate-Dielektrika mit hohem k-Wert, wie sie hierin verwendet und beschrieben sind, umfassen dielektrische Materialien mit einer hohen dielektrischen Konstante, zum Beispiel eine dielektrische Konstante größer als diejenige von thermischem Siliziumoxid (~3,9). Die Austrittsarbeitsmetallschicht 134 und/oder die Füllmetallschicht 136, die in den Gatestrukturen 130 mit hohem k-Wert/Metall verwendet werden, können ein Metall, eine Metalllegierung oder Metallsilizid aufweisen. Die Bildung der Gatestrukturen 130 mit hohem k-Wert/Metall kann das Bilden mehrerer Abscheidungsprozesse zum Bilden von verschiedenen Gate-Materialien, einer oder mehreren Auskleidungsschichten und einen oder mehrere CMP-Prozesse zum Entfernen von überschüssigen Gate-Materialien umfassen.
  • In einigen Ausführungsformen kann die Grenzflächenschicht der Gate-Dielektrikum-Schicht 132 ein dielektrisches Material, wie zum Beispiel Siliziumoxid (SiO2), HfSiO oder Siliziumoxynitrid (SiON) umfassen. Die Grenzflächenschicht kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder ein anderes geeignetes Verfahren gebildet werden. Die High-k-Dielektrikum-Schicht der Gate-Dielektrikum-Schicht 132 kann Hafniumoxid (HfO2) umfassen. Alternativ kann die Gate-Dielektrikum-Schicht 132 andere Dielektrika mit hohem k-Wert aufweisen, wie beispielsweise Hafniumsiliziumoxid (HfSiO), Hafniumsiliziumoxynitrid (HfSiON), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirkoniumoxid (HfZrO), Lanthanoxid (LaO), Zirkoniumoxid (ZrO), Titanoxid (TiO), Tantaloxid (Ta2O5), Yttriumoxid (Y2O3), Strontiumtitanoxid (SrTiO3, STO), Bariumtitanoxid (BaTiO3, BTO), Bariumzirkoniumoxid (BaZrO), Hafniumlanthanoxid (HfLaO), Lanthansiliziumoxid (LaSiO), Aluminiumsiliziumoxid (AlSiO), Aluminiumoxid (Al2O3), Siliziumnitrid (Si3N4), Oxynitride (SiON) und Kombinationen davon.
  • Die Austrittsarbeitsmetallschicht 134 kann Austrittsarbeitsmetalle aufweisen, um eine geeignete Austrittsarbeit für die Gatestrukturen 130 mit hohem k-Wert/Metall bereitzustellen. Für einen n-FinFET kann die Austrittsarbeitsmetallschicht 134 ein oder mehrere n-Austrittsarbeitsmetalle (N-Metall) aufweisen. Die n-Austrittsarbeitsmetalle können beispielhaft Titanaluminid (TiAl), Titanaluminiumnitrid (TiAlN), Kohlenstoffnitridtantal (TaCN), Hafnium (Hf), Zirkonium (Zr), Titan (Ti), Tantal (Ta), Aluminium (Al), Metallcarbide (z. B. Hafniumcarbid (HfC), Zirkoniumcarbid (ZrC), Titancarbid (TiC), Aluminiumcarbid (A1C)), Aluminide und/oder sonstige geeignete Materialien umfassen, ohne jedoch darauf beschränkt zu sein. Andererseits kann für einen p-FinFET die Austrittsarbeitsmetallschicht 134 ein oder mehrere p-Austrittsarbeitsmetalle (P-Metall) aufweisen. Die p-Austrittsarbeitsmetalle können beispielhaft Titannitrid (TiN), Wolframnitrid (WN), Wolfram (W), Ruthenium (Ru), Palladium (Pd), Platin (Pt), Kobalt (Co), Nickel (Ni), leitfähige Metalloxide und/oder andere geeignete Materialien umfassen, ohne jedoch darauf beschränkt zu sein.
  • In einigen Ausführungsformen kann das Füllmetall 136 beispielhaft Wolfram, Aluminium, Kupfer, Nickel, Kobalt, Titan, Tantal, Titannitrid, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TaC, TaSiN, TaCN, TiAl, TiAlN oder andere geeignete Materialien umfassen, ohne jedoch darauf beschränkt zu sein.
  • Dann wird auf 9 Bezug genommen. Ein Rückätzprozess wird durchgeführt, um die Ersatz-Gatestrukturen 130 und die Gate-Abstandshalter 116 zurückzuätzen, wodurch Aussparungen R1 über den zurückgeätzten Gatestrukturen 130 und den zurückgeätzten Gate-Abstandshaltern 116 erzeugt werden. Da die Materialien der Ersatz-Gatestrukturen 130 eine andere Ätzselektivität als die Gate-Abstandshalter 116 aufweisen, kann in einigen Ausführungsformen zunächst ein erster selektiver Ätzprozess durchgeführt werden, um die Ersatz-Gatestrukturen 130 zurückzuätzen, wodurch die Ersatz-Gatestrukturen 130 so gesenkt werden, dass sie unter die Gate-Abstandshalter 116 fallen. Dann wird ein zweiter selektiver Ätzprozess durchgeführt, um die Gate-Abstandshalter 116 zu senken. Folglich können die oberen Flächen der Ersatz-Gatestrukturen 130 auf einer anderen Höhe liegen als die obere Flächen der Gate-Abstandshalter 116. Beispielsweise sind in der in 9 veranschaulichten Ausführungsform die oberen Flächen der Ersatz-Gatestrukturen 130 niedriger als die oberen Flächen der Gate-Abstandshalter 116. In einigen anderen Ausführungsformen können jedoch die oberen Flächen der Ersatz-Gatestrukturen 130 auf einer selben Höhe wie oder höher als die oberen Flächen der Gate-Abstandshalter 116 liegen. Ferner kann in einigen Ausführungsformen die CESL 124 während des Zurückätzens der Ersatz-Gatestrukturen 130 und/oder der Gate-Abstandshalter 116 zurückgeätzt werden. In diesem Fall weist die CESL 124 ein oberes Ende auf (wie mit der gestrichelten Linie DL1 dargestellt), das niedriger als eine obere Fläche der ILD-Schicht 126 ist.
  • Dann werden Gate-Metallabdeckungen 138 jeweils über den Ersatz-Gatestrukturen 130 durch einen geeigneten Prozess, wie etwa CVD oder ALD, gebildet. In einigen Ausführungsformen werden die Metallabdeckungen 138 auf den Ersatz-Gatestrukturen 130 unter Verwendung eines Bottom-Up-Ansatzes gebildet. Zum Beispiel werden die Metallabdeckungen 138 selektiv auf der Metallfläche, wie beispielsweise der Austrittsarbeitsmetallschicht 134 und dem Füllmetall 136, gezüchtet, und somit weisen die Seitenwände der Gate-Abstandshalter 116 und die CESL 124 im Wesentlichen kein Züchten der Metallabdeckungen 138 auf. Beispielhaft und nicht einschränkend können in einigen Ausführungsformen, in denen das fluorfreie Wolfram (FFW) unter Verwendung von chlorhaltigen Vorläufern gebildet wird, die Metallabdeckungen 138 im Wesentlichen fluorfreie Wolframfilme (FFW-Filme) sein, die eine Menge von Fluorverunreinigungen, die kleiner als 5 Atomprozent ist, und eine Menge von Chlorverunreinigungen, die größer als 3 Atomprozent ist, aufweisen. Zum Beispiel können die FFW-Filme oder die FFW aufweisenden Filme durch ALD oder CVD unter Verwendung eines oder mehrerer nicht-fluorbasierter Wolframvorläufer, wie z. B. ohne Einschränkung Wolframpentachlorid (WCl5), Wolframhexachlorid (WCl6), gebildet werden. In einigen Ausführungsformen können sich Abschnitte der Metallabdeckungen 138 über die Gate-Dielektrikum-Schicht 132 erstrecken, so dass die Metallabdeckungen 138 auch eine freiliegende Fläche der Gate-Dielektrikum-Schichten 132 bedecken können. Da die Metallabdeckungen 138 von unten nach oben gebildet werden, kann ihre Bildung vereinfacht werden, indem beispielsweise wiederholte Rückätzprozesse verringert werden, welche verwendet werden, um unerwünschte Metallmaterialien zu entfernen, das aus dem konformalen Züchten resultiert.
  • In einigen Ausführungsformen, bei denen die Metallabdeckungen 138 unter Verwendung eines Bottom-up-Ansatzes gebildet werden, weist das Wachstum der Metallabdeckungen 138 eine unterschiedliche Keimbildungsverzögerung auf Metallflächen (d. h., Metallen in den Gatestrukturen 130) im Vergleich zu den dielektrischen Flächen (d. h., den Dielektrika in den Gate-Abstandshaltern 116 und/oder der CESL 124) auf. Die Keimbildungsverzögerung auf der Metallfläche ist kürzer als auf der dielektrischen Fläche. Die Keimbildungsverzögerungsdifferenz ermöglicht daher ein selektives Wachstum auf der Metallfläche. Die vorliegende Offenbarung verwendet solch eine Selektivität in verschiedenen Ausführungsformen, um das Wachstum von Metall aus den Gatestrukturen 130 zu ermöglichen, während sie das Wachstum von Metall aus den Abstandshaltern 116 und/oder der CESL124 verhindert. Als Folge ist die Rate der Abscheidung der Metallabdeckungen 138 auf den Gatestrukturen 130 schneller als auf den Abstandshaltern 116 und der CESL 124. In einigen Ausführungsformen weisen die resultierenden Metallabdeckungen 138 obere Flächen auf, die niedriger sind als die oberen Flächen der zurückgeätzten Gate-Abstandshalter 116. In einigen anderen Ausführungsformen können jedoch die oberen Flächen der Metallabdeckungen 138 auf einer selben Höhe wie oder höher als die oberen Flächen der zurückgeätzten Gate-Abstandshalter 116 liegen.
  • Als nächstes wird, wie in 10 veranschaulicht, eine dielektrische Deckschicht 140 gebildet, die über dem Substrat 105 abgeschieden wird, bis die Aussparungen R1 überfüllt sind. Die dielektrische Deckschicht 140 umfasst SiN, SiC, SiCN, SiON, SiCON, eine Kombination davon oder dergleichen, und wird durch eine geeignete Abscheidungstechnik gebildet, wie CVD, plasmaunterstützte CVD (PECVD), ALD, Fernplasma-ALD (RPALD), plasmaunterstützte ALD (PEALD), eine Kombination davon oder dergleichen. Dann wird ein CMP-Prozess durchgeführt, um die Deckschicht außerhalb der Aussparungen R1 zu entfernen, wobei Abschnitte der dielektrischen Deckschicht 140 in den Aussparungen R1 als dielektrische Gate-Abdeckungen 142 zurückbleiben. Die resultierende Struktur ist in 11 veranschaulicht.
  • Unter Bezugnahme auf 12 werden Source-/Drain-Kontakte 144 gebildet, die sich durch die CESL 124 und die ILD-Schicht 126 erstrecken. Die Bildung der Source-/Drain-Kontakte 144 umfasst beispielhaft und nicht einschränkend das Durchführen eines oder mehrerer Ätzprozesse, um Kontaktöffnungen zu bilden, die sich durch die ILD-Schicht 126 und die CESL 124 erstrecken, um die Source-/Drain-Epitaxiestrukturen 122 freizulegen, Abscheiden eines oder mehrerer Metallmaterialien, die die Kontaktöffnungen überfüllen, und dann Durchführen eines CMP-Prozesses, um überschüssige Metallmaterialien außerhalb der Kontaktöffnungen zu entfernen. In einigen Ausführungsformen sind ein oder mehrere Ätzprozesse ein selektives Ätzen, das die ILD-Schicht 126 mit einer höheren Ätzrate ätzt als das Ätzen der dielektrischen Abdeckungen 142 und der Gate-Abstandshalter 116. Als Folge wird das selektive Ätzen unter Verwendung der dielektrischen Abdeckungen 142 und der Gate-Abstandshalter 116 als Ätzmaske durchgeführt, so dass die Kontaktöffnungen und somit die Source-/Drain-Kontakte 144 selbstausgerichtet mit den Source-/Drain-Epitaxiestrukturen 122 gebildet werden, ohne einen zusätzlichen photolithographischen Prozess zu verwenden. In diesem Fall können die Source-/Drain-Kontakte 144 als selbstausgerichtete Kontakte (self-aligned contacts, SAC) bezeichnet werden, und die dielektrischen Gate-Abdeckungen 142, die die Bildung der selbstausgerichteten Kontakte 144 erlauben, können als SAC-Abdeckungen 142 bezeichnet werden. Als Ergebnis der Bildung der selbstausgerichteten Kontakte weisen die SAC-Abdeckungen 142 jeweils gegenüberliegende Seitenwände auf, die jeweils in Kontakt mit den Source-/Drain-Kontakten 144 stehen.
  • In 13 wird, sobald die selbstausgerichteten Source-/Drain-Kontakte 144 gebildet worden sind, eine Zwischenkontaktätzstoppschicht (MCESL) 146 über den Source-/Drain-Kontakten 144 und den SAC-Abdeckungen 142 gebildet. Die MCESL 146 kann durch einen PECVD-Prozess und/oder sonstige geeignete Abscheidungsprozesse gebildet werden. In einigen Ausführungsformen ist die MCESL 146 eine Siliziumnitridschicht und/oder sonstige geeignete Materialien mit einer anderen Ätzselektivität als eine anschließend gebildete ILD-Schicht (wie in 14 veranschaulicht). In einigen Ausführungsformen sind die dielektrischen Gate-Abdeckungen 142 und die MCESL 146 jeweils Siliziumnitrid (SiN).
  • Unter Bezugnahme auf 14 wird eine weitere ILD-Schicht 148 auf der MCESL 146 gebildet. In einigen Ausführungsformen weist die ILD-Schicht 148 Materialien, wie beispielsweise Tetraethylorthosilikatoxid (TEOS-Oxid), undotiertes Silikatglas oder dotiertes Siliziumoxid, wie beispielsweise Borphosphorsilikatglas (BPSG), Quarzglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien mit einer anderen Ätzselektivität als die CESL 124 auf. In bestimmten Ausführungsformen ist die ILD-Schicht 148 aus Siliziumoxid (SiOx) gebildet. Die ILD-Schicht 148 kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik abgeschieden werden.
  • Unter Bezugnahme auf 15A wird die ILD-Schicht 148 unter Verwendung eines ersten Ätzprozesses ET1 (auch als Kontaktätzprozess bezeichnet) so strukturiert, dass sie Gate-Kontaktöffnungen O2 bildet, die sich durch die ILD-Schicht 148 erstrecken. In der dargestellten Ausführungsform wird die Ätzdauer des Kontaktätzprozesses ET1 so gesteuert, dass sie in der Nähe einer unteren Fläche der MCESL 146 stoppt, ohne jedoch die dielektrischen Gate-Abdeckungen 142 zu durchdringen. Das Stoppen des Kontaktätzprozesses ET1 vor dem Durchdringen der dielektrischen Gate-Abdeckungen 142 ermöglicht das Oxidieren der Seitenwände der MCESL 146 bei einem nachfolgenden Prozess, der wiederum eine seitliche Ätzung bei einem nachfolgenden LRM-Ätzen unterdrücken oder verlangsamen würde, wie nachfolgend detaillierter beschrieben wird. In einigen Ausführungsformen liegt ein Verhältnis einer Tiefe D2 eines Abschnitts der Kontaktöffnung O2 (d. h., der Tiefe der Aussparung, die durch den Kontaktätzprozess ET1 erzeugt wird) innerhalb der MCESL 146 zu einer Gesamtdicke T2 der MCESL 146 und der darunterliegenden dielektrischen Gate-Abdeckung 142 in einem Bereich von ungefähr 2:9 bis ungefähr 7:9. Wenn das Verhältnis der Aussparungstiefe D2 in der MCESL 146 zu der Gesamtdicke T2 der MCESL 146 und der dielektrischen Abdeckung 142 zu klein ist, können die bei der nachfolgenden Behandlung gebildeten oxidierten Seitenwände zu klein sein, um ein laterales Ätzen in dem nachfolgenden LRM-Ätzprozess zu unterdrücken. Wenn das Verhältnis der Aussparungstiefe D2 in der MCESL 146 zu der Gesamtdicke T2 der MCESL 146 und der dielektrischen Abdeckung 142 zu groß ist, können die Gate-Metallabdeckung 138 und die darunterliegende Gatestruktur 130 übermäßig geätzt werden.
  • In einigen Ausführungsformen wird vor dem Kontaktätzprozess ET1 ein Photolithographieprozess durchgeführt, um erwartete Draufsicht-Strukturen der Gate-Kontaktöffnungen O2 zu definieren. Zum Beispiel kann der Photolithographieprozess das Schleuderbeschichten einer Fotolackschicht über der ILD-Schicht 148, wie in 14 veranschaulicht, das Durchführen eines Nachbelichtungsbrennprozesses und das Entwickeln der Fotolackschicht umfassen, um eine strukturierte Maske mit den Draufsichtstrukturen der Gate-Kontaktöffnungen O2 zu bilden. In einigen Ausführungsformen kann das Strukturieren des Fotolacks unter Verwendung eines Elektronenstrahl-(e-Strahl)-Lithographieprozesses oder eines extremen Ultraviolett-(EUV)-Lithographieprozesses durchgeführt werden, um die strukturierte Maske zu bilden.
  • In einigen Ausführungsformen ist der Kontaktätzprozess ET1 ein anisotroper Ätzprozess, zum Beispiel ein Plasmaätzen. Als Beispiel für das Plasmaätzen wird das Halbleitersubstrat 12 mit der in 14 veranschaulichten Struktur in ein Plasmawerkzeug geladen und einer Plasmaumgebung, die durch HF- oder Mikrowellenleistung in einem Gasgemisch aus einem fluorhaltigen Gas, wie z. B. C4F8, C5F8, C4F6, CHF3, oder ähnlichen Arten, einem Inertgas, wie etwa Argon oder Helium, einem optionalen schwachen Oxidationsmittel, wie z. B. O2 oder CO oder ähnliche Arten, erzeugt wird, für eine Dauer ausgesetzt, die ausreichend ist, um durch die ILD-Schicht 148 zu ätzen und die freiliegenden Abschnitte der MCESL 146 an Unterseiten der Gate-Kontaktöffnungen O2 auszusparen. Ein Plasma, das in einem Gasgemisch erzeugt wird, das C4F6, CF4, CHF3, O2 und Argon aufweist, kann verwendet werden, um durch die ILD-Schicht 148 zu ätzen und die freiliegenden Abschnitte der MCESL146 an Unterseiten der Gate-Kontaktöffnungen O2 auszusparen. Die Plasmaätzumgebung hat einen Druck von ungefähr 10 bis ungefähr 100 mTorr, und das Plasma wird durch eine HF-Leistung von ungefähr 50 bis ungefähr 1000 Watt erzeugt.
  • In einigen Ausführungsformen werden die zuvor genannten Ätzmittel und Ätzbedingungen des Kontaktätzprozesses ET1 so gewählt, dass die MCESL 146 (z. B. SiN) und die dielektrische Gate-Abdeckung 142 (z. B. SiN) eine langsamere Ätzrate aufweisen als die ILD-Schicht 148 (z. B. SiOx). Auf diese Weise können die MCESL 146 und die dielektrischen Gate-Abdeckungen 142 als ein nachweisbarer Ätzstopp dienen, der wiederum ein Überätzen verhindert und somit einen Durchbruch oder ein Durchdringen durch die dielektrischen Gate-Abdeckungen 142 verhindert. Mit anderen Worten wird der Kontaktätzprozess ET1 so eingestellt, dass Siliziumoxid mit einer schnelleren Ätzrate geätzt wird als Siliziumnitrid. Es wurde beobachtet, dass sich die Ätzrate des Siliziumnitrids erhöht, wenn das Ätzplasma durch ein Gasgemisch erzeugt wird, das ein Wasserstoffgas (H2-Gas) enthält. Als ein Ergebnis wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung der Kontaktätzprozess ET1 unter Verwendung eines wasserstofffreien Gasgemischs durchgeführt. Mit anderen Worten wird das Plasma in dem Kontaktätzprozess ET1 in einem Gasgemisch ohne Wasserstoffgas (H2-Gas) erzeugt. Auf diese Weise wird die Ätzrate des Siliziumnitrids in dem Kontaktätzprozess ET1 niedrig gehalten, was wiederum die Bildung von geätztem Siliziumoxid (d. h. ILD-Material) mit einer schnelleren Ätzrate als geätztes Siliziumnitrid (d. h., die MCESL und das dielektrische Gate-Abdeckungsmaterial) ermöglicht.
  • In einigen Ausführungsformen, wie in 15A dargestellt, weisen die Gate-Kontaktöffnungen O2 aufgrund der Natur des anisotropen Ätzens ein verjüngtes Seitenwandprofil auf. In einigen anderen Ausführungsformen können jedoch die Ätzbedingungen fein eingestellt werden, um zu ermöglichen, dass die Gate-Kontaktöffnungen O2 ein vertikales Seitenwandprofil aufweisen, wie es in 15B veranschaulicht ist.
  • Nach Abschluss des Kontaktätzprozesses ET1 werden die freigelegten Abschnitte der MCESL-Schicht 146 und der dielektrischen Gateabdeckungen 142 in einer sauerstoffhaltigen Umgebung behandelt, so dass die Oberflächenschichten der freigelegten Abschnitte der MCESL 146 und der dielektrischen Gateabdeckungen 142 oxidiert werden, um oxidierte Bereiche 149 (austauschbar als behandelte Bereiche bezeichnet) in der MCESL-Schicht 146 und den dielektrischen Gate-Abdeckungen 142 zu bilden, während ein verbleibender Bereich 1462 der MCESL-Schicht 146 und die verbleibenden Bereiche 1422 der dielektrischen Gate-Abdeckungen 142 nicht oxidiert werden (daher austauschbar als nicht behandelte Bereiche bezeichnet). Die resultierende Struktur ist in 16A oder 16B veranschaulicht. Der Behandlungsschritt kann eine O2-Plasmabehandlung umfassen, wobei das sauerstoffhaltige Gas in eine Prozesskammer eingeführt wird, wo aus dem sauerstoffhaltigen Gas das Plasma erzeugt wird. Beispielhaft und nicht einschränkend wird das Halbleitersubstrat 12 mit der in den 15A oder 15B veranschaulichten Struktur in ein Plasmawerkzeug geladen und einer Plasmaumgebung ausgesetzt, die durch Sauerstoffgas (O2-Gas) oder ein Gasgemisch aus O2-Gas und einem oder mehreren von Ar-Gas, He-Gas, Ne-Gas, Kr-Gas, N2-Gas, CO-Gas, CO2-Gas, CxHyFz-Gas (wobei x, y und z größer als null und nicht größer als neun sind), NF3-Gas, Carbonylsulfidgas (COS-Gas), SO2-Gas erzeugt wird. Die Plasmabehandlungsumgebung hat einen Druck von ungefähr 10 bis ungefähr 100 mTorr, und das Plasma wird durch eine HF-Leistung von ungefähr 50 bis ungefähr 1000 Watt erzeugt.
  • Als Ergebnis der O2-Plasmabehandlung findet eine Oxidation in den freigelegten oberen Nitridflächen der dielekrischen Gate-Abdeckungen 142 und in den freigelegten Nitridseitenwänden der MCESL 146 statt, wodurch die oxidierten Bereiche 149 resultieren, die jeweils einen oxidierten unteren Abschnitt 149b in einer entsprechenden dielektrischen Gate-Abdeckung 142 und einen oxidierten Seitenwandabschnitt 149s, der sich von dem oxidierten unteren Abschnitt 149b nach oben in die MCESL 146 erstreckt und den oxidierten unteren Abschnitt 149b seitlich umgibt, aufweisen.
  • In einigen Ausführungsformen besitzen der oxidierte untere Abschnitt 149b und der oxidierte Seitenwandabschnitt 149s die gleiche Dicke (z. B. in einem Bereich von etwa 1 nm bis etwa 3 nm). In einigen anderen Ausführungsformen weist der oxidierte Seitenwandabschnitt 149s eine größere Dicke als der oxidierte untere Abschnitt 149b auf. Zum Beispiel kann ein Dickenverhältnis des oxidierten Seitenwandabschnitts 149s zu dem oxidierten unteren Abschnitt 149b größer als etwa 1:1, 2:1, 3:1, 4:1 oder 5:1 sein. Ein dickerer oxidierter Seitenwandabschnitt 149s ermöglicht einen höheren Ätzwiderstand gegenüber der anschließenden LRM-Ätzung. Ein dünnerer oxidierter unterer Abschnitt 149b ermöglicht es, die LRM-Ätzdauer zu verkürzen, da der oxidierte untere Abschnitt 149b in der LRM-Ätzung entfernt wird. In einigen Ausführungsformen weist der oxidierte Seitenwandabschnitt 149s einen Dickenanstieg von unten nach oben auf. Zum Beispiel kann der oxidierte Seitenwandabschnitt 149s an der Oberseite dicker und an der Unterseite dünner sein. Die Dicken des oxidierten Seitenwandabschnitts 149s und des oxidierten unteren Abschnitts 149b können gesteuert werden, indem beispielsweise, ohne darauf beschränkt zu sein, die HF-Leistung und/oder die Vorspannungsleistung der O2-Plasmabehandlung verwendet werden.
  • In einigen Ausführungsformen, in denen die Gate-Kontaktöffnungen O2 mit einem verjüngten Seitenwandprofil gebildet sind, erstreckt sich der oxidierte Seitenwandabschnitt 149s in einem stumpfen Winkel von dem oxidierten unteren Abschnitt 149b, wie in 16A veranschaulicht. In einigen Ausführungsformen, in denen die Gate-Kontaktöffnungen O2 mit vertikalen Seitenwandprofil gebildet sind, erstreckt sich der oxidierte Seitenwandabschnitt 149s in einem vertikalen Winkel von dem oxidierten unteren Abschnitt 149b, wie in 16B veranschaulicht.
  • In einigen Ausführungsformen, in denen die MCESL 146 und die dielektrischen Gate-Abdeckungen 142 aus SiN bestehen, erzeugt die O2-Plasmabehandlung oxidierte Nitridbereiche (Siliziumoxynitrid (SiOxNy)) 149 in der MCESL 146 und den dielektrischen Gate-Abdeckungen 142 und unter den Gate-Kontaktöffnungen O2, und erzeugt außerdem nicht-oxidierte Nitridbereiche 1422 in den dielektrischen Gate-Abdeckungen 142, die Unterseiten der oxidierten Nitridbereiche 149 bedecken, und einen nicht-oxidierten Nitridbereich 1462 in der MCESL 146 und seitlich um die oxidierten Nitridbereiche 149 herum. Die oxidierten Nitridbereiche 149 können unterscheidbare Grenzflächen mit den nicht-oxidierten Nitridbereichen 1422 und 1462 bilden, weil sie unterschiedliche Materialzusammensetzungen aufweisen (z. B. weisen die oxidierten Nitridbereiche 149 einen höheren Prozentsatz an Sauerstoffatomen als die nichtoxidierten Nitridbereiche 1422 und 1462 auf).
  • In einigen Ausführungsformen kann der oxidierte Bereich 149 einen Gradienten der Sauerstoffkonzentration aufgrund der Plasmabehandlung aufweisen. Zum Beispiel kann der Prozentsatz von Sauerstoffatomen in dem oxidierten Bereich 149 mit zunehmendem Abstand von der Oberfläche der Kontaktöffnung O2 abnehmen. Detaillierter gesprochen hat der oxidierte Seitenwandabschnitt 149s einen Prozentsatz von Sauerstoffatomen, der mit zunehmendem Abstand von einer Seitenwand der Gate-Kontaktöffnung O2 abnimmt, und der oxidierte untere Abschnitt 149b hat einen Prozentsatz von Sauerstoffatomen, der mit zunehmendem Abstand von einer unteren Fläche der Gate-Kontaktöffnung O2 abnimmt. In einigen Ausführungsformen, in denen die dielektrischen Gate-Abdeckungen 142 und die MCESL 146 Siliziumnitrid sind, kann das Atomverhältnis von Sauerstoff zu Stickstoff in dem oxidierten Bereich mit zunehmendem Abstand von der Oberfläche der Gate-Kontaktöffnung O2 abnehmen. Detaillierter gesprochen kann der oxidierte Seitenwandabschnitt 149s ein Atomverhältnis von Sauerstoff zu Stickstoff aufweisen, das mit zunehmendem Abstand von einer Seitenwand der Gate-Kontaktöffnung O2 abnimmt, und der oxidierte untere Abschnitt 149b hat ein Atomverhältnis von Sauerstoff zu Stickstoff, welches mit zunehmendem Abstand von einer unteren Fläche der Gate-Kontaktöffnung O2 abnimmt.
  • 17 veranschaulicht eine Querschnittsansicht einer Anfangsstufe eines zweiten Ätzprozesses ET2 (auch als LRM-Ätzprozess bezeichnet) gemäß einigen Ausführungsformen der vorliegenden Offenbarung, 18 veranschaulicht eine Querschnittsansicht einer anschließenden Stufe des LRM-Ätzprozesses ET2 gemäß einigen Ausführungsformen der vorliegenden Offenbarung und 19A veranschaulicht eine Querschnittsansicht einer Endstufe des LRM-Ätzprozesses ET2 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Ätzdauer des LRM-Ätzprozesses ET2 wird so gesteuert, dass ein Durchdringen (oder ein sogenannter Durchgang) der MCESL 146 und der dielektrischen Gate-Abdeckungen 142 ermöglicht wird, wodurch die Gate-Kontaktöffnungen O2 bis hinunter zu den Gate-Metallabdeckungen 138 über den Gatestrukturen 130 vertieft oder erweitert werden. Als ein Ergebnis des LRM-Ätzprozesses ET2 werden die Gate-Metallabdeckungen 138 an den Unterseiten der vertieften Gate-Kontaktöffnungen O2 freigelegt.
  • In einigen Ausführungsformen ist der LRM-Ätzprozess ET2 ein anisotroper Ätzprozess, wie zum Beispiel ein Plasmaätzen (zum Beispiel induktiv gekoppeltes Plasma (ICP), kapazitiv gekoppeltes Plasma (CCP) oder dergleichen), das ein anderes Ätzmittel und/oder andere Ätzbedingungen als der Kontaktätzprozess ET1 verwendet. Das Ätzmittel und/oder die Ätzbedingungen für den LRM-Ätzprozess ET2 werden so gewählt, dass der oxidierte Bereich 149 eine langsamere Ätzrate zeigt als die nicht-oxidierten Bereiche 1422 und 1462. Mit anderen Worten, in dem LRM-Ätzprozess ET2 weist der oxidierte Bereich 149 einen höheren Ätzwiderstand als die nicht-oxidierten Bereiche 1422 und 1462 auf. Somit kann der oxidierte Bereich 149 ein laterales Ätzen in der MCESL 146 während des LRM-Ätzprozesses ET2 unterdrücken oder verlangsamen. Als Beispiel für das Plasmaätzen wird das Halbleitersubstrat 12 mit einer in 16A veranschaulichten Struktur für eine Dauer, die ausreicht, um durch die oxidierten unteren Abschnitte 149b und die darunterliegenden nicht-oxidierten Bereiche 1422 der dielektrischen Gate-Abdeckungen 142 zu ätzen, in ein Plasmawerkzeug geladen und einer Plasmaumgebung, die durch HF- oder Mikrowellenleistung in einem Gasgemisch aus einem fluorhaltigen Gas (z. B. CHF3, CF4, C2F2, C4F6, CxHyFz (x,y,z=0-9) oder ähnliche Arten), einem wasserstoffhaltigen Gas (z.B. H2), einem Inertgas (z. B. Argon oder Helium) erzeugt wird, ausgesetzt. Die Plasmaätzumgebung hat einen Druck von ungefähr 10 bis ungefähr 100 mTorr, und das Plasma wird durch eine HF-Leistung von ungefähr 50 bis ungefähr 1000 Watt erzeugt.
  • Das aus einem wasserstoffhaltigen Gasgemisch erzeugte Plasma kann Siliziumnitrid mit einer Ätzrate ätzen, die schneller ist als diejenige von Siliziumoxynitrid, sodass der LRM-Ätzprozess ET2 unter Verwendung eines wasserstoffhaltigen Gasgemisches die oxidierten Bereiche 149 mit einer langsameren Ätzrate als diejenige der nicht-oxidierten Bereiche 1422 und 1462 ätzt. Dadurch kann der oxidierte Seitenwandabschnitt 149s das laterale Ätzen während dem LRM-Ätzprozess ET2 unterdrücken oder verlangsamen. In einigen Ausführungsformen verwendet die LRM-Ätzung ET2 ein Gasgemisch aus CHF3-Gas und H2-Gas, wobei das Durchflussverhältnis von CHF3-Gas zu H2-Gas zwischen etwa 1:1 und etwa 1:100 liegt. In einigen Ausführungsformen verwendet die LRM-Ätzung ET2 ein Gasgemisch aus CF4-Gas und H2-Gas, wobei das Durchflussverhältnis von CHF3-Gas zu H2-Gas zwischen etwa 1:1 und etwa 1:100 liegt. Eine übermäßig hohe H2-Gasströmungsrate kann beim Ätzen durch den nicht oxidierten Bereich 1462 der MCESL 146 zu einer übermäßig schnellen Ätzrate führen, was wiederum zu einem nicht vernachlässigbaren gebogenen Profil in dem nicht-oxidierten Bereich 1462 führen kann. Eine übermäßig geringe H2-Gasströmungsrate kann zu einer unzureichenden Ätzselektivität zwischen dem nicht-oxidierten Bereich 1462 und dem oxidierten Seitenwandabschnitt 149s führen.
  • In einer Anfangsstufe des LRM-Ätzprozesses ET2 ätzt, wie in 17 veranschaulicht, das Plasmaätzmittel die oxidierten unteren Abschnitte 149b mit einer ersten vertikalen Ätzrate A1 und die oxidierten Seitenwandabschnitte 149s mit einer lateralen Ätzrate A2. Aufgrund des anisotropen Ätzmechanismus ist die laterale Ätzrate A2 der oxidierten Seitenwandabschnitte 149s langsamer als die erste vertikale Ätzrate A1 der oxidierten unteren Abschnitte 149b. In einer nachfolgenden Stufe des LRM-Ätzprozesses ET2, wie in 18 veranschaulicht, werden, nachdem die oxidierten unteren Abschnitte 149b durch den LRM-Ätzprozess ET2 entfernt wurden, die nicht-oxidierten Bereiche 1422 der dielektrischen Gate-Abdeckungen 142 freigelegt, und dann ätzt das Plasmaätzmittel die nicht-oxidierten Bereiche 1422 mit einer zweiten vertikalen Ätzrate A3, die schneller als die erste vertikale Ätzrate A1 ist, ätzt jedoch die oxidierten Seitenwandabschnitte 149s immer noch mit der lateralen Ätzrate A2, die viel langsamer als die zweite vertikale Ätzrate A3 ist. Als Folge davon unterdrücken oder verlangsamen die oxidierten Seitenwandabschnitte 149s das laterale Ätzen der MCESL 146 während des Durchbruchs durch die nicht-oxidierten Bereiche 1422 in den dielektrischen Gate-Abdeckungen 142, was zu keinem oder einem vernachlässigbaren gebogenen Profil in den Gate-Kontaktöffnungen O2 führt, wie in 19A veranschaulicht. Als Ergebnis des LRM-Ätzprozesses ET2 weist ein oxidierter Bereich 149 einen oxidierten Bereich in der MCESL 146 und einen oxidierten Bereich in einer entsprechenden dielektrischen Gate-Abdeckung 142, der sich kontinuierlich von dem oxidierten Bereich in der MCESL 146 erstreckt und vor Erreichen einer untersten Position der Gate-Kontaktöffnung O2 endet, auf.
  • In einigen Ausführungsformen erstrecken sich die Seitenwände O20 der Gate-Kontaktöffnungen O2 linear durch eine gesamte Dicke der ILD-Schicht 148, eine gesamte Dicke der MCESL 146 und eine gesamte Dicke der dielektrischen Gate-Abdeckungen 142, und es tritt keine Biegung auf oder diese ist vernachlässigbar. Detaillierter gesprochen weist die ILD-Schicht 148 eine lineare Seitenwand O21 auf, die einen oberen Teil einer Gate-Kontaktöffnung O2 definiert, weist die MCESL 146 eine lineare Seitenwand O22 auf, die einen Zwischenteil der Gate-Kontaktöffnung O2 definiert, und weist eine entsprechende dielektrische Gate-Abdeckung 142 eine lineare Seitenwand O23 auf, die einen unteren Teil der Gate-Kontaktöffnung O2 definiert. Die linearen Seitenwände O21-O23 sind miteinander ausgerichtet. In einigen Ausführungsformen ist die lineare Seitenwand O22 der MCESL 146 eine Seitenwand des oxidierten Seitenwandabschnitts 149s, die sich von der linearen Seitenwand O21 der ILD-Schicht 148 aus nach unten erstreckt, weist die lineare Seitenwand O23 der dielektrischen Gate-Abdeckung 142 eine Seitenwand des oxidierten Seitenwandabschnitts 149s auf, die sich von der linearen Seitenwand O22 der MCESL 146 aus nach unten erstreckt, und erstreckt sich eine Seitenwand des nicht-oxidierten Bereichs 1422 in der dielektrischen Gate-Abdeckung 142 von der Seitenwand des oxidierten Seitenwandabschnitts 149s nach unten. In einigen Ausführungsformen ist, wie in 19A dargestellt, die Seitenwand des nicht-oxidierten Bereichs 1422 in der dielektrischen Gate-Abdeckung 142 auf die Seitenwand des oxidierten Seitenwandabschnitts 149s ausgerichtet. Allerdings kann in einigen anderen Ausführungsformen die Seitenwand des nicht-oxidierten Bereichs 1422 leicht seitlich von der Seitenwand des oxidierten Seitenwandabschnitts 149s zurücktreten (wie in der gestrichelten Linie DL2 gezeigt), weil die LRM-Ätzung ET2 mehr seitliche Ätzung in dem nicht-oxidierten Bereich 1422 als in dem oxidierten Seitenwandabschnitt 149s verursachen kann. Auch in diesem Fall weisen die Gate-Kontaktöffnungen O2 noch einen abgeschwächten bogenförmigen Defekt auf, da das bogenförmige Profil auf den nicht-oxidierten Bereich 1422 beschränkt ist, verglichen mit dem Fall, in dem kein oxidierter Seitenwandabschnitt 149s gebildet ist.
  • In einigen Ausführungsformen, wie in 19A dargestellt, weisen die Gate-Kontaktöffnungen O2 ein verjüngtes Seitenwandprofil aufgrund der Natur des anisotropen Ätzens des LRM-Ätzprozesses ET2 auf. In einigen anderen Ausführungsformen können jedoch die Ätzbedingungen des LRM-Ätzprozesses ET2 und/oder des vorherigen Kontaktätzprozesses ET1 fein eingestellt werden, um zu ermöglichen, dass die Gate-Kontaktöffnungen O2 ein vertikales Seitenwandprofil aufweisen, wie in 19B veranschaulicht.
  • Unter Bezugnahme auf 20A werden dann die Gate-Kontakte 150 in den Gate-Kontaktöffnungen O2 gebildet, um eine elektrische Verbindung mit den HKMG-Strukturen 130 durch die Gate-Metallabdeckungen 138 herzustellen. Als Beispiel und nicht als Beschränkung werden die Gate-Kontakte 150 unter Verwendung eines Abscheidens eines oder mehrerer Metallmaterialien gebildet, die die Gate-Kontaktöffnungen O2 überfüllen, gefolgt von einem CMP-Prozess zum Entfernen von (einem) überschüssigen Metallmaterial/Metallmaterialien außerhalb der Gate-Kontaktöffnungen O2. Als Ergebnis des CMP-Prozesses weisen die Gate-Kontakte 150 obere Flächen auf, die im Wesentlichen koplanar mit der ILD-Schicht 148 sind. Die Gate-Kontakte 150 können Metallmaterialien wie Kupfer, Aluminium, Wolfram, Kombinationen davon oder dergleichen umfassen und können unter Verwendung von PVD, CVD, ALD oder dergleichen gebildet werden. In einigen Ausführungsformen können die Gate-Kontakte 150 ferner eine oder mehrere Barriere-/Haftschichten (nicht gezeigt) aufweisen, um die ILD-Schicht 148, die MCESL 146 und/oder die dielektrischen Gate-Abdeckungen 142 vor Metalldiffusion (z. B. Kupferdiffusion) zu schützen. Die eine oder die mehreren Barriere-/Haftschichten können Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen und können unter Verwendung von PVD, CVD, ALD oder dergleichen gebildet werden.
  • Die Gate-Kontakte 150 nehmen die Geometrie der im Wesentlichen biegungsfreien Gate-Kontaktöffnungen O2 an, weshalb auch die Gate-Kontakte 150 im Wesentlichen biegungsfrei sind. Anders ausgedrückt erstrecken sich die Seitenwände der Gate-Kontakte 150 linear durch eine gesamte Dicke der ILD-Schicht 148, eine gesamte Dicke der MCESL 146 und eine gesamte Dicke der dielektrischen Gate-Abdeckungen 142, und es tritt keine Biegung auf oder diese ist vernachlässigbar. Im größeren Detail bildet ein Gate-Kontakt 150 eine erste lineare Grenzfläche 1501 mit der ILD-Schicht 148, eine zweite lineare Grenzfläche 1502 mit der MCESL 146 und eine dritte lineare Grenzfläche 1503 mit der dielektrischen Gate-Abdeckung 142. Die zweite lineare Grenzfläche 1502 erstreckt sich von der ersten linearen Grenzfläche 1501 nach unten, die dritte lineare Grenzfläche 1503 erstreckt sich von der zweiten linearen Grenzfläche 1502 nach unten, und die linearen Grenzflächen 1501-1503 sind miteinander ausgerichtet. In einigen Ausführungsformen weist die dritte Grenzfläche 1503 eine obere Grenzfläche 1504, die eine sauerstoffhaltige Grenzfläche ist, die zwischen dem Gate-Kontakt 150 und dem oxidierten Seitenwandabschnitt 149s gebildet ist, und eine untere Grenzfläche 1505, die zwischen dem Gate-Kontakt 150 und dem nicht-oxidierten Bereich 1422 gebildet ist, auf. Die untere Grenzfläche 1505 ist eine sauerstofffreie Grenzfläche, die sich von der sauerstoffhaltigen Grenzfläche 1504 nach unten erstreckt. In einigen Ausführungsformen, wie in 20A dargestellt, ist die sauerstofffreie Grenzfläche 1505 zu der sauerstoffhaltigen Grenzfläche 1504 ausgerichtet. Allerdings kann in einigen anderen Ausführungsformen die sauerstofffreie Grenzfläche 1505 leicht seitlich von der sauerstoffhaltigen Grenzfläche 1503 zurücktreten (wie in der gestrichelten Linie DL3 gezeigt), da bei der vorherigen Bearbeitung das LRM-Ätzen ET2 mehr laterales Ätzen in dem nicht-oxidierten Bereich 1422 als in dem oxidierten Seitenwandabschnitt 149s verursachen kann. Auch in diesem Fall weisen die Gate-Kontakte 150 noch einen abgeschwächten bogenförmigen Defekt auf, da das bogenförmige Profil unter den oxidierten Seitenwandabschnitt 149s beschränkt ist, verglichen mit dem Fall, in dem kein oxidierter Seitenwandabschnitt 149s gebildet ist.
  • In einigen Ausführungsformen, wie in 20A dargestellt, weisen die Gate-Kontakte 150 ein verjüngtes Seitenwandprofil aufgrund der Natur des anisotropen Ätzens des LRM-Ätzprozesses ET2 auf. In einigen anderen Ausführungsformen können jedoch die Ätzbedingungen des LRM-Ätzprozesses ET2 fein eingestellt werden, um die Gate-Kontaktöffnungen O2 und somit die Gate-Kontakte 150 mit einem vertikalen Seitenwandprofil zu ermöglichen, wie in 20B veranschaulicht.
  • 21-24 veranschaulichen beispielhafte Querschnittsansichten verschiedener Stufen zur Herstellung einer integrierten Schaltungsstruktur 100a gemäß einigen anderen Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den in 21-24 gezeigten Prozessen bereitgestellt werden können und einige der unten beschriebenen Vorgänge durch zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Verfahrensschritte/Prozesse kann vertauschbar sein. In den folgenden Ausführungsformen können die gleichen oder ähnliche Konfigurationen, Materialien, Prozesse und/oder Vorgänge, wie sie in 1 bis 20B beschrieben sind, verwendet werden, und eine detaillierte Erläuterung kann weggelassen werden.
  • Nach dem Bilden der Struktur, wie in 14 gezeigt, wird ein Kontaktätzprozess ET3 durchgeführt, um eine Gate-Kontaktöffnung O3 zu bilden, die sich durch die ILD-Schicht 148 nach unten erstreckt, jedoch nicht die MCESL 146 durchdringt. Die resultierende Struktur ist in 21 veranschaulicht. Aufgrund dieses Kontaktätzprozesses ET3 werden Aussparungen R3 unter den entsprechenden Gate-Kontaktöffnungen O3 gebildet, die sich in der MCESL 146 erstrecken, aber nicht durch eine gesamte Dicke der MCESL 146. Mit anderen Worten, die Ätzdauer des Kontaktätzprozesses ET3 wird so gesteuert, dass sie vor dem Freilegen der dielektrischen Gate-Abdeckungen 142 endet. Beispielsweise kann der Kontaktätzprozess ET3 gestoppt werden, wenn die MCESL 146 gerade belichtet wird. Wie zuvor beschrieben, ermöglicht die Bildung der Aussparungen R3, dass die Seitenwände der MCESL 146 in einem nachfolgenden Prozess oxidiert werden, was wiederum eine seitliche Ätzung in einem nachfolgenden LRM-Ätzen unterdrücken oder verlangsamen wird. Die Details des Prozesses bezüglich des Kontaktätzprozesses ET3 wurden zuvor bezüglich des Kontaktätzprozesses ET1 erläutert und werden deshalb hier der Kürze halber nicht wiederholt.
  • In 22 werden die freigelegten Abschnitte der MCESL-Schicht 146 in einer sauerstoffhaltigen Umgebung behandelt, so dass die Oberflächenschichten der freigelegten Abschnitte der MCESL 146 oxidiert werden, um oxidierte Bereiche 1463 (austauschbar als behandelte Bereiche bezeichnet) in der MCESL-Schicht 146 zu bilden, während ein verbleibender Bereich 1462 der MCESL-Schicht 146 nicht oxidiert wird (und somit austauschbar als unbehandelter Bereich bezeichnet wird). Der Behandlungsschritt kann eine O2-Plasmabehandlung umfassen, wobei das sauerstoffhaltige Gas in eine Prozesskammer eingeführt wird, wo aus dem sauerstoffhaltigen Gas das Plasma erzeugt wird. Die Details des Prozesses bezüglich der O2-Plasmabehandlung wurden zuvor bezüglich 16A erläutert und werden deshalb hier der Kürze halber nicht wiederholt.
  • Als Ergebnis der O2-Plasmabehandlung erfolgt eine Oxidation in den unteren Flächen und Seitenwänden der Aussparungen R3 in der MCESL 146, was dazu führt, dass der oxidierte Bereich 1463 einen oxidierten unteren Abschnitt 1463b und einen oxidierten Seitenwandabschnitt 1463s, der sich von dem oxidierten unteren Abschnitt 1463b nach oben erstreckt und den oxidierten unteren Abschnitt 1463b seitlich umgibt, aufweist. In einigen Ausführungsformen besitzen der oxidierte untere Abschnitt 1463b und der oxidierte Seitenwandabschnitt 1463s die gleiche Dicke (z. B. in einem Bereich von etwa 1 nm bis etwa 3 nm). In einigen anderen Ausführungsformen weist der oxidierte Seitenwandabschnitt 1463s eine größere Dicke als der oxidierte untere Abschnitt 1463b auf. Ein dickerer oxidierter Seitenwandabschnitt 1463s ermöglicht einen höheren Ätzwiderstand gegenüber der anschließenden LRM-Ätzung. Ein dünnerer oxidierter unterer Abschnitt 1463b gestattet eine Verkürzung der LRM-Ätzdauer. In einigen Ausführungsformen weist der oxidierte Seitenwandabschnitt 1463s einen Dickenanstieg von unten nach oben auf. Zum Beispiel kann der oxidierte Seitenwandabschnitt 1463s an der Oberseite dicker und an der Unterseite dünner sein.
  • In einigen Ausführungsformen kann der oxidierte Bereich 1463 einen Gradienten der Sauerstoffkonzentration aufgrund der Plasmabehandlung aufweisen. Zum Beispiel kann der Prozentsatz von Sauerstoffatomen in dem oxidierten Bereich 1463 mit zunehmendem Abstand von der Oberfläche der Aussparung R3 abnehmen. Detaillierter gesprochen weist der oxidierte Seitenwandabschnitt 1463s einen Prozentsatz von Sauerstoffatomen auf, der mit zunehmendem Abstand von einer Seitenwand der Aussparung R3 abnimmt, und weist der oxidierte untere Abschnitt 1463b einen Prozentsatz von Sauerstoffatomen auf, der mit zunehmendem Abstand von einer unteren Fläche der Aussparung R3 abnimmt. In einigen Ausführungsformen, in denen die MCESL 146 Siliziumnitrid ist, kann das Atomverhältnis von Sauerstoff zu Stickstoff in dem oxidierten Bereich mit zunehmendem Abstand von der Oberfläche der Aussparung R3 abnehmen. Detaillierter gesprochen kann der oxidierte Seitenwandabschnitt 1463s ein Atomverhältnis von Sauerstoff zu Stickstoff aufweisen, das mit zunehmendem Abstand von einer Seitenwand der Aussparung R3 abnimmt, und der oxidierte untere Abschnitt 1463b weist ein Atomverhältnis von Sauerstoff zu Stickstoff auf, welches mit zunehmendem Abstand von einer unteren Fläche der Aussparung R3 abnimmt.
  • In 23 wird ein LRM-Ätzprozess ET4 durchgeführt, um die MCESL 146 und die darunterliegenden dielektrischen Gate-Abdeckungen 142 zu durchbrechen, um die Gate-Kontaktöffnungen O3 zu den Gate-Metallabdeckungen 138 zu vertiefen. Als ein Ergebnis des LRM-Ätzprozesses ET4 werden die Gate-Metallabdeckungen 138 an den Unterseiten der vertieften Gate-Kontaktöffnungen O3 freigelegt. Da die oxidierten Seitenwandabschnitte 1463s das laterale Ätzen während dem LRM-Ätzprozess ET4 unterdrücken oder verlangsamen, wie zuvor erläutert, erstrecken sich die Seitenwände der Gate-Kontaktöffnungen O3 linear durch eine gesamte Dicke der ILD-Schicht 148, eine gesamte Dicke der MCESL 146 und eine gesamte Dicke der dielektrischen Gate-Abdeckungen 142 und es tritt keine Biegung auf oder diese ist vernachlässigbar. Die Details des Prozesses bezüglich des LRM-Ätzprozesses ET4 wurden zuvor bezüglich des LRM-Ätzprozesses ET2 erläutert und werden deshalb hier der Kürze halber nicht wiederholt.
  • In 24 werden dann die Gate-Kontakte 160 in den Gate-Kontaktöffnungen O3 gebildet, um eine elektrische Verbindung mit den KHMG-Strukturen 130 durch die Gate-Metallabdeckungen 138 herzustellen. Die Materialien und Herstellungsprozessdetails bezüglich der Gate-Kontakte 160 wurden zuvor unter Bezugnahme auf 20A beschrieben und werden deshalb hier der Kürze halber nicht wiederholt.
  • In der in 24 dargestellten Ausführungsform sind die Gate-Kontakte 160 im Wesentlichen frei von Biegungen, da sie die Geometrie der Gate-Kontaktöffnungen O3 übernehmen. Anders ausgedrückt erstrecken sich die Seitenwände der Gate-Kontakte 160 linear durch eine gesamte Dicke der ILD-Schicht 148, eine gesamte Dicke der MCESL 146 und eine gesamte Dicke der dielektrischen Gate-Abdeckungen 142, und es tritt keine Biegung auf oder diese ist vernachlässigbar. Insbesondere bildet der Gate-Kontakt 160 eine sauerstoffhaltige Grenzfläche 1601 mit der ILD-Schicht 148 (d. h., der SiO2-Schicht) und dem oxidierten Seitenwandabschnitt 1463s in der MCESL 146, und er bildet auch eine sauerstofffreie Grenzfläche 1602 mit dem nichtoxidierten Bereich 1462 in der MCESL 146 und der dielektrischen Gate-Abdeckung 142, und die sauerstofffreie Grenzfläche 1602 ist mit der sauerstoffhaltigen Grenzfläche 1601 ausgerichtet, wie in 24 veranschaulicht. In einigen anderen Ausführungsformen kann jedoch die sauerstofffreie Grenzfläche 1602 seitlich von der sauerstoffhaltigen Grenzfläche 1601 zurücktreten (wie in der gestrichelten Linie DL4 gezeigt), da der LRM-Ätzprozess ET4 ein stärkeres laterales Ätzen in dem nicht-oxidierten Bereich 1462 in der MCESL 146 und der nicht-oxidierten dielektrischen Gate-Abdeckung 142 als in dem oxidierten Seitenwandabschnitt 1463s verursachen kann. Auch in diesem Fall weisen die Gate-Kontakte 160 noch einen abgeschwächten bogenförmigen Defekt auf, da das bogenförmige Profil unter den oxidierten Seitenwandabschnitt 1463s beschränkt ist, verglichen mit dem Fall, in dem kein oxidierter Seitenwandabschnitt 1463s gebildet ist.
  • 25 bis 43B veranschaulichen perspektivische Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung einer integrierten Schaltungsstruktur 200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Gemäß einigen beispielhaften Ausführungsformen können die gebildeten Transistoren einen p-Transistor (z. B. einen p-GAA FET) und einen n-Transistor (z. B. einen n-FAA FET) umfassen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Es ist zu beachten, dass zusätzliche Vorgänge vor, während und nach den Prozessen, die durch 25 bis 43B gezeigt sind, bereitgestellt werden können, und für weitere Ausführungsformen des Verfahrens können einige der unten beschriebenen Vorgänge ersetzt oder eliminiert werden. Die Reihenfolge der Verfahrensschritte/Prozesse kann vertauschbar sein.
  • 25, 26, 27, 28A, 29A, 30A und 31A sind perspektivische Ansichten einiger Ausführungsformen der integrierten Schaltungsstruktur 200 in Zwischenstufen während der Herstellung. 28B, 29B, 30B, 31B, 32-34, 35A, 36-43B sind Querschnittsansichten von einigen Ausführungsformen der integrierten Schaltungsstruktur 200 in Zwischenstufen während der Herstellung entlang eines ersten Einschnitts (z. B. der Einschnitt X-X in 28A), welcher entlang einer Längsrichtung des Kanals und senkrecht zu einer oberen Fläche des Substrats ist. 35B ist eine Querschnittsansicht einiger Ausführungsformen der integrierten Schaltungsstruktur 200 in Zwischenstufen während der Herstellung entlang eines zweiten Einschnitts (z. B. der Einschnitt Y-Y in 28A), welcher in dem Gate-Bereich und senkrecht zu der Längsrichtung des Kanals ist.
  • Unter Bezugnahme auf 25 ist ein Epitaxialstapel 220 über dem Substrat 210 gebildet. In einigen Ausführungsformen kann das Substrat 210 Silizium (Si) umfassen. Alternativ kann das Substrat 210 Germanium (Ge), Silizium-Germanium (SiGe), ein III-V-Material (wie zum Beispiel GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb und/oder GaInAsP oder eine Kombination davon) oder andere geeignete Halbleitermaterialien aufweisen. In einigen Ausführungsformen kann das Substrat 210 eine Halbleiter-auf-Isolator-Struktur (SOI-Struktur), wie zum Beispiel eine vergrabene dielektrische Schicht, aufweisen. Außerdem kann das Substrat 210 alternativ eine vergrabene dielektrische Schicht wie etwa eine vergrabene Oxidschicht (BOX-Schicht), z. B. eine vergrabene dielektrische Schicht, die durch ein Verfahren, das als Separation-By-Implantation-Of-Oxygen-Technologie (SIMOX-Technologie), Waferbonding, SEG oder ein anderes geeignetes Verfahren bezeichnet wird, gebildet ist, aufweisen.
  • Der Epitaxialstapel 220 weist epitaxiale Schichten 222 einer ersten Zusammensetzung auf, zwischen denen die epitaxialen Schichten 224 einer zweiten Zusammensetzung eingefügt sind. Die erste und die zweite Zusammensetzung können verschieden sein. In einigen Ausführungsformen sind die epitaxialen Schichten 222 SiGe und sind die epitaxialen Schichten 224 Silizium (Si). Es sind jedoch andere Ausführungsformen möglich, einschließlich solcher, die eine erste Zusammensetzung und eine zweite Zusammensetzung mit unterschiedlichen Oxidationsraten und/oder Ätzselektivitäten liefern. In einigen Ausführungsformen umfassen die epitaxialen Schichten 222 SiGe, und wenn die epitaxialen Schichten 224 Si umfassen, ist die Si-Oxidationsrate der epitaxialen Schichten 224 kleiner als die SiGe-Oxidationsrate der epitaxialen Schichten 222.
  • Die epitaxialen Schichten 224 oder Abschnitte davon können den Nanoschichtkanal (die Nanoschichtkanäle) des Transistors mit mehreren Gates bilden. Der Ausdruck „Nanoschicht“ wird hierin verwendet, um sich auf jeden Abschnitt eines Materials mit Abmessungen im Nanobereich oder sogar im Mikrometerbereich zu beziehen, und der eine längliche Form aufweist, ungeachtet der Querschnittsform dieses Abschnitts. Somit bezieht sich der Ausdruck auf längliche Materialabschnitte mit kreisförmigem und im Wesentlichen kreisförmigem Querschnitt sowie auf balken- oder stangenförmige Materialabschnitte, die beispielsweise einen zylindrischen oder im Wesentlichen rechteckigen Querschnitt aufweisen. Die Verwendung der epitaxialen Schichten 224, um einen Kanal oder Kanäle eines Bauelements zu definieren, wird weiter unten erläutert.
  • Es sei angemerkt, dass, wie in 25 veranschaulicht, drei Schichten der epitaxialen Schichten 222 und drei Schichten der epitaxialen Schichten 224 nur zur Veranschaulichung abwechselnd angeordnet sind und keine Beschränkung der Besonderheit der Ansprüche darstellen. Es ist zu verstehen, dass eine beliebige Anzahl von epitaxialen Schichten in dem Epitaxialstapel 220 gebildet werden kann; die Anzahl der Schichten hängt von der gewünschten Anzahl der Kanalbereiche für den Transistor ab. In einigen Ausführungsformen liegt die Anzahl der epitaxialen Schichten 224 zwischen 2 und 10.
  • Wie nachstehend ausführlicher beschrieben wird, können die epitaxialen Schichten 224 als (ein) Kanalbereich(e) eines später gebildeten Multi-Gate-Bauelements dienen und die Dicke wird auf der Grundlage von Überlegungen zur Bauelementsleistung ausgewählt. Die epitaxialen Schichten 222 in dem/den Kanalbereich(en) können schließlich entfernt werden und dazu dienen, einen vertikalen Abstand zwischen benachbarten Kanalbereichen eines nachfolgend gebildeten Multi-Gate-Bauelements zu definieren, und die Dicke wird auf der Grundlage von Überlegungen zur Bauelementsleistung ausgewählt. Somit können die epitaxialen Schichten 222 auch als Opferschichten bezeichnet werden, und die epitaxialen Schichten 224 können auch als Kanalschichten bezeichnet werden.
  • Als Beispiel kann das epitaxiale Züchten der Schichten des Stapels 220 anhand eines Molekularstrahl-Epitaxie-Prozesses (MBE-Prozesses), eines metallorganischen chemischen Gasphasenabscheidungsprozesses (MOCVD-Prozesses) und/oder anhand anderer geeigneter epitaxialer Züchtungsprozesse durchgeführt werden. In einigen Ausführungsformen umfassen die epitaxial gezüchteten Schichten, beispielsweise die epitaxialen Schichten 224, das gleiche Material wie das Substrat 210. In einigen Ausführungsformen umfassen die epitaxial gezüchteten Schichten 222 und 224 ein anderes Material als das Substrat 210. Wie oben beschrieben, weisen die epitaxialen Schichten 222 in mindestens einigen Beispielen eine epitaxial gezüchtete Silizium-Germanium-Schicht (SiGe-Schicht) auf und weisen die epitaxialen Schichten 224 eine epitaxial gezüchtete Siliziumschicht (Si-Schicht) auf. Alternativ kann in einigen Ausführungsformen jede der epitaxialen Schichten 222 und 224 andere Materialien, wie etwa Germanium, einen Verbindungshalbleiter wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter wie etwa SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP oder Kombinationen davon, umfassen. Wie erläutert, können die Materialien der epitaxialen Schichten 222 und 224 auf der Basis des Bereitstellens verschiedener Oxidations- und/oder Ätzselektivitätseigenschaften ausgewählt werden. In einigen Ausführungsformen sind die epitaxialen Schichten 222 und 224 im Wesentlichen frei von Dotiermitteln (d. h., sie haben eine Konzentration von extrinsisch dotierenden Dotiermitteln von etwa 0 cm-3 bis etwa 1 × 1018 cm-3), wobei beispielsweise während des Epitaxialzüchtungsprozesses keine absichtliche Dotierung durchgeführt wird.
  • Unter Bezugnahme auf 26 werden mehrere Halbleiterfinnen 230 gebildet, die sich von dem Substrat 210 aus erstrecken. In verschiedenen Ausführungsformen weist jede der Finnen 230 einen Substratabschnitt 212 auf, welcher von dem Substrat 210 und Abschnitten jeder der epitaxialen Schichten des Epitaxialstapels, welcher die epitaxialen Schichten 222 und 224 aufweist, gebildet wird. Die Finnen 230 können unter Verwendung geeigneter Prozesse einschließlich Doppel- oder Mehrfachstrukturierungsprozessen hergestellt werden. Im Allgemeinen sind bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie- und selbstausrichtende Prozesse kombiniert, was die Herstellung von Strukturen mit kleineren Abmessungen ermöglicht als beispielsweise unter Verwendung eines einzigen direkten Fotolithografieprozesses erreichbar ist. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht gebildet. Die Opferschichten werden dann entfernt, und die verbleibenden Abstandshalter oder Dorne können dann verwendet werden, um die Finnen 230 durch Ätzen des Anfangsepitaxialstapels 220 zu strukturieren. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen.
  • Bei der in den 25 und 26 gezeigten veranschaulichten Ausführungsform wird vor dem Strukturieren der Finnen 230 eine Hartmaskenschicht (HM-Schicht) 910 über dem Epitaxialstapel 220 gebildet. In einigen Ausführungsformen umfasst die HM-Schicht eine Oxidschicht 912 (z. B. eine Pad-Oxidschicht, die SiO2 umfassen kann) und eine Nitridschicht 914 (z. B. eine Pad-Nitridschicht, die Si3N4 umfassen kann), die über der Oxidschicht gebildet ist. Die Oxidschicht 912 kann als eine Adhäsionsschicht zwischen dem Epitaxialstapel 220 und der Nitridschicht 914 dienen und kann als eine Ätzstoppschicht zum Ätzen der Nitridschicht 914 dienen. In einigen Beispielen umfasst die HM-Oxidschicht 912 thermisch gezüchtetes Oxid, durch chemische Gasphasenabscheidung (CVD) abgeschiedene Oxide und/oder Oxide, die durch Atomlagenabscheidung (ALD) abgeschieden wurden. In einigen Ausführungsformen wird die HM-Nitridschicht 914 auf der HM-Oxidschicht 912 durch CVD und/oder andere geeignete Techniken abgeschieden.
  • Die Finnen 230 können anschließend unter Verwendung geeigneter Prozesse einschließlich Photlithographie- und Ätzprozessen hergestellt werden. Der Photolithographieprozess kann das Bilden einer Fotolackschicht (nicht gezeigt) über der HM-Schicht 910, das Belichten des Fotolacks mit einer Struktur, das Durchführen eines Nachbelichtungsbrennprozesses und das Entwickeln des Resists, um eine strukturierte Maske zu bilden, die das Resist umfasst, umfassen. In einigen Ausführungsformen kann das Strukturieren des Resists zum Bilden des strukturierten Maskenelements unter Verwendung eines Elektronenstrahllithographieprozesses oder eines extremen Ultraviolett-Lithographieprozesses (EUV-Lithographieprozesses) unter Verwendung von Licht in dem EUV-Bereich mit einer Wellenlänge von zum Beispiel ungefähr 1-200 nm durchgeführt werden. Die strukturierte Maske kann dann verwendet werden, um die Bereiche des Substrats 210 und der darauf gebildeten Schichten zu schützen, während ein Ätzprozess Gräben 202 durch die HM-Schicht 910, durch den Epitaxialstapel 220 und in das Substrat 210 in den ungeschützten Bereichen bildet, wodurch eine Vielzahl von sich erstreckenden Finnen 230 zurückbleibt. Die Gräben 202 können unter Verwendung eines Trockenätzens (z. B. reaktives Ionenätzen), eines Nassätzens und/oder einer Kombination davon geätzt werden. Viele andere Ausführungsformen der Verfahren zum Bilden der Finnen auf dem Substrat können auch verwendet werden, einschließlich beispielsweise des Definierens des Finnenbereichs (z. B. durch Masken oder Isolationsbereiche) und des epitaxialen Züchtens des Epitaxialstapels 220 in Form der Finnen 230.
  • Als nächstes werden, wie in 27 veranschaulicht, STI-Bereiche 240 zwischen den Finnen 230 gebildet. Die Materialien und Prozessdetails bezüglich der STI-Bereiche 240 sind ähnlich zu denen der zuvor erläuterten STI-Bereiche 14 und werden deshalb der Kürze halber nicht wiederholt.
  • Es wird auf 28A und 28B Bezug genommen. Dummy-Gatestrukturen 250 werden über dem Substrat 210 gebildet und zumindest teilweise über den Finnen 230 angeordnet. Die Abschnitte der Finnen 230 unter den Dummy-Gatestrukturen 250 können als Kanalbereich bezeichnet werden. Die Dummy-Gatestrukturen 250 können auch Source-/Drain-Bereiche (S/D-Bereiche) der Finnen 230 definieren, zum Beispiel die Bereiche der Finnen 230 benachbart zu und auf gegenüberliegenden Seiten der Kanalbereiche.
  • Ein Dummy-Gate-Bildungsschritt bildet eine Dummy-Gate-Dielektrikum-Schicht 252 über den Finnen 230. Nachfolgend werden eine Dummy-Gate-Elektrodenschicht 254 und eine Hartmaske, die eine Vielzahl von Schichten 256 und 258 aufweisen kann (z. B. eine Oxidschicht 256 und eine Nitridschicht 258), über der Dummy-Gate-Dielektrikum-Schicht 252 gebildet. Dann wird die Hartmaske strukturiert, gefolgt von dem Strukturieren der Dummy-Gate-Elektrodenschicht 252 unter Verwendung der strukturierten Hartmaske als Ätzmaske. In einigen Ausführungsformen wird die Dummy-Gate-Dielektrikum-Schicht 252 von den S/D-Bereichen der Finnen 230 entfernt, nachdem die Dummy-Gate-Elektrodenschicht 254 strukturiert wurde. Der Ätzprozess kann ein Nassätzen, ein Trockenätzen und/oder eine Kombination davon umfassen. Der Ätzprozess wird gewählt, um die Dummy-Gate-Dielektrikum-Schicht 252 selektiv zu ätzen, ohne die Finnen 230, die Dummy-Gate-Elektrodenschicht 254, die Oxidmaskenschicht 256 und die Nitridmaskenschicht 258 im Wesentlichen zu ätzen. Die Materialien der Dummy-Gate-Dielektrikum-Schicht und der Dummy-Gate-Elektrodenschicht sind ähnlich den Materialien der Dummy-Gate-Dielektrikum-Schicht 108 und der Dummy-Gate-Elektrodenschicht 110, die zuvor erläutert wurden, und sie werden deshalb der Kürze halber nicht wiederholt.
  • Nachdem die Bildung der Dummy-Gatestrukturen 250 abgeschlossen ist, werden Gate-Abstandshalter 260 auf Seitenwänden der Dummy-Gatestrukturen 250 gebildet. Beispielsweise wird eine Abstandshaltermaterialschicht auf dem Substrat 210 abgeschieden. Die Abstandshaltermaterialschicht kann eine konformale Schicht sein, die dann zurückgeätzt wird, um Gate-Seitenwand-Abstandhalter zu bilden. Bei der veranschaulichten Ausführungsform ist eine Abstandshaltermaterialschicht 260 konformal auf der Oberseite und den Seitenwänden der Dummy-Gatestrukturen 250 angeordnet. Die Abstandshaltermaterialschicht 260 kann ein dielektrisches Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, SiCN-Filme, Siliziumoxycarbid, SiOCN-Filme und/oder Kombinationen davon, aufweisen. In einigen Ausführungsformen weist die Abstandshaltermaterialschicht 260 mehrere Schichten, wie etwa eine erste Abstandshalterschicht 262 und eine zweite Abstandshalterschicht 264 (in 28B veranschaulicht), die über der ersten Abstandshalterschicht 262 gebildet ist, auf. Beispielsweise kann die Abstandshaltermaterialschicht 260 durch Abscheiden eines dielektrischen Materials über den Gatestrukturen 250 unter Verwendung von geeigneten Abscheidungsprozessen gebildet werden. Dann wird ein anisotroper Ätzprozess auf der abgeschiedenen Abstandshaltermaterialschicht 260 durchgeführt, um Abschnitte der Finnen 230 freizulegen, die nicht von der Dummy-Gatestruktur 250 bedeckt sind (z. B. in Source-/Drain-Bereichen der Finnen 230). Abschnitte der Abstandshaltermaterialschicht direkt oberhalb der Dummy-Gatestruktur 250 können vollständig durch diesen anisotropen Ätzprozess entfernt werden. Abschnitte der Abstandshalterschicht auf Seitenwänden der Dummy-Gatestruktur 250 können verbleiben, was Gate-Seitenwand-Abstandshalter bildet, die der Einfachheit halber als Gate-Abstandshalter 260 bezeichnet werden. Es sei angemerkt, dass, obwohl die Gate-Abstandshalter 260 in der Querschnittsansicht von 28B mehrschichtige Strukturen sind, sie der Einfachheit halber in der perspektivischen Ansicht von 28A als einschichtige Strukturen veranschaulicht sind.
  • Als nächstes werden, wie in 29A und 29B veranschaulicht, sich seitlich über die Gate-Abstandshalter 260 hinaus erstreckende freiliegende Abschnitte der Halbleiterfinnen 230 geätzt (z. B. in den Source-/Drain-Bereichen der Finnen 230), wobei beispielsweise ein anisotroper Ätzprozess verwendet wird, der die Dummy-Gatestruktur 250 und die Gate-Abstandshalter 260 als Ätzmaske verwendet, was zu Aussparungen R6 in die Halbleiterfinnen 230 hinein und zwischen entsprechenden Dummy-Gatestrukturen 250 führt. Nach der anisotropen Ätzung sind die Endflächen der Opferschichten 222 und der Kanalschichten 224 aufgrund der anisotropen Ätzung mit den jeweiligen äußersten Seitenwänden der Gate-Abstandshalter 260 ausgerichtet. In einigen Ausführungsformen kann das anisotrope Ätzen durch ein chemisches Trockenätzen mit einer Plasmaquelle und einem Reaktionsgas durchgeführt werden. Die Plasmaquelle kann eine Quelle von induktiv gekoppeltem Plasma (ICR), eine mit einem Transformator gekoppelte Plasmaquelle (TCP-Quelle), eine Quelle von Elektronenzyklotronresonanz (ECR-Quelle) usw. sein, und das Reaktionsgas kann beispielsweise ein auf Fluor basierendes Gas (z. B. SF6, CH2F2, CH3F, CHF3 oder dergleichen), ein auf Chlor basierendes Gas (z. B. C12), Bromwasserstoffgas (HBr), Sauerstoffgas (O2), dergleichen oder Kombinationen davon sein.
  • Als nächstes werden in 30A und 30B die Opferschichten 222 seitlich oder horizontal durch Verwenden geeigneter Ätzttechniken ausgespart, was zu seitlichen Aussparungen R7 jeweils vertikal zwischen entsprechenden Kanalschichten 224 führt. Dieser Schritt kann durch Verwendung eines selektiven Ätzprozesses durchgeführt werden. Beispielhaft und nicht einschränkend sei erwähnt, dass die Opferschichten 222 SiGe sind und die Kanalschichten 224 Silizium sind, wodurch ein selektives Ätzen der Opferschichten 222 gestattet wird. In einigen Ausführungsformen umfasst das selektive Nassätzen ein APM-Ätzen (beispielsweise eine Ammoniakhydroxid-Wasserstoffperoxid-Wasser-Mischung), das SiGe mit einer schnelleren Ätzrate ätzt als Si. In einigen Ausführungsformen umfasst das selektive Ätzen eine Oxidation des SiGe, gefolgt von einem SiGeOx-Entfernen. Zum Beispiel kann die Oxidation durch ein O3-Spülen und dann ein Entfernen von SiGeOx durch ein Ätzmittel, wie etwa NH4OH, vorgesehen sein, das selektiv SiGeOx mit einer schnelleren Ätzrate als Si ätzt. Da die Oxidationsrate von Si viel niedriger als die von SiGe ist (manchmal 30-mal niedriger), werden die Kanalschichten 224 zudem nicht wesentlich durch den Prozess geätzt, der die Opferschichten 222 seitlich ausspart. Als Ergebnis erstrecken sich die Kanalschichten 224 seitlich über die gegenüberliegenden Endflächen der Opferschichten 222 hinaus.
  • In 31A und 31B wird eine innere Abstandshaltermaterialschicht 270 gebildet, um die Aussparungen R7 zu füllen, die durch das laterale Ätzen der Opferschichten 222 zurückbleiben, das oben mit Bezug auf 30A und 30B erörtert wurde. Die innere Abstandshaltermaterialschicht 270 kann ein dielektrisches Material mit niedrigem k-Wert sein, wie beispielsweise SiO2, SiN, SiCN oder SiOCN, und kann durch ein geeignetes Abscheidungsverfahren, wie ALD, gebildet werden. Nach dem Abscheiden der inneren Abstandshaltermaterialschicht 270 kann ein anisotroper Ätzprozess durchgeführt werden, um das abgeschiedene innere Abstandshaltermaterial 270 so zu trimmen, dass nur Abschnitte des abgeschiedenen inneren Abstandshaltermaterials 270 zurückbleiben, die die Aussparungen R7 füllen, die durch das laterale Ätzen der Opferschichten 222 zurückbleiben. Nach dem Trimmvorgang werden der Einfachheit halber die verbleibenden Abschnitte des abgeschiedenen inneren Abstandshaltermaterials als innere Abstandshalter 270 bezeichnet. Die inneren Abstandhalter 270 dienen dazu, Metall-Gates von Source-/Drain-Bereichen zu isolieren, die in anschließenden Prozessen gebildet werden. In dem Beispiel von 31A und 31B sind die Seitenwände der inneren Abstandhalter 270 mit den Seitenwänden der Kanalschichten 224 ausgerichtet.
  • In 32 werden epitaxiale Source-/Drain-Strukturen 280 über den Source-/Drain-Bereichen S/D der Halbleiterfinnen 230 gebildet. Die epitaxialen Source-/Drain-Strukturen 280 können durch Durchführen eines Epitaxialzüchtungsprozesses gebildet werden, der auf den Finnen 230 ein epitaxiales Material bereitstellt. Während des Epitaxialzüchtungsprozesses begrenzen die Dummy-Gatestrukturen 250, die Gate-Seitenwand-Abstandshalter 260 und die inneren Abstandshalter 270 die epitaxialen Source-/Drain-Strukturen 280 auf die Source-/Drain-Bereiche S/D. Die Materialien und Prozessdetails bezüglich der epitaxialen Source-/Drain-Strukturen 280 der GAA FETs sind ähnlich zu denen der epitaxialen Source-/Drain-Strukturen 122 der FinFETs, die zuvor erläutert wurden, und werden daher der Kürze halber nicht wiederholt.
  • In 33 ist eine dielektrische Zwischenschicht (ILD) 310 auf dem Substrat 210 gebildet. In einigen Ausführungsformen wird auch eine Kontaktätzstoppschicht (CESL) 300 vor der Bildung der ILD-Schicht 310 gebildet. Die Materialien und Prozessdetails bezüglich der CESL 300 und der ILD-Schicht 310 sind ähnlich zu denen der CESL 124 und der ILD-Schicht 126 und werden daher der Kürze halber nicht wiederholt. In einigen Beispielen kann nach dem Abscheiden der ILD-Schicht 310 ein Planarisierungsprozess durchgeführt werden, um überschüssige Materialien der ILD-Schicht 310 zu entfernen. Zum Beispiel umfasst ein Planarisierungsprozess einen chemisch-mechanischen Planarisierungsprozess (CMP-Prozess), welcher Abschnitte der ILD-Schicht 310 (und der CESL-Schicht, falls vorhanden), die über den Dummy-Gatestrukturen 250 liegen, entfernt und eine obere Fläche der integrierten Schaltungsstruktur 200 planarisiert. In einigen Ausführungsformen entfernt der CMP-Prozess auch die Hartmaskenschichten 256, 258 (wie in 32 gezeigt) und legt die Dummy-Gate-Elektrodenschicht 254 frei.
  • Danach werden die Dummy-Gatestrukturen 250 zuerst entfernt (wie in 33 gezeigt), und dann werden die Opferschichten 222 entfernt. Die resultierende Struktur ist in 34 veranschaulicht. In einigen Ausführungsformen werden die Dummy-Gatestrukturen 250 entfernt, indem ein selektiver Ätzprozess (z. B. selektives Trockenätzen, selektives Nassätzen oder eine Kombination davon) verwendet wird, der die Materialien in den Dummy-Gatestrukturen 250 mit einer schnelleren Ätzrate ätzt als andere Materialien (z. B. die Gate-Seitenwand-Abstandshalter 260, die CESL 300 und/oder die ILD-Schicht 310), was zu Gate-Gräben GT2 zwischen den entsprechenden Gate-Seitenwand-Abstandshaltern 260 führt, wobei die Opferschichten 222 in den Gate-Gräben GT2 freiliegen. Danach werden die Opferschichten 222 in den Gate-Gräben GT2 unter Verwendung eines weiteren selektiven Ätzprozesses entfernt, der die Opferschichten 222 mit einer schnelleren Ätzrate ätzt als die Kanalschichten 224, wodurch Öffnungen O6 zwischen den benachbarten Kanalschichten 224 gebildet werden. Dadurch werden die Kanalschichten 224 Nanoschichten, die über dem Substrat 210 und zwischen den epitaxialen Source-/Drain-Strukturen 290S/290D schwebend angeordnet sind. Dieser Schritt wird auch als Kanalfreigabeprozess bezeichnet. Bei diesem Zwischenverarbeitungsschritt können die Öffnungen O6 zwischen den Nanoschichten 224 mit Umgebungsbedingungen (z. B. Luft, Stickstoff usw.) gefüllt werden. In einigen Ausführungsformen können die Nanoschichten 224 austauschbar als Nanodrähte, Nanoplättchen und Nanoringe bezeichnet werden, je nach ihrer Geometrie. Beispielsweise können in einigen anderen Ausführungsformen die Kanalschichten 224 getrimmt werden, so dass sie aufgrund des selektiven Ätzprozesses zum vollständigen Entfernen der Opferschichten 222 eine im Wesentlichen kreisförmige Form (d. h., eine zylindrische Form) aufweisen. In diesem Fall können die resultierenden Kanalschichten 224 als Nanodrähte bezeichnet werden.
  • In einigen Ausführungsformen werden die Opferschichten 222 unter Verwendung eines selektiven Nassätzprozesses entfernt. In einigen Ausführungsformen sind die Opferschichten 222 SiGe und sind die Kanalschichten 224 Silizium, was ein selektives Entfernen der Opferschichten 222 ermöglicht. In einigen Ausführungsformen umfasst das selektive Nassätzen ein APM-Ätzen (z. B. Ammoniakhydroxid-Wasserstoffperoxid-Wasser-Mischung). In einigen Ausführungsformen umfasst das selektive Entfernen eine Oxidation des SiGe, gefolgt von einem SiGeOx-Entfernen. Zum Beispiel kann die Oxidation durch ein O3-Spülen und dann ein Entfernen von SiGeOx durch ein Ätzmittel, wie etwa NH4OH, vorgesehen sein, das selektiv SiGeOx mit einer schnelleren Ätzrate als Si ätzt. Da die Oxidationsrate von Si viel niedriger als die Oxidationsrate von SiGe ist (manchmal 30-mal niedriger), werden die Kanalschichten 224 zudem möglicherweise nicht wesentlich durch den Kanalfreigabeprozess geätzt. Es sei angemerkt, dass sowohl der Schritt der Kanalfreigabe als auch der vorausgehende Schritt des seitlichen Aussparens der Opferschichten (wie etwa der in 30A und 30B gezeigte Schritt) einen selektiven Ätzprozess verwenden, der SiGe mit einer Ätzrate ätzt, die schneller ist als das Ätzen von Si, so dass in einigen Ausführungsformen für beide Schritte dieselbe Ätzchemikalie verwendet werden kann. In diesem Fall ist die Ätzzeit/-dauer des Schritts zum Freigeben des Kanals länger als die Ätzzeit/- dauer des vorherigen Schrittes des seitlichen Aussparens der Opferschichten, um die SiGe-Opferschichten vollständig zu entfernen.
  • In 35A und 35B sind Ersatz-Gatestrukturen 320 jeweils in den Gate-Gräben GT2 gebildet, um jede der in den Gate-Gräben GT2 schwebend angeordneten Nanoschichten 224 zu umgeben. Die Gatestrukturen 320 können endgültige Gates von GAA-FETs sein. Die endgültige Gatestruktur kann ein Stapel von Gates mit hohem k-Wert/Metall sein, obwohl auch andere Zusammensetzungen möglich sind. In einigen Ausführungsformen bildet jede der Gatestrukturen 320 das Gate, das mit den Mehrfachkanälen verknüpft ist, die durch die Vielzahl von Nanoschichten 224 bereitgestellt werden. Beispielsweise werden die Gatestrukturen 320 mit hohem k-Wert/Metall innerhalb der Öffnungen O6 (wie in 34 veranschaulicht) gebildet, die durch die Freisetzung der Nanoschichten 224 bereitgestellt werden. In verschiedenen Ausführungsformen weist die Gatestruktur 320 mit hohem k-Wert/Metall eine Gate-Dielektrikum-Schicht 322, die um die Nanoschichten 224 herum gebildet ist, eine Austrittsarbeitsmetallschicht 324, die um die Gate-Dielektrikum-Schicht 322 herum gebildet ist, und ein Füllmetall 326, das um die Austrittsarbeitsmetallschicht 324 herum gebildet ist und einen Rest der Gate-Gräben GT2 füllt, auf. Die Gate-Dielektrikum-Schicht 322 umfasst eine Grenzflächenschicht (beispielsweise eine Siliziumoxidschicht) und eine Gate-Dielektrikum-Schicht mit hohem k-Wert über der Grenzflächenschicht. Gate-Dielektrika mit hohem k-Wert, wie sie hierin verwendet und beschrieben sind, umfassen dielektrische Materialien mit einer hohen dielektrischen Konstante, zum Beispiel eine dielektrische Konstante größer als diejenige von thermischem Siliziumoxid (~3,9). Die Austrittsarbeitsmetallschicht 324 und/oder die Füllmetallschicht 326, die in den Gatestrukturen 320 mit hohem k-Wert/Metall verwendet werden, können ein Metall, eine Metalllegierung oder Metallsilizid aufweisen. Die Bildung der Gatestrukturen 320 mit hohem k-Wert/Metall kann Abscheidungen zum Bilden von verschiedenen Gate-Materialien, einer oder mehreren Auskleidungsschichten und einen oder mehrere CMP-Prozesse zum Entfernen von überschüssigen Gate-Materialien umfassen. Wie in der Querschnittsansicht von 35B entlang einer Längsachse der Gatestruktur 320 mit hohem k-Wert/Metall veranschaulicht, umgibt die Gatestruktur 320 mit hohem k-Wert/Metall jede der Nanoschichten 224 und wird daher als GAA FET bezeichnet. Materialien und Prozessdetails bezüglich der Gatestrukturen 320 der GAA FETs sind ähnlich wie die Gatestrukturen 130 der FinFETs und werden daher der Kürze halber nicht wiederholt.
  • In 36 wird ein Rückätzprozess durchgeführt, um die Ersatz-Gatestrukturen 320 und die Gate-Abstandshalter 260 zurückzuätzen, wodurch Aussparungen über den zurückgeätzten Gatestrukturen 320 und den zurückgeätzten Gate-Abstandshaltern 260 erzeugt werden. In einigen Ausführungsformen können, da die Materialien der Ersatz-Gatestrukturen 320 eine andere Ätzselektivität als die Gate-Abstandshalter 260 aufweisen, die oberen Flächen der Ersatz-Gatestrukturen 320 auf einer anderen Ebene als die oberen Flächen der Gate-Abstandshalter 260 liegen. Beispielsweise sind in der in 36 veranschaulichten Ausführungsform die oberen Flächen der Ersatz-Gatestrukturen 320 niedriger als die oberen Flächen der Gate-Abstandshalter 260. In einigen anderen Ausführungsformen können jedoch die oberen Flächen der Ersatz-Gatestrukturen 320 auf einer selben Höhe wie oder höher als die oberen Flächen der Gate-Abstandshalter 260 liegen. Ferner kann in einigen Ausführungsformen die CESL 300 während des Zurückätzens der Ersatz-Gatestrukturen 320 und/oder der Gate-Abstandshalter 260 zurückgeätzt werden. In diesem Fall weist die CESL 300 ein niedrigeres oberes Ende als eine obere Fläche der ILD-Schicht 310 auf.
  • Dann werden Gate-Metallabdeckungen 330 jeweils über den Ersatz-Gatestrukturen 320 durch einen geeigneten Prozess, wie etwa CVD oder ALD, gebildet. Die Metallabdeckungen 330 können beispielhaft und nicht einschränkend im Wesentlichen fluorfreies Wolframfilme (FFW-Filme) sein, die eine Menge von Fluorverunreinigungen, die kleiner als 5 Atomprozent ist, und eine Menge von Chlorverunreinigungen, die größer als 3 Atomprozent ist, aufweisen. Das Prozessdetail bezüglich der FFW-Bildung wurde zuvor unter Bezugnahme auf die Gate-Metallabdeckungen 138 erläutert und wird daher der Kürze halber nicht wiederholt.
  • In 37 sind dielektrische Gate-Abdeckungen 340 über den Gate-Metallabdeckungen 330 und den Gate-Abstandshaltern 260 gebildet. Da die Gate-Metallabdeckungen 330 obere Flächen aufweisen, die niedriger als die oberen Flächen der Gate-Abstandshalter 260 sind, weist jede der dielektrischen Gate-Abdeckungen 340 eine abgestufte untere Fläche mit einer unteren Stufe, die eine obere Fläche einer Gate-Metallabdeckung 330 berührt, und einer oberen Stufe, die eine obere Fläche des Gate-Abstandshalters 260 berührt, auf. Die Materialien und Prozessdetails bezüglich der dielektrischen Abdeckungen sind ähnlich zu denen der dielektrischen Gate-Abdeckungen 142, die zuvor erläutert wurden, und werden daher der Kürze halber nicht wiederholt.
  • In 38 sind Source-/Drain-Kontakte 350 gebildet, die sich durch die CESL 300 und die ILD-Schicht 310 erstrecken. Die Bildung der Source-/Drain-Kontakte 350 umfasst beispielhaft und nicht einschränkend das Durchführen eines oder mehrerer Ätzprozesse, um Kontaktöffnungen zu bilden, die sich durch die ILD-Schicht 310 und die CESL 300 erstrecken, um die Source-/Drain-Epitaxiestrukturen 280 freizulegen, Abscheiden eines oder mehrerer Metallmaterialien, die die Kontaktöffnungen überfüllen, und dann Durchführen eines CMP-Prozesses, um überschüssige Metallmaterialien außerhalb der Kontaktöffnungen zu entfernen. In einigen Ausführungsformen sind ein oder mehrere Ätzprozesse ein selektives Ätzen, das die ILD-Schicht 310 mit einer höheren Ätzrate ätzt als das Ätzen der dielektrischen Abdeckungen 340 und der Gate-Abstandshalter 260. Als Folge wird das selektive Ätzen unter Verwendung der dielektrischen Abdeckungen 340 und der Gate-Abstandshalter 260 als Ätzmaske durchgeführt, so dass die Kontaktöffnungen und somit die Source-/Drain-Kontakte 350 selbstausgerichtet mit den Source-/Drain-Epitaxiestrukturen 280 gebildet werden, ohne einen zusätzlichen photolithographischen Prozess zu verwenden. In diesem Fall können die Source-/Drain-Kontakte 350 als selbstausgerichtete Kontakte (self-aligned contacts, SAC) bezeichnet werden, und die dielektrischen Gate-Abdeckungen 340, die die Bildung der selbstausgerichteten Kontakte 350 erlauben, können als SAC-Abdeckungen 340 bezeichnet werden.
  • In 39 wird, sobald die selbstausgerichteten Source-/Drain-Kontakte 350 gebildet worden sind, eine Zwischenkontaktätzstoppschicht (MCESL) 360 über den Source-/Drain-Kontakten 350 und den SAC-Abdeckungen 340 gebildet. Danach wird eine andere ILD-Schicht 370 über der MCESL 146 abgeschieden. In einigen Ausführungsformen ist die MCESL 360 Siliziumnitrid und ist die ILD-Schicht 370 Siliziumoxid (SiOx).
  • Unter Bezugnahme auf 40 wird die ILD-Schicht 370 unter Verwendung eines ersten Ätzprozesses ET5 (auch als Kontaktätzprozess bezeichnet) so strukturiert, dass sie Gate-Kontaktöffnungen O8 bildet, die sich durch die ILD-Schicht 370 erstrecken. Die Ätzdauer des Kontaktätzprozesses ET5 wird gesteuert, um ungefähr bei einer unteren Fläche der MCESL 360 zu stoppen, wobei jedoch nicht die dielektrischen Gate-Abdeckungen 340 durchdrungen werden. Das Stoppen des Kontaktätzprozesses ET5 vor dem Durchgang durch die dielektrischen Gate-Abdeckungen 340 ermöglicht, dass die Seitenwände der MCESL 360 in einem nachfolgenden Prozess oxidiert werden. In einigen Ausführungsformen liegt ein Verhältnis einer Tiefe D8 der Kontaktöffnung O8 (d. h., der Tiefe der Aussparung, die durch den Kontaktätzprozess ET5 erzeugt wird) innerhalb der MCESL 360 zu einer Gesamtdicke T8 der MCESL 360 und der darunterliegenden dielektrischen Gate-Abdeckung 340 in einem Bereich von ungefähr 2:9 bis ungefähr 7:9. Falls das Verhältnis zu klein ist, können bei einer anschließenden Behandlung gebildete oxidierte Seitenwände zu klein sein, um ein laterales Ätzen in dem anschließenden LRM-Ätzprozess zu unterdrücken. Wenn das Verhältnis zu groß ist, können die MCESL 360 und die Gate-Metallabdeckungen 330 und die darunterliegenden Gatestrukturen 320 übermäßig geätzt werden. Die Prozessdetails bezüglich des Kontaktätzprozesses ET5 sind ähnlich zu denen des Kontaktätzprozesses ET1, der zuvor erläutert wurde, und werden daher der Kürze halber nicht wiederholt.
  • In 41 werden, nachdem der Kontaktätzprozess ET5 abgeschlossen worden ist, die freigelegten Abschnitte der MCESL-Schicht 360 und die dielektrischen Gate-Abdeckungen 340 in einer sauerstoffhaltigen Umgebung behandelt, so dass Oberflächenschichten der freigelegten Abschnitte der MCESL 360 und der dielektrischen Gate-Abdeckungen 340 oxidiert werden, um einen oxidierten Bereich 380 in der MCESL-Schicht 360 und den dielektrischen Gate-Abdeckungen 340 zu bilden, während ein verbleibender Bereich 3602 der MCESL-Schicht 360 und verbleibende Bereiche 3402 der dielektrischen Gate-Abdeckungen 340 nicht-oxidiert gelassen werden. Der Behandlungsschritt kann eine O2-Plasmabehandlung umfassen, wobei das sauerstoffhaltige Gas in eine Prozesskammer eingeführt wird, wo aus dem sauerstoffhaltigen Gas das Plasma erzeugt wird. Die Prozessdetails bezüglich der O2-Plasmabehandlung wurden zuvor bezüglich 16A erläutert und werden deshalb hier der Kürze halber nicht wiederholt.
  • Als Ergebnis der O2-Plasmabehandlung findet eine Oxidation in den freigelegten oberen Flächen der dielektrischen Gate-Abdeckungen 340 und in den freigelegten Seitenwänden der MCESL 360 statt, wodurch der oxidierte Bereich 380 resultiert, der einen oxidierten unteren Abschnitt 380b in einer entsprechenden dielektrischen Gate-Abdeckung 340 und einen oxidierten Seitenwandabschnitt 380s, der sich von dem oxidierten unteren Abschnitt 380b nach oben in die MCESL 360 erstreckt und den oxidierten unteren Abschnitt 380b seitlich umgibt, aufweist.
  • In einigen Ausführungsformen besitzen der oxidierte untere Abschnitt 380b und der oxidierte Seitenwandabschnitt 380s die gleiche Dicke (z. B. in einem Bereich von etwa 1 nm bis etwa 3 nm). In einigen anderen Ausführungsformen weist der oxidierte Seitenwandabschnitt 380s eine größere Dicke als der oxidierte untere Abschnitt 380b auf. Zum Beispiel kann ein Dickenverhältnis des oxidierten Seitenwandabschnitts 380s zu dem oxidierten unteren Abschnitt 380b größer als etwa 1:1, 2:1, 3:1, 4:1 oder 5:1 sein. Ein dickerer oxidierter Seitenwandabschnitt 380s ermöglicht einen höheren Ätzwiderstand gegenüber der anschließenden LRM-Ätzung. Ein dünnerer oxidierter unterer Abschnitt 380b ermöglicht es, die LRM-Ätzdauer zu verkürzen, da der oxidierte untere Abschnitt 380b in der LRM-Ätzung entfernt wird. In einigen Ausführungsformen weist der oxidierte Seitenwandabschnitt 380s einen Dickenanstieg von unten nach oben auf. Zum Beispiel kann der oxidierte Seitenwandabschnitt 380s an der Oberseite dicker und an der Unterseite dünner sein.
  • In einigen Ausführungsformen, wo die MCESL 360 aus SiN hergestellt ist, führt die O2-Plasmabehandlung zu oxidierten Nitridbereichen (Siliziumoxynitrid (SiOxNy)) 380 in der MCESL 360 und unterhalb der Gate-Kontaktöffnungen O8, nicht-oxidierten Nitridbereichen 3402 in den dielektrischen Gate-Abdeckungen 340, die Unterseiten des oxidierten Nitridabschnitts 380 schröpfen, und einem nicht-oxidierten Bereich 3602 in der MCESL 360, der den oxidierten Bereich 380 seitlich umgibt. In einigen Ausführungsformen können die oxidierten Bereiche 380 einen Gradienten der Sauerstoffkonzentration aufgrund der Plasmabehandlung aufweisen. Zum Beispiel kann der Prozentsatz von Sauerstoffatomen in dem oxidierten Bereich 380 mit zunehmendem Abstand von der Oberfläche der Gate-Kontaktöffnung O8 abnehmen. Detaillierter gesprochen hat der oxidierte Seitenwandabschnitt 380s einen Prozentsatz von Sauerstoffatomen, der mit zunehmendem Abstand von einer Seitenwand der Gate-Kontaktöffnung O8 abnimmt, und der oxidierte untere Abschnitt 380b hat einen Prozentsatz von Sauerstoffatomen, der mit zunehmendem Abstand von einer unteren Fläche der Gate-Kontaktöffnung O8 abnimmt. In einigen Ausführungsformen, wo die MCESL 360 und die dielektrischen Gate-Abdeckungen 340 Siliziumnitrid sind, kann das Atomverhältnis von Sauerstoff zu Stickstoff in dem oxidierten Bereich 380 mit zunehmendem Abstand von der Oberfläche der Gate-Kontaktöffnung O8 abnehmen. Detaillierter gesprochen kann der oxidierte Seitenwandabschnitt 380s ein Atomverhältnis von Sauerstoff zu Stickstoff aufweisen, das mit zunehmendem Abstand von einer Seitenwand der Gate-Kontaktöffnung O8 abnimmt, und der oxidierte untere Abschnitt 380b hat ein Atomverhältnis von Sauerstoff zu Stickstoff, welches mit zunehmendem Abstand von einer unteren Fläche der Gate-Kontaktöffnung O8 abnimmt.
  • Unter Bezugnahme auf 42A wird ein LRM-Ätzprozess ET6 durchgeführt, um die MCESL 360 und die dielektrischen Gate-Abdeckungen 340 zu durchbrechen, wodurch die Gate-Kontaktöffnungen O8 zu den Gate-Metallabdeckungen 330 über den Gatestrukturen 320 vertieft werden. Als ein Ergebnis des LRM-Ätzprozesses ET6 werden die Gate-Metallabdeckungen 340 an den Unterseiten der vertieften Gate-Kontaktöffnungen O8 freigelegt. Die Details des Prozesses bezüglich des LRM-Ätzprozesses ET6 wurden zuvor bezüglich des LRM-Ätzprozesses ET2 erläutert und werden deshalb hier der Kürze halber nicht wiederholt.
  • Da der oxidierte Seitenwandabschnitt 380s das laterale Ätzen während dem LRM-Ätzprozess ET6 unterdrückt oder verlangsamt, erstreckt sich die Seitenwand O80 der Gate-Kontaktöffnung O8 linear durch eine gesamte Dicke der ILD-Schicht 370, eine gesamte Dicke der MCESL 360 und eine gesamte Dicke der dielektrischen Gate-Abdeckung 340 und es tritt keine Biegung auf oder diese ist vernachlässigbar. Beispielsweise weist die Seitenwand O80 einen sauerstoffhaltigen Abschnitt O81, der durch eine Seitenwand der ILD-Schicht 370 und eine Seitenwand des oxidierten Seitenwandabschnitts 380s gebildet ist, und einen sauerstofffreien Abschnitt O82, der durch den nicht-oxidierten Bereich 3402 der dielektrischen Gate-Abdeckung 340 gebildet ist, auf, wobei die sauerstofffreie Seitenwand O82 mit der sauerstoffhaltigen Seitenwand O81 ausgerichtet ist. Allerdings kann in einigen anderen Ausführungsformen die sauerstofffreie Seitenwand O82 leicht seitlich von der sauerstoffhaltigen Seitenwand O82 zurücktreten (wie in der gestrichelten Linie DL5 gezeigt), da das LRM-Ätzen ET6 mehr laterales Ätzen in dem nicht-oxidierten Bereich 3402 als in dem oxidierten Seitenwandabschnitt 380s verursachen kann. Auch in diesem Fall weist die Gate-Kontaktöffnung O8 noch einen abgeschwächten bogenförmigen Defekt auf, da das bogenförmige Profil auf unter dem oxidierten Seitenwandabschnitt 380s beschränkt ist, verglichen mit dem Fall, in dem kein oxidierter Seitenwandabschnitt 380s gebildet ist.
  • In einigen Ausführungsformen, wie in 42A dargestellt, weisen die Gate-Kontaktöffnungen O8 ein verjüngtes Seitenwandprofil aufgrund der Natur des anisotropen Ätzens des LRM-Ätzprozesses ET6 auf. In einigen anderen Ausführungsformen können jedoch die Ätzbedingungen des LRM-Ätzprozesses ET6 und/oder des vorherigen Kontaktätzprozesses ET5 fein eingestellt werden, um zu ermöglichen, dass die Gate-Kontaktöffnungen O8 ein vertikales Seitenwandprofil aufweisen, wie in 42B veranschaulicht.
  • Unter Bezugnahme auf 43A werden dann als nächstes die Gate-Kontakte 390 in den Gate-Kontaktöffnungen O8 gebildet, um eine elektrische Verbindung mit den Gatestrukturen 320 durch die Gate-Metallabdeckungen 330 herzustellen. Die Materialien und Prozessdetails bezüglich der Gate-Kontakte 390 sind ähnlich zu denen der zuvor erläuterten Gate-Kontakte 150 und werden deshalb der Kürze halber nicht wiederholt.
  • Die Gate-Kontakte 390 nehmen die Geometrie der im Wesentlichen biegungsfreien Gate-Kontaktöffnungen O8 an, weshalb auch die Gate-Kontakte 390 im Wesentlichen biegungsfrei sind. Anders ausgedrückt erstrecken sich die Seitenwände der Gate-Kontakte 390 linear durch eine gesamte Dicke der ILD-Schicht 370, eine gesamte Dicke der MCESL 360 und eine gesamte Dicke der dielektrischen Gate-Abdeckungen 340, und es tritt keine Biegung auf oder diese ist vernachlässigbar. Detaillierter gesprochen bildet der Gate-Kontakt 390 eine sauerstoffhaltige Grenzfläche 3901 mit der ILD-Schicht 370 (d. h., der SiO2-Schicht) und einen oxidierten Seitenwandabschnitt 380s in der MCESL 360 und bildet auch eine sauerstofffreie Grenzfläche 3902 mit dem nicht-oxidierten Bereich 3402 in der dielektrischen Gate-Abdeckung 340, und ist die sauerstofffreie Grenzfläche 3902 mit der sauerstoffhaltigen Grenzfläche 3901 ausgerichtet. In einigen anderen Ausführungsformen kann die sauerstofffreie Grenzfläche 3902 jedoch seitlich von der sauerstoffhaltigen Grenzfläche 3901 zurücktreten (wie in der gestrichelten Linie DL6 gezeigt), da bei der vorherigen Bearbeitung das LRM-Ätzen ET6 ein stärkeres laterales Ätzen in dem nicht-oxidierten Bereich 3402 in der dielektrischen Gate-Abdeckung 340 als in dem oxidierten Seitenwandabschnitt 380s in der MCESL 360 verursachen kann. Auch in diesem Fall weisen die Gate-Kontakte 390 noch einen abgeschwächten bogenförmigen Defekt auf, da das bogenförmige Profil unter den oxidierten Seitenwandabschnitt 380s beschränkt ist, verglichen mit dem Fall, in dem kein oxidierter Seitenwandabschnitt 380s gebildet ist.
  • In einigen Ausführungsformen, wie in 43A dargestellt, weisen die Gate-Kontakte 390 ein verjüngtes Seitenwandprofil aufgrund der Natur des anisotropen Ätzens des LRM-Ätzprozesses ET6 auf. In einigen anderen Ausführungsformen können jedoch die Ätzbedingungen des LRM-Ätzprozesses ET6 fein eingestellt werden, um die Gate-Kontaktöffnungen O8 und somit die Gate-Kontakte 390 mit einem vertikalen Seitenwandprofil zu ermöglichen, wie in 43B veranschaulicht.
  • 44-47 veranschaulichen beispielhafte Querschnittsansichten verschiedener Stufen zur Herstellung einer integrierten Schaltungsstruktur 200a gemäß einigen anderen Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den in 44-47 gezeigten Prozessen bereitgestellt werden können und einige der unten beschriebenen Vorgänge durch zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Verfahrensschritte/Prozesse kann vertauschbar sein. In den folgenden Ausführungsformen können die gleichen oder ähnliche Konfigurationen, Materialien, Prozesse und/oder Vorgänge, wie sie in 25 bis 43B beschrieben sind, verwendet werden, und eine detaillierte Erläuterung kann weggelassen werden.
  • Nach dem Bilden der Struktur, wie in 39 gezeigt, wird ein Kontaktätzprozess ET7 durchgeführt, um Gate-Kontaktöffnungen O9 zu bilden, die sich durch die ILD-Schicht 370 nach unten erstrecken, jedoch nicht die MCESL 360 durchdringen. Die resultierende Struktur ist in 44 veranschaulicht. Aufgrund dieses Kontaktätzprozesses ET7 werden Aussparungen R9 unter den entsprechenden Gate-Kontaktöffnungen O9 gebildet, die sich in der MCESL 360 erstrecken, aber nicht durch eine gesamte Dicke der MCESL 360. Mit anderen Worten, die Ätzdauer des Kontaktätzprozesses ET7 wird so gesteuert, dass sie vor dem Freilegen der dielektrischen Gate-Abdeckungen 340 endet. Beispielsweise kann der Kontaktätzprozess ET7 gestoppt werden, wenn die MCESL 360 gerade belichtet wird. Wie zuvor beschrieben, ermöglicht die Bildung der Aussparungen R9, dass die Seitenwände der MCESL 360 in einem nachfolgenden Prozess oxidiert werden, was wiederum eine seitliche Ätzung in einem nachfolgenden LRM-Ätzen unterdrücken oder verlangsamen wird. Die Details des Prozesses bezüglich des Kontaktätzprozesses ET7 wurden zuvor bezüglich des Kontaktätzprozesses ET1 erläutert und werden deshalb hier der Kürze halber nicht wiederholt.
  • In 45 werden die freigelegten Abschnitte der MCESL-Schicht 360 in einer sauerstoffhaltigen Umgebung behandelt, so dass Oberflächenschichten der freigelegten Abschnitte der MCESL 360 oxidiert werden, um oxidierte Bereiche 3603 in der MCESL-Schicht 360 zu bilden, während ein verbleibender Bereich 3602 der MCESL-Schicht 360 nicht-oxidiert gelassen wird. Der Behandlungsschritt kann eine O2-Plasmabehandlung umfassen, wobei das sauerstoffhaltige Gas in eine Prozesskammer eingeführt wird, wo aus dem sauerstoffhaltigen Gas das Plasma erzeugt wird. Die Details des Prozesses bezüglich der O2-Plasmabehandlung wurden zuvor bezüglich 16A erläutert und werden deshalb hier der Kürze halber nicht wiederholt.
  • Als Ergebnis der O2-Plasmabehandlung erfolgt eine Oxidation in den unteren Flächen und Seitenwänden der Aussparungen R9 in der MCESL 360, was dazu führt, dass der oxidierte Bereich 3603 einen oxidierten unteren Abschnitt 3603b und einen oxidierten Seitenwandabschnitt 3603s, der sich von dem oxidierten unteren Abschnitt 3603b nach oben erstreckt und den oxidierten unteren Abschnitt 3603b seitlich umgibt, aufweist. In einigen Ausführungsformen besitzen der oxidierte untere Abschnitt 3603b und der oxidierte Seitenwandabschnitt 3603s die gleiche Dicke (z. B. in einem Bereich von etwa 1 nm bis etwa 3 nm). In einigen anderen Ausführungsformen weist der oxidierte Seitenwandabschnitt 3603s eine größere Dicke als der oxidierte untere Abschnitt 3603b auf. Ein dickerer oxidierter Seitenwandabschnitt 3603s ermöglicht einen höheren Ätzwiderstand gegenüber der anschließenden LRM-Ätzung. Ein dünnerer oxidierter unterer Abschnitt 3603b gestattet eine Verkürzung der LRM-Ätzdauer. In einigen Ausführungsformen weist der oxidierte Seitenwandabschnitt 3603s einen Dickenanstieg von unten nach oben auf. Zum Beispiel kann der oxidierte Seitenwandabschnitt 1463s an der Oberseite dicker und an der Unterseite dünner sein.
  • In einigen Ausführungsformen kann der oxidierte Bereich 3603 einen Gradienten der Sauerstoffkonzentration aufgrund der Plasmabehandlung aufweisen. Zum Beispiel kann der Prozentsatz von Sauerstoffatomen in dem oxidierten Bereich 3603 mit zunehmendem Abstand von der Oberfläche der Aussparung R9 abnehmen. Detaillierter gesprochen weist der oxidierte Seitenwandabschnitt 3603s einen Prozentsatz von Sauerstoffatomen auf, der mit zunehmendem Abstand von einer Seitenwand der Aussparung R9 abnimmt, und weist der oxidierte untere Abschnitt 3603b einen Prozentsatz von Sauerstoffatomen auf, der mit zunehmendem Abstand von einer unteren Fläche der Aussparung R9 abnimmt. In einigen Ausführungsformen, in denen die MCESL 360 Siliziumnitrid ist, kann das Atomverhältnis von Sauerstoff zu Stickstoff in dem oxidierten Bereich mit zunehmendem Abstand von der Oberfläche der Aussparung R9 abnehmen. Detaillierter gesprochen kann der oxidierte Seitenwandabschnitt 3603s ein Atomverhältnis von Sauerstoff zu Stickstoff aufweisen, das mit zunehmendem Abstand von einer Seitenwand der Aussparung R9 abnimmt, und der oxidierte untere Abschnitt 3603b weist ein Atomverhältnis von Sauerstoff zu Stickstoff auf, welches mit zunehmendem Abstand von einer unteren Fläche der Aussparung R9 abnimmt.
  • In 46 wird ein LRM-Ätzprozess ET8 durchgeführt, um die MCESL 360 und die darunterliegenden dielektrischen Gate-Abdeckungen 340 zu durchbrechen, um die Gate-Kontaktöffnungen O9 zu den Gate-Metallabdeckungen 330 zu vertiefen. Als ein Ergebnis des LRM-Ätzprozesses ET8 werden die Gate-Metallabdeckungen 330 an den Unterseiten der vertieften Gate-Kontaktöffnungen O9 freigelegt. Da die oxidierten Seitenwandabschnitte 3603s das laterale Ätzen während dem LRM-Ätzprozess ET8 unterdrücken oder verlangsamen, wie zuvor erläutert, erstrecken sich die Seitenwände der Gate-Kontaktöffnungen O9 linear durch eine gesamte Dicke der ILD-Schicht 370, eine gesamte Dicke der MCESL 360 und eine gesamte Dicke der dielektrischen Gate-Abdeckungen 340 und es tritt keine Biegung auf oder diese ist vernachlässigbar. Die Details des Prozesses bezüglich des LRM-Ätzprozesses ET8 wurden zuvor bezüglich des LRM-Ätzprozesses ET2 erläutert und werden deshalb hier der Kürze halber nicht wiederholt.
  • In 47 werden dann die Gate-Kontakte 390 in den Gate-Kontaktöffnungen O9 gebildet, um eine elektrische Verbindung mit den KHMG-Strukturen 320 durch die Gate-Metallabdeckungen 330 herzustellen. Die Materialien und Herstellungsprozessdetails bezüglich der Gate-Kontakte 390 wurden zuvor unter Bezugnahme auf 20A beschrieben und werden deshalb hier der Kürze halber nicht wiederholt.
  • In der in 47 dargestellten Ausführungsform sind die Gate-Kontakte 390 im Wesentlichen frei von Biegungen, da sie die Geometrie der Gate-Kontaktöffnungen O9 übernehmen. Anders ausgedrückt erstrecken sich die Seitenwände der Gate-Kontakte 390 linear durch eine gesamte Dicke der ILD-Schicht 370, eine gesamte Dicke der MCESL 360 und eine gesamte Dicke der dielektrischen Gate-Abdeckungen 340, und es tritt keine Biegung auf oder diese ist vernachlässigbar. Insbesondere bildet der Gate-Kontakt 390 eine sauerstoffhaltige Grenzfläche 3901 mit der ILD-Schicht 370 (d. h., der SiO2-Schicht) und dem oxidierten Seitenwandabschnitt 3603s in der MCESL 360, und er bildet auch eine sauerstofffreie Grenzfläche 3902 mit dem nichtoxidierten Bereich 3602 in der MCESL 360 und der dielektrischen Gate-Abdeckung 340, und die sauerstofffreie Grenzfläche 3902 ist mit der sauerstoffhaltigen Grenzfläche 3901 ausgerichtet, wie in 47 veranschaulicht. In einigen anderen Ausführungsformen kann jedoch die sauerstofffreie Grenzfläche 3902 seitlich von der sauerstoffhaltigen Grenzfläche 3901 zurücktreten (wie in der gestrichelten Linie DL7 gezeigt), da der LRM-Ätzprozess ET8 ein stärkeres laterales Ätzen in dem nicht-oxidierten Bereich 3602 in der MCESL 360 und der nicht-oxidierten dielektrischen Gate-Abdeckung 340 als in dem oxidierten Seitenwandabschnitt 3603s verursachen kann. Auch in diesem Fall weisen die Gate-Kontakte 390 noch einen abgeschwächten bogenförmigen Defekt auf, da das bogenförmige Profil unter den oxidierten Seitenwandabschnitt 3603s beschränkt ist, verglichen mit dem Fall, in dem kein oxidierter Seitenwandabschnitt 3603s gebildet ist.
  • Basierend auf der vorhergehenden Erläuterung ist zu sehen, dass die vorliegende Offenbarung Vorteile bietet. Es versteht sich jedoch, dass andere Ausführungsformen zusätzliche Vorteile bieten können, wobei nicht alle Vorteile notwendigerweise hierin offenbart sind und keine der Ausführungsformen einen bestimmten Vorteil erfordert. Ein Vorteil ist, dass das gebogene Profil der Gate-Kontaktöffnungen in der MCESL und die dielektrischen Gate-Abdeckungen aufgrund der zusätzlichen Sauerstoffplasmabehandlung verringert werden können. Ein weiterer Vorteil ist, dass das Risiko eines Leckstroms (z. B. eines Leckstroms von dem Gate-Kontakt zu dem Source-/Drain-Kontakt) reduziert werden kann. Noch ein weiterer Vorteil ist, dass die Widerstandskapazitätsverzögerung (RC-Verzögerung) verbessert werden kann, weil ein Abstand von einem nicht gebogenen Gate-Kontakt zu einem Source-/Drain-Kontakt größer ist als der Abstand von einem gebogenen Gate-Kontakt zu einem Source-/Drain-Kontakt.
  • In einigen Ausführungsformen umfasst ein Verfahren das Bilden einer Gatestruktur über einem Halbleitersubstrat; das Bilden einer Ätzstoppschicht über der Gatestruktur und einer ILD-Schicht über der Ätzstoppschicht; das Durchführen eines ersten Ätzprozesses, um eine Gate-Kontaktöffnung zu bilden, die sich durch die ILD-Schicht in die Ätzstoppschicht erstreckt, so dass eine Seitenwand der Ätzstoppschicht in der Gate-Kontaktöffnung freigelegt wird; das Oxidieren der freigelegten Seitenwand der Ätzstoppschicht; das Durchführen eines zweiten Ätzprozesses zum Vertiefen der Gate-Kontaktöffnung nach dem Oxidieren der freigelegten Seitenwand der Ätzstoppschicht; und das Bilden eines Gate-Kontakts in der vertieften Gate-Kontaktöffnung. In einigen Ausführungsformen wird die Seitenwand der Ätzstoppschicht unter Verwendung eines Sauerstoffplasmas oxidiert. In einigen Ausführungsformen wird das Sauerstoffplasma aus einem O2-Gas erzeugt. In einigen Ausführungsformen wird das Sauerstoffplasma aus einem Gasgemisch aus einem O2-Gas und einem oder mehreren eines Ar-Gases, eines He-Gases, eines Ne-Gases, eines Kr-Gases, eines N2-Gases, eines CO-Gases, eines CO2-Gases, eines CxHyFz-Gases, eines NF3-Gases, eines Carbonylsulfidgases (COS-Gases) und eines SO2-Gases erzeugt, wobei x, y und z größer als Null und nicht größer als neun sind. In einigen Ausführungsformen verwendet der zweite Ätzprozess ein anderes Ätzmittel als das im ersten Ätzprozess verwendete Ätzmittel. In einigen Ausführungsformen ist der erste Ätzprozess ein Plasmaätzprozess, der ein Plasma verwendet, das aus einem wasserstofffreien Gasgemisch erzeugt wird. In einigen Ausführungsformen ist der zweite Ätzprozess ein Plasmaätzprozess, der ein Plasma verwendet, das aus einem wasserstoffhaltigen Gasgemisch erzeugt wird. In einigen Ausführungsformen ist das wasserstoffhaltige Gasgemisch ein Gemisch aus fluorhaltigem Gas und einem Wasserstoffgas. In einigen Ausführungsformen ist das fluorhaltige Gas ein CHF3-Gas, ein CF4-Gas oder eine Kombination davon. In einigen Ausführungsformen ätzt der zweite Ätzprozess die oxidierte Seitenwand der Ätzstoppschicht mit einer langsameren Ätzrate als den nicht-oxidierten Bereich der Ätzstoppschicht.
  • In einigen Ausführungsformen umfasst ein Verfahren das Bilden einer Gatestruktur zwischen Gateabstandshaltern; das sequentielle Abscheiden einer Ätzstoppschicht und einer ILD-Schicht über der Gatestruktur; das Durchführen eines ersten Ätzprozesses, um eine Gate-Kontaktöffnung in der ILD-Schicht zu bilden, zumindest bis die Ätzstoppschicht freiliegt; nach dem Durchführen des ersten Ätzprozesses, das Durchführen einer Sauerstoffplasmabehandlung zum Bilden eines behandelten Bereichs in der Ätzstoppschicht und um einen unteren Abschnitt der Gate-Kontaktöffnung herum, während ein verbleibender Bereich der Ätzstoppschicht unbehandelt belassen wird; das Durchführen eines zweiten Ätzprozesses, um die Gate-Kontaktöffnung in Richtung der Gatestruktur auszudehnen, nachdem die Sauerstoffplasmabehandlung durchgeführt ist, wobei der behandelte Bereich der Ätzstoppschicht einen höheren Ätzwiderstand aufweist als der unbehandelte Bereich der Ätzstoppschicht in dem zweiten Ätzprozess; und das Bilden eines Gate-Kontakts in der Gate-Kontaktöffnung, nachdem der zweite Ätzprozess durchgeführt ist. In einigen Ausführungen umfasst das Verfahren ferner das Rückätzen der Gatestruktur, so dass sie unter obere Enden der Gate-Abstandshalter fällt; das Bilden einer dielektrischen Gate-Abdeckung über der zurückgeätzten Gatestruktur; nach dem Bilden der dielektrischen Gate-Abdeckung, das Bilden von Source-/Drain-Kontakten, die an gegenüberliegenden Seiten der dielektrischen Gate-Abdeckung angrenzen, wobei die Ätzstoppschicht über den Source-/Drain-Kontakten und der dielektrischen Gate-Abdeckung abgeschieden wird und der erste Ätzprozess so durchgeführt wird, dass die dielektrische Gate-Abdeckung freigelegt wird. In einigen Ausführungsformen bildet die Sauerstoffplasmabehandlung einen behandelten Bereich in der dielektrischen Gate-Abdeckung und einen unbehandelten Bereich unter dem behandelten Bereich in der dielektrischen Gate-Abdeckung. In einigen Ausführungsformen durchbricht der zweite Ätzprozess die dielektrische Gate-Abdeckung und ätzt der zweite Ätzprozess den behandelten Bereich in der dielektrischen Gate-Abdeckung mit einer langsameren Ätzrate als den nicht-behandelten Bereich in der dielektrischen Gate-Abdeckung. In einigen Ausführungsformen umfasst das Verfahren ferner das Bilden einer Gate-Metallabdeckung über der zurückgeätzten Gatestruktur vor dem Bilden der dielektrischen Gate-Abdeckung, wobei der zweite Ätzprozess derart durchgeführt wird, dass die Gate-Metallabdeckung freigelegt wird. In einigen Ausführungsformen umfasst das Verfahren ferner das Rückätzen der Gate-Abstandshalter, wobei die dielektrische Gate-Abdeckung auch über den zurückgeätzten Gate-Abstandshaltern gebildet wird.
  • In einigen Ausführungsformen weist ein Bauelement eine Gatestruktur über einem Substrat; eine Ätzstoppschicht über der Gatestruktur; eine ILD-Schicht über der Ätzstoppschicht; und einen Gate-Kontakt, der sich durch die ILD-Schicht und die Ätzstoppschicht erstreckt, um mit der Gatestruktur elektrisch verbunden zu werden, auf. Die Ätzstoppschicht weist einen ersten oxidierten Bereich, der den Gate-Kontakt seitlich umgibt, und einen ersten nicht-oxidierten Bereich, der den ersten oxidierten Bereich seitlich umgibt, auf. In einigen Ausführungsformen weist das Bauelement ferner Source-/Drain-Kontakte auf jeweils gegenüberliegenden Seiten der Gatestruktur; und eine dielektrische Gate-Abdeckung über der Gatestruktur, die gegenüberliegende Seitenwände aufweist, die jeweils mit den Source-/Drain-Kontakten in Kontakt stehen, auf. Der Gate-Kontakt erstreckt sich auch durch die dielekrische Gate-Abdeckung und die dielektrische Gate-Abdeckung weist einen zweiten oxidierten Bereich auf, der den Gate-Kontakt seitlich umgibt, sowie einen zweiten nicht-oxidierten Bereich unter dem zweiten oxidierten Bereich. In einigen Ausführungsformen erstreckt sich der zweite oxidierte Bereich der dielektrischen Gate-Abdeckung kontinuierlich von dem ersten oxidierten Bereich der Ätzstoppschicht und endet, bevor er eine unterste Position des Gate-Kontakts erreicht. In einigen Ausführungsformen steht der zweite nicht-oxidierte Bereich der dielektrischen Gate-Abdeckung in Kontakt mit dem Gate-Kontakt.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/084722 [0001]

Claims (20)

  1. Verfahren, umfassend: Bilden einer Gatestruktur über einem Halbleitersubstrat; Bilden einer Ätzstoppschicht über der Gatestruktur und einer dielektrischen Zwischenschicht (ILD) über der Ätzstoppschicht; Durchführen eines ersten Ätzprozesses, um eine Gate-Kontaktöffnung zu bilden, die sich durch die ILD-Schicht in die Ätzstoppschicht erstreckt, so dass eine Seitenwand der Ätzstoppschicht in der Gate-Kontaktöffnung freigelegt wird; Oxidieren der freigelegten Seitenwand der Ätzstoppschicht; Durchführen eines zweiten Ätzprozesses zum Vertiefen der Gate-Kontaktöffnung nach dem Oxidieren der freigelegten Seitenwand der Ätzstoppschicht; und Bilden eines Gate-Kontakts in der vertieften Gate-Kontaktöffnung.
  2. Verfahren nach Anspruch 1, wobei die Seitenwand der Ätzstoppschicht unter Verwendung eines Sauerstoffplasmas oxidiert wird.
  3. Verfahren nach Anspruch 2, wobei das Sauerstoffplasma aus einem O2-Gas erzeugt wird.
  4. Verfahren nach Anspruch 2, wobei das Sauerstoffplasma aus einem Gasgemisch aus einem O2-Gas und einem oder mehreren eines Ar-Gases, eines He-Gases, eines Ne-Gases, eines Kr-Gases, eines N2-Gases, eines CO-Gases, eines CO2-Gases, eines CxHyFz-Gases, eines NF3-Gases, eines Carbonylsulfidgases (COS-Gases) und eines SO2-Gases erzeugt wird, wobei x, y und z größer als Null und nicht größer als neun sind.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei der zweite Ätzprozess ein anderes Ätzmittel als das bei dem ersten Ätzprozess verwendete verwendet.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei der erste Ätzprozess ein Plasmaätzprozess ist, der ein Plasma verwendet, das aus einem wasserstofffreien Gasgemisch erzeugt wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei der zweite Ätzprozess ein Plasmaätzprozess ist, der ein Plasma verwendet, das aus einem wasserstoffhaltigen Gasgemisch erzeugt wird.
  8. Verfahren nach Anspruch 7, wobei das wasserstoffhaltige Gasgemisch ein Gemisch aus einem fluorhaltigen Gas und einem Wasserstoffgas ist.
  9. Verfahren nach Anspruch 8, wobei das fluorhaltige Gas ein CHF3-Gas, ein CF4-Gas oder eine Kombination davon ist.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei der zweite Ätzprozess die oxidierte Seitenwand der Ätzstoppschicht mit einer langsameren Ätzrate als einen nicht-oxidierten Bereich der Ätzstoppschicht ätzt.
  11. Verfahren, umfassend: Bilden einer Gatestruktur zwischen Gate-Abstandshaltern; sequentielles Abscheiden einer Ätzstoppschicht und einer dielektrischen Zwischenschicht (ILD) über der Gatestruktur; Durchführen eines ersten Ätzprozesses, um eine Gate-Kontaktöffnung in der ILD-Schicht zu bilden, zumindest bis die Ätzstoppschicht freiliegt; nach dem Durchführen des ersten Ätzprozesses, Durchführen einer Sauerstoffplasmabehandlung zum Bilden eines behandelten Bereichs in der Ätzstoppschicht und um einen unteren Abschnitt der Gate-Kontaktöffnung herum, während ein verbleibender Bereich der Ätzstoppschicht unbehandelt belassen wird; Durchführen eines zweiten Ätzprozesses, um die Gate-Kontaktöffnung in Richtung der Gatestruktur auszudehnen, nachdem die Sauerstoffplasmabehandlung durchgeführt ist, wobei der behandelte Bereich der Ätzstoppschicht einen höheren Ätzwiderstand aufweist als der unbehandelte Bereich der Ätzstoppschicht in dem zweiten Ätzprozess; und Bilden eines Gate-Kontakts in der Gate-Kontaktöffnung nach dem Durchführen des zweiten Ätzprozesses.
  12. Verfahren nach Anspruch 11, ferner umfassend: Rückätzen der Gatestruktur, so dass sie unter obere Enden der Gateabstandshalter liegt; Bilden einer dielektrischen Gate-Abdeckung über der zurückgeätzten Gatestruktur; und nach dem Bilden der dielektrischen Gate-Abdeckung, Bilden von Source-/Drain-Kontakten benachbart zu gegenüberliegenden Seiten der dielektrischen Gate-Abdeckung, wobei die Ätzstoppschicht über den Source-/Drain-Kontakten und der dielektrischen Gate-Abdeckung abgeschieden wird und der erste Ätzprozess derart durchgeführt wird, dass die dielektrische Gate-Abdeckung freigelegt wird.
  13. Verfahren nach Anspruch 12, wobei die Sauerstoffplasmabehandlung einen behandelten Bereich in der dielektrischen Gate-Abdeckung und einen unbehandelten Bereich unter dem behandelten Bereich in der dielektrischen Gate-Abdeckung bildet.
  14. Verfahren nach Anspruch 13, wobei der zweite Ätzprozess die dielektrische Gate-Abdeckung durchbricht und der zweite Ätzprozess den behandelten Bereich in der dielektrischen Gate-Abdeckung mit einer langsameren Ätzrate als den nicht-behandelten Bereich in der dielektrischen Gate-Abdeckung ätzt.
  15. Verfahren nach einem der Ansprüche 12 bis 14, ferner umfassend: vor dem Bilden der dielektrischen Gate-Abdeckung, Bilden einer Gate-Metallabdeckung über der zurückgeätzten Gatestruktur, wobei der zweite Ätzprozess derart durchgeführt wird, dass die Gate-Metallabdeckung freigelegt wird.
  16. Verfahren nach einem der Ansprüche 12 bis 15, ferner umfassend: Rückätzen der Gate-Abstandshalter, wobei die dielektrische Gate-Abdeckung auch über den zurückgeätzten Gate-Abstandshaltern gebildet wird.
  17. Bauelement, das Folgendes aufweist: eine Gatestruktur über einem Substrat; eine Ätzstoppschicht über der Gatestruktur; eine dielektrische Zwischenschicht (ILD) über der Ätzstoppschicht; und einen Gate-Kontakt, der sich durch die ILD-Schicht und die Ätzstoppschicht erstreckt, um mit der Gatestruktur elektrisch verbunden zu sein, wobei die Ätzstoppschicht einen ersten oxidierten Bereich, der den Gate-Kontakt seitlich umgibt, und einen ersten nicht-oxidierten Bereich, der den ersten oxidierten Bereich seitlich umgibt, aufweist.
  18. Bauelement nach Anspruch 17, das ferner Folgendes aufweist: Source-/Drain-Kontakte jeweils auf gegenüberliegenden Seiten der Gatestruktur; und eine dielektrische Gate-Abdeckung über der Gatestruktur, die gegenüberliegende Seitenwände aufweist, die jeweils die Source-/Drain-Kontakte berühren, wobei sich der Gate-Kontakt auch durch die dielektrische Gate-Abdeckung erstreckt, und die dielektrische Gate-Abdeckung einen zweiten oxidierten Bereich aufweist, der den Gate-Kontakt seitlich umgibt, sowie einen zweiten nicht-oxidierten Bereich unter dem zweiten oxidierten Bereich.
  19. Bauelement nach Anspruch 18, wobei sich der zweite oxidierte Bereich der dielektrischen Gate-Abdeckung kontinuierlich von dem ersten oxidierten Bereich der Ätzstoppschicht erstreckt und endet, bevor er eine unterste Position des Gate-Kontakts erreicht.
  20. Bauelement nach Anspruch 18, wobei der zweite nicht-oxidierte Bereich der dielektrischen Gate-Abdeckung in Kontakt mit dem Gate-Kontakt steht.
DE102021104811.7A 2020-09-29 2021-03-01 Ätzprofilsteuerung für eine gate-kontaktöffnung Pending DE102021104811A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063084722P 2020-09-29 2020-09-29
US63/084,722 2020-09-29
US17/181,768 2021-02-22
US17/181,768 US11664272B2 (en) 2020-09-29 2021-02-22 Etch profile control of gate contact opening

Publications (1)

Publication Number Publication Date
DE102021104811A1 true DE102021104811A1 (de) 2022-03-31

Family

ID=79327380

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021104811.7A Pending DE102021104811A1 (de) 2020-09-29 2021-03-01 Ätzprofilsteuerung für eine gate-kontaktöffnung

Country Status (5)

Country Link
US (2) US11664272B2 (de)
KR (1) KR102535085B1 (de)
CN (1) CN113948467A (de)
DE (1) DE102021104811A1 (de)
TW (1) TWI790618B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749732B2 (en) 2020-09-29 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Etch profile control of via opening

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704473B1 (ko) 2005-11-23 2007-04-09 주식회사 하이닉스반도체 반도체 소자의 캐패시터의 제조방법 및 반도체 소자의 제조방법
JP5405012B2 (ja) 2007-11-19 2014-02-05 東京エレクトロン株式会社 プラズマエッチング方法及び記憶媒体
US7754601B2 (en) * 2008-06-03 2010-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor interconnect air gap formation process
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10693004B2 (en) 2018-08-14 2020-06-23 Taiwan Semiconductor Manufactruing Co., Ltd. Via structure with low resistivity and method for forming the same
US11749732B2 (en) 2020-09-29 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Etch profile control of via opening

Also Published As

Publication number Publication date
CN113948467A (zh) 2022-01-18
TW202213533A (zh) 2022-04-01
KR20220043833A (ko) 2022-04-05
US20230298934A1 (en) 2023-09-21
KR102535085B1 (ko) 2023-05-26
US11664272B2 (en) 2023-05-30
TWI790618B (zh) 2023-01-21
US20220102202A1 (en) 2022-03-31

Similar Documents

Publication Publication Date Title
DE102019116861B4 (de) Verfahren zum Strukturieren von Finnen und integrierte Schaltkreis-Vorrichtung mit benachbarten FinFET-Vorrichtungen
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102019117191A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102017119616A1 (de) Abstandshalter für Nanodraht-basierte integrierte Schaltungsvorrichtung und Herstellungsverfahren
DE102017117942A1 (de) Multi-Gate-Vorrichtung und Herstellungsverfahren dafür
DE102018100114B4 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102019125922B3 (de) Verfahren zum dotieren von high-k/metall-gates zum einstellen von schwellspannungen
DE102020115430A1 (de) P-metall-gate-first-gate-ersetzungsprozess für mehrfachgate-vorrichtungen
DE102021101178A1 (de) Integrierte-schaltkreis-struktur mit rückseitiger dielektrischer schicht mit luftspalt
DE102019118375A1 (de) FinFET-Vorrichtung und Verfahren zum Bilden derselbigen
DE102020131140A1 (de) Gateisolierungsstruktur
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102021103217A1 (de) Ätzprofilsteuerung der Durchkontaktierungsöffnung
DE102021110442A1 (de) Ätzprofilsteuerung der gatekontaktöffnung
DE102021106831A1 (de) Ätzprofilsteuerung von gate-kontaktöffnungen
DE102021116191A1 (de) Bilden von source- und drain-merkmalen in halbleiterbauelementen
DE102021109770A1 (de) Hybrid-halbleitervorrichtung
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102021100510A1 (de) Leerraumbeseitigung bei der spaltfüllung in gräben mit hohem aspektverhältnis
DE102019009394B4 (de) Isolation von source-drain-regionen zweier muti-gate-transistoren in dichter anordnung
DE102021104811A1 (de) Ätzprofilsteuerung für eine gate-kontaktöffnung
DE102022132143A1 (de) Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen
DE102021107968A1 (de) Integrierte schaltungsstruktur und deren herstellungsverfahren
DE102021110572A1 (de) Halbleiterbauelement mit kriechstromunterdrückung und verfahren zur herstellung davon
DE102021108624A1 (de) Integrierte schaltungsstruktur und deren herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication