KR20190049338A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20190049338A
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달 마크 반
게르벤 돈보스
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스의 제조 방법에서, 바닥 부분, 바닥 부분 위에 배치된 중간 부분, 및 중간 부분 위에 배치된 상부 부분을 갖는 핀 구조체가 형성된다. 중간 부분이 핀 구조체의 소스/드레인 영역에서 제거되어, 이에 의해 바닥 부분과 상부 부분 사이에 공간을 형성한다. 절연층이 이 공간에 형성된다. 소스/드레인 컨택트층이 상부 부분 위에 형성된다. 소스/드레인 컨택트층은 핀 구조체의 바닥 부분으로부터 절연층에 의해 분리되어 있다.

Description

반도체 디바이스 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시내용은 반도체 집적 회로에 관한 것으로서, 더 구체적으로는 게이트-올-어라운드(gate-all-around) 전계 효과 트랜지스터를 갖는 반도체 디바이스 및 그 제조 프로세스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 진보됨에 따라, 제조 및 설계 과제의 모두로부터의 과제는, 핀 전계 효과 트랜지스터(fin field effect transistor: Fin FET) 및 게이트-올-어라운드(GAA) FET와 같은 3차원 설계의 개발을 야기하고 있다. GAA FET에서, 채널 영역이 게이트 유전체층 및 게이트 전극층으로 감싸진 반도체 와이어에 의해 형성된다. 게이트 구조체는 모든 측면 상의 채널 영역을 둘러싸기(감싸기) 때문에, 트랜지스터는 본질적으로 채널 영역을 통한 전류를 제어하는 4개의 게이트를 갖는다.
본 개시내용은 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 피쳐는 실제 축적대로 도시되어 있지는 않고 단지 예시의 목적으로만 사용된다는 것이 강조된다. 실제로, 다양한 피쳐의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1a 및 도 1b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 2a 및 도 2b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 3a 및 도 3b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 4a 및 도 4b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 5a 및 도 5b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 6a 및 도 6b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 7a 및 도 7b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 8a 및 도 8b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 9a, 도 9b 및 도 9c는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 10a 및 도 10b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 11a 및 도 11b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 12a 및 도 12b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 13a 및 도 13b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 14a 및 도 14b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 15a 및 도 15b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 16a, 도 16b 및 도 16c는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 17a, 도 17b 및 도 17c는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 18a 및 도 18b는 본 개시내용의 다른 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 도시하고 있는 도면.
도 19a 및 도 19b는 본 개시내용의 다른 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 20a 및 도 20b는 본 개시내용의 다른 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 21a, 도 21b 및 도 20c는 본 개시내용의 다른 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 22a 및 도 22b는 본 개시내용의 다른 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 도시하고 있는 도면.
도 23a 및 도 23b는 본 개시내용의 다른 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 도시하고 있는 도면.
도 24a 및 도 24b는 본 개시내용의 다른 실시예에 따른 FinFET를 갖는 반도체 디바이스를 도시하고 있는 도면.
도 25a 및 도 25b는 본 발명의 실시예의 효과를 도시하고 있는 실험 및 시뮬레이션 결과.
도 26a 및 도 26b는 본 발명의 실시예의 효과를 도시하고 있는 실험 및 시뮬레이션 결과.
도 27a 및 도 27b는 본 발명의 실시예의 효과를 도시하고 있는 실험 및 시뮬레이션 결과.
이하의 개시내용은 본 발명의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다는 것이 이해되어야 한다. 구성요소 및 장치의 특정 실시예 또는 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값에 한정되는 것은 아니고, 프로세스 조건 및/또는 디바이스의 원하는 특성에 의존할 수도 있다. 더욱이, 이어지는 설명에서 제2 피쳐 위의 또는 상의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 피쳐가 제1 및 제2 피쳐 사이에 형성될 수도 있어, 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 다양한 피쳐는 간단화 및 명료화를 위해 상이한 축적으로 임의로 도시되어 있을 수도 있다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 피쳐(들)에 대한 일 요소 또는 피쳐의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다. 게다가, 용어 "~로 제조된(made of)"은 "포함하는" 또는 "~로 이루어지는"을 의미할 수도 있다.
게이트-올-어라운드 FET(GAA-FET)는 일반적으로 채널 영역 및 채널 영역의 양 단부에 배치된 소스/드레인 영역을 갖는 하나 이상의 반도체 와이어를 포함한다. 반도체 와이어(들)를 제조하기 위해, 그 중 하나(복수)가 희생층인 상이한 반도체 재료의 적층된 층이 형성되고, 이어서 희생층(들)이 제거되어, 이에 의해 반도체 와이어(들)를 남겨둔다. 소스/드레인 영역에서, 희생층은 적층된 층의 바닥부에 남아 있을 수도 있는 데, 이는 기생 트랜지스터를 발생할 것이다. GAA FET 내의 기생 트랜지스터는 오프 상태 누설 전류에 악영향을 미친다. 특히, Ge와 같은 협대역 간극 재료가 채널 재료로서 사용될 때, 오프 상태 누설 전류는 더 문제가 된다.
본 개시내용은 오프 상태 누설 전류를 감소시킬 수 있는 GAA FET와 같은 반도체 디바이스를 제공한다.
도 1a 내지 도 17b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스를 도시하고 있다. 부가의 동작이 도 1a 내지 도 17b에 의해 도시되어 있는 프로세스 전, 중 및 후에 제공될 수 있고, 이하에 설명되는 동작의 일부는 방법의 부가의 실시예를 위해 교체되거나 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호교환 가능할 수도 있다. 도 1a 내지 도 17b에서, "b" 도면(도 1b, 도 2b, ...)은 평면도(위로부터 본)를 도시하고 있고, "a" 도면(도 1a, 도 2a, ...)은 Y 방향을 따른(라인 Y1-Y1 또는 Y2-Y2) 단면도를 도시하고 있다.
도 1a 및 도 1b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 1a는 도 1b의 라인 Y1-Y1에 대응하는 단면도이다.
도 1a 및 도 1b에 도시되어 있는 바와 같이, 제1 반도체층(20)이 기판(10) 위에 에피택셜 형성되고, 제2 반도체층(25)이 제1 반도체층(20) 위에 에피택셜 형성된다.
일 실시예에서, 기판(10)은 적어도 그 표면부 상에 단결정 반도체층을 포함한다. 기판(10)은 이들에 한정되는 것은 아니지만, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은 단결정 반도체 재료를 포함할 수도 있다. 일 실시예에서, 기판(10)은 Si로 제조된다.
기판(10)은 그 표면 영역 내에 하나 이상의 버퍼층(도시 생략)을 포함할 수도 있다. 버퍼층은 기판의 것으로부터 소스/드레인 영역의 것으로 격자 상수를 점진적으로 변경하는 역할을 할 수 있다. 버퍼층은 이들에 한정되는 것은 아니지만, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP와 같은 에피택셜 성장된 단결정 반도체 재료로부터 형성될 수도 있다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼층을 포함한다. SiGe 버퍼층의 게르마늄 농도는 최하부 버퍼층에 대해 30 원자% 게르마늄으로부터 최상부 버퍼층에 대해 70 원자% 게르마늄으로 증가할 수도 있다. 기판(10)은 불순물로 적절하게 도핑되어 있는(예를 들어, p-형 또는 n-형 전도도) 다양한 영역을 포함할 수도 있다.
희생층인 제1 반도체층(20)은 기판(10)과는 상이한 반도체 재료를 포함한다. 몇몇 실시예에서, 제1 반도체층(20)은 이들에 한정되는 것은 아니지만, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP와 같은 에피택셜 성장된 단결정 반도체 재료로 제조된다. 일 실시예에서, 제1 반도체층은 SixGe1 -x로 제조되고, 여기서 0.1 < x < 0.9이다(이하, 간단히 SiGe라 칭할 수도 있음). 제1 반도체층(20)의 두께는 몇몇 실시예에서 약 5 nm 내지 약 30 nm의 범위이고, 다른 실시예에서 약 10 nm 내지 약 20 nm의 범위이다.
제2 반도체층(25)은 제1 반도체층(20)과는 상이한 반도체 재료를 포함한다. 몇몇 실시예에서, 제2 반도체층(25)은 이들에 한정되는 것은 아니지만, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP와 같은 에피택셜 성장된 단결정 반도체 재료로 제조된다. 일 실시예에서, 제2 반도체층은 SiyGe1 -y로 제조되고, 여기서 x < y이다. 특정 실시예에서, 제2 반도체층은 Si로 제조된다. 제2 반도체층(25)의 두께는 몇몇 실시예에서 약 10 nm 내지 약 80 nm의 범위이고, 다른 실시예에서 약 15 nm 내지 약 30 nm의 범위이다.
도 2a 및 도 2b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 2a는 도 2b의 라인 Y1-Y1에 대응하는 단면도이다.
도 2a 및 도 2b에 도시되어 있는 바와 같이, 핀 구조체(21)가 하나 이상의 포토리소그래피 및 에칭 작업에 의해 형성된다. 핀 구조체(21)는 임의의 적합한 방법에 의해 패터닝될 수도 있다. 예를 들어, 핀 구조체는 이중 패터닝 또는 다중 패터닝 프로세스를 포함하여, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수도 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬(self-aligned) 프로세스를 조합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들어, 일 실시예에서, 더미층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 더미층을 따라 형성된다. 더미층은 이어서 제거되고, 나머지 스페이서는 이어서 핀을 패터닝하는 데 사용될 수도 있다.
다른 실시예에서, 핀 구조체는 에칭 마스크로서 하드 마스크 패턴(22)에 의해 패터닝될 수 있다. 몇몇 실시예에서, 하드 마스크 패턴(22)은 제1 마스크층 및 제1 마스크층 상에 배치된 제2 마스크층을 포함한다. 제1 마스크층은 열 산화에 의해 형성될 수 있는 실리콘 산화물로 제조된 패드 산화물층이다. 제2 마스크층은 저압 CVD(LPCVD) 및 플라즈마 향상 CVD(PECVD)를 포함하는 화학 기상 증착(chemical vapor deposition: CVD), 물리적 기상 증착(physical vapor deposition: PVD), 원자층 증착(atomic layer deposition: ALD), 또는 다른 적합한 프로세스에 의해 형성되는 실리콘 질화물(SiN)로 제조된다. 증착된 하드 마스크층은 포토리소그래피 및 에칭을 포함하는 패터닝 작업을 사용하여 하드 마스크 패턴(22)으로 패터닝된다. 다음에, 제2 반도체층(25), 제1 반도체층(20) 및 기판(10)은 하드 마스크 패턴을 사용하여 핀 구조체(21)로 패터닝되고, 모두 X 방향으로 연장한다. 도 2a 및 도 2b에서, 2개의 핀 구조체(21)는 Y 방향으로 배열된다. 그러나, 핀 구조체의 수는 2개에 한정되는 것은 아니고, 3개 이상을 포함할 수도 있다. 몇몇 실시예에서, 하나 이상의 더미 핀 구조체가 패터닝 작업에서 패턴 충실도(pattern fidelity)를 향상시키기 위해 핀 구조체의 양측에 형성된다. 도 2a에 도시되어 있는 바와 같이, 각각의 핀 구조체는 바닥 부분(11)[기판(10)의 부분], 바닥 부분 위에 배치된 중간 부분(20)(제1 반도체층) 및 중간 부분 위에 배치된 상부 부분(25)(제2 반도체층)을 갖는다.
Y 방향을 따른 핀 구조체의 상부 부분의 폭은 몇몇 실시예에서 약 5 nm 내지 약 40 nm의 범위이고, 다른 실시예에서, 약 10 nm 내지 약 20 nm의 범위이다. 핀 구조체의 Z 방향을 따른 높이는 몇몇 실시예에서 약 100 nm 내지 약 200 nm의 범위이다.
도 3a 및 도 3b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 3a는 도 3b의 라인 Y1-Y1에 대응하는 단면도이다.
핀 구조체(21)가 형성된 후에, 절연 재료의 하나 이상의 층을 포함하는 제1 절연 재료층(29)이 기판(10) 위에 형성되어 핀 구조체(21)가 제1 절연 재료층(29) 내에 완전히 매립되게 된다. 제1 절연 재료층(29)을 위한 절연 재료는, LPCVD(low pressure chemical vapor deposition: 저압 화학 기상 증착), 플라즈마-CVD 또는 유동성 CVD 또는 임의의 다른 적합한 성막 방법에 의해 형성된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiCN, 불소 도핑된 실리케이트 글래스(FSG), 또는 저-k 유전 재료를 포함할 수도 있다. 몇몇 실시예에서, 제1 절연 재료층(29)은 실리콘 산화물로 제조된다. 어닐링 작업이 제1 절연 재료층(29)의 형성 후에 수행될 수도 있다. 다음에, 화학 기계적 연마(chemical mechanical polishing: CMP)법 및/또는 에치백(etch-back)법과 같은 평탄화 작업이 수행되어 하드 마스크 패턴(22)이 제거되고 제2 반도체층(25)의 상부면이 도 3a에 도시되어 있는 바와 같이 제1 절연 재료층(29)으로부터 노출되게 된다.
몇몇 실시예에서, 하나 이상의 핀 라이너층(28)이 제1 절연 재료층(29)을 형성하기 전에 핀 구조체 위에 형성된다. 핀 라이너층(28)은 SiN 또는 실리콘 질화물계 재료(예를 들어, SiON 또는 SiCN)로 제조될 수도 있다.
도 4a 및 도 4b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 4a는 도 4b의 라인 Y1-Y1에 대응하는 단면도이다.
다음에, 도 4a에 도시되어 있는 바와 같이, 제1 절연 재료층(29)은 리세스 형성되어 핀 구조체(21)의 상부 부분이 노출되도록 제1 아이솔레이션 절연층(30)을 형성한다. 이 작업에 의해, 핀 구조체(21)는 또한 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)이라 칭하는 제1 아이솔레이션 절연층(30)에 의해 서로로부터 전기적으로 분리된다. 리세스 에칭 후에, 노출된 핀 구조체의 높이(H1)는 몇몇 실시예에서 약 40 nm 내지 약 100 nm의 범위이고, 다른 실시예에서, 약 60 nm 내지 약 80 nm의 범위이다.
도 4a에 도시되어 있는 바와 같이, 제1 반도체층(20)의 부분이 제1 아이솔레이션 절연층(30)으로부터 노출된다. 다른 실시예에서, 제1 반도체층(20)은 아이솔레이션 절연층(30)으로부터 완전히 노출된다.
도 5a 및 도 5b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 5a는 도 5b의 라인 Y2-Y2에 대응하는 단면도이다.
제1 아이솔레이션 절연층(30)이 형성된 후에, 도 5a 및 도 5b에 도시되어 있는 바와 같이, 더미 게이트 구조체(40)가 형성된다. 더미 게이트 구조체(40)는 더미 게이트 유전체층 및 더미 게이트 전극층을 포함한다. 더미 게이트 유전체층은 실리콘 산화물계 재료와 같은 절연 재료의 하나 이상의 층을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 더미 게이트 유전체층의 두께는 몇몇 실시예에서 약 1 nm 내지 약 5 nm의 범위이다.
더미 게이트 구조체(40)는 먼저 제1 아이솔레이션 절연층(30)의 상부면 및 노출된 핀 구조체(21) 위에 더미 게이트 유전체층을 블랭킷 증착(blanket depositing)함으로써 형성된다. 더미 게이트 전극층이 이어서 더미 게이트 유전체층 상에 블랭킷 증착되어, 핀 구조체가 더미 게이트 전극층 내에 완전히 매립되게 된다. 더미 게이트 전극층은 다결정 실리콘(폴리실리콘) 또는 비정질 실리콘과 같은 실리콘을 포함한다. 몇몇 실시예에서, 더미 게이트 전극층은 폴리실리콘으로 제조된다. 더미 게이트 전극층의 두께는 몇몇 실시예에서 약 100 nm 내지 약 300 nm의 범위이다. 몇몇 실시예에서, 더미 게이트 전극층은 평탄화 작업을 받게 된다. 더미 게이트 유전체층 및 더미 게이트 전극층은 LPCVD 및 PECVD와 같은 CVD, PVD, ALD, 또는 다른 적합한 프로세스를 사용하여 증착된다. 이후에, 마스크층은 더미 게이트 전극층 위에 형성된다. 마스크층은 레지스트 패턴 또는 하드 마스크 패턴일 수 있다.
다음에, 도 5a 및 도 5b에 도시되어 있는 바와 같이, 패터닝 작업이 마스크층 상에 수행되고, 더미 게이트 전극층이 패터닝되어 더미 게이트 구조체(40)를 형성한다. 더미 게이트 구조체를 패터닝함으로써, 소스/드레인 영역이 될 핀 구조체(21)의 상부 부분은, 도 5b에 도시되어 있는 바와 같이, 더미 게이트 구조체의 대향 측면들 상에 부분적으로 노출된다. 본 개시내용에서, 소스 및 드레인은 상호교환 가능하게 사용되고 그 구조체는 실질적으로 동일하다. 도 5b에서, 2개의 더미 게이트 구조체(40)가 2개의 핀 구조체(21) 상에 각각 형성되고, 하나의 더미 게이트 구조체(40)가 2개의 핀 구조체(21) 위에 형성된다. 그러나, 레이아웃은 도 5b에 한정되는 것은 아니다.
X 방향에서 더미 게이트 구조체(40)의 폭은 몇몇 실시예에서 약 5 nm 내지 약 30 nm의 범위이고, 다른 실시예에서, 약 7 nm 내지 약 15 nm의 범위이다. 더미 게이트 구조체의 피치는 몇몇 실시예에서 약 10 nm 내지 약 50 nm의 범위이고, 다른 실시예에서, 약 15 nm 내지 약 40 nm의 범위이다.
도 6a 및 도 6b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 6a는 도 6b의 라인 Y2-Y2에 대응하는 단면도이다.
더미 게이트 구조체(40)가 형성된 후에, 측벽 스페이서(45)의 절연 재료의 블랭킷층이 CVD 또는 다른 적합한 방법을 사용하여 컨포멀하게 형성된다(conformally formed). 블랭킷층은 측벽과 같은 수직면, 수평면, 및 더미 게이트 구조체의 상부에 실질적으로 동일한 두께를 갖게 형성되도록 컨포멀 방식으로 증착된다. 몇몇 실시예에서, 블랭킷층은 약 2 nm 내지 약 20 nm의 범위의 두께로 증착된다. 일 실시예에서, 블랭킷층의 절연 재료는 제1 아이솔레이션 절연층 및 제2 아이솔레이션 절연층의 재료와는 상이하고, SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은, 실리콘 질화물계 재료로 제조된다. 몇몇 실시예에서, 블랭킷층[측벽 스페이서(45)]은 SiN으로 제조된다. 측벽 스페이서(45)는 도 6a 및 도 6b에 도시되어 있는 바와 같이, 이방성 에칭에 의해 더미 게이트 구조체(40)의 대향 측벽들 상에 형성된다.
도 7a 및 도 7b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 7a는 도 7b의 라인 Y2-Y2에 대응하는 단면도이다.
측벽 스페이서(45)가 형성된 후에, 도 7a 및 도 b에 도시되어 있는 바와 같이, 층간 유전체막(interlayer dielectric: ILD) 층(50)이 형성된다. ILD 층(50)을 위한 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 재료가 ILD 층(50)을 위해 사용될 수도 있다. ILD 층(50)이 형성된 후에, CMP와 같은 평탄화 작업이 수행되어, 더미 게이트 구조체(40)의 더미 게이트 전극층의 상부 부분이 노출되게 된다.
도 8a 및 도 8b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 8a는 도 8b의 라인 Y2-Y2에 대응하는 단면도이다.
다음에, 도 8a 및 도 8b에 도시되어 있는 바와 같이, 더미 게이트 구조체(40)는 제거되어, 이에 의해 핀 구조체(21)의 상부 부분[제2 반도체층(25) 및 제1 반도체층(20)의 적어도 일부]이 각각 노출되어 있는 게이트 공간(48)을 형성한다. 측벽 스페이서(45)는 제거되지 않는다.
더미 게이트 구조체는 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 더미 게이트 전극층이 폴리실리콘이고 ILD 층(50)이 실리콘 산화물일 때, TMAH 용액과 같은 습식 에칭제가 더미 게이트 전극층을 선택적으로 제거하는 데 사용될 수 있다. 더미 게이트 유전체층은 그 후에 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
도 9a 내지 도 9c는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 9a는 도 9b의 라인 Y2-Y2에 대응하는 단면도이고, 도 9c는 도 9b의 라인 X1-X1에 대응하는 단면도이다.
게이트 공간(48)에서, 제1 반도체층(20)은 제거되어, 이에 의해 도 9a에 도시되어 있는 바와 같이, 공간(19)을 형성한다. 제1 반도체층(20)이 Ge 또는 SiGe이고 제2 반도체층(25) 및 기판(10)이 Si일 때, 제1 반도체층(20)은 이들에 한정되는 것은 아니지만, 암모늄 하이드록사이드(NH4OH), 테트라메틸암모늄 하이드록사이드(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 칼륨 하이드록사이드(KOH) 용액과 같은 습식 에칭제를 사용하여 선택적으로 제거될 수 있다. 게이트 공간(48) 내의 제1 반도체층(20)을 제거함으로써, 채널 영역을 갖는 반도체 와이어 구조체가 형성된다. 제2 반도체층(25)의 형상비에 따라, 반도체 와이어 구조체는 또한 반도체 핀 구조체라 칭할 수 있다.
도 10a 및 도 10b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 10a는 도 10b의 라인 Y2-Y2에 대응하는 단면도이다.
채널층이 형성된 후에, 도 10a 및 도 10b에 도시되어 있는 바와 같이, 게이트 유전체층(23)이 채널 영역[제2 반도체층(25)] 및 주위 영역 위에 형성된다. 특정 실시예에서, 게이트 유전체층(23)은 실리콘 산화물, 실리콘 질화물, 또는 고-k 유전 재료, 다른 적합한 유전 재료, 및/또는 이들의 조합과 같은 유전 재료의 하나 이상의 층을 포함한다. 고-k 유전 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고-k 유전 재료, 및/또는 이들의 조합을 포함한다. 몇몇 실시예에서, 게이트 유전체층(23)은 채널층과 유전 재료 사이에 형성된 계면층을 포함한다.
게이트 유전체층(23)은 CVD, ALD 또는 임의의 적합한 방법에 의해 형성될 수도 있다. 일 실시예에서, 게이트 유전체층(23)은 각각의 채널층 주위에 균일한 두께를 갖는 게이트 유전체층의 형성을 보장하기 위해 ALD와 같은 고도의 컨포멀 증착 프로세스를 사용하여 형성된다. 게이트 유전체층(23)의 두께는 일 실시예에서 약 1 nm 내지 약 6 nm의 범위이다.
도 11a 내지 도 12b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 11b 및 도 12b는 동일하다. 도 11a는 도 11b의 라인 Y2-Y2에 대응하는 단면도이고, 도 12a는 도 12b의 라인 Y1-Y1에 대응하는 단면도이다.
이후에, 게이트 전극층(60)이 게이트 유전체층(23) 상에 형성된다. 게이트 전극층(60)은, 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 및/또는 이들의 조합과 같은 도전성 재료의 하나 이상의 층을 포함한다.
게이트 전극층(60)은 CVD, ALD, 전해 도금 또는 다른 적합한 방법에 의해 형성될 수도 있다. 게이트 유전체층 및 전극층은 또한 ILD 층(50)의 상부면 위에 증착된다. ILD 층(50) 위에 형성된 게이트 유전체층 및 게이트 전극층은 이어서, 도 11a에 도시되어 있는 바와 같이, ILD 층(50)의 상부면이 드러날 때까지, 예를 들어 CMP를 사용하여 평탄화된다.
본 개시내용의 특정 실시예에서, 하나 이상의 일함수 조정층(work function adjustment layer)(도시 생략)이 게이트 유전체층(23)과 금속 게이트 전극(60) 사이에 개재된다. 일함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층, 또는 이들 재료의 2개 이상의 다층과 같은 도전성 재료로 제조된다. n-채널 FET에 대해, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정층으로서 사용되고, p-채널 FET에 대해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정층으로서 사용된다. 일함수 조정층은 ALD, PVD, CVD, e-빔 증착, 또는 다른 적합한 프로세스에 의해 형성될 수도 있다. 또한, 일함수 조정층은 상이한 금속층을 사용할 수도 있는 n-채널 FET 및 p-채널 FET에 대해 개별적으로 형성될 수도 있다.
도 12a는 게이트 전극층(60)이 형성된 후에 소스/드레인 영역을 도시하고 있다. 도 12a에 도시되어 있는 바와 같이, 제1 반도체층(20)은 핀 구조체 내에 잔류한다.
도 13a 및 도 13b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 13a는 도 13b의 라인 Y1-Y1에 대응하는 단면도이다.
도 13a 및 도 13b에 도시되어 있는 바와 같이, ILD 층(50)은 하나 이상의 리소그래피 및 에칭 작업에 의해 패터닝되어, 이에 의해 제1 소스/드레인 개구(58)를 형성한다. 제1 소스/드레인 개구(58)에서, 제2 반도체층(25) 및 제1 반도체층(20)의 적어도 일부가 노출된다.
몇몇 실시예에서, 소스/드레인 영역이 되는 제2 반도체층(25)은 제1 소스/드레인 개구(58)가 형성되기 전 또는 후에 적절한 도펀트로 도핑된다. 다른 실시예에서, 하나 이상의 에피택셜층이 제1 소스/드레인 개구(58)가 형성되기 전 또는 후에 제2 반도체층(25) 위에 형성된다.
도 13a 및 도 13b에서, 하나의 소스/드레인 개구(58)가 형성되어 2개의 핀 구조체를 노출한다. 그러나, 구성은 이에 한정되는 것은 아니다. 몇몇 실시예에서, 하나의 소스/드레인 개구(58)가 하나의 핀 구조체 위에 형성되고, 다른 실시예에서, 하나의 소스/드레인 개구(58)가 3개 이상의 핀 구조체 위에 형성된다.
도 14a 및 도 14b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 14a는 도 14b의 라인 Y1-Y1에 대응하는 단면도이다.
제1 소스/드레인 개구(58)에서, 제1 반도체층(20)은 제거되어, 이에 의해 도 14a에 도시되어 있는 바와 같이, 공간(27)을 형성한다. 제1 반도체층(20)이 Ge 또는 SiGe이고 제2 반도체층(25) 및 기판(10)이 Si일 때, 제1 반도체층(20)은 이들에 한정되는 것은 아니지만, 암모늄 하이드록사이드(NH4OH), 테트라메틸암모늄 하이드록사이드(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 칼륨 하이드록사이드(KOH) 용액과 같은 습식 에칭제를 사용하여 선택적으로 제거될 수 있다. 제1 소스/드레인 개구(58) 내의 제1 반도체층(20)을 제거함으로써, 소스/드레인 영역이 기판(10)[기판(10)으로부터 돌출하는 핀 구조체의 바닥 부분]으로부터 분리된다.
도 15a 및 도 15b는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 15a는 도 15b의 라인 Y1-Y1에 대응하는 단면도이다.
다음에, 절연 재료의 하나 이상의 층을 포함하는 절연 재료층(70)이 도 15a에 도시되어 있는 바와 같이 제1 소스/드레인 개구를 충전하도록 형성된다. 절연 재료층(70)을 위한 절연 재료는 ILD 층(50)의 것과는 상이하고, LPCVD(low pressure chemical vapor deposition: 저압 화학 기상 증착), 플라즈마-CVD, 원자층 증착(ALD) 또는 유동성 CVD 또는 임의의 다른 적합한 성막 방법에 의해 형성된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiON, SiCN, 불소 도핑된 실리케이트 글래스(FSG), 또는 저-k 유전체 재료를 포함할 수도 있다. 몇몇 실시예에서, 절연 재료층(70)은 SiCO 또는 SiOCN을 포함한다. 어닐링 작업이 절연 재료층(70)의 형성 후에 수행될 수도 있다.
도 16a 내지 도 16c는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 16a는 도 16b의 라인 Y1-Y1에 대응하는 단면도이고, 도 16c는 도 16b의 라인 X1-X1에 대응하는 단면도이다.
다음에, 절연 재료층(70)은 리세스 형성되어, 이에 의해 도 16a 및 도 16b에 도시되어 있는 바와 같이, 제2 소스/드레인 개구(72)를 형성한다. 절연 재료층(70)은 ILD 층(50)과는 상이한 재료로 제조되기 때문에, 절연 재료층(70)은 ILD 층(50)에 관하여 선택적으로 에칭될 수 있다. 특정 실시예에서, 절연 재료층(70)은 절연 재료층(70)을 노출하고 절연 재료층(70) 주위의 ILD 층을 커버하도록 레지스트 마스크 없이 에칭될 수 있다.
제2 반도체층(25) 아래의 절연 재료층(70)의 두께(H2)는 제1 반도체층(20)의 두께와 실질적으로 동일하고, 몇몇 실시예에서 약 5 nm 내지 약 30 nm의 범위이고, 다른 실시예에서 약 10 nm 내지 약 20 nm의 범위이다. 제1 아이솔레이션 절연층(30) 상의 절연 재료층(70)의 두께(H3)는 몇몇 실시예에서 약 2 nm 내지 약 20 nm의 범위이고, 다른 실시예에서 약 5 nm 내지 약 15 nm의 범위이다.
도 17a 내지 도 17c는 본 개시내용의 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 17a는 도 17b의 라인 Y1-Y1에 대응하는 단면도이고, 도 17c는 도 17b의 라인 X1-X1에 대응하는 단면도이다.
절연 재료층(70)이 리세스 형성된 후에, 제2 소스/드레인 개구(72) 내에는, 도전성 재료가 형성된다. 도전성 재료는 제2 소스/드레인 개구(72) 내에 그리고 위에 형성되고, 이어서 CMP 작업과 같은 평탄화 작업이 도 17a 및 도 17b에 도시되어 있는 바와 같이, 소스/드레인 컨택트(80)를 형성하도록 수행된다. 도전성 재료는 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN, 또는 임의의 다른 적합한 재료의 하나 이상의 층을 포함한다.
몇몇 실시예에서, 실리사이드층(75)이 도 18a 및 도 18b에 도시되어 있는 바와 같이, 도전성 재료를 형성하기 전에 제2 반도체층(25) 위에 형성된다. 실리사이드층은 WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중 하나 이상을 포함한다. 제2 반도체층이 Ge를 포함할 때, Ge와 금속(예를 들어, TiGe, NiGe, 또는 CoGe)의 합금이 형성되고, 에피택셜층이 Si 및 Ge를 포함할 때, Si, Ge 및 금속(예를 들어, NiSiGe 또는 TiSiGe)의 합금이 형성된다. 제2 반도체층이 III-V족 반도체를 포함할 때, Ni-InAlAs와 같은 합금이 형성된다.
GAA FET는 추가의 CMOS 프로세스를 경험하여 컨택트/비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 피쳐를 형성한다는 것이 이해된다.
도 17a 내지 도 18b에 도시되어 있는 바와 같이, 소스/드레인 영역의 바닥[제2 반도체층(25)]은 아이솔레이션 절연층(30) 및 ILD 층(50)과는 상이한 재료로 제조된 절연 재료층(70)에 의해 기판(10)[기판(10)으로부터 돌출하는 핀 구조체의 바닥 부분]으로부터 분리된다. 이 구조에 의해, 소스/드레인 영역은 기판으로부터 전기적으로 분리되고, 기생 트랜지스터가 형성되지 않는다.
도 19a 내지 도 23b는 본 개시내용의 다른 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스를 도시하고 있다. 부가의 동작이 도 19a 내지 도 23b에 의해 도시되어 있는 프로세스 전, 중 및 후에 제공될 수 있고, 이하에 설명되는 동작의 일부는 방법의 부가의 실시예를 위해 교체되거나 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호교환 가능할 수도 있다. 도 1a 내지 도 18b에 관하여 설명된 상기 실시예와 동일한 또는 유사한 재료, 구성, 치수 및/또는 프로세스가 이하의 실시예에서 채용될 수도 있고, 그 상세한 설명은 생략될 수도 있다.
상기 실시예에서, 하나의 채널층(반도체 와이어)이 핀 구조체로부터 형성된다. 도 19a 내지 도 23b에 관한 실시예에서, 수직으로 배열된 다수의 반도체 와이어는 하나의 핀 구조체로부터 형성된다.
도 19a 및 도 19b는 본 개시내용의 다른 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 19a는 도 19b의 라인 Y1-Y1에 대응하는 단면도이다.
도 19a 및 도 19b는 제1 소스/드레인 개구(58)가 형성된 후에 도 13a 및 도 13b에 대응한다. 도 19a에 도시되어 있는 바와 같이, 핀 구조체(121)는 교대로 적층된 제1 반도체층(120, 122) 및 제2 반도체층(125)의 다수의 층을 포함한다. 일 실시예에서, 제1 반도체층(120, 122)은 SiGe로 제조되고, 제2 반도체층(125)은 Si로 제조된다. 제1 및 제2 반도체층은 대안적으로 기판(10) 위에 에피택셜 형성되고, 핀 구조체(121)는 전술된 바와 같이 도 1a 내지 도 2b에 유사하게 수행된 패터닝 작업에 의해 형성된다. 몇몇 실시예에서, 최하부 제1 반도체층(120)의 두께는 나머지 제1 반도체층(122)의 두께보다 크다. 도 19a는 4개의 제2 반도체층(125)을 도시하고 있지만, 제2 반도체층의 수는 2개, 3개 또는 4개 초과일 수 있다.
도 20a 및 도 20b는 본 개시내용의 다른 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 20a는 도 20b의 라인 Y1-Y1에 대응하는 단면도이다.
다음에, 도 14a 내지 도 16b에 관하여 설명된 동작에 유사하게, 제1 반도체층(120, 122)이 제1 소스/드레인 개구(58)에서 제거되고, 도 20a에 도시되어 있는 바와 같이, 리세스 형성된 절연 재료층(70)이 형성된다. 몇몇 실시예에서, 최하부 제2 반도체층(125)과 절연 재료층(70) 사이에 공간이 형성된다. 다른 실시예에서, 최하부 제2 반도체층(125)의 부분은 절연 재료층(70) 내에 매립된다.
도 21a 내지 도 21c는 본 개시내용의 다른 실시예에 따른 GAA FET를 갖는 반도체 디바이스를 제조하기 위한 순차적인 프로세스의 다양한 스테이지 중 하나를 도시하고 있다. 도 21a는 도 21b의 라인 Y1-Y1에 대응하는 단면도이고, 도 21c는 도 21b의 라인 X1-X1에 대응하는 단면도이다.
도 17a 및 도 17b에 관하여 설명된 동작에 유사하게, 도 21a 및 도 21b에 도시되어 있는 바와 같이, 소스/드레인 컨택트층(80)이 형성된다.
몇몇 실시예에서, 실리사이드층(75)이 도 22a 및 도 22b에 도시되어 있는 바와 같이, 도전성 재료를 형성하기 전에 제2 반도체층(125) 위에 형성된다.
도 23a는 도 11a 및 도 11b에 대응하는 도 23b의 라인 Y2-Y2에 대응하는 단면도이다. 도 23a에 도시되어 있는 바와 같이, 복수의 채널층(125)이 수직으로 배열되고, 각각의 채널층(125)은 게이트 유전체층(92) 및 게이트 전극층(94)에 의해 감싸진다.
도 5a 내지 도 11b에 관하여 설명된 동작에 유사하게, 더미 게이트 구조체는 제1 및 제2 반도체층의 적층된 층을 갖는 핀 구조체의 상부 부분 위에 형성된다. 다음에, 측벽 스페이서가 더미 게이트 구조체의 대향 측면들 상에 형성된다. 다음에, 더미 게이트 구조체가 제거되고, 따라서 측벽 공간층에 의해 둘러싸인 게이트 공간이 형성되고, 이 공간에서 핀 구조체의 상부 부분이 노출된다. 제1 반도체층은 게이트 공간 내의 상부 부분으로부터 제거된다. 제1 반도체층을 제거함으로써, 제2 반도체층에 의해 형성된 반도체 와이어가 얻어진다. 게이트 유전체층이 제2 반도체층을 감싸도록 형성된다. 다음에, 금속 게이트 전극층이 게이트 유전체층 위에 형성되어, 이에 의해 도 23a 및 도 23b의 구조체를 얻는다.
도 24a 및 도 24b는 본 개시내용의 다른 실시예에 따른 FinFET를 갖는 반도체 디바이스를 도시하고 있다. 도 1a 내지 도 23b에 관하여 설명된 상기 실시예와 동일한 또는 유사한 재료, 구성, 치수 및/또는 프로세스가 이하의 실시예에서 채용될 수도 있고, 그 상세한 설명은 생략될 수도 있다.
본 실시예에서, 제2 반도체층에 의해 형성된 핀 구조체(25)는 도 24a에 도시되어 있는 바와 같이, FET의 채널 영역으로서 채용되고, 반면에 소스/드레인 구조체는 도 17 또는 도 18에 도시되어 있는 바와 같이 동일한 구조체를 갖는다. 핀 구조체(25)는 제거되지 않은 제1 반도체층(20) 위에 배치된다. GAA FET는 추가의 CMOS 프로세스를 경험하여 컨택트/비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 피쳐를 형성한다는 것이 이해된다.
도 25a 및 도 25b는 시뮬레이션(모델)과 실험 사이의 대응성을 도시하고 있다. 이들 도면은 3개의 수직으로 적층된 Ge 나노와이어 디바이스(2-핀 구조체)를 갖는 Lg = 70 nm를 갖는 게이트의 Vds = -0.05 V 및 -0.65 V에서 Id/Vg 특성을 도시하고 있다. 도 25a는 선형 플롯을 도시하고 있고, 도 25b는 로그 플롯을 도시하고 있다. 실선은 실험 결과이고, 도트(흑색 및 백색)는 시뮬레이션 결과이다. 시뮬레이션을 위한 모델은 실제 디바이스 거동을 양호하게 재현한다는 것이 도 25a 및 도 25b로부터 확인될 수 있다.
SiGe 층(희생층)이 최하부 나노와이어와 기판(바닥 핀) 사이에 남아 있을 때, 핀과 나노와이어의 아이솔레이션이 충분하다. 대조적으로, 상기 실시예에서, SiGe 층은 유전체층(70)으로 대체된다. 도 26a 및 도 26b는 3개의 수직으로 적층된 Ge 나노와이어 디바이스(2-핀 구조체)를 갖는 Lg = 30 nm를 갖는 게이트의 Vds = -0.05 V 및 -0.65 V에서 Is/Vg 특성을 도시하고 있다. 도 26a는 선형 플롯을 도시하고 있고, 도 26b는 3개의 개별 NW FET 및 기생 바닥 FinFET에 대한 로그 플롯을 도시하고 있다. 개별 NW FET의 임계치하 기울기(subthreshold slope)는 이상적인 60 mV/dec에 근접하고, 반면에 기생 디바이스는 훨씬 더 열악한 기울기를 갖는다. 이에 따라, 유전체층(70)에 의해 핀을 아이솔레이션함으로써, 디바이스 특성을 향상시킬 수 있다는 것이 이해될 수 있다.
도 27a 및 도 27b는 시뮬레이션에 의해 얻어진 오프 전류 특성을 도시하고 있다. 도 27a 및 도 27b는 Vg = 0V 및 Vds = -0.65V(오프 상태 조건)에서, Lg = 70nm (도 27a) 및 Lg = 30nm(도 27b)에서 3개의 수직으로 적층된 Ge 나노와이어 디바이스의 정공(hole) 전류 밀도맵을 도시하고 있다. 특히, Lg = 30nm에서, 스케일링된 게이트 길이에서, 바람직하지 않은 높은 오프 상태 누설을 유도하는 열악한 단채널 효과 제어(즉, 높은 임계치하 기울기)를 설명하는 높은 정공 전류 밀도가 기생 바닥 FinFET에서 관찰된다. 재차, 이들 도면은 적층된 나노와이어 디바이스로부터 기생 트랜지스터를 제거할 필요성을 도시하고 있다. 전술된 바와 같이, 본 개시내용의 FET에서, 소스/드레인 영역은 기판(바닥 핀)으로부터 아이솔레이션되고, 따라서 어떠한 기생 트랜지스터도 존재하지 않는다.
본 명세서에 설명된 다양한 실시예 또는 예는 종래 기술에 비해 다수의 장점을 제공한다. 예를 들어, 본 개시내용에 있어서, 절연 재료층이 소스/드레인 영역의 바닥과 기판 사이에 삽입되기 때문에(기판의 돌출부가 핀 구조체의 바닥임), 기생 트랜지스터의 형성을 방지하고 오프 상태 누설 전류를 감소시키는 것이 가능하다. 또한, ILD 층 및/또는 아이솔레이션 절연층과는 상이한 절연 재료를 절연 재료층으로서 사용함으로써, 절연 재료층을 형성하기 위한 프로세스가 더 용이해진다.
모든 장점이 본 명세서에 반드시 설명되어 있는 것은 아니고, 어떠한 특정 장점도 모든 실시예 또는 예에 대해 요구되는 것은 아니고, 다른 실시예 또는 예는 상이한 장점을 제공할 수도 있다는 것이 이해될 수 있을 것이다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스의 제조 방법에서, 바닥 부분, 바닥 부분 위에 배치된 중간 부분 및 중간 부분 위에 배치된 상부 부분을 갖는 핀 구조체가 형성된다. 중간 부분이 핀 구조체의 소스/드레인 영역에서 제거되어, 이에 의해 바닥 부분과 상부 부분 사이에 공간을 형성한다. 절연층이 공간에 형성된다. 소스/드레인 컨택트층이 상부 부분 위에 형성된다. 소스/드레인 컨택트층은 핀 구조체의 바닥 부분으로부터 절연층에 의해 분리되어 있다. 상기 또는 이하의 실시예의 하나 이상에서, 방법에서, 중간층이 제거되기 전에, 유전체층이 핀 구조체 위에 형성되고, 유전체층이 패터닝되어, 이에 의해 핀 구조체의 상부 부분 및 핀 구조체의 중간 부분의 적어도 일부가 노출되는 개구를 형성한다. 중간 부분은 개구에서 제거되고 절연층은 개구에 형성된다. 상기 또는 이하의 실시예 중 하나 이상에서, 절연층 및 유전체층은 서로 상이한 재료로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 절연층은 SiCO로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 유전체층은 실리콘 산화물로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 중간층은 SixGe1 -x로 제조되고, 상부 부분은 SiyGe1 -y로 제조되고, 여기서 x < y이다. 상기 또는 이하의 실시예 중 하나 이상에서, 중간층은 SixGe1 -x로 제조되고, 여기서 0.1 < x < 0.9이고, 상부 부분 및 바닥 부분은 Si로 제조된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에서, 바닥 부분, 바닥 부분 위에 배치된 중간 부분 및 중간 부분 위에 배치된 상부 부분을 갖는 핀 구조체가 형성된다. 유전체층이 핀 구조체 위에 형성된다. 금속 게이트 구조체가 핀 구조체의 채널 영역 위에 형성된다. 유전체층이 패터닝되어, 이에 의해 핀 구조체의 상부 부분 및 핀 구조체의 중간 부분의 적어도 일부가 노출되는 개구를 형성한다. 중간 부분이 개구에서 핀 구조체의 소스/드레인 영역에서 제거되어, 이에 의해 바닥 부분과 상부 부분 사이에 공간을 형성한다. 절연층이 공간에 형성된다. 소스/드레인 컨택트층이 상부 부분 위에 형성된다. 소스/드레인 컨택트층은 핀 구조체의 바닥 부분으로부터 절연층에 의해 분리되어 있다. 상기 또는 이하의 실시예 중 하나 이상에서, 금속 게이트 구조체는 이하의 작업에 의해 형성된다: 더미 게이트 구조체가 핀 구조체의 채널 영역 위에 형성되고, 측벽 스페이서가 더미 게이트 구조체의 대향 측면들 상에 형성되고, 더미 게이트 구조체가 제거되어, 이에 의해 채널 영역이 노출되는, 측벽 공간층에 의해 둘러싸인 게이트 공간을 형성하고, 게이트 유전체층이 노출된 채널 영역 위에 형성되고, 금속 게이트 전극층이 게이트 유전체층 위에 형성된다. 상기 또는 이하의 실시예 중 하나 이상에서, 노출된 채널 영역은 핀 구조체의 상부 부분 및 중간 부분의 적어도 일부를 포함하고, 중간 부분은 게이트 유전체층이 형성되기 전에 제거된다. 상기 또는 이하의 실시예 중 하나 이상에서, 절연층 및 유전체층은 서로 상이한 재료로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 절연층, 유전체층 및 측벽 스페이서층은 서로 상이한 재료로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 절연층은 SiCO로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 유전체층은 실리콘 산화물로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 중간층은 SixGe1 -x로 제조되고, 상부 부분은 SiyGe1 -y로 제조되고, 여기서 x < y이다. 상기 또는 이하의 실시예 중 하나 이상에서, 중간층은 SixGe1 -x로 제조되고, 여기서 0.1 < x < 0.9이고, 상부 부분 및 바닥 부분은 Si로 제조된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에서, 핀 구조체가 형성된다. 핀 구조체는 바닥 부분, 바닥 부분 위에 배치된 중간 부분 및 중간 부분 위에 배치된 상부 부분을 갖는다. 상부 부분은 하나 이상의 제1 반도체 재료층 및 하나 이상의 제2 반도체층의 적층된 층을 포함한다. 중간 부분이 핀 구조체의 소스/드레인 영역에서 제거되어, 이에 의해 바닥 부분과 상부 부분 사이에 공간을 형성한다. 절연층이 공간에 형성된다. 소스/드레인 컨택트층이 상부 부분 위에 형성된다. 소스/드레인 컨택트층은 핀 구조체의 바닥 부분으로부터 절연층에 의해 분리되어 있다. 상기 또는 이하의 실시예 중 하나 이상에서, 하나 이상의 제1 반도체층은 중간 부분이 제거될 때 상부 부분으로부터 제거되고, 소스/드레인 컨택트층은 하나 이상의 제2 반도체층 주위에 감싸진다. 상기 또는 이하의 실시예 중 하나 이상에서, 핀 구조체의 바닥 부분은 아이솔레이션 절연층 내에 매립되고, 절연층 및 아이솔레이션 절연층은 서로 상이한 재료로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 방법에서, 더미 게이트 구조체가 핀 구조체의 상부 부분 위에 형성되고, 측벽 스페이서가 더미 게이트 구조체의 대향 측면들 상에 형성되고, 더미 게이트 구조체가 제거되어, 이에 의해 상부 부분이 노출되는, 측벽 스페이서층에 의해 둘러싸인 게이트 공간을 형성하고, 하나 이상의 제1 반도체층은 게이트 공간에서 상부 부분으로부터 제거되고, 게이트 유전체층이 하나 이상의 제2 반도체층을 감싸도록 형성되고, 금속 게이트 전극층이 게이트 유전체층 위에 형성된다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스는 채널 영역 및 소스/드레인 영역을 갖는 반도체 와이어 구조체를 포함한다. 소스/드레인 컨택트층이 소스/드레인 영역 위에 형성된다. 소스/드레인 컨택트층은 유전체층 내에 매립된다. 아이솔레이션 절연층이 유전체층과 기판 사이에 배치된다. 소스/드레인 영역의 바닥은 아이솔레이션 절연층 및 유전체층과는 상이한 재료로 제조된 절연층에 의해 기판으로부터 분리되어 있다. 상기 또는 이하의 실시예 중 하나 이상에서, 절연층은 SiCO로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 유전체층은 실리콘 산화물로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 기판은 소스/드레인 영역의 아래의 돌출부를 포함하고, 절연층은 소스/드레인 영역의 바닥과 돌출부 사이에 배치된다. 상기 또는 이하의 실시예 중 하나 이상에서, 반도체 와이어 구조체의 소스/드레인 영역 및 돌출부는 동일한 재료로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 반도체 디바이스는 게이트 유전체층 및 금속 게이트 전극층을 포함하는 게이트 구조체를 더 포함하고, 게이트 유전체층은 반도체 와이어 구조체의 채널 영역 주위에 감싸진다. 상기 또는 이하의 실시예 중 하나 이상에서, 실리사이드층이 소스/드레인 영역과 소스/드레인 컨택트층 사이에 배치된다. 상기 또는 이하의 실시예 중 하나 이상에서, 소스/드레인 컨택트층의 바닥은 절연층에 의해 아이솔레이션 절연층으로부터 분리된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 채널 영역 및 소스/드레인 영역을 갖는 제1 반도체 와이어 구조체, 및 채널 영역 및 소스/드레인 영역을 갖는 제2 반도체 와이어 구조체를 포함한다. 소스/드레인 컨택트층이 제1 반도체 와이어 구조체의 소스/드레인 영역 및 제2 반도체 와이어 구조체의 소스/드레인 영역 위에 형성된다. 소스/드레인 컨택트층은 유전체층 내에 매립된다. 아이솔레이션 절연층이 유전체층과 기판 사이에 배치된다. 제1 반도체 와이어 구조체의 소스/드레인 영역의 바닥 및 제2 반도체 와이어 구조체의 소스/드레인 영역의 바닥은 아이솔레이션 절연층 및 유전체층과는 상이한 재료로 제조된 절연층에 의해 기판으로부터 분리된다. 상기 또는 이하의 실시예 중 하나 이상에서, 절연층은 SiCO로 제조되고, 유전체층 및 아이솔레이션 절연층은 실리콘 산화물로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 기판은 제1 반도체 와이어 구조체의 소스/드레인 영역의 아래의 제1 돌출부 및 제2 반도체 와이어 구조체의 소스/드레인 영역 아래의 제2 돌출부를 포함한다. 절연층은 제1 반도체 와이어 구조체의 소스/드레인 영역의 바닥과 제1 돌출부 사이에 그리고 제2 반도체 와이어 구조체의 소스/드레인 영역의 바닥과 제2 돌출부 사이에 배치된다. 상기 또는 이하의 실시예 중 하나 이상에서, 제1 및 제2 반도체 와이어 구조체 및 기판은 동일한 재료로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 제1 및 제2 반도체 와이어 구조체 및 기판은 상이한 재료로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 반도체 디바이스는 게이트 유전체층 및 금속 게이트 전극층을 포함하는 제1 게이트 구조체, 및 게이트 유전체층 및 금속 게이트 전극층을 포함하는 제2 게이트 구조체를 더 포함하고, 제1 게이트 구조체의 게이트 유전체층은 제1 반도체 와이어 구조체의 채널 영역 주위에 감싸지고, 제2 게이트 구조체의 게이트 유전체층은 제2 반도체 와이어 구조체의 채널 영역을 감싼다. 상기 또는 이하의 실시예 중 하나 이상에서, 제1 실리사이드층이 제1 반도체 와이어 구조체의 소스/드레인 영역과 소스/드레인 컨택트층 사이에 배치되고, 제2 실리사이드층이 제2 반도체 와이어 구조체의 소스/드레인 영역과 소스/드레인 컨택트층 사이에 배치된다. 상기 또는 이하의 실시예 중 하나 이상에서, 소스/드레인 컨택트층의 바닥은 절연층에 의해 아이솔레이션 절연층으로부터 분리된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 채널 영역 및 소스/드레인 영역을 갖는 반도체 와이어 구조체를 포함한다. 소스/드레인 컨택트층이 반도체 와이어 주위에 감싸여진 소스/드레인 영역 위에 형성된다. 소스/드레인 컨택트층은 유전체층 내에 매립된다. 아이솔레이션 절연층이 유전체층과 기판 사이에 배치된다. 소스/드레인 영역의 바닥은 아이솔레이션 절연층 및 유전체층과는 상이한 재료로 제조된 절연층에 의해 기판으로부터 분리되어 있다. 상기 또는 이하의 실시예 중 하나 이상에서, 절연층은 SiCO로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 기판은 소스/드레인 영역의 아래의 돌출부를 포함하고, 절연층은 소스/드레인 영역의 바닥과 돌출부 사이에 배치된다. 상기 또는 이하의 실시예 중 하나 이상에서, 돌출부는 기판으로부터 연속적으로 연장하고, 기판과 동일한 재료로 제조된다.
상기에는 당 기술 분야의 숙련자들이 본 개시내용의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예 또는 예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예 또는 예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 개시내용의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.
<부기>
1. 반도체 디바이스의 제조 방법으로서,
바닥 부분, 상기 바닥 부분 위에 배치된 중간 부분, 및 상기 중간 부분 위에 배치된 상부 부분을 갖는 핀(fin) 구조체를 형성하는 단계;
상기 핀 구조체의 소스/드레인 영역에서 상기 중간 부분을 제거하여, 이에 의해 상기 바닥 부분과 상기 상부 부분 사이에 공간을 형성하는 단계;
상기 공간에 절연층을 형성하는 단계; 및
상기 상부 부분 위에 소스/드레인 컨택트층을 형성하는 단계
를 포함하고,
상기 소스/드레인 컨택트층은 상기 핀 구조체의 바닥 부분으로부터 상기 절연층에 의해 분리되어 있는 것인 반도체 디바이스의 제조 방법.
2. 제1항에 있어서, 상기 중간 부분을 제거하기 전에,
상기 핀 구조체 위에 유전체층을 형성하는 단계; 및
상기 유전체층을 패터닝하여, 이에 의해 상기 핀 구조체의 중간 부분의 적어도 일부 및 상기 핀 구조체의 상부 부분이 노출되는 개구를 형성하는 단계
를 더 포함하고,
상기 중간 부분은 상기 개구에서 제거되고, 상기 절연층은 상기 개구에 형성되는 것인 반도체 디바이스의 제조 방법.
3. 제2항에 있어서, 상기 절연층 및 상기 유전체층은 서로 상이한 재료로 제조되는 것인 반도체 디바이스의 제조 방법.
4. 제3항에 있어서, 상기 절연층은 SiCO로 제조되는 것인 반도체 디바이스의 제조 방법.
5. 제3항에 있어서, 상기 유전체층은 실리콘 산화물로 제조되는 것인 반도체 디바이스의 제조 방법.
6. 제1항에 있어서, 상기 중간 부분은 SixGe1 -x로 제조되고, 상기 상부 부분은 SiyGe1 -y로 제조되고, 여기서 x < y인 것인 반도체 디바이스의 제조 방법.
7. 제1항에 있어서, 상기 중간 부분은 SixGe1 -x로 제조되고, 여기서 0.1 < x < 0.9이고, 상기 상부 부분 및 상기 바닥 부분은 Si로 제조되는 것인 반도체 디바이스의 제조 방법.
8. 반도체 디바이스의 제조 방법으로서,
바닥 부분, 상기 바닥 부분 위에 배치된 중간 부분, 및 상기 중간 부분 위에 배치된 상부 부분을 갖는 핀 구조체를 형성하는 단계;
상기 핀 구조체 위에 유전체층을 형성하는 단계;
상기 핀 구조체의 채널 영역 위에 금속 게이트 구조체를 형성하는 단계;
상기 유전체층을 패터닝하여, 이에 의해 상기 핀 구조체의 중간 부분의 적어도 일부 및 상기 핀 구조체의 상부 부분이 노출되는 개구를 형성하는 단계;
상기 개구 내의 상기 핀 구조체의 소스/드레인 영역에서 상기 중간 부분을 제거하여, 이에 의해 상기 바닥 부분과 상기 상부 부분 사이에 공간을 형성하는 단계;
상기 공간에 절연층을 형성하는 단계; 및
상기 상부 부분 위에 소스/드레인 컨택트층을 형성하는 단계
를 포함하고,
상기 소스/드레인 컨택트층은, 상기 핀 구조체의 바닥 부분으로부터 상기 절연층에 의해 분리되는 것인 반도체 디바이스의 제조 방법.
9. 제8항에 있어서, 상기 금속 게이트 구조체는,
상기 핀 구조체의 채널 영역 위에 더미 게이트 구조체를 형성하는 단계;
상기 더미 게이트 구조체의 대향 측면들(opposing side faces) 상에 측벽 스페이서를 형성하는 단계;
상기 더미 게이트 구조체를 제거하여, 이에 의해 상기 채널 영역이 노출되는, 상기 측벽 스페이서에 의해 둘러싸인 게이트 공간을 형성하는 단계;
상기 노출된 채널 영역 위에 게이트 유전체층을 형성하는 단계; 및
상기 게이트 유전체층 위에 금속 게이트 전극층을 형성하는 단계
에 의해 형성되는 것인 반도체 디바이스의 제조 방법.
10. 제9항에 있어서,
상기 노출된 채널 영역은 상기 중간 부분의 적어도 일부 및 상기 핀 구조체의 상부 부분을 포함하고,
상기 중간 부분은 상기 게이트 유전체층이 형성되기 전에 제거되는 것인 반도체 디바이스의 제조 방법.
11. 제9항에 있어서, 상기 절연층 및 상기 유전체층은 서로 상이한 재료로 제조되는 것인 반도체 디바이스의 제조 방법.
12. 제9항에 있어서, 상기 절연층, 상기 유전체층 및 상기 측벽 스페이서층은 서로 상이한 재료로 제조되는 것인 반도체 디바이스의 제조 방법.
13. 제12항에 있어서, 상기 절연층은 SiCO로 제조되는 것인 반도체 디바이스의 제조 방법.
14. 제12항에 있어서, 상기 유전체층은 실리콘 산화물로 제조되는 것인 반도체 디바이스의 제조 방법.
15. 제9항에 있어서, 상기 중간층은 SixGe1 -x로 제조되고, 상기 상부 부분은 SiyGe1-y로 제조되고, 여기서 x < y인 것인 반도체 디바이스의 제조 방법.
16. 제9항에 있어서, 상기 중간층은 SixGe1 -x로 제조되고, 여기서 0.1 < x < 0.9이고, 상기 상부 부분 및 상기 바닥 부분은 Si로 제조되는 것인 반도체 디바이스의 제조 방법.
17. 반도체 디바이스로서,
채널 영역 및 소스/드레인 영역을 갖는 반도체 와이어 구조체를 포함하고,
상기 소스/드레인 영역 위에 소스/드레인 컨택트층이 형성되고,
상기 소스/드레인 컨택트층은 유전체층 내에 매립(embed)되고,
상기 유전체층과 기판 사이에 아이솔레이션 절연층이 배치되고,
상기 소스/드레인 영역의 바닥은 상기 아이솔레이션 절연층 및 상기 유전체층과는 상이한 재료로 제조된 절연층에 의해 상기 기판으로부터 분리되는 것인 반도체 디바이스.
18. 제17항에 있어서, 상기 절연층은 SiCO로 제조되는 것인 반도체 디바이스.
19. 제18항에 있어서, 상기 유전체층은 실리콘 산화물로 제조되는 것인 반도체 디바이스.
20. 제17항에 있어서,
상기 기판은 상기 소스/드레인 영역 아래의 돌출부를 포함하고,
상기 절연층은 상기 소스/드레인 영역의 바닥과 상기 돌출부 사이에 배치되는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스의 제조 방법으로서,
    바닥 부분, 상기 바닥 부분 위에 배치된 중간 부분, 및 상기 중간 부분 위에 배치된 상부 부분을 갖는 핀(fin) 구조체를 형성하는 단계;
    상기 핀 구조체의 소스/드레인 영역에서 상기 중간 부분을 제거하여, 이에 의해 상기 바닥 부분과 상기 상부 부분 사이에 공간을 형성하는 단계;
    상기 공간에 절연층을 형성하는 단계; 및
    상기 상부 부분 위에 소스/드레인 컨택트층을 형성하는 단계
    를 포함하고,
    상기 소스/드레인 컨택트층은, 상기 핀 구조체의 바닥 부분으로부터 상기 절연층에 의해 분리되는 것인 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 중간 부분을 제거하기 전에,
    상기 핀 구조체 위에 유전체층을 형성하는 단계; 및
    상기 유전체층을 패터닝하여, 이에 의해 상기 핀 구조체의 중간 부분의 적어도 일부 및 상기 핀 구조체의 상부 부분이 노출되는 개구를 형성하는 단계
    를 더 포함하고,
    상기 중간 부분은 상기 개구에서 제거되고, 상기 절연층은 상기 개구에 형성되는 것인 반도체 디바이스의 제조 방법.
  3. 제2항에 있어서, 상기 절연층 및 상기 유전체층은 서로 상이한 재료로 제조되는 것인 반도체 디바이스의 제조 방법.
  4. 제3항에 있어서, 상기 절연층은 SiCO로 제조되는 것인 반도체 디바이스의 제조 방법.
  5. 제3항에 있어서, 상기 유전체층은 실리콘 산화물로 제조되는 것인 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 중간 부분은 SixGe1 -x로 제조되고, 상기 상부 부분은 SiyGe1-y로 제조되고, 여기서 x < y인 것인 반도체 디바이스의 제조 방법.
  7. 제1항에 있어서, 상기 중간 부분은 SixGe1 -x로 제조되고, 여기서 0.1 < x < 0.9이고, 상기 상부 부분 및 상기 바닥 부분은 Si로 제조되는 것인 반도체 디바이스의 제조 방법.
  8. 반도체 디바이스의 제조 방법으로서,
    바닥 부분, 상기 바닥 부분 위에 배치된 중간 부분, 및 상기 중간 부분 위에 배치된 상부 부분을 갖는 핀 구조체를 형성하는 단계;
    상기 핀 구조체 위에 유전체층을 형성하는 단계;
    상기 핀 구조체의 채널 영역 위에 금속 게이트 구조체를 형성하는 단계;
    상기 유전체층을 패터닝하여, 이에 의해 상기 핀 구조체의 중간 부분의 적어도 일부 및 상기 핀 구조체의 상부 부분이 노출되는 개구를 형성하는 단계;
    상기 개구 내의 상기 핀 구조체의 소스/드레인 영역에서 상기 중간 부분을 제거하여, 이에 의해 상기 바닥 부분과 상기 상부 부분 사이에 공간을 형성하는 단계;
    상기 공간에 절연층을 형성하는 단계; 및
    상기 상부 부분 위에 소스/드레인 컨택트층을 형성하는 단계
    를 포함하고,
    상기 소스/드레인 컨택트층은, 상기 핀 구조체의 바닥 부분으로부터 상기 절연층에 의해 분리되는 것인 반도체 디바이스의 제조 방법.
  9. 제8항에 있어서, 상기 금속 게이트 구조체는,
    상기 핀 구조체의 채널 영역 위에 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체의 대향 측면들(opposing side faces) 상에 측벽 스페이서를 형성하는 단계;
    상기 더미 게이트 구조체를 제거하여, 이에 의해 상기 채널 영역이 노출되는, 상기 측벽 스페이서에 의해 둘러싸인 게이트 공간을 형성하는 단계;
    상기 노출된 채널 영역 위에 게이트 유전체층을 형성하는 단계; 및
    상기 게이트 유전체층 위에 금속 게이트 전극층을 형성하는 단계
    에 의해 형성되는 것인 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스로서,
    채널 영역 및 소스/드레인 영역을 갖는 반도체 와이어 구조체를 포함하고,
    상기 소스/드레인 영역 위에 소스/드레인 컨택트층이 형성되고,
    상기 소스/드레인 컨택트층은 유전체층 내에 매립(embed)되고,
    상기 유전체층과 기판 사이에 아이솔레이션 절연층이 배치되고,
    상기 소스/드레인 영역의 바닥은, 상기 아이솔레이션 절연층 및 상기 유전체층과는 상이한 재료로 제조된 절연층에 의해 상기 기판으로부터 분리되는 것인 반도체 디바이스.
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