CN101894842A - 场效应晶体管反相器以及制造方法 - Google Patents

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Abstract

提供基于纳米线的器件。在一个方面，提供了一种场效应晶体管(FET)反相器。该FET反相器包括垂直定向在叠置体中的多个器件层，每个器件层具有源极区、漏极区以及连接源极区与漏极区的多个纳米线沟道，其中一个或多个器件层的源极区和漏极区掺杂有n型杂质，并且一个或多个其他器件层的源极区和漏极区掺杂有p型杂质；围绕纳米线沟道的每个器件层共用的栅极；与掺杂有n型杂质的一个或多个器件层的源极区的第一接触；与掺杂有p型杂质的一个或多个器件层的源极区的第二接触；以及每个器件层的漏极区共用的第三接触。还提供了用于制造FET反相器的技术。

Description

场效应晶体管反相器以及制造方法
技术领域
本发明涉及基于纳米线的器件，并且更具体地，涉及场效应晶体管(FET)逻辑反相器。
背景技术
按照其基本形式，场效应晶体管(FET)包括源极区、漏极区以及源极区和漏极区之间的沟道。栅极调节流经源极区和漏极区之间的沟道的电子流。
FET被用作多种不同类型的互补金属氧化物半导体(CMOS)电路的基本构成块。例如，逻辑栅极反相器是多种集成电路设计的共同组件，其可以使用n沟道场效应晶体管(NFET)和p沟道场效应晶体管(PFET)器件的一个或多个互补对来形成。典型的NFET/PFET反相器配置为将NFET的源极区连接至PFET的漏极区，并且器件的栅极彼此连接。
这种标准的反相器布局具有两个FET尺寸的占地面积。由于反相器在多数电路设计中的普及，降低反相器的布局占地面积将得到实现多数电路设计所需的布局面积的显著降低。
因此，期望可缩放的FET反相器及其制造技术。
发明内容
本发明提供基于纳米线的器件。在本发明的一个方面，提供一种场效应晶体管(FET)反相器。该FET反相器包括垂直定向在叠置体中的多个器件层，每个器件层具有源极区、漏极区以及连接源极区与漏极区的多个纳米线沟道，其中一个或多个器件层的源极区和漏极区掺杂有n型杂质，并且一个或多个其他器件层的所述源极区和所述漏极区掺杂有p型杂质；围绕纳米线沟道的每个器件层共用的栅极；与掺杂有n型杂质的一个或多个器件层的源极区的第一接触；与掺杂有p型杂质的一个或多个器件层的源极区的第二接触；以及每个器件层的漏极区共用的第三接触。
在本发明的另一方面，提供一种制造FET反相器的方法。该方法包括以下步骤。形成垂直定向在叠置体中的多个器件层，每个器件层具有源极区、漏极区以及连接源极区和漏极区的多个纳米线沟道。向一个或多个器件层的源极区和漏极区中引入n型杂质。向一个或多个其他器件层的源极区和漏极区中引入p型杂质。围绕纳米线沟道形成每个器件层共用的栅极。形成与掺杂有n型杂质的一个或多个器件层的源极区的第一接触。形成与掺杂有p型杂质的一个或多个器件层的源极区的第二接触。形成每个器件层的漏极区共用的第三接触。
通过参考以下详细描述以及附图，将会获得对本发明以及本发明的其他特征和优点更为全面的理解。
附图说明
图1是示出按照本发明一个实施方式的用于场效应晶体管(FET)反相器制造的开始结构的剖面图；
图2是示出按照本发明一个实施方式的多个纳米线硬掩模的剖面图；
图3是示出按照本发明一个实施方式的形成于反相器有源区域之上的虚栅极的剖面图；
图4是示出按照本发明一个实施方式的在虚栅极周围裁剪的纳米线硬掩模的剖面图；
图5是示出按照本发明一个实施方式的在虚栅极周围沉积的填充物层的剖面图；
图6是示出按照本发明一个实施方式的已经去除了虚栅极从而得到形成于填充物层中的沟槽的剖面图；
图7是示出按照本发明一个实施方式的鳍叠置体的剖面图；
图8是示出按照本发明一个实施方式的去除了纳米线硬掩模的暴露氮化物部分的剖面图；
图9是示出按照本发明一个实施方式的形成于沟槽中的间隔体的剖面图；
图10是示出按照本发明一个实施方式的从鳍叠置体中去除了牺牲层的剖面图；
图11是示出按照本发明一个实施方式的在FET反相器中形成了不同的n掺杂和p掺杂层的剖面图；
图12是示出按照本发明一个实施方式的形成于沟槽中的替换栅极的剖面图；
图13是示出按照本发明一个实施方式的去除了填充物层的剖面图；
图14是示出按照本发明一个实施方式的漏极源极接触的剖面图；
图15是示出按照本发明一个实施方式的源极区间隔的剖面图；以及
图16是示出按照本发明一个实施方式的源极区接触的剖面图。
具体实施方式
图1-图16是示出用于制造基于全包围栅极(gate-all-around，GAA)纳米线的场效应晶体管(FET)反相器的示例性方法的框图。如下文详细描述的，本技术利用大马士革栅极工艺来构造与栅极自对准的源极区/漏极区。
图1是示出用于FET反相器制造工艺的开始结构100的剖面图。为了形成结构100，使用浅沟槽隔离(STI)来限定绝缘体上硅(SOI)晶片中的有源区域。也即，提供晶片102，其具有掩埋氧化物(BOX)层106上的SOI层104。SOI晶片通常还包括其他层，诸如衬底，其未在此描绘中示出。BOX层106可以包括任何适当的绝缘体材料，包括但不限于诸如二氧化硅(SiO2)的电介质材料。尽管图1示出了单个有源区域的形成，但是可以理解，可以在单个晶片中形成多个有源区域。
继而在晶片上叠置形成硅(Si)和牺牲层的交替序列，其中SOI层104作为该序列中的第一个Si层。特别地，从SOI层104开始向上移动，在SOI层104上外延生长牺牲层107。
牺牲层107包括晶体材料，其可以对于Si选择性地被刻蚀，诸如硅锗(SiGe)。牺牲层107包含高浓度的杂质，在该杂质被引入Si层(例如，通过工艺中稍后执行的退火)时，其得到n型或者p型Si。例如，磷(P)或者砷(As)是典型的n型杂质，而硼(B)是典型的p型杂质。可以使用从大约1×1019原子每立方厘米(atoms/cm3)到大约1×1022atoms/cm3的杂质浓度。掺杂可以原位执行(也即，在牺牲层107的生长期间包含杂质)或者非原位执行(也即，在牺牲层107的生长之后，使用诸如离子注入的技术)，其中如果需要相邻的n型和p型掺杂区从而在同一层中形成相邻的NFET和PFET，则优选非原位掺杂。
可以在牺牲层107上外延生长可选的非掺杂晶体Si层108。此外，可选地，可以在Si层108之上以交替的方式形成一个或多个附加牺牲层和/或晶体Si层，其中，附加牺牲层的属性与牺牲层107相同，并且附加晶体Si层的属性与Si层108相同。出于说明目的以及描述的简便，在Si层108之上示出了一个附加牺牲层109和一个附加Si层110。然而，这些层是可选的，并且可以想到不存在这些层的实施方式。此外，可以存在比示出的更多或者更少的这些层。按照一个示例性实施方式，牺牲层107和109的掺杂彼此相同。
接下来，在叠置体上沉积电绝缘层111。在图1所示的示例性配置中，绝缘层111沉积在Si层110之上。可以使用化学气相沉积(CVD)、等离子增强型CVD(PECVD)或者不会引起Si层110的物理或者化学改变的任何适当技术来沉积绝缘层111。按照一个示例性实施方式，绝缘层111包含晶体电绝缘材料(诸如钻石)或者非晶体电绝缘材料(诸如SiO2)。
继而在绝缘层111之上形成晶体Si层112。在绝缘层111包括晶体电绝缘材料的情况下，Si层112可以在绝缘层111上外延生长。在绝缘层111包括非晶体电绝缘材料的情况下，可以通过晶片键合技术在绝缘层111之上引入Si层112，例如，从处理晶片转移晶体Si层112。
可选地，可以在Si层112之上以交替的方式外延生长一个或多个附加牺牲层和/或晶体Si层。出于说明目的以及描述的简便，在Si层112上示出了一个牺牲层113和一个Si层114。然而，这些层是可选的，并且可以想到不存在这些层的实施方式。此外，可以存在比所示的更多或者更少的这些层。
绝缘层111之上的牺牲层(如果存在的话)与绝缘层111之下的牺牲层(例如，牺牲层107和109)具有相同的属性。然而，绝缘层111之上的牺牲层中的掺杂(如果存在的话)的极性与绝缘层111之下的牺牲层中的掺杂相反。例如，如果绝缘层111之下的牺牲层中的掺杂为n型，则绝缘层111之上的牺牲层中的掺杂为p型，反之亦然。与绝缘层111之下的牺牲层不同，绝缘层111之上的牺牲层可以可选地保持为无掺杂。在晶体Si层112是通过晶片键合从处理晶片转移的情况下(参见上文)，绝缘层111之上交替的牺牲层和/或晶体Si层(如果存在的话)可以在晶体Si层112生长之前在处理晶片上生长，并且在转移晶体Si层112的同时被转移到开始衬底。
继而在叠置体上沉积第一硬掩模116。在图1所示的示例性配置中，硬掩模116沉积在Si层114之上。硬掩模116可以具有与绝缘层111相同的成分(例如，SiO2)，并且可以按照与绝缘层111相同的方式来沉积。按照一个示例性实施方式，硬掩模116具有从15纳米(nm)到大约20nm的厚度，例如具有20nm的厚度。
如上所述，每个牺牲层可以通过外延生长工艺的方式来沉积。因此，每个牺牲层包括单个晶体材料。按照一个示例性实施方式，每个牺牲层具有从大约5nm到大约20nm的厚度。然而，为了使寄生电容最小化，每个牺牲层的厚度应当尽可能小，同时仍然为栅极电介质/栅极留出足够的空间，以适应在稍后工艺中去除牺牲层时形成的间隙。类似地，上文描述的每个Si层可以通过外延生长工艺的方式来沉积。因此，每个Si层也包括单个晶体材料。按照一个示例性实施方式，每个Si层具有从大约5nm到大约20nm的厚度。
用来形成Si层和/或牺牲层的外延生长工艺可以在小于大约800摄氏度(℃)的温度下执行，例如，在小于大约650℃的温度下执行。该工艺可以在不破坏每个层的生长之间的真空的情况下执行，或者备选地，可以破坏层之间的真空以支持额外处理，例如特定层的非原位掺杂。不论是否破坏层之间的真空，优选地在每个后续层形成之间执行净化步骤。在形成每个Si层和牺牲层中使用的生长压力小于大约100托，例如，小于大约50托。请注意，利用这些示例性的外延生长参数，每个Si层或者牺牲层的厚度变化应当不会超过百分之五(5％)。Si层的部分将用来在稍后的制造工艺中形成纳米线沟道，并且每个牺牲层的厚度将确定纳米线沟道之间在z方向上的距离。
使用STI来将Si层/牺牲层平坦化和隔离为晶片的有源区域。STI包含普通的光刻和刻蚀工艺，这对于本领域技术人员而言是公知的，因此不在此进一步描述。STI通常与纳米特征尺寸范围中的工艺技术结合使用。使用诸如CVD、PECVD或者原子层沉积(ALD)的沉积工艺，与叠置体的一个或多个侧壁相邻地形成氮化物衬里118。现在形成于晶片的有源面积中的叠置体将在稍后的工艺中用于形成反相器的纳米线沟道。由此，叠置体的各层的配置限定了纳米线在z方向上的位置。
继而在叠置体上沉积第二硬掩模120。按照一个示例性实施方式，硬掩模120包括氮化物层，并且使用低压化学气相沉积(LPCVD)沉积到大约15nm到大约20nm的厚度，例如大约20nm的厚度。如下文详述，硬掩模116和硬掩模120将被构图(按照纳米线在x方向上的期望位置)为多个个体纳米线硬掩模。
图2是示出被构图为多个个体纳米线硬掩模122的第一硬掩模和第二硬掩模的剖面图。如上文所强调的，硬掩模的构图与纳米线的期望位置相称。按照一个示例性实施方式，抗蚀剂膜(未示出)被沉积在硬掩模120上，并且利用每个纳米线硬掩模122的占地面积和位置来构图。在一个示例中，使用反应离子刻蚀(RIE)来形成纳米线硬掩模，并且因此，抗蚀剂膜包括诸如氢化倍半硅氧烷(HSQ)的抗蚀剂材料，其使用电子束(e-beam)光刻来构图，并被转移到基于碳的抗蚀剂。
继而，根据第一硬掩模包括氧化物而第二硬掩模包括氮化物这一事实，使用一系列选择性的RIE步骤来形成硬掩模开口级。例如，首先使用将抗蚀剂膜(未示出)用作掩模的氮化物选择性RIE来去除抗蚀剂膜之下除部分硬掩模120之外的所有部分，从而定义纳米线硬掩模的氮化物部分122a。包括氧化物的硬掩模116充当氮化物选择性RIE的刻蚀停止。氮化物选择性RIE还可以同时刻蚀氮化线118，其中Si层114充当刻蚀停止。
接下来，使用氮化物部分作为掩模，使用氧化物选择性RIE来去除氮化物掩模之下除部分硬掩模116之外的所有部分，从而定义纳米线硬掩模的氧化物部分122b。Si层114充当氧化物选择性RIE的刻蚀停止。在此示例中，纳米线硬掩模的氮化物部分122a和氧化物部分122b每个都具有大约15nm到大约20nm的厚度，例如大约20nm的厚度。
氮化物部分122a和氧化物部分122b形成了双纳米线硬掩模结构。使用双纳米线硬掩模结构允许在Si层中形成更为精确和统一的纳米线。也即，利用双硬掩模结构，氮化物部分122a将在虚栅极定义(参见图3，下文描述)期间保护氧化物部分122b的完整性，而氧化物部分122b将在间隔体(氮化物选择性)刻蚀(参加下文描述)期间保护纳米线。对于最小化纳米线维度的变化而言，维护纳米线硬掩模的良好完整性是重要的。随着器件尺寸不断变小，不期望的维度变化的效应将变得尤为显著。
在此示例中，纳米线硬掩模122被配置为具有小于大约200nm的节距(也即，空间频率)，例如从大约10nm到大约200nm(例如，从大约40nm到大约50nm)。为了最大化布局密度以及最小化寄生电容，节距应当在构图和处理限制内尽可能地小。为了实现小于由直接光刻所定义的节距，可以使用节距倍增技术，诸如侧壁图像转移或者倍增构图/倍增刻蚀。每个纳米线硬掩模122的宽度123小于大约40nm，例如，从大约5nm到大约40nm(例如，从大约5nm到大约10nm)。每个纳米线硬掩模122的节距/宽度将确定每个纳米线的节距/宽度。
图3是示出形成于有源区域之上的虚栅极126的剖面图。如图3所示，在Si层114之上形成氧化物停止层，也即氧化物层124。按照一个示例性实施方式，使用热氧化来将氧化物层124生长为达到大约4nm(例如，达到大约2nm)的厚度。Si层114的一部分在该热氧化过程期间被消耗。由此，Si层114的厚度减小例如最多2nm，例如，减小达到大约1nm。
为了开始大马士革栅极工艺，形成虚栅极结构126。通过下文描述将会清楚，虚栅极结构126定义了纳米线在y方向上的位置以及最终器件结构的栅极位置。按照一个示例性实施方式，虚栅极结构包含多晶Si(多晶硅)。
可以通过以下工艺来形成虚栅极126。首先，使用LPCVD在氧化物层124/纳米线硬掩模122上沉积厚度从大约100nm到大约150nm(例如，大约140nm)的多晶硅层。由于多晶硅层的厚度将确定虚栅极的高度，因此可以在沉积之后使用化学机械抛光(CMP)，以实现期望的厚度/高度。在多晶硅层上沉积抗蚀剂膜(未示出)，利用虚栅极的占地面积和位置对其进行掩模和构图(其上将是反相器的纳米线沟道)。继而，使用多晶硅选择性RIE来去除位于纳米线硬掩模之上的、除部分多晶硅层之外的所有部分(也即，在y方向上集中在纳米线硬掩模之上)，得到虚栅极126。按照一个示例性实施方式，虚栅极126具有大约100nm到大约150nm(例如，140nm)的高度128以及大约30nm到大约50nm(例如，大约45nm)的长度130。
如箭头132所示，可选地，可以使用从上到下注入在绝缘层111上掺杂一个或多个晶体Si层。该从上到下注入的掺杂的极性应当与绝缘层111之下的牺牲层中的掺杂相反。例如，如果绝缘层111之下的牺牲层(也即，牺牲层107以及任何可选牺牲层之一(如果存在的话))中的掺杂为n型，则绝缘层111之上的Si层中的掺杂为p型，反之亦然。仅当绝缘层111之上不存在牺牲层或者绝缘层111之上存在的牺牲层在先前步骤中没有准备好掺杂的情况下，需要该从上到下的注入步骤。从上到下注入的深度被选择为影响绝缘层111之上的层，但是不影响绝缘层111之下的层。该注入的条件是本领域技术人员公知的，并且可以根据所使用的杂质种类而变化。按照一个示例性实施方式，使用注入来掺杂叠置体中最上面的Si层，也即，Si层114。
图4是示出在虚栅极周围裁剪的纳米线硬掩模的剖面图。可以使用对于虚栅极材料具有选择性的各向异性刻蚀(也即，不会刻蚀虚栅极)来去除从虚栅极126之下延伸出的纳米线硬掩模122。如箭头134所示，可以代之以在工艺中的该点执行上文结合图3描述的从上到下注入，也即，在去除了从虚栅极126下延伸出的纳米线硬掩模122的部分之后而非之前。
图5是示出在虚栅极126周围沉积的(牺牲)填充物层136的剖面图。填充物层136可以包含任何适当的填充物材料，包括诸如SiO2等电介质材料。按照一个示例性实施方式，使用高密度等离子体(HDP)在虚栅极126周围沉积填充物层136。继而使用CMP来平坦化填充物材料，其使用虚栅极作为刻蚀停止。由此，填充物层136将具有与虚栅极的高度相等的厚度，例如从大约30nm到大约150nm，例如从大约100nm到大约150nm，例如大约140nm。
图6是示出已被去除的虚栅极的剖面图。可以使用诸如化学下游或氢氧化钾(KOH)刻蚀或者RIE之类的化学刻蚀工艺来去除虚栅极126。如图6所示，虚栅极126的去除得到了形成于填充物层136中的沟槽138。由于沟槽138是虚栅极126的负性图案，因此沟槽138也集中位于纳米线硬掩模122之上(也即，在y方向上)。按照一个示例性实施方式，沟槽138将器件的(纳米线)沟道区与器件的源极区和漏极区区分开。
刻蚀还可能对填充物层136产生影响，去除其部分。例如，在用以去除虚栅极126的刻蚀工艺之后，填充物层136可以减小到大约30nm到大约125nm的厚度139，例如大约80nm。
使用虚栅极是本技术的一个重要方面。也即，虚栅极允许在填充物层之前放置纳米线硬掩模，使得在去除虚栅极时，露出的纳米线硬掩模已经存在于沟槽之中。纳米线硬掩模对于在有源区域中形成较为精确和统一的纳米线而言是重要的。
图7是示出刻蚀进入Si层/牺牲层的鳍叠置体140的剖面图。一旦如下所述从牺牲层被释放，在Si层中形成的鳍将是反相器的纳米线沟道。按照一个示例性实施方式，使用Si选择性RIE来去除沟槽138中未被纳米线硬掩模122掩模的Si层/牺牲层的部分。BOX层106充当鳍刻蚀的刻蚀停止。以此方式构图的鳍叠置体140将具有锐利、良好定义的边缘。如上所述，这是使用双(氮化物/氧化物)硬掩模对纳米线进行构图的结果。
本技术的一个优点在于，鳍仅在沟槽138之内被刻蚀，而保持器件的源极区/漏极区在填充物层136之下完整无缺。此外，以此方式产生的源极区/漏极区将与沟槽138自对准，并且由此与将在沟槽138中形成的器件栅极自对准(参见下文描述)。基于纳米线硬掩模122的节距和宽度，所形成的鳍(包括在将作为反相器的纳米线沟道的Si层中形成的那些鳍)具有小于大约200nm的节距(也即，空间频率)，例如从大约10nm到大约200nm，例如从大约40nm到大约50nm；并且具有小于大约40nm的宽度，例如从大约5nm到大约40nm，例如从大约5nm到大约10nm。
图8是示出已去除的纳米线硬掩模的暴露氮化物部分122a(也即，沟槽138中的部分)的剖面图。可以使用相对于氧化物部分来选择性地去除纳米线硬掩模的氮化物部分的任何刻蚀工艺。然而，理想上，应当选择氮化物部分的厚度，使得其在先前的鳍刻蚀期间最多地消耗，这是因为此时在硬掩模结构上不应留下很多氮化物。理想上，这样来设计硬掩模的氧化物部分122b，使得其在间隔体刻蚀(参见图9，下文描述)期间完全消耗。在间隔体刻蚀之后剩余的任何氧化物硬掩模应当足够薄，以便在栅极叠置体沉积之前的清理期间被去除。栅极叠置体预清理是去除Si表面上的有机污染物、金属污染物以及任何原生氧化物的标准工艺。可以使用用于去除氧化物的湿法或者干法化学刻蚀工艺来去除原生氧化物。一个示例是100∶1的稀释氢氟酸(HF)。
图9是示出形成于沟槽138中的间隔体142的剖面图。该步骤是可选的。在将是源极区/漏极区与栅极(将形成于沟槽138中，参见图12，下文描述)的部分之间放置间隔体将有助于最小化完成器件中的寄生电容，但是其对于防止在加高的源极/漏极(RSD)外延生长或硅化物期间的栅极到源极/漏极短接(也即，如典型的FET流)并非必需的。间隔体142用来将栅极相对于源极区/漏极区偏置一定的距离。
按照一个示例性实施方式，通过向沟槽138中沉积氮化物层来形成间隔体142。继而在氮化物层上沉积抗蚀剂膜(未示出)，利用间隔体的位置和占地面积对其进行掩模和构图。继而使用氮化物选择性RIE在氮化物层中定义间隔体142。需要大定时的过刻蚀来清除鳍叠置体140的侧壁，使得间隔体142仅沿沟槽138的侧壁存在，而不存在于鳍叠置体140之上。由此，间隔体142的最小下拉(pulldown)是鳍叠置体和剩余(氧化物部分122b)纳米线硬掩模的高度。例如，过刻蚀的量在去除整个氮化物层所需的刻蚀时间的大约50％到大约80％之间。按照一个示例性实施方式，间隔体142具有从大约5nm到大约25nm的长度144。间隔体142的最大高度等于沟槽138的厚度139减去间隔体下拉的高度146。间隔体的最小高度是鳍叠置体140的高度148。硬掩模的氧化物部分122b在去除氮化物层所需的长过刻蚀期间暴露出来，并且将很可能在此步骤中被侵蚀，这归因于用来去除氮化物层的氮化物刻蚀的不完美的选择性。理想地，硬掩模的氧化物部分122b被设计为仅具有足以在此步骤期间被完全侵蚀的厚度。
图10是示出已从纳米线鳍叠置体中的Si层之间去除了牺牲层的剖面图。SOI层104和Si层108、110、112和114现在被释放的部分104a、108a、110a、112a和114a分别是器件的纳米线沟道。纳米线沟道的这多个层在此也称为纳米线“网格(mesh)”。
可以如下从鳍叠置体去除牺牲层。可以使用与Si层相比利用牺牲层的较低氧化可能的化学刻蚀剂。这种刻蚀剂的示例包括但不限于1∶2∶3的HF∶过氧化氢(H2O2)∶醋酸(CH3COOH)混合物，或者硫酸(H2SO4)与H2O2的混合物。备选地，可以使用干法刻蚀工艺，诸如氧气(O2)等离子体刻蚀或者通常用于刻蚀的等离子化学物。如果电绝缘层是氧化物，可以使用HF∶H2O2∶CH3COOH来去除电绝缘层。还可以使用直接DHF刻蚀。如果电绝缘层是晶体电介质，将需要不同的刻蚀，例如使用对于Si有选择性的刻蚀剂。
图11是示出形成于FET反相器中的n掺杂和p掺杂层的剖面图。在制造工艺中的此时，FET反相器中的不同层是可区分的。这些层在此也称为器件层，因为每个层包括源极区和漏极区(例如，填充物层136之下的SOI层104和Si层108、110、112和114的部分)以及连接源极区和漏极区的多个纳米线沟道(也即，分别是SOI层104和Si层108、110、112和114的部分104a、108a、110a、112a和114a)。图11中示出了这些器件层的一个示例性配置，其中n掺杂器件层标为“NFET层”，而p掺杂器件层标为“PFET层”。如下文详细描述，器件层共享共同的栅极。虽然两个给定的器件层可能由间隙或者由其他层而彼此隔开，但是出于描述器件层叠置体之目的，认为这两个器件层是相邻的器件层。例如，图11中所示的三个NFET器件层被认为是彼此相邻的层，虽然它们可由源极区和漏极区中的牺牲层隔开。
按照一个示例性实施方式，在电绝缘层111之下，存在掺杂有n型杂质的一个或多个牺牲层；并且在电绝缘层111之上，存在掺杂有p型杂质的一个或多个牺牲层。继而执行退火，以便将电绝缘层111之下的牺牲层的n型杂质(现在仅存在于源区和漏区中)扩散/激活遍及NFET器件层的源极区/漏极区杂质，并且将电绝缘层111之上的牺牲层的p型杂质(现在仅存在于源区和漏区中)扩散/激活遍及PFET器件层的源极区/漏极区杂质。该退火的温度可以在1,000℃到1,100℃范围内，并且退火的持续时间可以从几毫秒(ms)(例如，5ms)变化到几秒(例如，5秒)。纳米线沟道保持为未掺杂，这是薄沟道、完全耗尽器件(诸如，纳米线FET)的重要优点。在放置栅极(参见下文)之前，使用例如CMP将填充物层136抛平到间隔体142，执行湿法化学清除来去除表面污染物和原生氧化物，并且在纳米线沟道上形成栅极电介质。
按照一个示例性实施方式使用不同的化学氧化物来优选地氧化未被间隔体覆盖的源极区/漏极区中的牺牲材料的区域。牺牲材料的这些区域可以优选地被氧化为暴露的Si纳米线沟道区域。继而，在纳米线沟道上形成电介质，例如SiO2或者高K栅极电介质，诸如氧化铪(HfO2)。这是栅极电介质(将把栅极从纳米线沟道隔开)。接下来，如图12中的剖面图所示，通过利用栅极材料填充沟槽138，围绕纳米线沟道在沟槽138中形成替换栅极150。一旦将栅极材料填充到了沟槽138中，便使用CMP来对栅极进行平坦化，其中填充物层136充当刻蚀停止。适当的栅极材料包括但不限于：一个或多个多晶硅、沉积金属以及诸如金属多晶硅等多个金属的混合叠置体。
图13是示出了去除了填充物层136的剖面图。按照一个示例性实施方式，填充物层136包括SiO2，并且使用诸如氧化物选择性RIE的氧化物选择性刻蚀工艺被去除。氧化物层124也由该刻蚀工艺去除。去除填充物层136和氧化物层124是为了允许各器件层的源极区和漏极区中的接触形成，参见下文。
图14是示出形成于器件层的漏极区中的接触152的剖面图。在图14所示的方向中，器件层在栅极左侧的部分被任意地指定为源极区，并且器件层在栅极右侧的部分被指定为漏极区。
按照一个实施方式，这样来形成接触152：首先层状沉积硬掩模(未示出)，并且利用接触152的位置和占地面积对硬掩模进行构图。继而对经过构图的硬掩模执行凹槽刻蚀(或者刻蚀步骤的组合)，以形成贯穿器件层漏区的沟槽。继而去除硬掩模。
使用本领域技术人员公知的标准方法在沟槽中形成硅化物层。例如，将包含诸如镍(Ni)之类金属的层沉积到从大约5nm到大约30nm的厚度，例如15nm的厚度。继而在从大约350℃到大约500°(例如，450℃)的温度下对晶片进行持续时间为几毫秒(例如，5毫秒)到几秒(例如，5秒)的退火，使得暴露的Si与Ni发生反应以形成硅化镍。继而使用诸如王水(包含硝酸和硫酸)之类对硅化物具有选择性的金属刻蚀剂来去除未反应的Ni。剩余硅化物的厚度由沉积的金属层厚度以及退火的长度和温度确定。由于硅化物形成期间的体积膨胀，在电绝缘层111之上和之下形成的硅化物将合并，形成电绝缘层111之上和之下的Si层中的上部漏极和下部漏极之间的电短接。由此，构成接触152的硅化物层对于每个器件层的漏极区是共用的，并且用来短接漏极区侧上的NFET和PFET器件层。
图15是示出源极区隔离的剖面图。特别地，作为器件层源极区中的接触形成(参见图16，下文描述)的先导，源极侧上的NFET和PFET器件层必须彼此隔离。按照一个示例性实施方式，该隔离是这样实现的：首先去除源极区中的电绝缘层111之上的所有Si层和牺牲层(也即，Si层114、牺牲层113以及Si层112)的一部分，例如一半。为此，可以层状沉积硬掩模，并且利用待去除的Si层部分的位置和占地面积来对其进行构图。对经过构图的硬掩模执行刻蚀，并继而去除硬掩模。
继而使用间隔体154来隔离已构图和未构图的区域。间隔体154可以包括氮化物材料。间隔体形成技术已在上文例如结合图9进行了描述。
图16是示出分别形成于NFET和PFET器件层的源极区中的接触156和158的剖面图。按照一个示例性实施方式，通过重复上文结合图14描述的硅化物工艺来形成接触156和158。然而，在这种情况下，电绝缘层111之下的Si层中的下部源极区没有短接至电绝缘层111之上的Si层中的上部漏极区，这归因于将其隔离开的间隔体154。
形成硅化物，其构成了接触156和158。如图16所示，NFET源极接触156充当反相器的地(标为“GND”)接触，PFET源极接触158充当反相器的电源(标为“VDD”)接触，栅极150充当反相器的输入(标为“VIN”)接触，并且NFET/PFET漏极接触152充当反相器的输出(标为“VOUT”)接触。有利地，本FET反相器被配置为具有单个GAA栅极，其在与即时叠置的纳米线沟道设计相结合时，用于最大化布局面积。
尽管已经在此描述了本发明的示范性实施方式，但是可以理解，本发明不限于这些精确实施方式，并且在不脱离本发明范围的情况下，本领域技术人员可以进行各种其他改变和修改。

Claims (22)

1.一种场效应晶体管(FET)反相器，包括：
垂直定向在叠置体中的多个器件层，每个器件层具有源极区、漏极区以及连接所述源极区与所述漏极区的多个纳米线沟道，其中一个或多个所述器件层的所述源极区和所述漏极区掺杂有n型杂质，并且一个或多个其他所述器件层的所述源极区和所述漏极区掺杂有p型杂质；
围绕所述纳米线沟道的每个所述器件层共用的栅极；
与掺杂有n型杂质的所述一个或多个器件层的所述源极区的第一接触；
与掺杂有p型杂质的所述一个或多个器件层的所述源极区的第二接触；以及
每个所述器件层的所述漏极区共用的第三接触。
2.如权利要求1的FET反相器，其中所述器件层中任意给定的一个器件层中的所述纳米线沟道具有从大约10nm到大约200nm的节距。
3.如权利要求1的FET反相器，其中所述器件层中任意给定的一个器件层中的所述纳米线沟道具有从大约40nm到大约50nm的节距。
4.如权利要求1的FET反相器，其中所述叠置体中的相邻器件层的所述纳米线沟道由从大约5nm到大约20nm的间隙彼此隔开。
5.如权利要求1的FET反相器，其中所述n型杂质包括磷和砷中的一个或多个。
6.如权利要求1的FET反相器，其中所述p型杂质包括硼。
7.如权利要求1的FET反相器，其中所述栅极与所述纳米线沟道由电介质隔开。
8.如权利要求1的FET反相器，进一步包括：所述器件层的所述源极区与所述漏极区与所述栅极之间的间隔体。
9.如权利要求1的FET反相器，其中所述栅极包括一个或多个多晶硅和金属。
10.如权利要求1的FET反相器，其中所述第一接触充当所述反相器的地接触，所述第二接触充当所述反相器的电源接触，所述栅极充当所述反相器的输入接触，并且所述第三接触充当所述反相器的输出接触。
11.如权利要求1的FET，其中所述第三接触短接每个所述器件层的所述漏极区。
12.如权利要求1的FET，进一步包括：电绝缘层，其将掺杂有所述n型杂质的所述一个或多个器件层的所述源极区和漏极区与掺杂有所述p型杂质的所述一个或多个器件层的所述源极区和漏极区隔开。
13.如权利要求12的FET，其中掺杂有所述n型杂质的所述一个或多个器件层位于所述电绝缘层之下，并且掺杂有所述p型杂质的所述一个或多个器件层位于所述电绝缘层之上。
14.如权利要求1的FET，其中所述纳米线沟道是未掺杂的。
15.一种制造FET反相器的方法，包括步骤：
形成垂直定向在叠置体中的多个器件层，每个器件层具有源极区、漏极区以及连接所述源极区和所述漏极区的多个纳米线沟道；
向一个或多个所述器件层的所述源极区和漏极区中引入n型杂质；
向一个或多个其他所述器件层的所述源极区和漏极区中引入p型杂质；
围绕所述纳米线沟道形成每个器件层共用的栅极；
形成与掺杂有n型杂质的所述一个或多个器件层的所述源极区的第一接触；
形成与掺杂有p型杂质的所述一个或多个器件层的所述源极区的第二接触；
形成每个所述器件层的所述漏极区共用的第三接触。
16.如权利要求15的方法，其中形成所述器件层的步骤进一步包括步骤：
提供绝缘体上硅(SOI)晶片；
在所述晶片上形成硅层和牺牲层的交替序列；
刻蚀所述硅层和牺牲层，以形成纳米线鳍叠置体；以及
从所述纳米线鳍叠置体去除所述牺牲层。
17.如权利要求16的方法，其中硅层和牺牲层的所述交替序列在所述晶片上外延生长。
18.如权利要求16的方法，进一步包括步骤：
在所述硅层和牺牲层之上形成纳米线硬掩模。
19.如权利要求18的方法，其中所述纳米线硬掩模包括双硬掩模结构，其具有氧化物部分以及所述氧化物部分之上的氮化物部分。
20.如权利要求16的方法，其中一个或多个所述牺牲层掺杂有n型杂质，并且其中向一个或多个所述器件层的所述源极区和漏极区引入n型杂质的步骤进一步包括：
将所述n型杂质从掺杂有所述n型杂质的所述一个或多个牺牲层扩散遍及一个或多个所述硅层。
21.如权利要求16的方法，其中一个或多个所述牺牲层掺杂有p型杂质，并且其中向一个或多个所述器件层的所述源极区和漏极区引入p型杂质的步骤进一步包括：
将所述p型杂质从掺杂有所述p型杂质的所述一个或多个牺牲层扩散遍及一个或多个所述硅层。
22.如权利要求15的方法，进一步包括步骤：
在形成所述栅极之前，在所述纳米线沟道上形成电介质。
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