CN103426764A

CN103426764A - 晶体管的形成方法

Info

Publication number: CN103426764A
Application number: CN2012101658546A
Authority: CN
Inventors: 陈勇
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-05-24
Filing date: 2012-05-24
Publication date: 2013-12-04
Anticipated expiration: 2032-05-24
Also published as: CN103426764B

Abstract

一种晶体管的形成方法，包括：提供半导体衬底；在半导体衬底表面形成复合层，复合层包括：位于半导体衬底表面的单层或若干层重叠的牺牲层、以及位于各层牺牲层表面的半导体层，当牺牲层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，半导体层的材料为硅或锗，或当半导体层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，牺牲层的材料为硅或锗；在复合层两侧的半导体衬底表面形成支撑部，支撑部的顶部不低于位于顶层的半导体层的表面；在形成支撑部后，刻蚀去除牺牲层；之后在半导体层表面形成栅极结构，在支撑部内形成源/漏区。所形成的晶体管漏电流减少，偏置温度稳定，性能良好。

Description

晶体管的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及晶体管的形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了全包围栅纳米线（GAA nanowire）晶体管，以及悬空半导体（Semiconductor-on-nothing，SON）晶体管；所述全包围栅纳米线和悬空半导体晶体管在减小晶体管尺寸的同时，能够克服短沟道效应，抑制漏电流的产生；而且，现有技术在形成全包围栅纳米线晶体管时，为了提高半导体器件的集成度，会形成多层分立的全包围栅纳米线晶体管，从而节约空间，进一步缩小所形成的半导体器件的尺寸，提高集成度。

现有技术形成多层全包围栅纳米线晶体管的方法，包括：

提供半导体衬底；在所述半导体衬底表面形成若干层重叠的牺牲层、以及各层牺牲层表面的半导体层，所述牺牲层的材料为硅锗，所述半导体层的材料为硅；在所述牺牲层和半导体层两侧的半导体衬底表面形成支撑部，所述支撑部的顶部不低于所述复合层的表面，所述支撑部用于支撑后续工艺形成的纳米线；在所述支撑部内进行离子注入形成源/漏区；在形成所述支撑部后，去除所述牺牲层；在去除牺牲层后，对所述半导体层进行热退火，使所述半导体层形成若干层的纳米线；在所述纳米线表面包裹栅介质层，在所述栅介质层表面包裹栅电极层。

现有技术形成悬空半导体晶体管的方法，包括：

提供半导体衬底；在所述半导体衬底表面形成牺牲层，所述牺牲层的材料为硅锗；在所述牺牲层表面形成半导体层，所述半导体层的材料为硅；在紧邻所述牺牲层和半导体层两侧的半导体衬底表面形成支撑部；在形成所述支撑部后，去除所述牺牲层；在去除所述牺牲层后，在所述半导体层表面形成栅极结构；在所述支撑部内进行离子注入形成源/漏区。

需要说明的是，在去除所述牺牲层后，可以在所述半导体层和半导体衬底之间填充满绝缘材料，所述绝缘材料为氧化硅、氮化硅或空气。

然而，现有技术形成的多层全包围栅纳米线晶体管和悬空半导体晶体管的漏电流较大，偏置温度不稳定，晶体管的性能不良。

更多的全包围栅纳米线半导体器件的形成方法，请参考公开号为US2011/0248354 A1的美国专利文件。

发明内容

本发明解决的问题是提供晶体管的形成方法，从而减少多层全包围栅纳米线晶体管或悬空半导体晶体管的漏电流，提高偏置温度的稳定性，提高晶体管的性能。

为解决上述问题，本发明提供了一种晶体管的形成方法，包括：

提供半导体衬底；

在所述半导体衬底表面形成复合层，所述复合层包括：位于所述半导体衬底表面的单层或若干层重叠的牺牲层、以及位于各层牺牲层表面的半导体层，当所述牺牲层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述半导体层的材料为硅或锗，或当所述半导体层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述牺牲层的材料为硅或锗；

在所述复合层两侧的半导体衬底表面形成支撑部，所述支撑部的顶部不低于位于顶层的半导体层的表面；

在形成所述支撑部后，刻蚀去除所述牺牲层；

在去除牺牲层后，在所述半导体层表面形成栅介质层；

在所述栅介质层表面形成栅电极层；

在所述支撑部内进行离子注入形成源/漏区。

可选的，所述掺杂碳的硅锗中，碳的原子百分比浓度为0.5%~10％，锗的原子百分比浓度为20%~80%。

可选的，所述掺杂硼的硅锗中，硼的原子百分比浓度为0.5%~10%，锗的原子百分比浓度为20%~80%。

可选的，所述掺杂碳和硼的硅锗中，碳的原子百分比浓度为0.5%~10％，硼的原子百分比浓度为0.1%~10%，锗的原子百分比浓度为20%~80%。

可选的，所述半导体层的厚度为10~50纳米，所述牺牲层的厚度为10~50纳米。

可选的，所述刻蚀去除所述牺牲层的工艺为各向同性的湿法刻蚀或各向同性的干法刻蚀。

可选的，所述支撑部的材料与半导体层的材料相同。

可选的，所述复合层的形成方法为：在所述半导体衬底表面外延沉积形成层若干层重叠的牺牲层、以及位于各层牺牲层表面的半导体层；在所述复合层形成硬掩膜层，且所述硬掩膜层定义出所需形成沟道区的对应位置；以所述硬掩膜层为掩膜刻蚀所述牺牲层和半导体层。

可选的，所述支撑部的形成方法为：在所述半导体衬底和所述复合层侧壁的表面选择性外延沉积形成支撑层；在所述支撑层和复合层表面形成光刻胶层；图形化所述光刻胶层，暴露出需要形成支撑部和沟道区的位置以外的支撑层表面；以图形化后的光刻胶层为掩膜，刻蚀所述支撑层，形成支撑部。

可选的，所述牺牲层的数量至少为2，所述半导体层的数量至少为2。

可选的，在去除牺牲层后，对所述半导体层进行热退火，使所述半导体层形成若干层的纳米线。

可选的，在所述纳米线表面包裹栅介质层，在所述栅介质层表面包裹栅电极层。

可选的，在相邻纳米线的栅电极层之间、以及纳米线的栅电极层和半导体衬底之间填充满绝缘材料。

可选的，所述复合层的顶层为牺牲层。

可选的，所述牺牲层和半导体层为单层时，在去除所述牺牲层后，在所述半导体层和半导体衬底之间填充满绝缘材料。

可选的，所述牺牲层和半导体层为单层时，在去除所述牺牲层后，在所述半导体层表面形成栅介质层；在所述栅介质层表面形成栅电极层；在紧邻所述栅介质层和栅电极层两侧的半导体层表面形成侧墙。

与现有技术相比，本发明具有以下优点：

本发明实施例所述晶体管的形成方法中，当所述牺牲层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述半导体层的材料为硅或锗，或当所述半导体层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述牺牲层的材料为硅或锗，则所述半导体层和所述牺牲层之间的刻蚀选择比较大，在后续去除牺牲层时，所述半导体层受到的损伤较小且尺寸容易控制，使所述半导体层表面的缺陷较少，从而所形成的晶体管的漏电流减少；其次，由于碳化硅或硼化硅的晶格常数比硅低，而硅锗的晶格常数比硅高，当在硅锗中掺杂碳、硼或碳和硼之后，能够在提高锗的原子百分比浓度的上限，扩大锗的原子百分比浓度范围的同时，使晶格常数维持在难以发生晶格失配的范围内，从而避免了半导体层和牺牲层之间因晶格失配产生的应力，则后续去除牺牲层后，不会因在半导体层内留存应力而影响器件性能；则所形成的晶体管漏电流减少，偏置温度稳定，性能提高。

进一步的，当所述若干牺牲层的数量至少为2，所述半导体层的数量至少为2时，所述半导体层在后续工艺中能够形成悬空于半导体衬底上的纳米线，从而所形成的晶体管为多层全包围栅纳米线晶体管；所形成的全包围栅纳米线晶体管内的纳米线用于形成沟道区，且所述纳米线由半导体层形成；由于所述纳米线表面的缺陷较少且尺寸容易控制，从而使所形成的多层全包围栅纳米线晶体管的漏电流减少，性能提高。

进一步的，当所述牺牲层和半导体层为单层时，所形成的晶体管为悬空半导体晶体管；所形成的悬空半导体晶体管内的沟道区由所述半导体层形成；由于所述半导体层表面的缺陷较少，从而使所形成的晶体管的漏电流减少，性能提高。

附图说明

图1是本发明实施例所述晶体管的形成方法的流程示意图；

图2至图7，是本发明第一实施例所述晶体管的形成过程的剖面结构示意图；

图8至图11，是本发明第二实施例所述晶体管的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术形成的多层全包围栅纳米线晶体管和悬空半导体晶体管的漏电流较大，偏置温度不稳定，晶体管的性能不良。

本发明的发明人经过研究发现，现有技术形成的多层全包围栅纳米线晶体管和悬空半导体晶体管时，由于在刻蚀去除牺牲层时，对所述半导体层的损伤较大，使所述半导体层表面的缺陷较多，容易使所形成的晶体管漏电流增大；刻蚀工艺对所述半导体层的损伤较大是由于现有技术的牺牲层的材料为硅、半导体层的材料为硅锗，且所述硅锗中锗的原子百分比浓度较低，为1%~25%，因此牺牲层与半导体层之间的晶格结构以及分子构成较接近，则刻蚀选择比较低，从而在刻蚀去除牺牲层的同时，会对半导体层造成损伤；为了提高硅材料与硅锗材料之间的刻蚀选择比，降低所述半导体层在去除牺牲层工艺中的损伤，需要提高硅锗中锗的原子百分比浓度；然而当提高硅锗中锗的原子百分比浓度时，硅锗的晶格常数会提高，导致硅锗与硅之间的晶格失配更严重，进而导致牺牲层与半导体层之间产生由所述晶格失配引起的应力，使所形成的晶体管的性能不稳定。

为了提高牺牲层与半导体层之间的刻蚀选择比，减少在去除牺牲层工艺中对半导体层的损伤，同时避免应力的产生，本发明的发明人进一步研究发现，当在硅锗材料中掺杂碳或硼时，能够在提高锗的原子百分比浓度的同时，避免牺牲层和半导体层之间因晶格失配产生应力；由于在硅锗中掺杂的碳或硼能够抵消因提高锗的原子百分比浓度而提高的晶格常数，从而能够释放由于锗的原子百分比浓度提高而产生的应力；具体的，由于碳化硅或硼化硅的晶格常数比硅低，而硅锗的晶格常数比硅高，因此在硅锗中掺杂碳、硼或碳和硼之后，即使提高锗的原子百分比浓度，晶格常数能够维持在难以发生晶格失配的范围内，从而有晶格失配引起的应力难以产生。

为了减少多层全包围栅纳米线晶体管和悬空半导体晶体管的漏电流，提高偏置温度的稳定性，从而提高晶体管的性能，本发明的发明人提供了晶体管的形成方法，请参考图1，是本发明实施例所述晶体管的形成方法的流程示意图，包括步骤：

步骤S101，提供半导体衬底；

步骤S102，在所述半导体衬底表面形成复合层，所述复合层包括：位于所述半导体衬底表面的单层或若干层重叠的牺牲层、以及位于各层牺牲层表面的半导体层，当所述牺牲层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述半导体层的材料为硅或锗，或当所述半导体层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述牺牲层的材料为硅或锗；

步骤S103，在所述复合层两侧的半导体衬底表面形成支撑部，所述支撑部的顶部不低于位于顶层的半导体层的顶部表面；

步骤S104，在形成所述支撑部后，刻蚀去除所述牺牲层；

步骤S105，在去除牺牲层后，在所述半导体层表面形成栅介质层；在所述栅介质层表面形成栅电极层；

步骤S106，在所述支撑部内进行离子注入形成源/漏区。

本实施例所述晶体管的形成方法中，所述牺牲层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述半导体层的材料为硅或锗，或当所述半导体层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述牺牲层的材料为硅或锗，则在所述牺牲层或半导体层中的锗的原子百分比浓度的范围扩大，上限提提高的同时，所述牺牲层和半导体层之间难以产生应力；从而在牺牲层与半导体层之间的刻蚀选择比提高的同时，不影响晶体管的性能；所述半导体层表面的损伤较少，缺陷较少，因此所形成的晶体管的漏电流减少，偏置温度稳定，晶体管的性能良好。

以下将结合附图对本发明具体实施例进行详细说明。

第一实施例

请参考图2至图7，是本发明第一实施例所述晶体管的形成过程的剖面结构示意图。

请参考图2，提供半导体衬底100；在所述半导体衬底100表面形成复合层101，所述复合层101包括：位于所述半导体衬底100表面的若干层重叠的牺牲层110、以及位于各层牺牲层110表面的半导体层111，当所述牺牲层110的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述半导体层111的材料为硅或锗，或当所述半导体层111的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述牺牲层110的材料为硅或锗。

所述半导体衬底100用于为后续工艺提供工作平台，所述半导体衬底100的材料为硅、硅锗、碳化硅、绝缘体上硅、氮化硅或砷化镓等III-V族化合物。

所述复合层101的形成方法为：在所述半导体衬底100表面形成完全覆盖所述半导体衬底100的复合薄膜（未示出），所述复合薄膜（未示出）包括若干层重叠的牺牲薄膜（未示出）、以及位于各层牺牲薄膜表面的半导体薄膜（未示出）；在所述复合薄膜表面形成硬掩膜层102，所述硬掩膜层102定义出所需形成纳米线的对应位置；以所述硬掩膜层102为掩膜刻蚀所述复合薄膜，并暴露出所述半导体衬底100表面，形成复合层101。

其中，所述硬掩膜层102的材料为氮化硅，所述硬掩膜层102用于在形成复合层101，以及形成支撑部时保护所述复合层101顶部表面；所述硬掩膜层102的形成工艺为：在所述复合薄膜表面形成完全覆盖所述复合薄膜的硬掩膜薄膜（未示出）；在所述硬掩膜表面表面形成光刻胶层；图形化所述光刻胶层并暴露出需要形成纳米线的对应位置以外的硬掩膜薄膜表面；以图形化后的光刻胶层为掩膜，刻蚀所述硬掩膜薄膜并暴露出所述复合薄膜表面，形成硬掩膜层102。

所述半导体层111的厚度为10~50纳米，所述牺牲层110的厚度为10~50纳米；当所述半导体层111的数量至少为2且所述牺牲层110的数量至少为2时，后续工艺所形成至少2层分立的全包围栅纳米线晶体管；而且，较佳的，所述复合层101的顶层为牺牲层110，则后续工艺形成的支撑部高于位于顶层的半导体层111顶部，使所述支撑部能够支撑后续工艺形成的悬空于半导体衬底上方的纳米线。

所述牺牲层110在后续工艺中被去除，则所述半导体层111在后续工艺中能够形成悬空于所述半导体衬底100上方的若干层分立的纳米线，所述纳米线作为全包围栅纳米线晶体管的沟道区；在本实施例中，所述牺牲层110为3层，所述半导体层111为2层，所述半导体层111后续用于形成悬空于所述半导体衬底100上方的2层分立的纳米线。

需要说明的是，所述掺杂碳的硅锗中，碳的原子百分比浓度为0.5%~10%，锗的原子百分比浓度为20%~80%；所述掺杂硼的硅锗中，硼的原子百分比浓度为0.5%~10%，锗的原子百分比浓度为20%~80%；所述掺杂碳和硼的硅锗中，碳的原子百分比浓度为0.5%~10%，硼的原子百分比浓度为0.1%~10%，锗的原子百分比浓度为20%~80%；所述半导体层111和牺牲层110的形成工艺为选择性外延沉积工艺；而且，所述掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗材料中所掺杂的硼、碳或碳和硼通过原位掺杂工艺形成。

当所述牺牲层110的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗，且所述半导体层111的材料为硅或锗时，或当所述半导体层111的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗，所述牺牲层110的材料为硅或锗时，即使所述锗的原子百分比浓度提高，所述半导体层111和牺牲层110之间也难以发生晶格失配而产生应力，从而锗的原子百分比浓度范围扩大，上限提高，则牺牲层110和半导体层111之间的刻蚀选择比较大；所述刻蚀选择比较大时，后续刻蚀去除牺牲层110时对半导体层111的损伤较小，所形成的纳米线的尺寸容易控制，晶体管的漏电流减少，性能提高；而且由于在硅锗材料中掺杂了碳、硼或碳和硼，而所掺杂的碳、硼、或碳和硼能够抵消由于锗的原子百分比浓度提高而导致的晶格常数的提高，使所述半导体层111和牺牲层110之间不易因晶格失配而产生应力，从而在去除牺牲层110后，不会在半导体层111内因留存产生应力而影响器件性能。

请参考图3，在所述复合层101两侧的半导体衬底100表面形成支撑部103，所述支撑部103的顶部不低于位于顶层的半导体层111的顶部表面。

所述支撑部103用于在后续去除所述牺牲层110后支撑若干层悬空于半导体衬底100上方的半导体层111，并在后续工艺中在所述支撑部103内进行离子注入形成源/漏区；所述支撑部103的材料与半导体层111的材料相同，所述支撑部103的形成方法为：在所述半导体衬底100和所述复合层101侧壁的表面选择性外延沉积形成支撑层；在所述支撑层、复合层101和硬掩膜层102表面形成光刻胶层；图形化所述光刻胶层，暴露出需要形成支撑部103和沟道区以外位置的支撑层的表面；以图形化后的光刻胶层为掩膜，刻蚀所述支撑层，形成支撑部103。

所述支撑部103的顶部不低于位于顶层的半导体层111的顶部表面，则在后续工艺去除牺牲层110后，所述支撑部103能够支撑悬空于半导体衬底100上方的若干纳米线；在本实施例中，所述支撑部103的顶部与所述复合层101的表面齐平。

较佳的，所述支撑部103包括位于所述复合层101两侧的半导体衬底100表面的第一支撑部（未示出），以及位于所述复合层101和第一支撑部两侧的第二支撑部（未示出），所述第一支撑部的顶部不低于位于顶层的半导体层111顶部表面，而所述第二支撑部的顶部低于所述第一支撑部顶部；则所述支撑部103用于支撑后续形成的悬空于半导体衬底上的纳米线的能力更强。在本实施例中，所述支撑部103包括第一支撑部和第二支撑部。

在其他实施例中，所述支撑部103仅包括本实施例中的第一支撑部，则所述支撑部103有利于减小器件尺寸，提高集成度。

请参考图4，在形成所述支撑部103后，刻蚀去除所述牺牲层110（如图3），使所述半导体层111（如图3）形成若干层的纳米线111b。

所述刻蚀去除所述牺牲层110的工艺为各向同性的湿法刻蚀或各向同性的干法刻蚀；由于当所述牺牲层110的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述半导体层111的材料为硅或锗，而当所述半导体层111的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述牺牲层110的材料为硅或锗，且锗的原子百分比浓度为20%~80%，则在所述刻蚀工艺中，通过对刻蚀工艺参数的调节，能够使所述牺牲层110和半导体层111之间的刻蚀选择比较大，从而所述刻蚀工艺对半导体层111的损伤较小，所形成的纳米线111b的损伤较小且尺寸容易控制，使所形成的晶体管的性能良好。

在本实施例中，采用各向同性的干法刻蚀去除所述牺牲层110，所述各向同性的干法刻蚀工艺的功率为100W~500W，偏置电压为0V~10V，温度为40℃~60℃，刻蚀气体为HCl和CF₄的混合气体，并通过调节刻蚀气体中HCl和CF₄的混合比例能够按具体的工艺要求控制半导体层111和牺牲层110之间的刻蚀选择比。

在本实施例中，在去除牺牲层110后，去除所述硬掩膜层102（如图4），则所形成的晶体管的尺寸能够减小，有利于器件集成；在另一实施例中，不去除所述硬掩膜层102，则节省工艺步骤，节约成本。

请参考图4和图5，图5为图4在AA’方向上的剖面结构示意图，在去除牺牲层110（如图3）后，对所述纳米线111b进行热退火，使所述纳米线111b表面光滑。

所述热退火的退火温度为650℃~1150℃，所述的热退火时间为5秒至5小时，气压为0~760Torr，所述热退火的保护气体为惰性气体或氢气中的一种，且所述惰性气体为氩气、氦气或氖气；经过热退火后，所述纳米线111b的表面光滑，则所形成的晶体管的漏电流减少，同时所述纳米线111b的尺寸容易控制，因此所形成当晶体管性能良好。

请参考图6和图7，图7为图6在AA’方向上的剖面结构示意图，形成包裹所述纳米线111b表面的栅介质层104，并在所述栅介质层104表面包裹栅电极层105；在所述支撑部103内进行离子注入形成源/漏区（未示出）。

所述栅介质层104的材料为氧化硅、氮化硅或高K材料；当所述栅介质层104的材料为氧化硅或氮化硅时，所述栅电极层105的材料为多晶硅；当所述栅介质层104的材料为高K材料时，所述栅电极层105的材料为金属；所述栅介质层104和所述栅电极层105的形成方法为具有良好阶梯覆盖性的化学气相沉积工艺或原子层沉积工艺。

需要说明的是，对所述支撑部103进行离子注入的工艺可以在在去除牺牲层之前，或形成栅介质层104和栅电极层105之前或之后进行。

当需要形成p型晶体管时，对所述支撑部103进行p型离子注入，所述离子注入的离子包括：硼离子和铟离子；当需要形成n型晶体管时，对所述支撑部103进行n型离子注入，所述离子注入的离子包括磷离子和砷离子。

在本实施例中，在相邻纳米线111b的栅电极层105之间、以及纳米线111b的栅电极层105和半导体衬底100之间填充满绝缘材料，形成绝缘层106；所述绝缘材料为氧化硅或氮化硅。

本实施例形成的晶体管为多层全包围栅纳米线晶体管，当所述牺牲层110（图3所示）的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述半导体层111的材料为硅或锗，当所述半导体层111的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述牺牲层110的材料为硅或锗，所述牺牲层110和所述半导体层111之间的刻蚀选择比较大，所述刻蚀工艺使所述半导体层111受到的损伤较小且尺寸容易控制，从而所形成的纳米线111b的质量较好，所形成的晶体管的漏电流减少，性能提高。

第二实施例

请参考图8至图11，是本发明第二实施例所述晶体管的形成过程的剖面结构示意图。

请参考图8和图9，图9为图8在BB’方向上的剖面结构示意图，提供半导体衬底200；在所述半导体衬底200表面形成复合层，所述复合层包括：位于所述半导体衬底200表面的牺牲层（未图示）、以及所述牺牲层表面的半导体层201，当所述牺牲层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述半导体层201的材料为硅或锗，或当所述半导体层201的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述牺牲层的材料为硅或锗；在所述复合层两侧的半导体衬底200表面形成支撑部202，所述支撑部202的顶部不低于位于顶层的半导体层201的顶部表面；在形成所述支撑部202后，刻蚀去除所述牺牲层。

在本实施例中，所述牺牲层和半导体层为单层，所形成的晶体管为悬空半导体晶体管。

所述复合层和支撑部202的材料、参数以及形成工艺以及去除所述牺牲层的工艺与第一实施例所述相同，在此不作赘述。

请参考图10，在去除所述牺牲层后，在所述半导体层201和半导体衬底200之间填充满绝缘材料，形成绝缘层203。

所述绝缘层203的材料为氧化硅或氮化硅；在本实施例中，所述绝缘层203的材料为氧化硅，则所述半导体层悬空于半导体衬底200表面，后续形成的晶体管为悬空半导体晶体管。

在另一实施例中，所述半导体层201和半导体衬底200之间不填充绝缘材料，则所述半导体层201和半导体衬底200之间的空气起到绝缘作用。

请参考图11，在去除所述牺牲层后，在所述半导体层201表面形成栅介质层204；在所述栅介质层204表面形成栅电极层205；在所述栅电极层205两侧的半导体层201表面形成侧墙206；形成侧墙206后，在所述支撑部202内进行离子注入形成源/漏区。

所述栅介质层204的材料为氧化硅、氮化硅或高K材料；当所述栅介质层204的材料为氧化硅或氮化硅时，所述栅电极层205的材料为多晶硅；当所述栅介质层204的材料为高K材料时，所述栅电极层205的材料为金属；所述侧墙206为氧化硅、氮化硅或氧化硅或氮化硅的叠层结构。

所述源/漏区的形成工艺为以所述栅电极层205和侧墙206为掩膜，在在所述支撑部202内进行离子注入；当需要形成p型晶体管时，对所述支撑部103进行p型离子注入，所述离子注入的离子包括：硼离子和铟离子；当需要形成n型晶体管时，对所述支撑部202进行n型离子注入，所述离子注入的离子包括磷离子和砷离子。

本实施例所形成的晶体管为悬空半导体晶体管，当所述牺牲层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述半导体层201的材料为硅或锗，或当所述半导体层201的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述牺牲层的材料为硅或锗，则由于锗的原子百分比浓度提高，刻蚀去除所述牺牲层时，所述牺牲层和所述半导体层201之间的刻蚀选择比较大；而在锗的原子百分比浓度提高的同时，所述牺牲层和所述半导体层201不会因晶格失配而产生应力，因此半导体层201表面的损伤较少，以所述半导体层201作为沟道区的悬空半导体晶体管漏电流较少、偏置温度稳定、性能较好。

综上所述，本发明实施例所述晶体管的形成方法中，当所述牺牲层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述半导体层的材料为硅或锗，或当所述半导体层的材料为掺杂碳的硅锗、掺杂硼的硅锗或掺杂碳和硼的硅锗时，所述牺牲层的材料为硅或锗，则所述半导体层和所述牺牲层之间的刻蚀选择比较大，在后续去除牺牲层时，所述半导体层受到的损伤较小且尺寸容易控制，使所述半导体层表面的缺陷较少，从而所形成的晶体管的漏电流减少；其次，由于碳化硅或硼化硅的晶格常数比硅低，而硅锗的晶格常数比硅高，当在硅锗中掺杂碳、硼或碳和硼之后，能够在提高锗的原子百分比浓度的同时，使晶格常数维持在难以发生晶格失配的范围内，从而避免了半导体层和牺牲层之间因晶格失配产生的应力，则后续去除牺牲层后，不会在半导体层内留存应力而影响器件性能；则所形成的晶体管漏电流减少，偏置温度稳定，性能提高。

进一步的，当所述若干牺牲层的数量至少为2，所述半导体层的数量至少为2时，所形成的晶体管为多层全包围栅纳米线晶体管；所形成的全包围栅纳米线晶体管内的纳米线用于形成沟道区，且所述纳米线由半导体层形成；由于所述纳米线表面的缺陷较少且尺寸容易控制，从而使所形成的多层全包围栅纳米线晶体管的漏电流减少，性能提高。

进一步的，所述牺牲层和半导体层为单层时，所形成的晶体管为悬空半导体晶体管；所形成的悬空半导体晶体管内的沟道区由所述半导体层形成；由于所述半导体层表面的缺陷较少，从而使所形成的晶体管的漏电流减少，性能提高。

虽然本发明实施例如上所述，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种晶体管的形成方法，其特征在于，包括：

提供半导体衬底；

在所述复合层两侧的半导体衬底表面形成支撑部，所述支撑部的顶部不低于位于顶层的半导体层的顶部表面；

在形成所述支撑部后，刻蚀去除所述牺牲层；

在去除牺牲层后，在所述半导体层表面形成栅介质层；

在所述栅介质层表面形成栅电极层；

在所述支撑部内进行离子注入形成源/漏区。

2.如权利要求1所述晶体管的形成方法，其特征在于，所述掺杂碳的硅锗中，碳的原子百分比浓度为0.5%~10％，锗的原子百分比浓度为20%~80%。

3.如权利要求1所述晶体管的形成方法，其特征在于，所述掺杂硼的硅锗中，硼的原子百分比浓度为0.5%~10%，锗的原子百分比浓度为20%~80%。

4.如权利要求1所述晶体管的形成方法，其特征在于，所述掺杂碳和硼的硅锗中，碳的原子百分比浓度为0.5%~10%，硼的原子百分比浓度为0.1%~10％，锗的原子百分比浓度为20%~80%。

5.如权利要求1所述晶体管的形成方法，其特征在于，所述半导体层的厚度为10~50纳米，所述牺牲层的厚度为10~50纳米。

6.如权利要求1所述晶体管的形成方法，其特征在于，所述刻蚀去除所述牺牲层的工艺为各向同性的湿法刻蚀或各向同性的干法刻蚀。

7.如权利要求1所述晶体管的形成方法，其特征在于，所述支撑部的材料与半导体层的材料相同。

8.如权利要求1所述晶体管的形成方法，其特征在于，所述复合层的形成方法为：在所述半导体衬底表面外延沉积形成若干层重叠的牺牲层、以及位于各层牺牲层表面的半导体层；在所述复合层形成硬掩膜层，且所述硬掩膜层定义出所需形成沟道区的对应位置；以所述硬掩膜层为掩膜刻蚀所述层牺牲层和半导体层。

9.如权利要求1所述晶体管的形成方法，其特征在于，所述支撑部的形成方法为：在所述半导体衬底和所述复合层侧壁的表面选择性外延沉积形成支撑层；在所述支撑层和复合层表面形成光刻胶层；图形化所述光刻胶层，暴露出需要形成支撑部和沟道区的位置以外的支撑层表面；以图形化后的光刻胶层为掩膜，刻蚀所述支撑层，形成支撑部。

10.如权利要求1所述晶体管的形成方法，其特征在于，所述牺牲层的数量至少为2，所述半导体层的数量至少为2。

11.如权利要求10所述晶体管的形成方法，其特征在于，在去除牺牲层后，对所述半导体层进行热退火，使所述半导体层形成若干层的纳米线。

12.如权利要求11所述晶体管的形成方法，其特征在于，在所述纳米线表面包裹栅介质层，在所述栅介质层表面包裹栅电极层。

13.如权利要求12所述晶体管的形成方法，其特征在于，在相邻纳米线的栅电极层之间、以及纳米线的栅电极层和半导体衬底之间填充满绝缘材料。

14.如权利要求10所述晶体管的形成方法，其特征在于，所述复合层的顶层为牺牲层。

15.如权利要求1所述晶体管的形成方法，其特征在于，所述牺牲层和半导体层为单层时，在去除所述牺牲层后，在所述半导体层和半导体衬底之间填充满绝缘材料。

16.如权利要求1所述晶体管的形成方法，其特征在于，所述牺牲层和半导体层为单层时，在去除所述牺牲层后，在所述半导体层表面形成栅介质层；在所述栅介质层表面形成栅电极层；在紧邻所述栅介质层和栅电极层两侧的半导体层表面形成侧墙。