CN108831926B - 半导体器件与其制作方法 - Google Patents
半导体器件与其制作方法 Download PDFInfo
- Publication number
- CN108831926B CN108831926B CN201810596940.XA CN201810596940A CN108831926B CN 108831926 B CN108831926 B CN 108831926B CN 201810596940 A CN201810596940 A CN 201810596940A CN 108831926 B CN108831926 B CN 108831926B
- Authority
- CN
- China
- Prior art keywords
- sacrificial
- layer
- fin
- substrate
- sacrificial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims description 76
- 239000000758 substrate Substances 0.000 claims abstract description 105
- 239000000463 material Substances 0.000 claims abstract description 75
- 238000005530 etching Methods 0.000 claims abstract description 59
- 239000011810 insulating material Substances 0.000 claims abstract description 41
- 239000010410 layer Substances 0.000 claims description 180
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 40
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 32
- 239000000377 silicon dioxide Substances 0.000 claims description 20
- 235000012239 silicon dioxide Nutrition 0.000 claims description 20
- 239000011241 protective layer Substances 0.000 claims description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 16
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 16
- 239000000243 solution Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 12
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 8
- 239000011259 mixed solution Substances 0.000 claims description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000007772 electrode material Substances 0.000 claims 1
- 239000000969 carrier Substances 0.000 description 10
- 239000013078 crystal Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- -1 region Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请提供了一种半导体器件与其制作方法。该制作方法包括：在衬底上设置至少一个具有凹槽的牺牲结构，牺牲结构包括沿远离衬底的方向上依次叠置设置的第一牺牲层和第二牺牲层；在凹槽中设置沟道材料，形成至少一个鳍；刻蚀去除第二牺牲层，使得鳍的部分侧壁和远离衬底的表面裸露；刻蚀去除鳍的部分，使得剩余的鳍包括沿远离衬底的方向上依次设置的牺牲部和鳍部，且牺牲部的部分和鳍部的部分在衬底的厚度方向上具有间隔；在至少牺牲部的裸露表面上设置绝缘材料，形成绝缘层，绝缘层至少充满牺牲部和鳍部之间的间隔。该制作方法制作得到电学性能较好的半导体器件。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体器件与其制作方法。
背景技术
先进CMOS工艺制程进入14nm以下节点，目前，主流量产器件为到三维的鳍式场效应晶体管(3D Fin Field Effect Transisitor，简称3D Fin FET)，其沟道材料为单晶硅。
工艺制程进入5nm以下节点，公开文献中有用Si/GeSi堆叠外延，有然后去除牺牲层GeSi，进而留下硅沟道。
因此公开技术沟道材料依然主要是硅材料，为了提高沟道迁移率以提高器件性能变成业界一个重要的方向，如何在衬底上生长高迁移率且质量较好的沟道如Ge、GeSi或三五族化合的沟道，并且，控制缺陷晶格失配是一个亟待解决技术问题。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体器件与其制作方法，以解决现有技术难以制作出质量较高且迁移率较高的半导体器件的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，该制作方法包括：在衬底上设置至少一个具有凹槽的牺牲结构，上述牺牲结构包括沿远离上述衬底的方向上依次叠置设置的第一牺牲层和第二牺牲层；在上述凹槽中设置沟道材料，形成至少一个鳍；刻蚀去除上述第二牺牲层，使得上述鳍的部分侧壁和远离上述衬底的表面裸露；刻蚀去除上述鳍的部分，使得剩余的上述鳍包括沿远离上述衬底的方向上依次设置的牺牲部和鳍部，且上述牺牲部的部分和上述鳍部的部分在上述衬底的厚度方向上具有间隔；在至少上述牺牲部的裸露表面上设置绝缘材料，形成绝缘层，上述绝缘层至少充满上述牺牲部和上述鳍部之间的间隔。
进一步地，上述牺牲部和上述鳍部的形成过程包括：在上述第一牺牲层的裸露表面上以及上述鳍的裸露表面上设置第二保护层；刻蚀去除各上述鳍的两侧的部分区域中的部分上述第二保护层和部分上述第一牺牲层，使得上述鳍的侧壁至少依次被剩余的上述第一牺牲层和剩余的上述第二保护层覆盖；刻蚀去除上述部分区域中剩余的上述第一牺牲层；刻蚀去除上述鳍的裸露的侧壁对应的部分，形成上述间隔。
进一步地，上述绝缘层的设置过程包括：步骤B1，在上述衬底的裸露表面上以及上述牺牲部的裸露表面上设置绝缘材料，上述绝缘材料覆盖上述第二保护层；步骤B2，对上述步骤B1形成的结构进行平坦化处理；步骤B3，刻蚀去除部分上述绝缘材料和剩余的上述第二保护层，形成上述绝缘层。
进一步地，上述步骤B1中，采用高深宽比工艺或者原子层沉积法设置上述绝缘材料。
进一步地，上述绝缘材料包括二氧化硅和/或氮化硅；优选上述绝缘材料为二氧化硅，且上述步骤B3中，采用BOE刻蚀去除部分上述绝缘材料。
进一步地，形成具有上述凹槽的牺牲结构的过程包括：在衬底上设置牺牲结构；刻蚀去除部分上述牺牲结构，在至少上述牺牲结构中形成上述凹槽。
进一步地，上述凹槽形成的过程包括：刻蚀去除部分上述牺牲结构，形成多个预凹槽，上述预凹槽与上述衬底抵接；刻蚀去除上述预凹槽下方的部分上述衬底，使得上述衬底的<111>面裸露，形成上述凹槽。
进一步地，在形成上述绝缘层之后，上述制作方法还包括：上述绝缘层的裸露表面上以及上述鳍部的裸露表面上设置栅极材料，形成栅极。
进一步地，采用外延生长的方式在各上述凹槽中设置上述沟道材料。
进一步地，上述牺牲结构还包括第三牺牲层，上述第三牺牲层位于上述第二牺牲层的远离上述第一牺牲层的表面上，在形成上述凹槽后，且在形成上述鳍之前，上述制作方法还包括：刻蚀去除上述第三牺牲层。
进一步地，上述牺牲结构还包括第一保护层，上述第一保护层位于上述第一牺牲层和上述衬底之间，上述绝缘层设置在上述第一保护层的远离上述衬底的表面上。
进一步地，上述凹槽在垂直于上述衬底的厚度方向上的宽度在5～50nm之间。
进一步地，上述第一牺牲层的材料和上述第二牺牲层的材料独立地选自二氧化硅和/或氮化硅，上述第一牺牲层的材料和上述第二牺牲层的材料不同。
进一步地，上述第一牺牲层为氮化硅层，上述第二牺牲层为二氧化硅层，采用磷酸溶液执行刻蚀去除上述部分区域中剩余的上述第一牺牲层的步骤，上述磷酸溶液的温度在130～200℃之间，上述磷酸溶液中磷酸的质量浓度在40～95％之间；采用BOE执行刻蚀去除上述第二牺牲层的步骤。
进一步地，上述第一牺牲层的厚度在1～100nm之间，上述第二牺牲层的厚度在10～20nm之间。
进一步地，上述第三牺牲层的材料包括非晶硅和/或多晶硅，优选上述第三牺牲层的厚度为20～50nm之间。
进一步地，上述第一保护层的材料包括二氧化硅和/或氮化硅，上述第一保护层的厚度在1～5nm之间。
进一步地，上述衬底的材料包括单晶硅；优选地，电子在上述沟道材料的迁移率大于1600cm2/V·s，和/或空穴在上述沟道材料的迁移率大于400cm2/V·s；进一步优选上述沟道材料包括Ge、GeSi和/或三五族化合物。
进一步地，上述沟道材料为GeSi，采用双氧水、醋酸和氢氟酸的混合溶液刻蚀去除上述鳍的裸露的侧壁对应的部分，上述混合溶液中，上述氢氟酸的质量浓度在3～7％之间。
根据本申请的另一方面，提供了一种半导体器件，上述半导体器件采用任一种上述的制作方法形成。
根据本申请的再一方面，提供了一种半导体器件，上述半导体器件包括：衬底；鳍，至少部分设置在上述衬底的表面上，上述鳍包括沿远离上述衬底的方向上依次设置的牺牲部和鳍部，且上述牺牲部的部分和上述鳍部的部分在上述衬底的厚度方向上具有间隔；绝缘层，至少填充在上述间隔中。
进一步地，上述半导体器件还包括栅极，上述栅极设置在上述绝缘层的裸露表面上以及上述鳍部的裸露表面上。
应用本申请的技术方案，上述的半导体器件的制作方法中，在衬底上设置了牺牲结构，并对牺牲结构进行刻蚀，形成多个凹槽，这样避免了对衬底的刻蚀，从而避免了对衬底的损伤，并且，后续在凹槽中设置生长沟道材料，这样有利于生长出高质量的单晶沟道材料，可以最大限度的降低晶格失配，进一步保证了半导体器件的电学性能。该制作方法中，在形成鳍后，将鳍的部分刻蚀去除，形成具有间隔的牺牲部和鳍部，并且在间隔中填充绝缘材料，具有FOI(Fin On oxide)，使得其中的鳍部与衬底绝缘隔离设置，载流子基本上全部来自沟道而很少有衬底的载流子扩散进沟道的问题，可以显著减少器件漏电和提高栅控，这样可以进一步保证该半导体器件具有较好的电学性能。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图11示出了根据本申请的半导体器件的实施例的制作过程的结构示意图；
图12示出了本申请的另一种半导体器件的结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、第一保护层；30、第一牺牲层；40、第二牺牲层；50、第三牺牲层；60、凹槽；61、预凹槽；70、鳍；80、第二保护层；71、牺牲部；72、鳍部；90、绝缘层；100、栅极。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中，难以制作出质量较高且迁移率较高的半导体器件的问题，为了解决如上的技术问题，本申请提出了一种半导体器件与其制作方法。
本申请的一种典型的实施方式中，提供了一种半导体器件的制作方法，该制作方法包括：在衬底10上设置至少一个具有凹槽的牺牲结构，如图2或图3所示，上述牺牲结构包括沿远离上述衬底10的方向上依次叠置设置的第一牺牲层30和第二牺牲层40；在上述凹槽60中设置沟道材料，形成至少一个鳍70，如图4所示，图中只示出一个鳍70；刻蚀去除上述第二牺牲层40，使得上述鳍70的部分侧壁和远离上述衬底10的表面裸露，如图5所示；刻蚀去除上述鳍70的部分，使得剩余的上述鳍70包括沿远离上述衬底的方向上依次设置的牺牲部71和鳍部72，且上述牺牲部71的部分和上述鳍部72的部分在上述衬底10的厚度方向上具有间隔，如图9所示；在至少上述牺牲部71的裸露表面上设置绝缘材料，形成绝缘层90，如图11所示，上述绝缘层90至少充满上述牺牲部71和上述鳍部72之间的间隔。
上述的制作方法中，在衬底上设置了牺牲结构，并对牺牲结构进行刻蚀，形成多个凹槽，这样避免了对衬底的刻蚀，从而避免了对衬底的损伤，并且，后续在凹槽中设置生长沟道材料，这样有利于生长出高质量的单晶沟道材料，可以最大限度的降低晶格失配，进一步保证了半导体器件的电学性能。该制作方法中，在形成鳍后，将鳍的部分刻蚀去除，形成具有间隔的牺牲部和鳍部，并且在间隔中填充绝缘材料，具有FOI(Fin On oxide)，使得其中的鳍部与衬底绝缘隔离设置，载流子基本上全部来自沟道而很少有衬底的载流子扩散进沟道的问题，可以显著减少器件漏电和提高栅控，这样可以进一步保证该半导体器件具有较好的电学性能。
需要说明的是，在实际的制作过程中，如果制作的MOS管，那么，鳍部中被刻蚀去除的长度应该对应与源区、栅区和栅极下方的沟道的总长度相等，这样使得MOS管基本与衬底隔离，进而可以进一步MOS管的电学性能；没有被刻蚀去除的鳍部起到支撑作用。
一种具体的实施例中，上述牺牲部71和上述鳍部72的形成过程包括：在上述第一牺牲层30的裸露表面上以及上述鳍70的裸露表面上设置第二保护层80，如图6所示；刻蚀去除各上述鳍70的两侧的部分区域中的部分上述第二保护层80和部分上述第一牺牲层30，使得上述鳍70的侧壁至少依次被剩余的上述第一牺牲层30和剩余的上述第二保护层80覆盖，如图7所示；刻蚀去除上述部分区域中剩余的上述第一牺牲层30，如图8所示；刻蚀去除上述鳍70的裸露的侧壁对应的部分，形成上述鳍部72和上述牺牲部71之间的间隔，如图9所示。该工艺方法的难度较小，操作方便，且半导体器件的良率较高。
当然，本申请的形成牺牲部和鳍部的过程并不限于上述的具体形成过程，还可以是其他的形成过程，只要能够形成上述的鳍部和牺牲部即可，本领域技术人员可以根据实际情况选择合适的方法形成上述的鳍部和牺牲部。
本申请的一种具体的实施例中，上述绝缘层的设置过程包括：步骤B1，在上述衬底的裸露表面上以及上述牺牲部的裸露表面上设置绝缘材料，上述绝缘材料覆盖上述第二保护层；步骤B2，对上述步骤B1形成的结构进行平坦化处理；步骤B3，刻蚀去除部分上述绝缘材料和剩余的上述第二保护层，形成上如图10所示的述绝缘层。
需要说明的是，本申请中的绝缘材料的设置方式可以采用现有技术中任何可行的方式，本领域技术人员可以根据实际情况选择合适的方法设置本申请的绝缘材料。
为了进一步保证在预定位置上形成绝缘层，本申请的一种实施例中，上述步骤B1中，采用高深宽比工艺(HARP)或者原子层沉积法设置上述绝缘材料。
本申请的绝缘材料可以是现有技术的半导体领域中常用的绝缘材料，本领域技术人员可以根据实际情况选择合适的绝缘材料形成本申请的绝缘层。
一种具体的实施例中，上述绝缘材料包括二氧化硅和/或氮化硅，这样可以进一步简化工艺，且可以进一步降低制作成本。
更具体的一种实施例中，上述绝缘材料为二氧化硅，且上述步骤B3中，采用BOE刻蚀去除部分上述绝缘材料。
由于后续的形成的鳍的形状以及大小与凹槽的大小和形状基本一致，为了进一步保证形成性能较好的鳍，本申请的一种实施例中，上述凹槽在垂直于上述衬底的厚度方向上的宽度W在5～50nm之间，如图2和图3所示。
刻蚀去除部分上述牺牲结构，在至少上述牺牲结构中形成多个凹槽60；
需要说明的是，本申请中的牺牲结构可以是一个，也可以是叠置的多个，当牺牲结构是叠置的多个时，后续可以形成多个垂直方向上的鳍部，形成多个并联的鳍，可以进一步增大鳍的密度。
一种具体的实施例中，形成具有上述凹槽的牺牲结构的过程包括：在衬底上设置牺牲结构，如图1所示；刻蚀去除部分上述牺牲结构，在至少上述牺牲结构中形成上述凹槽，如图2所示。
为了形成质量更好的导电沟道，即鳍，本申请的一种实施例中，上述凹槽60形成的过程包括：刻蚀去除部分上述牺牲结构，形成多个预凹槽61，如图2所示，上述预凹槽61与上述衬底10抵接，即预凹槽的底部与衬底10连接；刻蚀去除上述预凹槽61下方的部分上述衬底10，使得上述衬底10的<111>面裸露，形成上述凹槽60，如图3所示。一般的半导体材料层的<111>为最密堆积面，这样可以形成更加致密的导电沟道。
当然，对于不同的半导体材料来说，其最密堆积面可能不同，即可能不是<111>面，本领域技术人员可以根据实际情况使得对应的衬底的最密堆积面裸露出来。
并且，需要说明的是，本申请中的制作方法可以不刻蚀到衬底的<111>面，最终制作出来的结构如图12所示。本领域技术人员可以根据实际情况选择刻蚀或者不刻蚀到衬底的<111>面。
上述的沟道材料可以是现有技术中的任何可以作为导电沟道的材料，本领域技术人员可以根据实际情况选择合适的沟道材料形成本申请的导电沟道。
当牺牲结构具有第一保护层20时，在刻蚀形成预凹槽61后，上述凹槽60形成的过程还包括：刻蚀去除预凹槽61下方的第一保护层20，然后再去除下方的部分衬底10，最终形成图3所示的结构。
本申请的一种具体的实施例中，在形成上述绝缘层之后，上述制作方法还包括：在上述绝缘层90的裸露表面上以及上述鳍部72的裸露表面上设置栅极100材料，形成栅极100，如图11所示。
为了进一步提升电子和/或空穴在导电沟道中的迁移率，从而进一步提升半导体器件的电学性能，本申请的一种实施例中，电子在上述沟道材料的迁移率大于1600cm2/V·s，和/或空穴在上述沟道材料的迁移率大于400cm2/V·s，具体包括三种情况：第一种，电子在沟道中的迁移率大于1600cm2/V·s；第二种，空穴在上述沟道材料的迁移率大于400cm2/V·s；第三种，电子在沟道中的迁移率大于1600cm2/V·s，且同时，空穴在上述沟道材料的迁移率大于400cm2/V·s。
具体的实施例中，上述沟道材料包括Ge、GeSi和/或三五族化合物。电子在这些沟道材料的迁移率较大，进而可以进一步保证该导电沟道具有良好的导电性能，并且，这些沟道材料可以很好地与现有的半导体工艺兼容，制作方法更简单。
为了形成单晶的沟道材料，进一步提高导电沟道的质量，本申请的一种实施例中，采用外延生长的方式在各上述凹槽60中设置上述沟道材料。
当然，本申请的设置沟道材料的方法并不限于上述的外延生长，还可以是其他的方法，比如说原子层沉积法或化学气相沉积法等等，本领域技术人员可以根据实际情况选择合适的方法设置上述沟道材料。
为了进一步保证能够形成预定形状的凹槽，本申请的一种实施例中，上述牺牲结构还包括第三牺牲层50，如图1所示，上述第三牺牲层50位于上述第二牺牲层40的远离上述第一牺牲层30的表面上，在形成上述凹槽60后，且在形成上述鳍70之前，上述制作方法还包括：刻蚀去除上述第三牺牲层50。
上述的第三牺牲层实际是硬掩膜层，该层可以采用现有技术中任何可以作为硬掩膜的材料形成，本领域技术人员可以根据实际情况选择合适的材料形成上述的第三牺牲层。具体的一种实施例中，上述第三牺牲层的材料包括非晶硅和/或多晶硅，优选上述第三牺牲层的厚度为20～50nm之间。这样可以进一步简化工艺且节省成本。
本申请的另一种实施例中，如图1所示，上述牺牲结构还包括第一保护层20，上述第一保护层20位于上述第一牺牲层30和上述衬底10之间，如图10所示，第一保护层20可以保护衬底10，避免刻蚀等工艺对衬底10的损伤，从而保证了该器件具有较好的性能，后面设置的上述绝缘层90是设置在上述第一保护层20的远离上述衬底10的表面上。
本申请的第一牺牲层和第二牺牲层可以选择现有半导体技术中的常用的牺牲材料，只要能够满足工艺以及性能要求即可，本领域技术人员可以根据实际情况选择合适的材料形成本申请的第一牺牲层和第二牺牲层。
一种具体的实施例中，上述第一牺牲层的材料和上述第二牺牲层的材料独立地选自二氧化硅和/或氮化硅，上述第一牺牲层的材料和上述第二牺牲层的材料不同，这样才可以满足后续工艺的要求。
一种更为具体的实施例中，上述第一牺牲层为氮化硅层，上述第二牺牲层为二氧化硅层，这样可以进一步简化工艺，且可以降低成本。具体地，后续采用磷酸溶液执行刻蚀去除上述部分区域中剩余的上述第一牺牲层的步骤，上述磷酸溶液的温度在130～200℃之间，上述磷酸溶液中磷酸的质量浓度在40～95％之间，这样可以进一步保证腐蚀过程具有高的选择比，进而避免二氧化硅被刻蚀去除，且可以进一步保证具有较合适的腐蚀速率；采用BOE执行刻蚀去除上述第二牺牲层的步骤，这样可以进一步降低成本且简化工艺。
为了进一步保证用于生长沟道材料的凹槽具有合适的深度，从而生长出质量较好的沟道材料，且同时进一步保证后续的工艺难度较低，本申请的一种实施例中，上述第一牺牲层的厚度在1～100nm之间，上述第二牺牲层的厚度在10～20nm之间。
本申请的再一种实施例中，上述第一保护层的材料包括二氧化硅和/或氮化硅，上述第一保护层的厚度在1～5nm之间。这样可以进一步简化工艺且降低该半导体器件的制作成本。
当然，本申请的第一保护层的材料并不限于上述的两种，还可以是现有技术中的其他半导体材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请的第一半导体层。
本申请的衬底的材料可以是现有技术中的任何可以作为衬底的材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请的上述衬底，比如，可以是单晶硅，也可以是三五族化合物的衬底，具体可以为InP等。
本申请的一种具体的实施例中，上述衬底的材料包括单晶硅，这样该半导体器件的制作过程可以更好地与现有的半导体集成工艺兼容，制作过程更简单。
一种具体的实施例中，上述沟道材料为GeSi，采用双氧水、醋酸和氢氟酸的混合溶液刻蚀去除上述鳍的裸露的侧壁对应的部分，上述混合溶液中，上述氢氟酸的质量浓度在3～7％之间。这样可以进一步保证可以高效地形成预定形状的牺牲部和鳍部。
为了简化工艺，本申请的一种实施例中，上述绝缘材料和第二保护层的材料相同，这样，在后续的刻蚀过程中，只需要采用一种刻蚀材料就可以将部分区域中剩余的第二保护层以及多余的绝缘材料去除。
需要说明的是，本申请中的各个结构层的设置方式可以采用现有技术中的可用的任何方式，本领域技术人员可以根据实际情况选择合适的方法形成上述的各个结构层。
本申请的另一种典型的实施方式中，提供了一种半导体器件，该半导体器件采用上述的任意一种方法形成。
该半导体器件由于采用上述的方法形成，使得该半导体器件中的鳍具有较好的质量，进一步保证了该半导体器件具有较好的电学性能。
本申请的再一种典型的实施方式中，提供了一种半导体器件，如图10至图12所示，该半导体器件包括：衬底、鳍和绝缘层，其中，鳍的至少部分设置在上述衬底的表面上，上述鳍包括沿远离上述衬底的方向上依次设置的牺牲部和鳍部，且上述牺牲部的部分和上述鳍部的部分在上述衬底的厚度方向上具有间隔；绝缘层至少填充在上述间隔中。
上述的半导体器件中，鳍包括牺牲部和鳍部，其中鳍部的部分与牺牲部的部分之间具有间隔，且绝缘材料在间隔中，具有FOI(Fin On oxide)，使得其中的鳍部与衬底绝缘隔离设置，这样载流子基本上全部来自沟道而很少有衬底的载流子扩散进沟道的问题，可以显著减少器件漏电和提高栅控，这样可以进一步保证该半导体器件具有较好的电学性能。
为了形成质量更好的鳍，本申请的一种实施例中，上述衬底10中具有凹槽，且该凹槽使得衬底的<111>面裸露，上述牺牲部71的至少部分位于衬底10的凹槽中，如图11所示。
一种实施例中，上述绝缘层90不仅填充在牺牲部71和鳍部72之间的间隔中，还位于上述衬底10的表面上。
为了防止衬底的损伤，本申请的一种实施例中，如图11与图12所示，上述半导体器件包括第一保护层20，该第一保护层20位于上述衬底10的表面上，上述绝缘层90设置在第一保护层20的远离衬底10的表面上。
一种具体的实施例中，上述半导体器件还包括栅极100，上述栅极100设置在上述绝缘层90的裸露表面上以及上述鳍部72的裸露表面上，如图11与图12所示。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案。
实施例
在单晶硅的衬底10上依外延生长第一保护层20、第一牺牲层30、第二牺牲层40和第三牺牲层50，即形成图1所示的牺牲结构，其中，第一保护层20为二氧化硅层，厚度为2nm，第一牺牲层30为氮化硅层，其厚度为500nm，第二牺牲层40为二氧化硅层，且厚度为20nm，第三牺牲层50为非晶硅层，其厚度为40nm。
光刻并对上述牺牲结构进行干法各向异性刻蚀，形成多个预凹槽61，如图2所示；
去除第三牺牲层50，刻蚀去除上述预凹槽61下方的部分上述第一保护层20和上述衬底10，使得上述衬底10的<111>面裸露，形成上述凹槽60，如图3所示，且上述凹槽60在垂直于上述衬底10的厚度方向上的宽度为30nm。
选择性外延生长单晶GeSi并进行平坦化，形成图4所示的鳍70；
采用缓冲氧化物刻蚀液(Buffer Oxide Etch，简称BOE)选择性回刻第二牺牲层40，使得上述鳍70的部分侧壁和远离上述衬底10的表面裸露，形成图5上述的结构；
采用PECVD法在上述第一牺牲层30的裸露表面上以及上述鳍70的裸露表面上生长二氧化硅，形成图6所示的第二保护层80；
光刻并各向异性选择性刻蚀去除各上述鳍70的两侧的部分区域中的部分上述第二保护层80和部分上述第一牺牲层30，使得上述鳍70的靠近上述衬底10的部分侧壁被上述第一牺牲层30和上述第二保护层80覆盖，使得上述鳍70的远离上述衬底10的部分侧壁以及远离上述衬底10的表面被上述第二保护层80覆盖，如图7所示；
采用磷酸溶液刻蚀去除上述部分区域中剩余的上述第一牺牲层30，上述磷酸溶液的温度为150℃，上述磷酸溶液中磷酸的质量浓度为85％；
采用双氧水、醋酸和氢氟酸的混合溶液刻蚀去除上述鳍70的裸露的侧壁对应的部分，使得剩余的上述鳍70包括间隔设置的鳍部72和牺牲部71，上述混合溶液中，上述氢氟酸的质量浓度为5％，由于上述过程中，只是去除部分区域中的第二保护层80和第一牺牲层30，即仅仅沿着外延沟道打开一定长度，所以，虽然形成的鳍部72悬空，但是由于在图9示出的结构中的鳍部72的前方(即垂直于电脑显示屏且在电脑显示屏的前面)和后方(即垂直于电脑显示屏且在电脑显示屏的后面)均有支撑，所以，该悬空结构能够保持稳定；
在上述部分区域中，采用高深宽比工艺在上述衬底10的裸露表面上以及上述牺牲部71的裸露表面上设置绝缘材料，绝缘材料为二氧化硅，上述绝缘材料覆盖上述第二保护层80；
对上个步骤形成的结构进行平坦化处理；
利用BOE刻蚀去除部分上述绝缘材料和剩余的上述第二保护层80，形成上述绝缘层90，如图10所示；
后续的工艺与现有的三维器件的工艺技术完全兼容，此处就不在赘述了，最终形成图11所示的栅极100。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的半导体器件的制作方法中，在衬底上设置了牺牲结构，并对牺牲结构进行刻蚀，形成多个凹槽，这样避免了对衬底的刻蚀，从而避免了对衬底的损伤，并且，后续在凹槽中设置生长沟道材料，这样有利于生长出高质量的单晶沟道材料，可以最大限度的降低晶格失配，进一步保证了半导体器件的电学性能。该制作方法中，在形成鳍后，将鳍的部分刻蚀去除，形成具有间隔的牺牲部和鳍部，并且在间隔中填充绝缘材料，具有FOI(FinOn oxide)，使得其中的鳍部与衬底绝缘隔离设置，载流子基本上全部来自沟道而很少有衬底的载流子扩散进沟道的问题，可以显著减少器件漏电和提高栅控，这样可以进一步保证该半导体器件具有较好的电学性能。
2)、本申请的半导体器件由于采用上述的方法形成，使得该半导体器件中的鳍具有较好的质量，进一步保证了该半导体器件具有较好的电学性能。
3)、本申请的半导体器件中，鳍包括牺牲部和鳍部，其中鳍部的部分与牺牲部的部分之间具有间隔，且绝缘材料在间隔中，具有FOI(Fin On oxide)，使得其中的鳍部与衬底绝缘隔离设置，这样载流子基本上全部来自沟道而很少有衬底的载流子扩散进沟道的问题，可以显著减少器件漏电和提高栅控，这样可以进一步保证该半导体器件具有较好的电学性能。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (24)
1.一种半导体器件的制作方法，其特征在于，所述制作方法包括：
在衬底上设置至少一个具有凹槽的牺牲结构，所述牺牲结构包括沿远离所述衬底的方向上依次叠置设置的第一牺牲层和第二牺牲层；
在所述凹槽中设置沟道材料，形成至少一个鳍；
刻蚀去除所述第二牺牲层，使得所述鳍的部分侧壁和远离所述衬底的表面裸露；
刻蚀去除所述鳍的部分，使得剩余的所述鳍包括沿远离所述衬底的方向依次设置的牺牲部和鳍部，且所述牺牲部的部分和所述鳍部的部分在所述衬底的厚度方向上具有间隔；以及
在至少所述牺牲部的裸露表面上设置绝缘材料，形成绝缘层，所述绝缘层至少充满所述牺牲部和所述鳍部之间的间隔。
2.根据权利要求1所述的制作方法，其特征在于，所述牺牲部和所述鳍部的形成过程包括：
在所述第一牺牲层的裸露表面上以及所述鳍的裸露表面上设置第二保护层；
刻蚀去除各所述鳍的两侧的部分区域中的部分所述第二保护层和部分所述第一牺牲层，使得所述鳍的侧壁至少依次被剩余的所述第一牺牲层和剩余的所述第二保护层覆盖；
刻蚀去除所述部分区域中剩余的所述第一牺牲层；以及
刻蚀去除所述鳍的裸露的侧壁对应的部分，形成所述间隔。
3.根据权利要求2所述的制作方法，其特征在于，所述绝缘层的设置过程包括：
步骤B1，在所述衬底的裸露表面上以及所述牺牲部的裸露表面上设置绝缘材料，所述绝缘材料覆盖所述第二保护层；
步骤B2，对所述步骤B1形成的结构进行平坦化处理；以及
步骤B3，刻蚀去除部分所述绝缘材料和剩余的所述第二保护层，形成所述绝缘层。
4.根据权利要求3所述的制作方法，其特征在于，所述步骤B1中，采用高深宽比工艺或者原子层沉积法设置所述绝缘材料。
5.根据权利要求3所述的制作方法，其特征在于，所述绝缘材料包括二氧化硅和/或氮化硅。
6.根据权利要求5所述的制作方法，其特征在于，所述绝缘材料为二氧化硅，且所述步骤B3中，采用BOE刻蚀去除部分所述绝缘材料。
7.根据权利要求1所述的制作方法，其特征在于，形成具有所述凹槽的牺牲结构的过程包括：
在衬底上设置牺牲结构；以及
刻蚀去除部分所述牺牲结构，在至少所述牺牲结构中形成所述凹槽。
8.根据权利要求1所述的制作方法，其特征在于，所述凹槽形成的过程包括：
刻蚀去除部分所述牺牲结构，形成多个预凹槽，所述预凹槽与所述衬底抵接；以及
刻蚀去除所述预凹槽下方的部分所述衬底，使得所述衬底的<111>面裸露，形成所述凹槽。
9.根据权利要求1所述的制作方法，其特征在于，在形成所述绝缘层之后，所述制作方法还包括：
所述绝缘层的裸露表面上以及所述鳍部的裸露表面上设置栅极材料，形成栅极。
10.根据权利要求1所述的制作方法，其特征在于，采用外延生长的方式在各所述凹槽中设置所述沟道材料。
11.根据权利要求1所述的制作方法，其特征在于，所述牺牲结构还包括第三牺牲层，所述第三牺牲层位于所述第二牺牲层的远离所述第一牺牲层的表面上，在形成所述凹槽后，且在形成所述鳍之前，所述制作方法还包括：刻蚀去除所述第三牺牲层。
12.根据权利要求1所述的制作方法，其特征在于，所述牺牲结构还包括第一保护层，所述第一保护层位于所述第一牺牲层和所述衬底之间，所述绝缘层设置在所述第一保护层的远离所述衬底的表面上。
13.根据权利要求1所述的制作方法，其特征在于，所述凹槽在垂直于所述衬底的厚度方向上的宽度在5～50nm之间。
14.根据权利要求1所述的制作方法，其特征在于，所述第一牺牲层的材料和所述第二牺牲层的材料包括二氧化硅和/或氮化硅，并且所述第一牺牲层的材料和所述第二牺牲层的材料不同。
15.根据权利要求2所述的制作方法，其特征在于，所述第一牺牲层为氮化硅层，所述第二牺牲层为二氧化硅层，采用磷酸溶液执行刻蚀去除所述部分区域中剩余的所述第一牺牲层的步骤，所述磷酸溶液的温度在130～200℃之间，所述磷酸溶液中磷酸的质量浓度在40～95％之间；采用BOE执行刻蚀去除所述第二牺牲层的步骤。
16.根据权利要求1所述的制作方法，其特征在于，所述第一牺牲层的厚度在1～100nm之间，所述第二牺牲层的厚度在10～20nm之间。
17.根据权利要求11所述的制作方法，其特征在于，所述第三牺牲层的材料包括非晶硅和/或多晶硅。
18.根据权利要求17所述的制作方法，其特征在于，所述第三牺牲层的厚度为20～50nm之间。
19.根据权利要求12所述的制作方法，其特征在于，所述第一保护层的材料包括二氧化硅和/或氮化硅，所述第一保护层的厚度在1～5nm之间。
20.根据权利要求1所述的制作方法，其特征在于，所述衬底的材料包括单晶硅。
21.根据权利要求20所述的制作方法，其特征在于，电子在所述沟道材料的迁移率大于1600cm2/V·s，和/或空穴在所述沟道材料的迁移率大于400cm2/V·s。
22.根据权利要求20所述的制作方法，其特征在于，所述沟道材料包括Ge、GeSi和/或三五族化合物。
23.根据权利要求1所述的制作方法，其特征在于，所述沟道材料为GeSi，采用双氧水、醋酸和氢氟酸的混合溶液刻蚀去除所述鳍的裸露的侧壁对应的部分，所述混合溶液中，所述氢氟酸的质量浓度在3～7％之间。
24.一种半导体器件，其特征在于，所述半导体器件采用权利要求1至23中任一项所述的制作方法形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810596940.XA CN108831926B (zh) | 2018-06-11 | 2018-06-11 | 半导体器件与其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810596940.XA CN108831926B (zh) | 2018-06-11 | 2018-06-11 | 半导体器件与其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108831926A CN108831926A (zh) | 2018-11-16 |
| CN108831926B true CN108831926B (zh) | 2021-03-09 |
Family
ID=64143543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810596940.XA Active CN108831926B (zh) | 2018-06-11 | 2018-06-11 | 半导体器件与其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108831926B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113363145B (zh) * | 2020-03-05 | 2023-12-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8227304B2 (en) * | 2010-02-23 | 2012-07-24 | International Business Machines Corporation | Semiconductor-on-insulator (SOI) structure and method of forming the SOI structure using a bulk semiconductor starting wafer |
| CN104126228B (zh) * | 2011-12-23 | 2016-12-07 | 英特尔公司 | 非平面栅极全包围器件及其制造方法 |
| KR102236049B1 (ko) * | 2014-07-07 | 2021-04-05 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN105244379A (zh) * | 2014-07-10 | 2016-01-13 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| WO2016105437A1 (en) * | 2014-12-26 | 2016-06-30 | Intel Corporation | High mobility nanowire fin channel on silicon substrate formed using sacrificial sub-fin |
-
2018
- 2018-06-11 CN CN201810596940.XA patent/CN108831926B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN108831926A (zh) | 2018-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10170609B2 (en) | Internal spacer formation from selective oxidation for Fin-first wire-last replacement gate-all-around nanowire FET | |
| US9601488B2 (en) | Gate-all-around semiconductor device and method of fabricating the same | |
| US10068970B2 (en) | Nanowire isolation scheme to reduce parasitic capacitance | |
| US9082851B2 (en) | FinFET having suppressed leakage current | |
| US9093533B2 (en) | FinFET structures having silicon germanium and silicon channels | |
| US10256157B2 (en) | Method for manufacturing a Si-based high-mobility CMOS device with stacked channel layers, and resulting devices | |
| US9006077B2 (en) | Gate length independent silicon-on-nothing (SON) scheme for bulk FinFETs | |
| TWI604613B (zh) | 包含延伸環繞一個或多個通道區之閘極電極的電晶體 | |
| US10249536B2 (en) | Semiconductor fins for FinFET devices and sidewall image transfer (SIT) processes for manufacturing the same | |
| US20120007051A1 (en) | Process for Forming a Surrounding Gate for a Nanowire Using a Sacrificial Patternable Dielectric | |
| US10411092B2 (en) | Fabrication of semiconductor junctions | |
| KR100339474B1 (ko) | 양자 세선의 제조방법 및 반도체 장치 | |
| US10014295B2 (en) | Self heating reduction for analog radio frequency (RF) device | |
| CN108831926B (zh) | 半导体器件与其制作方法 | |
| CN104425275B (zh) | 半导体结构的形成方法 | |
| CN104217957B (zh) | 晶体管及其形成方法 | |
| CN109309004A (zh) | 半导体结构及其形成方法 | |
| TWI821993B (zh) | 半導體裝置及其製造方法 | |
| CN114093943B (zh) | 一种半导体器件及其制造方法 | |
| CN115775825A (zh) | 半导体器件及其制备方法 | |
| CN115881814A (zh) | 半导体结构及其形成方法 | |
| KR20080088952A (ko) | 모스펫 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |