CN115775825A - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制备方法，半导体器件，包括：衬底；衬底上相对设置的源极和漏极；纳米堆叠结构，源极和漏极分别位于纳米堆叠结构的相对的两侧；纳米堆叠结构包括多个导电纳米片，多个导电纳米片与衬底的表面平行，多个导电纳米片沿垂直于衬底的方向间隔堆叠，导电纳米片两端分别嵌入源极和漏极；以及环绕式栅极；其中，导电纳米片平行于衬底的表面开设有容纳槽；容纳槽内填充有外延层，外延层的载流子迁移率高于导电纳米片的载流子迁移率，外延层与相应的导电纳米片形成复合式纳米片；环绕式栅极环绕于多个复合式纳米片的周侧。本发明能够提高半导体器件的驱动性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
CMOS(互补金属氧化物半导体)器件在沿着摩尔定律继续微缩的过程中，量产已经步入5～3nm技术节点。其中，采用环栅(GAA，全环绕栅极晶体管)器件形式能有效抑制短沟道效应，
但是，对CMOS器件而言，其驱动性能始终是一个制约器件使用的主要因素之一。而基于硅基材料，目前采用的方式为提高堆叠层数或加宽纳米片沟道的宽度等方案，但是前者会增加器件中的寄生电阻，而后者则会降低器件集成密度，所以在提高CMOS器件的驱动性能的过程中采用上述任何一种方案都会存在明显的缺陷。
因此，如何在避免器件中的寄生电阻增加或器件集成密度降低的情况下，提高器件的驱动性能成为目前亟需解决的难题。
发明内容
为解决上述问题，本发明提供的半导体器件及其制备方法，通过形成复合式纳米片作为导电通道，能够在避免器件中的寄生电阻增加或器件集成密度降低的情况下，提高器件的驱动性能。
第一方面，本发明提供一种半导体器件，包括：衬底；
衬底上相对设置的源极和漏极；
纳米堆叠结构，纳米堆叠结构设置在衬底上；源极和漏极分别位于纳米堆叠结构的相对的两侧；纳米堆叠结构包括多个导电纳米片，多个导电纳米片与衬底的表面平行，多个导电纳米片沿垂直于衬底的方向间隔堆叠，导电纳米片两端分别嵌入源极和漏极；
以及环绕式栅极；
导电纳米片平行于衬底的表面开设有容纳槽；
容纳槽内填充有外延层，外延层的载流子迁移率高于导电纳米片的载流子迁移率，外延层与相应的导电纳米片形成复合式纳米片；
环绕式栅极环绕于多个复合式纳米片的周侧。
可选地，导电纳米片的材料包括：硅。
可选地，容纳槽的深度不小于1nm。
可选地，导电纳米片在容纳槽位置处的厚度范围为1nm至3nm。
可选地，外延层的材料包括：锗和硅锗中的至少一种。
可选地，外延层中锗的浓度不低于5％。
可选地，外延层的材料包括：砷化镓、氮化镓和磷化铟中的至少一种。
可选地，半导体器件还包括：保护介质层和三组接触电极；
保护介质层覆盖源极、漏极和栅极，接触电极贯穿保护介质层，三组接触电极分别与源极、漏极和环绕式栅极电接触。
第二方面，一种半导体器件的制备方法，包括：
提供衬底；
在所述衬底上形成源极、漏极和堆叠区域，所述源极和所述漏极设置于所述堆叠区域的相对两侧，所述堆叠区域包括：纳米堆叠结构和多个牺牲层，所述纳米堆叠结构包括多个导电纳米片，多个所述导电纳米片与衬底的表面平行，多个所述导电纳米片和多个所述牺牲层沿垂直于所述衬底的方向交替堆叠，所述堆叠区域中离所述衬底最近的层结构为所述牺牲层，所述导电纳米片两端分别嵌入所述源极和所述漏极；
释放所述堆叠区域，以去除所述牺牲层；
选择性刻蚀所述导电纳米片，以在所述导电纳米片平行于衬底的表面形成容纳槽；
在所述容纳槽内外延出外延层，所述外延层的载流子迁移率高于所述导电纳米片的载流子迁移率，所述外延层与相应的导电纳米片形成复合式纳米片；
形成环绕式栅极，所述环绕式栅极环绕于多个所述复合式纳米片的周侧。
可选地，所述在所述衬底上形成源极、漏极和堆叠区域的步骤进一步包括：
在所述衬底上形成侧墙、第一介质层和假栅，所述第一介质层设置于所述5衬底朝向所述源极的一侧，所述第一介质层覆盖所述源极和所述漏极，所述假栅设置于所述堆叠区域背离所述衬底的一侧，所述侧墙设置于所述假栅和所述堆叠区域相对两侧，所述假栅和所述侧墙背离所述衬底的一端均露出所述第一介质层，所述导电纳米片两端分别穿过对应的所述侧墙并嵌入所述源极和所述
漏极，所述侧墙用于将所述假栅和所述牺牲层与所述源极和所述漏极进行隔离。0可选地，在所述选择性刻蚀所述导电纳米片的步骤之前，所述制备方法还
包括：
去除所述假栅；
所述形成环绕式栅极的步骤包括：
在所述侧壁的内壁、所述复合式纳米片露出的表面和所述第一介质层的表5面沉积高K介电层；
通过栅极材料填充相对的两侧壁之间剩余的空间，以形成所述环绕式栅极。
可选地，在所述形成环绕式栅极的步骤之后，所述制备方法还包括：
沉积介质材料，以形成第二介质层，所述第二介质层覆盖所述第一介质层和所述环绕式栅极；
0对所述第一介质层和所述第二介质层进行刻蚀，以形成接触孔并露出所述
源极、所述环绕式栅极和漏极；
在所述接触孔内填充导电材料，引出接触电极。
本发明实施例提供的半导体器件及其制备方法，通过在半导体器件已有的制备工艺流程方案基础上，通过在导电纳米片上外延材料提高沟道载流子迁移5率。具体的是以释放悬空的导电纳米片为选择性外延模板，进行选择性外延模板，可生长NMOS(N型金属-氧化物-半导体)和PMOS(P型金属-氧化物-半导体)所需要的高载流子迁移率材料。最终在基本不改变现有氧化物半导体制备工艺框架与流程的基础上即可提高器件的驱动能力，操作简单。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例的半导体器件在x-x方向上的剖面结构图；
图2为本申请一实施例的半导体器件的制备方法的示意性流程图；
图3至图9分别为本申请一实施例的在制备半导体器件过程中各阶段在x-x方向上的剖面结构图；
图10为与图5同一阶段下的沿y-y方向上的剖面结构图；
图11为与图6同一阶段下的沿y-y方向上的剖面结构图；
图12为与图7同一阶段下的沿y-y方向上的剖面结构图；
图13为与图8同一阶段下的沿y-y方向上的剖面结构图。
需要说明的是，在上述各图中x-x方向为半导体器件的鳍线方向，y-y方向为垂直于半导体器件的鳍线方向的方向。
附图标记
1、衬底；2、源极；3、漏极；4、纳米堆叠结构；41、导电纳米片；411、容纳槽；42、外延层；43、复合式纳米片；5、环绕式栅极；61、高K介电层；62、保护介质层；621、第一介质层；622、第二介质层；623、接触孔；63、接触电极；64、侧墙；65、栅绝缘介质层；66、假栅；7、堆叠区域；71、牺牲层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
需要说明的是，当元件被称为“固定连接”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
第一方面，本实施例提供一种半导体器件，参见图1，半导体器件包括：衬底1、源极2、漏极3、纳米堆叠结构4和环绕式栅极5。
源极2、漏极3、纳米堆叠结构4和环绕式栅极5均位于衬底1的上方。源极2和漏极3分别位于纳米堆叠结构4的相对的两侧。纳米堆叠结构4包括多个导电纳米片41。衬底1的材料可为体硅(bulk silicon)。导电纳米片41的材料为硅，但并不限于此。多个导电纳米片41与衬底1的表面平行，且多个导电纳米片41沿垂直于衬底1的方向间隔堆叠，同时，导电纳米片41两端分别嵌入源极2和漏极3。在本实施例中，源极2和漏极3的材料均为硅锗，环绕式栅极5的材料为铝或钨等，但并不限于此。
导电纳米片41平行于衬底1的表面开设有容纳槽411，其具体包括容纳槽411开设于导电纳米片41的上表面和/或下表面。容纳槽411的深度不小于1nm，具体可为1nm、3nm、5nm、8nm、10nm和12nm等。导电纳米片41在容纳槽411位置处的厚度在1nm至3nm之间，具体可为1nm、2nm和3nm等。在本实施例中，导电纳米片41在容纳槽411位置处的厚度为2nm，容纳槽411开设于导电纳米片41的上表面和下表面。需要说明的是，导电纳米片41的厚度范围可为3nm至30nm，对此本实施例中不作具体限定。
容纳槽411内填充有外延层42。外延层42的载流子迁移率高于导电纳米片41的载流子迁移率。其中，外延层42的材料中锗的浓度范围为5％～100％，外延层42的材料优选锗和硅锗等高空穴迁移率材料中的至少一种，如此形成的纳米片堆叠结构可适用于PMOS。另外，外延层42的材料优选砷化镓、氮化镓和磷化铟等高电子迁移率材料中的至少一种，如此形成的纳米片堆叠结构可适用于NMOS。
在本实施例中，外延层42与相应的导电纳米片41形成复合式纳米片43，即纳米堆叠结构4包括多个沿上下方向间隔堆叠的复合式纳米片43，以形成多个导电通道。相对于漏极3朝向源极2的方向所在的直线方向，环绕式栅极5环绕于多个复合式纳米片43的周侧。
在一种可选的实施例中，半导体器件还包括：高K介电层61、保护介质层62和三组接触电极63。保护介质层62覆盖源极2、漏极3和栅极。接触电极63贯穿保护介质层62，三组接触电极63分别与源极2、漏极3和环绕式栅极5电接触。高K介电层61覆盖环绕式栅极5周侧和底部。在该可选的实施例中不对每组接触电极63的个数进行具体限定。
其中，保护介质层62的材料为二氧化硅，接触电极63的材料与环绕式栅极5的材料相同，高K介电层61的材料包括HfO2或Al2O3等，但并不限于此。
在一种可选的实施例中，半导体器件还包括：侧墙64。
侧墙64设置在环绕式栅极5分别朝向源极2和漏极3的两侧，以将环绕式栅极5与源极2和漏极3进行电隔离。导电纳米片41两端分别穿过对应的侧墙64并嵌入源极2和漏极3。
其中，高K介电层61位于侧墙64的内侧，容纳槽411的侧壁与侧墙64的内壁平齐。
在本实施例中，半导体器件为GAA器件，通过在GAA器件已有的制备工艺流程方案基础上，通过在导电纳米片41上外延材料提高沟道载流子迁移率。具体的是以释放悬空的导电纳米片41为选择性外延模板，进行选择性外延模板，可生长NMOS和PMOS所需要的高载流子迁移率材料。最终在基本不改变现有GAA制备工艺框架与流程的基础上即可提高器件的驱动能力，操作简单，便于制作。
第二方面，本实施例提供一种半导体器件的制备方法，参见图2，该制备方法包括步骤S101至步骤S106：
步骤S101：提供衬底1。
步骤S102：结合图3，在衬底1上形成源极2、漏极3和堆叠区域7。
源极2和漏极3设置于堆叠区域7的相对两侧，堆叠区域7包括：纳米堆叠结构4和多个牺牲层71，纳米堆叠结构4包括多个导电纳米片41，多个导电纳米片41与衬底1的表面平行，多个导电纳米片41和多个牺牲层71沿垂直于衬底1的方向交替堆叠，堆叠区域7中离衬底1最近的层结构为牺牲层71，导电纳米片41两端分别嵌入源极2和漏极3。需要说明的是，堆叠区域7可以无理解为鳍，堆叠区域7在水平方向上与假栅66正交。
在一种可选的实施例中，在衬底1上形成源极2、漏极3和堆叠区域7的步骤进一步包括：在衬底1上形成侧墙64、第一介质层621和假栅66。
第一介质层621设置于衬底1朝向源极2的一侧，第一介质层621覆盖源极2和漏极3，假栅66设置于堆叠区域7背离衬底1的一侧，侧墙64设置于假栅66和堆叠区域7相对两侧，假栅66和侧墙64背离衬底1的一端均露出第一介质层621，导电纳米片41两端分别穿过对应的侧墙64并嵌入源极2和漏极3，侧墙64用于将假栅66和牺牲层71与源极2和漏极3进行隔离。其中，侧墙64的材料为氮化硅，但并不限于此。
在选择性刻蚀导电纳米片41的步骤之前，制备方法还包括：去除假栅66。具体的，可在假栅66所在空间内，采用TMAH(四甲基氢氧化铵)将假栅66选择性去除干净。其中，假栅66为多晶硅材料。
在一种可选的实施例中，在去除假栅66的步骤之前，该制备方法还包括：采用100:1稀释的HF溶液去除假栅66表面上的自然氧化层，并持续时间为5s～60s。
在衬底1上形成源极2、漏极3、堆叠区域7、侧墙64、第一介质层621和假栅66的步骤进一步包括：在衬底1上形成栅绝缘介质层65。其中，栅绝缘介质层65位于堆叠区域7和假栅66之间，栅绝缘介质层65的材料为二氧化硅，但并不限此。
在去除假栅66之后，结合图4，该制备方法还包括：去除栅绝缘介质层65。具体的为，在栅绝缘介质层65所在的空间采用100:1稀释的DHF(稀氢氟酸)溶液或BOE(缓冲氧化物刻蚀液)将假堆叠区域7上方的栅绝缘介质层65选择性去除干净。
步骤S103：结合图5和图10，释放堆叠区域7，以去除牺牲层71。
在本实施例中，牺牲层71的材料为硅锗。具体去除牺牲层71的方法为，采用远程等离子源采用比例为1:2:5:20的NF3、NH3、O2和He混合溶液或采用混合比例为1:5:1的CF4、O2和He混合溶液对牺牲层71选择性刻蚀掉，本实施例对此不作具体限定。
步骤S104：结合图6和图11，选择性刻蚀导电纳米片41，以在导电纳米片41平行于衬底1的表面形成容纳槽411。
如采用HCl、ClF3、BrF3和IF5等卤族气体通过纯化学热反应的方式将导电纳米片41选择性刻蚀掉。其中，优选ClF3在30℃环境下对导电纳米片41进行刻蚀。其中，导电纳米片41为硅，且导电纳米片41的去除厚度>1nm，刻蚀处的导电纳米片41厚度范围为1nm～3nm，优选2nm。
步骤S105：结合图7和图12，在容纳槽411内外延出外延层42。
外延层42的载流子迁移率高于导电纳米片41的载流子迁移率，外延层42与相应的导电纳米片41形成复合式纳米片43。具体的，采用减压选择性外延的方式在减薄的导电纳米片41上外延单晶沟道材料，PMOS优选Ge或者SiGe等高空穴迁移率材料，NMOS优选GaAs、GaN或InP等高电子迁移率材料，但不限于此。
步骤S106：结合图8和图13，形成环绕式栅极5。
具体的，在侧壁的内壁、复合式纳米片43露出的表面和第一介质层621的表面沉积高K介电层61；通过栅极材料填充相对的两侧壁之间剩余的空间，以形成环绕式栅极5，以使环绕式栅极5环绕于多个复合式纳米片43的周侧。
在一种可选的实施例中，结合图1和图9，在形成环绕式栅极5的步骤之后，制备方法还包括：沉积介质材料，以形成第二介质层622，第二介质层622覆盖第一介质层621和环绕式栅极5；对第一介质层621和第二介质层622进行刻蚀，以形成接触孔623并露出源极2、环绕式栅极5和漏极3；在接触孔623内填充导电材料，引出接触电极63。
需要说明的是，在沉积高K介电层61并填充栅极材料之后，需要进行平坦化处理，以去除第一介质层621上的高K介电层61和栅极材料，从而形成环绕式栅极5；同时，第一介质层621和第二介质层622的材料相同，在本实施例中第一介质层621和第二介质层622即为上述的材料均为保护介质层62，其材料为二氧化硅；另外，半导体器件为GAA器件，除形成复合式纳米片43的步骤外，制备GAA器件的其他步骤也可通过现有的制备方法进行得到，本实施例不做具体赘述。
该制备方法通过在GAA器件已有的制备工艺流程方案基础上，通过在导电纳米片41上外延材料提高沟道载流子迁移率。具体的是以释放悬空的导电纳米片41为选择性外延模板，进行选择性外延模板，可生长NMOS和PMOS所需要的高载流子迁移率材料。最终在基本不改变现有GAA制备工艺框架与流程的基础上即可提高器件的驱动能力，操作简单。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件，包括：衬底；
所述衬底上相对设置的源极和漏极；
纳米堆叠结构，所述纳米堆叠结构设置在所述衬底上；所述源极和所述漏极分别位于所述纳米堆叠结构的相对的两侧；所述纳米堆叠结构包括多个导电纳米片，多个所述导电纳米片与衬底的表面平行，多个所述导电纳米片沿垂直于所述衬底的方向间隔堆叠，所述导电纳米片两端分别嵌入所述源极和所述漏极；
以及环绕式栅极；
其特征在于，所述导电纳米片平行于衬底的表面开设有容纳槽；
所述容纳槽内填充有外延层，所述外延层的载流子迁移率高于所述导电纳米片的载流子迁移率，所述外延层与相应的导电纳米片形成复合式纳米片；
所述环绕式栅极环绕于多个所述复合式纳米片的周侧。
2.根据权利要求1所述的半导体器件，其特征在于，所述导电纳米片的材料包括：硅；
所述容纳槽的深度不小于1nm；
所述导电纳米片在所述容纳槽位置处的厚度范围为1nm至3nm。
3.根据权利要求1所述的半导体器件，其特征在于，所述外延层的材料包括：锗和硅锗中的至少一种。
4.根据权利要求1或3所述的半导体器件，其特征在于，所述外延层中锗的浓度不低于5％。
5.根据权利要求1所述的半导体器件，其特征在于，所述外延层的材料包括：砷化镓、氮化镓和磷化铟中的至少一种。
6.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：保护介质层和三组接触电极；
所述保护介质层覆盖所述源极、所述漏极和所述栅极，所述接触电极贯穿所述保护介质层，三组所述接触电极分别与所述源极、所述漏极和所述环绕式栅极电接触。
7.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成源极、漏极和堆叠区域，所述源极和所述漏极设置于所述堆叠区域的相对两侧，所述堆叠区域包括：纳米堆叠结构和多个牺牲层，所述纳米堆叠结构包括多个导电纳米片，多个所述导电纳米片与衬底的表面平行，多个所述导电纳米片和多个所述牺牲层沿垂直于所述衬底的方向交替堆叠，所述堆叠区域中离所述衬底最近的层结构为所述牺牲层，所述导电纳米片两端分别嵌入所述源极和所述漏极；
释放所述堆叠区域，以去除所述牺牲层；
选择性刻蚀所述导电纳米片，以在所述导电纳米片平行于衬底的表面形成容纳槽；
在所述容纳槽内外延出外延层，所述外延层的载流子迁移率高于所述导电纳米片的载流子迁移率，所述外延层与相应的导电纳米片形成复合式纳米片；
形成环绕式栅极，所述环绕式栅极环绕于多个所述复合式纳米片的周侧。
8.根据权利要求7所述的制备方法，其特征在于，所述在所述衬底上形成源极、漏极和堆叠区域的步骤进一步包括：
在所述衬底上形成侧墙、第一介质层和假栅，所述第一介质层设置于所述衬底朝向所述源极的一侧，所述第一介质层覆盖所述源极和所述漏极，所述假栅设置于所述堆叠区域背离所述衬底的一侧，所述侧墙设置于所述假栅和所述堆叠区域相对两侧，所述假栅和所述侧墙背离所述衬底的一端均露出所述第一介质层，所述导电纳米片两端分别穿过对应的所述侧墙并嵌入所述源极和所述漏极，所述侧墙用于将所述假栅和所述牺牲层与所述源极和所述漏极进行隔离。
9.根据权利要求8所述的制备方法，其特征在于，在所述选择性刻蚀所述导电纳米片的步骤之前，所述制备方法还包括：
去除所述假栅；
所述形成环绕式栅极的步骤包括：
在所述侧壁的内壁、所述复合式纳米片露出的表面和所述第一介质层的表面沉积高K介电层；
通过栅极材料填充相对的两侧壁之间剩余的空间，以形成所述环绕式栅极。
10.根据权利要求7所述的制备方法，其特征在于，在所述形成环绕式栅极的步骤之后，所述制备方法还包括：
沉积介质材料，以形成第二介质层，所述第二介质层覆盖所述第一介质层和所述环绕式栅极；
对所述第一介质层和所述第二介质层进行刻蚀，以形成接触孔并露出所述源极、所述环绕式栅极和漏极；
在所述接触孔内填充导电材料，引出接触电极。
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| CN202211533975.1A CN115775825A (zh) | 2022-11-30 | 2022-11-30 | 半导体器件及其制备方法 |
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