CN102428564B - 具有多个阈值电压的纳米线网的场效应晶体管 - Google Patents

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Abstract

本发明提供基于纳米线的场效应晶体管与其制造技术。在一方面，提供一种场效应晶体管，其具有垂直取向堆叠的多个器件层，各器件层具有源极区、漏极区以及连接该源极区与该漏极区的多个纳米线沟道，其中所述器件层的一个或多个配置成具有与一个或多个其它器件层不同的阈值电压；以及场效应晶体管还具有围绕所述纳米线沟道的一栅极，其对各器件层而言是公共的。

Description

具有多个阈值电压的纳米线网的场效应晶体管
技术领域
本发明涉及基于纳米线的器件，且更具体地，涉及多阈值电压(Vt)的基于纳米线的场效应晶体管(FET)及其制造方法。
背景技术
环绕栅极(GAA)纳米线沟道场效应晶体管使得可实现超出目前平面互补金属氧化物半导体(CMOS)技术的特征尺寸变化。在基本形式中，基于纳米线的FET包括源极区、漏极区以及在该源极与漏极区之间的纳米线沟道。围绕纳米线沟道的栅极调整通过源极与漏极区间的纳米线沟道的电子流。
然而，特征尺寸变化是对现今高性能、高功率电子器件的挑战。使用电池的移动装置，例如膝上型计算机，可作为例子。在未适当提供电力管理时，正常的计算运作会快速耗尽电力储存。
许多电力管理策略都存在于芯片层级，例如在“休眠模式”中减少用于非有源模块的电力或降低供应电压(Vdd)。然而，这些方法中大部分都涉及就管理减少电力及/或鲁棒地设计电路的设计成本，从而电路保持在低Vdd状态而言，而在该低电压紧凑模型一般都具有不佳的精确性。因此，传统器件几乎总是以较高的设计与生产成本来确保电路是以较低Vdd作用。这些成本的来源包括在较广的电压范围下检查设计本身，以及确保在Vdd的该范围良好地校正所制造的器件。此外，也存在着当这些工作未被正确执行时，可能也会产生与重新设计周期相关的成本的风险。
因此，需要允许功率消耗调节的可变化尺寸基于纳米线的FET的设计。
发明内容
本发明提供了基于纳米线的场效应晶体管及其制造方法。在本发明的一方面中，所提供的FET具有垂直取向堆叠的多个器件层，各器件层具有源极区、漏极区以及连接该源极区与该漏极区的多个纳米线沟道，其中所述器件层的一个或多个配置成具有与一个或多个其它器件层不同的阈值电压；以及围绕所述纳米线沟道的栅极，其对各器件层而言是公共的。
在本发明的另一方面中，提供了一种制造FET的方法，其具有下列步骤。形成多个垂直取向堆叠的器件层，各器件层具有源极区、漏极区以及连接该源极区与该漏极区的多个纳米线沟道。所述器件层的一个或多个配置为具有与一个或多个其它器件层不同的阈值电压。形成围绕所述纳米线沟道的栅极，该栅极对各器件层而言是公共的。
参照下列实施方式与如附图，即可完全了解本发明以及本发明的进一步特征与优点。
附图说明
图1是一截面图，其根据本发明的具体实施例而示出用于制造具有多个阈值电压(Vt)的场效应晶体管(FET)的方法的初始结构；
图2是一截面图，其根据本发明的具体实施例而示出多个纳米线硬掩模；
图3是一截面图，其根据本发明的具体实施例而示出形成于FET有源区上方的虚设栅极结构；
图4是一截面图，其根据本发明的具体实施例而示出沉积在虚设栅极周围的一填充层；
图5是一截面图，其根据本发明的具体实施例而示出移除虚设栅极而产生形成于填充层中的一沟槽；
图6是一截面图，其根据本发明的具体实施例而示出蚀刻至一较薄顶部器件层中的纳米线条体；
图7是一截面图，其根据本发明的具体实施例而示出在图6中所形成的纳米线条体是经侧向窄化；
图8是一截面图，其根据本发明的具体实施例而示出蚀刻至剩余较厚器件层中的纳米线条体；
图9是一截面图，其根据本发明的具体实施例而示出移除的纳米线硬掩模的一暴露氮化物部分；
图10是一截面图，其根据本发明的具体实施例而示出在沟槽中所形成的间隔物；
图11是一截面图，其根据本发明的具体实施例而示出已经从纳米线条体间移除的牺牲层；以及
图12是一截面图，其根据本发明的具体实施例而示出在沟槽中所形成的一替代栅极。
具体实施方式
图1至图12是说明用于制造一种具有多个阈值电压(Vt)的环绕栅极基于纳米线的场效应晶体管的示例方法的示意图。如下文所说明，该工艺是利用镶嵌栅极工艺来建构与栅极自对齐的源极/漏极区。
本发明目的之一在于提供具有多个可调Vt的基于纳米线的场效应晶体管及其制造方法。因可在器件中调整Vt，可有利地节省电力而不会遇到通常会遇到的性能衰减。举例而言，包括具有两个不同Vt(例如Vt2＜Vt1)的场效应晶体管的电子器件在低功率模式(当供应电压Vdd为Vt2＜Vdd＜Vt1时)与高功率模式(当Vdd增加至高于Vt1时)中都可有效率地运作。
图1是一截面图，其说明了用于FET制造的初始结构100。为形成初始结构100，利用浅沟槽隔离(STI)来限定绝缘体上硅(SOI)晶片中的有源区。意即，提供一晶片102，其具有位于埋藏氧化物(BOX)层106上方的SOI层104。根据一示范具体实施例，SOI层104的厚度介于约5纳米(nm)至约20nm。SOI晶片通常也包括其它层，例如基板，其并未示出于图中。BOX层106可包括任何适当的绝缘材料，包括但不限于电介质材料，如二氧化硅(SiO2)。图1说明的是单一有源区的形成，然应知也可于单一晶片中形成多个有源区。
接着在晶片上以例如外延生长方式垂直堆叠形成硅(Si)与牺牲层的交替序列，以SOI层104作为序列/堆叠中的第一层。具体而言，从SOI层104开始向上，第一牺牲层108外延生长于SOI层104上方。
牺牲层108包括晶体材料，其可相对于Si而被选择性蚀刻，例如硅锗(SiGe)。牺牲层108可含有高浓度的掺杂剂，当其注入Si(通过后续工艺中所进行的退火)时，产生n型或p型Si。举例而言，磷(P)或砷(As)是一般的n型掺杂剂，而硼(B)是一般的p型掺杂剂。使用的掺杂剂浓度是介于约1×1019个原子每立方厘米(atom/cm3)至约1×1022atom/cm3。掺杂是于原位执行(亦即在牺牲层108生长期间并入掺杂剂)，或非原位执行(在生长牺牲层108之后利用如等离子体等方式进行)，其中当相邻的n型与p型掺杂区需于同一层中形成相邻的NFET与PFET时，则以非原位掺杂较佳。
在牺牲层108上方可外延生长一选择性未掺杂晶体硅层110。此外，可视需要以交替方式在硅层110的顶部外延生长一或多层附加牺牲层及/或晶体硅层，其中所述附加牺牲层的性质是与牺牲层108相同，而附加晶体硅层的性质是与硅层110相同。为利于说明与描述，在硅层110顶部上是示出一层附加的牺牲层112；然而，如上所述，这些层是选择性的，也可推想出不存在这些层的具体实施例。此外，虽未加以示出，然也可能存在更多或较少层。根据一示范具体实施例，牺牲层108与112都经掺杂为彼此相同。
在图1所示的示范配置中，接着在牺牲层112上方外延生长一晶体硅层114。如下文详细说明，硅层114是优选比SOI层104和硅层110薄。改变硅层114的厚度，因而改变其中所形成的纳米线沟道的厚度，其使得在同一FET器件中可因量子限制效应而出现多个Vt。根据一示范具体实施例，FET器件配置成具有第一阈值电压Vt1与第二阈值电压Vt2(双Vt器件)，亦即其因使用两种不同器件层厚度而产生。
各牺牲层是通过外延生长工艺所沉积而成，因此，每一牺牲层包括一单晶材料。根据一示范具体实施例，每一牺牲层具有的厚度是介于约5nm至约20nm。为使寄生电容降至最低，各牺牲层的厚度应尽量为小，同时保留给电介质/栅极的足够空间，以符合后续工艺中一旦移除牺牲层所形成的间隙。
同样地，各硅层也通过外延生长工艺沉积而成，因此，各硅层也包括一单晶材料。根据一示范具体实施例，硅层110具有的厚度是介于约5nm至约20nm(亦即与SOI层104相同厚度)。如上所述，硅层114比SOI层104和硅层110更薄。根据一示范具体实施例，硅层114具有的厚度是介于约1nm至约10nm。较薄的硅层114是通过调整沉积材料量及/或研磨或蚀刻该层至所需厚度而产生。
根据一示范具体实施例，是利用外延生长工艺来形成硅层与牺牲层两者。外延生长在约摄氏800度以下执行，例如低于约摄氏650度。该工艺可在每一层生长之间不破坏真空下执行，或者在每一层生长之间可破坏真空以使得能够进行额外处理，例如如牺牲层的非原位掺杂。无论是否在每一层生长之间破坏真空，在每一连续层形成之间最好进行一清洁步骤。在形成每一硅层与牺牲层中所使用的生长压力是低于约100托耳(torr)，例如低于约50托耳。注意在这些示例外延生长参数中，每一硅层与牺牲层的厚度可于不超过约5％的范围中变化。如上所述，在后续工艺中，纳米线沟道将形成于硅层中，且各牺牲层的厚度将决定z轴方向上相邻纳米线沟道之间的距离。
在硅层114上方沉积第一硬掩模116。根据一示范具体实施例，硬掩模116包括氧化物，例如SiO2(二氧化硅)且其是利用化学气相沉积(CVD)或离子增强化学气相沉积(PECVD)而沉积在硅层114上。
STI是用以平面化及隔离对晶片有源区的硅/牺牲层堆叠。STI涉及一般的光刻与蚀刻工艺，这是本领域技术人员所熟知的，因而不在此进一步说明。STI一般是与纳米特征尺寸范围的工艺技术一起应用。在堆叠的一个或多个侧壁邻近处是利用沉积工艺而形成氮化物衬层118，例如利用CVD、PECVD或原子层沉积(ALD)。现形成于晶片有源区中的堆叠在后续工艺中用以形成FET器件的源极与漏极区以及纳米线沟道。在堆叠中各种层的排列限定了纳米线沟道在z轴方向上的位置。
接着在堆叠上沉积第二硬掩模120。根据一示范具体实施例，硬掩模120包括氮化物(例如SiN)，且其是利用低压化学气相沉积(LPCVD)而沉积至约15nm至约20nm的厚度(例如约20nm)。如下文将详细说明者，硬掩模116与硬掩模120将经构图(根据纳米线沟道在x轴方向中的所需位置)为多个单独的纳米线硬掩模。
图2为一截面图，其示出了构图为多个单独的纳米线硬掩模122的第一硬掩模116与第二硬掩模120。如上所述，硬掩模的构图是与纳米线的所需位置相应。根据一示范具体实施例，一抗蚀膜(未示)沉积于硬掩模120上，并以各纳米线硬掩模122的足印与位置予以构图。在一实例中，是使用反应性离子蚀刻(RIE)(见下文)来形成纳米线硬掩模，因此抗蚀膜包括抗蚀剂材料，例如氢硅倍半氧烷(HSQ)，其是利用电子束光刻予以构图并转移至碳基抗蚀剂中。
接着利用一系列的选择性RIE步骤来进行硬掩模打开阶段(hardmaskopen stage)，此时第一硬掩模包括氧化物，而第二硬掩模包括氮化物。举例而言，先使用以抗蚀膜(未示)作为掩模的氮化物选择性RIE(nitride-selectiveRIE)来移除除了抗蚀膜下方的硬掩模120部分以外的所有部分，限定出纳米线硬掩模的氮化物部分122a。包括氧化物的硬掩模116是作为氮化物选择性RIE的蚀刻停止层。氮化物选择性RIE也可以硅层114作为蚀刻停止层而同时蚀刻氮化物衬层118。
其次，利用氮化物部分作为掩模，使用氧化物选择性RIE来移除除了氮化物掩模下方的硬掩模116部分以外的所有部分，限定出纳米线硬掩模的氧化物部分122b。硅层114是作为氧化物选择性RIE的蚀刻停止层。在此例中，纳米线硬掩模的氮化物部分122a与氧化物部分122b各具有介于约15nm至约20nm的厚度，例如约20nm。
氮化物部分122a与氧化物部分122b形成了双纳米线硬掩模结构。使用双纳米线硬掩模结构可在硅层中形成更精确且均匀的纳米线。意即，利用双硬掩模结构，氮化物部分122a会在虚设栅极限定期间(见图3，如下所述)保护氧化物部分122b的整体性，而氧化物部分122b则在间隔物(氮化物选择性)蚀刻期间(见下述说明)保护纳米线沟道。对于使纳米线尺寸变化最小化而言，保持纳米线硬掩模的良好整体性是重要的。由于器件尺寸逐渐变小，使得不希望的尺寸变化效应变得更为明显。
在此例中，纳米线硬掩模122所配置的一节距，意即空间频率低于约200nm，举例而言，介于约10nm至约200nm，例如介于约40nm至约50nm。为使布局密度最大化并使寄生电容最小化，节距应在构图与处理极限下尽可能为小。为使节距小于直接光刻所限定的节距，可使用节距加倍技术，例如侧图像转印(side image transfer)或双构图/双蚀刻。各纳米线硬掩模122的宽度123是低于约40nm，举例而言，介于约5nm至约40nm，如约5nm至约20nm。各纳米线硬掩模122的节距/宽度一开始是决定各纳米线沟道的节距/宽度；然而，如下文将说明者，器件的一或多层中纳米线沟道的宽度可利用侧向薄化工艺而进一步薄化(超过纳米线硬掩模所限定的)。
图3是一截面图，其示出了在有源区上方形成虚设栅极结构126。在形成虚设栅极前，在硅层114上形成氧化物停止层，亦即氧化物层124。根据示范具体实施例，利用热氧化来将氧化物层124生长为约4nm的厚度，例如约2nm。此热氧化工艺是可使硅层114薄化至其所需厚度的另一种方式，因为在热氧化工艺期间会消耗掉一部分硅层114(硅层114的厚度会减少例如2nm，例如减少达1nm)。
形成虚设栅极结构126，以开始双镶嵌栅极工艺。由下述说明可知，虚设栅极结构126限定了纳米线在y轴方向上的位置以及最终FET器件结构的栅极位置。根据一示范具体实施例，虚设栅极结构包括多晶硅。
虚设栅极结构126可通过下述工艺而形成。首先利用LPCVD在氧化物层124/纳米线硬掩模122上方将多晶硅层沉积到约100nm至约150nm(例如约140nm)的厚度。因为多晶硅层的厚度将决定虚设栅极的高度，故可在沉积后利用化学机械抛光(CMP)来达成所需厚度/高度。在多晶硅层上沉积一抗蚀膜(未示)，其以虚设栅极结构的足印与位置加以掩模及构图。接着利用多晶硅选择性RIE来移除除了掩模下方的多晶硅层部分以外的全部部分，亦即位于纳米线硬掩模上方的部分(集中在y轴方向上纳米线硬掩模上方)，其是虚设栅极结构126。根据一示范具体实施例，虚设栅极126具有的高度128是介于约100nm至约150nm之间(例如约140nm)、长度130是介于约30nm至约50nm之间(例如约45nm)。
如箭头132所示，可视需要利用由顶至下注入来掺杂硅层114，以及可能的话也掺杂其下方的硅层110与SOI层104。此注入的条件为本领域技术人士所熟知，其是根据使用的掺杂剂种类的类型而改变。举例而言，当牺牲层在先前工艺中没有被掺杂，或在可从牺牲层获得的掺杂量(在下述扩散/活化退火期间)不足时，是可使用由顶至下注入，该由顶至下注入是用以补充该掺杂。
图4是一截面图，其示出了沉积在虚设栅极126周围的(牺牲)填充层136。填充层136可包括任何适当填充材料，包括但不限于电介质材料，例如SiO2。根据一示范具体实施例，填充层136是利用高密度等离子体(HDP)而沉积在虚设栅极126周围。接着利用虚设栅极作为蚀刻停止层，使用CMP来平面化填充材料。因此，填充层136的厚度将等于虚设栅极的高度，例如介于约100nm至150nm之间，如约140nm。
图5是一截面图，其示出虚设栅极是已移除的情况。可利用化学蚀刻工艺来移除虚设栅极126，例如化学向下流体(chemical down stream)或氢氧化钾(KOH)蚀刻或RIE。如图5所示，虚设栅极126的移除导致填充层136中沟槽138的形成。由于沟槽138为虚设栅极126的负图案，沟槽138也取中(亦即在y轴方向上)位于纳米线硬掩模122的上方。根据一示范具体实施例，沟槽138区分了器件的源极与漏极区以及器件的(纳米线)沟道区。
蚀刻也影响填充层136，而移除填充层136的一部分。举例而言，在移除虚设栅极126的蚀刻工艺之后，填充层136可减少至约30nm至约125nm之间(例如约80nm)的厚度139。
虚设栅极的使用是本技术的一项重要方面，即，虚设栅极使纳米线硬掩模可先于填充层放置，使得在移除虚设栅极时，即显露的纳米硬掩模已经在沟槽内出现。对于在有源区中形成更精确与均匀的纳米线而言，纳米线硬掩模是很重要的。
图6是一截面图，其示出了蚀刻至更薄的最顶硅层(例如硅层114)中的纳米线条体140(器件的纳米线沟道的前体)。词语“条体”(bar)是用以指的是任何进一步处理(例如薄化及/或悬浮化)前的蚀刻后原状的纳米线结构(as-etched nanowire structure)，其产生FET器件的完整纳米线沟道( )( )。此外，在本文中硅层也称为器件层，因为每一硅层都将用以形成FET器件的源极与漏极区以及纳米线沟道(亦即各器件层将具有源极区、漏极区以及连接源极与漏极区的纳米线沟道)。注意虽然本说明书提供了较薄的器件层为硅层/牺牲层堆叠中的单一、最顶部的硅层，但是此配置仅为示例。举例而言，堆叠是包括比示出的更多的硅/牺牲层，其中多于一个的顶部硅层是比堆叠中的其它层更薄。
根据一示范具体实施例，利用硅选择性RIE来移除沟槽138中未受纳米线硬掩模122掩蔽的硅层114部分。下方的牺牲层112作为蚀刻停止层。以此方式构图的纳米线条体140将具有尖锐的、限定清晰的边缘。如上所述，这是使用双(氮化物/氧化物)硬掩模来构图纳米线的结果。仅举例说明，以此方式所形成的纳米线条体的节距(亦即空间频率)基于纳米线硬掩模的节距，纳米线条体的节距小于约200nm，举例而言，该节距是介于约10nm至约200nm之间，例如介于约40nm至约50nm之间。此外，在工艺中此点，纳米线条体140将各具有由纳米线硬掩模122的宽度所限定的宽度141(，该宽度141亦即小于约40nm，举例而言，介于约5nm至约40nm之间，如介于约5nm至约20nm之间)以及由硅层114的厚度所限定的厚度143(，该厚度143亦即介于约1nm至约10nm之间)。然而，纳米线条体的宽度可进一步减少，例如通过侧向薄化工艺，如下文中所详细说明。
本技术的优点在于纳米线条体是仅蚀刻于沟槽138内，而使器件的源极/漏极区于填充层136下方保持完整。此外，以此方式产生的源极/漏极区将与沟槽138自身对齐，因而与将于沟槽138中形成的器件栅极对齐(见下文说明)。
图7是一截面图，其示出了经侧向薄化的纳米线条体140。具体而言，如图7所示，纳米线条体140是经侧向薄化，其宽度减少至小于纳米线硬掩模122的宽度。
当纳米线沟道的尺寸变为非常小时，由于量子效应，可通过尺寸来调节Vt。在本制造工艺中，纳米线沟道的尺寸初始是由两件事所决定，亦即对应的硅层的厚度、以及用以构图纳米线条体的纳米线硬掩模的宽度。故，若各硅层具有厚度x，且纳米线硬掩模具有宽度y，则构图后原状的纳米线条体具有的厚度为x而宽度为y。然而，根据本教导，为获得多Vt的配置，最顶部的纳米线条体(例如纳米线条体140)需具有较小的尺寸(宽度与厚度)。为此，顶部硅层(例如硅层114)是制作为比初始结构(见上述说明)中其它硅层更薄，其将使纳米线条体140比在后续工艺中形成于其它器件层中的纳米线条体更薄。为减少纳米线条体140的宽度(不影响其它器件层)，使用选择性蚀刻来先形成纳米线条体140(如图6所示及上述说明)，让其它器件层保持未接触。接着侧向薄化纳米线条体140(使其变窄)，例如通过氧化所有的暴露硅表面(即纳米线条体140的暴露表面)来减少其宽度。纳米线硬掩模122将不受氧化影响，任何其它器件层亦不受氧化影响，因为其都未暴露。在侧向薄化之后，纳米线条体140可各具有介于约1nm至约10nm的宽度。
可利用任何硅氧化工艺来进行氧化，其产生适当厚度的SiO2薄膜。这些技术包括了炉式氧化、快速热氧化、以及氧或臭氧等离子体氧化。
图8是一截面图，其示出了蚀刻至器件的剩余较厚层(分别为硅层110与SOI层104)中的纳米线条体146与148。如上所述，纳米线条体为器件纳米线沟道的前体。如图8所示，纳米线条体具有堆叠的配置，其中纳米线条体140是位于纳米线条体146上方，而纳米线条体146位于纳米线条体148上方。
根据一示范具体实施例，利用一系列的硅选择性与氧化物选择性RIE步骤来分别移除沟槽138内未受纳米线硬掩模122掩蔽的部分硅层110/SOI层104和牺牲层108/112。下方层是作为各RIE步骤期间的蚀刻停止层。举例而言，在硅层110的(硅选择性)RIE期间，牺牲层108是作为蚀刻停止层。如上所述，利用双(氮化物/氧化物)硬掩模结构可产生具有尖锐的、限定清晰的边缘的构图纳米线。仅举例而言，以此方式所形成的纳米线条体146与148可具有在同一器件层内的节距(亦即空间频率)，其小于约200nm，举例而言，介于约10nm至约200nm之间，例如介于约40nm至约50nm之间。此外，纳米线条体146与148将各具有由纳米线硬掩模122的宽度所限定的宽度，亦即小于约40nm，举例而言，介于约5nm至约40nm之间，如介于约5nm至约20nm之间。在器件的这些“较厚”层中，纳米线条体需具有与纳米线硬掩模的宽度相应的宽度。
图9是一截面图，其示出了已移除的纳米线硬掩模的暴露氮化物部分122a(亦即沟槽138内的部分)的状态。可使用可相对于纳米线硬掩模的氧化物部分选择移除其氮化物部分的任何蚀刻工艺。然而理想上，纳米线硬掩模的氮化物部分的厚度应可被选择，使其于前述条体蚀刻期间可大部分消耗掉，因此在此时结构上应未遗留太多氮化物部分。硬掩模的氧化物部分122b理想上是经设计，使其在间隔物蚀刻期间(见图10，下文说明)可被完全消耗掉。在间隔物蚀刻之后所遗留的任何氧化物硬掩模应薄至能够在栅极堆叠沉积前清洁步骤期间予以移除。栅极堆叠预清洁是移除硅表面上有机污染物、金属污染物与任何天然氧化物的标准工艺。可利用用于移除氧化物的湿式或干式化学蚀刻工艺来移除天然氧化物，一个示例为100∶1的稀释氢氟酸(HF)。
图10为一截面图，其示出沟槽138中所形成的间隔物142，此步骤为非必要步骤。在将成为器件的源极/漏极区与器件栅极处(其将形成于沟槽138中，见图12与下文说明)之间放置间隔物有助于使完整器件中的寄生电容降至最低，但其并非在抬升式源极/漏极(RSD)外延生长或硅化期间(亦即如典型FET流程中)避免栅极对源极/漏极短路所必须。间隔物142用于使栅极自源极/漏极区偏移一特定距离。
根据一示范具体实施例，间隔物142是通过先在沟槽138中沉积氮化物(SiN)而形成。接着在氮化物层上沉积一抗蚀膜(未示)，其以间隔物的位置与足印予以掩蔽及构图。接着利用氮化物选择性RIE在氮化层中限定间隔物142。需长的过度蚀刻来清洁纳米线条体堆叠的侧壁，使得间隔物142仅沿着沟槽138的侧壁存在而未存在于纳米线条体堆叠上。因此间隔物142的最小的下跌(pulldown)为纳米线条体堆叠与剩余(氧化物部分122b)纳米线硬掩模的高度。举例而言，过度蚀刻的量是介于移除整体氮化物层所需的蚀刻时间的约50％至80％之间。根据一示范具体实施例，间隔物142具有的宽度144是介于约5nm至约25nm之间。间隔物142的最大高度等于沟槽138的厚度139，其小于间隔物下跌的高度147。间隔物的最小高度为纳米线条体堆叠的高度149。硬掩模的氧化物部分122b在移除氮化物层所需的长过度蚀刻期间被暴露，且在此步骤中很有可能会因用于移除氮化物层的氮化物蚀刻的不完美选择性而磨蚀。理想上，硬掩模的氧化物部分122b是经设计为恰好可在此步骤中完全磨蚀的厚度。
图11是一截面图，其示出了纳米线条体140、146与148之间的牺牲层已经被移除的状态。现释放的纳米线条体(140(已薄化)、146与148)是器件的纳米线沟道。在本文中，纳米线沟道的这些多重层也称为纳米线“网(mesh)”。
可移除纳米线条体之间的牺牲层，如下所述。可使用化学蚀刻剂，其利用牺牲层的比硅层更低的氧化电势。这种蚀刻剂的示例包括但不限于1∶2∶3的HF∶过氧化氢(H2O2)∶醋酸(CH3COOH)混合物或硫酸(H2SO4)与过氧化氢的混合物。或者是，可利用干式蚀刻工艺(例如氧(O2)等离子体蚀刻或典型蚀刻所用的等离子体化学)来选择性移除牺牲层。由于经掺杂的牺牲层是自FET的沟道区移除，纳米线沟道是保持为未掺杂，其为薄沟道、完全耗尽的器件(例如纳米线FET)的重要优点。
接着进行固体源扩散退火(例如快速热退火RTA)、尖峰退火及/或激光退火工艺)以使掺杂剂从牺牲层(现在仅在源极与漏极区中)扩散通过器件层的源极/漏极区并将其激活。此退火的温度介于约摄氏1000度至摄氏1100度之间，而退火时间是于数毫秒(例如5ms)至数秒(例如5s)之间变化。如上所述，沟道是保持为未掺杂。
其次，如图12的截面图所示，在沟槽138中形成围绕纳米线沟道的替代栅极150，其是通过在沟槽138中填充栅极材料而形成。此方法中所形成的栅极150是对各器件层而言是公共的(亦即多器件层的单一栅极)。在放置栅极150前，可进行一湿式化学清洁以移除表面污染物与天然氧化物，而栅极电介质(例如SiO2)形成于纳米线沟道上。栅极电介质将使栅极与纳米线沟道分隔。为形成电介质，使用差别性化学氧化，其优先氧化掺杂硅锗化物的暴露部分，而仅于未掺杂的纳米线沟道上形成一界面间层(栅极电介质)(掺杂硅比未掺杂硅氧化得更快、更容易)。
一旦栅极材料填充到沟槽138中，使用CMP来平面化栅极，填充层136作为蚀刻停止层。可利用过度抛光来平面化填充层136与栅极材料向下直到间隔物142，以形成更垂直的栅极轮廓。适当的栅极材料包括但不限于多晶硅、沉积金属与多种材料(例如金属多晶硅)的混合堆叠的一个或多个。
根据上述工艺所形成的FET器件具有多个器件层，其垂直取向堆叠。各器件层包括源极区、漏极区、以及连接源极与漏极区的多个纳米线(亦即纳米线网)。其优点是，一个或多个器件层将具有与其它器件层不同的Vt。举例而言，在一配置中，具有较薄/较窄的纳米线沟道的最顶部的较薄器件层将具有第一阈值电压Vt1，而具有较厚/较宽纳米线沟道的底部较厚器件层将具有第二阈值电压Vt2。根据这种示例配置，当纳米线尺寸(宽度/厚度)减少时，Vt会因量子效应而增加。例如见Suk等人的文献Investigation of NanowireSize Dependency on TSNWFET Electron Devices Meeting，IEEE International，页891-894(2007)所载：“当纳米线尺寸(亦即直径)减少，Vt会因纳米线的受限尺寸中导带的增加而增加”，该文献内容通过引用并入本文。因此，在此示例配置中，Vt1大于Vt2。根据本教导的其它配置亦为可行，例如，在同一器件中具有多于两个的Vt。
在操作时，不同的(多个Vt)器件层可并联使用。举例而言，在Vt1＞Vt2的双Vt配置中，若供应电压(Vdd)为低(亦即Vt1＞Vdd＞Vt2)，则仅低Vt2器件层将工作；若Vdd增加，(亦即Vdd＞Vt1)，则并联的两器件层会开启及关闭(器件层是通过导电牺牲层而在源极与漏极区中都联系在一起)。并非在一预定电路中的所有器件都需制作为并联，而是只有需要在Vdd提高时加速的部件(或是当Vdd降低时想要消耗较少功率的部件)需制作为并联。
虽然本文说明了本发明的示例具体实施例，应知本发明并不限于前述的精确具体实施例，本领域技术人员亦可进行各种其它变化与修饰，而不背离本发明的范畴。

Claims (19)

1.一种场效应晶体管，包括：
垂直取向堆叠的多个器件层，各器件层具有源极区、漏极区以及连接该源极区与该漏极区的多个纳米线沟道，其中所述器件层的一个或多个配置成具有与一个或多个其它器件层不同的阈值电压；以及
围绕所述纳米线沟道的栅极，该栅极对各该器件层而言是公共的。
2.如权利要求1所述的场效应晶体管，其中所述器件层的一个或多个配置成具有阈值电压Vt1，而一个或多个其它器件层配置成具有阈值电压Vt2，且配置以具有阈值电压Vt1的该一个或多个器件层具有纳米线沟道，该纳米线沟道的宽度与厚度中的至少一者小于配置以具有阈值电压Vt2的所述器件层中的纳米线沟道的宽度与厚度。
3.如权利要求2所述的场效应晶体管，其中Vt1大于Vt2。
4.如权利要求2所述的场效应晶体管，其中配置以具有阈值电压Vt1的该一个或多个器件层的纳米线沟道各具有介于1nm至10nm的宽度、以及介于1nm至10nm的厚度。
5.如权利要求2所述的场效应晶体管，其中配置以具有阈值电压Vt2的该一个或多个器件层的纳米线沟道各具有介于5nm至20nm的宽度、以及介于5nm至20nm的厚度。
6.如权利要求1所述的场效应晶体管，其中各该器件层的该源极与漏极区掺杂n型或p型掺杂剂。
7.如权利要求1所述的场效应晶体管，其中各该器件层的纳米线沟道是未经掺杂。
8.如权利要求1所述的场效应晶体管，其中该栅极经由电介质而与所述纳米线沟道分隔。
9.如权利要求1所述的场效应晶体管，还包括在所述器件层的源极与漏极区以及栅极之间的多个间隔物。
10.如权利要求1所述的场效应晶体管，其中该栅极包括多晶硅与金属的一个或多个。
11.一种用于制造场效应晶体管的方法，包括下列步骤：
形成垂直取向堆叠的多个器件层，各器件层具有源极区、漏极区以及连接该源极区与该漏极区的多个纳米线沟道；
配置所述器件层的一个或多个为具有与一个或多个其它器件层不同的阈值电压；以及
形成围绕所述纳米线沟道的栅极，该栅极对各该器件层而言是公共的。
12.如权利要求11所述的方法，其中所述器件层的一个或多个配置成具有阈值电压Vt1，而一个或多个其它器件层配置成具有阈值电压Vt2，该方法还包括下列步骤：
将具有阈值电压Vt1的该一个或多个器件层的纳米线沟道配置为宽度与厚度中的至少一者比具有阈值电压Vt2的所述器件层中的纳米线沟道的宽度与厚度小。
13.如权利要求11所述的方法，还包括下列步骤：
提供绝缘体上硅(SOI)晶片；
在该晶片上形成硅与牺牲层的交替序列；
将纳米线条体的堆叠蚀刻到该硅与牺牲层中；以及
自该堆叠移除所述牺牲层。
14.如权利要求13所述的方法，其中该堆叠的顶部层是硅层，该方法还包括下列步骤：
蚀刻该顶部硅层，以在其中形成多个纳米线条体；以及
侧向薄化在该顶部硅层中所形成的纳米线条体。
15.如权利要求14所述的方法，其中该堆叠的该顶部硅层比该堆叠中一个或多个其它硅层薄。
16.如权利要求13所述的方法，其中各该牺牲层包括硅锗，该方法还包括下列步骤：
以n型或p型掺杂剂掺杂各牺牲层；以及
使该掺杂剂自所述牺牲层扩散至所述器件层的源极与漏极区中的硅层中。
17.如权利要求14所述的方法，其中所述侧向薄化在该顶部硅层中所形成的纳米线条体的步骤还包括下列步骤：
氧化在该顶部硅层中所形成的纳米线条体。
18.如权利要求13所述的方法，还包括下列步骤：
在该堆叠上方形成多个纳米线硬掩模；以及
使用纳米线硬掩模在形成纳米线条体的蚀刻步骤期间作为掩模。
19.如权利要求11所述的方法，还包括下列步骤：
在形成该栅极前，在纳米线沟道上形成电介质。
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