CN113675135A - Fd-soi衬底结构、器件结构的制备方法 - Google Patents
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- CN113675135A CN113675135A CN202010404706.XA CN202010404706A CN113675135A CN 113675135 A CN113675135 A CN 113675135A CN 202010404706 A CN202010404706 A CN 202010404706A CN 113675135 A CN113675135 A CN 113675135A
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- 239000000758 substrate Substances 0.000 title claims abstract description 41
- 238000002360 preparation method Methods 0.000 title abstract description 8
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 78
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 36
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 34
- 239000010703 silicon Substances 0.000 claims abstract description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 33
- 239000002210 silicon-based material Substances 0.000 claims abstract description 26
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 17
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 15
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 14
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 14
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 13
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims abstract description 4
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 32
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 15
- 238000011065 in-situ storage Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000002253 acid Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Abstract
本发明提供一种FD‑SOI衬底结构、器件结构的制备方法，衬底结构的制备方法包括：1)提供FD‑SOI衬底，包括硅基底、埋氧化层及顶硅层；2)于顶硅层上外延生长锗硅层；3)氧化锗硅层，将锗硅层中的锗推进顶硅层，形成顶锗硅层；4)去除氧化反应生成的二氧化硅层；5)于顶锗硅层上外延生长硅材料层。本发明的衬底结构采用顶锗硅层及硅材料层的堆栈结构，作为器件的沟道，该沟道不需要进行掺杂且厚度较薄，可以大幅降低源漏极之间的泄漏电流，另一方面，顶锗硅层可大幅提高空穴迁移率，进而提高器件性能。本发明的顶锗硅层上覆盖硅材料层，可以有效防止锗硅沟道表面形成溶于水的GeO2或易挥发的GeO，提高器件的稳定性。
Description
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种FD-SOI衬底结构、器件结构的制备方法。
背景技术
体硅CMOS技术走到22nm之后，特征尺寸已很难继续微缩，急需革新技术来维持进一步发展。在候选技术之中，FDSOI(Fully Depleted SOI，全耗尽SOI)技术极具竞争力。对于FDSOI晶体管，硅薄膜自然地限定了源漏结深，同时也限定了源漏结耗尽区，从而可改善DIBL(Drain Induced Barrier Lowering，漏致势垒降低)等短沟道效应，改善器件的亚阈特性，降低电路的静态功耗。此外，FDSOI晶体管无需沟道掺杂，可以避免RDF(RandomDopants Fluctuation，随机掺杂涨落)等效应，从而保持稳定的阈值电压，同时还可以避免因掺杂而引起的迁移率退化。
不同于FinFET工艺采用的3D晶体管结构，FD-SOI为平面工艺，可以有效降低工艺难度；与传统的体硅硅技术相较，FD-SOI能提供更好的晶体管静电特性，而埋入氧化层能降低源极(source)与漏极(drain)之间的寄生电容；此外该技术能有效限制源极与漏极之间的电子流动，大幅降低影响组件性能的泄漏电流。除了通过栅极，FD-SOI也能藉由极化组件底层基板来控制晶体管行为，类似于体硅技术，也可实现的基体偏压。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种FD-SOI衬底结构、器件结构的制备方法，用于解决现有技术中FD-SOI器件结构载流子迁移率较低的问题。
为实现上述目的及其他相关目的，本发明提供一种FD-SOI衬底结构的制备方法，所述制备方法包括：1)提供FD-SOI衬底，所述FD-SOI衬底包括硅基底、埋氧化层及顶硅层；2)于所述顶硅层上外延生长锗硅层；3)氧化所述锗硅层，将所述锗硅层中的锗推进所述顶硅层，以形成顶锗硅层；4)去除氧化反应生成的二氧化硅层，以显露所述顶锗硅层；5)于所述顶锗硅层上外延生长硅材料层。
可选地，步骤1)所述顶硅层的厚度范围介于50埃米～200埃米之间，所述埋氧化层为二氧化硅层，其厚度范围介于100埃米～300埃米之间。
可选地，步骤2)所述外延生长锗硅层包括：去除所述顶硅层表面的氧化物；原位生长锗硅层，所述锗硅层中的锗浓度介于20％～40％之间，所述锗硅层的厚度范围介于50埃米～400埃米。
可选地，步骤3)的氧化条件为在800℃～1100℃的氧气气氛中反应，所形成的顶锗硅层的厚度范围介于60埃米～100埃米之间。
可选地，步骤4)去除所述二氧化硅层的方法包括采用HF酸溶液或气体对所述二氧化硅层进行腐蚀。
可选地，步骤5)外延生长硅材料层包括：去除所述顶锗硅层表面的氧化物；原位生长硅材料层，所述硅材料层的厚度介于5埃米～20埃米之间。
本发明还提供一种FD-SOI器件结构的制备方法，包括步骤：1)采用如上所述的FD-SOI衬底结构的制备方法制备FD-SOI衬底结构；2)于所述硅材料层上依次沉积栅氧层、高k介质层、氮化钛层及栅极层；3)刻蚀所述栅极层、氮化钛层、高k介质层及栅氧层，以形成栅极结构，于所述栅极结构两侧形成侧墙结构；4)于所述栅极结构两侧外延生长锗硅凸层。
可选地，步骤2)沉积栅氧层方法包括原位水汽生成法，所述栅氧层的厚度介于6埃米～15埃米之间；所述高k介质层包括HfO2及HfLaO2中的一种，其厚度为15埃米～30埃米之间，所述氮化钛层的厚度范围介于15埃米～30埃米之间。
可选地，步骤3)包括：在所述栅极层上形成硬掩膜层和光刻胶层，并定义出栅极区，利用等离子刻蚀形成栅极结构，所述栅极层的材料包括非晶硅，厚度范围介于500埃米～600埃米之间，所述硬掩层的材料为氧化硅与氮化硅组合，总厚度范围介于350埃米～500埃米。
可选地，步骤4)外延生长锗硅凸层包括：去除所述栅极结构两侧的硅层表面的氧化物；原位生长锗硅凸层，所述锗硅凸层的锗浓度范围介于20％～50％之间且含硼浓度介于1×1019～1021/cm3之间，所述锗硅凸层的厚度范围介于200埃米～400埃米。
如上所述，本发明的FD-SOI衬底结构、器件结构的制备方法，具有以下有益效果：
本发明的FD-SOI衬底结构采用顶锗硅层及硅材料层的堆栈结构，所述顶锗硅层可以用作后续器件，如MOS器件的沟道，该沟道不需要进行掺杂，一方面，所述顶锗硅层厚度较薄，限制了限制源极与漏极之间的电子流动，可以大幅降低源漏极之间的泄漏电流，另一方面，锗硅体系中，锗原子比硅原子大，产生的压应力会使价带能带分裂，降低空穴有效质量，从而大幅提高空穴迁移率，进而提高器件性能。
本发明的顶锗硅层上覆盖硅材料层，可以有效防止锗硅沟道表面形成溶于水的GeO2或易挥发的GeO，大大提高器件的稳定性。
附图说明
图1～图5显示为本发明实施例中的FD-SOI衬底结构的制备方法各步骤所呈现的结构示意图。
图6～图8显示为本发明实施例中的FD-SOI器件结构的制备方法各步骤所呈现的结构示意图。
元件标号说明
101 硅基底
102 埋氧化层
103 顶硅层
104 锗硅层
105 顶锗硅层
106 二氧化硅层
107 硅材料层
108 栅氧层
109 高k介质层
110 氮化钛层
111 栅极层
112 掩膜层
113 侧墙结构
114、115 锗硅凸层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图5所示，本实施例提供一种FD-SOI衬底结构的制备方法，所述制备方法包括：
如图1所示，首先进行步骤1)，提供FD-SOI衬底，所述FD-SOI衬底包括硅基底101、埋氧化层102及顶硅层103。
所述顶硅层103的厚度范围介于50埃米～200埃米之间，所述埋氧化层102为二氧化硅层106，其厚度范围介于100埃米～300埃米之间。例如，所述顶硅层103的厚度可以为100埃米，所述埋氧化层102的厚度可以为200埃米。
如图2所示，然后进行步骤2)，于所述顶硅层103上外延生长锗硅层104。
例如，步骤2)所述外延生长锗硅层104包括：
步骤2-1)，去除所述顶硅层103表面的氧化物，以获得显露所述顶硅层103的表面，同时使得该表面具有较低的缺陷，以利于后续锗硅层104的生长，并且，有利于再后续锗硅层104中的锗推进进入所述顶硅层103的效率提高。
例如，可以采用SiCoNi、HCl等腐蚀溶液对所述氧化物进行腐蚀去除，又如，可以采用如H2等还原性气体对所述氧化物进行还原清洗，以将所述氧化物去除。当然，也可以采用其他的腐蚀溶液或还原气体去除所述氧化物，并不限于此处所列举的示例。
步骤2-1)，原位生长锗硅层104，所述锗硅层104中的锗浓度介于20％～40％之间，所述锗硅层104的厚度范围介于50埃米～400埃米。例如，所述锗硅层104中的锗浓度可以为30％，所述锗硅层104的厚度可以为300埃米。
如图3所示，接着进行步骤3)，氧化所述锗硅层104，通过氧占位将所述锗硅层104中的锗推进所述顶硅层103，以形成顶锗硅层105。
作为示例，上述氧化条件为在800℃～1100℃的氧气气氛中反应，所形成的顶锗硅层105的厚度范围介于60埃米～100埃米之间。例如，上述氧化条件为在1000℃的氧气气氛中反应，所形成的顶锗硅层105的厚度为80埃米。所述顶锗硅层105的一部分可以为锗推进入顶硅层103中形成，另一部分可以为所述锗硅层104未被氧化而保留下来的部分。
所述顶锗硅层105可以用作后续器件，如MOS器件的沟道，该沟道不需要进行掺杂，一方面，所述顶锗硅层105厚度较薄，限制了限制源极与漏极之间的电子流动，可以大幅降低源漏极之间的泄漏电流，另一方面，锗硅体系中(SiGe/Si)，锗(Ge)原子比硅(Si)原子大，产生的压应力会使价带能带分裂，降低空穴有效质量，从而大幅提高空穴迁移率，进而提高器件性能。
如图4所示，接着进行步骤4)，去除氧化反应生成的二氧化硅层106，以显露所述顶锗硅层105。
例如，去除所述二氧化硅层106的方法包括采用HF酸溶液或气体对所述二氧化硅层106进行腐蚀。当然，也可以采用其他能够还原二氧化硅的液体或气体去除所述二氧化硅层106，并不限于上述所列举的示例。
如图5所示，最后进行步骤5)，于所述顶锗硅层105上外延生长硅材料层107。
例如，外延生长硅层包括：
步骤5-1)，去除所述顶锗硅层105表面的氧化物。
步骤5-2)，原位生长硅材料层107，所述硅材料层107的厚度介于5埃米～20埃米之间。
本发明在所述顶锗硅层105上外延所述硅材料层107，可以有效防止锗硅沟道表面形成溶于水的GeO2或易挥发的GeO，大大提高器件的稳定性。
如图1～图8所示，本实施例还提供一种FD-SOI器件结构的制备方法，包括步骤：
如图1～图5所示，首先进行步骤1)，采用如上所述的FD-SOI衬底结构的制备方法制备FD-SOI衬底结构。
所述FD-SOI衬底结构的制备方法如上文所述，此处不再叙述。
如图6所示，然后进行步骤2)，于所述硅材料层上依次沉积栅氧层108、高k介质层109、氮化钛层110及栅极层111。
例如，步骤2)沉积栅氧层108方法包括原位水汽生成法，所述栅氧层108的厚度介于6埃米～15埃米之间；所述高k介质层109包括HfO2及HfLaO2中的一种，其厚度为15埃米～30埃米之间，所述氮化钛层110的厚度范围介于15埃米～30埃米之间，所述栅极层111的材料包括非晶硅，厚度范围介于500埃米～600埃米之间。所述氮化钛层110可以有效改善所述栅极层111与所述高k介质之间的机械性能及电学性能。
如图7所示，接着进行步骤3)，刻蚀所述栅极层111、氮化钛层110、高k介质层109及栅氧层108，以形成栅极结构，于所述栅极结构两侧形成侧墙结构113。
具体地，包括：在所述栅极层111上形成硬掩膜层112和光刻胶层，并定义出栅极区，利用等离子刻蚀形成栅极结构，所述硬掩层的材料为氧化硅与氮化硅组合，总厚度范围介于350埃米～500埃米。
如图8所示，最后进行步骤4)，于所述栅极结构两侧外延生长锗硅凸层114、115，所述锗硅凸层114、115与所述栅极结构之间由所述侧墙结构113电性隔离。
所述FD-SOI器件结构包括PMOS晶体管，所述锗硅凸层114、115分别作为所述PMOS晶体管的源极及漏极，所述栅极结构下方的顶锗硅层105作为PMOS的沟道。
具体地，步骤4)外延生长锗硅凸层114、115包括：去除所述栅极结构两侧的硅层表面的氧化物；原位生长锗硅凸层114、115，所述锗硅凸层114、115的锗浓度范围介于20％～50％之间且含硼浓度介于1×1019～1021/cm3之间，所述锗硅凸层114、115的厚度范围介于200埃米～400埃米。
如图5所示，本实施例还提供一种FD-SOI衬底结构，所述FD-SOI衬底结构包括依次层叠的硅基底101、埋氧化层102、顶锗硅层105及硅材料层107。
例如，所述的顶锗硅层105的厚度范围介于60埃米～100埃米之间，所述硅材料层107的厚度介于5埃米～20埃米之间。
本发明在所述顶锗硅层105上外延所述硅材料层107，可以有效防止锗硅沟道表面形成溶于水的GeO2或易挥发的GeO，大大提高器件的稳定性。
如图8所示，本实施例还提供一种FD-SOI器件结构，所述FD-SOI器件结构包括：如上所述的FD-SOI衬底结构；栅极结构，位于所述硅材料层107上，包括依次堆叠的栅氧层108、高k介质层109、氮化钛层110及栅极层111，所述栅极结构两侧具有侧墙结构113；锗硅凸层114、115，形成于所述栅极结构两侧。
例如，所述栅氧层108的厚度介于6埃米～15埃米之间；所述高k介质层109包括HfO2及HfLaO2中的一种，其厚度为15埃米～30埃米之间，所述氮化钛层110的厚度范围介于15埃米～30埃米之间，所述栅极层111的材料包括非晶硅，厚度范围介于500埃米～600埃米之间。
例如，所述锗硅凸层114、115的锗浓度范围介于20％～50％之间且含硼浓度介于1×1019～1021/cm3之间，所述锗硅凸层114、115的厚度范围介于200埃米～400埃米。
所述FD-SOI器件结构包括PMOS晶体管，所述锗硅凸层114、115分别作为所述PMOS晶体管的源极及漏极，所述栅极结构下方的顶锗硅层105作为PMOS的沟道。所述氮化钛层110可以有效改善所述栅极层111与所述高k介质之间的机械性能及电学性能。
如上所述，本发明的FD-SOI衬底结构、器件结构的制备方法，具有以下有益效果：
本发明的FD-SOI衬底结构采用顶锗硅层及硅材料层的堆栈结构，所述顶锗硅层可以用作后续器件，如MOS器件的沟道，该沟道不需要进行掺杂，一方面，所述顶锗硅层厚度较薄，限制了限制源极与漏极之间的电子流动，可以大幅降低源漏极之间的泄漏电流，另一方面，锗硅体系中，锗原子比硅原子大，产生的压应力会使价带能带分裂，降低空穴有效质量，从而大幅提高空穴迁移率，进而提高器件性能。
本发明的顶锗硅层上覆盖硅材料层，可以有效防止锗硅沟道表面形成溶于水的GeO2或易挥发的GeO，大大提高器件的稳定性。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种FD-SOI衬底结构的制备方法，其特征在于，所述制备方法包括步骤：
1)提供FD-SOI衬底，所述FD-SOI衬底包括硅基底、埋氧化层及顶硅层；
2)于所述顶硅层上外延生长锗硅层；
3)氧化所述锗硅层，将所述锗硅层中的锗推进所述顶硅层，以形成顶锗硅层；
4)去除氧化反应生成的二氧化硅层，以显露所述顶锗硅层；
5)于所述顶锗硅层上外延生长硅材料层。
2.根据权利要求1所述的FD-SOI衬底结构的制备方法，其特征在于：步骤1)所述顶硅层的厚度范围介于50埃米～200埃米之间，所述埋氧化层为二氧化硅层，其厚度范围介于100埃米～300埃米之间。
3.根据权利要求1所述的FD-SOI衬底结构的制备方法，其特征在于：步骤2)所述外延生长锗硅层包括：去除所述顶硅层表面的氧化物；原位生长锗硅层，所述锗硅层中的锗浓度介于20％～40％之间，所述锗硅层的厚度范围介于50埃米～400埃米。
4.根据权利要求1所述的FD-SOI衬底结构的制备方法，其特征在于：步骤3)的氧化条件为在800℃～1100℃的氧气气氛中反应，所形成的顶锗硅层的厚度范围介于60埃米～100埃米之间。
5.根据权利要求1所述的FD-SOI衬底结构的制备方法，其特征在于：步骤4)去除所述二氧化硅层的方法包括采用HF酸溶液或气体对所述二氧化硅层进行腐蚀。
6.根据权利要求1所述的FD-SOI衬底结构的制备方法，其特征在于：步骤5)外延生长硅材料层包括：去除所述顶锗硅层表面的氧化物；原位生长硅材料层，所述硅材料层的厚度介于5埃米～20埃米之间。
7.一种FD-SOI器件结构的制备方法，其特征在于，所述制备方法包括步骤：
1)采用如权利要求1～6任意一项所述的FD-SOI衬底结构的制备方法制备FD-SOI衬底结构；
2)于所述硅材料层上依次沉积栅氧层、高k介质层、氮化钛层及栅极层；
3)刻蚀所述栅极层、氮化钛层、高k介质层及栅氧层，以形成栅极结构，于所述栅极结构两侧形成侧墙结构；
4)于所述栅极结构两侧外延生长锗硅凸层。
8.根据权利要求7所述的FD-SOI器件结构的制备方法，其特征在于：步骤2)沉积栅氧层方法包括原位水汽生成法，所述栅氧层的厚度介于6埃米～15埃米之间；所述高k介质层包括HfO2及HfLaO2中的一种，其厚度为15埃米～30埃米之间，所述氮化钛层的厚度范围介于15埃米～30埃米之间，所述栅极层的材料包括非晶硅，厚度范围介于500埃米～600埃米之间。
9.根据权利要求7所述的FD-SOI器件结构的制备方法，其特征在于：步骤3)包括：在所述栅极层上形成硬掩膜层和光刻胶层，并定义出栅极区，利用等离子刻蚀形成栅极结构，所述硬掩层的材料为氧化硅与氮化硅组合，总厚度范围介于350埃米～500埃米。
10.根据权利要求7所述的FD-SOI器件结构的制备方法，其特征在于：步骤4)外延生长锗硅凸层包括：去除所述栅极结构两侧的硅层表面的氧化物；原位生长锗硅凸层，所述锗硅凸层的锗浓度范围介于20％～50％之间且含硼浓度介于1×1019～1021/cm3之间，所述锗硅凸层的厚度范围介于200埃米～400埃米。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202010404706.XA CN113675135A (zh) | 2020-05-14 | 2020-05-14 | Fd-soi衬底结构、器件结构的制备方法 |
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| CN202010404706.XA Pending CN113675135A (zh) | 2020-05-14 | 2020-05-14 | Fd-soi衬底结构、器件结构的制备方法 |
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| CN (1) | CN113675135A (zh) |
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